TWI321324B - Refresh scheme for dynamic page programming - Google Patents

Description

1321324 五、發明說明（1) 【發明所屬之技術領域】 本發明一般係關於記憶體系統，而且更特別地關於具 有參考單元的記憶體系統結構，以及確保數據單元與參考 單元有相同期齡的一種方法。 【先前技術】 快閃記憶體係為一種在不耗電力之情形下可重寫並且 可維持其内容的電子記憶體媒介。快閃記憶體裝置一般具 有1 Ο Ο K至3 Ο Ο K寫入週次的使用期限。不像可將單一位元組 拭除的動態隨機存取記憶體（DRAM)裝置以及靜態隨機存取 記憶體（SRAM )裝置，快閃記憶體裝置係典型地在固定多位 元區塊或者區段中予以拭除與寫入。從電子式可拭除唯讀 記憶體（EEPROM)晶片技術演進的快閃記憶體技術，其係可 ‘在原位上予以拭除。快閃記憶體裝置較不昂貴且較緊密， .其意味著快閃記憶體裝置於每單元區域可維持更多資料。 此種新類型的EEPROMs (電子式可拭除唯讀記憶體）已經呈 現為一種重要的非揮發性記憶體，其結合可拭除可程式化 唯讀記憶體（EPROM)之密度與EE PROM電性可拭除能力之優 點。 習知快閃記憶體裝置係以單元結構建構，其中單一位 元的資訊乃儲存於各單元中。在此種單一位元記憶體架構 中，各單元基本上包括一金屬氧化物半導體（M0S)電晶體 結構，該M0S電晶體結構具有於一基板或者P井中之一源 極、一汲極與一通道，並且具有一堆疊的閘極結構覆蓋著 該通道。該堆疊閘極可能進一步包括一薄閘極介電層（有

92303.ptd 第6頁 1321324 五、發明說明（2) 時稱為一通道氧化物層）形成於該基板或者P井的表面上。 該堆疊閘極亦包括覆蓋該通道氧化物的一多晶矽浮動閘 極，以及覆蓋該浮動閘極的一層間多晶矽介電層。該層間 多晶矽介電質經常是一多層絕緣體，譬如具有兩氧化物層 夾於一氮化物層的一氧化物-氮化物-氧化物（ΟΝΟ)層。最 後，一多晶矽控制閘極則覆蓋該層間多晶矽介電層。 該控制閘極係連接到結合一列此些單元的一字元線， 以在一典型的NOR組態中形成此單元的區段。此外，該些 單元的該汲極區域乃藉由一傳導位元線而彼此連接。形成 於該源極與汲極區域間之該單元的通道，係經由附接到該 堆疊閘極結構之一字元線而施加到該堆疊閘極結構的電 壓，根據形成於該通道的一電場，而將電流傳導於該源極 與汲極之間。在N 0 R組態中，在一行内之該電晶體的各汲 .極端，係連接到相同的位元線。此外，在一列中各快閃單 元的堆疊閘極結構，係連接到相同的字元線。基本上，各 單元的源極端則連接到一共同源極端。在操作上，各快閃 單元係經由使用週圍解碼器與控制電路的個別位元線與字 元線而定址，以用來將該單元程式化（寫入）、讀取、與拭 除。 該單一位元堆疊的閘極快閃記憶體單元，係藉由施加 一程式化電壓到該控制閘極、連接該源極到地面、以及連 接該汲.極到一程式化電壓而予以程式化。最後跨越該隧道 氧化物的高電場導致一現像，稱為F 〇 w 1 e r - N 〇 r d h e i m〃 穿随效應。在Fowler-Nordhei m隨道效應期間内，因為該

92303.ptd 第7頁 1321324 五、發明說明（3) 浮動閘極係由層間多晶矽介電質與隧道氧化物所圍繞，所 以在通道區域中的電子則穿隧通過該閘極氧化物，而進入 該浮動閘極，並且在該浮動閘極中受到捕獲。由於受到捕 獲的電子，故該單元的臨限（threshold)電壓則會增加。 由受到捕獲電子所產生之該單元臨限電壓的此種改變（以 及因此的通道傳導性），則使該單元受到程式化。 為了將一典型的單一位元堆疊閘極快閃記憶體單元拭 除，將一電壓施加到該源極，將該控制閘極維持在一負電 位，並且允許該汲極浮動。在這些情況下，形成跨越浮動 閘極與源極之間之隨道氧化物之電場。在浮動閘極中受到 捕獲的電子，其係流動朝向並且聚集於覆蓋源極區域的浮 動閘極部份。隨後將該電子藉著經過隧道氧化物的 Fowler-Nordhei m穿随效應而從該浮動閘極取出並且置入 .於該源極區域内。當將該些電子從該浮動閘極移除時，將 該單元拭除。 在習知的單一位元快閃記憶體裝置中，施行拭除確 認，以決定在一區塊中的各位元或者一組之位元是否已經 予以適當地拭除。現有的單一位元拭除確認方法乃提供用 於位元或者單元拭除之確認，以及增補拭除脈衝之施加到 各個單元，其係使最初的確認失效。之後，該單元之該拭 除狀態則再度受到確認，而且該製程則會持續，直到將該 單元或者位元成功地拭除或者將該單元以不能再用來標示 為止。 近來，已經將雙位元快閃記憶體單元引入，其係允許

92303.ptd 第8頁 1321324 五、發明說明（4) 兩位元之資訊儲存入一單一記憶體單元中。應用以單一位 元堆疊閘極結構的習知程式化與拭除確認方法，其係不適 用於此種雙位元裝置。該雙位元快閃記憶體結構並沒有應 用一浮動閘極，譬如ΟΝΟ快閃記憶體裝置，該裝置應用在 0Ν0層上的一多晶矽層，以提供字元線連接。過去以習知 單一位元快閃記憶體裝置而形成的技術，並無法為新雙位 元快閃記憶體單元而起作用。 雙位元快閃記憶體單元使用令人認為是一種虛擬接地 架構的結構，其中一位元之源極可用作鄰近位元的汲極。 在讀取操作期間内，最靠近予以讀取之單元的接點，係為 接地端，而該單元的另一邊則為汲極端。這稱為反向讀 取。該汲極則在程式化以及使用V汲極電壓取代接地電壓 而拭除往回到最近接合處之期間内予以切換，其係使用於 .讀取與確認操作。 已經浮現的另一問題係為在該單元循環之後的電荷耗 損。本發明者已經確定，雙位元操作的主要挑戰乃在於下 列兩種情形下之電荷耗損與新增位元干擾的結合：1.在 B0L (期限開始）的CBD(新增位元干擾）；以及2.在E0L (期限 終止或者後烘烤）之後循環的電荷耗損。測試數據指示出 該CBD在靠近B0L處較高，而且該些分佈則在循環與烘烤 (E0L)之後覆蓋著該程式化Vt。該兩分佈的重疊部份使正 常讀取感應設計免於為了雙重操作而正確地起作用。換句 話說，吾人無法決定出在CB或者NB的數據是一或者零，其 乃因為當該些分佈彼此接近時，吾人無法可靠地決定該數

第9頁 92303.ptd 1321324 五、發明說明（5) 據是一或者零。這是由於將從該單元讀取的數據相較於靜 態性的參考。另一問題則是，用於一程式化單元的電荷耗 損（後循環）以及一 CBD並非處於1對1的關係。後循環CBD單 元損失它的程式化單元所損耗之全部V t的僅僅大約6 0 %。 因此，在循環與烘烤之後，讀取CBD與零的正常感應方法 則無法使用。 由於在循環與烘烤之後，缺乏的CBD至零視窗，所以 必須發展並且探究讀取的替代性方法。在許多讀取之替代 性方法中，有一方法形成，稱為 '' 平均動態參考方法〃， 吾人判定其為最佳的方法，而且解決了許多相關於雙位元* 操作的問題。該平均動態參考方法將該雙位元記憶體單元 的可使用壽命延長到設計壽命。該平均動態參考方法使用 _ ''平均的〃兩參考單元，而且該平均電流相較於讀取單元 .的電流。該參考單元係以該陣列循環。此意味著，該些參 考單元是相同〜期齡〃，此乃因為它們已經持續了與相較 之數據單元相同數目的週次。為了確保該些參考單元與該 些數據單元相同期齡，於是就在將該區段陣列單元再循環 時，將發展出一種方法，以將該些參考單元再循環。 因此，所需要的則是將該些參考單元與該些數據單元 維持''同步〃（相同期齡）的一種結構與方法。 【發明内容】 根據本發明，前述之與其它目標與優點，係藉由一快 閃記憶體陣列以及將受到改變之諸字元中的諸位元再程式 化與更新的一種方法而得到。

92303.ptd 第10頁 1321324 五、發明說明（6) 根據本發明一態樣，將複數個雙位元快閃記憶體單元 分成區段，並且附加到具有邏輯化結合各區段之一對參考 單元的一共同字元線。 根據本發明另一態樣，將所允許的改變輸入到該記憶 體陣列，該陣列乃讀取受到改變的該字元或者諸字元。受 到程式化的諸位元係在受到改變之各區段中予以程式化， 而且在該字元或者諸字元中沒受到改變的諸位元乃予以再 程式化。 在本發明之另一態樣中，將在該區段之剩餘字元或者 諸字元中先前程式化的位元予以程式化。在本發明另一態 樣中，將在該參考單元之先前程式化的位元程式化。 將受到改變之諸位元再程式化並且將先前程式化位元 更新之所描述的快閃記憶體陣列與方法，提供了一種確保 該參考單元與數據單元是相同期齡的快閃記憶體陣列與方 法。 . 本發明乃依據以下詳細說明，結合附圖之考量而令人 較佳地理解。那些熟諳該技藝者將從以下說明而變得容易 瞭解，其係僅藉由實施本發明之最佳具體實施例之說明而 來顯示與說明本發明之具體實施例。誠如所將理解到的 是，本發明能夠有其它的具體實施例，而且它的許多細節 能夠以種種明顯的態樣來修改，所有均不背離本發明之範 圍。於是，該附圖與詳細說明在特性上將視為是說明性， 而非限制性。 【實施方式】

92303.ptd 第11頁 1321324 五、發明說明（7) 現在詳細參考本發明之一具體實施例或者諸具體實施 例，其係說明目前由本發明者所思量的最佳模式或者諸模 式，以用來實施本發明。 現在參考附圖，第1圖說明一示範性雙位元記憶體單 元1 0，其中可能將本發明各種態樣的其中一個或者更多個 實施。記憶體單元1 0包含一氮化矽層1 6夾於一頂部二氧化 矽層1 4與一底部二氧化矽層1 8之間，以形成一 Ο N 0層3 0。 多晶矽層1 2存在於Ο N 0層3 0上，並且提供一字元線連接到 該記憶體單元1 0。第一位元線3 2行進於第一區域4下的ΟΝΟ 層3 0下，而且第二位元線34行進於第二區域6下的ΟΝΟ層30 下。位元線3 2與3 4係由一傳導性部份2 4以及一選擇性氧化 物部份2 2形成。硼心植入物2 0係設置於各位元線3 2與3 4的 '兩端點上，在此諸位元線接觸底部二氧化矽層1 8或者沿著 .全部的電晶體。硼心植入物比Ρ型基板9還予以更濃密地摻 雜，其係並且有助於記憶體單元1 0之V t的控制。該單元1 0 存在於一 P型基板9上，位元線3 2與3 4的傳導性部份2 4則由 一 N砷植入物所形成，以便通道8穿過P型基板9而形成。記 憶體單元1 0係為一單一電晶體，其具有可互換的源極與汲 極組件，該等組件係由存在於P型基板區域9之N砷植入物 部份2 4所形成，而一閘極則形成作為部份的多晶矽字元線 12° 氮化矽層1 6形成一電荷誘捕層。將一單元程式化，其 係由施加適當電壓到充當汲極端的位元線、到閘極、以及 將充當源極端之源極位元線接地而完成。該電壓沿著該通

92303.ptd 第12頁 1321324 五、發明說明（8) 道產生電場，以導致電子加速並且從基板層9跳入氮化物 層1 6内，其係被認為是熱電子注入。因為諸電子在該汲極 得到大部分能量，所以這些電子變得誘捕，並且依然儲存 於靠近該汲極的氮化物層16中。一般而言，該單元1 0係為 均勻，而且該汲極與源極可互換。因為層1 6氮化矽為非傳 導性，所以第一電荷2 6可注入到靠近中央區域5之第一端 點的氮化物1 6内，而且第二電荷2 8可注入到靠近中央區域 5第二端點的氮化矽層1 6内。因此，假如該電荷沒有移動 的話，每單元就會有兩位元，取代每單元一位元。 如先前所述，第一電荷2 6可儲存於在中央區域5之第 一端的氮化矽層1 6中，第二電荷2 8則可儲存於中央區域5 的另一端，以致使每記憶體單元1 0可存在兩位元。雙位元 '記憶體單元1 0是對稱的，其係容許汲極與源極可相互交 .換。於是，當將左位元C 0程式化時，第一位元線3 2可以當 作汲極端而且第二位元線3 4則當作源極端。同樣地，第二 位元線3 4可能當作汲極端，第一位元線3 2則當作源極端， 以用來將右位元C 1程式化。 第2 A圖與第1表說明一特定的電壓參數組，以進行讀 取、程式化、具有第一位元C 0與第二位元C 1之雙位元記憶 體單元10的單邊與雙邊拭除。

92303.ptd 第13頁 1321324 五、發明說明（ίο) 同字元線的一陣列中，該字元線延伸超過許多頁，而各頁 則具有8或1 6或者一些其它數目的數據字元/頁。假如每1 6 位元/字元的字元線具有1 2 8個數據字元的話，那麼隨後每 字元線就會有2 0 4 8個位元。在第2 B圖t ，各字元線具有邏 輯上與該字元線結合的一對參考單元。要注意的是，諸參 考單元係實質地顯示出連接在該字元線末端，不過，諸參 考單元則可在任何點上實質地連接到該字元線。目前，假 如一客戶想要改變連接到該字元線的一字元的話，該客戶 則必須拭除並且再程式化連接到該字元線的所有2 0 4 8位 元，包括在該參考對中的諸位元，以確保諸數據單元以及 在該參考對中的諸單元有相同期齡。誠如應該理解的是， 每當必須將單一字元重新再程式化時，客戶可能寧願不再 程式化在一字元線上的所有單元。例如，假如該客戶需要 在單元2 1 0中改變僅僅一位元的話，而且假如數據單元與 參考單元需要維持同步（相同期齡）的話，那麼全部的2 0 4 8 位元就必須予以拭除與再程式化。因為具有有限數目的拭 除/程式化循環，而且因為各拭除/程式化循環花費時間， 所以拭除全部2 0 4 8位元的條件就會不利於記憶體陣列的壽 命，它是無效率的。 第2 C圖係為一圖式，顯示對每次附加到一字元線的一 字元改變時，在一字元線上的所有2 0 4 8位元必須再程式化 之必要條件的解決方法，以將沒有改變之字元所受到的循 環次數最小化，並且將與改變一字元線上之一字元或者諸 字元有關的時間最小化。在第2 C圖中所顯示的解決方法乃

92303.ptd 第15頁 1321324 五、發明說明（11) 將附加到一字元線的全部數目字元劃分成區段，而且在第 2 C圖中，其係顯示各1 0區段包含8字元以及與各區段結合 的一邏輯配置參考對。因此，假如各字元線具有1 2 8字 元，各區段具有8字元，那麼就會有1 6區段以及與該1 6區 段結合的1 6對參考單元。誠如應該理解到的，指派到各區 段的字元數是任意的，而其它的字元/區段數則可令人選 擇。本實施例中每區段8字元的選擇僅僅用於說明與討論 之目的，而由本發明可瞭解每區段可使用其他數目之字 元。位元線控制器/解碼器2 0 6控制經由以2 2 4表示的位元 線而施加到在各區段之諸單元的電壓。要注意的是，顯示 於位元線控制器/解碼器2 0 6與各區段以及各區段參考對之 間的單一互連線2 2 4，係代表各種位元線連接。 第3圖係為顯示與本發明結構有關之基本方法的流程 圖。如在步驟3 0 0所示，使用者將需要的改變輸入到該系 統。使用者僅僅輸入改變，而不需要拭除，亦即是，並不 需要將0 (—程式化位元）改變成1 (一未程式化或者一空白 位元）。參見第5圖，其係用於可經由本發明而完成的有效 改變。該系統讀取包含在步驟3 0 2再程式化之該字元或者 諸字元之該區段或者諸區段中的所有字元。在步驟304， 該系統根據在步驟3 0 0的使用者輸入而將在該字元或者諸 字元中的諸位元程式化。在步驟3 0 4，該系統亦將先前在 予以改變之該字元或者諸字元中受到程式化的諸位元更新 (再程式化）。在步驟3 0 6，該系統將先前已經在該區段或 者諸區段之剩餘字元以及相關參考對中受到程式化的諸位

92303.ptd 第16頁 1321324 五、發明說明（12) 元更新，該區段或者諸區段乃包括受到改變該字元或者諸 字元。 第4A至4D圖說明本發明之方法，在此一 8字元區段的一 字元受到改變，並且顯示出來自該剩下7字元的一代表性 字元，該代表性字元連同與包括受到改變之字元之8字元 區段結合的參考對而受到更新。 第4 A圖顯示在一區段受到改變的一字元於4 0 0。沒受 到改變的一代表性字元則顯示於4 0 2。一結合的參考對則 顯示於4 0 4。 第4B圖顯示在40 0的字元改變為40 6。位元1、4、7&1 1 則受到改變。該些位元則由左邊標示在4 0 8的位元0分別編 號到右邊標示在4 1 0的位元1 5。 第4 C圖顯示在4 0 0、4 0 2的字元以及在第4 A圖所顯示之 .改變前的參考對。在4 1 2，顯示出藉由再程式化而改變的 位元1、4、7&11。在414，顯示出受到更新之諸先前程式

—~ - V 化位元，該些位元並不在受到改變的字元中予以改變。此 外，先前在代表性字元中受到程式化的諸位元，其係顯示 出受到更新，而且在該參考對中受到先前程式化的位元亦 顯示出受到更新（再程式化）。 第4 D圖顯示出在完成再程式化與更新之後的諸字元。 第5圖係為一表5 0 0，表示出以本發明之方法而進行的 有效改變。使用者數據（顯示出使用者希望的位元）係顯示 於第1行，現存的陣列數據則顯示於第2行，而讀取數據則 顯不於苐3行。列5 0 2顯不· ~~沒有效的功能’ έ玄函數將需要

92303.ptd 第17頁 1321324 五、發明說明（13) 一拭除，在此情形中，.使用者將要求而且進行一拭除功 能。 總之，將受到改變之再程式化位元以及將先前程式化 之位元更新之所描述的快閃記憶體陣列與方法，係提供一 種快閃記憶體陣列與方法，該記憶體陣列與方法確保參考 單元與數據單元是相同的期齡。 本發明之具體實施例的先前說明乃為了顯示與說明 用。吾人並不打算徹底或者限制本發明於所揭露出的精確 形式。種種修改或者改變乃鑑於上述學說而有可能。選擇 本具體實施例並且說明，以提供本發明原理的最佳說明及 其實際應用，從而使一般熟諳該技藝者以種種具體實施例 來應用本發明，而種種變更則適合所考慮到的特別使用。 所有此種變更與改變在根據它們以公平、合法、與均等具 有的廣泛性而詮釋的時候，乃處於由附加申請專利範圍所 決定之發明範圍内。

92303.ptd 第18頁 1321324 圖式簡單說明 【圖式簡單說明】 本發明令人信服的新特徵係陳述於所附申請專利範圍 中。不管怎樣，本發明本身與所使用的較佳模式以及其進 一步目的與優點，將藉由結合附圖而讀取時參考一說明性 具體實施例的以下詳細說明而最佳地令人理解，其中： 第1圖係為一示範性雙位元記憶體單元的側剖面圖， 其中可能實施本發明的種種態樣； 第2 A圖係為顯示一區段陣列之互連情形的示意圖； 第2 B圖係為顯示一字元線的示意圖，其具有相關於該 字元線的一參考對記憶體單元； 第2C圖係為顯示在分成區段之字元線中該些單元的示 意圖，各區段則具有一按邏輯配置的相關參考對； 第3圖係為一流程圖，顯示再程式化諸位元以改變於 一區段之一字元或者諸字元，並且更新剩餘的程式化位元 於該區段中之該剩餘字元的諸步驟，於該區段中一字元或 者諸字元係予以再程式化； 第4 A至4 D圖說明本發明之方法，在此一 8字元區段的 其中一字元係予以改變並且顯示一代表性字元，該代表性 字元連同與包括改變字元之8字元區段相關的參考對而更 新；以及 第5圖係為表示以本發明而進行之有效改變的表。 4 第一區域 5 中央區域 6 第二區域 8 通道

92303.ptd 第19頁 1321324 圖式簡單說明 9 P型基板 10 示範性雙位元記憶體單元 12 多晶矽層 14 頂部二氧化矽層 16 氮化矽層 18 底部二氧化矽層 24 傳導性區段 26 第一電荷 28 第二電荷 30 ΟΝΟ層 32 第一位元線 34 第二位元線 200 記憶體陣列 區段 202 共同字元線 204 字元線控制 器 206 位元線控制器 208 字元線 210、 212、 214' 216' 2 2 0、2 2 2雙位元記憶體單元 218 參考對 224 單一互連線 502 行

92303.ptd 第20頁

Claims (1)

1J21324 --級 92107074 >月丨 7 日？月 Ά ’立无· 六、申請專利範圍 ~ 5 " | +♦ 1. 一種快閃記憶體陣列，包含： 複數個雙位元快閃記憶體單元（丨〇、2丨〇、2丨2、 2 1 4 ' 2 1 6 ' 2 2 0、2 2 2 )，係附接到一共同字元線（！ 2、 202、 208); 該複數個雙位元快閃記憶體單元（丨〇、2〗〇、2丨2、 fU、216、220、222)’係附接到分成區段的該共同字 元線（1 2、2 0 2、2 0 8 ); 一對參考單元（2 1 8 )，係邏輯化地結合各區段； 一對位元線（3 2、3 4 )，係附接到在各區段中的各 該快閃記憶體單元，以及一對位元線（3 2、3 4 )，係附 接到該對參考單元（2 1 8 ); 謇 一位元線控制器/解碼器（2 0 6 )，係附接到附接於 該快閃記憶體單元的該對位元線（3 2 ' 3 4 )，以及該對 位元線（32、34); 一子元線控制器（2 0 4 )，係附著到該共同字元線 (12、 202、 208);以及 同步機構，用以將該對參考單元及每個區段的快 閃記憶體單元維持相同的期齡。 & 一種將在一雙位元快閥記憶體陣列中之雙位元快閃記 響憶體單元（10、210、212、214、216、220、222 )再程 鲁 式化與更新的方法’其中複數個雙位元快閃記憶體單 元（10、210、212、214、216' 220、222 )係附接到一 共同字元線（12、202、208)以及劃分成諸區段，其中 一對參考單元係邊輯化地結合該等雙位元快閃記憶體

92303修正版.Ptc 第21頁 1321324 案號 92107074 修正 六、申請專利範圍 單元（10、210、212、214、216、220、222 )的各區 段，該方法包含： (a )將改變輸入到該快閃記憶體陣列； (b) 將在各區段中受到改變的字元或者諸字元讀 取； (c) 將在各區段中受到改變之字元或者諸字元的諸 位元程式化； (d) 將在各區段中受到改變之字元或者諸字元之先 前受到程式化的諸位元更新； (e) 將在各區段中剩餘字元或者諸字元中先前受到 程式化的諸位元更新；以及 (f )將邏輯化結合雙位元快閃記憶體單元（1 0、 210、212、214、216、220、222 )之各區段之在該對參 考單元（2 1 8 )中先前受到程式化的諸位元更新；以使該 雙位元快閃記憶體單元之每一區段與個別的參考單元 係同步達周次數目。 3.如申請專利範圍第2項之方法，其中步驟（a )係由一使 用者輸入可允許改變到該快閃記憶體陣列而完成。 如申請專利範圍第2項之方法，其中步驟（c)係在受到 改變的該字元或諸字元中，將拭除的諸位元改變為程 式化的位元而完成。 5.如申請專利範圍第2項之方法，其中步驟（d)係由將在 受到改變之字元或者諸字元中先前程式化的位元再程 式化而完成。

第22頁 92303修正版.ptc 1321324 案號 92107074 年ί>月曰

六、申請專利範圍 6 .如申請專利範圍第2項之方法，其中步驟（e )係經由將 在各區段中剩餘字元或者諸字元中先前受到程式化的 諸位元再程式化而完成，該各區段則包括一受到改變 的字元。 7. 如申請專利範圍第2項之方法，其係藉由將在結合各區 段之參考對中之先前程式化位元程式化而來完成。 8. —種改變快閃記憶體陣列之記憶體區段中的字元之方 法，包括： 將在該快閃記憶體陣列之該區段中受到改變的該 φ字元讀取，該區段包括受到改變的數據單元、剩餘未 改變的數據單元、及參考單元； 將數位“ Γ再程式化至該受到改變的數據單元； - 更新該剩餘未改變的數據單元，並更新該參考單 元，以使該區段的數據單元與該參考單元維持相同的 期齡。 9.如申請專利範圍第8項之方法，復包括： 發出用以選擇記憶體單元的位址；以及 發出將被寫至該記憶體單元之數據。

92303修正版.ptc 第23頁