CN1647214A - 用于动态页编程的更新设计 - Google Patents

用于动态页编程的更新设计 Download PDF

Info

Publication number
CN1647214A
CN1647214A CNA038077442A CN03807744A CN1647214A CN 1647214 A CN1647214 A CN 1647214A CN A038077442 A CNA038077442 A CN A038077442A CN 03807744 A CN03807744 A CN 03807744A CN 1647214 A CN1647214 A CN 1647214A
Authority
CN
China
Prior art keywords
word
section
unit
programmed
changed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038077442A
Other languages
English (en)
Other versions
CN1647214B (zh
Inventor
李宾宽
钟成智
陈伯苓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of CN1647214A publication Critical patent/CN1647214A/zh
Application granted granted Critical
Publication of CN1647214B publication Critical patent/CN1647214B/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3431—Circuits or methods to detect disturbed nonvolatile memory cells, e.g. which still read as programmed but with threshold less than the program verify threshold or read as erased but with threshold greater than the erase verify threshold, and to reverse the disturbance via a refreshing programming or erasing step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种闪存阵列，其具有被分成连接到字线(12、202、208)的区段的多个双位存储单元(10、210、212、214、216、220、222)以及一对参考单元(218)，此参考单元与各区段逻辑地相关。一种将需要改变的区段或者多个区段字再编程的方法，包括将允许的改变输入到闪存阵列；在各区段中读取受到改变的字或者多个字；对各区段中将受到改变的字或者多个字中的位进行编程；将在受到改变的字或者多个字中的先前受到编程的位更新；将在各区段中改变的字或者多个字中先前受到编程的位更新；将在各区段中剩余字或者多个字中先前受到编程的位更新；以及将在已经被改变的区段中的各对参考单元中先前受到编程的位(10、210、212、214、216、220、222)予以更新。

Description

用于动态页编程的更新设计
技术领域
本发明一般涉及存储系统，而且更特别地关于具有参考单元的存储系统结构，以及确保数据单元与参考单元有相同期龄的一种方法。
背景技术
闪存是一种在不耗电力的情形下可重写并且可维持其内容的电子存储介质。闪存器件一般具有100K至300K写入次数的寿命。不像可将单一字节擦除的动态随机存取存储器(DRAM)器件以及静态随机存取存储器(SRAM)器件，闪存器件典型地在固定多位区块或者扇区中被擦除和写入。从电可擦除只读存储器(EEPROM)芯片技术发展而来的闪存技术，其可在位置上予以擦除。闪存器件比较便宜且较密实，这意味着闪存器件在每单元区域可维持更多数据。此新类型的EEPROM(电可擦除只读存储器)已经显示为一重要的非易失性存储器，其结合了可擦除可编程只读存储器(EPROM)的密度与EEPROM的电可擦除能力的优点。
传统的闪存器件是以单元结构建构的，其中在每个单元中存储单一位的信息。在此种单一位存储器架构中，各单元基本上包括金属氧化物半导体(MOS)晶体管结构，其在衬底或者P阱中具有源极、漏极和沟道，并且具有覆盖沟道的堆叠的栅极结构。堆叠栅极可能进一步包括形成在衬底或者P阱的表面上的薄栅极介电层(有时称为隧道氧化物层)。堆叠栅极还包括覆盖该隧道氧化物的多晶硅浮栅，以及覆盖该浮栅的层间介电层。层间电介质经常是多层绝缘体，譬如具有两个氧化物层夹着氮化物层的氧化物-氮化物-氧化物(ONO)层。最后，将多晶硅控制栅极则覆盖在层间介电层上。
该控制栅极连接到与一行这样的单元关联的字线，以在典型的NOR组态中形成此单元的扇区。此外，这些单元的漏极区域通过导电的位线而彼此连接。形成在源极与漏极区域之间的单元的沟道，根据通过附着到该堆叠栅极结构的字线而施加到该堆叠栅极结构的电压在沟道内形成的电场，在源极与漏极之间传导电流。在NOR组态中，在一列内的晶体管的各漏极端连接到相同的位线。此外，在一列中各快闪单元的堆叠栅极结构连接到相同的字线。基本上，各单元的源极端连接到共同的源极端。在操作上，使用外围译码器与控制电路经过各自的位线与字线对各快闪单元寻址，以对该单元编程(写入)、读取和擦除。
通过将程序化电压施加到控制栅极，将源极连接到地面以及将漏极连接到程序化电压，来对单一位堆叠的栅极闪存单元进行编程。最后通过该隧道氧化物的高电场导致一种现像，称为″Fowler-Nordheim″隧道效应。在Fowler-Nordheim隧道效应期间内，因为浮栅被层间介电质与隧道氧化物所围绕，所以在隧道区域中的电子经过栅极氧化物，而进入浮栅，并且在浮栅中被捕获。由于捕获了电子，所以该单元的该临限电压则会增加。由捕获的电子所产生的该单元临限电压的此种改变(以及因此的沟道导电性)，使得该单元被编程。
为了将典型的单一位堆叠栅极闪存单元擦除，将电压施加到源极，将控制栅极维持在负电位，并且允许漏极浮动。在这些条件下，形成一个穿过浮栅与源极之间的隧道氧化物的电场。在浮栅中捕获的电子流动朝向并且聚集在覆盖源极区域上的浮栅部分。随后该电子依靠穿过隧道氧化物的Fowler-Nordheim隧道效应从浮栅逸出并进入源极区域内。当电子从浮栅被移除时，该单元被擦除。
在传统的单一位闪存器件中，将执行擦除确认，以决定在一区块中或者单元组中的每个单元是否已经被适当地擦除。现有的单一位擦除确认方法提供用于位或者单元擦除的确认，以及将增补擦除脉冲施加到各个最初的确认失效的单元。之后，再度确认该单元的擦除状态，而且会持续该过程，直到将该单元或者位成功地擦除或者将该单元以不能使用来标示为止。
近来，已经引入双位闪存单元，其允许在单一存储单元中存储两位的信息。单一位堆叠栅极结构采用的传统的编程与擦除确认方法，不适用于此种双位器件。双位闪存结构并没有应用浮栅，譬如ONO闪存器件在ONO层上应用多晶硅层，来提供字线连接。已经发展的传统单一位闪存器件的技术，并不能良好的用于新双位闪存单元。
双位闪存单元使用令人认为是虚拟接地架构的结构，其中一位的源极可用作邻近位的漏极。在读取操作期间内，最靠近被读取单元的接合是接地端，而该单元的另一边则为漏极端。这被称为反向读取。在编程和擦除期间使用V漏极电压取代接地电压，将漏极切换返回到最近接合处，其用于读取与确认操作。
已经出现的另一问题是在该单元循环之后的电荷耗损。本发明者已经确定，双位操作的主要挑战源自于在以下两种情形下的电荷耗损与新增位(complimentary bit)干扰的结合：1.在BOL(有效期开始)的CBD(新增位干扰)；以及2.在EOL(有效期结束或者烘烤后)循环后的电荷耗损。测试数据指示出该CBD在靠近BOL处较高，而且这些分布在循环与烘烤(EOL)之后覆加在编程Vt上。该两分布的重叠阻止了对于双重操作的正确工作的正常读取感应设计。换句话说，我们无法决定出在CB或者NB的数据是一或者零，因为当这些分布彼此接近时，我们无法可靠地决定该数据是一或者零。这是由于从该单元读取的数据与静态性参考的比较。另一问题则是，编程单元的电荷耗损(循环后)以及CBD并非处于1对1的关系。循环后的CBD单元仅损失它的编程单元所损耗的全部Vt的大约60％。因此，在循环与烘烤之后，无法使用读取CBD与零的正常感应方法。
由于在循环与烘烤之后，不良的CBD至零窗口，所以必须发展和探究读取的替代性方法。在许多读取替代性方法中，发展出一种方法，称为″平均动态参考方法″，其被判定为最佳的方法，并且解决了许多相关于双位操作的问题。该平均动态参考方法将双位存储单元的可使用寿命延长到设计寿命。该平均动态参考方法使用″平均的″两参考单元，而且将平均电流与被读取单元的电流进行比较。这些参考单元与该阵列同时循环。这意味着这些参考单元是相同″期龄″的，是因为它们已经持续了与相较的数据单元相同数目的周次。为了确保这些参考单元与这些数据单元相同期龄，于是就发展出一种方法，在将该扇区阵列单元再循环时，将这些参考单元再循环。
因此，所需要的则是将这些参考单元与这些数据单元维持“同步”(相同期龄)的一种结构与方法。
发明内容
根据本发明，前述的与其它的目标与优点，是通过闪存阵列以及将受到改变的字中的位再编程与更新的一种方法而得到。
根据本发明一个方面，将多个双位闪存单元分成区段，并且连接到与各区段逻辑相关的一对参考单元的共同字线。
根据本发明另一方面，将所允许的改变输入到该存储阵列，该阵列读取受到改变的字或多个字。受到编程的位在受到改变的各区段中被编程，而且在字或者多个字中没受到改变的位也被再编程。
在本发明的另一个方面中，对该区段的剩余字或者多个字中先前编程的位进行编程。在本发明另一个方面中，对该参考单元中先前编程的位进行编程。
对受到改变的位再编程并且将先前编程位更新的所述闪存阵列与方法，提供了一种确保该参考单元与数据单元是相同期龄的闪存阵列与方法。
依据以下详细说明结合附图的考虑可较佳地理解本发明。本领域技术人员将从以下说明而变得容易了解，其仅通过实施本发明的最佳具体实施例的说明而来显示与说明本发明的具体实施例。诚如所将理解到的是，本发明能够有其它的具体实施例，而且它的许多细节能够以种种明显的态样来修改，所有均不脱离本发明的范围。因此，该附图与详细说明在特性上将视为是说明性，而非限制性。
附图说明
本发明令人信服的新特征陈述于所附权利要求中。不管怎样，本发明本身与所使用的较佳模式以及其进一步目的与优点，将通过结合附图而读取时参考说明性具体实施例的以下详细说明而最佳地令人理解，其中：
图1是示范性双位存储单元的侧剖面图，其中可实现本发明的各个方面；
图2A是一部分阵列的互连的示意图；
图2B是字线的示意图，其具有相关于该字线的一参考对存储单元；
图2C是在分成区段的字线中单元的示意图，各区段则具有按逻辑配置的相关参考对；
图3是流程图，显示对区段的字或者多个字中将要改变的位进行再编程，并且对该区段中剩余字中的剩余编程的位进行更新的步骤，再该区段中的字或者多个字被再编程；
图4A至4D说明本发明的方法，在此8字区段的其中一个字被改变并且显示一个代表性的字，该代表性的字连同与包括改变字的8字区段相关的参考对被更新；以及
图5是表示以本发明而进行的有效改变的表。
具体实施方式
现在详细参考本发明的具体实施例或者多个具体实施例，其说明目前由本发明者所思量的用来实施本发明的最佳模式或者多个模式。
现在参考附图，图1说明示范性双位存储单元10，其中可能实现本发明各个方面的其中一个或者多个。存储单元10包含夹于顶部二氧化硅层14与底部二氧化硅层18之间的氮化硅层16，以形成ONO层30。多晶硅层12存在于ONO层30上，提供连接到该存储单元10的字线。第一位线32行进于第一区域4下的ONO层30下，而且第二位线34行进于第二区域6下的ONO层30下。位线32与34由传导性部分24以及选择性氧化物部分22形成。硼心注入物20设置在各位线32与34的两端点上，在此位线接触底部二氧化硅层18或者沿着全部的晶体管。硼心注入物比P型衬底9具有更浓密地掺杂，其有助于控制存储单元10的Vt。该单元10存在于P型衬底9上，位线32与34的传导性部分24则由N+砷注入物所形成，以便穿过P型衬底9而形成沟道8。存储单元10是单一晶体管，其具有可互换的源极与漏极组件，该等组件由存在于P型衬底区域9的N+砷注入物部分24所形成，而栅极则作为一部分多晶硅字线12被形成。
氮化硅层16形成电荷捕获层。通过施加适当电压到充当漏极端的位线、到栅极、以及将充当源极端的源极位线接地而完成对一个单元的编程。该电压沿着沟道产生电场，以导致电子加速并且从衬底层9进入氮化物层16内，其被认为是热电子注入。因为多个电子在漏极得到大部分能量，所以这些电子被捕获，并且依然储存在靠近漏极的氮化物层16中。单元10通常是均匀的，而且漏极与源极可互换。因为层16的氮化硅为非传导性的，所以第一电荷26可注入到靠近中央区域5的第一端点的氮化物16内，而且第二电荷28可注入到靠近中央区域5第二端点的氮化硅层16内。因此，假如该电荷没有移动的话，每单元就会有两位，取代每单元一位。
如先前所述，第一电荷26可储存在中央区域5的第一端的氮化硅层16中，第二电荷28则可储存在中央区域5的另一端，以致使每存储单元10可存在两位。双位存储单元10是对称的，其容许漏极与源极可相互交换。于是，当对左位C0进行编程时，第一位线32可以当作漏极端而且第二位线34则当作源极端。同样地，第二位线34可能当作漏极端，第一位线32则当作源极端，以用来对右位C1进行编程。
图2A与表1说明一组特定的电压参数，用于进行读取、编程、对具有第一位C0与第二位C1的双位存储单元10的单边与双边擦除。
表1
  操作   单元 栅极   位线0   位线1     批注
读取 C0  4.7v  0v  1.2v至2v 新增位
读取 C1  4.7v  1.2v至2v  0v 正常位
编程 C0  Vpp  0v  5.6v 热电子
双边擦除 所有单元 -6v  6v  6v 热空穴注入
单边擦除 C0，读取列 -6v  6v  0v 热空穴注入
参考图2A，显示了由双位存储单元10，譬如图1所示的双位存储单元10所组成的一部分存储阵列200。该存储阵列部分200显示连接到共同字线202的双位存储单元10。该共同的字线连接到字线控制器204，该控制器提供适当电压到各字线，用来对存储组中的单元进行读取、编程与擦除。位线BL0至BLn将单元10连接到位线控制器206，该控制器则提供适当电压到各种单元，用来读取、编程和擦除各种单元。如上所述，连接到字线的双位存储单元的数目可以非常大，而且可以是128个字或者更多。例如，假如各字是16位字的话，那么则会有2048位连接到字线。
图2B是字线208的示意图，其具有功能如同数据单元(包含数据信息的单元)的双位存储单元210至216以及功能如同参考单元的一参考对218双位存储单元220与222。闪存单元被配置在具有共同字线的阵列中，该字线延伸超过许多页，而各页则具有8或16或者一些其它数目的数据字/页。假如每16位/字的字线具有128个数据字的话，那么随后每字线就会有2048位。在图2B中，各字线具有逻辑上与该字线相关的一对参考单元。要注意的是，所示参考单元被物理地连接在该字线末端，不过，参考单元可在任何点上物理地连接到该字线。目前，假如客户想要改变连接到该字线的字的话，该客户则必须擦除并且再编程连接到该字线的所有的2048位，包括在该参考对中的位，以确保诸数据单元以及在该参考对中的单元有相同期龄。诚如应该理解的是，每当必须将单一字重新再编程时，客户宁愿不再编程一个字线上的所有单元。例如，假如该客户需要在单元210中改变仅仅一位的话，而且假如数据单元与参考单元需要维持同步(相同期龄)的话，那么全部的2048位就必须被擦除和再编程。因为具有有限数目的擦除/编程循环，以及各擦除/编程循环花费时间，所以擦除全部2048位的条件就会不利于存储阵列的寿命，它是无效率的。
图2C给出了每次改变连接到字线的一个字时，对字线上的所有2048位必须再编程的必要条件的解决方法，以将没有改变的字所受到的循环次数最小化，并且将与改变字线上的一字或者多个字有关的时间最小化。在图2C中所显示的解决方法是将连接到字线的全部数目的字划分成区段，而且在图2C中给出了各10区段包含8字以及与各区段相关的逻辑配置参考对。因此，假如各字线具有128字，各区段具有8字，就会有16区段以及与该16区段结合的16对参考单元。诚如应该理解的，指派到各区段的字数是任意的，而其它的字/区段数是可选择的。本实施例中每区段8字的选择仅仅用于说明与讨论的目的，而由本发明可了解每区段可使用其它数目的字。位线控制器/译码器206控制经由以224表示的位线而施加到在各区段的单元的电压。要注意的是，显示在位线控制器/译码器206与各区段以及各区段参考对之间的单一互联224，代表各种位线连接。
图3给出了与本发明结构有关的基本方法的流程图。如步骤300所示，使用者将需要的改变输入到该系统。使用者仅仅输入改变，而不需要擦除，即，并不需要将0(一个编程位)改变成1(一个未编程或者空白位)。参见图5，其用于由本发明而完成的有效改变。在步骤302，该系统读取包含再编程的字或者多个字的该区段或者多个区段中的所有字。在步骤304，该系统根据在步骤300的使用者输入而将在该字或者多个字中的位编程。在步骤304，该系统还将先前改变的字或者多个字中受到编程的位更新(再编程)。在步骤306，该系统将先前已经在该区段或者多个区段的剩余字以及相关参考对中受到编程的位更新，该区段或者多个区段包括受到改变的字或者多个字。
图4A至4D说明本发明的方法，在此8字区段的一个字受到改变，并且显示来自该剩下7字的代表性字，该代表性字连同与包括受到改变的字的8字区段相关的参考对一起被更新。
图4A在400显示了区段中受到改变的一个字。没受到改变的代表性字则显示在402。相关的参考对显示在404。
图4B在406显示了被改变的在400的字。位1、4、7&11受到改变。这些位从左到右为位0和位15，位0和位15分别由408和410表示。
图4C图显示在400、402的字以及在图4A所显示的改变前的参考对。在412，显示出通过再编程而改变的位1、4、7&11。在414，显示出受到更新的先前编程位，这些位并不在受到改变的字中被改变。此外，先前在代表性字中受到编程的位，其显示出受到更新，而且在该参考对中受到先前编程的位也显示出受到更新(再编程)。
图4D图显示出在完成再编程与更新之后的字。
图5是表500，表示出以本发明的方法进行的有效改变。使用者数据(显示出使用者希望的位)显示在第1列，现存的阵列数据则显示于第2列，而写入数据则显示于第3列。行502显示一无效的功能，该功能将需要擦除，在此情形中，使用者将要求而且执行擦除功能。
总之，将受到改变的再编程位以及将先前编程位更新的所描述的闪存阵列与方法，提供一种闪存阵列与方法，该存储阵列与方法确保参考单元与数据单元是相同的期龄。
本发明的具体实施例的先前说明是为了显示与说明。并不打算将本发明排出或者限制在所揭露出的精确形式。鉴于上述学说而有可能进行种种修改或者改变。选择并且说明本具体实施例，以提供本发明原理的最佳说明及其实际应用，从而使本领域普通技术人员以种种具体实施例来应用本发明，而种种变更则适合所考虑到的特别使用。所有此种变更与改变在根据它们以公平、合法、与均等具有的广泛性而诠释的时候，处于由附加权利要求所决定的发明范围内。

Claims (7)

1.一种闪存阵列，包含：
复数个双位闪存(10、210、212、214、216、220、222)，其连接到一共同字线(12、202、208)；
该连接到共同字元线(12、202、208)的复数个双位闪存单元(10、210、212、214、216、220、222)被分成区段；
一对参考单元(218)，其与各区段逻辑相关；
一对位线(32、34)，其连接到各区段中的各闪存单元，以及一对位线(32、34)，其连接到该对参考单元(218)；
一位线控制器/译码器(206)，其连接到与该闪存单元连接的该对位线(32、34)以及该对位线(32、34)；以及
一字线控制器(204)，其连接到该共同字线(12、202、208)。
2.一种对双位闪存阵列中双位闪存单元(10、210、212、214、216、220、222)进行再编程与更新的方法，其中复数个双位闪存单元(10、210、212、214、216、220、222)连接到一共同字线(12、202、208)以及被划分成区段，其中一对参考单元与双位闪存单元(10、210、212、214、216、220、222)的各区段逻辑相关，该方法包含：
(a)将改变输入到该闪存阵列；
(b)读取各区段中受到改变的字或者多个字；
(c)将各区段中受到改变的字或者多个字的位编程；
(d)将各区段中受到改变的字或者多个字的先前受到编程的位更新；
(e)将各区段中剩余字或者多个字中先前受到编程的位更新；以及
(f)将与双位闪存单元(10、210、212、214、216、220、222)各区段逻辑相关的该对参考单元(218)中先前受到编程的位更新。
3.如权利要求2的方法，其中步骤(a)由使用者将可允许的改变输入到该闪存阵列而完成。
4.如权利要求2的方法，其中步骤(c)通过改变字或者多个字中的将改变为编程位的擦除位而完成。
5.如权利要求2的方法，其中步骤(d)通过将受到改变的字或者多个字中先前编程的位再编程而完成。
6.如权利要求2的方法，其中步骤(e)通过将各区段中剩余字或者多个字中先前受到编程的位再编程而完成，该各区段包括受到改变的字。
7.如权利要求2的方法，其通过对与各区段相关的参考对中先前编程的位进行编程而来完成。
CN038077442A 2002-04-08 2003-02-14 用于动态页编程的更新设计 Expired - Lifetime CN1647214B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/119,273 US6700815B2 (en) 2002-04-08 2002-04-08 Refresh scheme for dynamic page programming
US10/119,273 2002-04-08
PCT/US2003/004610 WO2003088259A1 (en) 2002-04-08 2003-02-14 Refresh scheme for dynamic page programming

Publications (2)

Publication Number Publication Date
CN1647214A true CN1647214A (zh) 2005-07-27
CN1647214B CN1647214B (zh) 2010-04-28

Family

ID=28674559

Family Applications (1)

Application Number Title Priority Date Filing Date
CN038077442A Expired - Lifetime CN1647214B (zh) 2002-04-08 2003-02-14 用于动态页编程的更新设计

Country Status (9)

Country Link
US (1) US6700815B2 (zh)
EP (1) EP1493159B1 (zh)
JP (1) JP4252464B2 (zh)
KR (1) KR100953993B1 (zh)
CN (1) CN1647214B (zh)
AU (1) AU2003219771A1 (zh)
DE (1) DE60329834D1 (zh)
TW (1) TWI321324B (zh)
WO (1) WO2003088259A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7466590B2 (en) * 2004-02-06 2008-12-16 Sandisk Corporation Self-boosting method for flash memory cells
US7161833B2 (en) * 2004-02-06 2007-01-09 Sandisk Corporation Self-boosting system for flash memory cells
US7038948B2 (en) * 2004-09-22 2006-05-02 Spansion Llc Read approach for multi-level virtual ground memory
US7068204B1 (en) 2004-09-28 2006-06-27 Spansion Llc System that facilitates reading multi-level data in non-volatile memory
WO2006103734A1 (ja) * 2005-03-28 2006-10-05 Fujitsu Limited 不揮発性半導体メモリおよびその読み出し方法並びにマイクロプロセッサ
US7289359B2 (en) * 2005-09-09 2007-10-30 Macronix International Co., Ltd. Systems and methods for using a single reference cell in a dual bit flash memory
US7428165B2 (en) 2006-03-30 2008-09-23 Sandisk Corporation Self-boosting method with suppression of high lateral electric fields
US7511995B2 (en) * 2006-03-30 2009-03-31 Sandisk Corporation Self-boosting system with suppression of high lateral electric fields
US7836364B1 (en) 2006-05-30 2010-11-16 Marvell International Ltd. Circuits, architectures, apparatuses, systems, methods, algorithms, software and firmware for using reserved cells to indicate defect positions
US8767450B2 (en) * 2007-08-21 2014-07-01 Samsung Electronics Co., Ltd. Memory controllers to refresh memory sectors in response to writing signals and memory systems including the same
KR20100123136A (ko) * 2009-05-14 2010-11-24 삼성전자주식회사 비휘발성 메모리 장치
KR20100134375A (ko) * 2009-06-15 2010-12-23 삼성전자주식회사 리프레쉬 동작을 수행하는 메모리 시스템

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163021A (en) 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
US5497354A (en) * 1994-06-02 1996-03-05 Intel Corporation Bit map addressing schemes for flash memory
AU2593595A (en) * 1994-06-02 1996-01-04 Intel Corporation Sensing schemes for flash memory with multilevel cells
US5528543A (en) * 1994-09-16 1996-06-18 Texas Instruments Incorporated Sense amplifier circuitry
US5537358A (en) * 1994-12-06 1996-07-16 National Semiconductor Corporation Flash memory having adaptive sensing and method
DE69702256T2 (de) 1996-06-24 2001-01-18 Advanced Micro Devices Inc Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren
US5675537A (en) * 1996-08-22 1997-10-07 Advanced Micro Devices, Inc. Erase method for page mode multiple bits-per-cell flash EEPROM
US5848026A (en) * 1997-12-08 1998-12-08 Atmel Corporation Integrated circuit with flag register for block selection of nonvolatile cells for bulk operations
US5963477A (en) * 1997-12-09 1999-10-05 Macronix International Co., Ltd. Flash EPROM erase algorithm with wordline level retry
JP3336985B2 (ja) 1999-01-29 2002-10-21 日本電気株式会社 半導体記憶装置
KR100346991B1 (ko) * 1999-07-13 2002-07-31 산요 덴키 가부시키가이샤 반도체 기억 장치
KR100577380B1 (ko) * 1999-09-29 2006-05-09 삼성전자주식회사 플래시 메모리와 그 제어 방법
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
JP4017118B2 (ja) * 2004-01-23 2007-12-05 パイオニア株式会社 強誘電体を用いた記録媒体、記録装置および再生装置

Also Published As

Publication number Publication date
AU2003219771A1 (en) 2003-10-27
KR100953993B1 (ko) 2010-04-21
CN1647214B (zh) 2010-04-28
WO2003088259A1 (en) 2003-10-23
US6700815B2 (en) 2004-03-02
EP1493159A1 (en) 2005-01-05
TW200306585A (en) 2003-11-16
JP4252464B2 (ja) 2009-04-08
EP1493159B1 (en) 2009-10-28
JP2005522816A (ja) 2005-07-28
KR20040106332A (ko) 2004-12-17
US20030189843A1 (en) 2003-10-09
TWI321324B (en) 2010-03-01
DE60329834D1 (de) 2009-12-10

Similar Documents

Publication Publication Date Title
CN100538897C (zh) 动态参考编程的算法
US7489562B2 (en) Multiple use memory chip
US8046525B2 (en) Nonvolatile semiconductor memory device with advanced multi-page program operation
KR101154563B1 (ko) 메모리 디바이스 프로그램 윈도우 조정
CN100470679C (zh) 使用预先擦除步骤擦除闪存的方法
US7272040B2 (en) Multi-bit virtual-ground NAND memory device
CN1647215A (zh) 使用双动态参考的用于多位闪存读取的系统和方法
US6909639B2 (en) Nonvolatile memory having bit line discharge, and method of operation thereof
TW200421349A (en) Non-volatile semiconductor memory with large erase blocks storing cycle counts
CN1444231A (zh) 减少非易失性存储器的编程和读取干扰的操作技术
JPH09162314A (ja) 不揮発性半導体記憶装置および記憶方法
CN1647214B (zh) 用于动态页编程的更新设计
CN101558450A (zh) 用于对非易失性存储器单元进行低电压编程的方法及系统
JP2000339979A (ja) 不揮発性半導体記憶装置
US6011717A (en) EEPROM memory programmable and erasable by Fowler-Nordheim effect
CN100433193C (zh) 电荷注入方法
CN1929030A (zh) 保护非易失性存储器单元免于过度擦除的方法和装置
JPH06350097A (ja) 不揮発性半導体記憶装置
CN1468437A (zh) 为低vcc读取提升位线电压的方法及装置
JP4916785B2 (ja) 半導体記憶装置及びこれを備えた電子機器
US7295477B2 (en) Semiconductor memory device and method for writing data into the semiconductor memory device
JPH11177069A (ja) 不揮発性半導体記憶装置およびその書き換え方法
CN115410627A (zh) 一种非挥发存储器及存储器上进行擦除操作的方法
JPH11353884A (ja) 不揮発性半導体メモリセルにおけるデータ書き換え方法並びにデータ書き換え及び読み出し方法
JPH04233768A (ja) 半導体メモリ及びその動作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SPANSION CO., LTD.

Free format text: FORMER OWNER: SPANSION CO.,LTD.

Effective date: 20070413

Owner name: SPANSION CO.,LTD.

Free format text: FORMER OWNER: ADVANCED MICRO DEVICES INC.

Effective date: 20070413

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070413

Address after: California, USA

Applicant after: Spanson Co.

Address before: California, USA

Applicant before: ADVANCED MICRO DEVICES, Inc.

Effective date of registration: 20070413

Address after: California, USA

Applicant after: SPANSION LLC

Address before: California, USA

Applicant before: Spanson Co.

C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160411

Address after: California, USA

Patentee after: CYPRESS SEMICONDUCTOR Corp.

Address before: California, USA

Patentee before: SPANSION LLC

CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20100428