KR20080113972A - 반도체 집적 회로의 테스트 모드 설정 장치 및 방법 - Google Patents

반도체 집적 회로의 테스트 모드 설정 장치 및 방법 Download PDF

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Abstract

본 발명의 반도체 집적 회로의 테스트 모드 설정 장치는, 제어 퓨즈의 커팅 여부에 따라 코딩 제어 신호를 생성하는 테스트 모드 제어 수단; 및 상기 코딩 제어 신호에 응답하여 복수 비트의 테스트 코드의 디폴트 값을 설정하는 테스트 모드 코딩 수단;을 포함하는 것을 특징으로 한다.
반도체 집적 회로, 테스트 모드, 퓨즈 회로

Description

반도체 집적 회로의 테스트 모드 설정 장치 및 방법{Apparatus and Method for Setting Test Mode in Semiconductor Integrated Circuit}
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 모드 설정 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 제어 퓨즈 회로부의 상세 구성도,
도 3은 도 1에 도시한 제어 신호 생성부의 상세 구성도,
도 4는 도 1에 도시한 코딩 퓨즈 회로부의 상세 구성도,
도 5는 도 1에 도시한 테스트 코드 생성부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 테스트 모드 제어 수단 20 : 테스트 모드 코딩 수단
110 : 제어 퓨즈 회로부 120 : 제어 신호 생성부
210 : 코딩 퓨즈 회로부 220 : 테스트 코드 생성부
본 발명은 반도체 집적 회로의 테스트 모드 설정 장치 및 방법에 관한 것으로, 보다 상세하게는 다양한 구비 환경에 대한 적응성을 향상시키는 반도체 집적 회로의 테스트 모드 설정 장치 및 방법에 관한 것이다.
일반적으로 반도체 집적 회로를 생산하기 위해서는 설계시에 활용한 시뮬레이션 결과와 실제 제품에 사용되는 칩의 동작이 다를 수 있기 때문에 테스트하는 단계가 반드시 필요하다. 실제 반도체 집적 회로의 불량률을 감소시키기 위해 많은 종류의 테스트가 실시되고 있으며, 각각의 테스트는 모드 레지스터 셋트(Mode Register Set) 회로에서 설정된 복수 비트의 테스트 신호를 코딩함으로써 이루어진다. 이를 위해, 반도체 집적 회로는 테스트 모드 설정 장치를 구비하여, 복수 비트의 테스트 신호를 코딩하여 복수 비트의 테스트 코드를 생성한다. 상기 테스트 모드 설정 장치는 복수 개의 퓨즈 회로를 구비하며, 설계자는 상기 복수 개의 퓨즈 회로를 인위적으로 제어하여 상기 복수 비트의 테스트 코드의 디폴트(Default) 값을 설정한다.
그러나 이와 같이 설정된 상기 테스트 코드의 디폴트 값이 모든 반도체 집적 회로에서 적용 가능한 것은 아니다. 즉, 다양한 기능 및 구조를 갖는 반도체 집적 회로들은 각각 다른 테스트 코드의 디폴트 값을 요구하며, 경우에 따라서는 테스트 코드를 사용하지 않기도 한다. 그러나 종래의 기술에 따른 반도체 집적 회로의 테스트 모드 설정 장치는 퓨즈 회로를 통해 하나의 디폴트 값이 고정되는 형태로 구성된다. 이는 상기 테스트 모드 설정 장치가 다양한 형태의 반도체 집적 회로에 구비됨에 있어서, 적응성을 저하시키는 요인으로 작용한다. 이처럼 다양한 형태의 반도체 집적 회로가 요구하는 테스트 코드의 디폴트 값을 모두 만족시키기 위해서는, 각 반도체 집적 회로마다 그에 대응되는 구성을 갖는 테스트 모드 설정 장치가 구 비되어야 한다. 따라서 반도체 집적 회로의 개발 및 생산에 있어서 시간과 비용이 증가되는 문제점이 발생하게 되었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 다양한 구비 환경에 대한 적응성을 향상시키는 반도체 집적 회로의 테스트 모드 설정 장치 및 방법을 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은 개발 및 생산에 있어서 시간과 비용을 감소시키는 반도체 집적 회로의 테스트 모드 설정 장치 및 방법을 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 모드 설정 장치는, 제어 퓨즈의 커팅 여부에 따라 코딩 제어 신호를 생성하는 테스트 모드 제어 수단; 및 상기 코딩 제어 신호에 응답하여 복수 비트의 테스트 코드의 디폴트 값을 설정하는 테스트 모드 코딩 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 집적 회로의 테스트 모드 설정 방법은, 제어 퓨즈의 커팅 여부를 감지하여 코딩 제어 신호를 생성하는 단계; 상기 코딩 제어 신호가 인에이블 되면, 복수 비트의 테스트 코드의 디폴트 값을 모두 제 1 레벨로 설정하는 단계; 및 상기 코딩 제어 신호가 디스에이블 되면, 복수 개의 코딩 퓨즈의 커팅 여부에 따라 상기 복수 비트의 테스트 코드의 디폴트 값을 설정 하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 모드 설정 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 반도체 집적 회로의 테스트 모드 설정 장치는, 제어 퓨즈의 커팅 여부 및 모드 설정 신호(mst)의 인에이블 여부에 응답하여 코딩 제어 신호(cdcnt)를 생성하는 테스트 모드 제어 수단(10) 및 상기 코딩 제어 신호(cdcnt)에 응답하여 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값을 설정하는 테스트 모드 코딩 수단(20)을 포함한다.
상기 테스트 모드 제어 수단(10)은 상기 제어 퓨즈가 커팅되지 않은 경우에는 상기 코딩 제어 신호(cdcnt)를 디스에이블 시키고, 상기 제어 퓨즈가 커팅된 경우에는 상기 코딩 제어 신호(cdcnt)를 인에이블 시킨다. 상기 코딩 제어 신호(cdcnt)가 인에이블 된 경우에도, 펄스 형태로 입력되는 상기 모드 설정 신호(mst)가 인에이블 되면 상기 코딩 제어 신호(cdcnt)는 다시 디스에이블 된다.
상기 테스트 모드 제어 수단(10)은 상기 제어 퓨즈의 커팅 여부에 따라 파워 업 신호(pwrup)에 응답하여 제어 퓨즈 신호(cntfs)를 생성하는 제어 퓨즈 회로부(110) 및 상기 제어 퓨즈 신호(cntfs), 상기 모드 설정 신호(mst) 및 상기 파워 업 신호(pwrup)에 응답하여 상기 코딩 제어 신호(cdcnt)를 생성하는 제어 신호 생 성부(120)를 포함한다.
한편, 상기 테스트 모드 코딩 수단(20)은 상기 코딩 제어 신호(cdcnt)가 인에이블 되면 상기 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값을 모두 제 1 레벨(예를 들어, 로우 레벨(Low Level))로 설정하고, 상기 코딩 제어 신호(cdcnt)가 디스에이블 되면 n 개의 코딩 퓨즈의 커팅 여부에 따라 상기 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값을 설정한다. 이후, n 비트의 테스트 신호(tstsn<1:n>)에 응답하여 디폴트 값으로 설정된 상기 비트의 테스트 코드(tstcd<1:n>)의 값을 변경한다.
상기 테스트 모드 코딩 수단(20)은 상기 코딩 퓨즈의 커팅 여부에 따라 상기 파워 업 신호(pwrup) 및 상기 코딩 제어 신호(cdcnt)에 응답하여 한 비트의 코딩 퓨즈 신호(codfs<i>)를 생성하는 코딩 퓨즈 회로부(210) 및 상기 코딩 퓨즈 신호(codfs<i>), 리셋 신호(rst) 및 한 비트의 테스트 신호(tstsn<i>)에 응답하여 한 비트의 테스트 코드(tstcd<i>)를 생성하는 테스트 코드 생성부(220)를 포함한다.
상기 테스트 모드 코딩 수단(20)에서 상기 코딩 퓨즈 회로부(210) 및 상기 테스트 코드 생성부(220)는 각각 n 개씩 구비된다. 각각의 코딩 퓨즈 회로부(210)가 상기 코딩 퓨즈 신호(codfs<i>)를 각각 생성함에 따라, 상기 코딩 퓨즈 신호(codfs<i>)는 총 n 개가 생성된다. 그리고 각각의 테스트 코드 생성부(220)에는 각각 한 비트의 테스트 신호(tstsn<i>)가 입력되고, 각각의 테스트 코드 생성부(220)로부터 각각 한 비트의 테스트 코드(tstcd<1:n>)가 출력된다. 즉, 상기 n 개의 테스트 코드 생성부(220)에 n 비트의 테스트 신호(tstsn<1:n>)가 입력되고, n 비트의 테스트 코드(tstcd<1:n>)가 출력된다.
이와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 모드 설정 장치에서는, 상기 제어 퓨즈의 커팅 여부에 따라 상기 코딩 제어 신호(cdcnt)의 인에이블 여부가 결정된다. 상기 테스트 모드 코딩 수단(20)은 상기 코딩 제어 신호(cdcnt)가 인에이블 되면 상기 코딩 퓨즈들의 커팅 여부에 무관하게 상기 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값을 설정한다. 따라서 다양한 형태의 반도체 집적 회로의 각각의 요구에 따라, 상기 코딩 퓨즈들의 커팅으로 인해 정의되는 상기 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값을 설정할 수도 있고, 상기 코딩 퓨즈들의 커팅 여부를 알 수 없는 디폴트 값을 설정할 수도 있다. 이에 따라, 상기 테스트 모드 설정 장치는 다양한 형태의 반도체 집적 회로에 실장 가능하게 된다.
도 2는 도 1에 도시한 제어 퓨즈 회로부의 상세 구성도이다.
도시한 바와 같이, 상기 제어 퓨즈 회로부(110)는 상기 파워 업 신호(pwrup)에 응답하여 제 1 노드(N1)의 전위를 설정하는 제 1 전위 설정부(112), 상기 제 1 노드(N1)의 전위를 유지시키고 이를 반전시켜 제 2 노드(N2)에 전달하는 제 1 전위 제어부(114) 및 상기 제 2 노드(N2)의 전위를 구동하여 상기 제어 퓨즈 신호(cntfs)를 생성하는 구동부(116)를 포함한다.
여기에서 상기 제 1 전위 설정부(112)는 상기 파워 업 신호(pwrup)를 입력 받는 제 1 인버터(IV1), 제 1 단이 외부 공급전원(VDD)의 공급단에 접속되는 상기 제어 퓨즈(CTFS), 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 소 스 단이 상기 제어 퓨즈(CTFS)의 제 2 단과 접속되며 드레인 단이 상기 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 2 트랜지스터(TR2)를 포함한다.
그리고 상기 제 1 전위 제어부(114)는 상기 제 1 노드(N1)와 접지단 사이에 구비되는 제 1 캐패시터(CAP1), 게이트 단이 상기 제 2 노드(N2)에 접속되고 드레인 단이 상기 제 1 노드(N1)에 접속되며 소스 단이 접지되는 제 3 트랜지스터(TR3) 및 상기 제 1 노드(N1)에 형성되는 전위를 반전시켜 상기 제 2 노드(N2)에 전달하는 제 2 인버터(IV2)를 포함한다.
또한 상기 구동부(116)는 상기 제 2 노드(N2)의 전위를 비반전 구동하여 상기 제어 퓨즈 신호(cntfs)를 출력하는 제 3 인버터(IV3) 및 제 4 인버터(IV4)를 포함한다.
이와 같은 구성에 의해, 상기 제어 퓨즈 회로부(110)는 상기 제어 퓨즈(CTFS)가 커팅되지 않은 경우, 상기 파워 업 신호(pwrup)가 인에이블 되면 로우 레벨의 상기 제어 퓨즈 신호(cntfs)를 생성한다. 반면에, 상기 제어 퓨즈(CTFS)가 커팅된 경우에는 상기 파워 업 신호(pwrup)가 인에이블 되어도, 상기 제 1 노드(N1)에 상기 외부 공급전원(VDD)이 공급되지 않으므로, 상기 제어 퓨즈 신호(cntfs)는 하이 레벨(High Level)이 된다.
도 3은 도 1에 도시한 제어 신호 생성부의 상세 구성도이다.
도시한 바와 같이, 상기 제어 신호 생성부(120)는 상기 파워 업 신 호(pwrup), 상기 제어 퓨즈 신호(cntfs) 및 상기 모드 설정 신호(mst)에 응답하여 제 3 노드(N3)의 전위를 설정하는 제 2 전위 설정부(122), 상기 제 3 노드(N3)의 전위를 래치시키고 이를 반전시켜 제 4 노드(N4)에 전달하는 제 1 래치부(124) 및 상기 제어 퓨즈 신호(cntfs)에 응답하여 상기 제 4 노드(N4)의 전위의 경로를 제어하여 상기 코딩 제어 신호(cdcnt)를 생성하는 제 1 스위칭부(126)를 포함한다.
여기에서, 상기 제 2 전위 설정부(122)는 상기 파워 업 신호(pwrup)와 상기 제어 퓨즈 신호(cntfs)를 입력 받는 제 1 낸드게이트(ND1), 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받는 제 5 인버터(IV5), 게이트 단에 상기 제 5 인버터(IV5)의 출력 신호가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 4 트랜지스터(TR4), 게이트 단에 상기 제 5 인버터(IV5)의 출력 신호가 입력되고 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 5 트랜지스터(TR5) 및 게이트 단에 상기 모드 설정 신호(mst)가 입력되고 드레인 단이 상기 제 5 트랜지스터(TR5)의 소스 단에 접속되며 소스 단이 접지되는 제 6 트랜지스터(TR6)를 포함한다.
그리고 상기 제 1 래치부(124)는 상기 제 3 노드(N3)의 전위를 반전시켜 상기 제 4 노드(N4)에 출력하는 제 6 인버터(IV6) 및 상기 제 4 노드(N4)의 전위를 반전시켜 상기 제 3 노드(N3)에 출력하는 제 7 인버터(IV7)를 포함한다.
또한 상기 제 1 스위칭부(126)는 상기 제어 퓨즈 신호(cntfs)에 응답하여 상기 제 4 노드(N4)의 전위를 제 5 노드(N5)에 전달하는 제 1 패스게이트(PG1), 상기 제 4 노드(N4)의 전위를 입력 받는 제 8 인버터(IV8), 상기 제어 퓨즈 신호(cntfs) 에 응답하여 상기 제 8 인버터(IV8)의 출력 신호를 상기 제 5 노드(N5)에 전달하는 제 2 패스게이트(PG2) 및 상기 제 5 노드(N5)의 전위를 입력 받아 상기 코딩 제어 신호(cdcnt)를 출력하는 제 9 인버터(IV9)를 포함한다.
앞서 설명한 바와 같이, 상기 제어 퓨즈 신호(cntfs)는 상기 제어 퓨즈(CTFS)가 커팅되지 않은 경우에 로우 레벨의 전위를 갖는다. 이 경우, 상기 제 4 트랜지스터(TR4)는 턴 온 되고, 상기 제 5 트랜지스터(TR5)는 턴 오프(Turn Off) 된다. 이에 따라, 상기 제 3 노드(N3)는 하이 레벨의 전위를 갖는다. 상기 제어 퓨즈 신호(cntfs)의 전위가 로우 레벨이므로, 상기 제 1 패스게이트(PG1)는 턴 온(Turn On) 되고 상기 제 2 패스게이트(PG2)는 턴 오프 된다. 따라서 이 경우, 상기 코딩 제어 신호(cdcnt)는 하이 레벨로 디스에이블 된다.
반면에, 상기 제어 퓨즈 신호(cntfs)는 상기 제어 퓨즈(CTFS)가 커팅된 경우에 하이 레벨의 전위를 갖는다. 이 때, 상기 파워 업 신호(pwrup)가 인에이블 되면, 상기 제 4 트랜지스터(TR4)는 턴 오프 되고 상기 제 5 트랜지스터(TR5)는 턴 온 된다. 그러나 상기 모드 설정 신호(mst)가 인에이블 되지 않은 상황에서 상기 제 6 트랜지스터(TR6)가 턴 오프 상태를 유지하므로, 상기 제 3 노드(N3)의 전위는 하이 레벨을 유지한다. 상기 제어 퓨즈 신호(cntfs)가 하이 레벨이므로, 상기 제 1 패스게이트(PG1)는 턴 오프 되고 상기 제 2 패스게이트(PG2)는 턴 온 되며, 이에 따라 상기 코딩 제어 신호(cdcnt)는 로우 레벨로 인에이블 된다.
상기 코딩 제어 신호(cdcnt)에 의해, 이후 상기 테스트 모드 코딩 수단(20)이 생성하는 n 개의 테스트 코드(tstcd<1:n>)의 디폴트 값이 정의된다. 즉, 상기 코딩 제어 신호(cdcnt)가 인에이블 되면 상기 n 개의 테스트 코드(tstcd<1:n>)는 각 비트가 모두 로우 레벨의 전위를 갖는 형태의 디폴트 값을 갖게 되고, 상기 코딩 제어 신호(cdcnt)가 디스에이블 되면 상기 n 개의 테스트 코드(tstcd<1:n>)는 그 디폴트 값이 상기 n 개의 코딩 퓨즈의 커팅 여부에 의해 설정되는 형태로 구현된다. 상기 제어 퓨즈(CTFS)가 커팅된 경우라도, 상기 모드 설정 신호(mst)가 인에이블 되면 상기 제 6 트랜지스터(TR6)가 턴 온 되므로, 상기 제 3 노드(N3)의 전위가 로우 레벨로 변경되어 상기 코딩 제어 신호(cdcnt)는 하이 레벨로 디스에이블 된다. 이 경우, 상기 테스트 모드 코딩 수단(20)은 상기 n 개의 코딩 퓨즈에 의한 디폴트 값을 갖는 상기 n 비트의 테스트 코드(tstcd<1:n>)를 활용한다.
도 4는 도 1에 도시한 코딩 퓨즈 회로부의 상세 구성도이다.
상기 코딩 퓨즈 회로부(210)는 제 3 전위 설정부(212), 제 2 전위 제어부(214) 및 신호 조합부(216)를 포함한다.
상기 제 3 전위 설정부(212)는 상기 제어 퓨즈 회로부(110)의 상기 제 1 전위 설정부(112)와 같은 형태로 구성되며, 상기 제 2 전위 제어부(214)는 상기 제어 퓨즈 회로부(110)의 상기 제 1 전위 제어부(114)와 같은 형태로 구성된다. 상기 신호 조합부(216)의 구성이 상기 구동부(116)의 구성과 상이하다는 점만이 상기 코딩 퓨즈 회로부(210)와 상기 제어 퓨즈 회로부(110)의 구성상의 차이점이다.
즉, 상기 제 3 전위 설정부(212)는 제 10 인버터(IV10), 상기 코딩 퓨즈(CDFS<i>), 제 7 트랜지스터(TR7) 및 제 8 트랜지스터(TR8)를 구비하여 상기 제 1 전위 설정부(112)와 같은 구성을 갖는다.
그리고 상기 제 2 전위 제어부(214)는 제 2 캐패시터(CAP2), 제 9 트랜지스터(TR9) 및 제 11 인버터(IV11)를 구비하여 상기 제 1 전위 제어부(114)와 같은 구성을 갖는다.
상기 신호 조합부(216)는 상기 제 2 전위 제어부(214)의 출력 신호와 상기 코딩 제어 신호(cdcnt)를 입력 받는 제 2 낸드게이트(ND2) 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받아 상기 코딩 퓨즈 신호(codfs<i>)를 출력하는 제 12 인버터(IV12)를 포함한다.
이와 같은 구성에 의해, 상기 코딩 제어 신호(cdcnt)가 인에이블 되면 상기 코딩 퓨즈 신호(codfs<i>)는 로우 레벨이 된다. 그리고 상기 코딩 제어 신호(cdcnt)가 디스에이블 되면 상기 코딩 퓨즈(CDFS<i>)의 커팅 여부에 따라 상기 코딩 퓨즈 신호(codfs<i>)의 전위 레벨이 결정된다.
도 5는 도 1에 도시한 테스트 코드 생성부의 상세 구성도이다.
도시한 바와 같이, 상기 테스트 코드 생성부(220)는 상기 리셋 신호(rst) 및 상기 테스트 신호(tstsn<i>)에 응답하여 제 6 노드(N6)의 전위를 설정하는 제 4 전위 설정부(222), 상기 제 6 노드(N6)의 전위를 래치시키고 이를 반전시켜 제 7 노드(N7)에 전달하는 제 2 래치부(224) 및 상기 코딩 퓨즈 신호(codfs<i>)에 응답하여 상기 제 7 노드(N7)의 전위의 경로를 제어하여 상기 테스트 코드(tstcd<i>)를 생성하는 제 2 스위칭부(226)를 포함한다.
여기에서 상기 제 4 전위 설정부(222)는 게이트 단에 상기 테스트 신호(tstsn<i>)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 6 노드(N6)에 접속되는 제 10 트랜지스터(TR10) 및 게이트 단에 상기 리셋 신호(rst)가 입력되고 드레인 단이 상기 제 6 노드(N6)에 접속되며 소스 단이 접지되는 제 11 트랜지스터(TR11)를 포함한다.
그리고 상기 제 2 래치부(224)는 상기 제 6 노드(N6)의 전위를 반전시켜 제 7 노드(N7)에 출력하는 제 13 인버터(IV13) 및 상기 제 7 노드(N7)의 전위를 반전시켜 상기 제 6 노드(N6)에 출력하는 제 14 인버터(IV14)를 포함한다.
또한 상기 제 2 스위칭부(226)는 상기 코딩 퓨즈 신호(codfs<i>)에 응답하여 상기 제 7 노드(N7)의 전위를 제 8 노드(N8)에 전달하는 제 3 패스게이트(PG3), 상기 제 7 노드(N7)의 전위를 입력 받는 제 15 인버터(IV15), 상기 코딩 퓨즈 신호(codfs<i>)에 응답하여 상기 제 15 인버터(IV15)의 출력 신호를 상기 제 8 노드(N8)에 전달하는 제 4 패스게이트(PG4) 및 상기 제 8 노드(N8)의 전위를 입력 받아 상기 테스트 코드(tstcd<i>)를 출력하는 제 16 인버터(IV16)를 포함한다.
상기 테스트 모드 설정 회로의 동작이 시작되면, 펄스 형태의 상기 리셋 신호(rst)가 인에이블 된다. 이에 따라, 상기 제 6 노드(N6)의 전위는 로우 레벨이 된다. 이 때, 상기 코딩 퓨즈 신호(codfs<i>)의 전위가 로우 레벨이면, 상기 제 3 패스게이트(PG3)는 턴 온 되고 상기 제 4 패스게이트(PG4)는 턴 오프 된다. 따라서 이 경우, 상기 테스트 코드(tstcd<i>)는 로우 레벨의 전위를 갖는다.
반면에, 상기 코딩 퓨즈 신호(codfs<i>)의 전위가 하이 레벨이면, 상기 제 4 패스게이트(PG4)는 턴 온 되고 상기 제 3 패스게이트(PG3)는 턴 오프 된다. 따라서 이 경우, 상기 테스트 코드(tstcd<i>)는 하이 레벨의 전위를 갖는다.
즉, 상기 테스트 모드 제어 수단(10)에서 출력되는 상기 코딩 제어 신호(cdcnt)가 인에이블 되면, 상기 코딩 퓨즈(CDFS<i>)의 커팅 여부와 무관하게 상기 코딩 퓨즈 신호(codfs<i>)가 로우 레벨이 되므로, 상기 테스트 코드(tstcd<i>)는 로우 레벨의 전위를 갖는다. 상기 코딩 퓨즈 회로부(210) 및 상기 테스트 코드 생성부(220)는 각각 n 개씩 구비되므로, 이 경우 상기 n 비트의 테스트 코드(tstcd<1:n>)는 모두 로우 레벨이 되는 것이다. 이처럼, 상기 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값이 모두 로우 레벨이 되면, 상기 테스트 모드 설정 장치는 상기 반도체 집적 회로의 테스트 동작에 아무런 영향을 미치지 못하게 된다.
반면에, 상기 코딩 제어 신호(cdcnt)가 디스에이블 되면, 상기 코딩 퓨즈(CDFS<i>)의 커팅 여부에 따라 상기 코딩 퓨즈 신호(codfs<i>)의 전위 레벨이 결정되므로, 상기 테스트 코드(tstcd<i>)의 전위 레벨 또한 상기 코딩 퓨즈(CDFS<i>)의 커팅 여부에 의해 결정된다.
상기 n 비트의 테스트 코드(tstcd<1:n>)의 디폴트 값은 이와 같은 구성에 의해 생성되며, 이후 상기 n 비트의 테스트 신호(tstsn<1:n>)의 값을 이용하여 상기 n 비트의 테스트 코드(tstcd<1:n>)의 논리값을 변경할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 집적 회로의 테스트 모드 설정 장치는, 제어 퓨즈를 구비하고, 제어 퓨즈의 커팅 여부에 따라 코딩 제어 신호를 생성하여 각 테스트 코드 생성부의 동작을 제어함으로써, 구비되는 환경 에 따라 코딩 퓨즈의 커팅 여부에 따라 테스트 코드의 디폴트 값을 생성하거나, 모두 같은 값의 무의미한 디폴트 값을 갖는 테스트 코드를 생성할 수 있다. 이에 따라, 상기 테스트 모드 설정 장치가 다양한 형태의 반도체 집적 회로에 구비되더라도, 실험자가 선택적으로 상기 테스트 모드 설정 장치를 이용하지 않을 수 있으므로, 상기 테스트 모드 설정 장치는 다양한 구비 환경에 대한 적응성이 향상된다. 그러므로, 설계 단계에서의 개발 및 생산에 있어서 시간과 비용이 감소한다는 이점이 발생한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 집적 회로의 테스트 모드 설정 장치 및 방법은, 반도체 집적 회로에 따라 선택적으로 테스트 모드를 적용할 수 있게 함으로써, 다양한 구비 환경에 대한 적응성을 향상시키는 효과가 있다.
아울러, 본 발명의 반도체 집적 회로의 테스트 모드 설정 장치 및 방법은, 다양한 구비 환경에도 불구하고 같은 형태로 실장 가능하게 하여, 개발 및 생산에 있어서 시간과 비용을 감소시키는 효과가 있다.

Claims (15)

  1. 제어 퓨즈의 커팅 여부에 따라 코딩 제어 신호를 생성하는 테스트 모드 제어 수단; 및
    상기 코딩 제어 신호에 응답하여 복수 비트의 테스트 코드의 디폴트 값을 설정하는 테스트 모드 코딩 수단;
    을 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  2. 제 1 항에 있어서,
    상기 테스트 모드 제어 수단은, 상기 제어 퓨즈가 커팅되지 않은 경우에는 상기 코딩 제어 신호를 디스에이블 시키고, 상기 제어 퓨즈가 커팅된 경우에는 상기 코딩 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  3. 제 2 항에 있어서,
    상기 테스트 모드 제어 수단은, 상기 코딩 제어 신호가 인에이블 된 경우, 모드 설정 신호가 인에이블 되면 상기 코딩 제어 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 집적 회로의 내부 전압 테스트 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 테스트 모드 제어 수단은,
    상기 제어 퓨즈의 커팅 여부에 따라 파워 업 신호에 응답하여 제어 퓨즈 신호를 생성하는 제어 퓨즈 회로부; 및
    상기 제어 퓨즈 신호 및 상기 파워 업 신호에 응답하여 상기 코딩 제어 신호를 생성하는 제어 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  5. 제 4 항에 있어서,
    상기 제어 퓨즈 회로부는,
    상기 파워 업 신호에 응답하여 제 1 노드 전위를 설정하는 전위 설정부;
    상기 제 1 노드의 전위를 제어하여 제 2 노드에 전달하는 전위 제어부; 및
    상기 제 2 노드의 전위를 구동하여 상기 제어 퓨즈 신호를 생성하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  6. 제 4 항에 있어서,
    상기 제어 신호 생성부는,
    상기 파워 업 신호에 응답하여 제 1 노드의 전위를 설정하는 전위 설정부;
    상기 제 1 노드의 전위를 래치시키고 이를 제어하여 제 2 노드에 전달하는 래치부; 및
    상기 제어 퓨즈 신호에 응답하여 상기 제 2 노드의 전위의 경로를 제어하여 상기 코딩 제어 신호를 생성하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  7. 제 1 항에 있어서,
    상기 테스트 모드 코딩 수단은, 상기 코딩 제어 신호가 인에이블 되면 상기 복수 비트의 테스트 코드의 디폴트 값을 모두 제 1 레벨로 설정하고, 상기 코딩 제어 신호가 디스에이블 되면 복수 개의 코딩 퓨즈의 커팅 여부에 따라 상기 복수 비트의 테스트 코드의 디폴트 값을 설정하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  8. 제 7 항에 있어서,
    상기 테스트 모드 코딩 수단은, 복수 비트의 테스트 신호에 응답하여 상기 디폴트 값으로 설정된 상기 복수 비트의 테스트 코드의 값을 변경하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  9. 제 8 항에 있어서,
    상기 테스트 모드 코딩 수단은,
    상기 코딩 퓨즈의 커팅 여부에 따라 파워 업 신호 및 상기 코딩 제어 신호에 응답하여 코딩 퓨즈 신호를 생성하는 코딩 퓨즈 회로부; 및
    상기 코딩 퓨즈 신호, 리셋 신호 및 테스트 신호에 응답하여 상기 테스트 코드를 생성하는 테스트 코드 생성부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  10. 제 9 항에 있어서,
    상기 코딩 퓨즈 회로부는,
    상기 파워 업 신호에 응답하여 제 1 노드 전위를 설정하는 전위 설정부;
    상기 제 1 노드의 전위를 제어하여 제 2 노드에 전달하는 전위 제어부; 및
    상기 제 2 노드의 전위와 상기 코딩 제어 신호를 조합하여 상기 코딩 퓨즈 신호를 출력하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  11. 제 9 항에 있어서,
    상기 테스트 코드 생성부는,
    상기 리셋 신호 및 상기 테스트 신호에 응답하여 제 1 노드의 전위를 설정하 는 전위 설정부;
    상기 제 1 노드의 전위를 래치시키고 이를 제어하여 제 2 노드에 전달하는 래치부; 및
    상기 코딩 퓨즈 신호에 응답하여 상기 제 2 노드의 전위의 경로를 제어하여 상기 테스트 코드를 생성하는 스위칭부;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 장치.
  12. 제어 퓨즈의 커팅 여부를 감지하여 코딩 제어 신호를 생성하는 단계;
    상기 코딩 제어 신호가 인에이블 되면, 복수 비트의 테스트 코드의 디폴트 값을 모두 제 1 레벨로 설정하는 단계; 및
    상기 코딩 제어 신호가 디스에이블 되면, 복수 개의 코딩 퓨즈의 커팅 여부에 따라 상기 복수 비트의 테스트 코드의 디폴트 값을 설정하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 방법.
  13. 제 12 항에 있어서,
    상기 코딩 제어 신호를 생성하는 단계는,
    상기 제어 퓨즈가 커팅된 것이 감지되면, 파워 업 신호에 응답하여 상기 제 1 레벨을 갖는 제어 퓨즈 신호를 생성하는 단계;
    상기 제어 퓨즈가 커팅되지 않은 것이 감지되면, 상기 파워 업 신호에 응답하여 제 2 레벨을 갖는 제어 퓨즈 신호를 생성하는 단계; 및
    상기 제어 퓨즈 신호에 응답하여 상기 코딩 제어 신호를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 방법.
  14. 제 12 항에 있어서,
    상기 복수 비트의 테스트 코드의 디폴트 값을 모두 제 1 레벨로 설정하는 단계는,
    상기 코딩 제어 신호에 응답하여 상기 제 1 레벨을 갖는 복수 개의 코딩 퓨즈 신호를 생성하는 단계; 및
    상기 복수 개의 코딩 퓨즈 신호에 응답하여 상기 제 1 레벨을 갖는 상기 복수 비트의 테스트 코드를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 방법.
  15. 제 12 항에 있어서,
    상기 복수 개의 코딩 퓨즈의 커팅 여부에 따라 상기 복수 비트의 테스트 코드의 디폴트 값을 설정하는 단계는,
    파워 업 신호 및 상기 코딩 제어 신호에 응답하여 상기 복수 개의 코딩 퓨즈 의 커팅 여부에 대응되는 레벨을 갖는 복수 개의 코딩 퓨즈 신호를 생성하는 단계; 및
    상기 복수 개의 코딩 퓨즈 신호에 대응되는 레벨을 갖는 상기 복수 비트의 테스트 코드를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 집적 회로의 테스트 모드 설정 방법.
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