KR19990023111A

KR19990023111A - 전기적 특성을 변화시키는 회로를 갖는 반도체 기억 장치

Info

Publication number: KR19990023111A
Application number: KR1019980012594A
Authority: KR
Inventors: 리에코 노자키
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-08-22
Filing date: 1998-04-09
Publication date: 1999-03-25
Also published as: DE19808338A1; KR100280560B1; TW362213B; CN1209631A; US5966335A; JPH1166893A

Abstract

본 발명의 반도체 기억 장치(100)에 있어서, 특성 변화 회로(51)는 출력 제어 신호(OEM)를 전송하는 신호선(31)에 접속된다. 퓨즈 블로우(fuse blow)가 정상이면, 퓨즈(F1)는 용장성 치환용의 도시하지 않은 퓨즈와 함께 블로우되어 있고, 퓨즈 블로우가 불량하면, 함께 블로우되어 있지 않다. 퓨즈 블로우가 불량한 경우, 웨이퍼 테스트 제어 신호(WT)에 기초하여, 신호선(31)의 전위가 접지 전위(VSS) 레벨로 된다. 이 결과, 출력 제어 신호(OEM)가 L 레벨로 고정되고, 데이터 입출력 단자(DQi)의 전위가 Hz 임피던스 상태로 된다.

Description

전기적 특성을 변화시키는 회로를 갖는 반도체 기억 장치

본 발명은 반도체 기억 장치에 있어서 퓨즈 블로우(fuse blow)가 정상으로 실행된 것을 몰드(mold) 상태에서 인식할 수 있는 기능을 갖는 반도체 기억 장치에 관한 것이다.

종래부터 퓨즈 블로우에 의해 내부 전원 전위의 조정이나 용장 메모리 셀로의 치환이 가능한 반도체 기억 장치가 있다.

종래의 치환 가능한 용장 회로를 구비하는 반도체 기억 장치의 구성의 일례에 대하여 설명한다.

도 20에 도시하는 종래의 반도체 기억 장치(2000)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주(主) 디코드 회로(2), 용장 디코드 회로(3) 및 용장 비교기 회로(4)를 구비한다.

메모리 블럭(#1)은 도시하지 않은 복수의 메모리 셀이 워드선과 비트선의 교점에 배치되어 있다.

주 디코드 회로(2)는 메모리 블럭(#1)의 메모리 셀을 선택하는 회로로서, 열 디코드 회로 및 행 디코드 회로를 갖고 있다.

용장 메모리 어레이(#11)는 도시하지 않은 복수의 용장 메모리 셀을 갖는다.

용장 디코드 회로(3)는 용장 메모리 어레이(#11)의 메모리 셀을 선택하기 위한 회로로서, 열 디코드 회로 및 행 디코드 회로를 갖고 있다.

용장 비교기 회로(4)는, 결함이 있는 메모리 셀(이하, 불량 셀이라고 칭함)을 용장 메모리 셀로 치환하기 위해, 주 디코드 회로(2) 및 용장 디코드 회로(3)의 제어를 실행한다.

이상과 같이 구성된 반도체 기억 장치(2000)에 있어서, 웨이퍼 프로세스 공정에서 메모리 블럭(#1)에 불량 셀이 발견된 경우에는, 이하의 순서로 치환을 실행한다.

불량 셀의 어드레스(이하, 불량 어드레스라고 칭함)를 조사하여 용장 메모리 셀과의 치환이 가능한지 여부를 체크한다. 치환이 가능하면, 용장 비교기 회로(4)의 해당 불량 어드레스에 상당하는 부분의 폴리실리콘 퓨즈를 블로우하는 작업을 실시한다.

이러한 작업이 종료한 후에는, 보호막 형성 과정을 거쳐 최종 선별 테스트에서 합격한 것만이 제품으로서 출하된다.

이에 따라 불량 셀이 선택된 경우에는, 용장 비교기 회로(4)가 주 디코더 회로(2) 및 용장 디코드 회로(3)를 제어함으로써 치환된 용장 메모리 셀이 선택된다.

그런데 제조후에 반도체 기억 장치(2000)의 불량 해석이나 평가를 실행하는 데에 있어서, 퓨즈 블로우가 정상인지, 불량인지를 아는 것은 중요하게 된다. 그러나 종래의 반도체 기억 장치(2000)에 있어서, 퓨즈 블로우가 정상인지 여부는 팩키지를 개봉하여 전자 현미경을 이용해 조사할 필요가 있었다.

또한, 퓨즈 블로우가 정상으로 실행되는지 여부는 몰드 상태에서는 구별할 수 없기 때문에, 퓨즈 블로우가 정상으로 실행되고 있지 않더라도 최종 선별 테스트에서 양품으로 되어 출하되는 경우가 있다고 하는 문제가 있었다.

그래서 본 발명의 목적은 몰드 상태에 있어서 퓨즈 블로우가 정상으로 실행되는지 여부를 검출할 수 있는 반도체 기억 장치를 제공하는 데 있다.

도 1은 본 발명의 실시예 1에 있어서의 반도체 기억 장치(100)의 기본 구성의 일례를 도시하는 블럭도,

도 2는 본 발명의 실시예 1에 있어서의 특성 변화 회로(51)의 기본 구성을 도시하는 회로도,

도 3은 본 발명의 실시예 2에 있어서의 반도체 기억 장치(200)의 기본 구성의 일례를 도시하는 블럭도,

도 4는 본 발명의 실시예 2에 있어서의 특성 변화 회로(52)의 기본 구성을 도시하는 회로도,

도 5는 본 발명의 실시예 3에 있어서의 반도체 기억 장치(300)의 기본 구성의 일례를 도시하는 블럭도,

도 6은 본 발명의 실시예 3에 있어서의 특성 변화 회로(53)의 기본 구성을 도시하는 회로도,

도 7은 본 발명의 실시예 4에 있어서의 반도체 기억 장치(400)의 기본 구성의 일례를 도시하는 블럭도,

도 8은 본 발명의 실시예 4에 있어서의 특성 변화 회로(54)의 기본 구성을 도시하는 회로도,

도 9는 본 발명의 실시예 5에 있어서의 반도체 기억 장치(500)의 기본 구성의 일례를 도시하는 블럭도,

도 10은 본 발명의 실시예 5에 있어서의 특성 변화 회로(55)의 기본 구성을 도시하는 회로도,

도 11은 본 발명의 실시예 6에 있어서의 반도체 기억 장치(600)의 기본 구성의 일례를 도시하는 블럭도,

도 12는 본 발명의 실시예 7에 있어서의 반도체 기억 장치(700)의 기본 구성의 일례를 도시하는 회로도,

도 13은 본 발명의 실시예 7에 있어서의 특성 변화 회로(57)의 기본 구성을 도시하는 회로도,

도 14는 본 발명의 실시예 8에 있어서의 반도체 기억 장치(800)의 기본 구성의 일례를 도시하는 블럭도,

도 15는 본 발명의 실시예 8에 있어서의 특성 변화 회로(58)의 기본 구성을 도시하는 회로도,

도 16은 본 발명의 실시예 9에 있어서의 반도체 기억 장치(900)의 기본 구성의 일례를 도시하는 블럭도,

도 17은 본 발명의 실시예 9에 있어서의 특성 변화 회로(59)의 기본 구성을 도시하는 회로도,

도 18은 본 발명의 실시예 10에 있어서의 반도체 기억 장치(1000)의 기본 구성의 일례를 도시하는 블럭도,

도 19는 본 발명의 실시예 10에 있어서의 특성 변화 회로(60)의 기본 구성을 도시하는 회로도,

도 20은 종래의 반도체 기억 장치(2000)의 기본 구성의 일례를 도시하는 블럭도.

도면의 주요 부분에 대한 부호의 설명

#1 ; 메모리 블록 #11 ; 용장 디코드 회로

2 ; 주 디코드 회로 3 ; 용장 디코드 회로

5 ; 주변 회로 7 ; 테스트 신호 발생 회로

20 ; 센스 앰프 21 ; 출력 제어 회로

22 ; 출력 버퍼 51∼60 ; 특성 변화 회로

F1∼F9 ; 퓨즈 NT1∼NT8 ; NMOS 트랜지스터

NOR1∼NOR4 ; NOR 회로 I1∼I4 ; 인버터 회로

100∼1000 ; 반도체 기억 장치

본 발명에 의한 반도체 기억 장치는, 제 1 퓨즈를 블로우함으로써 용장성 치환이나 내부 전원 전위의 조정이 가능한 반도체 기억 장치로서, 외부 접속 단자와 외부 접속 단자로부터 수신하는 신호를 전송하거나, 또는 외부 접속 단자에 신호를 전송하는 제 1 신호선과 제 1 퓨즈의 블로우의 정상, 불량에 따라서 제 1 신호선의 전기적 특성을 변화시키는 회로를 구비한다.

따라서, 본 발명의 주된 이점은, 퓨즈 블로우의 정상, 불량에 의해, 외부 접속 단자의 전기적 특성을 변화시키는 것이 가능하다고 하는 것이다.

본 발명의 다른 국면에 의한 반도체 기억 장치는, 제 1 퓨즈를 블로우함으로써 용장성 치환이나 내부 전원 전위의 조정이 가능한 반도체 기억 장치로서, 메모리 어레이로부터 판독한 신호를 외부로 출력하기 위한 출력 제어 신호를 발생하는 출력 제어 신호 발생 회로와, 출력 제어 신호를 전송하는 제 1 신호선과 제 1 퓨즈의 블로우의 정상, 불량에 따라서, 제 1 신호선의 전기적 특성을 변화시키는 회로를 구비한다.

따라서, 본 발명의 또 다른 주된 이점은, 퓨즈 블로우의 정상, 불량에 의해, 데이터의 출력을 제어하는 출력 제어 신호의 상태를 변화시키는 것이 가능하고, 이에 따라 출력 데이터를 변화시키는 것이 가능하다고 하는 점에 있다.

본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다. 또한, 동일한 구성 요소에서는 동일한 부호 또는 동일한 기호를 부여하고, 그 설명은 반복하지 않는다.

(실시예 1)

본 발명의 실시예 1에 있어서의 반도체 기억 장치(100)에 대하여 설명한다.

도 1에 도시하는 반도체 기억 장치(100)는 메모리 블럭(#1), 용장 메모리 어레이(#11),주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 센스 앰프(20), 출력 제어 회로(21), 출력 버퍼(22) 및 특성 변화 회로(51)를 구비한다.

센스 앰프(20)는 메모리 블럭(#1) 또는 용장 메모리 어레이(#11)로부터 판독된 신호를 증폭한다.

출력 제어 회로(21)는 외부로부터 수신한 출력 인에이블 신호 /OE에 응답하여 H 레벨 또는 L 레벨의 출력 제어 신호 OEM을 출력한다. 출력 제어 신호 OEM은 신호선(31)을 거쳐 출력 버퍼(22)로 전송된다.

출력 버퍼(22)는 출력 제어 신호 OEM에 응답하여 센스 앰프(20)로부터 수신한 신호를, 대응하는 데이터 입출력 단자 DQ1, …, DQi(이하, 통칭적으로 데이터 입출력 단자 DQ라고 기재함)에 출력한다. 구체적으로는, 출력 제어 신호 OEM이 H 레벨이면 센스 앰프(20)로부터 수신한 신호가 각각 대응하는 데이터 입출력 단자 DQ에 출력된다. 출력 제어 신호 OEM이 L 레벨이면 데이터 입출력 단자 DQ로의 출력은 이루어지지 않는다.

본 발명의 실시예 1에 있어서의 특성 변화 회로(51)는 출력 제어 회로(21)와 출력 버퍼(22)를 접속하는 신호선(31)에 접속된다.

다음에 본 발명의 실시예 1에 있어서의 특성 변화 회로(51)의 구성에 대하여 도 2를 이용하여 설명한다.

도 2에 도시하는 특성 변화 회로(51)는 퓨즈 F1 및 NMOS 트랜지스터 NT1을 포함한다. NMOS 트랜지스터 NT1 및 퓨즈 F1은 신호선(31)과의 접속 노드인 노드 N1과 접지 전위 VSS 사이에 직렬로 접속된다.

퓨즈 F1은 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하는 데 사용되는 퓨즈와 동등한 퓨즈를 이용한다. NMOS 트랜지스터 NT1은 웨이퍼 테스트를 제어하는 웨이퍼 테스트 제어 신호 WT를 게이트 전극으로 수신한다.

다음에 도 1∼도 2에 도시하는 본 발명의 실시예 1의 반도체 기억 장치(100)의 동작에 대하여 설명한다. 또한, 실시예 1에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 L 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

우선, 웨이퍼 테스트 제어 신호 WT가 L 레벨인 경우(웨이퍼 테스트 공정)에 대하여 설명한다.

이 경우, 특성 변화 회로(51)의 NMOS 트랜지스터 NT1은 L 레벨의 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신하여 비도통 상태로 된다. 따라서, 출력 제어 신호 OEM은 신호선(31)을 거쳐 그대로 출력 버퍼(22)에 전송된다.

다음에, 몰드 상태에서 웨이퍼 테스트 제어 신호 WT를 H 레벨로 설정한 경우에 대하여 설명한다.

퓨즈 F1은, 상술한 바와 같이 용장 메모리 어레이(#11)로의 치환을 위해 이용되는 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 동등한 퓨즈이다. 따라서, 퓨즈 블로우가 정상으로 실행된 경우에는, 용장 비교기 회로(4)내의 퓨즈와 함께 퓨즈 F1도 블로우되게 된다.

이 결과, 반도체 기억 장치(100)에 대하여 판독 동작을 실행한(즉, 출력 제어 신호 OEM이 H 레벨) 경우 데이터 입출력 단자 DQ의 각각의 전위는 판독된 신호에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우에는 용장 비교기 회로(4)내의 퓨즈뿐만 아니라 퓨즈 F1도 블로우되지 않는다.

이 결과, 반도체 기억 장치(100)에 대하여 판독 동작을 실행한 경우, 출력 제어 신호 OEM은 항상 L 레벨이고, 데이터 입출력 단자 DQ는 항상 Hz 임피던스 상태인 채로 된다.

즉, 본 발명의 실시예 1에 의한 특성 변화 회로(51)를 구비하는 반도체 기억 장치(100)에 의하면, 퓨즈 블로우의 정상, 불량에 따라 칩의 전기 특성을 변화시킬 수 있다. 또한, 이러한 전기 특성의 변화를 데이터 입출력 단자로부터 관측할 수 있다. 이 결과, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 본 발명의 실시예 1에 있어서의 반도체 기억 장치(100)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

(실시예 2)

본 발명의 실시예 2에 있어서의 반도체 기억 장치(200)에 대하여 설명한다.

도 3에 도시하는 반도체 기억 장치(200)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5) 및 특성 변화 회로(52)를 구비한다.

주변 회로(5)는, 도시하지 않은 센스 앰프 등이 포함된다. 주변 회로(5)는 메모리 블럭(#1) 또는 용장 메모리 어레이(#11)로부터 판독된 신호를 I/0선(32.1, …, 32.i)(이하, 통칭적으로 I/O선(32)이라고 기재함)에 출력한다. 데이터 입출력 단자 DQ의 각각의 전위는, 대응하는 I/O선(32)의 전위에 응답하여 변화한다.

본 발명의 실시예 2에 있어서의 특성 변화 회로(52)는 데이터 입출력 단자 DQi와 접속 상태에 있는 I/O선(32.i)에 접속된다.

다음에, 본 발명의 실시예 2에 있어서의 특성 변화 회로(52)의 구성에 대하여 설명한다.

도 4는 본 발명의 실시예 2에 있어서의 특성 변화 회로(52)의 기본 구성을 도시하는 회로도이다. 도 4에 도시하는 특성 변화 회로(52)는 퓨즈 F2 및 NMOS 트랜지스터 NT2를 포함한다. 퓨즈 F2와 NMOS 트랜지스터 NT2는 I/O선(32.i)과의 접속 노드인 노드 N2와 외부 전원 전압 VCC 사이에 직렬로 접속된다.

퓨즈 F2는 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다. NMOS 트랜지스터 NT2는 웨이퍼 테스트를 제어하는 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신한다.

다음에, 도 3∼도 4에 도시하는 본 발명의 실시예 2의 반도체 기억 장치(200)의 동작에 대하여 설명한다. 또한, 실시예 2에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 L 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, 특성 변화 회로(52)의 NMOS 트랜지스터 NT2는 L 레벨의 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신하여 비도통 상태로 된다.

퓨즈 블로우가 정상으로 실행된 경우에는, 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(52)의 퓨즈 F2도 블로우되어 있고, 외부 전원 전압 VCC와 노드 N2가 비접속 상태로 되어 있다. 따라서, 노드 N2의 전위는 특성 변화 회로(52)에 의해 변화하지 않는다.

이 결과, 반도체 기억 장치(200)에 대하여 판독 동작을 실행하면 데이터 입출력 단자 DQi의 전위는, 판독한 신호 D에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우에는, 용장성 치환용의 도시하지 않은 퓨즈뿐만 아니라 퓨즈 F2도 블로우되어 있지 않다. 따라서, 외부 전원 전압 VCC와 노드 N2가 전기적으로 접속 상태로 되고, I/O선(32.i)의 전위는 외부 전원 전압 VCC에 의해 H 레벨로 고정된다. 이 결과 데이터 입출력 단자 DQi의 전위는 항상 H 레벨로 된다.

즉, 본 발명의 실시예 2에 의한 특성 변화 회로(52)를 구비하는 반도체 기억 장치(200)에 의하면, 퓨즈 블로우의 정상, 불량에 의해 데이터 입출력 단자로부터의 출력 신호를 변화시킬 수 있다. 따라서, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되는지 여부를 검출할 수 있다.

또, 본 발명의 실시예 2에 있어서의 반도체 기억 장치(200)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

또한, 특성 변화 회로(52)는 데이터 입출력 단자 DQi 이외의 데이터 입출력 단자 중 어느 하나에 접속되는 I/O선(32)과 접속해도 좋다.

(실시예 3)

본 발명의 실시예 3에 있어서의 반도체 기억 장치(300)에 대하여 설명한다.

도 5에 도시하는 반도체 기억 장치(300)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5) 및 특성 변화 회로(53)를 구비한다.

메모리 블럭(#1) 또는 용장 메모리 어레이(#11)로부터 판독된 신호는, 대응하는 I/O선(32)를 거쳐 각각 데이터 입출력 단자 DQ로 출력된다.

본 발명의 실시예 3에 있어서의 특성 변화 회로(53)는 데이터 입출력 단자 DQi와 접속 상태에 있는 I/O선(32.i)에 접속된다.

다음에, 본 발명의 실시예 3에 있어서의 특성 변화 회로(53)의 구성에 대하여 설명한다.

도 6은 본 발명의 실시예 3에 있어서의 특성 변화 회로(53)의 기본 구성을 도시하는 회로도이다. 도 6에 도시하는 특성 변화 회로(53)는 퓨즈 F3 및 NMOS 트랜지스터 NT3을 포함한다. 퓨즈 F3과 NMOS 트랜지스터 NT3은 I/O선(32.i)과의 접속 노드인 노드 N3과 접지 전위 VSS 사이에 직렬로 접속된다.

퓨즈 F3은 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다. NMOS 트랜지스터 NT 3은 웨이퍼 테스트를 제어하는 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신한다.

다음에, 도 5∼도 6에 도시하는 본 발명의 실시예 3의 반도체 기억 장치(300)의 동작에 대하여 설명한다. 또한, 실시예 3에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 L 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, 특성 변화 회로(53)의 NMOS 트랜지스터 NT3은 L 레벨의 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신하여 비도통 상태로 된다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(53)의 퓨즈 F3도 블로우되어 있고, 노드 N3과 접지 전위 VSS가 비접속 상태로 되어 있다. 따라서, 노드 N3의 전위는 특성 변화 회로(53)에 의해서 변화하지 않는다.

이 결과, 반도체 기억 장치(300)에 대하여 판독 동작을 실행하면, 데이터 입출력 단자 DQi의 전위는 판독한 신호 D에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우에는 용장성 치환용의 도시하지 않은 퓨즈뿐만 아니라 퓨즈 F3도 블로우되어 있지 않다. 노드 N3과 접지 전위 VSS가 전기적으로 접속 상태로 되어 있다. 따라서, I/O선(32.i)의 전위는 접지 전위 VSS에 의해 L 레벨로 고정된다. 이 결과, 데이터 입출력 단자 DQi의 전위는 항상 L 레벨로 된다.

즉, 본 발명의 실시예 3에 의한 특성 변화 회로(53)를 구비하는 반도체 기억 장치(300)에 의하면, 퓨즈 블로우의 정상, 불량에 따라 데이터 입출력 단자로부터의 출력 신호를 변화시킬 수 있다. 따라서, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 본 발명의 실시예 3에 있어서의 반도체 기억 장치(300)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

또한, 특성 변화 회로(53)는 데이터 입출력 단자 DQi 이외의 데이터 입출력 단자와 접속 관계에 있는 I/O선(32)과 접속하는 구성이어도 좋다.

(실시예 4)

본 발명의 실시예 4에 있어서의 반도체 기억 장치(400)에 대하여 설명한다.

도 7에 도시하는 반도체 기억 장치(400)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5) 및 특성 변화 회로(54)를 구비한다.

주변 회로(5)는 외부 접속 단자 A1,…, Ai와 접속된다.

본 발명의 실시예 4에 있어서의 특성 변화 회로(54)는 어느 하나의 외부 접속 단자(도 7에 있어서는 Ai)와 신호선(33)에 의해 접속된다. 또한, 특성 변화 회로(54)는 주변 회로(5)와 신호선(34)에 의해 접속되어 있다.

다음에, 본 발명의 실시예 4에 있어서의 특성 변화 회로(54)의 구성에 대하여 설명한다.

도 8은 본 발명의 실시예(4)에 있어서의 특성 변화 회로(54)의 기본 구성을 도시하는 회로도이다. 도 8에 도시하는 특성 변화 회로(54)는 퓨즈 F4, NMOS 트랜지스터 NT4, 저항 R1 및 인버터 회로 I1 및 I2를 포함한다.

퓨즈 F4, NMOS 트랜지스터 NT4 및 저항 R1은 신호선(33)과 특성 변화 회로(54)의 접속 노드인 노드 N4와 접지 전위 VSS 사이에 직렬로 접속된다. 또한, 외부 접속 단자 Ai는 신호선(33)과 접속되어 있다.

또한, 노드 N4와, 특성 변화 회로(54)와 신호선(34)의 접속 노드인 노드 N5 사이에는 인버터 회로(I1) 및 인버터 회로(I2)가 직렬로 접속되어 있다. 또한, 신호선(34)은 주변 회로(5)와 접속되어 있다.

퓨즈 F4는 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다. NMOS 트랜지스터 NT4는 웨이퍼 테스트를 제어하는 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신한다.

다음에, 도 7∼도 8에 도시하는 본 발명의 실시예 4의 반도체 기억 장치(400)의 동작에 대하여 설명한다. 또한, 실시예 4에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 L 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, 특성 변화 회로(54)의 NMOS 트랜지스터 NT4는 L 레벨의 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신하여 비도통 상태로 된다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(54)의 퓨즈 F4도 블로우되어 있고, 노드 N4는 저항 R1과 비접속 상태로 되어 있다. 따라서, 노드 N4의 전위는 특성 변화 회로(54)에 의해 변화하지 않는다.

한편, 퓨즈 블로우가 불량인 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 퓨즈 F4도 블로우되어 있지 않다. 따라서, 노드 N4와 저항 R1이 전기적으로 접속 상태로 된다.

여기에서, 외부 접속 단자 Ai로부터 테스트용의 전류 I0(또는 전압)를 인가하여 외부 접속 단자 Ai의 전위, 전류의 변화를 조사하는 IF 테스트를 실행한다.

퓨즈 블로우가 불량인 경우에는 신호선(33)을 거쳐 노드 N4로부터 저항 R1로 전류 I0이 흐른다. 이 때문에 노드 N4의 전위가 H 레벨과 L 레벨의 중간에 해당하는 중간 전위로 된다. 이에 따라, 인버터 회로 I1 및 I2에 있어서 관통 전류가 발생한다. 이 결과, 외부 접속 단자 Ai에서 검출되는 전류값(또는 전압값)이 소정의 규격값을 초과한다.

한편, 퓨즈 블로우가 정상으로 실행된 경우에는 노드 N4의 전위가 H 레벨 또는 L 레벨로 된다. 인버터 회로 I1 또는 I2에는 관통 전류가 발생하지 않는다. 따라서, 외부 접속 단자 Ai에서 검출되는 전류값(또는 전압값)은 소정의 규격값의 범위에 있다.

즉, 본 발명의 실시예 4에 의한 특성 변화 회로(54)를 구비하는 반도체 기억 장치(400)에 의하면, 퓨즈 블로우의 정상, 불량에 따라 외부 접속 단자에서 관측되는 전류값 또는 전압값을 변화시킬 수 있다. 따라서, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 본 발명의 실시예 4에 있어서의 반도체 기억 장치(400)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

또한, 반도체 기억 장치(400)에 있어서, 예를 들면, 어드레스 신호에 응답하여 특정한 테스트 신호를 출력하는 회로(후술하는 테스트 신호 발생 회로(7))를 더 마련하고 웨이퍼 테스트 제어 신호 WT와 특정한 테스트 신호에 따라서 NMOS 트랜지스터 NT4를 도통 상태로 하도록 하면, 특정한 테스트 신호에 대응하는 테스트 모드시에 퓨즈가 블로우되어 있는지 여부를 검출할 수 있다.

(실시예 5)

본 발명의 실시예 5에 있어서의 반도체 기억 장치(500)에 대하여 설명한다.

도 9에 도시하는 반도체 기억 장치(500)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5) 및 특성 변화 회로(55)를 구비한다.

본 발명의 실시예 5에 있어서의 특성 변화 회로(55)는 어느 하나에 외부 접속 단자(도 9에 있어서는 Ai)와 신호선(33)에 의해 접속된다. 또한, 특성 변화 회로(55)는 주변 회로(5)와 신호선(34)에 의해 접속되어 있다.

다음에, 본 발명의 실시예 5에 있어서의 특성 변화 회로(55)의 구성에 대하여 설명한다.

도 10은 본 발명의 실시예 5에 있어서의 특성 변화 회로(55)의 기본 구성을 도시하는 회로도이다.

도 10에 도시하는 특성 변화 회로(55)는 퓨즈 F5, 저항 R2 및 인버터 회로 I3, I4를 포함한다. 퓨즈 F5 및 저항 R2는 신호선(33)과 특성 변화 회로(55)의 접속 노드인 입력 노드 N7과 접지 전위 VSS 사이에 직렬로 접속된다. 또한, 외부 접속 단자 Ai는 신호선(33)과 접속되어 있다.

또한, 노드 N7과, 특성 변화 회로(55)와 신호선(34)의 접속 노드인 노드 N8 사이에는 인버터 회로 I3 및 인버터 회로 I4가 직렬로 접속되어 있다. 또한, 신호선(34)은 주변 회로(5)와 접속되어 있다.

퓨즈 F5는 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다.

특성 변화 회로(55)는 본 발명의 실시예 4에 있어서의 특성 변화 회로(54) (도 8)와 달리, NMOS 트랜지스터를 구비하고 있지 않다.

다음에, 도 9∼도 10에 도시하는 본 발명의 실시예 5의 반도체 기억 장치(500)의 동작에 대하여 설명한다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(55)의 퓨즈 F5도 블로우되어 있고, 노드 N7은 저항 R2와 비접속 상태로 되어 있다. 따라서, 노드 N7의 전위는 특성 변화 회로(7)에 의해 변화하지 않는다.

퓨즈 블로우가 불량인 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 퓨즈 F5도 블로우되어 있지 않다. 따라서, 노드 N7과 저항 R2가 전기적으로 접속 상태로 된다.

외부 접속 단자 Ai로부터 전류 I0(또는 전압)을 인가하여 외부 접속 단자 Ai의 전위, 전류의 변화를 조사한다.

퓨즈 블로우가 불량인 경우에는 노드 N7로부터 저항 R2로 전류 I0이 흐른다. 노드 N7의 전위가 H 레벨과 L 레벨의 사이에 해당하는 중간 전위로 된다. 이에 따라, 인버터 회로 I3 및 I4에 있어서 관통 전류가 발생한다. 이 결과, 외부 접속 단자 Ai의 전류값(또는 전압값)이 통상의 값을 초과해 버린다.

퓨즈 블로우가 정상으로 실행된 경우에는 노드 N7의 전위는 H 레벨 또는 L 레벨이다. 인버터 회로 I3, I4에 있어서 관통 전류가 발생하지 않는다. 따라서, 외부 접속 단자 Ai의 전류값(또는 전압값)은 소정의 값의 범위에 있다.

즉, 실시예 5에 의한 특성 변화 회로(55)를 구비하는 반도체 기억 장치(500)에 의하면, 퓨즈 블로우의 정상, 불량에 따라 외부 접속 단자에서 관측되는 전류값 또는 전압값을 변화시킬 수 있다. 따라서, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다. 또한, 본 발명의 실시예 5에 있어서의 반도체 기억 장치(500)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

(실시예 6)

본 발명의 실시예 6에 있어서의 반도체 기억 장치(600)에 대하여 설명한다.

도 11에 도시하는 반도체 기억 장치(600)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5), I/O 축퇴 모드 설정 회로(6) 및 특성 변화 회로(52)를 구비한다.

반도체 기억 장치(600)은 복수의 데이터 입출력 단자 DQ1, …, DQi를 구비한다. 통상 동작시에는 복수의 데이터 입출력 단자 DQ 각각은, 대응하는 입출력선(35.1, …, 35.i)으로부터 신호를 수신한다.

반도체 기억 장치(600)는 또한, I/O 축퇴 모드 설정 회로(6)를 구비한다. I/O 축퇴 모드 설정 회로(6)는, 웨이퍼 테스트 제어 신호 WT를 수신하여, 복수의 I/O선(35.k, …, 35.i)의 신호를, 특정한 데이터 출력 단자(도 11에 있어서는 DQk)로부터 출력시킨다. I/O 축퇴 모드를 마련한 것에 의해, 입출력이 많은 디바이스에 있어서는 웨이퍼 테스트 공정에서의 동일 측정수를 높일 수 있다.

본 발명의 실시예 6에 있어서의 특성 변화 회로(52)는 도 4에 도시하는 본 발명의 실시예 2에 있어서의 특성 변화 회로(52)와 동일한 것으로서, I/O 축퇴 모드에서 미사용의 입출력선(도 11에 있어서는 35.1)에 접속된다.

다음에, 도 4를 참조로 하여, 도 11에 도시하는 본 발명의 실시예 6의 반도체 기억 장치(600)의 동작에 대하여 설명한다. 또한, 실시예 6에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 L 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, 상술한 바와 같이 특성 변화 회로(52)의 NMOS 트랜지스터 NT2는 L 레벨의 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신하여 비도통 상태로 된다.

퓨즈 블로우가 정상으로 실행된 경우에는 특성 변화 회로(52)의 퓨즈 F2도 블로우되어 있다. 따라서, 반도체 기억 장치(600)에 대하여 판독 동작을 실행하면 I/O 축퇴 모드에서 미사용의 입출력선(35.1)에 접속되는 데이터 입출력 단자 DQ1의 전위는 판독한 신호에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우에는 퓨즈 F2도 블로우되어 있지 않다. I/O 축퇴 모드에서 미사용의 입출력선(35.1)의 전위는 외부 전원 전압 VCC에 의해 H 레벨로 고정된다.

즉, 본 발명의 실시예 6에 의한 특성 변화 회로(52)를 구비하는 반도체 기억 장치(600)에 의하면, 퓨즈 블로우의 정상, 불량에 따라 I/O 축퇴 모드에서 미사용의 입출력선의 전기 특성을 변화시킬 수 있다. 또한, 이 전기 특성의 변화를 데이터 입출력 단자로부터 관측할 수 있으므로 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 본 발명의 실시예 6에 있어서는 I/O 축퇴 모드에서 미사용의 입출력선에 대한 전기적 특성을 변화시키기 때문에, 동일 측정수를 제한하게 되지 않는다.

또한, 본 발명의 실시예 6에 있어서의 반도체 기억 장치(600)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우로 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

또한, 특성 변화 회로(52)에 대신하여 I/O 축퇴 모드에서 미사용의 입출력선이면, 어떠한 입출력선과 접속해도 좋다.

또한, 특성 변화 회로(52)에 대신하여 본 발명의 실시예 3에 있어서의 특성변화 회로(53)(도 6)를 이용해도 좋다.

이 경우는, 퓨즈 블로우가 불량인 경우는 I/O 축퇴 모드에서 미사용의 입출력선(35.1)의 전위는 접지 전위 VSS에 의해 L 레벨로 고정된다.

(실시예 7)

본 발명의 실시예 7에 있어서의 반도체 기억 장치(700)에 대하여 설명한다.

도 12에 도시하는 반도체 기억 장치(700)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 센스 앰프(20), 출력 제어 회로(21), 출력 버퍼(22), 테스트 신호 발생 회로(7) 및 특성 변화 회로(57)를 구비한다.

테스트 신호 발생 회로(7)은 어드레스 단자 Ad1, …, Adj로부터 수신하는 어드레스 신호에 따라 테스트 신호 TE를 발생한다.

본 발명의 실시예 7에 있어서의 특성 변화 회로(57)는 출력 제어 회로(21)와 출력 버퍼(22)를 접속하는 신호선(31)에 접속된다.

다음에, 본 발명의 실시예 7에 있어서의 특성 변화 회로(57)의 구성에 대하여 설명한다.

도 13은 본 발명의 실시예 7에 있어서의 특성 변화 회로(57)의 기본 구성을 도시하는 회로도이고, 이에 더불어 출력 제어 회로(21) 및 출력 버퍼(22)의 접속 관계를 도시하고 있다.

도 13에 도시하는 특성 변화 회로(57)는 퓨즈 F6, NMOS 트랜지스터 NT5 및 NOR 회로 NOR1을 포함한다. 퓨즈 F6 및 NMOS 트랜지스터 NT5는 노드 N9와 접지 전위 사이에 직렬로 접속된다. 노드 N9는 출력 제어 신호 OEM을 전송하는 신호선(31)의 한점에 접속된다.

NMOS 트랜지스터 NT5의 게이트 전극은 NOR 회로 NOR1의 출력을 수신한다. NOR 회로 NOR1은 입력에 테스트 신호 TE 및 웨이퍼 테스트 제어 신호 WT를 수신한다.

여기에서, 웨이퍼 테스트 제어 신호 WT 또는 테스트 신호 TE중 어느 하나가 H 레벨인 경우, NMOS 트랜지스터 NT5는 비도통 상태로 된다.

퓨즈 F6은 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다.

다음에, 도 12∼도 13에 도시하는 본 발명의 실시예 6의 반도체 기억 장치(700)의 동작에 대하여 설명한다. 또한, 실시예 7에 있어서의 웨이퍼 테스트 공정에서는, 웨이퍼 테스트를 지정하는 H 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

우선, 웨이퍼 테스트 제어 신호 WT가 H 레벨인 경우(웨이퍼 테스트 공정)에 대하여 설명한다.

이 경우, NMOS 트랜지스터 NT5는 비도통 상태로 된다. 신호선(31)의 전위는 특성 변화 회로(57)에 의해 변화하지 않는다.

다음에, 몰드 상태에서 웨이퍼 테스트 제어 신호 WT를 L 레벨로 설정한 경우에 대하여 설명한다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(57)의 퓨즈 F6도 블로우되어 있고, 접지 전위 VSS와 노드 N9는 비접속 상태로 되어 있다. 따라서, 신호선(31)의 전위는 특성 변화 회로(57)에 의해 변화하지 않고, 출력 버퍼(22)는 출력 제어 회로(21)로부터 그대로 출력 제어 신호 OEM을 수신한다.

이 결과, 반도체 기억 장치(700)에 대하여 판독 동작을 실행하면, 데이터 입출력 단자 DQi의 전위는 판독한 신호에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우는 용장성 치환용의 도시하지 않은 퓨즈와 함께 퓨즈 F6도 블로우되어 있지 않다. 여기에서, NMOS 트랜지스터 NT5는 테스트 신호 TE가 L 레벨이면 도통 상태로 된다. NMOS 트랜지스터 NT5가 도통 상태로 되면, 접지 전위 VSS와 노드 N9가 접속 상태로 되고 신호선(31)을 거쳐 L 레벨의 출력 제어 신호 OEM이 출력 버퍼(22)로 전송된다. 따라서, 테스트 신호 TE의 레벨에 따라서, 데이터 입출력 단자 DQi를 Hz 임피던스 상태로 할 수 있다.

즉, 본 발명의 실시예 7에 의한 특성 변화 회로(57)를 구비하는 반도체 기억 장치(700)에 의하면 테스트 신호에 응답하여 퓨즈 블로우의 정상, 불량에 의해 칩의 전기 특성을 변화시킬 수 있다. 또한, 이러한 전기 특성의 변화를 데이터 입출력 단자로부터 관측할 수 있다. 이 결과, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 본 발명의 실시예 7에 있어서의 반도체 기억 장치(700)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

(실시예 8)

본 발명의 실시예 8에 있어서의 반도체 기억 장치(800)에 대하여 설명한다.

도 14에 도시하는 반도체 기억 장치(800)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5), 테스트 신호 발생 회로(7) 및 특성 변화 회로(58)를 구비한다.

메모리 블럭(#1) 또는 용장 메모리 어레이(#11)로부터 판독된 신호는, 대응하는 I/O선(32.1, …, 32.i)를 거쳐, 각각 대응하는 데이터 입출력 단자 DQ1, …, DQi로 출력된다.

본 발명의 실시예 8에 있어서의 특성 변화 회로(58)는 데이터 입출력 단자 DQi와 접속 상태에 있는 I/O선(32.i)에 접속된다.

다음에, 본 발명의 실시예 8에 있어서의 특성 변화 회로(58)의 구성에 대하여 설명한다.

도 15에 도시하는 특성 변화 회로(58)는 퓨즈 F7, NMOS 트랜지스터 NT6 및 NOR 회로 NOR2를 포함한다. 퓨즈 F7 및 NMOS 트랜지스터 NT6은 I/O선(32.i)과의 접속 노드인 노드 N10과 외부 전원 전위 VCC 사이에 직렬로 접속된다.

퓨즈 F7은 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다. NMOS 트랜지스터 NT6의 게이트 전극은 NOR 회로 NOR2의 출력을 수신한다. NOR 회로 NOR2는 입력에 테스트 신호 TE 및 웨이퍼 테스트 제어 신호 WT를 수신한다.

여기에서, 웨이퍼 테스트 제어 신호 WT 또는 테스트 신호 TE중 어느 하나가 H 레벨인 경우, NMOS 트랜지스터 NT6은 비도통 상태로 된다.

다음에, 도 14∼도 15에 도시하는 본 발명의 실시예 8의 반도체 기억 장치(800)의 동작에 대하여 설명한다. 또한, 실시예 8에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 H 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, NMOS 트랜지스터 NT6은 비도통 상태로 된다. I/O선(32.i)의 전위는 특성 변화 회로(58)에 의해 변화하지 않는다.

다음에, 웨이퍼 테스트 제어 신호 WT가 L 레벨인 경우에 관하여 설명한다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(58)의 퓨즈 F7도 블로우되어 있고, 외부 전원 전위 VCC와 노드 N10은 비접속 상태로 되어 있다. 따라서, I/O선(32.i)의 전위는 특성 변화 회로(58)에 의해 변화하지 않는다.

이 결과, 반도체 기억 장치(800)에 대하여 판독 동작을 실행하면 데이터 입출력 단자 DQi의 전위는 판독한 신호 D에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우는 용장성 치환용의 도시하지 않은 퓨즈와 함께 퓨즈 F7도 블로우되어 있지 않다. 여기에서, NMOS 트랜지스터 NT6이 테스트 신호 TE가 L 레벨이면 도통 상태로 된다. NMOS 트랜지스터 NT6가 도통 상태로 되면, 외부 전원 전위 VCC와 노드 N10이 접속 상태로 되고, I/O선(32.i)의 전위는 외부 전원 전압 VCC에 의해 H 레벨로 고정된다. 따라서, 테스트 신호 TE의 레벨에 따라서 데이터 입출력 단자 DQi는 항상 H 레벨로 된다.

즉, 본 발명의 실시예 8에 의한 특성 변화 회로(58)를 구비하는 반도체 기억 장치(800)에 의하면, 테스트 신호에 응답하여 퓨즈 블로우의 정상, 불량에 따라 데이터 입출력 단자로부터의 출력 신호를 변화시킬 수 있다. 따라서, 몰드 상태에 있어서도, 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다. 또한, 본 발명의 실시예 8에 있어서의 반도체 기억 장치(800)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

또한, 특성 변화 회로(58)는 데이터 입출력 단자 DQi 이외의 데이터 입출력 단자중 어느 것에 접속되는 I/O선(32)과 접속되어도 좋다.

또한, 전술한 실시예 6의 반도체 기억 장치(600)에 있어서, 테스트 발생 회로(7)를 더 마련하고, 특성 변화 회로(52)에 부가하여, 특성 변화 회로(58)를 이용하는 것에 의해, 테스트 신호에 따라, I/O 축퇴 모드로 미사용의 데이터 입출력 단자를 이용하여, 퓨즈가 블로우되어 있는지 여부를 검출할 수 있다.

(실시예 9)

본 발명의 실시예 9에 있어서의 반도체 기억 장치(900)에 대하여 설명한다.

도 16에 도시하는 반도체 기억 장치(900)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 용장 비교기 회로(4), 주변 회로(5), 테스트 신호 발생 회로(7) 및 특성 변화 회로(59)를 구비한다.

메모리 블럭(#1) 또는 용장 메모리 어레이(#11)로부터 판독된 신호는, 대응하는 I/O선(32.1, …, 32.i)을 거쳐, 각각 대응하는 데이터 입출력 단자 DQ1, …, DQi로 출력된다.

본 발명의 실시예 9에 있어서의 특성 변화 회로(59)는 데이터 입출력 단자 DQi와 접속 상태에 있는 I/O선(32.i)에 접속된다.

다음에, 본 발명의 실시예 9에 있어서의 특성 변화 회로(59)의 구성에 대하여 설명한다.

도 17에 도시하는 특성 변화 회로(59)는 퓨즈 F8, NMOS 트랜지스터 NT7 및 NOR 회로 NOR3를 포함한다. 퓨즈 F8 및 NMOS 트랜지스터 NT7은 I/O선(32.i)과 접속 노드인 노드 N11과 접지 전위 VSS 사이에 직렬로 접속된다.

퓨즈 F8은 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다. NMOS 트랜지스터 NT7의 게이트 전극은 NOR 회로 NOR3의 출력을 수신한다. NOR 회로 NOR3는 입력에 테스트 신호 TE 및 웨이퍼 테스트 제어 신호 WT를 수신한다.

여기에서, 웨이퍼 테스트 제어 신호 WT 또는 테스트 신호 TE중 어느 하나가 H 레벨인 경우, NMOS 트랜지스터 NT7은 비도통 상태로 된다.

다음에, 도 16∼도 17에 도시하는 본 발명의 실시예 9의 반도체 기억 장치(900)의 동작에 대하여 설명한다. 또한, 실시예 9에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 H 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, NMOS 트랜지스터 NT7은 비도통 상태로 된다. I/O선(32.i)의 전위는 특성 변화 회로(59)에 따라 변화하지 않는다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(59)의 퓨즈 F8도 블로우되어 있고, 접지 전위 VSS와 노드 N11은 비접속 상태이다. 따라서, 노드 N11의 전위는 특성 변화 회로(59)에 따라 변화하지 않는다.

이 결과, 반도체 기억 장치(900)에 대하여 판독 동작을 실행하면 데이터 입출력 단자 DQi의 전위는 판독한 신호 D에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 퓨즈 F8도 블로우되어 있지 않다. 여기에서, NMOS 트랜지스터 NT7는 테스트 신호 TE가 L 레벨이면 도통 상태로 된다. NMOS 트랜지스터 NT7이 도통 상태로 되면, 접지 전위 VSS와 노드 N11이 접속 상태로 되고, I/O선(32.i)의 전위는 접지 전위 VSS에 의해 L 레벨로 고정된다. 따라서, 테스트 신호 TE의 레벨에 따라 데이터 입출력 단자 DQi는 항상 L 레벨로 된다.

즉, 본 발명의 실시예 9에 의한 특성 변화 회로(59)를 구비하는 반도체 기억 장치(900)에 따르면, 테스트 신호에 응답하여 퓨즈 블로우의 정상, 불량에 따라 데이터 입출력 단자로부터의 출력 신호를 변화시킬 수 있다. 따라서, 몰드 상태에 있어서도, 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 본 발명의 실시예 9에 있어서의 반도체 기억 장치(900)은 용장 메모리어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정하는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

또한, 특성 변화 회로(59)는 데이터 입출력 단자 DQi 이외의 데이터 입출력 단자중 어느 것에 접속되는 I/O선(32)과 접속하여도 좋다.

(실시예 10)

본 발명의 실시예 10에 있어서의 반도체 기억 장치(1000)에 대하여 설명한다.

도 18에 도시하는 반도체 기억 장치(1000)는 메모리 블럭(#1), 용장 메모리 어레이(#11), 주 디코드 회로(2), 용장 디코드 회로(3), 센스 앰프(20), 출력 제어 회로(21), 출력 버퍼(22) 및 특성 변화 회로(60)를 구비한다.

본 발명의 실시예 10에 있어서의 특성 변화 회로(60)는 출력 제어 회로(21)와 출력 버퍼(22)를 접속하는 신호선(31)에 접속된다.

다음에, 본 발명의 실시예 10에 있어서의 특성 변화 회로(60)의 구성에 대하여 설명한다.

도 19에 도시하는 특성 변화 회로(60)는 퓨즈 F9, NMOS 트랜지스터 NT8 및 NOR 회로 NOR4를 포함한다. 퓨즈 F9 및 NMOS 트랜지스터 NT8은 노드 N12와 접지 전위 사이에 직렬로 접속된다. 노드 N12는 출력 제어 신호 OEM을 전송하는 신호선(31)의 한점에 접속된다.

NMOS 트랜지스터 NT8의 게이트 전극은 NOR 회로 NOR4의 출력을 수신한다. NOR 회로 NOR4는 입력에 리페어 인에이블 신호 RE 및 웨이퍼 테스트 제어 신호 WT를 수신한다.

리페어 인에이블 신호 RE란 불량 메모리 셀의 치환이나, 내부 전원 전위의 조정 등의 퓨즈 블로우를 실행할 필요가 있는 칩인지 여부를 판정하는 판정 신호이고, 퓨즈 블로우를 실행하는 칩에서는 L 레벨, 퓨즈 블로우를 실행하지 않은 칩에서는 H 레벨이다.

여기에서, 웨이퍼 테스트 제어 신호 WT 또는 리페어 인에이블 신호 RE중 어느 하나가 H 레벨인 경우, NMOS 트랜지스터 NT8은 비도통 상태로 된다.

퓨즈 F9는 용장 비교기 회로(4)에 포함되는, 도시하지 않은 퓨즈와 같은 용장성 치환을 실행하기 위해 사용되는 퓨즈와 동등한 퓨즈이다.

다음에, 도 18∼도 19에 도시하는 본 발명의 실시예 10의 반도체 기억 장치(1000)의 동작에 대하여 설명한다. 또한, 실시예 10에 있어서의 웨이퍼 테스트 공정에서는 웨이퍼 테스트를 지정하는 H 레벨의 웨이퍼 테스트 제어 신호 WT가 외부로부터 입력되는 것으로 한다.

이 경우, 특성 변화 회로(60)의 NMOS 트랜지스터 NT8은 H 레벨의 웨이퍼 테스트 제어 신호 WT를 게이트 전극에 수신하여 비도통 상태로 된다. 따라서, 신호선(31)의 전위는 특성 변화 회로(60)에 의해서는 변화하지 않는다.

퓨즈 블로우가 정상으로 실행된 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 특성 변화 회로(60)의 퓨즈 F9도 블로우되어 있다. 접지 전위 VSS와 노드 N12는 비접속 상태로 되어 있다. 따라서, 신호선(31)의 전위는 특성 변화 회로(60)에 의해서는 변화하지 않는다. 출력 버퍼(22)는 출력 제어 회로(21)로부터 그대로 출력 제어 신호 OEM을 수신한다.

이 결과, 반도체 기억 장치(1000)에 대해 판독 동작을 실행하면, 데이터 입출력 단자 DQi의 전위는 판독한 신호 D에 대응하여 H 레벨 또는 L 레벨로 된다.

한편, 퓨즈 블로우가 불량인 경우에는 용장성 치환용의 도시하지 않은 퓨즈와 함께 퓨즈 F9도 블로우되어 있지 않다. 여기에서, NMOS 트랜지스터 NT8은 리페어 인에이블 신호 RE가 L 레벨이면 도통 상태로 된다. NMOS 트랜지스터 NT8가 도통 상태로 되면, 접지 전위 VSS와 노드 N12는 접속 상태로 되고, 신호선(31)을 거쳐 L 레벨의 출력 제어 신호 OEM이 출력 버퍼(22)로 전송된다. 따라서, 리페어 인에이블 신호 RE의 레벨에 따라 데이터 입출력 단자 DQi를 Hz 임피던스 상태로 할 수 있다.

즉, 본 발명의 실시예 10에 의한 특성 변화 회로(60)를 구비하는 반도체 기억 장치(1000)에 의하면, 퓨즈 블로우를 실행하는 경우에만, 퓨즈 블로우의 정상, 불량에 따라 칩의 전기 특성을 변화시킬 수 있다. 또한, 이러한 전기 특성의 변화를 데이터 입출력 단자로부터 관측할 수 있다. 이 결과, 몰드 상태에 있어서도 퓨즈 블로우가 정상으로 실행되었는지 여부를 검출할 수 있다.

또한, 퓨즈 블로우가 필요하지 않은 경우, NMOS 트랜지스터 NT8은 비도통 상태로 된다. 따라서, 반도체 기억 장치(1000)에 대하여 판독 동작을 실행한 경우, 데이터 입출력 단자 DQi의 전위는 판독된 신호에 대응하여 H 레벨 또는 L 레벨로 된다.

또한, 본 발명의 실시예 10에 있어서의 반도체 기억 장치(1000)는 용장 메모리 어레이를 구비하는 것에 한정되지 않고, 예를 들면, 내부 전원 전위를 퓨즈 블로우에 의해 조정되는 내부 전원 전위 발생 회로를 구비하는 것과 같은 반도체 기억 장치이어도 좋다.

이상과 같이, 본 발명의 반도체 기억 장치에 의하면 퓨즈 블로우의 정상, 불량에 따라 칩의 전기적 특성을 변화시킬 수 있기 때문에, 몰드 상태에 있어서도 퓨즈 블로우가 정상인지 여부를 검출할 수 있다.

또한, 본 발명의 반도체 기억 장치에 의하면, 퓨즈 블로우의 정상, 불량에 따라 데이터 입출력 단자의 전위를 고정시킬 수 있기 때문에, 몰드 상태에 있어서도, 퓨즈 블로우가 정상인지 여부를 검출할 수 있다.

또한, 본 발명의 반도체 기억 장치에 의하면, 퓨즈 블로우의 정상, 불량에 따라 I/O 축퇴 모드에서 미사용의 데이터 입출력 단자의 전위를 변화시킬 수 있다.

또한, 본 발명의 반도체 기억 장치에 의하면, 퓨즈 블로우의 정상, 불량에 따라 외부 접속 단자의 전류, 전압값을 규정값 이외의 값으로 할 수 있다.

또한, 본 발명의 반도체 기억 장치에 의하면, 특정한 신호가 입력된 경우에만, 퓨즈 블로우의 정상, 불량에 따라 칩의 전기적 특성을 변화시킬 수 있다.

또한, 본 발명의 반도체 기억 장치에 의하면, 퓨즈 블로우의 정상, 불량에 따라 데이터 출력 단자의 전위를 Hz 임피던스 상태로 할 수 있기 때문에, 몰드 상태에 있어서도 퓨즈 블로우가 정상인지 여부를 검출할 수 있다.

본 발명의 특징 및 변경은 해당 기술 분야의 당업자에게 있어서는 착상될 수 있는 것으로, 본 발명은 보다 넓은 관점에서 성립하는 것이며, 특정 상세한 설명 및 금번 개시된 대표적인 실시예에 한정되는 것은 아니다. 따라서, 첨부된 청구항에 정의된 넓은 발명 개념 및 그 균등물의 해석과 범위내에서의 여러가지 모든 변경이 가능하다.

Claims

제 1 퓨즈를 블로우하는 것에 의해 용장성 치환이나 내부 전원 전위의 조정이 가능한 반도체 기억 장치에 있어서,

외부 접속 단자(DQi, Ai)와,

상기 외부 접속 단자로부터 수신하는 신호를 전송하거나, 또는 상기 외부 접속 단자에 신호를 전송하는 제 1 신호선(32, 33)과,

상기 제 1 퓨즈의 블로우의 정상, 불량에 따라 상기 제 1 신호선의 전기적 특성을 변화시키는 수단(52, 53, 54, 55, 58, 59)을 포함하는 반도체 기억 장치.
제 1 항에 있어서,

상기 전기적 특성을 변화시키는 수단(52, 53, 58, 59)은,

상기 제 1 퓨즈와 동등한 제 2 퓨즈(F2, F3, F7, F8)를 포함하고,

상기 제 2 퓨즈는 상기 제 1 신호선(32)과 전원 전위 사이에 마련되는 반도체 기억 장치.
제 1 퓨즈를 블로우하는 것에 의해 용장성 치환이나 내부 전원 전위의 조정이 가능한 반도체 기억 장치에 있어서,

메모리 어레이로부터 판독한 신호를 외부로 출력하기 위한 출력 제어 신호를 발생하는 출력 제어 신호 발생 수단(21)과,

상기 출력 제어 신호를 전송하는 제 1 신호선(31)과,

상기 제 1 퓨즈의 블로우의 정상, 불량에 따라 상기 제 1 신호선의 전기적 특성을 변화시키는 수단(51, 57, 60)을 포함하는 반도체 기억 장치.