KR100200920B1 - 반도체 메모리 장치의 전압 스트레스 인가장치 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야

본 발명은 전압 스트레스 인가 장치에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

본 발명은 웨이퍼 번-인시 적은 핀수를 가지고도 원하는 쎌에 원하는 데이타를 백그라운드 라이트 할 수 있도록 함으로써 일정 시간에 많은 양의 다이를 웨이퍼 번-인 할 수 있게 하여 효율적인 웨이퍼 번-인을 실시할 수 있는 전압 스트레스 인가 장치를 제공한다.

3. 발명의 해결방법의 요지

반도체 메모리 장치의 전압 스트레스 인가 장치에 있어서, 다수개의 상기 워드라인의 한쪽 끝에 각각 한개의 트랜지스터와, 상기 트랜즈스터들의 게이트 단자에 동일한 신호가 각각 연결되며 상기 트랜지스터들의 나머지 한쪽 단자들이 한개 또는 그 이상의 조합으로 서로 연결됨을 요지로 한다.

4. 발명의 중요한 용도

본 발명은 반도체 메모리 장치에 적합하게 사용된다.

Description

반도체 메모리 장치의 전압 스트레스 인가 장치

제1도는 종래 기술에 따른 전압 스트레스 인가회로의 구성블럭도.

제2도는 본 발명에 따른 전압 스트레스 인가회로의 구성블럭도.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전압 스트레스 인가 장치에 관한 것이다.

반도체 메모리 장치 기술 및 회로기술의 발전으로 인하여 회로의 디자인 룰(Design Rule)등이 점점 적어짐으로써 작은 면적내에 더 많은 수의 메모리 쎌을 배치하고 있다. 이때 모든 쎌(Cell)이 올바른 동작을 수행하는 최고 양질의 다이(Prime Good Die)의 비율이 적어짐에 따라 리던던시 쎌(Redendancy Cell)을 준비하여 종래의 페일(Fail)된 쎌과 대치하는 방법을 사용하고 있다. 상기 최고 양질의 다이 또는 치유가능한 쎌(Repairable Good Die)는 여러가지 테스트를 거쳐 하나의 완성된 패키지(Package)로 만들어지는데, 상기 패키지 테스트를 할 때 웨이퍼상태에서는 양질의 다이였던 것이 패키지 테스트 후 불량 다이가 되는 경우가 종종 발생하게 된다. 전술한 바와 같이 페일된 패키지를 분석하여 보면 주로 발생되는 페일(Fail)의 원인이 워드라인(Word Line)과 워드라인 사이, 비트라인(Bit Line)과 비트라인 사이, 비트라인쌍(Bit Line Pair)과 비트라인쌍 사이, 쎌과 쎌 사이에 단락(Short) 또는 소프트 브리지(Soft Bridge)등으로 인한 페일이 주종을 이루고 있다. 이와같이 웨이퍼 상태에서의 양질의 쎌이 패키징 후 테스트를 한 후에 상기의 원인들에 의하여 양질의 쎌이 불량 쎌이 되는 것을 미리 스트린(Screen)하기 위한 방법들이 연구되고 있는데, 그 중의 하나가 웨이퍼 번-인(Wafer Bern-In)으로써 트랜지스터(Transistor)를 모든 워드라인에 추가하여 상기의 트랜지스터들을 동시에 인에이블(enable) 또는 디세이블(disable)함으로써 모든 워드라인을 인에이블 또는 디세이블 시킬 수 있게 하여 패키지 테스트시 발생할 수 있는 페일을 미리 웨이퍼 상태에서 스크린함으로써 상기의 요구를 충족할 수 있는 방법이 사용되어지고 있다.

그러나 웨이퍼상에서 테스트를 실시하기 위해서는 테스트 전에 미리 쎌에 백그라운드 라이트(Background Write)를 실시해야 테스트가 가능해지기 때문에 웨이퍼 상태에서의 테스트를 위해서는 모든 핀(Pin)들이 필요하게 됨으로써 일정한 시간내에 많은 량의 다이를 테스트하지 못하게 되는 문제점이 있다.

제1도는 종래 기술에 따른 전압 스트레스 인가 장치의 구성블럭도이다. 제1도를 참조하면, 워드라인 WL1~WLn과 비트라인 BLm,BLmB가 교차하는 곳에 각각 게이트(Gate)와 드레인(Drain)이 접속된 메모리 쎌들(21,22,23,24,25)과, 상기 메모리 쎌의 데이타(Data)를 리이드(Read) 또는 라이트(Write)하기 위한 메모리 쎌을 구성하는 트랜지스터(9,11,13,15,17)들이 일정한 규칙을 갖고 위치하며, 비트라인 BLm과 상보비트라인 BLmB 사이에 상기 메모리 쎌들로부터 리이드된 데이타 또는 외부에서 쎌에 라이트하기 위한 데이타를 센싱하기 위한 피형 센스앰프(10) 및 엔형 센스앰프(8)가 위치하며, 상술한 동작후 비트라인 BLm과 상보비트라인 BLmB를 프리차아지(Precharge) 하기 위한 이퀄라이즈 트랜지스터(Equalize Transistor)(7)를 구비하고 있다. 이때 비트라인 BLm과 상보비트라인 BLmB를 프리차아지 하기 위한 트랜지스터(7)과 상기 비트라인 BLm과 BLmB의 전압레벨(Voltage Level)을 외부전원전압의 절반정도의 비트라인 프리차아지 전압 VBL의 레벨로 보내기위한 트랜지스터(3,5)의 게이트에 인가되는 신호(Gate Signal)로 이퀄라이즈 제어신호 PEQ가 사용되며, 상기 신호 PEQ가 인에이블되면 이퀄라이즈 트랜지스터(7)의 양쪽 노드에 연결된 상기 프리차아지 전압 VBL에 의하여 상기 비트라인 BLm 및 상보비트라인 BLmB는 상기 프리차아지 전압 VBL의 레벨로 프리차아지하게 된다. 이러한 구조로 전 메모리 쎌 어레이(Memory Cell Array)가 인접하여 구성됨으로써 하나의 메모리 어레이를 구성하게 된다.

또한, 각 워드라인 WL의 에지(Edge)에 트랜지스터(30, 40, 50, 60, 70)들을 구비하고 상기 각 트랜지스터(30,40,50,60,70)의 게이트 신호와 소오스(Source)를 각각 한개의 신호로서 제어하게하여 동시에 전 워드라인 WL들을 구비하고 각 트랜지스터들의 게이트 신호와 소오스를 각각 한개의 신호로써 제어하게하여 동시에 전 워드라인 WL을 인에이블 또는 디세이블시킬 수 있다. 상기의 구조에서 자주 발생하는 페일로서는 쎌과 쎌, 워드라인과 워드라인, 비트라인과 비트라인간의 쇼트 브리지(Short Bridge)이다. 종래 기술에 따른 구성방법에서는 테스트 전에 쎌에 데이타 1 또는 데이타 0을 백그라운드 라이트하기 위하여 모든 핀을 사용하여 백그라운드 라이트를 실시하여야하므로 일정한 시간내에 많은 양의 다이를 웨이퍼 번-인 테스트를 실시하는데는 제약이 따르게 되는 문제점이 있다.

따라서, 본 발명의 목적은 트랜지스터의 추가를 통한 워드라인의 인에이블과 디세이블을 다양하게 제어할 수 있게 실현함으로써 최소의 판수로서도 쎌에 백그라운드 라이트를 실시할 수 있게 하여 일정시간내에 많은 양의 다이를 테스트할 수 있을 뿐아니라 다양한 모드의 테스트를 실시할 수 있도록 하는 전압 스트레스 인가장치를 제공함에 있다.

본 발명의 다른 목적은 웨이퍼 번-인시 적은 핀수를 가지고도 원하는 쎌에 원하는 데이타를 백그라운드 라이트 할 수 있도록 함으로써 일정 시간에 많은 양의 다이를 웨이퍼 번-인 할 수 있게 하여 효율적인 웨이퍼 번-인을 실시할 수 있는 전압 스트레스 인가 장치를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 쎌들과, 상기 메모리 쎌에 데이타를 리이드 또는 라이트하기 위한 메모리 쎌 트랜지스터들과, 상기 메모리 쎌 트랜지스터들을 구동하기 위한 다수의 워드라인과, 상기 비트라인과 상보비트라인의 전압레벨을 디벨롭하기 위한 다수개의 비트라인 센스앰프와, 소정의 게이트 신호들이 게이트에 인가되어 구동되며 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 이퀄라이즈 트랜지스터들과, 상기 비트라인과 상보비트라인의 프리차아지 레벨을 공급하기 위한 비트라인 프리차아지 전압라인을 포함하는 반도체 메모리 장치의 전압 스트레스 인가장치에 있어서, 다수개의 상기 워드라인의 한쪽 끝에 각각 한개의 트랜지스터와, 상기 트랜지스터들의 게이트 단자에 동일한 신호가 각각 연결되며 상기 트랜지스터들의 나머지 한쪽 단자들이 한개 또는 그 이상의 조합으로 서로 연결됨을 특징으로 한다.

이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

제2도는 본 발명에 따른 전압 스트레스 인가회로의 구성블럭도이다. 제2도를 참조하면, 워드라인 WL1~WLn들과 비트라인 BL1~BLm들이 교차하는 곳에 각각 메모리 쎌이 일정한 규칙을 갖고 위치하며 각각의 비트라인과 상보비트라인 사이에 상기의 쎌로부터 독출된 데이타 또는 외부에서 쎌에 데이타를 센싱하기 위한 엔형 센스앰프(이하 NSA라 칭함) 및 피형 센스앰프(이하 PSA라 칭함)가 위치하며, 상기의 센싱동작후 비트라인과 상보비트라인을 프리차아지 하기 위한 이퀄라이즈 트랜지스터(27)를 구비하고 있으며, 비트라인과 상보비트라인의 이퀄라이즈 트랜지스터(27)의 게이트 신호로 이퀄라이즈 제어신호 PEQ가 사용되고, 상기 비트라인을 비트라인 프리차아지 전압 VBL 레벨로 프리차아지하기 위한 트랜지스터(23)과 (25)의 소오스단에는 상기 비트라인 프리차아지 전압 VBL이 연결되어 있다. 또한 각각의 상기 워드라인 WL1~WLn의 한쪽 끝에는 트랜지스터(130, 140, 150, 160~170)이 위치하여 있으며 상기 트랜지스터들을 제어하는 게이트 신호 WBE가 준비되어 있다. 상기 트랜지스터들은 4N-3,4N-2,4N-1,4N(N=1,2,3,...,N)의 워드라인에 연결된 트랜지스터들끼리 다른 한쪽 단자가 연결되어 있으며, 상기 4개의 단자는 각각 신호 PWBE0,PWBE1,PWBE2,PWBE3에 각각 연결되어 있다.

메모리 쎌에 백그라운드 데이타 1을 인가하는 방법은 상기 신호 WBE에 논리 하이레벨을 인가하여 WL1,WL2,WL3,...,WLm의 에지(Edge)에 연결되어 있는 엔모오스 트랜지스터들을 모두 인에이블시키고 상기 이퀄라이즈 제어신호 PEQ는 계속 논리 로우레벨을 유지하게 된다. 그리고, 신호 PWBE0,PWBE3에 논리 하이레벨을 인가함으로써 상기의 신호들과 연결되어 있는 모든 WL을 인에이블시킨다. 신호 PWBE1과 BWBE2에 연결된 트랜지스터를 통하여 관련된 WL들은 논리 로우상태를 가지게 된다. 그리고 난 후에 상기 이퀄라이즈 제어신호 PEQ를 인에이블시켜 비트라인과 상보비트라인에 연결되어 있는 이퀄라이즈 트랜지스터를 통하여 상기 비트라인 프리차아지 전압 VBL에 하이 바이어스(High Bias)를 인가함으로써 쎌(31, 34, 35)등에 데이타 1이 라이트되도록 한 후 상기 NSA 및 PSA를 구동시켜 비트라인이 논리 하이레벨이 되고 상보비트라인이 논리 로우레벨이 되게하여 비트라인에 연결되어 있는 쎌에 대하여 셀 스트레스를 수행하게 되며 아울러 이렇게 함으로써 비트라인과 상보비트라인간의 전압 레벨이 큰 차이가 보이게 되어 비트라인과 비트라인 사이에 존재할 수 있는 쇼트 브리지를 발견할 수 있게 된다.

또한 메모리 쎌에 백그라운드 데이타 0을 인가하는 방법은 상기 WBE에 논리 하이레벨을 인가하여 WL1~WLm의 에지(Edge)에 연결되어 있는 엔모오스 트랜지스터들을 모두 인에이블 시키고 상기 신호 PEQ는 계속 논리 로우레벨을 유지하게 한다. 상기 신호 PWBE1,PWBE2에 논리 하이레벨을 인가함으로써 상기의 신호들과 연결되어 있는 모든 워드라인을 인에이블시킨다. 또한 상기 신호 PWBE0,PWBE3에 논리 로우레벨을 인가함으로써 상기 신호 PWBE0과 PWBE3에 연결된 트랜지스터는 논리 로우상태를 가지게 된다. 그리고 난 후에 상기 신호 PEQ를 인에이블시켜서 비트라인과 상보비트라인에 연결되어 있는 이퀄라이즈 트랜지스터를 통하여 비트라인 프리차아지 전압 VBL에 하이 바이어스를 인가함으로써 쎌(32, 33)등에 데이터 0이 라이트되도록 한 후 상기 NSA(80)과 PSA(100)을 구동시켜 상보비트라인이 논리 하이레벨이 되고 비트라인이 논리 로우레벨이 되게하여 상보비트라인에 연결되어 있는 쎌에 대하여 쎌 스트레스를 수행하게 되며 아울러 이렇게 함으로써 비트라인과 상보비트라인간의 전압 레벨이 큰 차이를 보이게 되어 비트라인과 비트라인간에 존재할 수 있는 쇼트 브리지를 발견할 수 있게 된다.

전술한 바와같이, 상기 신호 PWBE1과 PWBE3만을 또는 PWBE2와 PWBE4를 인가하여 홀수번째(odd) 워드라인 또는 짝수번째(even) 쎌만을 인에이블시켜 홀수번째 워드라인과 짝수번째 워드라인간에 존재할 수 있는 워드라인과 워드라인간의 쇼트 브리지등을 발견할 수 있으며, 상기 신호 PWBE1~PWBE4의 여러가지 조합에 의하여 종래의 방식에서 수행할 수 없었던 다양한 패턴(Pattern)의 테스트를 적은 수의 핀수로도 가능하게 되는 효과가 있다. 또한, 본 발명에서는 상기 워드라인 WL1~WLn의 한쪽 끝에 신호 WBE에 의해 제어되는 트랜지스터(130,140,150,160~170)으로 인해 워드라인 WL1~WLn의 인에이블과 디스에이블을 다양하게 콘트롤 할 수 있으므로, 최소의 핀으로도 셀 백그라운드 라이트를 실시할 수 있게 하여 일정 시간 내에 많은 양의 다이를 테스트 할 수 있는 효과가 있습니다.

상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (3)

1. 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 쎌들과, 상기 메모리 쎌에 데이타를 리이드 또는 라이트하기 위한 메모리 쎌 트랜지스터들과, 상기 메모리 쎌 트랜지스터들을 구동하기 위한 다수의 워드라인과, 상기 비트라인과 상보비트라인의 전압레벨을 디벨롭하기 위한 다수개의 비트라인 센스앰프와, 소정의 게이트 신호들이 게이트에 인가되어 구동되며 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 이퀄라이즈 트랜지스터들과, 상기 비트라인과 상보비트라인의 프리차아지 레벨을 공급하기 위한 비트라인 프리차아지 전압라인을 포함하는 반도체 메모리 장치의 전압 스트레스 인가 장치에 있어서: 다수개의 상기 워드라인의 한쪽 끝에 각각 한개의 트랜지스터와; 상기 트랜지스터들의 게이트 단자에 동일한 신호가 각각 연결되며 상기 트랜지스터들의 나머지 한쪽 단자들이 한개 또는 그 이상의 조합으로 서로 연결됨을 특징으로 하는 반도체 메모리 장치의 전압 스트레스 인가 장치.
2. 제1항에 있어서, 상기 트랜지스터들이 각각 한쪽 단자를 2의 정수제곱의 갯수로 나누어짐을 특징으로 하는 반도체 메모리 장치의 전압 스트레스 인가장치.
3. 제1항에 있어서, 상기 트랜지스터가 엔형 모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치의 전압 스트레스 인가 장치.