KR930010980A - 데이터와 패리티비트를 기억하는 반도체 기억장치 - Google Patents

데이터와 패리티비트를 기억하는 반도체 기억장치 Download PDF

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Abstract

DRAM은 복수의 제1메모리 어레이(AR2－AR9)와 제2메모리 어레이(AR1)를 포함한다.
복수의 제1메모리 어레이(AR2－AR9)은 2개선으로 배열된다. 제2메모리 어레이(AR1)는 메모리 어레이(AR2－AR9)를 포함하는 영역의 한 단부측에 제공된다.
각 제1메모리 어레이(AR2－AR9)는 4개블록(B1－B4)로 분할되고, 그리고 1/4분할 동작을 실행한다.
제2메모리 어레이는 4개블록(B1a,B2a,B1b,B2b)로 분할되고 그리고 1/2분할 동작을 실행한다.
DRAM의 리프레쉬 동작은 1024리프레쉬 사이클과 그리고 512리프레쉬 사이클로 전환될 수 있다.
각 제1메모리 어레이(AR2－AR9)는 1024워드선을 포함하고, 그리고 제2메모리 어레이(AR1)는 512리프레쉬사이클에 대응하는 512 워드선을 포함한다.

Description

데이터와 패리티비트를 기억하는 반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 의한 DRAM의 전체구성을 설명하는 블록도.
제7도는 본 발명의 제2실시예에 의한 DRAM의 주요부분의 레이아우트를 설명하는 블록도.
제8도는 본 발명의 제3실시예에 의한 DRAM의 주요부분의 레이아우트를 설명하는 블록도.

Claims (14)

  1. 복수의 제1메모리 어레이를 포함하는 적어도 각 2개의 열로 배열되는 복수의 제1메모리 어레이(AR2－AR9)와, 제2메모리 어레이(AR1)와, 그리고 병렬의 상기 제1과 제2메모리 어레이를 액세스하는 어드레싱 수단(RD1－RD5, CD1, CD2)을 포함하는 칩에 형성되는 반도체 기억장치에 있어서, 각 상기 복수의 제1메모리 어레이(AR2－AR9)는 복수의 열에 배열되는 제1메모리셀(MC)을 포함하고 그리고 분할 동작을 위해 열 방향으로 배열되는 블록(B1－B4)의 제1수로 분할되고, 상기 제2메모리 어레이(AR1)는 상기 제1메모리 어레이(AR2－AR9)에 상기 제1메모리 셀의 열로 정렬되는 제2메모리 셀(MC)의 복수의 열을 포함하고, 그리고 분할동작을 위해 열방향으로 배열되는 블록(B1a, B1b, B2a, B2b)로 분활되고, 상기 제2수는 상기 제1수의 반보다 크지않고 그리고 상기 제1메모리셀(MC)은 블록(B1－B4)의 각 상기 제1수에 포함되고 그리고 상기 제2메모리 셀(MC)는 같은 수의 행에 배열되는 블록(B1a,B1b;B2a,B2b)의 각 상기 제2수에 포함되는 반도체 기억장치.
  2. 제1항에 있어서, 상기 어드레싱 수단(RD1－RD4, CD1, CD2)은 상기 복수의 제1메모리 어레이(AR2－AR9)와 상기 제2메모리 어레이(AR1)의 상기 분할동작을 제어하는 반도체 기억장치.
  3. 제1항에, 있어서, 상기 복수의 제1메모리 어레이(AR2－AR9)에 대응하여 제공되는 복수의 제1입추력선 군을 포함하고 그리고 각각은 대응하는 메모리 어레이의 블록(B1－B4)에서부터 데이터를 입출력하는 복수의 제1입출력선(L2a,L2b;L9a,L9b)을 포함하고 있고, 상기 제2메모리 어레이(AR1)에 대응하고 그리고 상기 제2메모리 어레이(AR1)의 블록(B1a,B1b;B2a,B2b)에 부터 데이터를 입출력하는 복수의 제2입출력선을 포함하여 제공되는 제2입출력선 군(L1a, L1b)을 포함하고, 상기 복수의 제1메모리 어레이(AR2－AR9)에 대응하여 제공되는 복수의 제1그로벌 입출력선(GIO2;GI09)을 포함하고, 상기 제2메모리어레이(AR1)에 대응하여 제공되는 제2그로벌 입출력선(GI01)을 포함하고, 대응하는 제1그로벌 입출력선(GI02, GI09)에 대응하는 제1입출력선 군에 포함되는 복수의 제1입출력선(L2a,L2b;L9a,L9b)중 어느것을 선택적으로 접속하는 각 상기 복수의 제1메모리 어레이(AR2－AR9)에 대응하게 제공되는 복수의 제1스위치 수단(S2a,S2b;S9a,S9b)을 포함하고, 그리고 상기 제2그로벌 입출력선(GI01)에 상기 제2입출력선 군에 포함되는 복수의 제2입출력선(L1a,L1b)중 어느것을 선택적으로 접속하는 상기 제2메모리 어레이(AR1)에 대응하게 제공되는 제2스위치수단(S1a, Slb, S1c)을 포함하는 반도체기억장치.
  4. 제3항에 있어서, 각 제1입출력선군에 포함되는 각 복수의 제1입출력선(L2a,L2b,L9a,L9b)은 인접한 2개블록(B1,B2;B3;B4)에 공통으로 제공되고, 그리고 상기 제2입출력선 군에 포함되는 각 복수의 제2입출력선(L1a,L1b)은 인접한 2개 블록(B1a,B2a;B1b,B2b)에 공통으로 제공되는 반도체 기억장치.
  5. 제4항에 있어서, 각 제1메모리 어레이(AR2－AR9)의 블록(B1－B4)의 각 상기 제1수는, 제1메모리셀의 상기 복수의 열에 대응하게 제공되어 대응하는 열에 제1메모리셀에 접속되는 복수의 비트선과, 제1메모리셀의 상기 복수의 행에 대응하게 제공되어 그리고 제1메모리셀의 대응하는 행에 접속되는 복수의 워드선(WL1－WL256;WL257－WL512)을 포함하고 그리고, 상기 제2메모리 어레이(AR1)의 블록(BL1, BL1b;BL2a,BL2b)의 각 상기 제2수는 제2메모리셀의 상기 복수의 열에 대응하여 제공되어 제2메모리셀의 대응하는 열에 각각 접속되는 복수의 비트선과, 제2메모리셀의 상기 복수의 행에 대응하게 제공되어 그리고 제2메모리셀의 대응하는 행에 각각 접속되는 복수의 워드선(WL1－WL256;WL257－WL512)을 포함하고 그리고 상기 복수의 비트선은 복수의 비트선 쌍을 형성하고 그리고 각 비트선 쌍은 대응하는 제2입출력선에 결합되는 반도체 기억장치.
  6. 제5항에 있어서, 각 상기 복수의 제1입출력선(L2a,L2b;L9a,L9b)은 제1과 제2입출력선 쌍(LI00,LI01)을 포함하고, 상기 제1입출력선 쌍(LI00)은 대응하는 블록의 모든 다른 비트선 쌍에 결합되고, 상기 제2입출력선 쌍(LI01)은 대응하는 블록의 잔존 모든 다른 비트선쌍에 결합되고, 각 상기 복수의 제2입출력선(L1a,L1b)은 제1과 제2입출력선 쌍(LI00,LI01)을 포함하고, 상기 제1입출력선 쌍(LI00)은 대응하는 블록의 모든 다른 비트선 쌍에 결합되고, 그리고 상기 제2입출력선 쌍(LI01)은 대응하는 블록의 잔존하는 모든 라는 비트선 쌍에 결합되는 반도체 기억장치.
  7. 제5항에 있어서, 상기 어드레싱 수단은 각 열에 제공되고 제2메모리 어레이(AR1)의 상기 대응하는 제1메모리 어레이(AR2－AR5;AR6－AR9)의 복수의 비트선 쌍중 어느것을 선택하는 상기 제2메모리 어레이(AR1)의 대응하는 부분과 각 열에 배열되는 제1메모리 어레이(AR2－AR5;AR6－AR9)에 공통으로 제공되는 복수의 선택수단(CD1,CD2)을 포함하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 복수;의 제1메모리 어레이(AR2－AR9)는 영역을 형성하는 제1메모리 어레이에 제공되고, 상기 복수의 선택수단(CD1,CD2)은 영역을 형성하는 상기 제1메모리 어레이의 한 단부 인근 영역을 형성하는 선택수단에 제공되고, 그리고 상기 제2메모리 어레이(AR1)는 영역을 형성하는 상기 제1메모리 어레이의 다른 단부 인근 영역을 형성하는 제2메모리 어레이에 제공되는 반도체 기억장치.
  9. 제5항에 있어서, 각 열의 제1메모리 어레이(AR2－AR5;AR6－AR9)는 제1과 제2군으로 분할되고, 상기 제2메모리 어레이(AR2)의 블록(B1a,Blb;B2a,B2b)은 상기 제1과 제2군에 대응하는 2개군으로 분할되고, 그리고 각 상기 복수의 선택수단은 상기 제1군에 속하는 제1선택수단(CD1;CD2)과 상기 제2군에 속하는 제2선택수단(CD3;CD4)을 포함하는 반도체 기억장치.
  10. 제9항에 있어서, 제l메모리 어레이(AR2,AR3;AR8,AR9)의 상기 제1군은 영역을 형성하는 제1메모리 어레이에 제공되고, 메모리 어레이(AR,AR5;AR6,AR7)의 상기 제2군의 영역을 형성하는 제2메모리 어레이에 제공되고, 상기 제1과 제2선택수단(CD1,CD2;CD3,CD4)은 영역을 형성하는 상기 제1과 제2메모리 어레이 사이에 영역을 형성하는 선택수단에 제공되고, 상기 제1군에 속하는 상기 제2메모리 어레이의 상기 대응하는 부분(AR1A)는 영역을 형성하는 상기 제1메모리 어레이에 관련되는 영역을 형성하는 상기 선택수단에 대향하는 측에 영역을 형성하는 제3메모리 어레이에 제공되고, 그리고 상기 제2군에 속하는 상기 제2메모리 어레이의 상기 대응하는 부분(AR1B)는 영역을 형성하는 상기 제2메모리 어레이에 관련되는 영역을 형성하는 상기 선택수단에 대향하는 쪽에 영역을 형성하는 제4메모리 어레이에 제공되는 반도체 기억장치.
  11. 제1항에 있어서, 사이클의 제3수를 가지는 제1리프레쉬 동작과 사이클의 제4수를 가지는 제2리프레쉬 동작을 선택적으로 실행할 수 있는 리프레쉬 수단(15)와, 상기 제4수는 상기 제3수 보다 더 작고, 행의 상기 제3수에 배열되는 각 상기 복수의 제1메모리 어레이(AR2－AR9)에 포함되는 복수의 제1메모리 셀(MC)와 그리고, 행의 상기 제4수에 배열되는 상기 제2메모리 어레이(AR1)에 포함되는 복수의 제2메모리셀(MC)을 더욱 포함하는 반도체 기억장치.
  12. 제1항에 있어서, 상기 적어도 2개 열은 2m열이고, 그리고 m은 양의 정수를 표시하고, 상기 제1수;는 4mn이고 n은 양의 정수를 표시하고, 그리고 상기 제2는 2n인 반도체 기억장치. .
  13. 제1과 제2쌍의 측면을 가지고 상기 제1쌍의 측면은 계속적으로 병렬이고 상기 제2쌍의 측면은 계속적으로 병렬로 되는 반도체 칩(10)에 형성되는 반도체 기억장치가 양의 정수를 표시하는 m으로 상기 제2쌍의 측면과 병렬로 2m선으로 배열되는 복수의 제1메모리 어레이(AR2－AR9)와, 제2메모리 어레이(AR1)과, 그리고 상기 제2메모리 어레이와 병렬의 각 상기 제1메모리 어레이를 액세스하는 어드레싱 수단(RD1－RD5, CD1, CD2)를 포함하는 반도체 기억장치에 있어서, 각 상기 복수의 제1메모리 어레이(AR2－AR9)는 복수의 열과 복수의 행으로 배열되는 메모리 셀(MC)을 포함하고 그리고 양의 정수를 표시하는 n로 상기 제2쌍의 측면과 병렬로 배열되는 4mn블록(B1－B4)로 분할되고, 상기 제2메모리 어레이(AR1)는 제1메모리 어레이(AR2－AR9)의 상기 2m선의 각 열로 정렬되는 메모리셀(MC)의 복수의 열을 포함하고, 그리고 상기 제2쌍의 측면과 병렬로 배열되는 2n블록(B1a,B1b;B2a,B2b)으로 분할되고, 그리고 상기 각 4mn블록(B1－B4)에 포함되는 상기 메모리(MC)과 상기 2n블록(B1a,Blb;B2a,B2b)에 포함되는 상기 메모리 셀(MC)은 같은 수의 행으로 배열되는 반도체 기억장치.
  14. 제13항에 있어서, 상기 어드레싱 수단(RD1－RD4,CD1,CD2)은 상기 복수의 제1메모리 어레이(AR1－AR9)와 상기 제2메모리 어레이(AR1)의 상기 분할 동작을 제어하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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