JPH01134632A - 計算機の異常検出回路 - Google Patents
計算機の異常検出回路Info
- Publication number
- JPH01134632A JPH01134632A JP62293642A JP29364287A JPH01134632A JP H01134632 A JPH01134632 A JP H01134632A JP 62293642 A JP62293642 A JP 62293642A JP 29364287 A JP29364287 A JP 29364287A JP H01134632 A JPH01134632 A JP H01134632A
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- Japan
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- ram
- abnormality
- cpu
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- Pending
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- 230000005856 abnormality Effects 0.000 title claims abstract description 26
- 238000001514 detection method Methods 0.000 claims description 21
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は計算機の中央演算処理装置の異常検出回路に
関するものである。
関するものである。
第３図は例えば特開昭６２−３２５４４号公報に記載さ
れている従来の計算機の異常検出回路の構成例を示すブ
ロック図である。
れている従来の計算機の異常検出回路の構成例を示すブ
ロック図である。
第３図において１は計算機本体、１０は前記計算機本体
１の中央演算処理装置（以下［ＣＰ ＵＪという）、１
１はリードオンリメモリ（以下［ＲＯＭＪという）、１
２はランダムアクセスメモリ（以下「ＲＡＭＪという）
、１３は補助メモリ、１４は不正書込検出回路であり、
これらは前記ＣＰＵ１０とバス１６を介し互いに接続さ
れている。
１の中央演算処理装置（以下［ＣＰ ＵＪという）、１
１はリードオンリメモリ（以下［ＲＯＭＪという）、１
２はランダムアクセスメモリ（以下「ＲＡＭＪという）
、１３は補助メモリ、１４は不正書込検出回路であり、
これらは前記ＣＰＵ１０とバス１６を介し互いに接続さ
れている。
次に上述した計算機の異常検出回路の動作について説明
する。
する。
ＣＰＵ１０は電源投入直後はＲＯＭ１１内にストアされ
ているプログラムを実行していき、該プログラムに従っ
て補助メモリ１３より演算処理プログラムのコードを読
出し、そのコードをＲＡＭ１２内のあらかじめ決められ
た番地にストアする（いわゆるブート動作を行なう）。
ているプログラムを実行していき、該プログラムに従っ
て補助メモリ１３より演算処理プログラムのコードを読
出し、そのコードをＲＡＭ１２内のあらかじめ決められ
た番地にストアする（いわゆるブート動作を行なう）。
ＲＡＭ１２内へのこのプログラムコードのストア完了後
は、ＣＰＵ１０はＲＡＭ１２内のプログラムを実行し、
ＲＡＭ１２内のコードエリア以外の領域に演算データの
書込み及び読出しを行ないながら演算処理を実行してい
く。
は、ＣＰＵ１０はＲＡＭ１２内のプログラムを実行し、
ＲＡＭ１２内のコードエリア以外の領域に演算データの
書込み及び読出しを行ないながら演算処理を実行してい
く。
不正書込検出回路１４はバス１６の状態を常に監視し、
ＣＰＵ１０がＲＯＭ１１に対してデータ書込アクセスを
実行したときに計算機異常信号１４ａを論理レベル″１
”とする。しかして、ブート動作完了後においては、Ｃ
ＰＵ１０のプログラム実行が正常に行なわれていれば、
書込アクセスは常にＲＡＭ１２のコードエリア以外のデ
ータエリアに対してしか発生しないため、万一、計算機
異常信号１４ａの論理レベルが”１″となった場合には
、ＣＰＵ１０のプログラム実行に何らかの異常、即ち、
ＲＯＭ１１のアンセスが発生したと判断でき、本信号を
外部の警報装置などに接続することで計算機本体１の異
常検出が可能となる。
ＣＰＵ１０がＲＯＭ１１に対してデータ書込アクセスを
実行したときに計算機異常信号１４ａを論理レベル″１
”とする。しかして、ブート動作完了後においては、Ｃ
ＰＵ１０のプログラム実行が正常に行なわれていれば、
書込アクセスは常にＲＡＭ１２のコードエリア以外のデ
ータエリアに対してしか発生しないため、万一、計算機
異常信号１４ａの論理レベルが”１″となった場合には
、ＣＰＵ１０のプログラム実行に何らかの異常、即ち、
ＲＯＭ１１のアンセスが発生したと判断でき、本信号を
外部の警報装置などに接続することで計算機本体１の異
常検出が可能となる。
従来の計算機の異常検出回路は以上のように構成されて
いるので、ＲＡＭＩ Ｚ内のコードエＩＪ ７に対して
万一データ書込アクセスが発生しても計算機異常信号１
４ａが論理レベル”１′″とならないため、異常の発生
を瞬時に検出することができないという問題点があった
。
いるので、ＲＡＭＩ Ｚ内のコードエＩＪ ７に対して
万一データ書込アクセスが発生しても計算機異常信号１
４ａが論理レベル”１′″とならないため、異常の発生
を瞬時に検出することができないという問題点があった
。
この発明は上記のような問題点を解消するためになされ
たもので、ブート動作完了後に、ＲＡＭのコードエリア
がデータ書込アクセスされる計算機の異常発生を瞬時に
検出できる計算機の異常検出回路を得ることを目的とす
る。
たもので、ブート動作完了後に、ＲＡＭのコードエリア
がデータ書込アクセスされる計算機の異常発生を瞬時に
検出できる計算機の異常検出回路を得ることを目的とす
る。
この発明に係る計算機の異常検出回路は、ｃｐＵがＲＡ
Ｍのコードエリア（特定アドレス領域）に対してブート
動作完了後にデータ書込アクセスを行なうと、所定スイ
ッチの出力状態にしたがりて計算機異常信号を直ちに発
生する不正書込検出回路を備えたものである。
Ｍのコードエリア（特定アドレス領域）に対してブート
動作完了後にデータ書込アクセスを行なうと、所定スイ
ッチの出力状態にしたがりて計算機異常信号を直ちに発
生する不正書込検出回路を備えたものである。
この発明における計算機の異常検出回路は、ＲＡＭ内の
コードエリア（特定アドレス領域）に対しブート動作完
了後において書込アクセスが行なわれると、計算機の異
常が直ちに不正書込検出回路によって検出され、その異
常の発生が瞬時に検出されるものである。
コードエリア（特定アドレス領域）に対しブート動作完
了後において書込アクセスが行なわれると、計算機の異
常が直ちに不正書込検出回路によって検出され、その異
常の発生が瞬時に検出されるものである。
以下、この発明の一実施例を図について説明する。
第１図において１は計算機本体、１１はＲＯＭ。
１２はＲＡＭ、１３は補助メモリ、１６はバスである。
これらは第３図に同一符号で付した従来のものと同一、
又は相当部分であるため詳細な説明は省略する。なお、
ＲＡＭ１２内の１２ａはコードエリア、１２ｂはデータ
エリアである。
又は相当部分であるため詳細な説明は省略する。なお、
ＲＡＭ１２内の１２ａはコードエリア、１２ｂはデータ
エリアである。
２０はＣＰＵｌ０の後述する異常動作を検出するための
不正書込検出回路、２１は入力ボートであり、これらは
前記バス１６にそれぞれ接続されている。２２はスイッ
チであり、そのスイッチ状態を示す信号２２ａが前記不
正書込検出回路２０及び入力ボート２１に入力する接続
となっている。
不正書込検出回路、２１は入力ボートであり、これらは
前記バス１６にそれぞれ接続されている。２２はスイッ
チであり、そのスイッチ状態を示す信号２２ａが前記不
正書込検出回路２０及び入力ボート２１に入力する接続
となっている。
スイッチ２２は計算機本体１の立ち上げを行なうオペレ
ータが操作するスイッチで、その選択状態により出力信
号２２ａの論理レベルが変化する。
ータが操作するスイッチで、その選択状態により出力信
号２２ａの論理レベルが変化する。
すなわち”ＬＯＡＤＮ側が選択されてれば信号２２ａを
第１の状態の論理レベル”０″に、”ＥＸＥｃ”側が選
択されていれば信号２２ａを第２の状態の論理レベル″
′１”とする。
第１の状態の論理レベル”０″に、”ＥＸＥｃ”側が選
択されていれば信号２２ａを第２の状態の論理レベル″
′１”とする。
不正書込検出回路２０はＣＰＵ１０動作中は常にバス１
６の状態を監視し、 （Ａｌ（！！号２２ａの論理レベルが”０”のときはＣ
ＰＵｌ０がＲＯＭ１１に対してデータ書込アクセスを行
なったときにのみ計算機異常信号２０ａを論理レベル″
１′とし、 （Ｂ） 信号２２ａの論理レベルが”１”のときはＣ
ＰＵ１０がＲＯＭ１１あるいはＲＡＭ１２内のコードエ
リア１２ａにデータ書込アクセスを行なったとき計算機
異常信号２０ａを論理レベル“１′″ とする。
６の状態を監視し、 （Ａｌ（！！号２２ａの論理レベルが”０”のときはＣ
ＰＵｌ０がＲＯＭ１１に対してデータ書込アクセスを行
なったときにのみ計算機異常信号２０ａを論理レベル″
１′とし、 （Ｂ） 信号２２ａの論理レベルが”１”のときはＣ
ＰＵ１０がＲＯＭ１１あるいはＲＡＭ１２内のコードエ
リア１２ａにデータ書込アクセスを行なったとき計算機
異常信号２０ａを論理レベル“１′″ とする。
機能を有する。
次に、上記実施例の動作を第２図のフローチャートを参
照にして説明する。ＣＰＵ１０は電源投入直後に補助メ
モリ１３より演算処理プログラムのコードを読み出し、
ＲＡＭ１２内のコードエリア１２ａにストアする、ステ
ップ８Ｔ（１１のいわゆるブート処理を行なう。ブート
処理が完了するとＣＰＵ１０はステップ５Ｔ（２）の処
理により、入力ボート２１を介してスイッチ２２の状態
を読み、即ち、信号２２ａの論理レベルが′Ｏ″か１″
か判断し、スイッチ２２がＬＯＡＤ側に選択されていれ
ば（′０″ ）、ＥｘＥｃ側が選択されるまで次の処理
には進まない。
照にして説明する。ＣＰＵ１０は電源投入直後に補助メ
モリ１３より演算処理プログラムのコードを読み出し、
ＲＡＭ１２内のコードエリア１２ａにストアする、ステ
ップ８Ｔ（１１のいわゆるブート処理を行なう。ブート
処理が完了するとＣＰＵ１０はステップ５Ｔ（２）の処
理により、入力ボート２１を介してスイッチ２２の状態
を読み、即ち、信号２２ａの論理レベルが′Ｏ″か１″
か判断し、スイッチ２２がＬＯＡＤ側に選択されていれ
ば（′０″ ）、ＥｘＥｃ側が選択されるまで次の処理
には進まない。
計算機のオペレータがスイッチ２２を操作しＥｘＥｃ側
が選択されるようになると、信号２２ａは＃１″として
出力されるようＫなり、ＣＰＵｌ０はステップ５Ｔ（３
）の処理を開始してＲＡＭ１２のコードエリア１２ａ内
の演算処理プログラムを実行開始し、ＲＡＭ１２内のデ
ータエリア１２ｂに対し演算データの書込み及び読出し
を行ないながら演算処理を行なっていく。
が選択されるようになると、信号２２ａは＃１″として
出力されるようＫなり、ＣＰＵｌ０はステップ５Ｔ（３
）の処理を開始してＲＡＭ１２のコードエリア１２ａ内
の演算処理プログラムを実行開始し、ＲＡＭ１２内のデ
ータエリア１２ｂに対し演算データの書込み及び読出し
を行ないながら演算処理を行なっていく。
すなわち第２図のブート処理中は信号２２ａが０”であ
るため、不正書込検出回路２ｏはｃｐＵＩＱがＲＯＭ１
１に対し書込みアクセスを行なった場合のみ計算機異常
信号２０ａを“１”とし、また第２図のブート処理後の
演算処理中は信号２２ａが”１”であるため、不正書込
検出回路２ｏはＣＰＵ１０がＲＯＭ１１あるいはＲＡＭ
１２内のコードエリア１２ａに対し書込アクセスを行な
った場合のみ信号２０ａを”１”とする。
るため、不正書込検出回路２ｏはｃｐＵＩＱがＲＯＭ１
１に対し書込みアクセスを行なった場合のみ計算機異常
信号２０ａを“１”とし、また第２図のブート処理後の
演算処理中は信号２２ａが”１”であるため、不正書込
検出回路２ｏはＣＰＵ１０がＲＯＭ１１あるいはＲＡＭ
１２内のコードエリア１２ａに対し書込アクセスを行な
った場合のみ信号２０ａを”１”とする。
ＣＰＵ１０が正常であれば、ブート処理中にＲＯＭＩ
１に対して書込アクセスを発生することはないし、また
演算処理中はＲＯＭ１１あるいはＲＡＭ１２内の占−ド
エリア１２ａに書込アクセスを発生することがないため
、計算機異常信号２゜ａの論理レベルが”１″になった
ことを外部の警報装置（図示路）によって警報すること
により、計算機の異常を速かに検出できることになる。
１に対して書込アクセスを発生することはないし、また
演算処理中はＲＯＭ１１あるいはＲＡＭ１２内の占−ド
エリア１２ａに書込アクセスを発生することがないため
、計算機異常信号２゜ａの論理レベルが”１″になった
ことを外部の警報装置（図示路）によって警報すること
により、計算機の異常を速かに検出できることになる。
以上のように、この発明によれば、計算機のＲＡＭにス
トアされているプログラムコードの記憶領域についても
不正書込検出を行なうように構成したので、計算機の異
常をより確実に検出できる異常検出回路が得られる効果
がある。
トアされているプログラムコードの記憶領域についても
不正書込検出を行なうように構成したので、計算機の異
常をより確実に検出できる異常検出回路が得られる効果
がある。
第１図はこの発明の一実施例による計算機の異常検出回
路を示すブロック図、第２図は上記実施例の動作を説明
するフローチャート、第３図は従来の計算機の異常検出
回路を示すブロック図である。 図において１は計算機本体、１ｏはＣＰＵ（中央演算処
理装置）、１１はＲＯＭ （ｌｊ−ドオンリメモリ）、
１２はＲＡＭ （ランダムアクセスメモリ）、ｊ２ａは
コードエリア（特定アドレス領域）、２０ａは計算機異
常信号、２２はスイッチを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代１人 弁□＋、ＥＩ３ 澤 博 ９１；□１１゛１ （外２名） − 第２図
路を示すブロック図、第２図は上記実施例の動作を説明
するフローチャート、第３図は従来の計算機の異常検出
回路を示すブロック図である。 図において１は計算機本体、１ｏはＣＰＵ（中央演算処
理装置）、１１はＲＯＭ （ｌｊ−ドオンリメモリ）、
１２はＲＡＭ （ランダムアクセスメモリ）、ｊ２ａは
コードエリア（特定アドレス領域）、２０ａは計算機異
常信号、２２はスイッチを示す。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人 三菱電機株式会社 代１人 弁□＋、ＥＩ３ 澤 博 ９１；□１１゛１ （外２名） − 第２図
Claims (1)
- 中央演算処理装置と、この中央演算処理装置が実行する
所定プログラムを記憶するリードオンリメモリと、ブー
ト動作時に前記所定プログラムにしたがって演算処理プ
ログラムのコードが特定アドレス領域に書込まれるラン
ダムアクセスメモリとを備えた計算機の異常検出回路に
おいて、所定スイッチと、前記中央演算処理装置によっ
て前記リードオンリメモリ、及び前記ランダムアクセス
メモリの特定アドレス領域に対しそれぞれデータ書込ア
クセスが発生したことを検出すると共に、前記ブート動
作時において前記所定スイッチの出力が第１の状態にあ
るときには前記リードオンリメモリに対するデータ書込
アクセスが発生したことを検出した場合、及び前記ブー
ト動作終了後において前記所定スイッチの出力が第２の
状態にあるときには前記リードオンリメモリ、及びラン
ダムアクセスメモリの特定アドレス領域に対するデータ
書込アクセスが発生したことを検出した場合にそれぞれ
、計算機異常信号を出力する不正書込検出回路とを備え
たことを特徴とする計算機の異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293642A JPH01134632A (ja) | 1987-11-20 | 1987-11-20 | 計算機の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62293642A JPH01134632A (ja) | 1987-11-20 | 1987-11-20 | 計算機の異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134632A true JPH01134632A (ja) | 1989-05-26 |
Family
ID=17797355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62293642A Pending JPH01134632A (ja) | 1987-11-20 | 1987-11-20 | 計算機の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265048A (en) * | 1990-03-05 | 1993-11-23 | Mitysubishi Denki Kabushiki Kaisha | Semiconductor storage device and method of accessing the same |
-
1987
- 1987-11-20 JP JP62293642A patent/JPH01134632A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5265048A (en) * | 1990-03-05 | 1993-11-23 | Mitysubishi Denki Kabushiki Kaisha | Semiconductor storage device and method of accessing the same |
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