KR0180447B1 - 메모리 셀 회로의 배열 및 배선 - Google Patents

메모리 셀 회로의 배열 및 배선 Download PDF

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Abstract

PMOS 트랜지스터는 트랜지스터 어레이의 제3행의 제7열과 제8열 내의 PMOS 트랜지스터로서 형성된다.
PMOS 트랜지스터의 드레인 영역은 PMOS 트랜지스터의 드레인 영역과 공유된다.
PMOS 트랜지스터는 트랜지스터 어레이의 영역을 증가시키지 않고서도 PMOS 트랜지스터에 평형하게 연결될 수 있다.
판독 비트 라인으로부터 보여진 연결 용량은 PMOS 트랜지스터가 제공되지 않는 경우에 비해 증가하지 않으며, 결국 판독 비트 라인을 H로 구동하는 능력이 증가된다.

Description

메모리 셀 회로의 배열 및 배선
제1도는 제2도 내지 제 4도와 관련하여 본 발명의 제 1 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제2도는 제 1도, 제3도 및 제4도와 관련하여 본 발명의 제 1 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제3도는 제1도, 제2도 및 제4도와 관련하여 본 발명의 제 1 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제4도는 제1도 및 제4도와 관련하여 본 발명의 제 1 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제5도는 AND-NOR 합성 회로(16)의 구성을 도시하는 회로도.
제6도는 제7도 내지 제9도와 관련하여 본 발명의 제 2 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제7도는 제6도, 제8도 및 제9도와 관련하여 본 발명의 제 2 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제8도는 제6도, 제7도 및 제9도와 관련하여 본 발명의 제 2 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제9도는 제6도 내지 제8도와 관련하여 본 발명의 제 2 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제10도는 메모리 셀 회로(177b)의 구성을 도시하는 회로도.
제11도는 제12도와 관련하여 메모리 셀 회로(177c)의 구성을 도시하는 회로도.
제12도는 제11도와 관련하여 메모리 셀 회로(177c)의 구성을 도시하는 회로도.
제13도는 AND-NOR 합성 회로(16)의 구성을 도시하는 회로도.
제14도는 AND-NOR 합성 회로(17)의 구성을 도시하는 회로도.
제15도는 제16도 내지 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제16도는 제15도, 제17도 내지 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제17도는 제15도, 제16도, 제18도 내지 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제18도는 제15도 내지 제17도, 및 제19도 내지 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제19도는 제15도 내지 제18도, 및 제20도 내지 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제20도는 제15도 내지 제19도, 제21도 내지 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제21도는 제15도 내지 제20도 및 제22도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제22도는 제15도 내지 제21도와 관련하여 본 발명의 제 3 실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제23도 내지 제28도는 종래 기술의 회로도.
제29도는 제30도 내지 제32도와 관련하여 종래 기술의 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제30도는 제29도, 제31도 및 제32도와 관련하여 종래 기술에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제31도는 제29도, 제30도 및 제32도와 관련하여 종래 기술에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
제32도는 제29도 내지 제31도와 관련하여 종래 기술의 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도.
본 발명은 메모리 셀 회로의 배열 및 배선에 관한 것으로 특히, 독립적으로 접근할 수 있는 기록 포트와 판독 포트를 갖는 멀티-메모리의 배열 및 배선에 관한 것이다.
제 23 도는 하나의 기록 포트와 하나의 판독 포트를 갖는 2개의 포트의 메모리 셀 회로(177a)의 구성을 도시하는 회로도이다.
메로리 셀 회로(177a)는 저장 회로(21a, 21b)와 판독 버퍼 회로(224a)를 포함한다.
저장 회로(21a)는 데이터를 저장하기 위하여 인버터 회로(41a, 14b)의 출력단(201a, 201b)의 각각이 다른 인버터 회로의 각 출력단에 연결되는 플랍플랍으로 형성된다.
유사하게, 저장회로(21b)는 데이터를 저장하기 위하여 인버터 회로(14c, 14d)의 출력단(201c, 201d)의 각각이 다른 인버터 회로의 각 출력단에 연결되는 플랍플랍으로 형성된다.
저장회로(21a, 21b)는 기록 포트에 제공되는 데이터를 메로리 셀 회로에 기록하기 위한 억세스 게이트와 함께 제공되며, 기록 데이터를 전달하기 위한 기록 비트 라인(191a, 191b)와 요되는 저장 회로(21a, 21b)를 선택하기 위한 기록 워드 라인(181a, 181b)이 이에 연결된다.
기록 억세스 게이트는 NMOS 트랜지스터(13a, 13b, 13c, 13d)를 포함한다. 트랜지스터(13a, 13b)는 각각 저장 회로(21a)의 단자(201a, 201b)에 연결되는 소오스와 기록 비트 라인(191a, 191b)에 연결되는 드레인을 갖는다.
그 게이트들은 기록 워드 라인(181a)에 공통적으로 연결된다.
유사하게, 트랜지스터(13c, 13d)는 각각 저장회로(21b)의 단자(201c, 201d)에 연결되는 소오스와 기록 비트 라인(191a, 191b)에 연결되는 드레인을 갖는다.
그 게이트들은 기록 워드 라인(181b)에 공통적으로 연결된다.
기록 버퍼 회로(224a)는 저장 회로(21a, 21b) 내에 저장되어 있는 데이터를 판독하기 위하여 제공된다.
판독 데이터를 전달하기 위한 판독 비트 라인(192)와 메모리 셀 회로(177a) 내의 요구되는 저장 회로(21a, 21b)를 선택하기 위한 판독 워드 라인(182a, 182b)는 판독 버퍼 회로(224a)에 연결된다.
판독 버퍼 회로(224a)는 AND-NOR 합성 회로(16)에 의해 나타내지는 AND 게이트와 NOR 게이트, P 채널 MOS 트랜지스터(123), 및 N 채널 MOS 트랜지스터(130, 133, 134, 139)를 포함한다.
트랜지스터(123)는 VDD 전위가 제공되는 전원 라인(111)에 연결되는 소오스를 갖는다.
트랜지스터(133)는 GND 전위가 제공되는 접지 라인(112)에 연결되는 소오스를 갖는다.
트랜지스터(134)의 소오스와 트랜지스터(130)의 드레인, 트랜지스터(139)의 소오스와 트랜지스터(133)의 드레인은 각각 공통적으로 연결된다.
트랜지스터(123, 134, 139)의 드레인은 공통적으로 비트 라인(192)에 연결된다.
트랜지스터(123, 130, 133)의 게이트는 AND-NOR 합성 회로(16)의 출력단(206)에 공통적으로 연결된다.
트랜지스터(134, 139)의 게이트는 각각 판독 워드 라인(182a, 182b)에 연결된다.
저장 회로(21a)의 단자(201a)와 트랜지스터(134)의 게이트는 각각 AND-NOR 합성 회로(16, 209, 210)의 AND 입력단자의 쌍의 하나에 연결된다.
저장 회로(21b)의 단자(201c)와 트랜지스터(139)의 게이트는 AND 입력단자 (207, 208)의 다른 쌍에 연결된다.
제 24 도는 제 23 도에 도시된 AND-NOR 합성 회로(16)의 구성을 도시하는 도면이다.
AND-NOR 합성회로(16)에서, P 채널 MOS 트랜지스터(124, 125)는 VDD 전위가 제공되는 전원라인(111)에 둘다 연결된 소오스를 갖는다.
트랜지스터(124, 125)는 P 채널 MOS 트랜지스터(126, 127)의 소오스와 공통으로 연결된 드레인을 갖는다.
트랜지스터(126, 127)는 출력단자(206)를 형성하는, N 채널 MOS 트랜지스터(136, 138)의 드레인과 공통으로 연결되는 드레인을 갖는다.
트랜지스터(136)는 트랜지스터(135)의 드레인과 연결된 소오스를 갖는다.
트랜지스터(135)의 소오스는 접지 라인(112)에 연결되고, GND 전위가 제공된다.
트랜지스터(138)는 트랜지스터(137)의 드레인에 연결된 소오스를 갖는다.
트랜지스터(137)의 소오스는 접지 라인(112)에 연결되고, GND 전위가 제공된다.
트랜지스터(126, 137), 트랜지스터(127, 138), 트랜지스터(125, 136), 및 트랜지스터(124, 135)의 게이트는 각각 공통으로 연결되어, 각각 입력단자(207, 208, 209, 210)를 형성한다.
AND-NOR 합성 회로(16)는 상술한 바와 같이 구성된다.
이하, AND-NOR 합성 회로(16)의 동작에 대해 설명하겠다.
H 레벨 (VDD 전위)의 데이타는 입력단자(207,208)의 둘다에 제공될 때, 트랜지스터(126, 127)는 불통 상태로 되고, 트랜지스터(137, 138)은 도통 상태로 된다.
따라서, 출략단자(206)는 입력단자(209, 210)에 제공되는 논리 레벨에 관계없이 GND 전위로 구동되며, L 레벨의 데이터가 출력된다.
유사하게, H 레벨 (VDD 전위)의 데이터는 입력단자(209, 210)의 둘다에 제공될 때, 트랜지스터(124, 125)는 불통 상태로 되고, 트랜지스터(135, 136)은 도통 상태로 된다.
따라서, 출력단자(206)는 입력단자(207, 208)에 제공되는 논리 레벨에 관계없이 GND 전위로 구동되며, L 레벨의 데이터가 출력된다.
L 레벨의 데이터가 입력단자(207, 208)의 최소한 한 단자에 제공되고 L 레벨의 데이터가 입력단자(209, 210)의 최소한 한 단자에 제공될 때, 트랜지스터(126, 127)의 최소한 한 트랜지스터는 도통 상태로 되고, 트랜지스터(124, 125)의 최소한 한 트랜지스터는 도통 상태로 되며, 트랜지스터(137, 138)의 최소한 한 트랜지스터는 불통 상태로 되고, 트랜지스터(135, 136)의 최소한 한 트랜지스터는 불통 상태로 된다.
따라서, 출력단자(206)는 VDD 전위로 구동되고, H 레벨의 데이터가 출력된다.
즉, AND-NOR 합성 회로(16)의 동작에서, H 레벨의 데이타는 입력단자(207,208)의 둘다에 제공될 때, 또는 H레벨의 데이터가 입력단자(209, 210)의 둘다에 제공될 때 출력단자(206)에 제공되는 논리레벨은 L레벨이며, 다른 데이터가 제공될 때는 H레벨의 데이터가 출력단자(206)에 출력된다.
제 25 도 내지 제 28 도는 저장 회로(21a, 21b) 내에 포함된 인버터 회로(14a, 14b, 14c, 14d)의 구성을 도시하는 회로도이다.
그들은 각각 CMOS 트랜지스터의 쌍 (14ap, 14an), (14bp, 14bn), (14cp, 14cn), 및 (14dp, 14dn) 으로 구성된다.
PMOS 트랜지스터(14ap, 14bp, 14cp, 14dp)의 소오스는 모두 전원 라인(111)에 제공되고, NMOS 트랜지스터(14an, 14bn, 14cn, 14dn)의 소오스는 모두 CND 전위가 제공되는 접지 라인(112)에 연결된다.
각 쌍에서, 드레인과 게이트는 각각 공통적으로 연결된다.
다시 제 23 도와 관련하여, 메로리 셀 회로(177a)의 동작을 설명하겠다.
우선, 데이터를 기록할 때, 비트 라인(191a, 191b)는 비트라인(191a, 191b)에 연결된 구동 회로(도시되지 않음)을 이용하여 기록 데이터의 논리레벨에 따라 L 레벨 또는 H레벨로 구동된다.
비트라인(191a, 191b)는 서로간에 상보적 관계로 구동되는 것을 주목하라.
이하, 저장회로(21a)에 데이터를 기록할 때, 기록 워드 라인(181a)는 H레벨로 구동된다.
동일한 포트 내의 다른 기록 워드 라인에 적용되는 신호가 동일한 시간에는 결코 증가하지 않으므로, 기록 워드 라인(181b)은 L 레벨에 있다.
그러므로, 저장 회로(21a)의 억세스 게이트(13a, 13b)는 도통 상태로 되고, 저장 회로(21b)의 억세트 게이트(13c, 13d)는 불통 상태로 된다.
그러므로, 저장 회로(21a)와 기록 비트 라인(191a, 191b)의 단자(201a, 201b)는 각각 전기적으로 연결되며, 데이터는 자정 회로(21a) 내로 기록된다.
유사하게, 저장 회로(21b)에 데이터를 기록할 때, 기록 워드 라인(181b)는 H레벨로 된다.(워드 라인(181a)는 L레벨로 된다).
상술한 동작으로 기록을 완료한다.
이하, 데이터 판독에 대해 설명하겠다.
저장 회로(21a) 내에 저장된 데이터를 판독할 때, 판독 워드 라인(182a)는 H로 되고, 판독 버퍼 회로(224)를 형성하는 트랜지스터(134)는 도통 상태로 된다.
이때, AND-NOR 합성 회로(16)의 트랜지스터(134)의 게이트에 연결되는 입력 단자(210)에 적용되는 논리 레벨은 또한 H레벨로 된다.
동일한 포트 내의 다른 판독 워드 라인에 적용되는 신호는 동일한 시간에 결코 증가하지 않으므로, 판독 워드 라인(182b)는 L레벨로 구동된다.
따라서, 입력단자(208)에서의 논리 레벨은 L레벨이고, 저장 회로(21a)의 단자(201a)에 제공되는 논리 레벨에 상보적인 논리 레벨이 AND-NOR 합성 회로(16)의 출력 단자(206)에 출력된다.
예를 들어, 저장 회로(21a)의 단자(201a)에 제공되는 논리 레벨이 H 레벨이면, AND-NOR 합성 회로(16)의 출력 단자(206)에 제공되는 논리 레벨은 L레벨이다.
따라서, 트랜지스터(123)은 도통 상태로 되고 트랜지스터(130,133)은 불통 상태로 되며, 판독 비트 라인(192)는 VDD 전위로 구동되고, H레벨의 데이터가 판독된다.
역으로, 단자(201a)에 제공되는 논리 레벨이 L레벨이면, AND-NOR 합성 회로(16)의 출력 단자(206)에 제공되는 논리 레벨은 H레벨이다.
따라서, 트랜지스터(123)은 불통 상태로 되고 트랜지스터(130)은 도통 상태로 되며, 트랜지스터(134)는 또한 도통 상태로 되고, 그리고 판독 비트 라인(192)는 VDD 전위로 구동되고, L레벨의 데이터가 판독된다.
도시되지 않은 감지증폭기 회로가 직접적으로 또는 전송 게이트를 통하여 판독 비트 라인(192)에 연결되며, 판도 데이터는 다음 단계의 회로로 구동된다.
상술한 동작으로 저장 회로(21a) 내에 저장된 데이터의 판독을 완료 한다.
유사하게, 저장 회로(21b) 내에 저장된 데이터를 판독할 때, 판독 워드 라인(182b)는 H레벨로 된다.
(워드 라인(182a)는 L레벨로 된다.)
판독 동작이 완료된 후, 워드 라인(182a, 182b) 둘다를 L레벨로 하는 것은 입력단자(208, 210) 둘다에 제공되는 논리 레벨을 L레벨로 만들며, AND-NOR 합성 회로(16)의 출력 단자(206)에서의 값은 H레벨로 되고 트랜지스터(123)은 불통 상태로 된다.
트랜지스터(134, 139)는 또한 불통 상태로 되고, 결과적으로 판독 비트라인(192)는 판독 버퍼 회로(224)와 전기적으로 절단된 상태가 된다.
멀티-포트 메모리에 대한 그러한 기술은 일본특개소 No, 6-103774 에 본 발명의 적용에 의해 개시된다.
그러나, 배열 및 배선이 트랜지스터 어레이 내에서 만들어져 그러한 멀티-포트 메모리를 구현할 때, 큰 영역이 요구된다.
제 29 도 내지 제 32 도는 트랜지서텨 어레이의 제 23 도 내지 제 28 도에 도시된 회로의 구현을 도시하는 평면도로서, 가상선(Q21, Q22)에서 계속된다.
제 29 도 내지 제 32 도 내의 U 형 내에 도시된 패턴은 게이트 전극을 가리키며, 다른 것은 반도체 층을 가리킨다.
트랜지스터 어레이 가상선(Q21)을 따라 배열되며, 4개 행의 트랜지스터 어레이 가성선(Q22)의 방향으로 존재한다.
가상선(Q21)에 가까운 2개 행의 트랜지스터 어레이는 PMOS 트랜지스터 어레이의 어레이를 가리키며, 가상선(Q21)에서 먼 2개 행의 트랜지스터 어레이는 NMOS 트랜지스터 어레이를 가리킨다.
제 29 도 내지 제 32 도에서 문자 F를 갖는 게이트는 게이트가 분리된 것에 해당하는 트랜지스터를 가리킨다.
즉, NMOS 트랜지스터 어레이 내에서 접지 라인(112)이 결합된 게이트는 채널을 형성하지 않으므로, 그 양측 상에 존재하는 반도체 층은 전기적으로 분리된다.
PMOS 트랜지스터의 어레이 내에서 전원 라인(111)이 연결되는 게이트에 관해서도 동일하다.
문자 S, D, 및 G는 그에 따르는 수에 의해 표시된 트랜지스터의 소오스 영역, 드레인 영역, 게이트 전극을 가리킨다.
예를 들어, 문자 S125, D125, D125(제 31 도)는 각각 트랜지스터(125)의 소오스 영역, 드레인 영역 및 게이트 전극을 가리킨다.
괄호 안에 포함되어 있는 문자는 근처에 표시된 문자와 동일한 영역을 공유하는 것을 가리킨다.
예를 들어, S136(D135)(제 31 도)는 트랜지스터(136)의 소오스 영역이 트랜지스터(135)의 드레인 영역과 공유된다는 것을 가리킨다.
두꺼운 선과 해치된 선은 각각 제 1 연결층과 제 2 연결층을 가리킨다.
제 1 연결층은 제 2 연결층보다 반도체 층에 더 가깝고, 이것들은 쌓여져서 제공된다.
문자 O는 반도체 층 또는 게이트 전극 및 제 1 연결층 사이의 연결을 위한 콘택홀을 가리키며, 문자 Δ는 제 1 연결층과 제 2 연결층을 연결하기 위한 경유 홀을 가리킨다.
영역(Ba, Bb)내에 저장 회로(21a, 21b)와 그것에서 데이터를 판독하고 그것에 기록하기 위한 트랜지스터가 제공된다.
트랜지스터는 항상 이러한 방법으로 해당되는 2개의 포트에 배치되므로, 메로리 셀 회로(177a)는 트랜지스터 어레이의 4개의 행 내의 9개의 열의 트랜지스터의 폭을 요구하였다.
메로리 셀 회로(177a)를 행 방향으로 즉, 가상선(Q21)의 확장의 방향으로 연속적으로 형성하는 것을 고려할 때, 제 29 도와 제 31 도내의 최좌편 열과 제 30 도와 제 32 도내의 최우편 열은 동등하므로, 그들의 단지 하나만 계수하는 것으로 충분하다.
기본셀이 한쌍의 NMOS 트랜지스터와 PMOS 트랜지스터로 형성되는 것을 고려할 때, 2개의 저장 회로(21a, 21b)가 제공되며, 이것은 9개의 기본셀이 하나의 메모리 셀에 대해 요구된다는 것을 의미한다.
본 발명의 제 1 국면은 저장 장치를 구현하기 위한 메로리 셀 회로의 배열 및 배선에 연결되는데, 상기 저장 장치는 (A) 제 1 및 제 2 저장 회로, (B) 어느 하나에 비활성 신호가 항상 제공되는 제 1 및 제 2 판독 워드 라인, (C) 판독 비트 라인, 및 (D) 상기 제 1 및 제 2 저장 회로 내의 저장 내용을 상기 판독 비트 라인으로 상기 제 1 및 제 2 판독 워드 라인에 제공되는 신호의 활성/비활성에 근거하여 제공하는 제 1 판독 회로로 구성되고; 상기 제 1 판독 회로는 (D-1-1) 상기 제 2 저장 회로에 연결되는 제 1 입력단, (D-1-2) 상기 제 2 판독 워드 라인에 연결되는 제 2 입력단, (D-1-3) 상기 제 1 저장 회로에 연결되는 제 3 입력단, (D-1-4) 상기 제 1 판독 워드 라인에 연결되는 제 4 입력단, 및 (D-1-5) 하나의 출력단을 갖는 (D-1) 제 1 합성 논리 회로, (D-2) 제 1 전위를 제공하는 제 1 전위점,(D-3) 상기 제 1 전위와 다른 제 2 전위를 제공하는 제 2 전위점(D-4) 제 1 전위점에 연결되는 소오스, 상기 제 1 합성 논리 회로의 상기 출력단에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인으로 구성되는 제 1 의 제1도전형 트랜지스터, (D-5) 상기 제 2 전위점에 연결되는 소오스 상기 제 1 합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인으로 구성되는 제1의 제2도전형 트렌지스터,(D-6) 상기 제 1 의 제2도전형의 트렌지스터의 상기 드레인에 연결되는 소오스, 상기 제1판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인로 구성되는 제2의 제2도 전형 트랜지스터, (D-7) 상기 제2전위점에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인로 구성되는 제3의 제2도전형 트랜지스터 및 (D-8) 상기 제3의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제2판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인로 구성되는 제4의 제2도전형 트랜지스터를 포함하며; 상기 제1합성 논리 회로는 (D-1-6) 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 소오스로 구성되는 제2의 제1도전형 트랜지스터, (D-1-7) 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제2의 제1도전형 트랜지스터의 소오스에 연결되는 소오스로 구성되는 제3의 제1도전형 트랜지스터, (D-1-8) 상기 제2의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제4의 제1도전형 트랜지스터, (D-1-9) 상기 제3의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제5의 제1도전형 트랜지스터, (D-1-10) 상기 제2전위점에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 드레인로 구성되는 제5의 제2도전형 트랜지스터, (D-1-11) 상기 제5의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제6의 제2도전형 트랜지스터, (D-1-12) 소오스, 상기 제1합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제7의 제2도전형 트랜지스터, 및 (D-1-13) 상기 제7의 제2도전형의 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제8의 제2도전형 트랜지스터를 더 가지고; 상기 메모리 셀 회로의 배열 및 배선은 (I)(I-2)제2도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제1행, (I-2) 제1도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제2행, (I-3) 제1도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제3행, (I-4) 제2도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제4행을 갖으며, 상기 트랜지스터 어레이의 제1 내지 제4행은 각 열에 대하여 또한 정렬되어 있는 기판; (II) 상기한 기판 상에 제공되며 상기 제1도전형의 트랜지스터와 제2도전형의 트랜지스터에 연결되는 제1연결층; 및 상기 제1연결층 상에 제공되고 상기 제1연결층에 연결되는 제2연결층으로 구성되며; 상기 제1 및 제2저장 회로는 상기 제1행 및 제2행의 트랜지스터 어레이 내에 형성되고; 상기 제3행의 트랜지스터 어레이 내에, (I-3-I) 상기 제1의 제1도전형의 트랜지스터는 상기 제7열 및 제8열의 하나의 열 내에 형성되며, 상기 제5의 제1도전형의 트랜지스터는 제5열 내에 형성되고, 상기 제4의 제1도전형의 트랜지스터는 제4열에 형성되며, 상기 제3의 제1도전형의 트랜지스터는 제3열에 형성되고, 그리고 상기 제2의 제1도전형의 트랜지스터는 제2열에 형성되며, (I-3-2) 상기 제5의 제1도전형의 트랜지스터의 상기 드레인과 상기 제2의 제1도전형의 트랜지스터의 상기 소오스, 상기 제2의 제1도전형 트랜지스터의 상기 드레인과 상기 제3의 제1도전형의 트랜지스터의 상기 드레인, 및 상기 제3의 제1도전형의 트랜지스터의 상기 소오스와 상기 제4의 제1도전형의 트랜지스터의 상기 드레인은 각각 동일 영역 내에 형성되고; 상기 제4행의 트랜지스터 어레이 내에서, (I-4-1) 상기 제3의 제2도전형 트랜지스터는 제8열에 형성되며, 상기 제4의 제2도전형 트랜지스터는 제7열에 형성되고, 상기 제2의 제2도전형 트랜지스터는 제6열에 형성되며, 상기 제1의 제2도전형 트랜지스터는 제5열에 형성되고, 상기 제5의 제2도전형 트랜지스터는 제4열에 형성되며, 상기 제6의 제2도전형 트랜지스터는 제3열에 형성되고, 상기 제7의 제2도전형 트랜지스터는 제2열에 형성되며, 상기 제8의 제2도전형 트랜지스터는 제1열에 형성되고, (I-4-2) 상기 제3의 제2도전형 트랜지스터의 상기 드레인과 상기 제4의 제2도전형 트랜지스터의 상기 소오스, 상기 제2의 제2도전형 트랜지스터의 상기 드레인과 상기 제4의 제2도전형 트랜지스터의 상기 드레인, 상기 제1의 제2도전형의 상기 드레인과 상기 제2의 제2도전형 트랜지스터의 상기 소오스, 상기 제1의 제2도전형 트랜지스터의 상기 소오스와 상기 제5의 제2도전형 트랜지스터의 상기 소오스, 상기 제5의 제2도전형 트랜지스터의 상기 드레인과 상기 제6의 제2도전형 트랜지스터의 상기 소오스, 상기 제6의 제2도전형 트랜지스터의 상기 드레인과 상기 제7의 제2도전형 트랜지스터의 상기 드레인, 및 상기 제7의 제2도전형 트랜지스터의 상기 소오스와 상기 제8의 제2도전형 트랜지스터의 상기 드레인이 각각 동일 영역 내에 형성되며; 및 상기 제1 및 제2전위점은 상기 제1연결층과 함께 구현되고, 상기 제1 및 제2판독 워드 라인은 상기 제2연결층과 함께 구현된다.
우선적으로, 본 발명의 제2국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 제3행의 트랜지스터 어레이 내에, 상기 제1의 제1도전형 트랜지스터는 제7열 내에 형성된다.
우선적으로, 본 발명의 제3국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 상기 제1저장 회로는 제1 및 제2인버터의 역-병렬 연결로 형성되고, 그 저장된 내용은 상기 제1인버터의 출력단에서 출력되며; 상기 제2저장 회로는 제3 및 제4인버터의 역-병렬 연결로 형성되고, 그 저장된 내용은 상기 제3인버터의 출력단에서 출력되고; 그리고 상기 저장 장치는 (E) 서로간에 상보 관계이며, 상기 제1 및 제2저장 회로의 일 회로 내에 저장되어 있는 한쌍의 신호가 전달되는 제1 및 제2기록 비트 라인, (F) 상기 제1인버터의 상기 출력단에 연결된 소오스, 상기 제1기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제9의 제2도전형 트랜지스터, (G) 상기 제2인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제10의 제2도전형 트랜지스터, (H) 상기 제3인버터의 상기 출력단에 연결된 소오스, 상기 제1기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제11의 제2도전형 트랜지스터, (I) 상기 제4인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제12의 제2도전형 트랜지스터, (J) 상기 제9 및 제10의 제2도전형 트랜지스터의 상기 게이트에 공통적으로 연결되며 상기 제1 및 제2기록 비트 라인으로부터 상기 제1저장 회로 내로 기록에 대한 허용/불허를 제어하는 제1기록 워드 라인 및 (K) 상기 제11 및 제12의 제2도전형 트랜지스터의 상기 게이트에 공통적으로 연결되며 상기 제1 및 제2기록 비트 라인으로부터 상기 제2저장 회로 내로 기록에 대한 허용/불허를 제어하는 제2기록 워드 라인을 포함하며; 상기 제1인버터는 (A-1) 상기 제2인버터의 상기 출력단에 연결되는 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제1인버터의 상기 출력단에 연결되는 드레인을 갖는 제6의 제1도전형 트랜지스터; 및 (A-2) 상기 제2인버터의 상기 출력단에 연결되는 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제1인터버의 상기 출력단에 연결되는 드레인을 갖는 제12의 제2도전형 트랜지스터를 포함하고; 상기 제2인버터는 (A-3) 상기 제1인버터의 상기 출력단에 연결되는 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제2인버터의 상기 출력단에 연결되는 드레인을 갖는 제7의 제1도전형 트랜지스터; 및 (A-4) 상기 제1인버터의 상기 출력단에 연결되는 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제2인버터의 상기 출력단에 연결되는 드레인을 갖는 제14의 제2도전형 트랜지스터를 포함하며; 상기 제3인버터는 (A-5) 상기 제4인버터의 상기 출력단에 연결되는 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제3인버터의 상기 출력단에 연결되는 드레인을 갖는 제8의 제1도전형 트랜지스터; 및 (A-2) 상기 제4인버터의 상기 출력단에 연결되는 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제3인버터의 상기 출력단에 연결되는 드레인을 갖는 제16의 제2도전형 트랜지스터를 포함하고; 상기 제4인버터는 (A-7) 상기 제3인버터의 상기 출력단에 연결되는 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제4인버터의 상기 출력단에 연결되는 드레인을 갖는 제9의 제1도전형 트랜지스터; 및 (A-8) 상기 제3인버터의 상기 출력단에 연결되는 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제4인버터의 상기 출력단에 연결되는 드레인을 갖는 제18의 제2도전형 트랜지스터를 포함하며; 상기 제1행의 트랜지스터 어레이 내에서, (I-1-1) 상기 제10의 제2도전형 트랜지스터는 제8열에 형성되며, 상기 제14의 제2도전형 트랜지스터는 제7열에 형성되고, 상기 제13의 제2도전형 트랜지스터는 제6열에 형성되며, 상기 제9의 제2도전형 트랜지스터는 제5열에 형성되고, 상기 제11의 제2도전형 트랜지스터는 제4열에 형성되며, 상기 제15의 제2도전형 트랜지스터는 제3열에 형성되고, 상기 제16의 제2도전형 트랜지스터는 제2열에 형성되며, 상기 제12의 제2도전형 트랜지스터는 제1열에 형성되고; (I-4-2) 상기 제14의 제2도전형 트랜지스터의 상기 소오스와 상기 제13의 제2도전형 트랜지스터의 상기 소오스, 상기 제9의 제2도전형 트랜지스터의 상기 드레인과 상기 제11의 제2도전형 트랜지스터의 상기 드레인, 상기 제11의 제2도전형의 상기 소오스와 상기 제15의 제2도전형 트랜지스터의 상기 드레인, 상기 제15의 제2도전형 트랜지스터의 상기 소오스와 상기 제16의 제2도전형 트랜지스터의 상기 소오스 및 상기 제6의 제2도전형 트랜지스터의 상기 드레인과 상기 제12의 제2도전형 트랜지스터의 상기 소오스가 각각 동일 영역 내에 형성되며; 및 상기 제1 및 제2기록 비트 라인은 상기 제1연결층과 함께 구현되고, 상기 제1 및 제2기록 워드 라인은 상기 제2연결층과 함께 구현된다.
우선적으로, 본 발명의 제4국면의 메모리 셀 회로의 배열 및 배선에 따르면, 상기 제1판독 회로는 상기 제1전위점에 연결되는 소오스, 상기 제1의 제1도전형 트랜지스터의 상기 게이트와 상기 드레인에 각각 연결되는 게이트와 드레인을 갖는 제10의 제1도전형 트랜지스터; 그리고 상기 제3행의 트랜지스터 어레이 내에서, 상기 제1의 제1도전형 트랜지스터와 상기 제10의 제1도전형 트랜지스터는 각각 상기 제7열 및 상기 제8열 내에 형성된다.
우선적으로, 본 발명의 제5국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 상기 제3행의 트랜지스터 어레이 내에서, 상기 제1의 제1도전형 트랜지스터는 그 제8열 내에 형성된다.
우선적으로, 본 발명의 제6국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 상기 제1 및 제2판독 워드 라인은 각각 상기 제4열 및 상기 제6열의 트랜지스터 어레이 상에 제공되는 상기 제2연결층과 함께 구현된다.
우선적으로, 본 발명의 제7국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 상기 저장 장치는 (E) 제3 및 제4 저장 회로, (F) 어느 하나에 비활성 신호가 항상 제공되는 제3 및 제4 판독 워드 라인, 및 (G) 상기 제3 및 제4저장 회로 내의 저장 내용을 상기 판독 비트 라인으로 상기 제3 및 제4판독 워드 라인에 제공되는 신호의 활성/비활성에 근거하여 제공하는 제2판독 회로로 구성되고; 상기 제2판독 회로는(G-1)(G-1-1) 상기 제4저장 회로에 연결되는 제1입력단, (G-1-2) 상기 제4 판독 워드 라인에 연결되는 제2입력단, (G-1-3) 상기 제3저장 회로에 연결되는 제3입력단, (G-1-4) 상기 제3판독 워드 라인에 연결되는 제4입력단, 및 (G-1-5) 하나의 출력단을 갖는 제2합성 논리 회로, (G-2) 상기 제1전위점에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 출력단에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인을 갖는 제6의 제1도전형 트랜지스터, (G-3) 상기 제2전위점을 갖는 소오스, 상기 제2합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인을 갖는 제9의 제1도전형 트랜지스터, (G-4) 상기 제9의 제2도전형 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제3판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인을 갖는 제10의 제2도전형 트랜지스터, (G-5)상기 제2전위점을 연결되는 소오스, 상기 제2합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인을 갖는 제11의 제2도전형 트랜지스터, 및 (G-6) 상기 제11의 제2도전형 트랜지스터의 드레인에 연결되는 소오스, 상기 제4판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인을 갖는 제12의 제2도전형 트랜지스터를 포함하며; 상기 제2합성 논리 회로는 (G-1-6) 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 상기 제7의 제1도전형 트랜지스터, (G-1-7) 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 소오스로 구성되는 제7의 제1도전형 트랜지스터의 소오스에 연결되는 소오스로 구성되는 제8의 제1도전형 트랜지스터, (G-1-8) 상기 제7의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제4의 제1도전형 트랜지스터, (G-1-9) 상기 제8의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제10의 제1도전형 트랜지스터, (G-1-10) 상기 제2전위점에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 드레인로 구성되는 제13의 제2도전형 트랜지스터, (G-1-11) 상기 제13의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제14의 제2도전형 트랜지스터, (G-1-12) 소오스, 상기 제2합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제15의 제2도전형 트랜지스터, 및 (G-1-13) 상기 제15의 제2도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제16의 제2도전형 트랜지스터를 더 가지고; 상기 제3 및 제4저장 회로는 상기 제1행 및 제2행의 트랜지스터 어레이 내에 형성되며, 상기 제3행의 트랜지스터 어레이 내에, (I-3-3) 상기 제6의 제1도전형의 트랜지스터는 제9열에 형성되며, 상기 제10의 제1도전형 트랜지스터는 제12열내에 형성되고, 상기 제7의 제1도전형 트랜지스터는 제13열내에 형성되며, 상기 제8의 제1도전형 트랜지스터는 제14열내에 형성되고, 그리고 상기 제9의 제1도전형 트랜지스터는 제15열내에 형성되며; (I-3-4) 상기 제1의 제1도전형의 트랜지스터의 상기 드레인과 상기 제6의 제1도전형의 트랜지스터의 상기 드레인, 상기 제10의 제1도전형 트랜지스터의 상기 드레인과 상기 제7의 제1도전형 트랜지스터의 상기 소오스, 상기 제7의 제1도전형의 트랜지스터의 상기 드레인과 상기 제8의 제1도전형의 트랜지스터의 상기 드레인, 및 상기 제8의 제1도전형 트랜지스터이 상기 소오스와 상기 제9의 제1도전형 트랜지스터의 상기 드레인은 각각 동일 영역 내에 형성되고; 상기 제4행의 트랜지스터 어레이 내에서, (I-4-3) 상기 제11의 제2도전형 트랜지스터는 제9열에 형성되며, 상기 제12의 제2도전형 트랜지스터는 제10열에 형성되고, 상기 제10의 제2도전형 트랜지스터는 제11열에 형성되며, 상기 제9의 제2도전형 트랜지스터는 제12열에 형성되고, 상기 제13의 제2도전형 트랜지스터는 제13열에 형성되며, 상기 제14의 제2도전형 트랜지스터는 제14열에 형성되고, 상기 제15의 제2도전형 트랜지스터는 제15열에 형성되며, 상기 제16의 제2도전형 트랜지스터는 제16열에 형성되고, (I-4-4) 상기 제3의 제2도전형 트랜지스터의 상기 소오스와 상기 제11의 제2도전형 트랜지스터의 상기 소오스, 상기 제11의 제2도전형 트랜지스터의 상기 드레인과 상기 제12의 제2도전형 트랜지스터의 상기 소오스, 상기 제10의 제2도전형의 상기 드레인과 상기 제12의 제2도전형 트랜지스터의 상기 드레인, 상기 제10의 제2도전형 트랜지스터의 상기 소오스와 상기 제9의 제2도전형 트랜지스터의 상기 드레인, 상기 제9의 제2도전형 트랜지스터의 상기 소오스와 상기 제13의 제2도전형 트랜지스터의 상기 소오스, 상기 제13의 제2도전형 트랜지스터의 상기 드레인과 상기 제14의 제2도전형 트랜지스터의 상기 소오스, 상기 제14의 제2도전형 트랜지스터의 상기 드레인과 상기 제15의 제2도전형 트랜지스터의 상기 드레인, 상기 제15의 제2도전형 트랜지스터의 상기 소오스와 상기 제16의 제2도전형 트랜지스터의 상기 드레인이 각각 동일 영역 내에 형성되며; 및 상기 제3 및 제4판독 워드 라인은 상기 제2연결층과 함께 각각 구현된다.
우선적으로, 본 발명의 제7국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 상기 제3저장 회로는 제5 및 제6인버터의 역-병렬 연결로 형성되고 저장 내용은 상기 제5인버터의 출력단에서 출력되고, 상기 제4저장회로는 제7 및 제8인버터의 역-병렬 연결로 형성되고 저장 내용은 상기 제7인버터의 출력단에서 출력되며, 서로간에 상보적이고 상기 제3 및 제4저장 회로의 일 회로 저장되는 한쌍의 신호가 각각 상기 제1 및 제2기록 비트 라인상으로 전달되고, 상기 저장 장치는 (H) 상기 제5인버터의 상기 출력단에 연결되는 소오스, 상기 제1기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제7의 제2도전형 트랜지스터, (I) 상기 제6인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제8의 제2도전형 트랜지스터, (J) 상기 제7인버터의 상기 출력단에 연결되는 소오스, 상기 제1기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제19의 제2도전형 트랜지스터, (K) 상기 제8인버터의 상기 출력단에 연결되는 소오스, 상기 제2기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제20의 제2도전형 트랜지스터, (L) 상기 제17 및 제18의 제2도전형 트랜지스터의 상기 게이트에 공통으로 연결하고 상기 제1 및 제2기록 비트 라인으로부터 상기 제3저장 회로로의 기록에 대한 허용/불허를 제어하는 제3기록 워드 라인, 및 (M) 상기 제19 및 제20의 제2도전형 트랜지스터의 상기 게이트를 공통으로 연결하고 상기 제1 및 제2기록 비트 라인으로부터 상기 제4저장 회로로의 기록에 대한 허용/불허를 제어하는 제4기록 워드 라인을 포함하며, 상기 제3 및 제4저장 회로와 상기 제17 내지 제20의 제2도전형 트랜지스터는 상기 제1행과 제2행의 트랜지스터 어레이 내에 형성되고, 그리고 상기 제3 및 상기 제4기록 워드 라인은 상기 제2연결층과 함께 구현된다.
본 발명의 제8국면은 저장장치를 구현하는 메모리 셀 회로의 배열 및 배선에 직결되는데, 여기에서 저장 장치는 (a) 다수의 저장 회로, 및 (b) 다수 쌍의 제1도전형 트랜지스터와 제2도전형 트랜지스터로 형성되고 상기 저장 회로의 저장 내용을 판독하기 위한 논리 회로로 구성되고; 상기 논리 회로는 (I)(I-1) 제2도전형 트랜지스터가 배열된 트랜지스터 어레이의 최소한 하나의 행, 및(I-2) 제1도전형 트랜지스터가 배열된 트랜지스터 어레이의 최소한 하나의 행을 갖으며, 상기 트랜지스터 어레이는 서로간에 또한 정렬되어 있는 기판, (II) 상기 기관 상에 제공되고 상기 제1도전형 트랜지스터와 제2도전형 트랜지스터와 연결되는 제1연결층, 및 (III) 상기 제1연결층 상에 제공되고 상기 제1연결층에 연결되는 제2연결층으로 구성되며, 상기 제1도전형 트랜지스터와 상기 제2도전형 트랜지스터를 갖는 다수 쌍의 일부는 다른 열 상에 배치된 상기 쌍을 형성한다.
본 발명의 제1, 제2 및 제5국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 단지 8개의 기본셀만이 하나의 저장 회로에 대해 필요한 판독 회로를 구현하기 위해 요구된다.
본 발명의 제3국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 단지 8개의 기본셀만이 2개의 저장 회로와 그 내로 기록하는 제9 내지 제12의 제2도전형 트랜지스터를 구현하는데 요구된다.
본 발명의 제4국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 제10의 제1도전형 트랜지스터는 요구되는 트랜지스터 어레이의 영역의 증가없이 제1의 제1도전형 트랜지스터에 평행하게 연결될 수 있다.
제1 및 제10의 제1도전형 트랜지스터의 드레인의 영역에 의하여 결정되는, 판독 비트 라인로부터 보여지는 연결 용량은 그들이 공유되므로 증가하지 않는다.
본 발명의 제6국면에 따른 메모리 셀 회로의 배열 및 배선에서, 단지 16개의 기본 셀만이 2개의 판독 회로를 구현하기 위해 요구된다.
판독 비트 라인으로부터 보여지는 연결 용량은 제1 및 제6 PMOS 트랜지스터의 드레인의 영역에 의해 결정되며, 하나의 저장 수단에 대한 연결 용량은 그들의 공유되므로 감소될 수 있다.
본 발명의 제7국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 4개의 저장회로와 그 안에 기록하기 위한 제1 내지 제12 및 제17 내지 제20의 제2도전형 트랜지스터를 구현하기 위해 단지 16개의 기본셀만이 요구된다.
본 발명의 제1 내지 제3국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 저장 장치는 종래에 비해 증가된 집적도로 구현될 수 있다.
본 발명의 제4국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 판독 비트 라인을 구동하는 능력은 연결 용량의 증가없이 강하될 수 있으며, 판독 비트 라인에 제공되는 신호의 상승시간은 감소될 수 있다.
본 발명의 제5 및 제6국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 연결 용량을 감소하는 반면 4개의 저장 회로의 내용은 판독 비트 라인 상으로 구동될 수 있다.
본 발명의 제7 및 제8국면에 따른 메모리 셀 회로의 배열 및 배선에 따르면, 저장 장치는 종래에 비해 증가된 집적도로서 구현될 수 있다.
본 발명의 목적은 트랜지스터 어레이 내의 멀티-포트 메모리를 구현하기 위해 필요한 영역을 감소시킴으로, 집적도를 증가시키고 기생 커패시턴스를 감소시키는데 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 제1도 내지 제4도는 본 발명의 제1실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도이다.
제1도 내지 제4도는 가상 선(Q11, Q12)에서 계속되며, 제23도에 도시된 메모리 셀 회로(177a)의 구현을 위한 배열 및 배선을 도시하고 있다.
즉, 제1도 내지 제4도는 트랜지스터 어레이의 방향(행 방향)에 평행한 가상 선(Q11)과 트랜지스터 어레이가 서로간에 인접한 방향(열 방향)에 평행한 가상 선(Q12)에 의해 분할된 메모리 셀 회로(177a)를 구현하는 트랜지스터 어레이의 배열 및 배선을 도시하고 있다.
이러한 분할은 단지 설명을 위한 것 뿐이지 그밖의 다른 것을 나타내지 않는다.
제29도 내지 제32도에서 사용된 참조문자와 상호연결 관계를 표시하는 방법은 또한 여기에서도 사용된다.
4행 X 8열의 트랜지스터 어레이가 제1실시예에서 요구되며, 여기에서 단지 8개의 기본셀만이 하나의 저장수단을 위해 요구된다.
이하, 가상 선(Q11)에 더욱 근접한 트랜지스터 어레이의 2개의 행은 PMOS 트랜지스터의 어레이이며, 그것으로부터의 더 먼 곳의 트랜지스터 어레이의 2개의 행은 NMOS 트랜지스터의 어레이이다.
제1도와 제2도를 제29도와 제30도와 비교함으로써 알 수 있는 것처럼, 판독 버퍼회로(224a) 외의 부분에서의 메모리 셀 회로(177a) 내의 트랜지스터의 배치는 종래 기술에 도시된 배치와 동일하다.
제1실시예(제3도 및 제4도)에 도시된 배열 및 배선에서, 종래 기술(제31도 및 제32)에서 도시된 바와 다르게, 열은 해당하는 저장회로(21a, 21b)에 정렬되어 있지 않다.
AND-NOR 합성회로(16)의 구성은 또한 다르다.
제5도는 제1실시예에서 사용된 앤놀 합성회로(16)의 구성을 도시하는 회로도이다.
제24도에 도시된 앤놀 합성회로(16)에 비슷하게, PMOS 트랜지스터(124, 125)의 평행 결합과 PMOS 트랜지스터(126, 127)의 평행 결합은 제5도에서 또한 전원 라인(111)과 출력단(206) 사이에 직렬로 연결된다.
그러나, 제5도에 도시된 회로도에서, 제24도에 도시된 회로도와 비교할 때, PMOS 트랜지스터(124, 125)의 평행 결합과 PMOS 트랜지스터(126, 127)의 평행 결합의 위치는 서로간에 대체된다.
트랜지스터의 위치의 그러한 대체는 단지 직렬 연결을 형성하는 2개의 요소의 위치의 대체이며, 이는 출력단(206)에서 얻어지는 논리에 영향을 미치지 않는다.
이하, 트랜지스터의 배치와 상호연결의 배치에 대해 설명하겠다.
예를 들어, 트랜지스터 어레이는 최상측의 트랜지스터 어레이로부터 제1행(NMOS 트랜지스터의 어레이), 제2행(PMOS 트랜지스터의 어레이), 제3행(PMOS 트랜지스터의 어레이), 제4행(NMOS 트랜지스터의 어레이)로서 배열된다.
그들은 또한 좌우측 트랜지스터로부터 제1행, 제2행, …, 제8행으로 배열된다.
설명에서, 트랜지스터의 위치는 그 게이트 전극이 배치되는 위치에 의해 정의된다.
예를 들어, 제1도에서, PMOS 트랜지스터(14ap)의 위치는 제2행, 제6칼럼으로 기술된다.
트랜지스터 어레이의 제1행에서 NMOS 트랜지스터(13b)는 제8열에, NMOS 트랜지스터(14bn)은 제7열에, NMOS 트랜지스터(14an)은 제6열에, NMOS 트랜지스터(13a)는 제5열에, NMOS 트랜지스터(13c)는 제4열에, NMOS 트랜지스터(14cn)는 제3열에, NMOS 트랜지스터(14dn)는 제2열에, 및 NMOS 트랜지스터(13d)는 제1열에 제공된다.
제1행에서, NMOS 트랜지스터(13b)의 소오스 영역(S13b)과 NMOS 트랜지스터(14bn)의 드레인 영역(D14bn), NMOS 트랜지스터(14an)의 소오스 영역(S14an)과 NMOS 트랜지스터(14bn)의 소오스 영역(S14bn), NMOS 트랜지스터(14an)의 드레인 영역(D14an)과 NMOS 트랜지스터(13a)의 소오스 영역(S13a), NMOS 트랜지스터(13a)의 드레인 영역(D13a)과 NMOS 트랜지스터(13c)의 드레인 영역(S13c), NMOS 트랜지스터(13c)의 소오스 영역(S13c)과 NMOS 트랜지스터(14cn)의 드레인 영역(D14cn), NMOS 트랜지스터(14dn)의 소오스 영역(S14dn)과 NMOS 트랜지스터(14dn)의 소오스 영역(S14dn), 및 NMOS 트랜지스터(14dn)의 드레인 영역(D14dn)과 NMOS 트랜지스터(13d)의 소오스 영역(S13d)은 각각 동일 영역을 공유한다.
NMOS 트랜지스터(13b)의 드레인 영역(D13b)과 NMOS 트랜지스터(13d)의 드레인 영역(D13d)는 공통적으로 기록 비트 라인(191b)에 연결된다.
따라서, 메모리 셀 회로(177a)의 다수가 형성되면, 트랜지스터의 어레이의 열의 수를 증가시키는 것은 일 메모리 셀 회로(177a)의 NMOS 트랜지스터(13d)의 드레인 영역(D13d)과 다른 메모리 셀 회로(177a)의 NMOS 트랜지스터(13b)의 드레인 영역(D13b)이 공유되게 한다.
트랜지스터 어레이의 제2행에서 게이트가 분리된 PMOS 트랜지스터는 제8열에, PMOS 트랜지스터(14bp)은 제7열에, PMOS 트랜지스터(14ap)은 제6열에, 게이트가 분리된 PMOS 트랜지스터는 제5열 및 제4열에, PMOS 트랜지스터(14cp)은 제3열에, PMOS 트랜지스터(14dp)는 제2열에, 및 PMOS 트랜지스터(14dp)는 제1열에 제공된다.
제2행에서, PMOS 트랜지스터(14ap)의 소오스 영역(S14ap)과 PMOS 트랜지스터(14bp) 소오스 영역(S14bp), 및 PMOS 트랜지스터(14cp)의 소오스 영역(S14cp)과 PMOS 트랜지스터(14dp)의 소오스 영역(S14dp)는 각각 동일한 영역을 공유한다.
트랜지스터 어레이의 제3행에서 게이트가 분리된 PMOS 트랜지스터는 제8열에, PMOS 트랜지스터(123p)은 제7열에, 게이트가 분리된 PMOS 트랜지스터는 제6열에, PMOS 트랜지스터(127)는 제5열에, PMOS 트랜지스터(124)는 제4열에, PMOS 트랜지스터(125)는 제3열에, PMOS 트랜지스터(126)는 제2열에, 및 게이트가 분리된 PMOS 트랜지스터는 제1열에 각각 제공된다.
제3행에서, PMOS 트랜지스터(127)의 드레인 영역(D127)과 PMOS 트랜지스터(124)의 소오스 영역(S124), PMOS 트랜지스터(124)의 드레인 영역(D124)과 PMOS 트랜지스터(125)의 드레인 영역(D125), 및 PMOS 트랜지스터(125)의 소오스 영역(S125)과 PMOS 트랜지스터(126)의 드레인 영역(D126)는 각각 동일한 영역을 공유한다.
트랜지스터 어레이의 제4행에서 NMOS 트랜지스터(133)는 제8열에, NMOS 트랜지스터(139)은 제7열에, NMOS 트랜지스터(134)는 제6열에, NMOS 트랜지스터(130)는 제5열에, NMOS 트랜지스터(135)는 제4열에, NMOS 트랜지스터(136)는 제3열에, NMOS 트랜지스터(137)는 제2열에, 및 NMOS 트랜지스터(138)는 제1열에 각각 제공된다.
제4행에서, NMOS 트랜지스터(133)의 드레인 영역(D133)과 NMOS 트랜지스터(139)의 소오스 영역(S139), NMOS 트랜지스터(134)의 드레인 영역(D134)과 NMOS 트랜지스터(139)의 드레인 영역(D139), NMOS 트랜지스터(134)의 소오스 영역(S134)과 NMOS 트랜지스터(130)의 드레인 영역(D130), NMOS 트랜지스터(135)의 소오스 영역(S135)과 NMOS 트랜지스터(130)의 소오스 영역(S130), NMOS 트랜지스터(135)의 드레인 영역(D135)과 NMOS 트랜지스터(136)의 소오스 영역(S136), NMOS 트랜지스터(136)의 드레인 영역(D136)과 NMOS 트랜지스터(137)의 드레인 영역(D137), 및 NMOS 트랜지스터(137)의 소오스 영역(S137)과 NMOS 트랜지스터(138)의 드레인 영역(D138)은 각각 동일 영역을 공유한다.
NMOS 트랜지스터(133)의 소오스 영역(S133)과 NMOS 트랜지스터(137)의 드레인 영역(D137)는 공통적으로 접지 라인(112)에 연결된다.
따라서, 메모리 셀 회로(177a)의 다수가 형성되면, 트랜지스터의 어레이의 열의 수를 증가시키는 것은 일 메모리 셀 회로(177a)의 NMOS 트랜지스터(133)의 소오스 영역(S133)과 다른 메모리 셀 회로(177a)의 NMOS 트랜지스터(137)의 드레인 영역(D137)이 공유되게 한다.
제1행에서, 접지 라인(112)는 제1연결층으로서 제공되며, NMOS 트랜지스터(14bn)의 소오스 영역(S14bn)(NMOS 트랜지스터(14an)의 소오스 영역(S14an), 및 트랜지스터(14cn)의 소오스 영역(S14cn)(NMOS 트랜지스터(14dn)의 소오스 영역(S14dn)에 연결된다.
기록 비트 라인(191a)는 제1연결층으로서 제공되며, NMOS 트랜지스터(13a)의 드레인 영역(D13a)(NMOS 트랜지스터(13c)의 드레인 영역(D13c))에 연결된다.
기록 비트 라인(191b)는 또한 제1연결층으로서 제공되며, NMOS 트랜지스터(13b)의 드레인 영역(D13b)(NMOS 트랜지스터(13d)의 드레인 영역(D13d))에 연결된다.
제2행에서, 전원 라인(111)은 제1연결층으로서 제공되며, 제8행, 제5행, 제4행 및 제1행에 위치한 PMOS 트랜지스터의 게이트에 연결되어 그들의 게이트를 분리시킨다.
더욱이, 그것은 또한 PMOS 트랜지스터(14ap)의 소오스 영역(S14bp)(PMOS 트랜지스터(14bp)의 소오스 영역(S14bp)) 및 PMOS 트랜지스터(14cp)의 소오스 영역(S14cp)(PMOS 트랜지스터(14dp)의 소오스 영역(S14dp))에 연결된다.
제3행에서, 전원 라인(111)은 제1연결층으로서 제공되며, 제8행, 제6행, 및 제1행에 위치한 PMOS 트랜지스터의 게이트에 연결되어 그들의 게이트를 분리시킨다.
더욱이, 그것은 PMOS 트랜지스터(123)의 소오스 영역(S123)PMOS 트랜지스터(127)의 소오스 영역(S127)) 및 PMOS 트랜지스터(126)의 소오스 영역(S126)에 연결된다.
제4행에서, 판독 비트 라인(192)는 제1연결층으로서 제공되며, NMOS 트랜지스터(134)의 드레인 영역(D134)(NMOS 트랜지스터(139)의 드레인 영역(D139))에 연결된다.
또한, 접지라인(112)는 제1연결층으로서 제공되며, NMOS 트랜지스터(133)의 소오스 영역(S133), NMOS 트랜지스터(135)의 소오스 영역(S135)(NMOS 트랜지스터(130)의 소오스 영역(S130)) 및 NMOS 트랜지스터(137)의 드레인 영역(D137))에 연결된다.
제1연결층은 또한 NMOS 트랜지스터(13b)의 게이트 전극(G13b)와 NMOS 트랜지스터(13a)의 게이트 전극(G13a) 사이를, NMOS 트랜지스터(13c)의 게이트 전극(G13c)와 NMOS 트랜지스터(13d)의 게이트 전극(G13d) 사이를, NMOS 트랜지스터(14an)의 게이트 전극(G14an), NMOS 트랜지스터(13b)의 소오스 영역(S13b)(NMOS 트랜지스터(14bn)의 드레인 영역(D14bn)), PMOS 트랜지스터(14bp)의 드레인 영역(D14bp) 및 PMOS 트랜지스터(14ap)의 게이트 전극(G14ap) 사이를, NMOS 트랜지스터(14dn)의 게이트 전극(G14dn), NMOS 트랜지스터(13c)의 소오스 영역(S13c)(NMOS 트랜지스터(14cn)의 드레인 영역(D14cn)), PMOS 트랜지스터(14cp)의 드레인 영역(D14cp) 및 PMOS 트랜지스터(14dp)의 게이트 전극(G14dp) 사이를, NMOS 트랜지스터(14bn)의 게이트 전극(G14bn), PMOS 트랜지스터(14bp)의 게이트 전극(G14bp), NMOS 트랜지스터(14an)의 드레인 영역(D14an)(NMOS 트랜지스터(13a)의 소오스 영역(S13a)), 및 PMOS 트랜지스터(14ap)의 드레인 영역(D14ap) 사이를, NMOS 트랜지스터(14cn)의 게이트 전극(G14cn), PMOS 트랜지스터(14dn)의 게이트 전극(G14cp), NMOS 트랜지스터(14dn)의 게이트 전극(G14dn), NMOS 트랜지스터(14dn)의 드레인 영역(D14dn)(NMOS 트랜지스터(13d)의 소오스 영역(S13d)), 및 PMOS 트랜지스터(14dp)의 드레인 영역(D14dp) 사이를, PMOS 트랜지스터(127)의 드레인 영역(D127)(PMOS 트랜지스터(124)의 소오스 영역(S124)) 및 PMOS 트랜지스터(125)의 소오스 영역(S125)(PMOS 트랜지스터(126)의 드레인 영역(D126)) 사이를, NMOS 트랜지스터(133)의 게이트 전극(G133), NMOS 트랜지스터(123)의 게이트 전극(G123), PMOS 트랜지스터(124)의 드레인 영역(D124)(PMOS 트랜지스터(125)의 드레인 영역(D125)), PMOS 트랜지스터(136)의 드레인 영역(D136)(PMOS 트랜지스터(137)의 드레인 영역(D137)), NMOS 트랜지스터(130)의 게이트 전극(G130) 사이를, NMOS 트랜지스터(134)의 게이트 전극(G134), PMOS 트랜지스터(124)의 게이트 전극(G124) 및 NMOS 트랜지스터(135)의 게이트 전극(G135) 사이를, PMOS 트랜지스터(125)의 게이트 전극(G125)와 NMOS 트랜지스터(136)의 게이트 전극(G136) 사이를, PMOS 트랜지스터(126)의 게이트 전극(G126)와 NMOS 트랜지스터(137)의 게이트 전극(G137) 사이를, 및 NMOS 트랜지스터(139)의 게이트 전극(G139)와 NMOS 트랜지스터(138)의 게이트 전극(G138) 사이를 각각 연결시킨다.
제8열에서, 제2연결층은 판독 비트 라인(192)를 PMOS 트랜지스터(123)의 드레인 영역(D123)에 연결시킨다.
제7열에서, 기록 워드 라인(181a)는 제2연결층으로서 제공되며, 제1연결층을 통하여 PMOS 트랜지스터(127)의 게이트 전극(G127)와 NMOS 트랜지스터(14bn)의 게이트 전극(G14bn)에 연결된다.
제4열에서, 판독 워드 라인(182a)는 제2연결층으로서 제공되며, 제1연결층을 통하여 PMOS 트랜지스터(124)의 게이트 전극(G124)와 NMOS 트랜지스터(135)의 게이트 전극(G135)에 연결된다.
제3열에서, AND 입력단(209)은 제2연결층으로서 제공되며, 제1연결층을 통하여 PMOS 트랜지스터(14ap)의 드레인 영역(D14ap)와 PMOS 트랜지스터(125)의 게이트 전극(G125)에 연결된다.
제2열에서 AND 입력단(207)은 제2연결층으로서 제공되며, 제1연결층을 통하여 PMOS 트랜지스터(14dp)의 드레인 영역(D14dp)와 PMOS 트랜지스터(126)의 게이트 전극(G126)에 연결된다.
제2열 및 제1열에서, 판독 워드 라인(182b)은 제2연결층으로서 제공되며, 제1연결층을 통하여 NMOS 트랜지스터(13c)의 게이트 전극(G13c)와 NMOS 트랜지스터(13d)의 게이트 전극(G13d)에 연결된다.
상술한 바와 같이 배치하고 배선함으로서, 상술한 바와 같이, 트랜지스터 어레이의 4행 X 8열만이 메모리 셀 회로(177a)를 구현하는데 요구되며, 단지 8개의 기본 셀만이 하나의 저장 수단으로 요구된다.
따라서, 집적도는 종래의 경우에 비해 9/8% 만큼 증가될 수 있다. 제6도 내지 제9도는 본 발명의 제2실시예에 따른 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도이다.
제6도 내지 제9도는 가상선(Q13, Q14)에서 계속된다.
제29도 내지 제32도에서 사용된 참조문자와 상호연결의 관계를 도시하는 방법은 여기에서도 또한 사용된다.
가상선(Q13)에 근접한 트랜지스터 어레이의 2개의 행은 PMOS 트랜지스터의 어레이이고, 트랜지스터 어레이의 더 먼 곳의 2개의 행은 NMOS 트랜지스터의 어레이이다.
제10도는 제6도 내지 제9도에서 실현된 메모리 셀 회로(177b)의 구성을 도시하는 회로도이다.
메모리 셀 회로(177a)와 비교하면, 메모리 셀 회로(177b)에서, 판독 버퍼 회로(224a)는 판독 버퍼 회로(225a)로 대체된다.
판독 버퍼 회로(225a)는 PMOS 트랜지스터(128)이 판독 버퍼 회로(224a)에 부가된 구조를 갖는다.
이하, PMOS 트랜지스터(128)의 드레인과 게이트는 공통적으로 PMOS 트랜지스터의 드레인과 게이트에 각각 연결된다.
비록 PMOS 트랜지스터(128)이 부가되어도, 제1실시예에서 요구되는 트랜지스터 어레이의 4행 X 8열과 동일한 크기로써 제2실시예에서 요구되는 트랜지스터 어레이의 크기로 충분하다.
즉, 단지 8개의 기본 셀만이 하나의 저장 수단으로서 요구된다.
제6도와 제9도를 제1도와 제4도와 비교할 때 알 수 있는 바와 같이, 제1실시예에서의 배열 및 배선과 비교할 때, 제2실시예에서의 배열 및 배선은 제8도에서 도시된 것과 거의 동일하며, 제1실시예에서는 트랜지스터 어레이의 제3행의 제8열에서의 PMOS 트랜지스터의 게이트가 분리되어 있는데 제2실시예에서는 PMOS 트랜지스터(128)가 그곳에 형성된다는 것만이 다르다.
그러므로, 전원 라인(111)은 제3행의 좌단 상의 PMOS 트랜지스터의 게이트에 연결되지 않으나, PMOS 트랜지스터의 소오스 영역(S128)에 연결된다.
그리고, PMOS 트랜지스터(128)의 게이트 전극(G128)은 제1연결층을 경유하여 NMOS 트랜지스터(133)의 게이트 전극(G133)에 연결된다.
PMOS 트랜지스터(128)의 드레인 영역(D128)은 PMOS 트랜지스터(123)의 드레인 영역(D123)과 공유된다.
제1연결층과 제2연결층의 다른 트랜지스터의 배열과 연결 관계는 제1실시예의 경우와 동일하다.
상술하는 바와 같이, PMOS 트랜지스터(128)이 소요 트랜지스터 어레이의 영역을 증가시키지 않고서도 PMOS 트랜지스터(123)에 병렬로 연결될 수 있으므로, 판독 비트 라인(192)를 H로 구동하는 능력이 증가된다.
더욱이, PMOS 트랜지스터(123, 128)의 드레인 영역(D123, D128)의 영역에 의해 결정되는 판독 비트 라인(192)로부터 보여지는 접속 용량은 그들이 공유되므로 제1실시예와 비교하여 증가하지 않는다.
따라서, 판독 비트 라인(192)에 제공되는 신호의 상승 시간은 감소될 수 있다.
제11도와 제12도는 하나의 기록 포트(port)와 하나의 판독 포트를 갖는 2-포트 메모리의 메모리 셀 회로(177c)의 구조를 서로 관련하여 도시하는 회로도이다.
제11도와 제12도는 가상선(Q15)에서 계속된다.
메모리 셀 회로(177c)는 4개의 저장 회로(21a-21d), 기록 억세스 게이트인 8개의 NMOS 트랜지스터(13a-13h), 2개의 기록 버퍼 회로(224a, 224b), 2개의 기록 비트 라인(191a, 191b), 4개의 기록 워드 라인(181a-181d), 4개의 기록 워드 라인(182a-182d) 및 기록 비트 라인(192)를 갖는다.
저장 회로(21c, 21d), NMOS 트랜지스터(13e-13h), 판독 버퍼 회로(224b), 기록 워드 라인(181c, 181d), 및 판독 워드 라인(182c, 182d)은 제1실시예에 도시된 저장 회로(21a, 21b), NMOS 트랜지스터(13a-13d), 판독 버퍼 회로(224a), 기록 워드 라인(181a, 181b) 및 판독 워드 라인(182a, 182b)에 각각 해당하며, 연결 관계는 또한 동일하다.
더욱이, NMOS 트랜지스터(13e-13h)와 판독 버퍼 회로(224b)의 기록 비트 라인(191a, 191b)와 판독 비트 라인(192)에 관한 연결 관계는 또한 NMOS 트랜지스터(13a-13d)와 판독 버퍼 회로(224a)의 기록 비트 라인(191a, 191b)와 판독 비트 라인(192)에 관한 연결 관계와 동일하다.
판독 버퍼 회로(224b)의 구조는 판독 버퍼 회로(224a)의 구조와 동일하다.
판독 버퍼 회로(224b) 내에 포함된 AND-OR 합성 회로(17), PMOS 트랜지스터(143), 및 NMOS 트랜지스터(150, 153, 154, 159)는 판독 버퍼 회로(224a) 내에 포함된 AND-OR 합성 회로(16), PMOS 트랜지스터(123), 및 NMOS 트랜지스터(130, 133, 134, 139)에 각각 해당된다.
AND-OR 합성 회로(17)의 4개의 입력단(212-215)와 출력단(211)은 AND-OR 합성 회로(16)의 4개의 입력단(207-210)와 출력단(206)에 각각 해당된다.
제13도와 제14도는 각각 AND-OR 합성 회로(16, 17)의 구조를 도시하는 회로도이다.
제13도는 제5도의 재판이다.
제13도와 제14도를 비교함으로써 알 수 있는 바와 같이, AND-OR 합성 회로(17) 내에 포함된 PMOS 트랜지스터(144-147)와 NMOS 트랜지스터(155-158)은 AND-OR 합성 회로(16) 내에 포함된 PMOS 트랜지스터(124-127)와 NMOS 트랜지스터(135-138)에 각각 해당한다.
메모리 회로(177c) 내에 기록할 때, 기록 비트 라인(191a, 191b) 상에 전달되는 정보는 기록 워드 라인(181a-181d)에 의해 선택된 저장 회로(21a-21d)로 NMOS 트랜지스터(13a-13h)를 통하여 기록된다.
그리고, 워드 라인(182a-182d)에 의해 선택되는 저장회로(21a-21d)의 하나에 저장되는 내용은 판독 버퍼 회로(224a 224b)에 의해 판독 비트 라인(192) 상으로 판독된다.
제15도 내지 제22도는 메모리 셀 회로(177c)를 구현하기 위한 트랜지스터 어레이의 배열 및 배선을 도시하는 평면도이다.
제15도와 제16도는 가상선(Q16)에서 계속된다.
제16도와 제17도는 가상선(Q17)에서 계속되고, 제17도와 제18도는 가상선(Q18)에서 각각 계속된다.
제19도와 제20도는 가상선(Q16)에서 계속되고, 제20도와 제21도는 가상선(Q17)에서 계속되고, 제21도와 제22도는 가상선(Q18)에서 각각 계속된다.
더욱이, 제15도와 제19도, 제16도와 제20도, 제17도와 제21도, 및 제18도와 제22도는 모두 가상선(Q15)에서 계속된다.
즉, 제15도 내지 제22도는 트랜지스터 어레이의 방향(행 방향)에 평행한 가상선(Q15)에서 분할되고 트랜지스터 어레이가 근접하는 방향(열 방향)에 평행한 가상선(Q16, Q17, Q18)에서 분할되는 메모리 셀 회로(177c)를 구현하는 트랜지스터 어레이의 배열 및 배선을 도시하고 있다.
그러한 분할은 단지 설명의 편의를 위해서이며, 그 밖의 다른 것을 나타내지는 않는다.
이하, 가상선(Q15)에 더 근접한 2행의 트랜지스터 어레이는 PMOS 트랜지스터의 어레이이고, 그것으로부터 먼 곳에 있는 2행의 트랜지스터 어레이는 NMOS 트랜지스터의 어레이이다.
제17도와 제18도, 및 제21도와 제22도에 도시된 배열 및 배선은 PMOS 트랜지스터(123)의 위치적 차이와 그것과 관련된 제1연결층의 약간의 차이를 제외하고는 제1도 내지 제4도에 도시된 메모리 셀 회로(177a)의 배열 및 배선의 경우와 거의 동일하다.
즉, 메모리 셀 회로(177a)를 구현하는 배열 및 배선에서, 트랜지스터 어레이의 제3행에서, 제3도에 도시된 바와 같이, PMOS 트랜지스터(123)은 제7열에 형성되고, 제8열의 PMOS 트랜지스터는 게이트가 분리된다.
한편, 제21도에 도시된 바와 같이, 메모리 셀 회로(177c)를 구현하는 배열 및 배선에서, 트랜지스터 어레이의 제3행에서, PMOS 트랜지스터(123)은 제8열에 형성되고, 제7열 내의 PMOS 트랜지스터는 게이트가 분리된다.
따라서, NMOS 트랜지스터(133)의 게이트와 PMOS 트랜지스터(123)의 게이트를 연결하는 제1연결층의 배열(경로)는 다소 변경된다.
제1연결층으로 구현되는 전원 라인(111)은 트랜지스터 어레이의 제3행의 제7열 내의 PMOS 트랜지스터의 게이트에 연결된다.
상술한 점을 제외하고는, 메모리 회로(177a)는 트랜지스터 어레이의 제1 내지 제4행의 제1 내지 제8열 내에 구현된다.
이것은 메모리 회로(177c) 내의 제11도에 도시된 부분이 구현되는 것을 의미한다.
가상선(Q17)에 관하여 제17도와 제18도, 및 제21도와 제22도 내에 도시된 배열 및 배선에 대하여 거의 대칭적으로 만들어지는 배열 및 배선은 제15도와 제16도, 및 제19도와 제20도 내에 도시된다.
메모리 회로(177c) 내에 제12도에 도시된 부분은 제15도와 제16도, 및 제19도와 제20도 내에 구현된다.
상술한 바와 같이 메모리 회로(177c) 내의 대칭성을 고려할 때, 비록 제1 및 제2연결층에는 약간의 차이가 있지만, 제15도와 제16도 및 제19도와 제20도에 도시된 배열 및 배선은 트랜지스터 배열에 관해서는 제17도와 제18도, 및 제21도와 제22도에 도시된 배열 및 배선과 동일하다.
즉, 저장 회로(21a)를 형성하는 인버터(14a, 14b)가 각각 트랜지스터 어레이의 제1행 및 제2행의 제6열 및 제7열 내에 형성되는 반면, 저장 회로(21c)를 형성하는 인버터(14e, 14f)는 제11행 및 제10행에 각각 형성된다.
저장 회로(21a)에 연결된 기록 억세스 게이트인 NMOS 트랜지스터(13a, 13b)는 트랜지스터 어레이의 제1행의 제5열 및 제8열에 각각 형성된다.
한편, 저장 회로(21c)에 연결된 기록 억세스 게이트인 NMOS 트랜지스터(13e, 13f)는 트랜지스터 어레이의 제1행의 제12열 및 제9열에 각각 형성된다.
저장 회로(21b)를 형성하는 인버터(14c, 14d)가 트랜지스터 어레이의 제1행 및 제2행의 제3열 및 제2열 내에 각각 형성되는 반면, 저장 회로(21d)를 형성하는 인버터(14g, 14h)는 제14행 및 제15행에 각각 형성된다.
저장 회로(21b)에 연결된 기록 억세스 게이트인 NMOS 트랜지스터(13c, 13d)는 트랜지스터 어레이의 제1행의 제4열 및 제1열에 각각 형성된다.
한편, 저장 회로(21d)에 연결된 기록 억세스 게이트인 NMOS 트랜지스터어레이(13g, 13h)는 트랜지스터 어레이의 제1행의 제13열 및 제16열에 각각 형성된다.
또한, 트랜지스터 어레이의 제3행에 관해, 제21도 및 제22도의 제2열, 제3열, 제4열, 제5열 및 제8열 내에 형성된 PMOS 트랜지스터(126, 125, 124, 127, 123)에 해당하는, PMOS 트랜지스터(146, 145, 144, 147, 143)는 제19도 및 제20도의 제15열, 제14열, 제13열, 제12열 및 제9열에 각각 형성된다.
제4행의 트랜지스터에 관하여, NMOS 트랜지스터(138, 137, 136, 135, 130, 134, 139, 133)이 제21도 및 제22도의 제1열, 제2열, 제3열, 제4열, 제5열, 제6열, 제7열 및 제8열 내에 형성되는 반면, NMOS 트랜지스터(158, 157, 156, 150, 154, 159, 153)는 제19도 및 제 20도의 제16열, 제15열, 제14열, 제13열, 제12열, 제11열, 제10열 및 제9열에 각각 형성된다.
상술한 바와 같은 구성은 메모리 셀 회로(177c)이 4행 X 16열 트랜지스터 어레이로 구현될 수 있게 하며, 여기에서 단지 8개의 기본셀만이 제1실시예의 경우와 같이 하나의 저장 수단에 대해 요구된다. 그러나, 제3실시예는 제1실시예에 도시된 두 가지 기술의 단순한 조합만은 아니다.
제3실시예는 PMOS 트랜지스터(143, 123)의 드레인이 동일 영역을 공유한다는 점에서 특징적이다.
비록 동일한 설명을 제2실시예에 대해서도 할 수 있지만, 판독 비트 라인(192)로부터 보여지는 연결 용량은 PMOS 트랜지스터(123, 143)의 드레인 영역(D123, D143)의 영역에 의해 결정되며, 하나의 저장 수단에 대한 연결 용량은 그들이 공유되므로 제1실시예와 비교하여 감소될 수 있다.
따라서 신호의 상승 시간을 감소시키면서 4개의 저장 회로(21a-21d) 내에 저장된 내용을 하나의 판독 비트 라인(192)에 제공하는 것이 가능하다.
본 발명은 모든 트랜지스터의 도전형이 역전되고 전원 라인(111)과 접지 라인(112)이 제1 및 제3실시예에 도시된 메모리 회로(177a-177c) 내에서 서로간에 대체되는 구조에도 적용될 수 있다.

Claims (21)

  1. 저장 장치를 구현하기 위한 메모리 셀 회로의 배열 및 배선에 있어서, 상기 저장 장치는 (A) 제1 및 제2저장 회로, (B) 어느 하나에 비활성 신호가 항상 제공되는 제1 및 제2판독 워드 라인, (C) 판독 비트 라인, 및 (D) 상기 제1 및 제2저장 회로 내의 저장 내용을 상기 판독 비트 라인으로 상기 제1 및 제2판독 워드 라인에 제공되는 신호의 활성/비활성에 근거하여 제공되는 제1판독 회로로 구성되고; 상기 제1판독 회로는 (D-1-1) 상기 제2저장 회로에 연결되는 제1입력단, (D-1-2) 상기 제2판독 워드 라인에 연결되는 제2입력단, (D-1-3) 상기 제1저장 회로에 연결되는 제3입력단, (D-1-4) 상기 제1판독 워드 라인에 연결되는 제4입력단, 및 (D-1-5) 하나의 출력단을 갖는 (D-1) 제1합성 논리 회로, (D-2) 제1전위를 제공하는 제1전위점, (D-3) 상기 제1전위와 다른 제2전위를 제공하는 제2전위점, (D-4) 상기 제1전위점에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 출력단에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인으로 구성되는 제1의 제1도전형 트랜지스터, (D-5) 상기 제2전위점에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인으로 구성되는 제1의 제2도전형 트랜지스터, (D-6) 상기 제1의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제1판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인으로 구성되는 제2의 제2도전형 트랜지스터, (D-7) 상기 제2전위점에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인으로 구성되는 제3의 제2도전형 트랜지스터, 및 (D-8) 상기 제3의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제2판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인으로 구성되는 제4의 제2도전형 트랜지스터를 포함하며; 상기 제1합성 논리 회로는 (D-1-6) 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 소오스로 구성되는 제2의 제1도전형 트랜지스터, (D-1-7) 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제2의 제1도전형 트랜지스터의 소오스에 연결되는 소오스로 구성되는 제3의 제1도전형 트랜지스터, (D-1-8) 상기 제2의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제4의 제1도전형 트랜지스터, (D-1-9) 상기 제3의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제5의 제1도전형 트랜지스터, (D-1-10) 상기 제2전위점에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 드레인로 구성되는 제5의 제2도전형 트랜지스터, (D-1-11) 상기 제5의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제1합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제6의 제2도전형 트랜지스터, (D-1-12) 소오스, 상기 제1합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제1합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제7의 제2도전형 트랜지스터, 및 (D-1-13) 상기 제7의 제2도전형의 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제1합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제8의 제2도전형 트랜지스터를 더 가지고; 상기 메모리 셀 회로의 배열 및 배선은 (I) (I-1) 제2도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제1행, (I-2) 제1도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제2행, (I-3) 제1도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제3행, (I-4) 제2도전형의 트랜지스터가 배열된 트랜지스터 어레이의 제4행을 갖으며, 상기 트랜지스터 어레이의 제1 내지 제4행은 각 열에 대하여 또는 정렬되어 있는 기판: (III) 상기한 기판 상에 제공되며 상기 제1도전형의 트랜지스터와 제2도전형의 트랜지스터에 연결되는 제1연결층: 및 상기 제1연결층 상에 제공되고 상기 제1연결층에 연결되는 제2연결층으로 구성되며; 상기 제1 및 제2저장 회로는 상기 제1행 및 제2행의 트랜지스터 어레이 내에 형성되고; 상기 제3행의 트랜지스터 어레이 내에, (I-3-1) 상기 제1의 제1도전형의 트랜지스터는 상기 제7열 및 제8열의 하나의 열 내에 형성되며, 상기 제5의 제1도전형의 트랜지스터는 제5열 내에 형성되고, 상기 제2의 제1도전형의 트랜지스터는 제4열에 형성되며, 상기 제3의 제1도전형의 트랜지스터는 제3열에 형성되고, 그리고 상기 제4의 제1도전형의 트랜지스터는 제2열에 형성되며, (I-3-2) 상기 제5의 제1도전형의 트랜지스터의 상기 드레인과 상기 제2의 제1도전형의 트랜지스터의 상기 소오스, 상기 제2의 제1도전형 트랜지스터의 상기 드레인과 상기 제3의 제1도전형의 트랜지스터의 상기 드레인, 및 상기 제3의 제1도전형의 트랜지스터의 상기 소오스와 상기 제4의 제1도전형의 트랜지스터의 상기 드레인은 각각 동일 영역 내에 형성되고; 상기 제4행의 트랜지스터 어레이 내에서, (I-4-1) 상기 제3의 제2도전형 트랜지스터는 제8열에 형성되며, 상기 제4의 제2도전형 트랜지스터는 제7열에 형성되고, 상기 제2의 제2도전형 트랜지스터는 제6열에 형성되며, 상기 제1의 제2도전형 트랜지스터는 제5열에 형성되고, 상기 제5의 제2도전형 트랜지스터는 제4열에 형성되며, 상기 제6의 제2도전형 트랜지스터는 제3열에 형성되고, 상기 제7의 제2도전형 트랜지스터는 제2열에 형성되며, 상기 제8의 제2도전형 트랜지스터는 제1열에 형성되고, (I-4-2) 상기 제3의 제2도전형 트랜지스터의 상기 드레인과 상기 제4의 제2도전형 트랜지스터의 상기 소오스, 상기 제2의 제2도전형 트랜지스터의 상기 드레인과 상기 제4의 제2도전형 트랜지스터의 상기 드레인, 상기 제1의 제2도전형의 상기 드레인와 상기 제2의 제2도전형 트랜지스터의 상기 소오스, 상기 제1의 제2도전형 트랜지스터의 상기 소오스와 상기 제5의 제2도전형 트랜지스터의 상기 소오스, 상기 제5의 제2도전형 트랜지스터의 상기 드레인과 상기 제6의 제2도전형 트랜지스터의 상기 소오스, 상기 제6의 제2도전형 트랜지스터의 상기 드레인과 상기 제7의 제2도전형 트랜지스터의 상기 드레인, 및 상기 제7의 제2도전형 트랜지스터의 상기 소오스와 상기 제8의 제2도전형 트랜지스터의 상기 드레인이 각각 동일 영역 내에 형성되며; 및 상기 제1 및 제2전위점은 상기 제1연결층과 함께 구현되고, 상기 제1 및 제2판독 워드 라인은 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  2. 제1항에 있어서, 제3행의 트랜지스터 어레이 내에서, 상기 제1의 제1도전형 트랜지스터는 제7열 내에 형성되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  3. 제1항에 있어서, 상기 제1 및 제2판독 워드 라인은 상기 제4열과 상기 제6열의 트랜지스터 어레이 상에 각각 제공되는 상기 제2연결층과 함께 구현되는 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  4. 제2항에 있어서, 상기 제3행의 트랜지스터 어레이 내에서, 상기 제8열, 상기 제6열 및 제1열 내의 상기 제1도전형 트랜지스터의 게이트는 상기 제1전위점에 연결되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  5. 제2항에 있어서, 상기 제1저장 회로는 제1 및 제2인버터의 역-병렬 연결로 형성되고, 그 저장된 내용은 상기 제1인버터의 출력단에서 출력되며; 상기 제2저장 회로는 제3 및 제4인버터의 역-병렬 연결로 형성되고, 그 저장된 내용은 상기 제3인버터의 출력단에서 출력되고; 그리고 상기 저장 장치는 (E) 서로간에 상보 관계이며, 상기 제1 및 제2저장 회로의 일 회로 내에 저장되어 있는 한쌍의 신호가 전달되는 제1 및 제2기록 비트 라인, (F) 상기 제1인버터의 상기 출력단에 연결된 소오스, 상기 제1기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제9의 제2도전형 트랜지스터, (G) 상기 제2인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제10의 제2도전형 트랜지스터, (H) 상기 제3인버터의 상기 출력단에 연결된 소오스, 상기 제1기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제11의 제2도전형 트랜지스터, (I) 상기 제4인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결된 드레인 및 게이트를 갖는 제12의 제2도전형 트랜지스터, (J) 상기 제9 및 제10의 제2도전형 트랜지스터의 상기 게이트에 공통적으로 연결되며 상기 제1 및 제2기록 비트 라인으로부터 상기 제1저장 회로 내로 기록에 대한 허용/불허를 제어하는 제1기록 워드 라인, 및 (K) 상기 제11 및 제12의 제2도전형 트랜지스터의 상기 게이트에 공통적으로 연결되며 상기 제1 및 제2기록 비트 라인으로부터 상기 제2저장 회로 내로 기록에 대한 허용/불허를 제어하는 제2기록 워드 라인을 포함하며; 상기 제1인버터는 (A-1) 상기 제2인버터의 상기 출력단에 연결되는 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제1인버터의 상기 출력단에 연결되는 드레인을 갖는 제6의 제1도전형 트랜지스터; 및 (A-2) 상기 제2인버터의 상기 출력단에 연결된 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제1인버터의 상기 출력단에 연결되는 드레인을 갖는 제12의 제2도전형 트랜지스터를 포함하고; 상기 제2인버터는 (A-3) 상기 제1인버터의 상기 출력단에 연결된 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제2인버터의 상기 출력단에 연결되는 드레인을 갖는 제7의 제1도전형 트랜지스터; 및 (A-4) 상기 제1인버터의 상기 출력단에 연결된 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제2인버터의 상기 출력단에 연결되는 드레인을 갖는 제14의 제2도전형 트랜지스터를 포함하며; 상기 제3인버터는 (A-5) 상기 제4인버터의 상기 출력단에 연결된 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제3인버터의 상기 출력단에 연결되는 드레인을 갖는 제8의 제1도전형 트랜지스터; 및 (A-2) 상기 제4인버터의 상기 출력단에 연결된 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제3인버터의 상기 출력단에 연결되는 드레인을 갖는 제16의 제2도전형 트랜지스터를 포함하고; 상기 제4인버터는 (A-7) 상기 제3인버터의 상기 출력단에 연결된 게이트, 상기 제1전위점에 연결되는 소오스 및 상기 제4인버터의 상기 출력단에 연결되는 드레인을 갖는 제9의 제1도전형 트랜지스터; 및 (A-8) 상기 제3인버터의 상기 출력단에 연결된 게이트, 상기 제2전위점에 연결되는 소오스 및 상기 제4인버터의 상기 출력단에 연결되는 드레인을 갖는 제18의 제2도전형 트랜지스터를 포함하며; 상기 제1행의 트랜지스터 어레이 내에서, (I-1-1) 상기 제10의 제2도전형 트랜지스터는 제8열에 형성되며, 상기 제14의 제2도전형 트랜지스터는 제7열에 형성되고, 상기 제13의 제2도전형 트랜지스터는 제6열에 형성되며, 상기 제9의 제2도전형 트랜지스터는 제5열에 형성되고, 상기 제11의 제2도전형 트랜지스터는 제4열에 형성되며, 상기 제15의 제2도전형 트랜지스터는 제3열에 형성되고, 상기 제16의 제2도전형 트랜지스터는 제2열에 형성되며, 상기 제12의 제2도전형 트랜지스터는 제1열에 형성되고; (I-4-2) 상기 제14의 제2도전형 트랜지스터의 상기 소오스와 상기 제13의 제2도전형 트랜지스터의 상기 소오스, 상기 제9의 제2도전형 트랜지스터의 상기 드레인과 상기 제11의 제2도전형 트랜지스터의 상기 드레인, 상기 제11의 제2도전형의 상기 소오스와 상기 제15의 제2도전형 트랜지스터의 상기 드레인, 상기 제15의 제2도전형 트랜지스터의 상기 소오스와 상기 제16의 제2도전형 트랜지스터의 상기 소오스, 및 상기 제6의 제2도전형 트랜지스터의 상기 드레인과 상기 제12의 제2도전형 트랜지스터의 상기 소오스가 각각 동일 영역 내에 형성되며; 및 상기 제1 및 제2기록 비트 라인은 상기 제1연결층과 함께 구현되고, 상기 제1 및 제2기록 워드 라인은 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  6. 제5항에 있어서, 상기 제1 및 제2기록 워드 라인은 상기 제7열, 및 상기 제2열과 상기 제1열의 트랜지스터 어레이 상에 각각 제공되는 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  7. 제5항에 있어서, 상기 제2행이 트랜지스터 어레이 내에서, 상기 제8열, 상기 제5열, 제4열 및 제1열 내의 상기 제1도전형 트랜지스터의 게이트는 상기 제1전위점에 연결되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  8. 제5항에 있어서, 상기 제1합성 논리 회로의 제1 및 제3입력점은 상기 제2열과 상기 제3열의 트랜지스터 어레이 상에 각각 제공되는 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  9. 제2항에 있어서, 상기 제1판독 회로는 상기 제1전위점에 연결되는 소오스, 상기 제1의 제1도전형 트랜지스터의 상기 게이트와 상기 드레인에 각각 연결되는 게이트와 드레인을 갖는 제10의 제1도전형 트랜지스터; 그리고 상기 제3행의 트랜지스터 어레이 내에서, 상기 제1의 제1도전형 트랜지스터와 상기 제10의 제1도전형 트랜지스터는 각각 상기 제7열 및 상기 제8열 내에 형성되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  10. 제9항에 있어서, 상기 제3행의 트랜지스터 어레이 내에서, 상기 제6열 및 제1열 내의 상기 제1도전형 트랜지스터의 게이트는 상기 제1전위점에 연결되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  11. 제1항에 있어서, 상기 제3행의 트랜지스터 어레이 내에서, 상기 제1의 제1도전형 트랜지스터는 그 제8열 내에 형성되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  12. 제14항에 있어서, 상기 제1 및 상기 제2판독 워드 라인은 각각 상기 제4열 및 상기 제6열의 트랜지스터 어레이 상에 제공되는 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  13. 제11항에 있어서, 상기 제3행의 트랜지스터 어레이 내에서, 상기 제7열, 상기 제6열 및 제1열 내의 상기 제1도전형 트랜지스터의 게이트는 상기 제1전위점에 연결되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  14. 제11항에 있어서, 상기 저장 장치는 (E) 제3 및 제4저장 회로, (F) 어느 하나에 비활성 신호가 항상 제공되는 제3 및 제4판독 워드 라인, 및 (G) 상기 제3 및 제4저장 회로 내의 저장 내용을 상기 판독 비트 라인으로 상기 제3 및 제4판독 워드 라인에 제공되는 신호의 활성/비활성에 근거하여 제공하는 제2판독 회로로 구성되고; 상기 제2판독 회로는 (G-1)(G-1-1) 상기 제4저장 회로에 연결되는 제1입력단, (G-1-2) 상기 제4판독 워드 라인에 연결되는 제2입력단, (G-1-3) 상기 제3저장 회로에 연결되는 제3입력단, (G-1-4) 상기 제3판독 워드 라인에 연결되는 제4입력단, (G-1-5) 하나의 출력단을 갖는 제2합성 논리 회로, (G-2) 상기 제1전위점에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 출력단에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인을 갖는 제6의 제1도전형 트랜지스터, (G-3) 상기 제2전위점을 갖는 소오스, 상기 제2합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인을 갖는 제9의 제1도전형 트랜지스터, (G-4) 상기 제9의 제2도전형 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제3판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인을 갖는 제10의 제2도전형 트랜지스터, (G-5) 상기 제2전위점에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 출력단에 연결되는 게이트 및 드레인을 갖는 제11의 제2도전형 트랜지스터, 및 (G-6) 상기 제11의 제2도전형 트랜지스터의 드레인에 연결되는 소오스, 상기 제4판독 워드 라인에 연결되는 게이트 및 상기 판독 비트 라인에 연결되는 드레인을 갖는 제12의 제2도전형 트랜지스터를 포함하며; 상기 제2합성 논리 회로는 (G-1-6) 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 소오스로 구성되는 제7의 제1도전형 트랜지스터, (G-1-7) 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제7의 제1도전형 트랜지스터의 소오스에 연결되는 소오스로 구성되는 제8의 제1도전형 트랜지스터, (G-1-8) 상기 제7의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제4의 제1도전형 트랜지스터, (G-1-9) 상기 제8의 제1도전형 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제10의 제1도전형 트랜지스터, (G-1-10) 상기 제2전위점에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 제4입력단에 연결되는 게이트 및 드레인로 구성되는 제13의 제2도전형 트랜지스터, (G-1-11) 상기 제13의 제2도전형의 트랜지스터의 상기 드레인에 연결되는 소오스, 상기 제2합성 논리 회로의 상기 제3입력단에 연결되는 게이트 및 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제14의 제2도전형 트랜지스터, (G-1-12) 소오스, 상기 제2합성 논리 회로의 상기 제1입력단에 연결되는 게이트 및 상기 제2합성 논리 회로의 상기 출력단에 연결되는 드레인로 구성되는 제15의 제2도전형 트랜지스터, 및 (G-1-13) 상기 제15의 제2도전형의 트랜지스터의 상기 소오스에 연결되는 드레인, 상기 제2합성 논리 회로의 상기 제2입력단에 연결되는 게이트 및 상기 제1전위점에 연결되는 소오스로 구성되는 제16의 제2도전형 트랜지스터를 더 가지고; 상기 제3 및 제4저장 회로는 상기 제1행 및 제2행의 트랜지스터 어레이 내에 형성되며, 상기 제3행의 트랜지스터 어레이 내에, (I-3-3) 상기 제6의 제1도전형의 트랜지스터는 제9열에 형성되며, 상기 제10의 제1도전형 트랜지스터는 제12열에 형성되고, 상기 제7의 제1도전형 트랜지스터는 제13열 내에 형성되며, 상기 제8의 제1도전형 트랜지스터는 제14열 내에 형성되고, 그리고 상기 제9의 제1도전형 트랜지스터는 제15열 내에 형성되며; (I-3-4) 상기 제1의 제1도전형의 트랜지스터의 상기 드레인과 상기 제6의 제1도전형의 트랜지스터의 상기 드레인, 상기 제10의 제1도전형 트랜지스터의 상기 드레인과 상기 제7의 제1도전형의 트랜지스터의 상기 소오스, 상기 제7의 제1도전형의 트랜지스터의 상기 드레인과 상기 제8의 제1도전형의 트랜지스터의 상기 드레인, 및 상기 제8의 제1도전형 트랜지스터의 상기 소오스와 상기 제9의 제1도전형 트랜지스터의 상기 드레인은 각각 동일 영역 내에 형성되고; 상기 제4행의 트랜지스터 어레이 내에서, (I-4-3) 상기 제11의 제2도전형 트랜지스터는 제9열에 형성되며, 상기 제12의 제2도전형 트랜지스터는 제10열에 형성되고, 상기 제10의 제2도전형 트랜지스터는 제11열에 형성되며, 상기 제9의 제2도전형 트랜지스터는 제12열에 형성되고, 상기 제13의 제2도전형 트랜지스터는 제13열에 형성되며, 상기 제14의 제2도전형 트랜지스터는 제14열에 형성되고, 상기 제15의 제2도전형 트랜지스터는 제15열에 형성되며, 및 상기 제16의 제2도전형 트랜지스터는 제16열에 형성되고, (I-4-4) 상기 제3의 제2도전형 트랜지스터의 상기 소오스와 상기 제11의 제2도전형 트랜지스터의 상기 소오스, 상기 제11의 제2도전형 트랜지스터의 상기 드레인과 상기 제12의 제2도전형 트랜지스터의 상기 소오스, 상기 제10의 제2도전형의 상기 드레인와 상기 제12의 제2도전형 트랜지스터의 상기 드레인, 상기 제10의 제2도전형 트랜지스터의 상기 소오스와 상기 제9의 제2도전형 트랜지스터의 상기 드레인, 상기 제9의 제2도전형 트랜지스터의 상기 소오스와 상기 제13의 제2도전형 트랜지스터의 상기 소오스, 상기 제13의 제2도전형 트랜지스터의 상기 드레인과 상기 제14의 제2도전형 트랜지스터의 상기 소오스, 상기 제14의 제2도전형 트랜지스터의 상기 드레인과 상기 제15의 제2도전형 트랜지스터의 상기 드레인, 상기 제15의 제2도전형 트랜지스터의 상기 소오스와 상기 제16의 제2도전형 트랜지스터의 상기 드레인이 각각 동일 영역 내에 형성되며; 및 상기 제3 및 제4판독 워드 라인은 상기 제2연결층과 함께 각각 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  15. 제14항에 있어서, 상기 제3 및 상기 제4판독 워드 라인은 각각 상기 제13열 및 상기 제11열의 트랜지스터 어레이 상에 제공되는 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  16. 제14항에 있어서, 상기 제3행의 트랜지스터 어레이 내에서, 상기 제10열, 상기 제11열, 및 상기 제16열 내의 상기 제1도전형의 게이트는 상기 제1전위점에 연결되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  17. 제14항에 있어서, 상기 제3저장 회로는 제5 및 제6인버터의 역-병렬 연결로 형성되고 저장 내용은 상기 제5인버터의 출력단에서 출력되고, 상기 제4저장 회로는 제7 및 제8인버터의 역-병렬 연결로 형성되고 저장내용은 상기 제7인버터의 출력단에서 출력되며, 서로간에 상보적이고 상기 제3 및 제4저장 회로의 일 회로에 저장되는 한쌍의 신호가 각각 상기 제1 및 제2기록 비트 라인 상으로 전달되고, 상기 저장 장치는 (H) 상기 제5인버터의 상기 출력단에 연결된 소오스, 상기 제1기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제7의 제2도전형 트랜지스터, (I) 상기 제6인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제8의 제2도전형 트랜지스터, (J) 상기 제7인버터의 상기 출력단에 연결된 소오스, 상기 제1기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제19의 제2도전형 트랜지스터, (K) 상기 제8인버터의 상기 출력단에 연결된 소오스, 상기 제2기록 비트 라인에 연결되는 드레인 및 게이트를 갖는 제10의 제2도전형 트랜지스터, (L) 상기 제17 및 제18의 제2도전형 트랜지스터의 상기 게이트를 공통으로 연결하고 상기 제1 및 제2기록 비트 라인으로부터 상기 제3저장 회로로의 기록에 대한 허용/불허를 제어하는 제3기록 워드 라인, 및 (M) 상기 제19 및 제20의 제2도전형 트랜지스터의 상기 게이트를 공통으로 연결하고 상기 제1 및 제2기록 비트 라인으로부터 상기 제4저장 회로로의 기록에 대한 허용/불허를 제어하는 제4기록 워드 라인을 포함하며, 상기 제3 및 제4저장 회로와 상기 제17 내지 제20의 제2도전형 트랜지스터는 상기 제1행과 제2행의 트랜지스터 어레이 내에 형성되고, 그리고 상기 제3 및 상기 제4기록 워드 라인은 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  18. 제16항에 있어서, 상기 제3 및 상기 제4기록 워드 라인은 각각 상기 제10열 및 상기 제15열과 상기 제16열의 트랜지스터 어레이 상에 제공되는 상기 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  19. 제16항에 있어서, 상기 제2합성 논리 회로의 상기 제1 및 제3입력단은 각각 상기 제15열 및 상기 제14열의 트랜지스터 어레이 상에 제공되는 제2연결층과 함께 구현되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  20. 제16항에 있어서, 상기 제1인버터는 상기 제6열 내에 형성되며, 상기 제2인버터는 상기 제7열 내에 형성되고, 상기 제3인버터는 상기 제3열 내에 형성되며, 상기 제4인버터는 상기 제2열 내에 형성되고, 상기 제5인버터는 상기 제11열 내에 형성되며, 상기 제6인버터는 상기 제10열 내에 형성되고, 상기 제7인버터는 상기 제13열 내에 형성되며, 및 상기 제8인버터는 상기 제14열 내에 형성되는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
  21. 저장 장치를 구현하기 위한 메모리 셀 회로의 배열 및 배선에 있어서: 상기 저장 장치는 (a) 다수의 저장 회로, 및 (b) 다수 쌍의 제1도전형 트랜지스터와 제2도전형 트랜지스터로 형성되고 상기 저장 회로의 저장 내용을 판독하기 위한 논리 회로로 구성되고; 상기 논리 회로는 (I) (I-1) 제2도전형 트랜지스터가 배열된 트랜지스터 어레이의 최소한 하나의 행, 및 (I-2) 제1도전형 트랜지스터가 배열된 트랜지스터 어레이와 최소한 하나의 행을 갖으며, 상기 트랜지스터 어레이는 서로간에 또한 정렬되어 있는 기판, (II) 상기 기판 상에 제공되고 상기 제1도전형 트랜지스터와 제2도전형 트랜지스터와 연결되는 제1연결층, 및 (III) 상기 제1연결층 상에 제공되고 상기 제1연결층에 연결되는 제2연결층으로 구성되며, 상기 제1도전형 트랜지스터와 상기 제2도전형 트랜지스터를 갖는 다수 쌍의 일부는 다른 열 상에 배치된 상기 쌍을 형성하는 것을 특징으로 하는 메모리 셀 회로의 배열 및 배선.
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