JPH05217375A - アドレス信号デコーダ - Google Patents

アドレス信号デコーダ

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JPH05217375A
JPH05217375A JP4269915A JP26991592A JPH05217375A JP H05217375 A JPH05217375 A JP H05217375A JP 4269915 A JP4269915 A JP 4269915A JP 26991592 A JP26991592 A JP 26991592A JP H05217375 A JPH05217375 A JP H05217375A
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Abstract

(57)【要約】 （修正有） 【目的】特にサブデコードされたアドレス信号をデコー
ドするための方形にアレイに形成されたデコード回路を
含む半導体メモリに関する。 【構成】各４−１６デコーダは１６個のＯＲゲートを使
用しＡＮＤ処理される出力を有する８つのサブファンク
ションに細分される。長方形デコーダの４入力ＮＡＮＤ
ゲートの各々はＯＲゲートに与える２入力サブファンク
ションＮＡＮＤで置換えられ、このＮＡＮＤは高密度領
域の外部に位置決めされるが、ＯＲゲートはメモリセル
アレイの下で高密度領域内にある。ＯＲゲートは４×４
アレイフォーマットに分配され、４個の基本セル幅の各
列は４本の出力線があり、高密度メモリセルレイアウト
基準に従う。アレイ構造は各ＯＲゲートに到達するため
列および行ごとに各１本の垂直、水平入力線を必要とす
る。出力デコーダの完成に必要な反転ドライバは４×４
アレイに配列され、各インバータの位置はそれを駆動す
るＯＲゲートに対応する。

Description

【発明の詳細な説明】
【０００１】
【技術分野】この発明は半導体メモリに関するものであ
り、より特定的にはサブデコードされたアドレス信号を
デコードするための方形アレイに形成されたデコード回
路を含む半導体メモリに関するものである。
【０００２】
【背景技術】図１は、２５６行および２５６列に構成さ
れた６５，５３６（６４Ｋ）メモリセルを有する従来の
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のブ
ロック図である。外部から与えられたアドレス信号はメ
モリセルの１つを選択して、データを記憶または検索す
るために使用される。
【０００３】ＤＲＡＭ１は、２５６行および２５６列に
配列されたビット線およびワード線の交差点で接続され
たメモリセルの方形アレイ２５を含む。ロウおよびコラ
ムアドレスバッファ２１はアドレス入力端子Ａ1 −Ａ8
から８ビットのロウアドレス信号および８ビットのコラ
ムアドレス信号を順次受取る。８ビットのロウアドレス
信号はロウデコーダ２２に供給され、これはその信号を
デコードして２５６本のワード線の１本を選択する。ワ
ード線は選択されたワード線に接続されるメモリセルを
選択するためにロウデコーダ２２からデコードされたロ
ウアドレス信号を受取る。
【０００４】メモリセルアレイ２５のビット線は、セン
スリフレッシュアンプおよび入出力制御２４のビット線
センスアンプと入出力ゲートとに接続される。選択され
たメモリセル内に記憶されるべきデータはデータインバ
ッファ２６内で受取られ、これはセンスリフレッシュア
ンプおよび入出力制御２４へデータ入力信号を供給す
る。
【０００５】コラムデコーダ２３はロウおよびコラムバ
ッファ２１からの８ビットのコラムアドレス信号をデコ
ードして、センスアンプの１つを選択するためにセンス
リフレッシュアンプおよび入出力制御２４へ、デコード
されたコラムアドレス信号を供給する。メモリセルアレ
イ２５の選択されたセンスアンプからのデータ信号はセ
ンスリフレッシュアンプおよび入出力制御２４を介して
データアウトバッファ２７へ供給される。
【０００６】電源、データおよび制御信号は、電源入力
端子２および３、ロウアドレスストローブ（／ＲＡＳ）
入力端子４、コラムアドレスストローブ（／ＣＡＳ）端
子８、ならびにライトイネーブル端子／Ｗで受取られ
る。クロック発生回路１０は／ＲＡＳおよび／ＣＡＳ信
号を受取って、第１のクロック信号φ１をコラムデコー
ダ２３に供給し、かつ第２のクロック信号φ２をＡＮＤ
ゲート２８に供給する。ＡＮＤゲート２８はクロック信
号φ２およびライトイネーブル信号を受取って、データ
ストローブ信号をデータインバッファ２６およびデータ
アウトバッファ２７へ供給する。
【０００７】クロック発生器１０の動作において、／Ｒ
ＡＳおよび／ＣＡＳ信号は図示されない中央処理装置
（ＣＰＵ）から供給される。／ＲＡＳおよび／ＣＡＳ信
号に応答して、クロック発生回路１０はクロック信号φ
１およびφ２を発生する。ＤＲＡＭの正常な読出／書込
動作中、アドレス信号バッファ２１は２つの連続する８
ビットバイトの、１６ビットのアドレス信号データを外
部アドレス信号入力端子Ａ1 −Ａ8 で受取る。１６ビッ
トのアドレス信号は８ビットのロウアドレス信号部分と
８ビットのコラムアドレス信号部分とを含む。
【０００８】アドレス信号バッファ２１はアドレス信号
データのロウバイトおよびコラムバイトを時間多重に基
づいてロウデコーダ２２およびコラムデコーダ２３に供
給する。ロウデコーダ２２およびコラムデコーダ２３は
内部アドレス信号Ａ1 −Ａ8をデコードし、デコードさ
れた信号をメモリセルアレイ２５および入出力制御装置
２４に与える。ロウデコーダ２２へ供給されるロウアド
レス信号データに応答して、１行のメモリセルがメモリ
セルアレイ２５から選択される。コラムデコーダ２３に
与えられるコラムアドレス信号データによって、選択さ
れた列のメモリセルからの読出、またはそこへの書込が
可能になる。選択された行および列のメモリセルアレイ
２５のメモリセルはそれによってデータ記憶または検索
のためにアクセスされることができる。
【０００９】メモリセル内に記憶されるべきデータはデ
ータ信号としてデータ入力端子で受取られ、バッファ２
６内に記憶される。第１のライトイネーブル信号／Ｗお
よびクロック信号φ2 に応答して、データはバッファ２
６から入出力信号制御装置２４へ転送される。コラムデ
コーダ２３はクロック信号φ1 によって能動化されて、
データをメモリセルアレイの選択された列のメモリセル
へ供給する。しかし、ロウデコーダ２２によって選択さ
れた行のメモリセルだけが能動化されるので、データは
選択された行および列アドレス信号を有するメモリセル
内だけに記憶される。
【００１０】図２はＤＲＡＭのメモリセルアレイをさら
に詳細に示すブロック図である。各メモリセルはゲート
トランジスタを介してビット線対の一方のビット線に接
続されるデータ記憶キャパシタを含む。ゲートトランジ
スタのゲート電極はワード線に接続され、次にロウデコ
ーダ２２に接続される。センスアンプＳ／Ａはデコード
されたアドレス信号をコラムデコーダ２３から受取り、
ビット線対上にあるデータ信号を増幅する。
【００１１】ロウアドレス信号に応答して、ロウデコー
ダ２２はハイの出力レベルの選択信号を２５６本のワー
ド線ＷＬの選択された１本へ与える。この選択信号によ
って、選択されたワード線ＷＬに接続されたゲートトラ
ンジスタは導通し、関連のデータ記憶キャパシタと関連
のビット線対ＢＬとの間の電荷転送を許容する。読出動
作の間、センスアンプＳ／Ａは活性化され、選択された
行の記憶キャパシタからビット線対へ読出される電荷に
応答する。コラムアドレス信号に応答して、コラムデコ
ーダ２３は選択されたコラム内のトランスファゲート
（図示せず）を活性化し、増幅されたデータ信号を選択
されたビット線対ＢＬからデータ出力バッファ２７（図
１）へ転送する。データは信号クロックφ2 に応答して
データ出力端子で供給される。
【００１２】書込動作の間、データインバッファ２６か
らのデータは、コラムデコーダ２３に与えられるコラム
アドレス信号に応答して、選択された列のセンスアンプ
に供給される。ロウデコーダ２２はハイレベルの信号を
ロウアドレス信号に応答して、選択されたワード線ＷＬ
に与え、選択された行の関連のゲートトランジスタをオ
ンにする。トランジスタがオンにされると、データ電荷
がビット線から選択された列の記憶キャパシタに転送さ
れる。選択されないセンスアンプへはデータが与えられ
ないので、選択されない列のメモリセル内に記憶された
データはリフレッシュされるが、変更されない。
【００１３】アドレス信号デコーダ、すなわちロウおよ
びコラムデコーダの機能は、２進のアドレス信号データ
を受取ることであり、かつ応じて、対応する出力線上に
出力を与えることである。前述のように、ロウデコーダ
はハイレベルの信号をワード線に与え、それによって関
連する行のゲートトランジスタが導通する。コラムデコ
ーダは選択されたゲートを活性化して、ビット線対をメ
モリ入出力バッファへ接続する。従来の「長方形」８イ
ン−２５６アウト・アドレス信号デコーダの簡単な概略
図が図３に示される。
【００１４】図３を参照して、長方形デコーダはＡＮＤ
ゲートの線形アレイを含み、各々、デコードされるべき
ビット信号の数に等しい多数の入力を有する。ＡＮＤゲ
ートの数は選択されるべき出力アドレス信号線の数に等
しい。デコーダは、真のアドレス信号を真のアドレス信
号線１３へ供給し、かつ反転されたアドレス信号を反転
されたアドレス信号線１４へ供給する反転バッファ増幅
器を含む。図３の例において、１６個の反転増幅器１１
および１２は真のアドレス信号および反転されたアドレ
ス信号ａ0 −ａ7 をアドレス信号線１３および１４へ与
える。２５６個のＡＮＤゲート１６の各々は８個の入力
端子を有し、真のアドレス信号および反転されたアドレ
ス信号ａ0 −ａ7 の異なる組合せを受取る。
【００１５】動作において、８ビットのアドレス信号ａ
0 −ａ7 は、反転増幅器１１および１２を含むバッファ
段に与えられ、バッファされた真のアドレス信号を線１
３に供給し、かつ反転されたアドレス信号を線１４に供
給する。ＡＮＤゲート１６の８つの入力１５の各々は、
８個のアドレス信号ビットａ0 −ａ7 の各々について真
のアドレス信号線、または相補アドレス信号線のいずれ
かに接続される。２５６個のＡＮＤゲートからの出力１
７は、バッファインバータ増幅器へ供給されるアドレス
信号データに応答して相互に排他的な出力信号Ｙ0 −Ｙ
255 を与える。
【００１６】図３に示される長方形アドレス信号デコー
ダの構成に関する１つの問題が、デコーダ機能を実現す
るのに必要とされる８入力ＡＮＤゲートの複雑性から、
かつ必要とされる接続の数および構成から生じる。さら
に、各アドレス信号線が「ファンアウト」して、１２８
個のＡＮＤゲートを駆動するため、駆動能力の問題が生
じる。
【００１７】８入力ＡＮＤゲート１６を実現するために
必要とされる装置の数によって生じる選択出力線１７の
間の間隔、または「ピッチ」、の増加の結果、図３に示
される長方形デコーダの別の欠点が生じる。図３に示さ
れるように実現される長方形メモリアドレス信号デコー
ダはメモリセルアレイの幅と比較して大きい出力線ピッ
チを有する。
【００１８】ゲート入力の数を最小にするために、メモ
リ装置は多段のアドレス信号のデコードを使用して実現
されている。プリデコード回路は元の入力アドレス信号
のデータビットに応答して、サブデコードされたアドレ
ス信号を供給する。複数のデコーダユニットは元の入力
アドレス信号ビットおよびサブデコードされた信号の異
なる組合せに応答して、対応する出力線上にセレクタ出
力信号を与える。アドレス信号をデコードするための代
表的な回路はホシ（Ｈｏｓｈｉ）の、第4,777,390 号に
説明される。しかし、これらのデコード回路はデコード
された出力信号を与えるために３つまたはそれより多い
入力を有するデコーダ論理ゲートをさらに必要とする。
【００１９】代替的なアドレス信号デコーダ配列は図４
および図５に示される。図４は第１のデュアル・ツリー
型アドレス信号デコーダのサブデコーダの概略図であ
り、これはアドレス信号ａ0 −ａ3 に応答して第１の群
のサブファンクション信号ｆ0−ｆ15を供給する。第２
のサブデコーダはアドレス信号ａ4 −ａ7 を受取り、第
２の群のサブファンクション信号ｆ16−ｆ31を供給す
る。各サブデコーダは４×４マトリックスに配列される
１６個のＡＮＤゲートのアレイを含む。
【００２０】第１および第２の群のサブファンクション
信号はそれぞれの増幅器を介して図５に示されるような
１６×１６マトリックスのＡＮＤゲートを含むアレイデ
コーダに与えられる。２つの群のサブファンクション信
号に応答して、アレイデコーダはデコードされたアドレ
ス信号を表わす２５６の相互に排他的な選択信号を供給
する。
【００２１】デュアル・ツリーデコーダは各論理エレメ
ントへの入力の数を最小にして、それによって２つより
多い入力を有するＡＮＤゲートの必要性を除去する。し
かし、各サブファンクション信号は多数のＡＮＤゲート
を駆動せねばならず、これは駆動能力の問題をもたら
し、かつデコードの伝搬遅延を増加する。さらに、複雑
な信号経路指定経路はサブファンクション信号をデコー
ダへ、かつその中に分配することと、デコーダ出力信号
を関連のメモリセルアレイのワード線へ供給することと
を必要とする。
【００２２】さらに、サブデコード型アドレス信号デコ
ーダはデコーダゲート出力線のピッチとメモリアレイの
ワード線の正常なピッチとを不一致にする。ＤＲＡＭメ
モリセルアレイは各セルについて、１つの記憶キャパシ
タと組合わされた１つのゲートトランジスタを必要とす
るが、各ワード線に関連する多数の入力デコーダゲート
は多数のトランジスタを必要とする。したがって、デコ
ーダ回路は関連のメモリセルアレイより広くなければな
らない。類似の問題がスタティックＲＡＭ（ＳＲＡＭ）
メモリセルアレイにある。ＳＲＡＭメモリセルのアレイ
がＤＲＡＭセルの類似のアレイより広くても、ＳＲＡＭ
メモリセル間の距離はデコーダゲート出力線間の距離よ
り短い。すなわち、ＳＲＡＭワード線のピッチは対応す
るデコーダ出力線のピッチより短い。
【００２３】代替的に、デコーダゲートは数行に形成さ
れねばならず、それによってゲートへの、およびゲート
からの信号経路指定を複雑にする。数行のゲートを使用
するアドレス信号デコーダを形成するには、入力および
出力ゲートが、隣接する回路を横切って、またはそれら
をまわって送られることが必要である。たとえば、図６
は単−ポリの、二重金属ＣＭＯＳ集積回路の図である。
ゲートアレイは直列接続されたｐ型およびｎ型トランジ
スタ３２および４２の行３０および４０を含む。ｐ型行
３０およびｎ型行４０を含む１対の隣接するトランジス
タはベンチ５０を形成する。１対の隣接するトランジス
タ、ｎ型およびｐ型、は基本セル５２を形成する。
【００２４】ｐ型トランジスタ３２はｐ型行３０に形成
され、第１および第２のソース／ドレイン領域３６およ
び３８を分離するポリシリコンゲート３４を含む。同様
に、ｎ型トランジスタ４２はポリシリコンゲート４４の
両側に第１および第２のソース／ドレイン領域４６およ
び４８を含む。経路指定チャネル６０において行方向に
導電性を与えるためにメタル−１経路指定トラック６２
に沿って、かつ列方向に導電性を与えるためにメタル−
２経路指定トラック６４に沿って相互接続配線が設けら
れる。メタル−１およびメタル−２という名称は連続す
る回路構成処理ステップの間形成される下部および上部
金属導電層をそれぞれ指す。メタル−１層は層間絶縁体
によってメタル−２層から絶縁される。典型的には、隣
接する基本セル内、またはそれらの間に局在化された内
部配線はメタル−１相互接続を使用し、メタル−２経路
指定はベンチ間の接続性を与える。Ｖｃｃバス５４およ
びＶｓｓバス５６はメタル−１経路指定を使用して、下
部メタライゼーション層を介して、各基本セルのトラン
ジスタへ行方向に電力を与える。
【００２５】典型的ＣＭＯＳ装置の断面図が図７に示さ
れる。ｐ型基板７０はｐウェル７２とｎウェル７４とを
含む。ｐ型電界効果トランジスタ（ＦＥＴ）は基板７０
の表面上のｐウェル７２の領域内に形成される。ｐ型Ｆ
ＥＴは基板の表面上に形成されるゲート電極絶縁体７６
を含む。ポリサイドゲート電極はゲート電極絶縁体７６
上に形成され、ポリシリコンからなるゲート電極下部層
７８と、たとえばタングステンシリサイドからなる上部
金属シリサイド層とを含む。ゲート電極７８および８０
はゲート電極の側壁に形成されるゲート電極側壁絶縁体
８２と共にチャネル領域上に形成される。
【００２６】ホットキャリアの発生を回避するために、
ｐ型ＦＥＴは、側壁絶縁体８２下に形成された低濃度の
ｎ- 領域８４とゲート電極から離れて形成されたより高
濃度のｎ+ 領域８６とを有する軽くドープされたドレイ
ン（ＬＤＤ）構造を含む。
【００２７】ｎ型ＦＥＴは基板７０のｎウェル領域７４
に形成され、ポリシリコン下部層９０および金属シリサ
イド上部層９２を有するポリサイドゲート電極を含む。
側壁絶縁体９３はゲート電極の両側壁に形成される。ソ
ース／ドレイン領域９６は基板の上表面内のゲート電極
下のチャネル領域の両側に形成される。
【００２８】素子間分離領域９４は基板表面に沿ってＦ
ＥＴを電気的に絶縁する。層間絶縁体９８は素子間絶縁
領域およびゲート電極上に形成される。下部メタル−１
経路指定は層間絶縁体９８を介してコンタクトホール内
に延在する第１のポリサイド相互接続層１００を含み、
ソース／ドレイン電極を形成する。メタル−１ポリサイ
ド相互接続層１００は下部金属窒化物層１０６と上部金
属ポリサイド層１０８とを含む。金属窒化物層はたとえ
ば窒化チタンを含んでもよい。類似のメタル−１ポリサ
イド層１０２および１０４はｐおよびｎ型ＦＥＴについ
てソース／ドレイン電極を形成する。
【００２９】相互接続絶縁体９８はメタル−１ポリサイ
ド相互接続層１００、１０２および１０４上に形成され
る。メタル−２層１１０は金属ポリサイドを含み、相互
接続絶縁体９８上に形成される。メタル−１およびメタ
ル−２層間の導電性がコンタクトホール１１２を介して
与えられ、これらの金属層はインターフェイス１１４で
接触する。
【００３０】図８に示される典型的なゲートのレイアウ
トにおいて、論理ゲート装置は４個の隣接する基本セル
を含む。セルはＮ拡散領域１１６およびｐ拡散領域１１
７内に形成されるトランジスタを含む。トランジスタの
ソース／ドレイン領域は拡散領域内でポリシリコンゲー
ト電極１２０−１２６の両側に形成される。メタル−１
経路指定１２７は下に横たわる基板拡散領域１１６およ
び１１７ならびにポリシリコンゲート電極１２０−１２
６に接続し、かつ上にあるメタル−２経路指定１２８に
接続する。
【００３１】図８に示されるように、論理ゲート装置か
らのメタル−２出力１２８は４つの可能な経路指定トラ
ックの少なくとも１つを使用する。したがって、利用可
能なメタル−２経路指定トラックの２５％だけが使用さ
れる。デコーダ出力線密度を増加して、メモリセルアレ
イの密度に等しくために、出力がデコーダの各メタル−
２経路指定トラックに沿って与えられねばならない。す
なわち、デコーダ出力線１２８−１３４のピッチは図９
に示されるような関連のメモリセルアレイのワード線の
ピッチに等しくなければならない。しかし、４個の基本
セルがゲートごとに必要とされるので、このようなデコ
ーダを実現するために必要とされるトランジスタの数は
多数のベンチを積み重ねなければ基本の２５６セルベン
チ以内にはまらないであろう。もし多数のベンチが積み
重ねられれば、各論理装置への必要な数の信号入力線を
与えるのに不十分な未使用のメタル−２経路指定が残
る。各ベンチにおいて使用可能なメタル−１経路指定の
数もまた、セル内のメタル−１接続能力の必要性のため
に制限される。したがって、交互のベンチは隣接するベ
ンチ内に形成される論理装置への付加的なメタル−１接
続能力を与えるために専用にされる。しかしこの結果、
集積密度が増加する。
【００３２】したがってこの発明の目的は、全メタル−
２経路指定トラックの１００％がデコーダの集積密度を
犠牲にせずに使用される、高密度メモリセルアレイレイ
アウト基準と互換性のあるデコーダ構造を提供すること
である。
【００３３】この発明の別の目的は、デコーダからの出
力によって必要とされるメタル−２トラックを干渉せず
にアクセス可能な全ゲートの入力を作ることである。
【００３４】この発明のさらなる目的は、メモリセルア
レイ下の臨界領域内でデコーダの論理ゲートへ与えられ
る入力の数を最少にすることである。
【００３５】
【発明の開示】この発明の一局面に従って、アドレス信
号デコーダはアドレス信号に応答して対応するワード線
へデコードされたアドレス信号を与える。デコーダは行
および列に整列された複数の第１および第２のサブデコ
ーダ出力線を含み、マトリックスを形成する。コラムサ
ブデコーダはアドレス信号の第１の部分を受取り、第１
のサブデコードされたアドレス信号をそれぞれの第１の
サブデコーダ出力線へ供給する。ロウサブデコーダはア
ドレス信号の第２の部分を受取り、第２のサブデコーダ
アドレス信号をそれぞれの第２のサブデコーダ出力線へ
供給する。複数の第１の組合せ論理エレメントは対応す
る第１および第２のサブデコーダ出力線へ接続され、第
１および第２のサブデコーダアドレス信号に応答して、
デコードされたアドレス信号をそれぞれのワード線へ供
給する。第１の組合せ論理エレメントは第１および第２
のサブデコーダ出力線の交差点に位置決めされる。
【００３６】この発明の１つの特徴に従って、第１の組
合せ論理エレメントは第１および第２のサブデコードさ
れたアドレス信号の論理和を供給するための回路を含
む。この発明の別の局面において、第１の組合せ論理エ
レメントは第１および第２のサブデコードされたアドレ
ス信号の論理積を供給するための回路を含む。
【００３７】この発明の別の特徴に従って、駆動回路が
設けられ、そこで第１の組合せ論理エレメントが駆動回
路を介してそれぞれのワード線へデコードされたアドレ
ス信号を供給する。
【００３８】この発明の別の局面に従って、コラムサブ
デコーダはアドレス信号の第１の部分を受取るための、
かつ第１のサブデコーダ出力線へ第１のサブデコードさ
れた信号を供給するための複数の第２の組合せ論理回路
を含む。ロウサブデコーダはアドレス信号の第２の部分
を受取り、かつ応じて、第２のサブデコードされたアド
レス信号を第２のサブデコーダ出力線へ供給するための
第３の組合せ論理回路を含む。
【００３９】この発明のさらなる特徴に従って、アドレ
ス信号の第１の部分は複数の第１のビット信号を含み、
そこにおいて第２の組合せ論理回路は第１のビット信号
の論理積を供給するための論理回路を含む。同様に、ア
ドレス信号の第２の部分は複数の第２のビット信号を含
み、第３の組合せ論理回路は第２のビット信号の論理積
を供給するための回路を含む。第１の組合せ論理エレメ
ントは第１および第２のサブデコードされたアドレス信
号の論理和を提供するための論理回路を含む。第１およ
び第２のビット信号の論理積を与えるための回路はＮＡ
ＮＤゲートを含んでもよく、第１および第２のサブデコ
ードされたアドレス信号の論理和を供給するための論理
はＯＲゲートを含んでもよい。この発明の別の実施例に
おいて、第２の組合せ論理回路はアドレス信号のそれぞ
れの部分の第１のビット信号の論理和を与えるための論
理回路を含む。第１の組合せ論理エレメントは第１およ
び第２のサブデコードされたアドレス信号の論理積を供
給するためのゲートを含む。第１および第２のビット信
号の総和はＮＯＲゲートによって行なわれ、第１および
第２のサブデコードされたアドレス信号の論理積はＮＡ
ＮＤゲートによって行なわれる。
【００４０】この発明のさらなる特徴に従って、第１の
組合せ論理エレメントはデコードされたアドレス信号を
供給するための第１の論理型のゲートを含む。コラムサ
ブデコーダはアドレス信号の第１の部分を受取り、第１
のサブデコードされたアドレス信号を第１のサブデコー
ダ出力線へ供給するための第２の論理型の第１ないし第
４のゲートを含む。ロウサブデコーダはアドレス信号の
第２の部分を受取り、第２のサブデコードされたアドレ
ス信号を第２のサブデコーダ出力線へ供給するための第
２の論理型の第５ないし第８のゲートを含む。
【００４１】この発明は、サブファンクションＮＡＮＤ
ゲートを高密度領域の外部に位置決めすることによって
メモリアドレス信号デコーダとして構成されるゲートア
レイの高密度領域内の金属経路指定トラックの数を低減
する。この発明の好ましい実施例に従って、８−２５６
デコーダは１６個の４−１６出力デコーダを含む。各４
−１６デコーダはＯＲゲートの方形アレイを使用して共
にＡＮＤ処理された出力を有する８つのサブファンクシ
ョンに分割される。したがって、４入力ＮＡＮＤゲート
は、ＯＲゲートに信号を与える２個の２入力サブファン
クションＮＡＮＤによって置換えられる。２個のサブフ
ァンクションＮＡＮＤは高密度領域の外部に位置決めさ
れるが、ＯＲゲートは領域内にある。１６個のＯＲゲー
トは４×４アレイフォーマットに分配される。
【００４２】各ＯＲゲート列は幅が４個の基本セルであ
り、ＯＲゲートの各列について４本の出力線があり、高
密度レイアウト基準に従う。したがってアレイ構造は各
ＯＲゲートに到達するために列ごとに１本の垂直入力
線、および行ごとに１本の水平入力線だけを必要とす
る。４−１６出力デコーダを完成するために使用される
インバータ／ドライバは４×４アレイに配列される。各
インバータの位置はそれを駆動するＯＲゲートに対応す
る。
【００４３】１６個の４−１６出力デコーダの選択され
た１つは第１７の４−１６選択デコーダによって能動化
される。４−１６選択デコーダは８ビットのアドレス信
号の最上位の４つのアドレス信号ビットを受取り、それ
ら４ビットをデコードして、１６本のイネーブル線の１
本の上にイネーブル信号を与える。イネーブル線は１６
個の４−１６出力デコーダのそれぞれ１つを活性化し
て、１６本の出力線の連続ブロックを制御する。４−１
６出力デコーダの各々はあらゆる利用可能なメタル−２
出力信号線に出力信号を供給する。各４−１６デコーダ
は直交するメタル−１およびメタル−２経路指定パッド
に沿ってサブファンクション入力信号を供給される。
【００４４】この発明の前述のおよびさらなる目的、特
徴および利点は、その幾つかの特定の実施例の以下の詳
細な説明の検討が、特に添付の図面に関連して行なわれ
るとき明らかになるであろう。
【００４５】
【発明を実行するためのベストモード】この発明に従っ
たアドレス信号デコーダのブロック図が図１０に示され
る。アドレス信号ａ７−ａ０の最上位４ビットが４−１
６選択デコーダ４０１に与えられ、１６個の４−１６デ
コーダ１５０の１つを選択的に能動化する。アドレス信
号の最下位４ビットはサブデコーダ２１０および２２０
に対で与えられる。サブデコーダ２１０および２２０は
与えられたビット対の積を形成して、サブファンクショ
ン信号Ａ１−Ａ４およびＡ５−Ａ８をそれぞれ発生す
る。
【００４６】サブファンクション信号Ａ１−Ａ４および
Ａ５−Ａ８は４−１６アレイデコーダ１５０に供給さ
れ、応じて、デコードされたアドレス信号がその１６本
の出力線の１つの上に発生される。
【００４７】図１１はアドレス信号デコーダのデコーダ
平面図である。点線内の領域は図２０−２８により詳細
に示される。選択デコーダおよびサブデコーダを形成す
るサブファンクションＮＡＮＤは高密度領域１３５の外
部に位置決めされるが、アレイデコーダを形成するＯＲ
ゲートはその領域内にある。１６個のＯＲゲートの各群
は４×４アレイフォーマットに分配される。
【００４８】サブデコーダＮＡＮＤゲートのための入力
ドライバおよび４−１６選択デコーダは領域１３９に形
成される。入力ドライバはアドレス信号をバッファし、
バッファされたアドレス信号を、領域１３７および１３
８内に形成されるサブデコーダＮＡＮＤゲートに供給す
る。選択デコーダはアドレス信号の最上位４ビットを受
取り、領域１３５内の１６個のアレイデコーダの対応す
る１つを能動化する。ドライバおよび選択デコーダへの
アドレス信号経路指定は専用経路指定チャネル１４０を
介して供給される。
【００４９】必要とされる金属経路指定チャネルの数を
最少にするために、ＯＲゲートアレイ１３５の各ＯＲゲ
ートは入力端子を２個だけ必要とする。４ビットのアド
レス信号のデコードはサブデコードによって達成され
て、４つのサブファンクション信号を２組与え、これら
はそれぞれのＯＲゲートへ対で供給される。
【００５０】好ましい実現において、４ビットのアドレ
ス信号が図１２の表に示されるような積項の対に細分さ
れる。８個の２入力ＮＡＮＤゲートは２ビットの群の４
つのアドレス信号ビットをデコードすることによって図
１３の表に示されるサブファンクション出力を発生す
る。最上位２ビット、すなわちＡおよびＢは４個の「Ａ
Ｂ ＮＡＮＤ」によって形成される第１の２−４長方形
デコーダに供給される。同様に、最下位の２つのアドレ
ス信号ビットは「ＣＤ ＮＡＮＤ」を含む第２のサブデ
コーダに供給される。「ＡＢ ＮＡＮＤ」からの出力信
号Ａ１−Ａ４および「ＣＤ ＮＡＮＤ」からの出力信号
Ａ５−Ａ８は、１６個の４×４ＯＲゲートアレイからな
るアレイデコーダへ供給される。各４×４デコーダによ
って発生される１６のアドレス信号は図１４の表に示さ
れる８つのサブファンクションの論理和によって形成さ
れる。サブファンクションＡ１−Ａ４およびＡ５−Ａ８
の積は方形アレイに構成されるＯＲゲートへサブファン
クションを与えることによって形成され、サブファンク
ションの積項はデコードされたアドレス信号を表わす。
【００５１】この発明の一実施例はＯＲゲートの高密度
アレイに組合わされるサブファンクションを生成するた
めにＮＡＮＤゲートを使用するが、他の論理ゲート型の
組合せも可能である。たとえば図１５および図１６の表
を参照して、４入力１６出力デコーダが、ＮＯＲゲート
を使用して与えられたアドレス信号の論理和を生成する
ことによって引き出される８つのサブファンクションに
分類されることができる。サブファンクションはＮＡＮ
Ｄゲートのアレイを使用して論理積を形成することによ
って組合わされることができる。
【００５２】各４−１６デコーダは図１７に示される４
つの同じアレイ列によって形成される。デコードブロッ
ク１５０は駆動アレイ１６０およびＯＲゲートアレイ１
７０を含む。サブファンクションＡ１−Ａ４およびＡ５
−Ａ８は図示されない周辺サブデコーダＮＡＮＤゲート
によって供給される。各アレイ列１５２−１５８は構造
的に同一であり、第１のアレイ列１５２だけが詳細に示
される。
【００５３】各機能ブロック１９４−１９７は２入力Ｏ
Ｒゲートを含む。ブロック２０２−２０５は各々、対応
するＯＲゲートから出力を受取るインバータドライバを
含む。第１のサブファンクション信号Ａ１はコラムサブ
デコーダ出力線１８０を介してブロック１９４−１９７
のＯＲゲートと平行に与えられる。サブファンクション
Ａ５−Ａ８は第１−第４のロウサブデコーダ出力線１９
０−１９３を介してそれぞれの行のＯＲゲートへ与えら
れる。
【００５４】ＯＲゲートからの出力はＯＲ出力線１９８
−２０１を介してブロック２０２−２０５内に位置決め
されるインバータドライバへ与えられる。インバータド
ライバからの出力は出力線２０６−２０９を介してメモ
リアレイの対応するワード線へ与えられる。
【００５５】１６個の４−１６デコーダの最初の２個を
示す部分概略図が図１８に表わされる。ＯＲ回路の第１
のアレイはＯＲゲート２９１−３０６を含む。第１のア
レイはコラムサブデコーダ２１０のゲート２１２−２１
５へ与えられるイネーブル信号Ｅ０によって能動化され
る。コラムサブデコーダ２１０からのサブファンクショ
ン信号Ａ１−Ａ４は、第１−第４のアレイコラムＮＡＮ
Ｄゲート２１２−２１５によって、各列のＯＲゲートへ
第１−第４のコラムサブデコーダ出力線１８０−１８３
を介して与えられる。コラムサブデコーダ２２０のＮＡ
ＮＤゲート２２２−２２８によって発生されるサブファ
ンクションＡ５−Ａ８はそれぞれの第１−第４のサブデ
コーダ出力線１９０−１９３へ与えられる。各ＯＲゲー
ト２９１−３０６はサブファンクション信号Ａ１−Ａ４
の１つおよびサブファンクション信号Ａ５−Ａ８の１つ
を受取り、応じて、その論理和を出力信号Ｙ０−Ｙ１５
として対応するインバータドライバ３１１−３２６へ供
給する。
【００５６】イネーブル信号Ｅ０−Ｅ１５を発生するた
めのイネーブルデコーダ回路が図１９に示される。上位
アドレス信号ビットａ４−ａ７は長方形選択デコーダへ
供給される。選択デコーダは１６個の４入力ＮＡＮＤゲ
ートを含み、これらはイネーブル信号Ｅ０−Ｅ１５を供
給してそれぞれのアレイコラムデコーダを能動化する。
【００５７】４−１６出力デコーダの１つを実現するた
めの基板レイアウトの図が図２０−２４に示される。図
２０および２１は各々、図１７の機能ブロック２０２−
２０５に対応する４つのインバータドライバ回路の２つ
のベンチのためのレイアウトを示す。図２２および２３
は機能ブロック１９４−１９７（図１７）を含むレイア
ウトの詳細を与え、各図は４個のＯＲゲートの２つのベ
ンチを含む。図２４は入力ドライバおよび選択デコーダ
回路のベンチの部分的基板レイアウト図である。図２０
−２４は図面に示されるように配列され、関連のインバ
ータドライバと共に完全な４−１６デコーダを詳細に示
す。したがって、完全な４−１６デコーダは４つのスタ
ックドＯＲゲートベンチ５０および４つのスタックドイ
ンバータ−ドライバベンチ５１を含み、各ベンチは１６
個の基本セルを含む。
【００５８】各基本セルはｐおよびｎ型トランジスタを
含む。４個の隣接する基本セルは正の勾配を有するハッ
チングによって示されるメタル−１層によって接続さ
れ、それぞれのＯＲゲートを形成する。メタル−２経路
指定層は第１−第４のコラムサブデコーダ出力線１８０
−１８３と、第１−第４のアレイコラムＯＲゲート出力
線１９８−２０１および３３０−３４１とを含み、負の
勾配のハッチングを有する領域によって表わされる。メ
タル−１経路指定層はＶｃｃバス５４およびＶｓｓバス
５６を形成するために使用され、かつＯＲゲートを形成
するために各基本セルの内部配線に使用される。
【００５９】４つのベンチ５０を積み重ねることによっ
て、メタル−２経路指定トラック１８０−１８３はＯＲ
ゲートの各々へサブファンクション信号Ａ１−Ａ４を供
給するために使用される。メタル−２経路指定トラック
の拡張部分１９８−２０１および３３０−３４１はＯＲ
ゲートからの出力をベンチ５１によって形成されるイン
バータドライバアレイへ与える。
【００６０】サブファンクション信号Ａ５−Ａ８は、メ
タル−１経路指定層によって形成される第１−第４のロ
ウサブデコーダ出力線１９０−１９３によって、ＯＲゲ
ートへ与えられる。それぞれの第１のロウサブデコーダ
出力線１９０−１９３に沿って供給されるサブファンク
ション信号は、特定のベンチに沿って位置決めされるす
べてのＯＲゲートに共通であり、それによってベンチご
とにメタル−１経路指定チャネルが１つだけ必要とされ
る。残りのメタル−１経路指定トラックは内部ゲート配
線に使用される。
【００６１】図２２および図２３に示されるように、Ｏ
Ｒゲートの４つのベンチは必要とされる１００％のメタ
ル−２使用密度を達成するために積み重ねられる。ＯＲ
ゲートからの出力は出力線１９８−２０１および３３０
−３４１に供給され、それらの出力線は基本セルの間隔
と等しいピッチを有する。したがって、メモリセルアレ
イと互換性をもつのに必要とされる出力密度が達成され
る。
【００６２】この発明の代替実施例が図２９に示され、
そこでメモリセルアレイの下で高密度アレイ領域の外部
に位置決めされるサブデコーダはＮＯＲゲートを含み、
高密度デコードアレイはＮＡＮＤゲートを含む。
【００６３】要約すると、この発明の前述の実施例は８
ビットのアドレス信号の下位４ビットをデコードする高
密度領域の外部に位置決めされるサブデコーダを含む。
結果的に生じた８つのサブファンクションは１６個の高
密度４×４ＯＲゲートアレイに与えられる。アレイデコ
ーダの選択された１つは選択デコーダによってデコード
されたアドレス信号の上位４ビットに応答して能動化さ
れる。この構造はＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、Ｒ
ＯＭおよび他のメモリならびに最小のアドレス線ピッチ
を必要とする装置と互換性のある高密度デコーダを、そ
のデコーダを介する追加の経路指定チャネルを必要とせ
ずに提供する。
【００６４】この発明の幾つかの特定の実施例が説明さ
れ、かつ示されてきたが、特定的に示され、かつ説明さ
れた実施例の詳細における変化が、添付の請求項に規定
されるようなこの発明の真の精神および領域から逸脱せ
ずに行なわれてもよいことが明らかであろう。
【図面の簡単な説明】
【図１】従来のＤＲＡＭの簡略化された回路のブロック
図である。
【図２】図１のＤＲＡＭのメモリセルアレイを示すブロ
ック図である。
【図３】従来の長方形デコーダの概略図である。
【図４】デュアル・ツリーアドレス信号デコーダのサブ
デコーダのブロック図である。
【図５】８−２５６デュアル・ツリーデコーダのブロッ
ク図である。
【図６】ＣＭＯＳ技術を使用する基本ゲートアレイの図
である。
【図７】ＣＭＯＳゲートアレイの断面図である。
【図８】メタル−２チャネルの正常密度を示す典型的ゲ
ートレイアウトの平面図である。
【図９】１００％メタル−２経路指定密度を示すゲート
レイアウトの平面図である。
【図１０】この発明に従ったアドレス信号デコーダのブ
ロック図である。
【図１１】この発明に従ったアドレス信号デコーダのデ
コーダ平面図である。
【図１２】サブデコーダ・サブファンクションの表の図
である。
【図１３】図１２の表に従って抜き出されたサブファン
クションの表の図である。
【図１４】図１１の表に与えられたサブファンクション
を実現する４×４サブデコーダの論理表のレイアウトの
図である。
【図１５】代替的ゲートアレイのサブファンクションを
示す表の図である。
【図１６】図１５の表に従って抜き出されたサブファン
クションの表の図である。
【図１７】最大出力線密度を有する出力デコーダの部分
図である。
【図１８】この発明に従ったデコーダの部分的概略図で
ある。
【図１９】この発明に従って１６個の４−１６デコーダ
の１つを能動化するための選択デコーダの概略図であ
る。
【図２０】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２１】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２２】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２３】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２４】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２５】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２６】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２７】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２８】この発明に従った４−１６出力デコーダを実
現するための基板レイアウトの図である。
【図２９】この発明に従ったデコーダの代替の論理的実
現図である。
【符号の説明】
２１０，２２０：２−４サブデコーダ １５０：４−１６アレイデコーダ ４０１：４−１６選択デコーダ
フロントページの続き (72)発明者 チャールズ・エス・マクフォールス・ジュ ニア アメリカ合衆国、27713 ノース・カロラ イナ州、ダラム、チムニー・リッジ・プレ イス、3804−008 (72)発明者 パトリック・エイ・スプロール アメリカ合衆国、27613 ノース・カロラ イナ州、ローリー、レイク・リン・ドライ ブ、4145、アパートメント・106 (72)発明者 マイケル・エイ・マリンズ アメリカ合衆国、27704 ノース・カロラ イナ州、ダラム、チョーク・レベル・ロー ド、901、アパートメント・ジェイ・６

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 アドレス信号に応答してデコードされた
    アドレス信号をそれぞれのワード線へ与えるためのアド
    レス信号デコーダであって、 行および列に整列されて、行方向に延在する複数のマト
    リックスを形成する複数の第１および第２のサブデコー
    ダ出力線と、 前記アドレス信号の第１の部分を受取り、かつ第１のサ
    ブデコードされたアドレス信号をそれぞれの第１のサブ
    デコーダ出力線へ供給するための長方形コラムサブデコ
    ーダと、 前記マトリックスの外部に形成され、かつ前記行方向に
    延在する複数の長方形ロウサブデコーダとを含み、各デ
    コーダは前記アドレス信号の第２の部分を受取り、各々
    第２のサブデコードされたアドレス信号をそれぞれの第
    ２のサブデコーダ出力線へ供給するためのものであり、 対応する第１および第２のサブデコーダ出力線に接続さ
    れ、前記第１および第２のサブデコードされたアドレス
    信号に応答してそれぞれのワード線へデコードされたア
    ドレス信号を供給するための複数の第１の組合せ論理エ
    レメントをさらに含む、アドレス信号デコーダ。
  2. 【請求項２】 前記第１の組合せ論理エレメントは前記
    第１および第２のサブデコーダ出力線の交差点に位置決
    めされる、請求項１に記載のデコーダ。
  3. 【請求項３】 前記第１の組合せ論理エレメントは前記
    第１および第２のサブデコードされたアドレス信号の論
    理和を供給するための手段を含む、請求項１に記載のデ
    コーダ。
  4. 【請求項４】 前記第１の組合せ論理エレメントは前記
    第１および第２のサブデコードされたアドレス信号の論
    理積を供給するための手段を含む、請求項１に記載のデ
    コーダ。
  5. 【請求項５】 複数の駆動回路をさらに含み、前記第１
    の組合せ論理エレメントは前記デコードされたアドレス
    信号を前記それぞれのワード線へ前記駆動回路を介して
    供給する、請求項１に記載のデコーダ。
  6. 【請求項６】 前記コラムサブデコーダは前記アドレス
    信号の前記第１の部分を受取り、前記第１のサブデコー
    ドされたアドレス信号を前記第１のサブデコーダ出力線
    へ供給するための複数の第２の組合せ論理回路を含み、
    前記ロウサブデコーダは各々、前記アドレス信号の前記
    第２の部分を受取り、前記第２のサブデコードされたア
    ドレス信号を前記第２のサブデコーダ出力線へ供給する
    ための複数の第３の組合せ論理回路を含む、請求項１に
    記載のデコーダ。
  7. 【請求項７】 前記アドレス信号の前記第１の部分は複
    数の第１のビット信号を含み、前記第２の組合せ論理回
    路は前記第１のビット信号の論理積を供給するための手
    段を含み、 前記アドレス信号の前記第２の部分は複数の第２のビッ
    ト信号を含み、前記第３の組合せ論理回路は前記第２の
    ビット信号の論理積を供給するための手段を含む、請求
    項６に記載のデコーダ。
  8. 【請求項８】 前記第１の組合せ論理エレメントは前記
    第１および第２のサブデコードされたアドレス信号の論
    理和を供給するためのゲート手段を含む、請求項７に記
    載のデコーダ。
  9. 【請求項９】 前記第１および第２のビット信号の論理
    積を供給するための前記手段はＮＡＮＤゲートを含み、
    前記第１および第２のサブデコードされたアドレス信号
    の論理和を供給するための前記ゲート手段はＯＲゲート
    を含む、請求項８に記載のデコーダ。
  10. 【請求項１０】 前記アドレス信号の前記第１の部分は
    複数の第１のビット信号を含み、前記第２の組合せ論理
    回路は前記第１のビット信号の論理和を供給するための
    手段を含み、 前記アドレス信号の前記第２の部分は複数の第２のビッ
    ト信号を含み、前記第３の組合せ論理回路は前記第２の
    ビット信号の論理和を供給するための手段を含む、請求
    項６に記載のデコーダ。
  11. 【請求項１１】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコードされたアドレス信号の
    論理積を供給するためのゲート手段を含む、請求項１０
    に記載のデコーダ。
  12. 【請求項１２】 前記第１および第２のビット信号の論
    理和を供給するための前記手段はＮＯＲゲートを含み、
    前記第１および第２のサブデコードされたアドレス信号
    の論理積を供給するための前記ゲート手段はＮＡＮＤゲ
    ートを含む、請求項１１に記載のデコーダ。
  13. 【請求項１３】 前記複数の第１および第２のサブデコ
    ーダ出力線は各々４つを含む、請求項１に記載のデコー
    ダ。
  14. 【請求項１４】 前記第１の組合せ論理エレメントは前
    記デコードされたアドレス信号を供給するための第１の
    論理型のゲートを含み、 前記コラムサブデコーダは前記アドレス信号の前記第１
    の部分を受取り、前記第１のサブデコードされたアドレ
    ス信号を前記第１のサブデコーダ出力線へ供給するため
    の第２の論理型の第１ないし第４のゲートを含み、 前記ロウサブデコーダは前記アドレス信号の前記第２の
    部分を受取り、前記第２のサブデコードされたアドレス
    信号を前記第２のサブデコーダ出力線へ供給するための
    前記第２の論理型の第５ないし第８のゲートを含む、請
    求項１３に記載のデコーダ。
  15. 【請求項１５】 前記第１の論理型の前記ゲートは前記
    第１および第２のサブデコードされたアドレス信号の論
    理和を供給するための第１の論理手段を含む、請求項１
    ４に記載のアドレス信号デコーダ。
  16. 【請求項１６】 前記第２の論理型の前記ゲートは前記
    アドレス信号の前記第１および第２の部分の論理積を供
    給するための第２の論理手段を含む、請求項１５に記載
    のアドレス信号デコーダ。
  17. 【請求項１７】 前記第１の論理型の前記ゲートは前記
    第１および第２のサブデコードされたアドレス信号の論
    理積を供給するための第１の論理手段を含む、請求項１
    ４に記載のアドレス信号デコーダ。
  18. 【請求項１８】 前記第２の論理型の前記ゲートは前記
    アドレス信号の前記第１および第２の部分の論理和を供
    給するための第２の論理手段を含む、請求項１７に記載
    のアドレス信号デコーダ。
  19. 【請求項１９】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコードされたアドレス信号の
    論理積を供給するためのゲート手段を含み、 前記コラムサブデコーダは前記アドレス信号の前記第１
    の部分を受取り、前記第１のサブデコードされたアドレ
    ス信号を前記第１のサブデコーダ出力線へ供給するため
    の第１ないし第４のＮＯＲゲートを含み、 前記ロウサブデコーダは前記アドレス信号の前記第２の
    部分を受取り、前記第２のサブデコードされたアドレス
    信号を前記第２のサブデコーダ出力線へ供給するための
    第５ないし第８のＮＯＲゲートを含む、請求項１３に記
    載のデコーダ。
  20. 【請求項２０】 第１および第２のサブデコードされた
    アドレス信号の論理積を供給するための前記ゲート手段
    は第１ないし第１６のＮＡＮＤゲートを含む、請求項１
    ９に記載のアドレス信号デコーダ。
  21. 【請求項２１】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコードされたアドレス信号の
    論理和を供給するためのゲート手段を含み、 前記コラムサブデコーダは前記アドレス信号の前記第１
    の部分を受取り、前記第１のサブデコードされたアドレ
    ス信号を前記第１のサブデコーダ出力線へ供給するため
    の第１ないし第４のＮＡＮＤゲートを含み、 前記ロウサブデコーダは前記アドレス信号の前記第２の
    部分を受取り、前記第２のサブデコードされたアドレス
    信号を前記第２のサブデコーダ出力線へ供給するための
    第５ないし第８のＮＡＮＤゲートを含む、請求項１３に
    記載のデコーダ。
  22. 【請求項２２】 第１および第２のサブデコードされた
    アドレス信号の論理和を供給するための前記ゲート手段
    は第１ないし第１６のＯＲゲートを含む、請求項２１に
    記載のアドレス信号デコーダ。
  23. 【請求項２３】 メモリとして共通基板上に形成される
    アドレスデコーダを有する半導体メモリであって、この
    半導体メモリはそれぞれ行および列方向に延在するビッ
    ト線およびワード線のマトリックスと、前記ビット線お
    よびワード線の交差点で複数のメモリセルとを含み、前
    記ワード線は均一に離れて間隔をあけられて、予め定め
    られた第１のピッチを有する半導体メモリであって、前
    記アドレス信号デコーダは、 論理回路ベンチの隣接する行に整列された第１の組合せ
    論理装置のデコーダマトリックスを含み、前記ベンチは
    前記列方向に実質的に均一に間隔をあけられて、予め定
    められた第２のピッチを有し、各ベンチは前記行方向に
    均一に間隔をあけられて、前記第１の予め定められたピ
    ッチを有する複数の基本セルを含み、前記論理装置の各
    々は第１および第２の入力ノードとそれぞれのワード線
    に接続される出力ノードとを含む予め定められた数の前
    記基本セルを含み、このデコーダはさらに、 アドレス信号の第１の部分を受取るための、かつ第１の
    サブデコードされたアドレス信号を供給するために前記
    デコーダマトリックスの外部に形成される複数の第２の
    組合せ論理回路を含む、第１のアドレス信号サブデコー
    ダと、 前記デコーダマトリックス内の行に整列される複数の第
    １のサブデコーダ信号線とを含み、前記第１のサブデコ
    ーダ信号線は前記列方向に実質的に均一に間隔をあけら
    れて前記第２のピッチと実質的に等しいピッチを有し、
    前記第１のサブデコーダ信号線は前記第１のサブデコー
    ドされたアドレス信号を受取り、それぞれの行の前記組
    合せ論理装置の前記第１の入力ノードに接続され、 前記アドレス信号の第２の部分を受取るための、かつ第
    ２のサブデコードされたアドレス信号を供給するために
    前記デコーダマトリックスの外部に形成される複数の第
    ３の組合せ論理回路を含む、第２のアドレス信号サブデ
    コーダと、 前記第２のピッチのほぼ４倍に等しいピッチを有する前
    記デコーダマトリックス内の列に整列される複数の第２
    のサブデコーダ信号線とさらに含み、前記第２のサブデ
    コーダ信号線は前記第２のサブデコードされたアドレス
    信号を受取り、かつそれぞれの列の前記組合せ論理装置
    の前記第２の入力ノードに接続される、半導体メモリ。
  24. 【請求項２４】 前記第２の組合せ論理回路は前記デコ
    ーダマトリックスの外部で列に整列され、前記第３の組
    合せ論理回路は前記デコーダマトリックスの外部で列に
    整列される、請求項２３に記載の半導体メモリ。
  25. 【請求項２５】 前記デコーダマトリックスは第１ない
    し第４の隣接する論理回路ベンチに整列される１６個の
    前記第１の組合せ論理装置を含み、前記ベンチの各々は
    ４個の前記第１の組合せ論理回路を形成する１６個の前
    記基本セルを含む、請求項２３に記載の半導体メモリ。
  26. 【請求項２６】 それぞれのベンチ内に形成される４本
    の第１のサブデコーダ信号線と４本の第２のサブデコー
    ダ信号線とを含む、請求項２５に記載の半導体メモリ。
  27. 【請求項２７】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコーダ信号線の交差点に位置
    決めされる、請求項２３に記載の半導体メモリ。
  28. 【請求項２８】 前記第１の組合せ論理エレメントは前
    記サブデコードされたアドレス信号の論理和を供給する
    ための手段を含む、請求項２３に記載の半導体メモリ。
  29. 【請求項２９】 前記第１の組合せ論理エレメントは前
    記サブデコードされたアドレス信号の論理積を供給する
    ための手段を含む、請求項２３に記載の半導体メモリ。
  30. 【請求項３０】 複数の駆動回路をさらに含み、前記第
    １の組合せ論理エレメントは前記デコードされたアドレ
    ス信号を前記それぞれのワード線へ前記駆動回路を介し
    て供給する、請求項２３に記載の半導体メモリ。
  31. 【請求項３１】 前記第１のアドレス信号サブデコーダ
    は、前記アドレス信号の前記第１の部分を受取り、前記
    第１のサブデコードされたアドレス信号を前記第１のサ
    ブデコーダ信号線へ供給するための複数の第２の組合せ
    論理回路を含み、前記第２のサブデコーダは、前記アド
    レス信号の前記第２の部分を受取り、前記第２のサブデ
    コードされたアドレス信号を前記第２のサブデコーダ信
    号線へ供給するための複数の第３の組合せ論理回路を含
    む、請求項２３に記載の半導体メモリ。
  32. 【請求項３２】 前記アドレス信号の前記第１の部分は
    複数の第１のビット信号を含み、前記第２の組合せ論理
    回路は前記第１のビット信号の論理積を供給するための
    手段を含み、 前記アドレス信号の前記第２の部分は複数の第２のビッ
    ト信号を含み、前記第３の組合せ論理回路は前記第２の
    ビット信号の論理積を供給するための手段を含む、請求
    項３１に記載の半導体メモリ。
  33. 【請求項３３】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコードされたアドレス信号の
    論理和を供給するための手段を含む、請求項３２に記載
    の半導体メモリ。
  34. 【請求項３４】 前記第１および第２のビット信号の論
    理積を供給するための前記手段はＮＡＮＤゲートを含
    み、前記第１および第２のサブデコードされたアドレス
    信号の論理和を供給するための前記手段はＯＲゲートを
    含む、請求項３３に記載の半導体メモリ。
  35. 【請求項３５】 前記アドレス信号の前記第１の部分は
    複数の第１のビット信号を含み、前記第２の組合せ論理
    回路は前記第１のビット信号の論理和を供給するための
    手段を含み、 前記アドレス信号の前記第２の部分は複数の第２のビッ
    ト信号を含み、前記第３の組合せ論理回路は前記第２の
    ビット信号の論理和を供給するための手段を含む、請求
    項３１に記載の半導体メモリ。
  36. 【請求項３６】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコードされたアドレス信号の
    論理積を供給するための手段を含む、請求項３５に記載
    の半導体メモリ。
  37. 【請求項３７】 前記第１および第２のビット信号の論
    理和を供給するための前記手段はＮＯＲゲートを含み、
    前記第１および第２のサブデコードされたアドレス信号
    の論理積を供給するための前記手段はＮＡＮＤゲートを
    含む、請求項３６に記載の半導体メモリ。
  38. 【請求項３８】 前記第１の組合せ論理エレメントは前
    記第１および第２のサブデコードされたアドレス信号の
    論理和を供給するための手段を含み、 前記コラムサブデコーダは前記アドレス信号の前記第１
    の部分を受取り、前記サブデコードされたアドレス信号
    を前記第１のサブデコーダ出力線へ供給するための第１
    ないし第４のＮＡＮＤゲートを含み、 前記ロウサブデコーダは前記アドレス信号の前記第２の
    部分を受取り、前記第２のサブデコードされたアドレス
    信号を前記第２のサブデコーダ出力線へ供給するための
    第５ないし第８のＮＡＮＤゲートを含む、請求項２３に
    記載の半導体メモリ。
  39. 【請求項３９】 列方向に延在するｎ（ここでｎは４の
    整数の倍数である。）本の実質的に均一に間隔をあけら
    れたワード線、および前記列方向に実質的に直交する行
    方向に延在するｍ本のビット線のアレイと、 前記ワード線および前記ビット線のそれぞれ１つに接続
    される複数のメモリセルと、 アドレス信号デコーダとを含み、このアドレス信号デコ
    ーダは、 （ｉ） 第１ないし第４の行および第１ないし第４の列
    を有する方形アレイに整列される１６個の組合せ論理エ
    レメントのマトリックスを含み、前記組合せエレメント
    の各々は第１および第２の入力ノードと前記ワード線の
    それぞれ１つに接続される出力ノードとを有し、 （ｉｉ） アドレス信号の第１の部分を受取り、応じ
    て、それぞれ第１ないし第４のサブデコードされたアド
    レス信号をそれぞれの第１ないし第４の出力ノードで供
    給するための第１のアドレス信号サブデコーダと、 （ｉｉｉ） 前記アドレス信号の第２の部分を受取り、
    応じて、それぞれの第５のないし第８のサブデコードさ
    れたアドレス信号をそれぞれの第５ないし第８の出力ノ
    ードで供給するための第２のアドレスサブデコーダと、 （ｉｖ） 前記第１のサブデコーダの前記第１ないし第
    ４の出力ノードのそれぞれ１つから前記第１ないし第４
    の行のそれぞれ１つの前記組合せ論理エレメントの第１
    の端子へ前記行方向に延在する第１ないし第４のサブデ
    コーダ信号線と、 （ｖ） 前記第２のサブデコーダの前記第５ないし第８
    の出力ノードのそれぞれ１つから前記第１ないし第４の
    列のそれぞれ１つの前記組合せ論理エレメントの第２の
    端子へ前記列方向に延在する第５ないし第８のサブデコ
    ーダ信号線とを含む、半導体メモリ。
  40. 【請求項４０】 アドレス信号に応答してデコードされ
    たアドレス信号をそれぞれのワード線へ与えるためのア
    ドレス信号デコーダであって、 行および列に整列されて、行方向に延在する複数のマト
    リックスを形成する複数の第１および第２のサブデコー
    ダ出力線と、 前記アドレス信号の第１の部分を受取り、第１のサブデ
    コードされたアドレス信号をそれぞれの第１のサブデコ
    ーダ出力線へ供給するための長方形コラムサブデコーダ
    と、 前記マトリックスの外部に形成され、前記行方向に延在
    する複数の長方形ロウサブデコーダとを含み、その各々
    は前記アドレス信号の第２の部分を受取るためのもので
    あって、各々第２のサブデコードされたアドレス信号を
    それぞれの第２のサブデコーダ出力線へ供給し、 複数の第１の組合せ論理エレメントをさらに含み、各々
    対応する第１および第２のサブデコーダ出力線へ接続さ
    れて、前記第１および第２のサブデコードされたアドレ
    ス信号に応答して、デコードされたアドレス信号をそれ
    ぞれのワード線へ供給するための入力ノードを２つだけ
    有する、アドレス信号デコーダ。
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