KR0139493B1 - 비트라인 프리차아지전압 발생회로 - Google Patents

비트라인 프리차아지전압 발생회로

Info

Publication number
KR0139493B1
KR0139493B1 KR1019940033252A KR19940033252A KR0139493B1 KR 0139493 B1 KR0139493 B1 KR 0139493B1 KR 1019940033252 A KR1019940033252 A KR 1019940033252A KR 19940033252 A KR19940033252 A KR 19940033252A KR 0139493 B1 KR0139493 B1 KR 0139493B1
Authority
KR
South Korea
Prior art keywords
voltage
precharge
precharge voltage
pair
bit lines
Prior art date
Application number
KR1019940033252A
Other languages
English (en)
Other versions
KR960025742A (ko
Inventor
박필순
강경우
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019940033252A priority Critical patent/KR0139493B1/ko
Publication of KR960025742A publication Critical patent/KR960025742A/ko
Application granted granted Critical
Publication of KR0139493B1 publication Critical patent/KR0139493B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 대기동작시 등화된 한쌍의 비트라인에 프리차아지전압을 공급하여 프리차아지시키는 프리차아지전압 발생회로에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
종래의 프리차아지전압 발생회로에서 등화된 비트라인전압을 감지한뒤 프리차아지전압을 출력하는 동작이 느려, 짧은사이클에서 프리차아지되기 전에 다음 사이클의 활성화동작이 수행되어 취약한 데이타마진을 개선하지 못했다.
3. 발명의 해결방법의 요지
종래의 프리차아지전압 발생회로에 프리차이지 제어회로를 구비하여 프리차아지전압 발생기가 감지동작을 수행하는 소정의 시간동안 신속하게 비트라인을 프리차아지전압레벨로 만들어 종래의 문제점인 짧은사이클에서 적응적인 프리차아지전압 발생회로를 구현하였다.
4. 발명의 중요한 용도
신속하게 프리차아지전압을 공급하는 프리차아지전압 발생회로가 구현되므로서 고속동작하는 반도체 메모리의 다른 소자들과 속도면에서 매칭을 이루어 빠르게 동작하면서 오동작이 줄어들어 안정적인 반도체 메모리를 제공받게 되었다.

Description

비트라인 프리차아지전압 발생회로
제1도는 종래에 사용된 비트라인 프리차아지전압 발생회로와 그 주변에 배치된 등화회로 및 메모리셀을 보여주는 회로도.
제2도는 제1도의 동작타이밍도.
제3도는 본 발명의 일실시예에 의한 비트라인 프리차아지전압 발생회로도.
제4도는 제3도의 동작타이밍도.
제5도는 본 발명의 다른 실시예에 의한 비트라인 프리차아지전압 발생회로도.
제6도는 제5도의 동작타이밍도.
본 발명은 반도체 메모리의 프리차아지전압 발생회로에 관한 것으로 특히, 대기동작시 등화된 비트라인에 신속하게 프리차아지전압을 공급하는 비트라인 프리차아지전압 발생회로에 관한 것이다.
활성화동작시 전원전압과 접지전압상태로 디벨로프(develope)된 한쌍의 비트라인은 대기동작시 프리차아지(precharge)된다. 프리차아지하는 이유는 활성화동작시 비트라인쌍에 충전된 전압으로 발생되는 기생커패시터의 커패시턴스와 메모리셀에 저장된 데이타가 지닌 전하가 차아지셰어링(charge sharing)을 수행할 때 전압스윙(voltage swing)의 폭을 되도록 줄이기 위해서이다. 전압스윙의 폭을 줄이게 되면 데이타를 처리하는 속도가 빨라지고, 과도한 전류의 이동으로 인한 노이즈(noise)발생이 감속하여 오동작이 줄어들기 때문이다. 이러한 장점으로 인하여 반도체 메모리에 비트라인 프리차아지전압 발생회로를 탑재하는 것이 일반화되어 있다.
제1도는 종래에 사용된 프리차아지전압 발생기와 등화회로 및 메모리셀을 개략적으로 보여주는 회로도이다.
제1도를 참조하면, 프리차아지전압 발생기(2)는, 전원전압 Vcc와 접지전압 Vss사이에 피채널 트랜지스터(8)와 엔채널 트랜지스터(10)와 피채널 트랜지스터(12)와 엔채널 트랜지스터(14)가 열거한 순서대로 채널들이 직렬연결되어 있다. 또, 상기 전원전압 Vcc와 접지전압 Vss사이에 엔채널 트랜지스터(16)와 피채널 트랜지스터(18)의 채널들이 직렬연결된다. 상기 엔채널 트랜지스터(16)와 피채널 트랜지스터(18)사이의 제3감지노드(24)에는 프리차아지전압 발생기(2)의 출력라인(26)이 접속된다. 상기 프리차아지전압 발생기(2)의 출력라인(26)의 접속점(28)에 연결된 도전성 라인(30)은 피채널 트랜지스터(8)와 엔채널 트랜지스터(14)의 게이트들에 연결된다. 엔채널 트랜지스터(10,16)의 게이트들에는 피채널 트랜지스터(8)와 엔채널 트랜지스터(10)사이의 제1감지노드(20)전압이 공통으로 입력된다. 피채널 트랜지스터(12,18)의 게이트들에는 피채널 트랜지스터(12)와 엔채널 트랜지스터(14)사이의 제2감지노드(22)전압이 공통으로 입력된다. 등화회로(4)는 비트라인들 BL 및(이하 한쌍의 비트라인이라 칭함)사이에 채널들이 직렬 연결된 제1 및 제2프리차아지전압 트랜지스터(32,34)와 한쌍의 비트라인사이에 접속된 등화 트랜지스터(38)로 구성된다. 등화회로(4)를 구성하는 각 트랜지스터(32,34,38)의 게이트들에는EQ신호가 공통으로 입력되고, 채널들이 직렬연결된 제1 및 제2프리차아지전압 트랜지스터(32,34)사이의 접속점(36)에 상기 프리차아지전압 발생기(2)에서 발생된 프리차아지전압 VBL이 공급된다. 메모리셀(6)은 1트랜지스터(40)와 1커패시터(42)로 구성된 전형적인 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory)의 메모리셀이다.
제2도는 상기 제1도의 동작타이밍도이다. 제1도와 제2도를 참조하여 종래의 프리차아지전압 발생회로의 동작을 설명한다.
활성화상태에서 전원전압 Vcc와 접지전압 Vss로 디벨로프된 한쌍의 비트라인은 로우 어드레스 스트로브(Row Address Strobe:이하라고 표기함)신호가 '하이'로 되면서 대기상태가 된다.신호가 '하이'가 되면, 상기신호가 동기되는 등화신호EQ도 '하이'가 되어 등화회로(4)를 구성하는 트랜지스터들(32,34,38)을 도통시킨다. 그중 트랜지스터(38)가 도통되면 한쌍의 비트라인은 상기 등화 트랜지스터(38)의 채널을 통한 차아지셰어링동작을 수행한후 ½Vcc의 동일한 전압으로 등화된다. 제2도의 구간 A1이 이에 해당된다. 또, 등화된 비트라인쌍의 전압은 제1 및 제2프리차아지 트랜지스터(32,34)의 채널을 통해 프리차아지전압 발생기(2)의 출력라인(26)으로 전달된다. 라인(26)의 전압은 도전성라인(30)을 경유하여 피채널 트랜지스터(8)와 엔채널 트랜지스터(14)의 게이트로 전달되어 상기 트랜지스터들(8,14)을 도통시킨다. 이중 피채널 트랜지스터(8)는 약하게 도통되고 엔채널 트랜지스터(14)는 강하게 도통된다. 이러한 도통의 정도를 결정하는 것은 제조당시에 설정하는 각 트랜지스터들의 드레시홀드전압(threshold voltage)을 조정하므로서 가능하다. 피채널 트랜지스터(8)가 약하게 도통되고 엔채널 트랜지스터(14)가 강하게 도통되면 제1감지노드(20)의 전압은 그에 따라 상승하고, 제2감지노드(22)의 전압은 그에 따라 낮아진다. 이렇게되면, 제1감지노드(20)의 전압을 제어전압으로 압력하는 엔채널 트랜지스터(10,16)은 상기 제1감지노드(20)의 상승전압에 응답하여 약하게 도통되고, 제2감지노드(22)의 전압을 제어전압으로 입력하는 피채널 트랜지스터(12,18)은 게이트 전압이 낮아지므로 강하게 도통된다. 따라서, 상기 프리차아지전압 발생기(2)의 출력라인(26)과 연결되는 제3감지노드(24)로 유입되는 전원전압의 양은 줄어들고 상기 제3감지노드(24)에서 접지전압 단자로 방전되는 전압은 양은 늘어난다. 상술한 과정을 거쳐 제3감지노드(24)의 전압은 비트라인쌍에 등화된 전압보다 낮아진 프리차아지전압 VBL이 출력된다. 상기 전압은 등화회로(4)의 프리차아지 트랜지스터(32,34)의 도통된 채널을 통해 한쌍의 비트라인에 나타나므로, 상기 비트라인은 비로서 프리차아지전압레벨로 충전된다. 이 과정을 프리차아지라고 하며 제2도의 구간 B1이 상기 프리차아지의 개시구간에 해당된다. 또, 상기 제2도에서 구간 A는 등화된후 비트라인쌍이 ½Vcc전압으로 충전되는 시간이고, 구간 B는 프리차아지된후 비트라인쌍에 프리차아지전압 VBL이 충전되는 시간이다. 전체 구간 C는 로우 어드레스 스트로브신호에 의한 한 사이클의 대기동작이 실행되는 구간이다.
그런데, 긴사이클(longcycle)과 같이신호에 의한 한 사이클의 대기동작이 비교적 긴 시간에 걸쳐 수행되는 회로에서는 상기와 같은 프리차아지전압 발생기(2)의 동작은 무리없이 진행되지만, 짧은사이클(shortcycle)와 같이신호에 이한 한 사이클의 대기동작이 신속하게 수행되는 회로에서 상기와 같은 프리차아지전압 발생기(2)는 심각한 문제점이 유발된다. 예컨대, 상기 프리차아지전압 발생기(2)의 동작으로 인해 프리차아지전압 VBL이 한 쌍의 비트라인으로 제공되기까지의 시간이 상기 짧은사이클이 수행되는 시간보다 느릴 경우, 한쌍의 비트라인은 프리차아지전압 VBL로 충전되기전에 다음 사이클의 활성화동작을 수행하게 되고 이로 인해 취약한 '하이' 데이타 마진을 개선할 수 없게 된다. 반도체 메모리가 점점 고속동작되도록 설계되는 현재에서 상술한 문제점은 더욱 심각하게 대두된다.
따라서 본 발명의 목적은 오동작을 줄여 신뢰성있고 안정적인 반도체 메모리를 제공하는 데 있다.
본 발명의 다른 목적은 한쌍의 비트라인에 신속하게 프리차아지전압을 공급하여 짧은사이클에서도 취약한 데이타마진이 개선되는 반도체 메모리를 제공하는데 있다.
상기 본 발명의 목적들을 달성하기 위하여 본 발명은
다수의 메모리셀들이 접속된 한쌍의 비트라인과, 대기동작시 상기 비트라인쌍의 전압을 전원전압의 반의 전압레벨로 만들어주는 등화회로와, 상기 전원전압의 반의 전압레벨의 입력에 응답하여 다른 전압레벨을 발생하여 상기 비트라인쌍으로 공급하여 상기 비트라인쌍을 프리차아지하기 위한 프리차아지전압 발생기를 가지는 반도체 메모리에 있어서,
상기 프리차아지전압 발생기와 등화회로사이에 접속되고 대기동작시 상기 한쌍의 비트라인이 등화됨과 거의 동시에 상기 비트라인쌍을 다른 전압 레벨로 프리차아지하고 짧은 로우 어드레스 스트로브 사이틀에서도 고속으로 프리차아지동작을 수행하는 프리차아지 제어회로를 구비함을 특징으로 한다.
이하 첨부된 도면을 이용하여 본 발명에 따른 프리차아지전압 발생회로의 바람직한 실시예를 설명하겠다. 도면에 사용된 소자들 및 부품들의 구성 및 동작이 종래기술에 의한 프리차아지전압 발생회로와 같을 경우, 제1도에 표시한 것과 동일한 참조번호 및 참조부호를 기재하였다.
제3도는 본 발명의 일실시예에 따른 프리차아지전압 발생회로를 보여 주는 회로도이다.
등화회로(4)와 프리차아지전압 발생기(2)사이에 접속된 프리차아지전압 제어회로(44)를 제외하면 제3도는 제1도의 구성과 동일하다. 프리차아지전압 제어회로(44)는 크게 펄스신호발생기(48)와 제어기(46)로 나뉘어진다. 펄스신호발생기(48)는 직렬연결된 홀수개의 인버터들(60,58,56)과 낸드게이트(54)로 구성된다. 상기 펄스신호발생기(48)에 제공되는 등화신호EQ는 상기 홀수개의 직렬연결된 인버터의 입력인버터(60)와 상기 낸드게이트(54)의 제1입력으로 공통입력되고, 상기 낸드게이트(54)의 제2입력은 상기 홀수개의 직렬연결된 인버터중 출력인버터(56)의 출력이다. 제어기(46)는 상기 프리차아지전압 발생기(2)의 출력라인(26)상에 접속된 엔채널 트랜지스터(50)와 출력라인(26)상의 접속점(51)에 소오스가 연결되고 접지단 VSS에 드레인이 연결된 피채널 트랜지스터(52)로 구성된다. 상기 엔채널 트랜지스터(50)와 피채널 트랜지스터(52)의 게이트는 상기 펄스신호발생기(48)의 출력에 연결된다.
제4도는 제3도의 동작타이밍도이다. 제3도와 제4도를 참조해서 본 발명의 일실시예에 따른 프리차아지전압 발생회로에 대하여 설명한다.
신호에 의해 대기동작상태가 되면 등화신호EQ가 등화회로(4)의 동작에 의해 한쌍의 비트라인은 등화된다. 등화된 한쌍의 비트라인전압은 프리차아지전압 발생기의 출력라인에 전달되고, 등화된 상기 비트라인쌍의 전압이 도전성라인(30)을 통해 상기 프리차아지전압 발생기(2)로 입력되면 프리차아지전압을 공급하기 위한 동작이 실시된다. 제1도에서 종래기술에 의한 프리차아지전압 발생기(2)는 상기 프리차아지전압 발생기(2)의 동작으로 인하여 프리차아지전압 VBL을 공급하기까지는 시간지연이 길었으나, 본 발명의 일실시예에 따른 프리차아지전압 발생회로는 프리차아지전압 발생회로에 구비된 프리차아지 제어회로(48)의 동작에 의해 시간지연을 현저히 줄이게 되는데 그 동작은 다음과 같다.
등화신호EQ는 등화회로(4)에 입력되어 한쌍의 비트라인을 등화시키는 동시에 상기 프리차아지 제어회로(44)의 펄스신호발생기(48)에도 입력된다.EQ신호를 입력받은 펄스신호발생기(48)에서는 소정의 네가티브펄스 PULSE1이 발생된다. 펄스신호 PULSE1은 제어기(46)로 입력되어 엔채널 트랜지스터(50)를 비토동시키는 동시에 피채널 트랜지스터(52)를 도통시킨다. 이렇게 되면 비트라인쌍의 전압은 펄스폭에 해당되는 시간만큼 방전을 실시하여 전압이 낮아진다. 이러한 방전동작은 펄스폭에 해당되는 시간만큼 실시되어 한쌍의 비트라인을 프리차아지전압레벨로 되게하고 그 이후에는 상기 프리차아지전압 발생기(2)의 정상적인 동작으로 소정의 프리차아지전압 VBL이 상기 한쌍의 비트라인으로 공급된다. 이렇게 되면 한쌍의 비트라인이 프리차아지되는 시간지연을 상기 프리차아지 제어회로(44)의 동작에 의해 줄일 수 있게 된다. 즉, 제4도의 구간 D가 제2도의 구간 A에 비해 현저히 줄어들게 된다. 이에 이해 짧은사이클에서도 신속하게 한쌍의 비트라인을 프리차아지하여 취약한 '하이' 데이타 마진을 개선하게 된다.
제5도는 본 발명의 다른 실시예에 따른 프리차아지전압 발생회로를 보여주는 회로도이다. 상기 제1도와 제3도가 '하이' 데이타 마진이 취약한 경우에 사용되는 회로를 나타낸 회로구성이라면, 제5도는 '로우' 데이타마진이 취약한 경우에 대비하여 '로우' 데이타마진을 개선하는 회로구성이다.
상기 제5도에서 회로구성은, 제3도와 마찬가지로 프리차아지전압 발생기(2)와 프리차아지 제어회로(62)로 구성되는데, 프리차아지 제어회로(62)는 크게 펄스신호발생기(66)와 제어기(64)로 나뉘어진다. 펄스신호발생기(66)는 직렬연결된 홀수개의 인버터들(80,78,76)과 앤드게이트(74)로 구성된다. 등화신호EQ는 상기 홀수개의 직렬연결된 인버터의 입력인버터(80)와 상기 앤드게이트(74)의 제1입력으로 공통입력되고, 상기 앤드게이트의 제2입력은 상기 홀수개의 직렬연결된 인버터중 출력인버터(76)의 출력이다. 제어기(64)는, 상기 프리차아지전압 발생기(2)의 출력라인(26)상에 접속된 엔채널 트랜지스터(68)와 상기 엔채널 트랜지스터(68)의 게이트에 출력단이 연결된 인버터(72)와 프리차아지전압 발생기(2)의 출력라인(26)의 접속점(69)에 소오스가 연결된 엔채널 트랜지스터(70)로 구성된다. 상기 엔채널 트랜지스터(70)의 게이트와 인버터(72)의 입력단은 상기 펄스신호발생기(66)의 출력에 연결되고 상기 엔채널 트랜지스터(70)의 드레인에는 전원전압 VCC가 연결된다.
제6도는 제5도의 동작타이밍도이다.
제3도와 다르게EQ신호를 입력받은 펄스신호발생부(66)에서 소정의 포지티브펄스 PULSE2가 발생된다. 상기 PULSE2신호는 인버터(72)를 통해 엔채널 트랜지스터(68)로 전달되어 상기 엔채널 트랜지스터(68)를 비도통시키고, 엔채널 트랜지스터(70)는 도통시킨다. 이렇게 되면 상기 엔채널 트랜지스터(70)의 드레인에 연결된 전원전압 Vcc가 비트라인쌍에 전압을 공급하여 전압이 높아진다. 이러한 전압공급동작은 펄스폭에 해당되는 시간만큼 실시되어 한쌍의 비트라인을 프리차아지전압레벨로 만들어주고, 그 이후에는 상기 프리차아지전압 발생기(2)의 정상적인 동작으로 소정의 프리차아지전압 VBL이 상기 한쌍의 비트라인으로 공급된다. 여기서 제5도에 있는 프리차아지전압 발생기(2)는 등화된 비트라인쌍으로 전압보다 약간 높은 전압이 발생되도록 상기 프리차아지전압 발생기(2)를 구성하는 각 트랜지스터들의 드레시홀드전압을 조정하는 것에 유의해야 한다. 이렇게 되면 한쌍의 비트라인이 프리차아지되는 시간지연을 상기 프리차아지 제어회로(62)의 동작에 의해 줄일 수 있게된다. 즉, 제6도의 구간 G가 제2도의 구간 A에 비해 현저히 줄어들게 된다. 이에 의해 짧은사이클에서도 신속하게 한쌍의 비트라인을 프리차아지하여 취약한 '로우' 데이타 마진을 개선하게 된다.
상술한 바와 같이 프리차아지 제어회로를 프리차아지전압 발생기에 구비하여 사용하므로서 프리차아지동작이 신속하게 이루어져 짧은사이클에 적응적인 프리차아지전압 발생회로가 구현된다. 이로써 취약한 데이타 마진이 개선되고 오동작이 줄어든 안정적인 반도체 메모리를 제공받게 된다.

Claims (5)

  1. 다수의 메모리셀들이 접속된 한쌍의 비트라인과, 대기동작시 상기 비트라인쌍의 전압을 전원전압의 반의 전압레벨로 만들어주는 등화회로와, 상기 전원전압의 반의 전압레벨의 입력에 응답하여 다른 전압레벨을 발생하여 상기 비트라인쌍으로 공급하여 상기 비트라인쌍을 프리차아지하기 위한 프리차아지전압 발생기를 가지는 반도체 메모리에 있어서, 상기 프리차아지전압 발생기와 등화회로사이에 접속되고 대기동작시 상기 한쌍의 비트라인이 등화됨과 거의 동시에 상기 비트라인쌍을 다른 전압 레벨로 프리차아지하고 짧은 로우 어드레스 스트로브 사이틀에서도 고속으로 프리차아지동작을 수행하는 프리차아지 제어회로를 구비함을 특징으로 하는 반도체 메모리의 프리차아지전압 발생회로.
  2. 제1항에 있어서, 상기 다른 전압은 상기 전원전압의 반의 전압레벨보다 소정 레벨 높거나 낮음을 특징으로 하는 프리차아지전압 발생회로.
  3. 제2항에 있어서, 상기 소정레벨은 0.1~0.2볼트임을 특징으로 하는 프리차아지전압 발생회로.
  4. 제1항에 있어서, 상기 프리차아지 제어회로는 상기 등화신호에 응답하여 소정시간 지연된 짧은 펄스를 발생하는 펄스신호발생기와 상기 펄스신호발생기로부터의 상기 짧은 펄스에 응답하여 상기 프리차이지전압 발생기로부터의 상기 다른 전압을 상기 한쌍의 비트라인으로 제공하는 제어기로 구성됨을 특징으로 하는 프리차아지전압 발생회로.
  5. 제4항에 있어서, 상기 제어기는, 상기 프리차아지전압 발생기로부터의 공급전압을 소정시간 차단하는 제1트랜지스터와 상기 소정시간동안 상기 다른 전압을 한쌍의 비트라인에 공급하도록 도통되는 제2트랜지스터로 구성됨을 특징으로 하는 프리차아지전압 발생회로.
KR1019940033252A 1994-12-08 1994-12-08 비트라인 프리차아지전압 발생회로 KR0139493B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019940033252A KR0139493B1 (ko) 1994-12-08 1994-12-08 비트라인 프리차아지전압 발생회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940033252A KR0139493B1 (ko) 1994-12-08 1994-12-08 비트라인 프리차아지전압 발생회로

Publications (2)

Publication Number Publication Date
KR960025742A KR960025742A (ko) 1996-07-20
KR0139493B1 true KR0139493B1 (ko) 1998-07-15

Family

ID=19400677

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033252A KR0139493B1 (ko) 1994-12-08 1994-12-08 비트라인 프리차아지전압 발생회로

Country Status (1)

Country Link
KR (1) KR0139493B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030050742A (ko) * 2001-12-19 2003-06-25 삼성전자주식회사 자동 프리차아지 기능을 위한 ｔＲＡＳ 프로그래밍 방법및 이를 구현한 반도체 메모리 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100557570B1 (ko) * 1998-12-30 2006-04-21 주식회사 하이닉스반도체 반도체 기억소자의 선충전전압 발생회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030050742A (ko) * 2001-12-19 2003-06-25 삼성전자주식회사 자동 프리차아지 기능을 위한 ｔＲＡＳ 프로그래밍 방법및 이를 구현한 반도체 메모리 장치

Also Published As

Publication number Publication date
KR960025742A (ko) 1996-07-20

Similar Documents

Publication Publication Date Title
JP2662335B2 (ja) ワードライン駆動回路
KR0172380B1 (ko) 반도체 메모리장치의 데이터 출력버퍼
US5258950A (en) Semiconductor memory device
KR950014093B1 (ko) 반도체 메모리장치
US6198677B1 (en) Boosted sensing ground circuit
US5132575A (en) Method for providing multi-level potentials at a sense node
US3938109A (en) High speed ECL compatible MOS-Ram
JP3846764B2 (ja) 同期式半導体メモリ装置及びそのデータ入出力線のプリチャージ方法
KR0158476B1 (ko) 반도체 메모리장치의 비트라인 감지회로
US6021063A (en) Method and structure for improving data retention in a DRAM
EP0210260B1 (en) Semiconductor memory with boosted word line
JP2013218783A (ja) メモリ回路のための高速化されたシングルエンド・センシング
US5608677A (en) Boosting voltage circuit used in active cycle of a semiconductor memory device
KR0139493B1 (ko) 비트라인 프리차아지전압 발생회로
US4800531A (en) Address buffer circuit for a dram
JP3783889B2 (ja) ビットラインプリチャージ回路
US4823322A (en) Dynamic random access memory device having an improved timing arrangement
EP1035652B1 (en) Capacitive coupled driver circuit
KR0154755B1 (ko) 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치
KR940004516B1 (ko) 반도체 메모리의 고속 센싱장치
US4451908A (en) Address Buffer
EP1018745B1 (en) Improved driver circuit
JP3086342B2 (ja) 半導体記憶装置
KR940003837B1 (ko) 기판 전압 발생회로의 구동방법
US10937489B2 (en) Pre-charge circuit of SRAM controller and pre charging method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100216

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee