JPH11306756A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 ネガティブワード線方式をとるダイナミック
型ＲＡＭ等の動作を安定化しつつ、その低消費電力化を
図る。 【解決手段】 ネガティブワード線方式のダイナミック
型ＲＡＭ等において、ワード線の非選択レベルとなる負
電位の内部電圧ＶＮＮを生成するＶＮＮ発生回路ＶＮＮ
Ｇを、比較的大きな供給能力を有しかつその動作が例え
ば電源電圧ＶＣＣ等の電位を識別するパワーアップ検出
回路の出力信号たるパワーアップ検出信号ＰＵＰ、又は
内部電圧ＶＮＮの電位をモニタするＶＮＮモニタ回路Ｖ
ＮＮＭの出力信号ＶＭＯに従って選択的に停止されるチ
ャージポンプ回路ＰＭＰ１と、比較的小さな供給能力を
有しかつ定常的に動作状態とされるチャージポンプ回路
ＰＭＰ２とをもとに構成するとともに、所定のメタル配
線を選択的に形成することでＶＮＮモニタ回路ＶＮＮＭ
の内部電圧ＶＮＮに対する識別電位を切り換え、内部電
圧ＶＮＮの電位を選択的にトリミングできるようにす
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、ネガティブワード線方式をとるダイナミ
ック型ＲＡＭ（ランダムアクセスメモリ）ならびにその
動作の安定化及び低消費電力化に利用して特に有効な技
術に関するものである。

【０００２】

【従来の技術】情報蓄積キャパシタ及びアドレス選択Ｍ
ＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）からなるダイナミ
ック型メモリセルが格子配列されてなるメモリアレイを
その基本構成要素とするダイナミック型ＲＡＭがある。
また、このようなダイナミック型ＲＡＭ等において、メ
モリアレイをワード線の延長方向に分割し、ワード線を
メインワード線及びサブワード線に階層化してその負荷
容量を減らすことで、ダイナミック型ＲＡＭ等の高速化
を図りうるいわゆるワード線分割方式がある。さらに、
ワード線の非選択レベルを所定の負電位として、ダイナ
ミック型メモリセルのアドレス選択ＭＯＳＦＥＴを完全
なオフ状態とすることでメモリセルのリーク電流を減ら
し、ダイナミック型ＲＡＭ等の低消費電力化を図りうる
いわゆるネガティブワード線方式がある。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記ネガティブワード線方式をとるダ
イナミック型ＲＡＭの開発に従事し、次のような問題点
に気付いた。すなわち、このダイナミック型ＲＡＭは、
いわゆるチャージポンプ回路を含み外部から供給される
電源電圧をもとに上記ワード線の非選択レベルとなる負
電位を生成する内部電圧発生回路を備える。ところが、
この内部電圧発生回路は、ダイナミック型ＲＡＭが動作
状態にある間定常的に動作状態とされるとともに、その
供給能力が比較的小さく、内部電圧の電位が比較的大き
く変動する。また、これに対処しようとして内部電圧発
生回路の供給能力を大きくしようとすると、その動作電
源が増大し、ダイナミック型ＲＡＭの低消費電力化が阻
害される。

【０００４】この発明の目的は、ネガティブワード線方
式をとるダイナミック型ＲＡＭ等の動作を安定化しつ
つ、その低消費電力化を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ネガティブワード線方式をと
るダイナミック型ＲＡＭ等において、ワード線の非選択
レベルとなる負電位の内部電圧を生成する内部電圧発生
回路を、比較的大きな供給能力を有しかつその動作が例
えば電源電圧の電位を識別するパワーアップ検出回路の
出力信号、又は内部電圧の電位をモニタするモニタ回路
の出力信号に従って選択的に停止される第１のチャージ
ポンプ回路と、比較的小さな供給能力を有しかつ定常的
に動作状態とされる第２のチャージポンプ回路とをもと
に構成するとともに、所定のメタル配線を選択的に形成
して、モニタ回路の内部電圧に対する識別電位を切り換
え、又はリングオシレータのＣＭＯＳインバータを構成
するＭＯＳＦＥＴの有効段数を切り換え、あるいはチャ
ージポンプ動作を行うＭＯＳＦＥＴの有効段数を切り換
えることで、内部電圧の電位を選択的にトリミングでき
るようにする。

【０００７】上記手段によれば、比較的大きな供給能力
を有する第１のチャージポンプ回路を選択的に動作状態
としてその動作電流を低減しつつ、内部電圧の電位変動
を迅速に修正できるとともに、トリミングにより内部電
圧の電位を最適化できる。この結果、ネガティブワード
線方式をとるダイナミック型ＲＡＭ等の動作を安定化し
てリフレッシュ特性を改善し、その消費電力を低減でき
る。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のダイナミック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、図１の各ブロックを構成する回路
素子は、公知のＭＯＳＦＥＴ集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板面上に形
成される。また、ダイナミック型ＲＡＭは、実際にはい
わゆるシェアドセンス方式をとってメモリアレイＭＡＲ
ＹはセンスアンプＳＡを挟んで対構成とされ、メモリア
レイＭＡＲＹ及び周辺回路はビット線延長方向にも多数
のサブメモリアレイに分割されるが、このことは本発明
の主旨に直接関係ないため、簡素化して示した。

【０００９】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹを基本構成要素とする。また、ダイ
ナミック型ＲＡＭはワード線分割方式をとり、メモリア
レイＭＡＲＹは、ワード線延長方向にｋ＋１個のサブメ
モリアレイＳＭＡ０〜ＳＭＡｋに分割される。メモリア
レイＭＡＲＹは、さらにサブメモリアレイＳＭＡ０〜Ｓ
ＭＡｋに対応して設けられるｋ＋１個のサブワード線駆
動回路ＳＷＤ０〜ＳＷＤｋを備える。

【００１０】メモリアレイＭＡＲＹのサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋのそれぞれは、図の垂直方向に平行
して配置される所定数のサブワード線ＳＷと、図の水平
方向に平行して配置される所定数組の相補ビット線とを
含む。これらのサブワード線及び相補ビット線の交点に
は、情報蓄積キャパシタ及びアドレス選択ＭＯＳＦＥＴ
からなる多数のダイナミック型メモリセルがそれぞれ格
子配列される。メモリアレイＭＡＲＹの具体的構成につ
いては、後で詳細に説明する。

【００１１】メモリアレイＭＡＲＹのサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋを構成するサブワードＳＷは、対応
するサブワード線駆動回路ＳＷＤ０〜ＳＷＤｋに結合さ
れ、択一的に選択レベルとされる。サブワード線駆動回
路ＳＷＤ０〜ＳＷＤｋは、サブメモリアレイＳＭＡ０〜
ＳＭＡｋの各サブワード線ＳＷに対応して設けられる所
定数の単位サブワード線駆動回路を備える。これらの単
位サブワード線駆動回路には、メインワード線駆動回路
ＭＷＤから対応するメインワード線ＭＷＢ（ここで、そ
れが有効とされるとき選択的にロウレベルとされるいわ
ゆる反転信号等については、その名称の末尾にＢを付し
て表す。以下同様）を介してメインワード線駆動信号Ｍ
ＷＢが順次４個ずつ共通に供給されるとともに、図示さ
れない４ビットのワード線選択駆動信号が共通に供給さ
れる。サブワード線駆動回路ＳＷＤ０〜ＳＷＤｋの具体
的構成については、後で詳細に説明する。

【００１２】メインワード線駆動回路ＭＷＤには、Ｘア
ドレスデコーダＸＤから所定ビットのメインワード線選
択信号が供給される。また、ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの内部ア
ドレス信号Ｘ０〜Ｘｉが供給され、タイミング発生回路
ＴＧから内部制御信号ＸＧが供給される。さらに、Ｘア
ドレスバッファＸＢには、外部のアクセス装置からアド
レス入力端子Ａ０〜Ａｉを介してＸアドレス信号ＡＸ０
〜ＡＸｉが時分割的に供給されるとともに、タイミング
発生回路ＴＧから内部制御信号ＸＬが供給される。

【００１３】ＸアドレスバッファＸＢは、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介して供給さ
れるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信号ＸＬ
に従って取り込み、保持するとともに、これらのＸアド
レス信号をもとに非反転及び反転信号からなる内部アド
レス信号Ｘ０〜Ｘｉを形成して、ＸアドレスデコーダＸ
Ｄに供給する。また、ＸアドレスデコーダＸＤは、内部
制御信号ＸＧのハイレベルを受けて選択的に動作状態と
され、ＸアドレスバッファＸＢから供給される内部アド
レス信号Ｘ０〜Ｘｉの上位ｉ−１ビットすなわち内部ア
ドレス信号Ｘ２〜Ｘｉをデコードして、メインワード線
駆動回路ＭＷＤに対するメインワード線選択信号の対応
するビットを択一的にハイレベルの選択レベルとする。
なお、内部アドレス信号Ｘ０〜Ｘｉの下位２ビットすな
わち内部アドレス信号Ｘ０及びＸ１は、そのままメイン
ワード線駆動回路ＭＷＤに供給される。

【００１４】一方、メインワード線駆動回路ＭＷＤは、
ＸアドレスデコーダＸＤから供給されるメインワード線
選択信号をもとに、メモリアレイＭＡＲＹの対応するメ
インワード線つまりはメインワード線駆動信号ＭＷＢの
対応するビットを択一的にロウレベルの選択レベルとす
るとともに、ＸアドレスバッファＸＢからＸアドレスデ
コーダＸＤを介して供給される下位２ビットの内部アド
レス信号Ｘ０及びＸ１をデコードして、非反転及び反転
信号からなる上記ワード線選択駆動信号の対応するビッ
トを択一的に論理“１”（ここで、その非反転信号がハ
イレベルとされ反転信号がロウレベルとされる状態を論
理“１”と称し、その逆の状態を論理“０”と称する。
以下同様）とする。また、サブワード線駆動回路ＳＷＤ
０〜ＳＷＤｋは、メインワード線駆動回路ＭＷＤから供
給されるメインワード線駆動信号ＭＷＢ及びワード線選
択駆動信号を組み合わせて、対応するサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋのサブワード線ＳＷを択一的に選択
レベルとする。

【００１５】この実施例において、ダイナミック型ＲＡ
Ｍは、ネガティブワード線方式をとる。したがって、サ
ブメモリアレイＳＭＡ０〜ＳＭＡｋを構成するサブワー
ド線ＳＷの非選択レベルは、例えば−０．９Ｖ（ボル
ト）のような負電位の内部電圧ＶＮＮとされ、その選択
レベルは、例えば＋３．３Ｖのような正電位の電源電圧
ＶＣＣとされる。サブワード線ＳＷの非選択レベルと内
部電圧発生回路ＶＧによる内部電圧ＶＮＮの生成方法等
については、後で詳細に説明する。

【００１６】次に、メモリアレイＭＡＲＹのサブメモリ
アレイＳＭＡ０〜ＳＭＡｋを構成する相補ビット線はセ
ンスアンプＳＡに結合され、これを介してｊ＋１組ずつ
選択的に相補共通データ線ＣＤ０＊〜ＣＤｊ＊（ここ
で、例えば非反転共通データ線ＣＤ０Ｔ及び反転共通デ
ータ線ＣＤ０Ｂを、合わせて相補共通データ線ＣＤ０＊
のように＊を付して表す。また、それが有効とされると
き選択的にハイレベルとされるいわゆる非反転信号線等
については、その名称の末尾にＴを付して表す。以下同
様）つまりはデータ入出力回路ＩＯに接続される。

【００１７】センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路ＴＧから内
部制御信号ＰＡが供給される。また、Ｙアドレスデコー
ダＹＤには、ＹアドレスバッファＹＢからｉ＋１ビット
の内部アドレス信号Ｙ０〜Ｙｉが供給され、タイミング
発生回路ＴＧから内部制御信号ＹＧが供給される。さら
に、ＹアドレスバッファＹＢには、外部のアクセス装置
からアドレス入力端子Ａ０〜Ａｉを介してＹアドレス信
号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミング発
生回路ＴＧから内部制御信号ＹＬが供給される。なお、
センスアンプＳＡ及びＹアドレスデコーダＹＤは、実際
にはサブメモリアレイＳＭＡ０〜ＳＭＡｋに対応して分
割されるが、本発明の主旨に関係ないため一体化して示
した。

【００１８】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに非反転
及び反転信号からなる内部アドレス信号Ｙ０〜Ｙｉを形
成して、ＹアドレスデコーダＹＤに供給する。また、Ｙ
アドレスデコーダＹＤは、内部制御信号ＹＧのハイレベ
ルを受けて選択的に動作状態とされ、Ｙアドレスバッフ
ァＹＢから供給される内部アドレス信号Ｙ０〜Ｙｉをデ
コードして、センスアンプＳＡに対するビット線選択信
号の対応するビットを択一的にハイレベルの選択レベル
とする。

【００１９】センスアンプＳＡは、メモリアレイＭＡＲ
ＹつまりサブメモリアレイＳＭＡ０〜ＳＭＡｋの各相補
ビット線に対応して設けられる所定数の単位回路を含
み、これらの単位回路のそれぞれは、単位増幅回路，ビ
ット線プリチャージ回路ならびにスイッチＭＯＳＦＥＴ
を含む。このうち、各単位回路の単位増幅回路は、ダイ
ナミック型ＲＡＭが選択状態とされ内部制御信号ＰＡが
ハイレベルとされることで選択的にかつ一斉に動作状態
とされ、メモリアレイＭＡＲＹの選択サブワード線に結
合されるメモリセルから対応する相補ビット線を介して
出力される微小読み出し信号をそれぞれ増幅して、２値
読み出し信号とする。

【００２０】一方、センスアンプＳＡの各単位回路のビ
ット線プリチャージ回路は、図示されない内部制御信号
ＰＣのハイレベルを受けて選択的にかつ一斉に動作状態
となり、メモリアレイＭＡＲＹつまりサブメモリアレイ
ＳＭＡ０〜ＳＭＡｋの対応する相補ビット線の非反転及
び反転信号線を所定の中間電位にプリチャージする。ま
た、各単位回路のスイッチＭＯＳＦＥＴは、ビット線選
択信号の対応するビットのハイレベルを受けてｊ＋１組
ずつ選択的にオン状態となり、メモリアレイＭＡＲＹの
対応するｊ＋１組の相補ビット線と相補共通データ線Ｃ
Ｄ０＊〜ＣＤｊ＊すなわちデータ入出力回路ＩＯとの間
を選択的に接続状態とする。

【００２１】相補共通データ線ＣＤ０＊〜ＣＤｊ＊は、
データ入出力回路ＩＯの対応する単位回路に結合され
る。データ入出力回路ＩＯには、タイミング発生回路Ｔ
Ｇから図示されない内部制御信号ＷＰ及びＯＣが供給さ
れる。

【００２２】データ入出力回路ＩＯは、相補共通データ
線ＣＤ０＊〜ＣＤｊ＊に対応して設けられるｊ＋１個の
単位回路を備え、これらの単位回路のそれぞれは、ライ
トアンプ及びメインアンプならびにデータ入力バッファ
及びデータ出力バッファを含む。このうち、各単位回路
のライトアンプには上記内部制御信号ＷＰが共通に供給
され、データ出力バッファには内部制御信号ＯＣが共通
に供給される。

【００２３】データ入出力回路ＩＯの各単位回路のデー
タ入力バッファは、ダイナミック型ＲＡＭが書き込みモ
ードで選択状態とされるとき、データ入力端子Ｄ０〜Ｄ
ｊを介して供給されるｊ＋１ビットの書き込みデータを
取り込み、対応するライトアンプにそれぞれ伝達する。
このとき、各単位回路のライトアンプは、内部制御信号
ＷＰのハイレベルを受けて選択的にかつ一斉に動作状態
となり、対応するデータ入力バッファから伝達される書
き込みデータをそれぞれ所定の相補書き込み信号とした
後、相補共通データ線ＣＤ０＊〜ＣＤｊ＊からセンスア
ンプＳＡを介してメモリアレイＭＡＲＹの選択されたｊ
＋１個のメモリセルに書き込む。

【００２４】一方、データ入出力回路ＩＯの各単位回路
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたｊ＋１個のメモリセルからセンスアンプＳＡ
及び相補共通データ線ＣＤ０＊〜ＣＤｊ＊を介して出力
される２値読み出し信号をさらに増幅し、対応するデー
タ出力バッファに伝達する。このとき、各単位回路のデ
ータ出力バッファは、内部制御信号ＯＣのハイレベルを
受けて選択的にかつ一斉に動作状態となり、対応するメ
インアンプから伝達されるｊ＋１ビットの読み出しデー
タをデータ入出力端子Ｄ０〜Ｄｊを介して外部のアクセ
ス装置に出力する。

【００２５】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢをもと
に、上記各種の内部制御信号を選択的に形成して、ダイ
ナミック型ＲＡＭの各部に供給する。

【００２６】この実施例において、ダイナミック型ＲＡ
Ｍには、外部端子ＶＣＣ及びＶＳＳを介して、その動作
電源となる電源電圧ＶＣＣ及び接地電位ＶＳＳがそれぞ
れ供給される。また、ダイナミック型ＲＡＭは、前述の
ようにネガティブワード線方式をとり、メモリアレイＭ
ＡＲＹのサブメモリアレイＳＭＡ０〜ＳＭＡｋを構成す
るサブワード線ＳＷの非選択レベルが−０．９Ｖのよう
な負電位の内部電圧ＶＮＮとされるとともに、その周辺
回路の動作電源は、例えば＋１．８Ｖのような比較的絶
対値の小さな内部電圧ＶＤＬとされる。このため、ダイ
ナミック型ＲＡＭは、外部から供給される電源電圧ＶＣ
Ｃ及び接地電位ＶＳＳをもとに内部電圧ＶＤＬ及びＶＮ
Ｎを生成する内部電圧発生回路ＶＧと、電源投入時にお
いて電源電圧ＶＣＣ等の電位が所定値に達したことを識
別するためのパワーアップ検出回路ＰＤとを備える。な
お、内部電圧発生回路ＶＧの具体的構成等ならびにパワ
ーアップ検出回路ＰＤの作用等については、後で詳細に
説明する。

【００２７】図２には、図１のダイナミック型ＲＡＭに
含まれるサブメモリアレイＳＭＡ０及びサブワード線駆
動回路ＳＷＤ０の一実施例の部分的な回路図が示され、
図３には、その一実施例の信号波形図が示されている。
両図をもとに、この実施例のダイナミック型ＲＡＭに含
まれるサブメモリアレイＳＭＡ０〜ＳＭＡｋならびにＳ
ＷＤ０〜ＳＷＤｋの具体的構成及び動作について説明す
る。なお、以下の回路図において、そのチャネル（バッ
クゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャン
ネル型であって、矢印の付されないＮチャンネルＭＯＳ
ＦＥＴと区別して示される。また、図２では、サブメモ
リアレイＳＭＡ０をもってサブメモリアレイＳＭＡ０〜
ＳＭＡｋを説明し、サブワード線駆動回路ＳＷＤ０及び
単位サブワード線駆動回路ＵＤ０をもってサブワード線
駆動回路ＳＷＤ０〜ＳＷＤｋならびに単位サブワード線
駆動回路ＵＤ０〜ＵＤｍを説明する。

【００２８】図２において、サブメモリアレイＳＭＡ０
は、図の垂直方向に平行して配置されるｍ＋１本のサブ
ワード線ＳＷ０〜ＳＷｍと、水平方向に平行して配置さ
れるｎ＋１組の相補ビット線Ｂ０＊〜Ｂｎ＊とを含む。
これらのサブワード線及び相補ビット線の交点には、図
示されない情報蓄積キャパシタ及びアドレス選択ＭＯＳ
ＦＥＴからなる（ｍ＋１）×（ｎ＋１）個のダイナミッ
ク型メモリセルＭＣが格子配列される。サブメモリアレ
イＳＭＡ０の同一列に配置されるｍ＋１個のメモリセル
ＭＣの情報蓄積キャパシタの一方の電極は、相補ビット
線Ｂ０＊〜Ｂｎ＊の非反転又は反転信号線に所定の規則
性をもって交互に結合され、同一行に配置されるｎ＋１
個のメモリセルＭＣのアドレス選択ＭＯＳＦＥＴのゲー
トは、対応するサブワード線ＳＷ０〜ＳＷｍにそれぞれ
共通結合される。サブメモリアレイＳＭＡ０を構成する
すべてのメモリセルＭＣの情報蓄積キャパシタの他方の
電極には、図示されない所定のプレート電圧が共通に供
給される。

【００２９】サブメモリアレイＳＭＡ０のサブワード線
ＳＷ０〜ＳＷｍは、その下方においてサブワード線駆動
回路ＳＷＤ０の対応する単位サブワード線駆動回路ＵＤ
０〜ＵＤｍにそれぞれ結合される。サブワード線駆動回
路ＳＷＤ０には、メインワード線駆動回路ＭＷＤからｐ
＋１ビットのメインワード線駆動信号ＭＷＢすなわちＭ
Ｗ０Ｂ〜ＭＷｐＢと、それぞれ非反転及び反転信号から
なる４ビットのワード線選択駆動信号ＦＸ＊すなわちＦ
Ｘ０＊〜ＦＸ３＊とが供給される。なお、メインワード
線つまりメインワード線駆動信号ＭＷ０Ｂ〜ＭＷｐＢの
ビット数ｐ＋１が、サブワード線ＳＷ０〜ＳＷｍのビッ
ト数ｍ＋１に対して、 ｐ＋１＝（ｍ＋１）／ｊ＋１ なる関係にあることは言うまでもない。

【００３０】ここで、サブワード線駆動回路ＳＷＤ０の
単位サブワード線駆動回路ＵＤ０〜ＵＤｍは、特に制限
されないが、図の単位サブワード線駆動回路ＵＤ０に代
表されるように、そのソースに対応するワード線選択駆
動信号ＦＸ０＊〜ＦＸ３＊の非反転信号つまり非反転ワ
ード線選択駆動信号ＦＸ０Ｔ〜ＦＸ３Ｔを順次４個おき
に受けるＰチャンネルＭＯＳＦＥＴＰ１をそれぞれ含
む。ＭＯＳＦＥＴＰ１のドレインは、並列形態とされる
２個のＮチャンネルＭＯＳＦＥＴＮ１及びＮ２を介して
内部電圧供給点ＶＮＮに結合されるとともに、サブメモ
リアレイＳＭＡ０の対応するサブワード線ＳＷ０〜ＳＷ
ｍにそれぞれ結合される。隣接する４個の単位サブワー
ド線駆動回路ＵＤ０〜ＵＤ３ないしＵＤｍ−３〜ＵＤｍ
を構成するＭＯＳＦＥＴＰ１及びＮ１のゲートには、対
応するメインワード線駆動信号ＭＷ０Ｂ〜ＭＷｐＢがそ
れぞれ共通に供給され、ＭＯＳＦＥＴＮ２のゲートに
は、ワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊の反転信
号つまり反転ワード線選択駆動信号ＦＸ０Ｂ〜ＦＸ３Ｂ
が順次４個おきに供給される。

【００３１】この実施例において、メインワード線ＭＷ
０Ｂ〜ＭＷｐＢは、図３のメインワード線ＭＷ０Ｂに代
表して示されるように、それが非選択レベルとされると
き電源電圧ＶＣＣつまり＋３．３Ｖのようなハイレベル
とされ、それが選択レベルとされるときには内部電圧Ｖ
ＮＮつまり−０．９Ｖのようなロウレベルとされる。ま
た、ワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊は、図３
のワード線選択駆動信号ＦＸ０＊に代表して示されるよ
うに、それが非選択レベルとされるとき、それぞれその
非反転信号が内部電圧ＶＮＮのようなロウレベルまたそ
の反転信号が電源電圧ＶＣＣのようなハイレベルとさ
れ、それが選択レベルとされるときには、それぞれその
非反転信号が電源電圧ＶＣＣのようなハイレベルまたそ
の反転信号が内部電圧ＶＮＮのようなロウレベルとされ
る。

【００３２】メインワード線ＭＷ０Ｂならびにワード線
選択駆動信号ＦＸ０＊〜ＦＸ３＊が非選択レベルとされ
るとき、サブワード線駆動回路ＳＷＤ０では、例えば４
個の単位サブワード線駆動回路ＵＤ０〜ＵＤ３のＭＯＳ
ＦＥＴＮ１が対応するメインワード線ＭＷ０Ｂのハイレ
ベルを受けてオン状態となり、ＭＯＳＦＥＴＰ１はオフ
状態となる。また、各単位サブワード線駆動回路のＭＯ
ＳＦＥＴＮ２が、対応する反転ワード線選択駆動信号Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂのハイレベルを受けてオン状態とな
る。このため、サブメモリアレイＳＭＡ０のサブワード
線ＳＷ０〜ＳＷ３は、すべて内部電圧ＶＮＮのような非
選択レベルとされる。

【００３３】一方、メインワード線ＭＷ０Ｂが択一的に
内部電圧ＶＮＮのようなロウレベルとされ、ワード線選
択駆動信号ＦＸ０＊〜ＦＸ３＊のうち例えばワード線選
択駆動信号ＦＸ０＊が択一的に論理“１”とされると、
サブワード線駆動回路ＳＷＤ０では、４個の単位サブワ
ード線駆動回路ＵＤ０〜ＵＤ３のＭＯＳＦＥＴＮ１が対
応するメインワード線ＭＷ０Ｂのロウレベルを受けてオ
フ状態となり、代わってＭＯＳＦＥＴＰ１が一斉にオン
状態となる。また、単位サブワード線駆動回路ＵＤ０，
ＵＤ４ないしＵＤｍ−３では、そのＭＯＳＦＥＴＮ２が
対応する反転ワード線選択駆動信号ＦＸ０Ｂのロウレベ
ルを受けてオフ状態となる。

【００３４】このため、単位サブワード線駆動回路ＵＤ
０では、オン状態となったＭＯＳＦＥＴＰ１を介して非
反転ワード線選択駆動信号ＦＸ０Ｔのハイレベルがサブ
メモリアレイＳＭＡ０の対応するサブワード線ＳＷ０に
伝達され、このサブワード線ＳＷ０が電源電圧ＶＣＣの
ような選択レベルとされる。しかし、非反転ワード線選
択駆動信号ＦＸ０Ｔのハイレベルを受ける他の単位サブ
ワード線駆動回路ＵＤ４ないしＵＤｍ−１では、対応す
るメインワード線ＭＷ１ＢないしＭＷｐＢのハイレベル
を受けてＭＯＳＦＥＴＰ１がオフ状態にあるため、サブ
ワード線ＳＷ４ないしＳＷｍ−３は非選択レベルのまま
とされる。この結果、サブメモリアレイＳＭＡ０では、
サブワード線ＳＷ０のみが択一的に選択レベルとされ、
相補ビット線Ｂ０＊〜Ｂｎ＊には、このサブワード線Ｓ
Ｗ０に結合されたｎ＋１個のメモリセルＭＣの保持デー
タに従った微小読み出し信号が出力される。

【００３５】サブメモリアレイＳＭＡ０の相補ビット線
Ｂ０＊〜Ｂｎ＊に出力される微小読み出し信号は、セン
スアンプＳＡの対応する単位回路の単位増幅回路により
それぞれ増幅され、２値読み出し信号とされる。この実
施例において、センスアンプＳＡの各単位増幅回路に供
給される高電位側動作電源は、前記＋１．８Ｖの内部電
圧ＶＤＬとされ、低電位側動作電源は接地電位ＶＳＳと
される。したがって、微小読み出し信号の増幅後のハイ
レベルは、内部電圧ＶＤＬつまり＋１．８Ｖとされ、そ
のロウレベルは接地電位ＶＳＳつまり０Ｖとされる。

【００３６】このように、センスアンプＳＡを含む周辺
回路の動作電源を比較的絶対値の小さな内部電圧ＶＤＬ
とし、いわゆる低電圧化することで、微細化・高集積化
が進んだダイナミック型ＲＡＭの低消費電力化・高速化
を図り、素子の耐圧破壊を防止することができる。しか
し、動作電源を低電圧化しつつダイナミック型ＲＡＭの
高速性を保持するためには、ＭＯＳＦＥＴの低しきい値
電圧化が必須となり、このＭＯＳＦＥＴの低しきい値電
圧化は、メモリセルＭＣのリーク電流の増大を招いてそ
の情報保持特性を劣化させ、例えばスタンバイ時等にお
けるダイナミック型ＲＡＭの消費電力化を増大させる結
果となる。

【００３７】ところが、この実施例では、前述のよう
に、ネガティブワード線方式をとり、サブワード線ＳＷ
０〜ＳＷｍの非選択レベルが−０．９Ｖのような負電位
の内部電圧ＶＮＮとされる。このため、メモリセルＭＣ
を構成するアドレス選択ＭＯＳＦＥＴは、非選択時にお
いて逆バイアス状態となり、そのリーク電流が大幅に低
減される。この結果、メモリセルＭＣの情報保持特性が
相応して改善され、そのリフレッシュ周期を長くするこ
とができるため、ダイナミック型ＲＡＭのスタンバイ時
等における低消費電力化を図ることができるものとな
る。

【００３８】なお、この実施例のダイナミック型ＲＡＭ
において、サブワード線ＳＷ０〜ＳＷｍの非選択レベル
たる負電位の内部電圧ＶＮＮを生成する内部電圧発生回
路ＶＧのＶＮＮ発生回路ＶＮＮＧは、後述するように、
比較的大きな供給能力を有しかつ選択的に動作状態とさ
れる第１のチャージポンプ回路と、比較的小さな供給能
力を有しかつ定常的に動作状態とされる第２のチャージ
ポンプ回路とを備えるとともに、その出力電圧たる内部
電圧ＶＮＮの電位をトリミングするための手段を備え
る。これにより、内部電圧ＶＮＮの電位変動を抑制しつ
つその電位を最適化して、ダイナミック型ＲＡＭの動作
の安定化とさらなる低消費電力化を図ることができる
が、このことについては、後で詳細に説明する。

【００３９】図４には、図１のダイナミック型ＲＡＭの
内部電圧発生回路ＶＧの一実施例のブロック図が示さ
れ、図５には、図４の内部電圧発生回路ＶＧのＶＮＮ発
生回路ＶＮＮＧの第１の実施例の回路図が示されてい
る。これらの図をもとに、この実施例のダイナミック型
ＲＡＭの内部電圧発生回路ＶＧ及びそのＶＮＮ発生回路
ＶＮＮＧの具体的構成及び動作ならびにその特徴につい
て説明する。

【００４０】図４において、内部電圧発生回路ＶＧは、
特に制限されないが、ＶＤＬ発生回路ＶＤＬＧ及びＶＮ
Ｎ発生回路ＶＮＮＧを含む。これらのＶＤＬ発生回路Ｖ
ＤＬＧ及びＶＮＮ発生回路ＶＮＮＧには、動作電源とし
て電源電圧ＶＣＣ及び接地電位ＶＳＳが供給され、ＶＮ
Ｎ発生回路ＶＮＮＧには、さらに前記パワーアップ検出
回路ＰＤからパワーアップ検出信号ＰＵＰが供給され
る。ＶＤＬ発生回路ＶＤＬＧの出力電圧たる＋１．８Ｖ
の内部電圧ＶＤＬは、その動作電源としてセンスアンプ
ＳＡを含むダイナミック型ＲＡＭの各周辺回路に供給さ
れ、ＶＮＮ発生回路ＶＮＮＧの出力電圧たる−０．９Ｖ
の内部電圧ＶＮＮは、メインワード線ＭＷ０Ｂ〜ＭＷｐ
Ｂ，ワード線選択駆動信号ＦＸ０＊〜ＦＸ３＊ならびに
サブワード線ＳＷ０〜ＳＷｍの非選択レベルとして、メ
インワード線駆動回路ＭＷＤ及びサブワード線駆動回路
ＳＷＤ０〜ＳＷＤｋに供給される。

【００４１】ここで、内部電圧発生回路ＶＧのＶＮＮ発
生回路ＶＮＮＧは、図５に示されるように、その出力端
子が共通結合された２個のチャージポンプ回路ＰＭＰ１
（第１のチャージポンプ回路）及びＰＭＰ２（第２のチ
ャージポンプ回路）と、これらのチャージポンプ回路に
共通に設けられる１個のＶＮＮモニタ回路ＶＮＮＭとを
含む。このうち、ＶＮＮモニタ回路ＶＮＮＭの入力端子
は、チャージポンプ回路ＰＭＰ１及びＰＭＰ２の共通結
合された出力端子つまりは内部電圧供給点ＶＮＮに結合
され、その出力信号ＶＭＯは、チャージポンプ回路ＰＭ
Ｐ１を構成する発振回路ＯＳＣ１の一方の入力端子に供
給される。この発振回路ＯＳＣ１の他方の入力端子に
は、前記パワーアップ検出回路ＰＤからその出力信号つ
まりパワーアップ検出信号ＰＵＰが供給される。なお、
パワーアップ検出信号ＰＵＰは、ダイナミック型ＲＡＭ
の電源投入当初において選択的に有効レベルつまり電源
電圧ＶＣＣのようなハイレベルとされ、電源電圧ＶＣＣ
を含む動作電源の電位が所定値に達したとき接地電位Ｖ
ＳＳのようなロウレベルとされる。

【００４２】ＶＮＮ発生回路ＶＮＮＧのチャージポンプ
回路ＰＭＰ１は、パワーアップ検出回路ＰＤの出力信号
たるパワーアップ検出信号ＰＵＰ及びＶＮＮモニタ回路
ＶＮＮＭの出力信号ＶＭＯを受ける発振回路ＯＳＣ１
（第１の発振回路）と、その左方の電極に発振回路ＯＳ
Ｃ１の出力信号つまりパルス信号Ｓ１を受ける容量Ｃ１
（第１の容量）とを含む。このうち、発振回路ＯＳＣ１
は、パワーアップ検出信号ＰＵＰ又はＶＮＮモニタ回路
ＶＮＮＭの出力信号ＶＭＯが有効レベルつまりハイレベ
ルとされることで選択的に動作状態となり、その周波数
がｆ１とされる所定のパルス信号Ｓ１を生成する。この
ことから明らかなように、チャージポンプ回路ＰＭＰ１
は、パワーアップ検出信号ＰＵＰ及びＶＮＮモニタ回路
ＶＮＮＭの出力信号ＶＭＯに従って選択的に動作状態と
される。

【００４３】パルス信号Ｓ１をその左方の電極に受ける
容量Ｃ１の右方の電極つまり内部ノードｎ１は、Ｎチャ
ンネルＭＯＳＦＥＴＮ１１（第１のＭＯＳＦＥＴ）を介
して接地電位ＶＳＳに結合されるとともに、Ｎチャンネ
ルＭＯＳＦＥＴＮ１３（第２のＭＯＳＦＥＴ）を介して
内部電圧供給点ＶＮＮに結合される。このうち、ＭＯＳ
ＦＥＴＮ１１は、そのゲートが内部ノードｎ１に共通結
合されることから、内部ノードｎ１側をアノードとする
形でダイオード形態とされ、ＭＯＳＦＥＴＮ１３は、そ
のゲートが内部電圧供給点ＶＮＮに共通結合されること
から、内部電圧供給点ＶＮＮ側をアノードとする形でダ
イオード形態とされる。

【００４４】発振回路ＯＳＣ１の出力信号たるパルス信
号Ｓ１が接地電位ＶＳＳのようなロウレベルから電源電
圧ＶＣＣのようなハイレベルに変化されるとき、内部ノ
ードｎ１の電位は、電源電圧ＶＣＣの絶対値分だけ押し
上げられる。しかし、接地電位ＶＳＳとの間にダイオー
ド形態のＭＯＳＦＥＴＮ１１が設けられるため、その電
位は接地電位ＶＳＳつまり０ＶよりＭＯＳＦＥＴＮ１１
のしきい値電圧Ｖｔｈｎ分だけ高い電位、すなわち＋Ｖ
ｔｈｎに制限される。

【００４５】一方、パルス信号Ｓ１が電源電圧ＶＣＣの
ようなハイレベルから接地電位ＶＳＳのようなロウレベ
ルに変化されると、内部ノードｎ１の電位は、逆に電源
電圧ＶＣＣの絶対値分だけ引き下げられる。前述のよう
に、パルス信号Ｓ１がロウレベルとされる直前、内部ノ
ードｎ１における電位は＋Ｖｔｈｎとされる。このた
め、パルス信号Ｓ１がロウレベルに変化された後におけ
る内部ノードｎ１の電位は、上記電位より電源電圧ＶＣ
Ｃの絶対値ＶＣＣだけ低い電位つまり−ＶＣＣ＋Ｖｔｈ
ｎとされ、内部電圧供給点ＶＮＮにおける内部電圧ＶＮ
Ｎの電位は、これよりさらにＭＯＳＦＥＴＮ１３のしき
い値電圧Ｖｔｈｎ分だけ高い電位つまり−ＶＣＣ＋２Ｖ
ｔｈｎとされる。したがって、ＭＯＳＦＥＴＮ１１及び
Ｎ１３は、内部電圧ＶＮＮの電位−ＶＣＣ＋２Ｖｔｈｎ
の中心値が−０．９Ｖとなるべく、所定のしきい値電圧
Ｖｔｈｎを有するものとされる。

【００４６】次に、チャージポンプ回路ＰＭＰ２は、発
振回路ＯＳＣ２（第２の発振回路）と、その左方の電極
に発振回路ＯＳＣ２の出力信号つまりパルス信号Ｓ２を
受ける容量Ｃ２（第２の容量）とを含む。このうち、発
振回路ＯＳＣ２は、ダイナミック型ＲＡＭが電源投入状
態とされる間、定常的に動作状態となり、その周波数が
ｆ２とされる所定のパルス信号Ｓ２を生成する。

【００４７】パルス信号Ｓ２をその左方の電極に受ける
容量Ｃ２の右方の電極つまり内部ノードｎ２は、Ｎチャ
ンネルＭＯＳＦＥＴＮ２１（第１のＭＯＳＦＥＴ）を介
して接地電位ＶＳＳに結合されるとともに、Ｎチャンネ
ルＭＯＳＦＥＴＮ２３（第２のＭＯＳＦＥＴ）を介して
内部電圧供給点ＶＮＮに結合される。このうち、ＭＯＳ
ＦＥＴＮ２１は、そのゲートが内部ノードｎ２に共通結
合されることから、内部ノードｎ２側をアノードとする
形でダイオード形態とされ、ＭＯＳＦＥＴＮ２３は、そ
のゲートが内部電圧供給点ＶＮＮに共通結合されること
から、内部電圧供給点ＶＮＮ側をアノードとする形でダ
イオード形態とされる。

【００４８】発振回路ＯＳＣ２の出力信号たるパルス信
号Ｓ２が接地電位ＶＳＳのようなロウレベルから電源電
圧ＶＣＣのようなハイレベルに変化されるとき、内部ノ
ードｎ２の電位は、電源電圧ＶＣＣの絶対値分だけ押し
上げられる。しかし、接地電位ＶＳＳとの間にダイオー
ド形態のＭＯＳＦＥＴＮ２１が設けられるため、その電
位は接地電位ＶＳＳつまり０ＶよりＭＯＳＦＥＴＮ２１
のしきい値電圧Ｖｔｈｎ分だけ高い電位、つまり＋Ｖｔ
ｈｎに制限される。

【００４９】一方、パルス信号Ｓ１が電源電圧ＶＣＣの
ようなハイレベルから接地電位ＶＳＳのようなロウレベ
ルに変化されると、内部ノードｎ２の電位は、逆に電源
電圧ＶＣＣの絶対値分だけ引き下げられる。前述のよう
に、パルス信号Ｓ２がロウレベルとされる直前、内部ノ
ードｎ２における電位は＋Ｖｔｈｎとされる。このた
め、パルス信号Ｓ２がロウレベルに変化された後におけ
る内部ノードｎ２の電位は、上記電位より電源電圧ＶＣ
Ｃの絶対値ＶＣＣだけ低い電位つまり−ＶＣＣ＋Ｖｔｈ
ｎとされ、内部電圧供給点ＶＮＮにおける内部電圧ＶＮ
Ｎの電位は、これよりさらにＭＯＳＦＥＴＮ２３のしき
い値電圧Ｖｔｈｎ分だけ高い電位つまり−ＶＣＣ＋２Ｖ
ｔｈｎとされる。したがって、ＭＯＳＦＥＴＮ２１及び
Ｎ２３は、内部電圧ＶＮＮの電位−ＶＣＣ＋２Ｖｔｈｎ
の中心値が−０．９Ｖとなるべく、所定のしきい値電圧
Ｖｔｈｎを有するものとされる。

【００５０】この実施例において、チャージポンプ回路
ＰＭＰ１を構成する発振回路ＯＳＣ１は、前述のよう
に、パワーアップ検出回路ＰＤから供給されるパワーア
ップ検出信号ＰＵＰ又はＶＮＮモニタ回路ＶＮＮＭの出
力信号ＶＭＯのハイレベルを受けて選択的に動作状態と
される。また、パワーアップ検出信号ＰＵＰは、ダイナ
ミック型ＲＡＭの電源投入直後にハイレベルとされた
後、電源電圧ＶＣＣを含む動作電源の電位が所定値に達
した時点でロウレベルとされ、ＶＮＮモニタ回路ＶＮＮ
Ｍの出力信号ＶＭＯは、内部電圧ＶＮＮの電位が所定値
つまり例えば−０．９Ｖに達しないとき、言い換えるな
らば−０．９Ｖより高いとき選択的に電源電圧ＶＣＣの
ようなハイレベルとされる。さらに、ＶＮＮモニタ回路
ＶＮＮＭは、その内部電圧ＶＮＮに対する電位識別値
が、例えば所定のメタルスイッチの所定の金属配線層を
選択的に形成することで切り換えうる構成とされ、これ
によって内部電圧ＶＮＮの電位をトリミングすることが
可能とされる。

【００５１】一方、この実施例のＶＮＮ発生回路ＶＮＮ
Ｇでは、チャージポンプ回路ＰＭＰ１の発振回路ＯＳＣ
１から出力されるパルス信号Ｓ１の周波数ｆ１が、チャ
ージポンプ回路ＰＭＰ２の発振回路ＯＳＣ２から出力さ
れるパルス信号Ｓ２の周波数ｆ２より充分に高くされる
とともに、チャージポンプ回路ＰＭＰ１を構成する容量
Ｃ１の容量値Ｃ１が、チャージポンプ回路ＰＭＰ２を構
成する容量Ｃ２の容量値Ｃ２よりも充分に大きくされ
る。このため、チャージポンプ回路ＰＭＰ１は、チャー
ジポンプ回路ＰＭＰ２に比較して充分に大きな供給能力
を持つとともに、その動作状態における消費電力も相応
して大きなものとされる。

【００５２】ところが、チャージポンプ回路ＰＭＰ１
は、パワーアップ検出信号ＰＵＰ又はＶＮＮモニタ回路
ＶＮＮＭの出力信号ＶＭＯのハイレベルを受けて選択的
に、つまりダイナミック型ＲＡＭの電源投入当初あるい
は内部電圧ＶＮＮの電位が変動して所定値に達しないと
き選択的に動作状態とされる。したがって、この実施例
のＶＮＮ発生回路ＶＮＮＧでは、その動作電流を低減し
つつ、内部電圧ＶＮＮの電位変動を迅速に修正できると
ともに、トリミングにより内部電圧の電位を最適化する
ことができる。この結果、ダイナミック型ＲＡＭの動作
を安定化してリフレッシュ特性を改善し、その低消費電
力化を図ることができる。

【００５３】図６には、図４の内部電圧発生回路ＶＧに
含まれるＶＮＮ発生回路ＶＮＮＧの第２の実施例の回路
図が示されている。なお、この実施例のＶＮＮ発生回路
ＶＮＮＧは、前記図５の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００５４】図６において、この実施例のＶＮＮ発生回
路ＶＮＮＧは、内部電圧ＶＮＮの電位のトリミング機能
を持たないＶＮＮモニタ回路ＶＮＮＭと、発振回路ＯＳ
Ｃ１及びＯＳＣ２をそれぞれ含むチャージポンプ回路Ｐ
ＭＰ１及びＰＭＰ２とを備える。このうち、チャージポ
ンプ回路ＰＭＰ１を構成する容量Ｃ１の右方の電極つま
り内部ノードｎ１は、２個のＮチャンネルＭＯＳＦＥＴ
Ｎ１１及びＮ１２を介して接地電位ＶＳＳに結合される
とともに、２個のＮチャンネルＭＯＳＦＥＴＮ１３及び
Ｎ１４を介して内部電圧供給点ＶＮＮに結合される。

【００５５】チャージポンプ回路ＰＭＰ１を構成するＭ
ＯＳＦＥＴＮ１１は、そのゲートが内部ノードｎ１に結
合されることから、内部ノードｎ１側をアノードとする
形でダイオード形態とされ、ＭＯＳＦＥＴＮ１３は、そ
のゲートがＭＯＳＦＥＴＮ１４のソースに結合されるこ
とから、内部電圧供給点ＶＮＮ側をアノードとする形で
ダイオード形態とされる。また、ＭＯＳＦＥＴＮ１２の
ゲートは、メタルスイッチＭＳ１１を介して選択的にそ
のドレイン又は電源電圧ＶＣＣに結合され、ＭＯＳＦＥ
ＴＮ１４のゲートは、メタルスイッチＭＳ１２を介して
選択的にそのドレイン又は電源電圧ＶＣＣに結合され
る。言うまでもなく、ＭＯＳＦＥＴ１２及びＮ１４は、
そのゲートがそのドレインに結合されるとき、ともに対
応するＭＯＳＦＥＴＮ１１又はＮ１３と同じ向きでダイ
オード形態とされ、そのゲートが電源電圧ＶＣＣに結合
されるときは定常的にオン状態とされる。

【００５６】ＭＯＳＦＥＴＮ１２及びＮ１４が定常的に
オン状態とされるとき、内部電圧供給点ＶＮＮにおける
内部電圧ＶＮＮの電位は、前記図５の実施例の場合と同
様、−ＶＣＣ＋２Ｖｔｈｎなる電位となる。しかし、Ｍ
ＯＳＦＥＴＮ１２及びＮ１４がともにダイオード形態さ
れるときには、内部電圧供給点ＶＮＮにおける内部電圧
ＶＮＮの電位は、前記図５に関する説明から明らかなよ
うに、−ＶＣＣ＋４Ｖｔｈｎとなり、ＭＯＳＦＥＴＮ１
２及びＮ１４のいずれか一方のみがダイオード形態とさ
れるときには、−ＶＣＣ＋３Ｖｔｈｎとなる。

【００５７】同様に、チャージポンプ回路ＰＭＰ２を構
成する容量Ｃ２の右方の電極つまり内部ノードｎ２は、
２個のＮチャンネルＭＯＳＦＥＴＮ２１及びＮ２２を介
して接地電位ＶＳＳに結合されるとともに、２個のＮチ
ャンネルＭＯＳＦＥＴＮ２３及びＮ２４を介して内部電
圧供給点ＶＮＮに結合される。

【００５８】チャージポンプ回路ＰＭＰ２を構成するＭ
ＯＳＦＥＴＮ２１は、そのゲートが内部ノードｎ２に結
合されることから、内部ノードｎ２側をアノードとする
形でダイオード形態とされ、ＭＯＳＦＥＴＮ２３は、そ
のゲートがＭＯＳＦＥＴＮ２４のソースに結合されるこ
とから、内部電圧供給点ＶＮＮ側をアノードとする形で
ダイオード形態とされる。また、ＭＯＳＦＥＴＮ２２の
ゲートは、メタルスイッチＭＳ２１を介して選択的にそ
のドレイン又は電源電圧ＶＣＣに結合され、ＭＯＳＦＥ
ＴＮ２４のゲートは、メタルスイッチＭＳ２２を介して
選択的にそのドレイン又は電源電圧ＶＣＣに結合され
る。言うまでもなく、ＭＯＳＦＥＴ２２及びＮ２４は、
そのゲートがそのドレインに結合されるとき、ともに対
応するＭＯＳＦＥＴＮ２１又はＮ２３と同じ向きでダイ
オード形態とされ、そのゲートが電源電圧ＶＣＣに結合
されるとき定常的にオン状態とされる。

【００５９】ＭＯＳＦＥＴＮ２２及びＮ２４が定常的に
オン状態とされるとき、内部電圧供給点ＶＮＮにおける
内部電圧ＶＮＮの電位は、前記図５の実施例の場合と同
様、−ＶＣＣ＋２Ｖｔｈｎなる電位となる。しかし、Ｍ
ＯＳＦＥＴＮ２２及びＮ２４がともにダイオード形態さ
れるときには、内部電圧供給点ＶＮＮにおける内部電圧
ＶＮＮの電位は、前記図５に関する説明から明らかなよ
うに、−ＶＣＣ＋４Ｖｔｈｎとなり、ＭＯＳＦＥＴＮ２
２及びＮ２４のいずれか一方のみがダイオード形態とさ
れるときには、−ＶＣＣ＋３Ｖｔｈｎとなる。

【００６０】以上のように、この実施例のＶＮＮ発生回
路ＶＮＮＧでは、ＶＮＮモニタ回路ＶＮＮＭが内部電圧
ＶＮＮの電位をトリミングする機能を持たないものの、
チャージポンプ回路ＰＭＰ１及びＰＭＰ２は、メタルス
イッチＭＳ１１〜ＭＳ１２ならびにＭＳ２１〜ＭＳ２２
の所定の金属配線層が選択的に形成されることによっ
て、チャージポンプ動作を行うＭＯＳＦＥＴの有効段数
を選択的に切り換え、内部電圧ＶＮＮの電位を選択的に
切り換える機能を有するものとされ、前記図５の実施例
と同様な効果を得ることができるものとされる。

【００６１】図７には、図４の内部電圧発生回路ＶＧに
含まれるＶＮＮ発生回路ＶＮＮＧの第３の実施例の回路
図が示され、図８には、図７のＶＮＮ発生回路ＶＮＮＧ
に含まれる発振回路ＯＳＣ２の一実施例の回路図が示さ
れている。なお、この実施例のＶＮＮ発生回路ＶＮＮＧ
は、前記図５の実施例を基本的に踏襲するものであるた
め、これと異なる部分についてのみ説明を追加する。ま
た、発振回路ＯＳＣ１は、図８の発振回路ＯＳＣ２と基
本的に同様な構成とされる。

【００６２】図７において、この実施例のＶＮＮ発生回
路ＶＮＮＧは、内部電圧ＶＮＮの電位のトリミング機能
を持たないＶＮＮモニタ回路ＶＮＮＭを備え、容量Ｃ１
及びＣ２をそれぞれ含むチャージポンプ回路ＰＭＰ１及
びＰＭＰ２のチャージポンプ動作に関する回路は、前記
図５の実施例と同一構成とされる。

【００６３】ここで、発振回路ＯＳＣ１及びＯＳＣ２
は、図８の発振回路ＯＳＣ２に代表して示されるよう
に、ＰチャンネルＭＯＳＦＥＴＰ３１〜Ｐ３３ならびに
ＮチャンネルＭＯＳＦＥＴＮ４１〜Ｎ４３からなる３個
のＣＭＯＳインバータをその基本構成素子とする。これ
らのインバータは、いわゆるリング状に結合されること
で一つのリングオシレータを構成し、例えば定常的に動
作状態となって、その周波数をｆ２とする所定のパルス
信号Ｓ２を生成する。

【００６４】この実施例において、チャージポンプ回路
ＰＭＰ２の発振回路ＯＳＣ２の各インバータを構成する
ＰチャンネルＭＯＳＦＥＴＰ３１〜Ｐ３３のソースは、
対応するＮチャンネルＭＯＳＦＥＴＮ３１〜Ｎ３３を介
して電源電圧ＶＣＣにそれぞれ結合され、各インバータ
を構成するＮチャンネルＭＯＳＦＥＴＮ４１〜Ｎ４３の
ソースは、対応するＮチャンネルＭＯＳＦＥＴＮ５１〜
Ｎ５３を介して接地電位ＶＳＳに結合される。このう
ち、ＭＯＳＦＥＴＮ３１〜Ｎ３３のゲートは、対応する
メタルスイッチＭＳ３１〜ＭＳ３３を介して選択的にそ
のドレイン又は内部電圧供給点ＶＰＰに結合され、ＭＯ
ＳＦＥＴＮ５１〜Ｎ５３のゲートは、対応するメタルス
イッチＭＳ４１〜ＭＳ４３を介して選択的にそのドレイ
ン又は電源電圧ＶＣＣに結合される。なお、内部電圧供
給点ＶＰＰにおける内部電圧ＶＰＰの電位は、電源電圧
ＶＣＣより少なくともＭＯＳＦＥＴＮ３１〜Ｎ３３なら
びにＮ５１〜Ｎ５３のしきい値電圧分以上高い所定の高
電位とされる。

【００６５】これらのことから、発振回路ＯＳＣ２の各
インバータを構成するＭＯＳＦＥＴＰ３１〜Ｐ３３のソ
ースにおける電位は、対応するＭＯＳＦＥＴＮ３１〜Ｎ
３３のゲートが内部電圧供給点ＶＰＰに結合されるとき
電源電圧ＶＣＣとされ、これらのＭＯＳＦＥＴのゲート
がそのドレインに結合され各ＭＯＳＦＥＴがダイオード
形態とされるとき、電源電圧ＶＣＣよりしきい値電圧Ｖ
ｔｈｎ分だけ低い電位とされる。同様に、各インバータ
を構成するＭＯＳＦＥＴＮ４１〜Ｎ４３のソースにおけ
る電位は、対応するＭＯＳＦＥＴＮ５１〜Ｎ５３のゲー
トが電源電圧ＶＣＣに結合されるとき接地電位ＶＳＳと
され、これらのＭＯＳＦＥＴのゲートがそのドレインに
結合され各ＭＯＳＦＥＴがダイオード形態とされるとき
には、接地電位ＶＳＳよりしきい値電圧Ｖｔｈｎ分だけ
高い電位とされる。

【００６６】言うまでもなく、発振回路ＯＳＣ２の各イ
ンバータを構成するＭＯＳＦＥＴＰ３１〜Ｐ３３のソー
ス電位が電源電圧ＶＣＣよりＭＯＳＦＥＴＮ３１〜Ｎ３
３のしきい値電圧Ｖｔｈｎ分だけ低い電位とされ、各イ
ンバータを構成するＭＯＳＦＥＴＮ４１〜Ｎ４３のソー
ス電位が接地電位ＶＳＳよりＭＯＳＦＥＴＮ５１〜Ｎ５
３のしきい値電圧Ｖｔｈｎ分だけ高い電位とされると
き、各インバータに対する動作電源の絶対値は２×Ｖｔ
ｈｎ分だけ圧縮される。この結果、発振回路ＯＳＣ１及
びＯＳＣ２を構成するインバータのソース側に設けられ
るＭＯＳＦＥＴの有効段数を選択的に切り換え、発振回
路ＯＳＣ１及びＯＳＣ２から出力されるパルス信号Ｓ１
及びＳ２の振幅を選択的に切り換えることができるもの
となり、これによって内部電圧ＶＮＮの電位を選択的に
切り換え、前記図５及び図６の実施例と同様な効果を得
ることができるものとなる。

【００６７】図９には、図４の内部電圧発生回路ＶＧに
含まれるＶＮＮ発生回路ＶＮＮＧの第４の実施例の回路
図が示されている。なお、この実施例のＶＮＮ発生回路
ＶＮＮＧは、前記図５の実施例を基本的に踏襲するもの
であるため、これと異なる部分についてのみ説明を追加
する。

【００６８】図９において、この実施例のＶＮＮ発生回
路ＶＮＮＧは、内部電圧ＶＮＮの電位のトリミング機能
を持つＶＮＮモニタ回路ＶＮＮＭと、発振回路ＯＳＣ１
及びＯＳＣ２をそれぞれ含むチャージポンプ回路ＰＭＰ
１及びＰＭＰ２とを備える。このうち、チャージポンプ
回路ＰＭＰ１を構成する発振回路ＯＳＣ１の出力信号た
るパルス信号Ｓ１は、容量Ｃ１の左方の電極に供給され
る。また、容量Ｃ１の右方の電極つまり内部ノードｎ１
は、ダイオード形態とされるＰチャンネルＭＯＳＦＥＴ
Ｐ１１を介して接地電位ＶＳＳに結合されるとともに、
同じくダイオード形態されるＰチャンネルＭＯＳＦＥＴ
Ｐ１３を介して内部電圧供給点ＶＮＮに結合される。こ
れにより、内部電圧供給点ＶＮＮには、前記図５の実施
例と同様に、ＭＯＳＦＥＴＰ１１及びＰ１３のしきい値
電圧をＶｔｈｐとするとき、−ＶＣＣ＋２Ｖｔｈｐなる
電位の内部電圧ＶＮＮが得られる。

【００６９】同様に、チャージポンプ回路ＰＭＰ２を構
成する発振回路ＯＳＣ２の出力信号たるパルス信号Ｓ２
は、容量Ｃ２の左方の電極に供給される。また、容量Ｃ
２の右方の電極つまり内部ノードｎ２は、ダイオード形
態とされるＰチャンネルＭＯＳＦＥＴＰ２１を介して接
地電位ＶＳＳに結合されるとともに、同じくダイオード
形態されるＰチャンネルＭＯＳＦＥＴＰ２３を介して内
部電圧供給点ＶＮＮに結合される。これにより、内部電
圧供給点ＶＮＮには、前記図５の実施例と同様に、ＭＯ
ＳＦＥＴＰ２１及びＰ２３のしきい値電圧をＶｔｈｐと
するとき、−ＶＣＣ＋２Ｖｔｈｐなる電位の内部電圧Ｖ
ＮＮが得られる。

【００７０】この実施例において、ダイナミック型ＲＡ
Ｍは、いわゆる２重ウェル構造をとり、容量Ｃ１及びＣ
２とともにチャージポンプ動作を行うＰチャンネル型の
ＭＯＳＦＥＴＰ１１及びＰ１３ならびにＰ２１及びＰ２
３は、半導体基板面上に独立して形成されたＮ型ウェル
領域内に形成される。この結果、この実施例では、前記
図５の実施例と同様な効果を得つつ、少数キャリアがチ
ャージポンプ用のＭＯＳＦＥＴを介してメモリアレイＭ
ＡＲＹの各メモリセルＭＣに伝達されるのを防止し、メ
モリセルＭＣのリーク特性が劣化するのを防止できる。

【００７１】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）ネガティブワード線方式をとるダイナミック型Ｒ
ＡＭ等において、ワード線の非選択レベルとなる負電位
の内部電圧を生成する内部電圧発生回路を、比較的大き
な供給能力を有しかつその動作が例えば電源電圧等の電
位を識別するパワーアップ検出回路の出力信号、又は内
部電圧の電位をモニタするモニタ回路の出力信号に従っ
て選択的に停止される第１のチャージポンプ回路と、比
較的小さな供給能力を有しかつ定常的に動作状態とされ
る第２のチャージポンプ回路とをもとに構成すること
で、比較的大きな供給能力を有する第１のチャージポン
プ回路を選択的に動作状態としてその動作電流を低減し
つつ、内部電圧の電位変動を迅速に修正することができ
るという効果が得られる。

【００７２】（２）上記（１）項において、所定のメタ
ル配線を選択的に形成して、モニタ回路の内部電圧に対
する識別電位を切り換え、又はリングオシレータのＣＭ
ＯＳインバータを構成するＭＯＳＦＥＴの有効段数を切
り換え、あるいはチャージポンプ動作を行うＭＯＳＦＥ
Ｔの有効段数を切り換えることで、内部電圧の電位をト
リミングすることができるという効果が得られる。 （３）上記（２）項により、内部電圧発生回路により生
成される内部電圧の電位を最適化することができるとい
う効果が得られる。 （４）上記（１）項ないし（３）項により、ネガティブ
ワード線方式をとるダイナミック型ＲＡＭ等の動作を安
定化しリフレッシュ特性を改善して、その低消費電力化
を図ることができるという効果が得られる。

【００７３】（５）上記（１）項ないし（４）項におい
て、ダイナミック型ＲＡＭ等が２重ウェル構造をとると
き、チャージポンプ回路のチャージポンプ動作を行うＭ
ＯＳＦＥＴをＰチャンネル型とすることで、少数キャリ
アがこれらのＭＯＳＦＥＴを介してメモリアレイの各メ
モリセルに伝達されるのを防止し、そのリーク特性が劣
化するのを防止することができるという効果が得られ
る。

【００７４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭのメモリアレ
イＭＡＲＹは、前記した通り、ビット線延長方向にも任
意数のサブメモリアレイに分割することができる。ま
た、サブメモリアレイＳＭＡ０〜ＳＭＡｋのそれぞれ
は、所定数の冗長素子を含むことができるし、ダイナミ
ック型ＲＡＭは欠陥救済のための回路を備えることがで
きる。ダイナミック型ＲＡＭは、ワード線分割方式をと
ることを必須条件とはしない。また、ダイナミック型Ｒ
ＡＭは、メモリアレイＭＡＲＹ及びその直接周辺回路か
らなる複数のバンクを備えることができるし、そのブロ
ック構成や起動制御信号及びアドレス信号の名称及び有
効レベル等は、種々の実施形態をとりうる。

【００７５】図２において、サブワード線駆動回路ＳＷ
Ｄ０の単位サブワード線駆動回路ＵＤ０〜ＵＤｍの具体
的構成は、その基本的な論理条件が変わらない限りにお
いて種々の実施形態をとりうる。図３において、メイン
ワード線ＭＷ０Ｂ，ワード線選択駆動信号ＦＸ０＊，サ
ブワード線ＳＷ０ならびに相補ビット線Ｂ０＊〜Ｂｎ＊
の具体的なレベル及び時間関係は、この発明の主旨に影
響を与えない。

【００７６】図４において、内部電圧発生回路ＶＧは、
内部電圧ＶＤＬ及びＶＮＮに加えて他の所定電位とされ
る各種の内部電圧を生成できるものであってよい。図
５，図６，図７ならびに図９において、チャージポンプ
回路ＰＭＰ１及びＰＭＰ２は、パルス信号Ｓ１及びＳ２
の周波数ｆ１及びｆ２あるいは容量Ｃ１及びＣ２の容量
値Ｃ１及びＣ２のいずれか一方のみに差異を持たせるこ
とで、その供給能力に差をつけることができる。チャー
ジポンプ回路ＰＭＰ１の発振回路ＯＳＣ１は、パワーア
ップ検出信号ＰＵＰ又はＶＮＮモニタ回路ＶＮＮＭの出
力信号ＶＭＯのいずれか一方に従って選択的に動作状態
としてもよい。図６において、チャージポンプ動作を行
うＮチャンネルＭＯＳＦＥＴの有効段数は、最大３個以
上に設定できるし、図８のＭＯＳＦＥＴＰ３１〜Ｐ３３
ならびにＮ４１〜Ｎ４３のソース側に設けられるＭＯＳ
ＦＥＴについても同様である。さらに、各実施例のチャ
ージポンプ回路ＰＭＰ１及びＰＭＰ２の具体的構成，電
源電圧の極性及び絶対値ならびに各内部電圧の具体的電
位は、種々の実施形態をとりうる。

【００７７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする各種メモリ集積回路装置やこ
のようなメモリ集積回路装置を含む論理集積回路装置等
にも適用できる。この発明は、少なくともネガティブワ
ード線方式をとる半導体記憶装置ならびにこれを含む装
置又はシステムに広く適用できる。

【００７８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、ネガティブワード線方式を
とるダイナミック型ＲＡＭ等において、ワード線の非選
択レベルとなる負電位の内部電圧を生成する内部電圧発
生回路を、比較的大きな供給能力を有しかつその動作が
電源電圧等の電位を識別するパワーアップ検出回路の出
力信号、又は内部電圧の電位をモニタするモニタ回路の
出力信号に従って選択的に停止される第１のチャージポ
ンプ回路と、比較的小さな供給能力を有しかつ定常的に
動作状態とされる第２のチャージポンプ回路とをもとに
構成するとともに、所定のメタル配線を選択的に形成し
て、モニタ回路の内部電圧に対する識別電位を切り換
え、又はリングオシレータのＣＭＯＳインバータを構成
するＭＯＳＦＥＴの有効段数を切り換え、あるいはチャ
ージポンプ動作を行うＭＯＳＦＥＴの有効段数を切り換
えることで、内部電圧の電位をトリミングできるように
する。

【００７９】これにより、比較的大きな供給能力を有す
る第１のチャージポンプ回路を選択的に動作状態として
その動作電流を低減しつつ、内部電圧の電位変動を迅速
に修正できるとともに、トリミングによって内部電圧の
電位を最適化できる。この結果、ネガティブワード線方
式をとるダイナミック型ＲＡＭ等の動作を安定化してリ
フレッシュ特性を改善し、その低消費電力化を図ること
ができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭに含まれるサブメ
モリアレイ及びサブワード線駆動回路の一実施例を示す
部分的な回路図である。

【図３】図２のサブメモリアレイ及びサブワード線駆動
回路の一実施例を示す信号波形図である。

【図４】図１のダイナミック型ＲＡＭに含まれる内部電
圧発生回路の一実施例を示すブロック図である。

【図５】図４の内部電圧発生回路に含まれるＶＮＮ発生
回路の第１の実施例を示す回路図である。

【図６】図４の内部電圧発生回路に含まれるＶＮＮ発生
回路の第２の実施例を示す回路図である。

【図７】図４の内部電圧発生回路に含まれるＶＮＮ発生
回路の第３の実施例を示す回路図である。

【図８】図７のＶＮＮ発生回路に含まれる発振回路ＯＳ
Ｃ２の一実施例を示す回路図である。

【図９】図４の内部電圧発生回路に含まれるＶＮＮ発生
回路の第４の実施例を示す回路図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＳＭＡ０〜ＳＭＡｋ……サ
ブメモリアレイ、ＳＷＤ０〜ＳＷＤｋ……サブワード線
駆動回路、ＭＷＢ……メインワード線、ＳＷ……サブワ
ード線、ＭＷＤ……メインワード線駆動回路、ＸＤ……
Ｘアドレスデコーダ、ＸＢ……Ｘアドレスバッファ、Ｓ
Ａ……センスアンプ、ＹＤ……Ｙアドレスデコーダ、Ｙ
Ｂ……Ｙアドレスバッファ、ＩＯ……データ入出力回
路、ＴＧ……タイミング発生回路、ＰＤ……パワーアッ
プ検出回路、ＶＧ……内部電圧発生回路、Ｄ０〜Ｄｊ…
…入出力データ又はその入出力端子、ＲＡＳＢ……ロウ
アドレスストローブ信号又はその入力端子、ＣＡＳＢ…
…カラムアドレスストローブ信号又はその入力端子、Ｗ
ＥＢ……ライトイネーブル信号又はその入力端子、Ａ０
〜Ａｉ……アドレス信号又はその入力端子、ＶＣＣ……
電源電圧又はその入力端子、ＶＳＳ……接地電位又はそ
の入力端子。ＭＷ０Ｂ〜ＭＷｐＢ……メインワード線、
ＦＸ０＊〜ＦＸ３＊……ワード線選択駆動信号、ＳＷ０
〜ＳＷｍ……サブワード線、Ｂ０＊〜Ｂｎ＊……相補ビ
ット線、ＭＣ……メモリセル、ＵＤ０〜ＵＤｍ……単位
サブワード線駆動回路。ＶＤＬＧ……ＶＤＬ発生回路、
ＶＮＮＧ……ＶＮＮ発生回路。ＰＵＰ……パワーアップ
検出信号、ＶＮＮＭ……ＶＮＮモニタ回路、ＰＭＰ１〜
ＰＭＰ２……チャージポンプ回路、ＯＳＣ１〜ＯＳＣ２
……発振回路、ｆ１〜ｆ２……周波数、ｎ１〜ｎ２……
内部ノード。Ｐ１，Ｐ１１〜Ｐ１３，Ｐ２１〜Ｐ２３，
Ｐ３１〜Ｐ３３……ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜
Ｎ２，Ｎ１１〜Ｎ１４，Ｎ２１〜Ｎ２４，Ｎ３１〜Ｎ３
３，Ｎ４１〜Ｎ４３，Ｎ５１〜Ｎ５３……Ｎチャンネル
ＭＯＳＦＥＴ、Ｃ１〜Ｃ２……容量、ＭＳ１１〜ＭＳ１
１，ＭＳ２１〜ＭＳ２２，ＭＳ３１〜ＭＳ３３，ＭＳ４
１〜ＭＳ４３……メタルスイッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 伸一 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 検見崎 兼秀 東京都小平市上水本町五丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 長谷川 雅俊 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 その非選択レベルが所定の負電位とされ
   るワード線を含むメモリアレイと、 外部から供給される電源電圧をもとに上記負電位の内部
   電圧を生成し、かつ、比較的大きな供給能力を有する第
   １のチャージポンプ回路、及び比較的小さな供給能力を
   有する第２のチャージポンプ回路を含む内部電圧発生回
   路とを具備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記第１及び第２のチャージポンプ回路は、第１又は第
   ２の容量をそれぞれ含むものであり、かつ、それぞれ第
   １又は第２の発振回路の出力信号を受けてチャージポン
   プ動作を行うものであって、 上記第１のチャージポンプ回路は、上記第１の容量の容
   量値が上記第２の容量より大きくされ、あるいは上記第
   １の発振回路の出力信号の周波数が上記第２の発振回路
   の出力信号より高くされることで、上記第２のチャージ
   ポンプ回路より大きな供給能力を持つものとされること
   を特徴とする半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、その電源投入時、所定の電源電
   圧又は内部電圧の電位が所定値に達したことを識別して
   その出力信号を選択的に有効レベルとするパワーアップ
   検出回路を具備するものであり、 上記内部電圧発生回路は、上記内部電圧の電位が所定値
   に達したことを識別してその出力信号を選択的に有効レ
   ベルとするモニタ回路を含むものであって、 上記第１のチャージポンプ回路は、上記パワーアップ検
   出回路又はモニタ回路の出力信号が有効レベルとされる
   とき、選択的にそのチャージポンプ動作を停止するもの
   であることを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 上記第１及び第２の発振回路は、それぞれ所定数のＣＭ
   ＯＳインバータがリング状に結合されてなるリングオシ
   レータを含むものであり、 上記第１及び第２のチャージポンプ回路は、その一方の
   電極に上記第１又は第２の発振回路の出力信号をそれぞ
   れ受ける上記第１及び第２の容量と、該容量の他方の電
   極と回路の接地電位との間にダイオード形態に設けられ
   る第１のＭＯＳＦＥＴと、該容量の他方の電極と上記内
   部電圧の供給点との間にダイオード形態に設けられる第
   ２のＭＯＳＦＥＴとをそれぞれ含むものであって、 上記内部電圧の電位は、所定の金属配線層が選択的に形
   成されることによって上記モニタ回路の上記内部電圧に
   対する識別電位が切り換えられ、又は上記リングオシレ
   ータのＣＭＯＳインバータを構成するＭＯＳＦＥＴの有
   効段数が切り換えられ、あるいは上記第１及び第２のチ
   ャージポンプ回路のチャージポンプ動作を行うＭＯＳＦ
   ＥＴの有効段数が切り換えられることで、選択的にトリ
   ミングされるものであることを特徴とする半導体記憶装
   置。
5. 【請求項５】 請求項３又は請求項４において、 上記半導体記憶装置は、２重ウェル構造とされるもので
   あって、 上記第１及び第２のＭＯＳＦＥＴは、ＰチャンネルＭＯ
   ＳＦＥＴからなるものであることを特徴とする半導体記
   憶装置。