CN116844611A - 电压生成电路以及半导体存储装置 - Google Patents

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Abstract

实施方式提供能够抑制面积的增加以及消耗电流量的增加并且抑制输出电压的波动的大小的增大的电压生成电路以及具备该电压生成电路的半导体存储装置。实施方式的电压生成电路具备：多个电荷泵，各自与第一节点连接；以及控制电路，基于上述第一节点的电压满足条件的期间，对上述多个电荷泵中的设为有效的电荷泵的数量进行控制。

Description

电压生成电路以及半导体存储装置
相关申请
本申请享受以日本专利申请2022-47396号(申请日：2022年3月23日)为基础申请的优先权。本申请通过参考此基础申请而包括基础申请的全部内容。
技术领域
实施方式涉及电压生成电路以及半导体存储装置。
背景技术
作为包括非易失性地存储数据的存储单元的半导体存储装置，已知有NAND闪存。在半导体存储装置中，通过电压生成电路对与存储单元连接的各种布线供给电压。
发明内容
实施方式提供能够抑制面积的增加以及消耗电流量的增加并且抑制输出电压的波动的大小的增大的电压生成电路以及具备该电压生成电路的半导体存储装置。
实施方式的电压生成电路具备：多个电荷泵，各自与第一节点连接；以及控制电路，基于上述述第一节点的电压满足条件的期间，对上述述多个电荷泵中的设为有效的电荷泵的数量进行控制。
附图说明
图1是表示包括实施方式的半导体存储装置的存储系统的结构的一例的框图。
图2是用于说明实施方式的半导体存储装置的存储单元阵列的结构的一例的电路图。
图3是用于说明实施方式的半导体存储装置的存储单元阵列的结构的一例的剖视图。
图4是表示实施方式的电压生成电路以及定序器的结构的一例的电路图。
图5是用于说明实施方式的电压生成电路所包括的电荷泵的结构的一例的电路图。
图6是用于说明实施方式的第一动作例中的电压生成电路的动作的状态转变图。
图7是用于说明实施方式的第一动作例中的电压生成电路的动作的时序图。
图8是用于说明实施方式的第二动作例中的电压生成电路的动作的状态转变图。
图9是用于说明实施方式的第二动作例中的电压生成电路的动作的时序图。
图10是表示第一变形例的电压生成电路以及定序器的结构的一例的电路图。
图11是用于说明第一变形例中的电压生成电路的动作的状态转变图。
图12是用于说明第一变形例中的电压生成电路的动作的时序图。
图13是表示第二变形例的电压生成电路的结构的一例的电路图。
具体实施方式
以下，参照对实施方式进行说明。另外，在以下的说明中，对于具有相同的功能以及结构的构成要素，标注共同的参照附图标记。
1.实施方式
1.1结构
1.1.1存储系统
使用图1对存储系统的结构进行说明。图1是表示包括实施方式的半导体存储装置的存储系统的结构的一例的框图。
存储系统3例如是SDTM卡那样的存储卡、UFS(universal flash storage，通用闪存存储器)以及SSD(solid state drive：固态驱动器)。存储系统3包括半导体存储装置1及存储器控制器2。存储系统3构成为能够与未图示的外部的主机设备连接。
存储器控制器2例如由SoC(system-on-a-chip，片上系统)这样的集成电路构成。存储器控制器2基于来自主机设备的请求来控制半导体存储装置1。具体而言，例如，存储器控制器2将从主机设备请求写入的数据写入半导体存储装置1。另外，存储器控制器2从半导体存储装置1读出从主机设备请求读出的数据并发送至主机设备。
半导体存储装置1例如是NAND型闪存。半导体存储装置1非易失性地存储数据。
半导体存储装置1与存储器控制器2的通信例如依据SDR(single data rate,单倍数据倍率)接口、双倍数据速率(double data rate)接口、或ONFI(Open NAND flashinterface，开放式NAND闪存接口)。
1.1.2半导体存储装置
接着，参照图1所示的框图，对半导体存储装置1的内部结构进行说明。半导体存储装置1例如具备存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、电压生成电路14、行解码器模块15、读出放大器模块16及温度传感器17。
存储单元阵列10包括多个区块BLK0～BLKn(n为1以上的整数)。区块BLK是能够非易失性地存储数据的多个存储单元的集合。区块BLK例如被用作数据的擦除单位。另外，在存储单元阵列10中设置有多条位线及多条字线。1个存储单元例如与1条位线和1条字线建立关联。
指令寄存器11保持由半导体存储装置1从存储器控制器2接收到的指令CMD。指令CMD例如包括使定序器13执行读出动作、写入动作及擦除动作等的命令。
地址寄存器12保持由半导体存储装置1从存储器控制器2接收到的地址信息ADD。地址信息ADD例如包括页地址PA、区块地址BA以及列地址CA。例如，页地址PA、区块地址BA以及列地址CA分别被使用于字线、区块BLK及位线的选择。
定序器13控制半导体存储装置1整体的动作。例如，定序器13基于被保持于指令寄存器11的指令CMD来控制电压生成电路14、行解码器模块15及读出放大器模块16等的动作。由此，执行读出动作、写入动作及擦除动作等。
电压生成电路14基于来自定序器13的指示，生成在读出动作、写入动作及擦除动作等中使用的电压。并且，电压生成电路14例如基于被保持于地址寄存器12的页地址PA，对与所选择的字线对应的信号线施加所生成的电压。另外，电压生成电路14例如生成温度传感器17的电源电压。并且，电压生成电路14对温度传感器17施加所生成的电压。
行解码器模块15被保持于地址寄存器12的区块地址BA，选择对应的存储单元阵列10内的1个区块BLK。并且，行解码器模块15将例如施加于与所选择的字线对应的信号线的电压传输至所选择的区块BLK内的所选择的字线。
读出放大器模块16在写入动作中，将从存储器控制器2接收到的写入数据传输至存储单元阵列10。另外，读出放大器模块16在读出动作中，基于位线的电压来执行存储于存储单元的数据的判定。读出放大器模块16将该判定的结果作为读出数据DAT传输至存储器控制器2。
温度传感器17检测半导体存储装置1的温度。温度传感器17生成基于检测出的温度的温度信息。温度传感器17将所生成的温度信息发送至定序器13。温度信息例如在写入动作、读出动作及擦除动作时，被用于指示以使定序器13对在电压生成电路14中生成的电压进行校正。
1.1.3存储单元阵列的电路结构
使用图2对存储单元阵列10的电路结构的一例进行说明。图2是表示实施方式的半导体存储装置所具备的存储单元阵列的电路结构的一例的电路图。在图2中，示出存储单元阵列10所包括的多个区块BLK中的1个区块BLK。在图2所示的例子中，区块BLK包括4个串单元SU0～SU3。
各串单元SU包括分别与位线BL0～BLm(m为1以上的整数)建立关联的多个NAND串NS。各NAND串NS例如包括存储单元晶体管MT0～MT7、以及选择晶体管STD及STS。存储单元晶体管MT0～MT7分别包括控制栅极及电荷蓄积膜。存储单元晶体管MT0～MT7分别非易失性地保持数据。选择晶体管STD及STS用于各种动作时的串单元SU的选择。另外，在以下的说明中，在不区分位线BL0～BLm的情况下，将位线BL0～BLm分别简称为位线BL。另外，在不区分存储单元晶体管MT0～MT7的情况下，将存储单元晶体管MT0～MT7分别简称为存储单元晶体管MT。
在各NAND串NS中，存储单元晶体管MT0～MT7串联连接。选择晶体管STD的第一端连接于与该选择晶体管STD建立关联的位线BL。选择晶体管STD的第二端连接于被串联连接的存储单元晶体管MT0～MT7的一端。选择晶体管STS的第一端连接于被串联连接的存储单元晶体管MT0～MT7的另一端。选择晶体管STS的第二端连接于源极线SRC。
在同一区块BLK中，存储单元晶体管MT0～MT7的控制栅极分别连接于字线WL0～WL7。串单元SU0～SU3内的选择晶体管STD的栅极分别连接于选择栅极线SGD0～SGD3。与此相对，多个选择晶体管STS的栅极共同连接于选择栅极线SGS。然而，并不限定于此，多个选择晶体管STS的栅极也可以分别连接于按每个串单元SU而不同的多个选择栅极线。另外，在以下的说明中，在不区分字线WL0～WL7的情况下，将字线WL0～WL7分别简称为字线WL。
对位线BL0～BLm分别分配不同的列地址。各位线BL在多个区块BLK间由被分配了同一列地址的NAND串NS共享。字线WL0～WL7分别按每个区块BLK而设置。源极线SRC例如在多个区块BLK间共享。
在1个串单元SU内与共同的字线WL连接的多个存储单元晶体管MT的集合例如被称为单元组(cell unit)CU。例如，包括分别存储1比特数据的多个存储单元晶体管MT在内的单元组CU的存储容量被定义为“1页数据”。单元组CU能够根据存储单元晶体管MT所存储的数据的比特数，具有2页数据以上的存储容量。
此外，存储单元阵列10的电路结构并不限定于以上说明的结构。例如，各区块BLK所包括的串单元SU的个数可设计为任意的个数。各NAND串NS所包括的存储单元晶体管MT、以及选择晶体管STD及STS的个数可分别设计为任意个数。
1.1.4存储单元阵列的结构
接着，使用图3对存储单元阵列10的结构进行说明。图3是用于说明实施方式的半导体存储装置的存储单元阵列的结构的一例的剖视图。此外，在以下参照的附图中，X方向对应于位线BL的延伸方向。Y方向对应于字线WL的延伸方向。Z方向对应于相对于在半导体存储装置1的形成中使用的半导体基板的表面而言的铅垂方向。
存储单元阵列10包括导电体层21～26、绝缘体层31～34、以及多个存储柱MP。
导电体层21例如形成为沿着XY平面扩展的板状。导电体层21作为源极线SRC使用。导电体层21由导电材料构成，例如使用添加有杂质的N型半导体、或者金属材料。另外，导电体层21例如也可以是半导体与金属的层叠结构。
在导电体层21的上表面上层叠绝缘体层31。在绝缘体层31的上表面上层叠导电体层22。导电体层22例如形成为沿着XY平面扩展的板状。导电体层22作为选择栅极线SGS使用。导电体层22例如包含钨。
在导电体层22的上表面上，以绝缘体层32、导电体层23、绝缘体层32、…、绝缘体层32以及导电体层23的顺序交替地层叠8层绝缘体层32以及8层导电体层23。导电体层23例如形成为沿着XY平面扩展的板状。所层叠的多个导电体层23从半导体基板20侧起依次分别作为字线WL0～WL7使用。导电体层23例如包含钨。
在最上层的导电体层23的上表面上设置绝缘体层33。在绝缘体层33的上表面上设置导电体层24。导电体层24例如形成为沿着XY平面扩展的板状。导电体层24作为选择栅极线SGD使用。导电体层24例如包含钨。
在导电体层24的上表面上设置有绝缘体层34。在绝缘体层34的上表面上设置导电体层25。导电体层25例如形成为沿Y方向延伸的线状。导电体层25被用作位线BL。导电体层25例如包含铜。
各存储柱MP沿着Z方向延伸设置。各存储柱MP贯通绝缘体层31及33、多个绝缘体层32、导电体层22及24、以及多个导电体层23。
各个存储柱MP包括例如芯部件40、半导体膜41、隧道绝缘膜42、电荷存储膜43、阻挡绝缘膜44及半导体部45。
芯部件40沿Z方向延伸设置。芯部件40的上端例如包括于比导电体层24靠上层的位置。芯部件40的下端例如包括于比导电体层22靠下层的位置。芯部件40例如包含氧化硅。
半导体膜41以覆盖芯部件40的侧面的方式设置。半导体膜41的上端位于比芯部件40的上端靠上层的位置。半导体膜41的下端覆盖芯部件40的下端，与导电体层21接触。半导体膜41例如包括多晶硅。
隧道绝缘膜42覆盖半导体膜41的侧面。隧道绝缘膜42例如包含氧化硅。
电荷蓄积膜43覆盖隧道绝缘膜42的侧面。电荷蓄积膜43具有蓄积电荷的功能。电荷蓄积膜43例如包含氮化硅。
阻挡绝缘膜44覆盖电荷蓄积膜43的侧面。阻挡绝缘膜44例如包含氧化硅。
半导体部45以覆盖芯部件40的上端的方式设置。半导体部45的侧面覆盖位于比芯部件40的上端靠上层的位置的半导体膜41的内壁部分。半导体部45的上表面与导电体层26接触。导电体层26与导电体层25连接，存储柱MP与导电体层25电连接。
在以上说明的存储柱MP的结构中，各存储柱MP与导电体层22交叉的部分作为选择晶体管STS发挥功能。各存储柱MP与1个导电体层23交叉的部分作为1个存储单元晶体管MT发挥功能。各存储柱MP与导电体层24交叉的部分作为选择晶体管STD而发挥功能。另外，半导体膜41作为存储单元晶体管MT0～MT7、以及选择晶体管STD、以及STS的电流路径发挥功能。半导体存储装置1通过使存储单元晶体管MT0～MT7、以及选择晶体管STD以及STS成为导通状态，从而在位线BL与源极线SRC之间使电流流过存储柱MP。
1.1.5电压生成电路的结构
接着，使用图4对实施方式的半导体存储装置1的电压生成电路14的结构进行说明。图4是表示实施方式的电压生成电路及定序器的结构的一例的电路图。
电压生成电路14构成为，当被输入电压VIN时，在各种动作中，从输出端将比电压VIN高的电压VOUT从节点NOUT输出。电压VIN例如是从半导体存储装置1内部的未图示的电压源供给的电压。电压VOUT例如是在写入动作、读出动作及擦除动作等动作中对字线WL及源极线SRC等各种布线施加的电压。另外，电压VOUT例如也可以是为了生成温度信息而对半导体存储装置1内部的温度传感器17施加的电压。
电压生成电路14包括4个电荷泵CP1、CP2、CP3、以及CP4、逻辑与电路(AND电路)AND1、AND2、AND3、以及AND4、运算放大器AMP1、电阻R1以及R2以及状态控制电路STCNTL。
向电荷泵CP1的第一端输入电压VIN。向电荷泵CP1的第二端输入信号PCLK1。电荷泵CP1的第三端连接于节点NOUT。
向电荷泵CP2的第一端输入电压VIN。向电荷泵CP2的第二端输入信号PCLK2。电荷泵CP2的第三端连接于节点NOUT。
向电荷泵CP3的第一端输入电压VIN。向电荷泵CP3的第二端输入信号PCLK3。电荷泵CP3的第三端连接于节点NOUT。
向电荷泵CP4的第一端输入电压VIN。向电荷泵CP4的第二端输入信号PCLK4。电荷泵CP4的第三端连接于节点NOUT。
在以下的说明中，在不区分4个电荷泵CP1、CP2、CP3、以及CP4的情况下，将4个电荷泵CP1、CP2、CP3以及CP4分别简称为电荷泵CP。另外，在不区分信号PCLK1、PCLK2、PCLK3和PCLK4的情况下，将信号PCLK1、PCLK2、PCLK3和PCLK4中的每一个简称为信号PCLK。
在各电荷泵CP中，在输入时钟信号作为信号PCLK，且在通过定序器13未一并禁止全部电荷泵CP的升压动作的期间，执行升压动作。由定序器13一并禁止全部的电荷泵CP的升压动作的情况例如是输出电压VOUT超过比VTARG1大的规定的阈值的情况等。以下，将输入时钟信号作为信号PCLK、并通过状态控制电路STCNTL被指定为能够升压动作的电荷泵CP的电荷泵CP的状态称为有效。另外，在各电荷泵CP中，不输入时钟信号作为信号PCLK而在维持“L”电平的期间，停止升压动作。以下，将未被输入时钟信号作为信号PCLK而通过状态控制电路STCNTL被指定为不能进行升压动作的电荷泵CP的电荷泵CP的状态称为无效。即使未通过定序器13一并禁止升压动作，无效的电荷泵CP也停止升压动作。另外，对于全部的电荷泵CP进行升压动作的一并禁止的例如也可以是与定序器13不同的、未图示的电压生成电路14内的控制电路。
电阻R1的第一端与节点NOUT连接。电阻R1的第二端与节点N1连接。电阻R2的第一端与节点N1连接。电阻R2的第二端接地。即，向节点N1供给基于电阻R1及R2的电阻值之比的电压VOUT的分压作为电压VN1。
运算放大器AMP1具有非反相输入端子(+)、反相输入端子(-)以及输出端子。对运算放大器AMP1的非反相输入端子(+)施加电压VREF。运算放大器AMP1的反相输入端子(-)与节点N1连接。运算放大器AMP1基于对非反相输入端子(+)施加的电压VREF、以及对反相输入端子(-)施加的节点N1的电压VN1的比较结果，生成信号FLG1。即，运算放大器AMP1在电压VN1小于电压VREF的情况下，生成“H(High)”电平的信号FLG1。另外，运算放大器AMP1在电压VN1为电压VREF以上的情况下，生成“L(Low)”电平的信号FLG1。另外，在电压VOUT与电压VTARG1相同的情况下，电压VREF与节点N1的电压VN1相同。由此，在电压VOUT小于电压VTARG1的情况下，生成“H”电平的信号FLG1。另外，在电压VOUT为电压VTARG1以上的情况下，生成“L”电平的信号FLG1。从运算放大器AMP1的输出端子向状态控制电路STCNTL输出该生成的信号FLG1。
从运算放大器AMP1向状态控制电路STCNTL输入信号FLG1。另外，向状态控制电路STCNTL输入时钟信号CLK。状态控制电路STCNTL使用该输入的时钟信号CLK，计算从运算放大器AMP1输入的信号FLG1被维持为“L”电平的期间NLCLK、以及信号FLG1被维持为“H”电平的期间NHCLK。状态控制电路STCNTL基于期间NLCLK及NHCLK，生成分别为“H”电平或“L”电平的信号EN1、EN2、EN3及EN4。此外，在以下的说明中，在不区分信号EN1～EN4的情况下，将信号EN1～EN4分别简称为信号EN。状态控制电路STCNTL基于期间NLCLK以及NHCLK，对信号EN1～EN4中的“H”电平的信号EN的数量Nu进行控制。关于该控制，将在后面叙述。状态控制电路STCNTL向逻辑与电路AND1、AND2、AND3以及AND4分别供给信号EN1、EN2、EN3以及EN4。状态控制电路STCNTL使用信号EN来指定有效的电荷泵CP以及无效的电荷泵CP。
逻辑与电路AND1具有第一端、第二端及第三端。逻辑与电路AND1的第一端被输入信号EN1。逻辑与电路AND1的第二端被输入时钟信号CLK。逻辑与电路AND1执行信号EN1与时钟信号CLK的逻辑与运算，生成信号PCLK1。更具体而言，逻辑与电路AND1在信号EN1为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK1。另外，逻辑与电路AND1在信号EN1为“L”电平的期间，生成“L”电平的信号PCLK1。从逻辑与电路AND1的第三端向电荷泵CP1输出信号PCLK1。
逻辑与电路AND2具有第一端、第二端及第三端。逻辑与电路AND2的第一端被输入信号EN2。逻辑与电路AND2的第二端被输入时钟信号CLK。逻辑与电路AND2执行信号EN2与时钟信号CLK的逻辑与运算，生成信号PCLK2。更具体而言，逻辑与电路AND2在信号EN2为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号。另外，逻辑与电路AND2在信号EN2为“L”电平的期间，生成“L”电平的信号PCLK2。从逻辑与电路AND2的第三端向电荷泵CP2输出信号PCLK2。
逻辑与电路AND3具有第一端、第二端及第三端。逻辑与电路AND3的第一端被输入信号EN3。逻辑与电路AND3的第二端被输入时钟信号CLK。逻辑与电路AND3执行信号EN3与时钟信号CLK的逻辑与运算，生成信号PCLK3。更具体而言，逻辑与电路AND3在信号EN3为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK3。另外，逻辑与电路AND3在信号EN3为“L”电平的期间，生成“L”电平的信号PCLK3。从逻辑与电路AND3的第三端向电荷泵CP3输出信号PCLK3。
逻辑与电路AND4具有第一端、第二端及第三端。逻辑与电路AND4的第一端被输入信号EN4。逻辑与电路AND4的第二端被输入时钟信号CLK。逻辑与电路AND4执行信号EN4与时钟信号CLK的逻辑与运算，生成信号PCLK4。更具体而言，逻辑与电路AND4在信号EN4为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK4。并且，从逻辑与电路AND4的第三端向电荷泵CP4输出信号PCLK4。另外，逻辑与电路AND4在信号EN4为“L”电平的期间，生成“L”电平的信号PCLK4。从逻辑与电路AND4的第三端向电荷泵CP4输出信号PCLK4。
通过如以上那样的结构，在各信号EN为“H”电平的期间，对应的电荷泵CP在升压动作未被一并禁止的状态下成为有效。另外，在各信号EN维持为“L”电平的期间，对应的电荷泵CP在升压动作未被一并禁止的状态下成为无效。
此外，电压生成电路14根据由上述的状态控制电路STCNTL控制的信号EN1～EN4中的“H”电平即信号EN的数量Nu，在4个状态间转变。以下，将该4个状态按照对应的数量Nu从小到大的顺序称为“S1”状态、“S2”状态、“S3”状态和“S4”状态。
“S1”状态是信号EN1～EN4中的1个信号EN为“H”电平的电压生成电路14的状态。另外，信号EN1～EN4中的3个信号EN为“L”电平。由此，在升压动作未被一并禁止的状态下，电荷泵CP1～CP4中的任意的1个电荷泵CP成为有效，且剩余的3个电荷泵CP成为无效。
“S2”状态是信号EN1～EN4中的2个信号EN为“H”电平的电压生成电路14的状态。另外，信号EN1～EN4中的2个信号EN为“L”电平。由此，在升压动作未被一并禁止的状态下，电荷泵CP1～CP4中的任意2个电荷泵CP成为有效，且剩余的2个电荷泵CP成为无效。
“S3”状态是信号EN1～EN4中的3个信号EN为“H”电平的电压生成电路14的状态。另外，信号EN1～EN4中的1个信号EN为“L”电平。由此，在升压动作未被一并禁止的状态下，电荷泵CP1～CP4中的任意的3个电荷泵CP成为有效，且剩余的1个电荷泵CP成为无效。
“S4”状态是全部信号EN为“H”电平的电压生成电路14的状态。由此，在升压动作未被一并禁止的状态下，全部的电荷泵CP成为有效。
定序器13构成为通过未图示的结构来检测电压VOUT的高低。定序器13基于该检测出的电压VOUT，在升压动作未被一并禁止的状态下控制有效的电荷泵CP。更具体而言，定序器13若检测出电压VOUT小于电压VTARG1这一情况，则在规定的充电期间，将电压生成电路14的状态设为升压动作未被一并禁止的状态。然后，定序器13使有效的电荷泵CP执行升压动作。另外，定序器13在经过充电期间后，遍及直至检测出电压VOUT小于电压VTARG1这一情况为止的放电期间，使全部电荷泵CP的升压动作停止(将电压生成电路14的状态设为升压动作被一并禁止的状态)。定序器13以依次反复执行充电期间中的有效的电荷泵CP的升压动作、及放电期间中的全部电荷泵CP的停止动作的方式控制电压生成电路14。
通过这样的结构，定序器13以电压VOUT成为与电压VTARG1大致相同以上的方式控制电压生成电路14。
1.1.6电荷泵的结构
使用图5对电压生成电路14所包括的电荷泵CP的结构例进行说明。图5是用于说明实施方式的电压生成电路所包括的电荷泵的结构的一例的电路图。
各电荷泵CP例如包括晶体管T1、T2、T3及T4、电容器C1、C2及C3。另外，在以下的说明中，在不区分电容器C1、C2、及C3的情况下，将电容器C1、C2及C3分别简称为电容器C。
晶体管T1～T4中的每一个例如是N型晶体管。
晶体管T1的第一端及栅极被输入电压VIN。晶体管T1的第二端与节点N2连接。
晶体管T2的第一端及栅极与节点N2连接。晶体管T2的第二端与节点N3连接。
晶体管T3的第一端及栅极与节点N3连接。晶体管T3的第二端与节点N4连接。
晶体管T4的第一端及栅极与节点N4连接。从晶体管T4的第二端输出电压VOUT。
各电荷泵CP被输入信号PCLK’和其反相信号即信号PCLKn’。信号PCLK’以及PCLKn’例如由各电荷泵CP所包括的未图示的驱动器等而使用信号PCLK来生成。另外，在各电荷泵CP中，也可以输入信号PCLK以及作为其反相信号的PCLKn来代替信号PCLK’、以及PCLKn’。
电容器C1的第一端与节点N2连接。电容器C1的第二端被输入信号PCLKn’。
电容器C2的第一端与节点N3连接。电容器C2的第二端被输入信号PCLK’。
电容器C3的第一端与节点N4连接。电容器C3的第二端被输入信号PCLKn’。
若信号PCLK’成为“H”电平、且其反相信号即信号PCLKn’成为“L”电平时，晶体管T1及晶体管T3导通，晶体管T2及晶体管T4截止。由此，晶体管T1的第一端与节点N2连接，节点N2与节点N3的连接被解除。另外，节点N3与节点N4连接，节点N4与晶体管T4的第二端之间的连接被解除。
即，若信号PCLK’成为“H”电平、且其反相信号即信号PCLKn’成为“L”电平，则对节点N2传输由于阈值电压Vth的影响而从电压VIN下降后的电压(大致电压VIN)。对节点N4传输由于阈值电压Vth的影响而从节点N3的电压(如后所述，VC2+VD)下降后的电压(大致(VC2+VD))。VC2是被充电的电容器C2的两端的电压。VD是信号PCLK’(或信号PCLKn’)的“H”电平的电压与L”电平的电压之差。
在信号PCLKn’为“L”电平的期间，电容器C1被电压VIN充电。由此，电容器C1的两端的电压成为VC1。另外，在信号PCLKn’为“L”电平的期间，电容器C3被节点N3的电压(VC2+VD)充电。由此，电容器C3的两端的电压成为VC3。
另外，若信号PCLK’成为“H”电平，则节点N3的电压成为将电容器C1的两端的电压VC1升压了信号PCLKn’的“H”电平与L”电平之差VD后的电压(VC1+VD)。电压VC1是由于阈值电压Vth的影响而从电压VIN下降后的电压，若差VD与电压VIN相等，则节点N3的电压大致为2×VIN。
在信号PCKL’为“H”电平的期间，节点N3的电压大致维持为2×VIN。
然后，若信号PCLK’成为“L”电平、且其反相信号即信号PCLKn’成为“H”电平，则晶体管T1及晶体管T3截止，晶体管T2及晶体管T4导通。由此，晶体管T1的第一端与节点N2的连接被解除，节点N2与节点N3被连接。另外，节点N3与节点N4的连接被解除，节点N4与晶体管T4的第二端被连接。
即，若信号PCLK’成为“L”电平、且其反相信号即信号PCLKn’成为“H”电平，则节点N2的电压成为将电容器C1的两端的电压VC1升压了信号PCLKn’的“H”电平与“L”电平之差VD后的电压(VC1+VD)。节点N2的电压大致为2×VIN。
另外，若信号PCLKn’成为“H”电平，则节点N4的电压成为将电容器C3的两端的电压VC3升压了信号PCLKn’的“H”电平与L”电平之差VD后的电压(VC3+VD)。节点N4的电压大致为3×VIN。
在信号PCLKn’为“H”电平的期间，节点N2的电压大致维持为3×VIN。
另外，若信号PCLKn’成为“H”电平，则作为电压VOUT，大致传输节点N4的电压(大致3×VIN)。
若信号“PCLK’成为“L”电平，则对节点N3传输大致节点N2的电压(大致2×VIN)。
在信号PCLK’为“L”电平的期间，电容器C2被大致2×VIN的电压充电。由此，电容器C2的两端的电压成为VC2。
如上所述，若信号PCLK’成为“H电平”，则对节点N2传输电压VIN，且对节点N4传输节点N3的电压(大致2×VIN)。节点N3的电压升压VD(VIN)而大致成为2×VIN。之后，若信号PCLK成为“L电平”，则节点N2的电压升压VD(VIN)而大致成为2×VIN。节点N4的电压升压了VD(VIN)而大致成为3×VIN。对节点N3传输节点N2的电压(大致2×VIN)。并且，作为电压VOUT，输出节点N4的电压(大致3×VIN)的电压。
另外，实施方式的电荷泵CP包括3个电容器C1～C3，但实施方式的电荷泵CP所包括的电容器C的数量并不限定于此。电容器C的数量可以是2个、4个或5个以上，可以根据升压的电压的目标值等而变更。在这种情况下，例如，电容器C(2j-1)(j是自然数)的第二端被输入信号PCLKn’。另外，例如电容器C(2j)的第二端被输入信号PCLK’。另外，晶体管的数量与电容器C的数量对应地适当变更。
另外，电荷泵CP1～CP4的结构不限于使用图5说明的例子。各电荷泵CP例如也可以是由P型的晶体管构成的电荷泵。另外，各电荷泵CP也可以不是由例如被二极管连接的晶体管而是由第一端和栅极未被设为等电位的晶体管构成的、Vt消除型的电荷泵。
1.2动作
接着，对使用了实施方式的半导体存储装置1的动作进行说明。
以下，说明状态控制电路STCNTL以使充电期间中的有效的电荷泵CP的数量减少的方式进行控制的第一动作例、以及以使充电期间中的有效的电荷泵CP的数量增多的方式进行控制的第二动作例。
1.2.1第一动作例
(电压生成电路的状态转变)
使用图6对第一动作例中的电压生成电路14的状态转变进行说明。图6是用于说明第一动作例中的电压生成电路的动作的状态转变图。
在第一动作例中，状态控制电路STCNTL在信号FLG1被维持为“L”电平的期间NLCLK满足第一条件的情况下，使信号EN1～EN4中的“H”电平的信号EN的数量Nu递减。由此，状态控制电路STCNTL以使充电期间中的有效的电荷泵CP的数量减少的方式使电压生成电路14的状态转变。
更具体而言，状态控制电路STCNTL例如基于时钟信号CLK的时钟周期，计算信号FLG1被维持为“L”电平的期间NLCLK。状态控制电路STCNTL例如基于时钟信号CLK的上升(“L”电平至“H”电平的变化)以及下降(“H”电平至“L”电平的变化)来计算期间NLCLK。期间NLCLK例如为时钟信号CLK的周期的(N1/2)倍。在此，N1为自然数。状态控制电路STCNTL例如判定计算出的期间NLCLK是否为时钟信号CLK的周期的2倍以上(期间NLCLK是否满足第一条件)。状态控制电路STCNTL基于该判定的结果，在期间NLCLK为时钟信号CLK的周期的2倍以上的情况下，使信号EN1～EN4中的“H”电平的信号EN的数量Nu递减。另外，状态控制电路STCNTL基于该判定的结果，在期间NLCLK小于时钟信号CLK的周期的2倍的情况下，维持信号EN1～EN4中的“H”电平的信号EN的数量Nu。
更具体而言，状态控制电路STCNTL在具有“S4”状态的电压生成电路14中，在期间NLCLK满足第一条件的情况下，设为“H”电平的信号EN的数量Nu递减(Nu--)。由此，电压生成电路14的状态从“S4”状态转变为“S3”状态。另外，以下，在“S3”状态下，设信号EN1～EN3为“H”电平。另外，设信号EN4为“L”电平。
状态控制电路STCNTL在具有“S3”状态的电压生成电路14中，在期间NLCLK满足第一条件的情况下，使作为“H”电平的信号EN的数量Nu递减(Nu--)。由此，电压生成电路14的状态从“S3”状态转变为“S2”状态。另外，以下，在“S2”状态下，设信号EN1及EN2为“H”电平。另外，设信号EN3及EN4为“L”电平。
状态控制电路STCNTL在具有“S2”状态的电压生成电路14中，在期间NLCLK满足第一条件的情况下，使“H”电平的信号EN的数量Nu递减(Nu--)。由此，电压生成电路14的状态从“S2”状态转变为“S1”状态。另外，以下，在“S1”状态下，设信号EN1为“H”电平。另外，设信号EN2～EN4为“L”电平。
(时序图)
使用图7进一步说明第一动作例中的电压生成电路14的动作。图7是用于说明第一动作例中的电压生成电路的动作的时序图。在图7中，示出了电压VOUT、信号FLG1、EN1～EN4、时钟信号CLK、以及电压生成电路14的状态。
以下，示出电压生成电路14的状态从“S4”状态转变为“S2”状态时的动作的例子。
时刻T10的电压生成电路14的状态为“S4”状态。即，信号EN1～EN4为“H”电平。因此，在充电期间内全部的电荷泵CP成为有效。另外，电压VOUT小于电压VTARG1。因此，信号FLG1为“H”电平。
在时刻T10和T11之间，定序器13检测电压VOUT小于电压VTARG1这一情况。并且，定序器13使全部的电荷泵CP1～CP4的升压动作开始。
在时刻T11，通过全部的电荷泵CP1～CP4的升压动作，电压VOUT成为电压VTARG1以上。因此，信号FLG1从“H”电平变化为“L”电平。
在时刻T11之后，充电期间结束，并且放电期间开始。伴随于此，定序器13使全部的电荷泵CP1～CP4的升压动作停止。由此，电压VOUT开始降低。
另外，在时刻T11及T12之间，电压VOUT被维持为电压VTARG1以上的电压。时刻T12是从时刻T11经过了时钟信号CLK的周期的2倍的期间的时刻。由此，状态控制电路STCNTL判定为期间NLCLK为时钟信号CLK的周期的2倍以上。即，期间NLCLK满足第一条件。因此，状态控制电路STCNTL基于该判定的结果，使信号EN4从“H”电平变为“L”电平。另外，状态控制电路STCNTL将信号EN1～EN3维持为“H”电平。通过这些动作，状态控制电路STCNTL使电压生成电路14的状态从“S4”状态转变为“S3”状态。伴随于此，充电期间中的有效的电荷泵CP成为电荷泵CP1～CP3这3个。
在时刻T13，随着升压动作的停止，电压VOUT小于电压VTARG1。由此，信号FLG1从“L”电平变化为“H”电平。
在时刻T13及时刻T14之间，定序器13检测电压VOUT小于电压VTARG1这一情况。由此，放电期间结束。另外，定序器13使电荷泵CP1～CP3的升压动作开始。
在时刻T14，通过电荷泵CP1～CP3的升压动作，电压VOUT成为电压VTARG1以上。因此，信号FLG1从“H”电平变化为“L”电平。
在时刻T14之后，充电期间结束，并且放电期间开始。伴随于此，定序器13使电荷泵CP1～CP3的升压动作停止。由此，电压VOUT开始降低。
另外，在时刻T14及T15之间，电压VOUT被维持为电压VTARG1以上的电压。时刻T15是从时刻T14起经过了时钟信号CLK的周期的2倍的时刻。由此，在时刻T15，状态控制电路STCNTL判定为期间NLCLK为时钟信号CLK的周期的2倍以上。即，期间NLCLK满足第一条件。因此，状态控制电路STCNTL基于该判定的结果，使信号EN3从“H”电平变为“L”电平。此外，状态控制电路STCNTL将信号EN1及EN2维持在“H”电平。另外，状态控制电路STCNTL将信号EN4维持为“L”电平。通过这些动作，状态控制电路STCNTL使电压生成电路14的状态从“S3”状态转变为“S2”状态。伴随于此，充电期间中的有效的电荷泵CP成为电荷泵CP1以及CP2的2个。
在时刻T16，随着升压动作的停止，电压VOUT小于电压VTARG1。由此，信号FLG1从“L”电平变化为“H”电平。
在时刻T16与时刻T17之间，定序器13检测电压VOUT小于电压VTARG1这一情况。由此，放电期间结束。另外，定序器13使电荷泵CP1及CP2的升压动作开始。
在时刻T17，通过电荷泵CP1以及CP2的升压动作，电压VOUT成为电压VTARG1以上。因此，信号FLG1从“H”电平变化为“L”电平。
在时刻T17之后，充电期间结束，并且放电期间开始。伴随于此，定序器13使电荷泵CP1及CP2的升压动作停止。由此，电压VOUT开始降低。
在时刻T18，随着升压动作的停止，电压VOUT小于电压VTARG1。由此，信号FLG1从“L”电平变化为“H”电平。在此，在时刻T18计算出的期间NLCLK小于时钟信号CLK的周期的2倍。即，期间NLCLK不满足第一条件。因此，电压生成电路14的状态被维持为“S2”状态。因此，在时刻T18以后的时刻，定序器13继续使电荷泵CP1及CP2的升压动作开始。
如以上那样，执行电压生成电路14的动作。
1.2.2第二动作例
(状态转变图)
接着，使用图8对第二动作例中的电压生成电路14的状态转变进行说明。图8是用于说明第二动作例中的电压生成电路的动作的状态转变图。此外，第二动作例中的基于期间NLCLK的信号EN的数量Nu的控制与第一动作例中的基于期间NLCLK的信号EN的数量Nu的控制相同。因此，在图8中，省略了基于期间NLCLK的信号EN的数量Nu的控制的图示。另外，以下主要说明基于期间NHCLK的信号EN的数量Nu的控制。
在第二动作例中，状态控制电路STCNTL在信号FLG1被维持为“H”电平的期间NHCLK满足第二条件的情况下，使信号EN1～EN4中的“H”电平的信号EN的数量Nu递增。由此，状态控制电路STCNTL以使充电期间中的有效的电荷泵CP的数量增加的方式，使电压生成电路14的状态转变。
更具体而言，状态控制电路STCNTL例如基于时钟信号CLK的时钟周期，计算信号FLG1被维持为“H”电平的期间NHCLK。状态控制电路STCNTL例如基于时钟信号CLK的上升及下降来计算期间NHCLK。期间NHCLK例如是时钟信号CLK的(N2/2)周期。在此，N2为自然数。状态控制电路STCNTL例如判定计算出的期间NHCLK是否为时钟信号CLK的周期的2倍以上(期间NHCLK是否满足第二条件)。状态控制电路STCNTL基于该判定的结果，在期间NHCLK为时钟信号CLK的周期的2倍以上的情况下，使信号EN1～EN4中的“H”电平的信号EN的数量Nu递增。另外，状态控制电路STCNTL基于该判定的结果，例如在期间NHCLK小于时钟信号CLK的周期的2倍的情况下，维持信号EN1～EN4中的“H”电平的信号EN的数量Nu。
状态控制电路STCNTL在具有“S1”状态的电压生成电路14中，在期间NHCLK满足第二条件的情况下，使作为“H”电平的信号EN的数量Nu递增(Nu++)。由此，电压生成电路14的状态从“S1”状态转变为“S2”状态。
状态控制电路STCNTL在具有“S2”状态的电压生成电路14中，在期间NHCLK满足第二条件的情况下，使作为“H”电平的信号EN的数量Nu递增(Nu++)。由此，电压生成电路14的状态从“S2”状态转变为“S3”状态。
状态控制电路STCNTL在具有“S3”状态的电压生成电路14中，在期间NHCLK满足第二条件的情况下，使作为“H”电平的信号EN的数量Nu递增(Nu++)。由此，电压生成电路14的状态从“S3”状态转变为“S4”状态。
(时序图)
使用图9进一步说明第二动作例中的电压生成电路14的动作。图9是用于说明第二动作例中的电压生成电路的动作的时序图。在图9中，示出了电压VOUT、信号FLG1、EN1～EN4、时钟信号CLK、以及电压生成电路14的状态。
以下，示出了电压生成电路14的状态从“S1”状态转变为“S2”状态时的动作的例子。
另外，在第二动作例中，定序器13至少将第一期间以上的期间设为放电期间。例如，定序器13在从充电期间的结束时刻起经过第一期间之前，在电压VOUT小于电压VTARG1的情况下，定序器13将第一期间设定为放电期间。在该情况下，在从充电期间的结束时刻起经过了第一期间的时刻，下一个充电期间开始。
时刻T20的电压生成电路14的状态为“S1”状态。即，信号EN1为“H”电平。另外，信号EN2～EN4为“L”电平。
在时刻T20，电压VOUT小于电压VTARG1。由此，定序器13使充电期间中的有效的电荷泵CP1的升压动作开始。然后，在充电期间结束的同时，放电期间开始。充电期间的结束时刻的电压VOUT小于电压VTARG1。然后，定序器13使电荷泵CP1的升压动作停止。由此，电压VOUT开始降低。在经过了第一期间的时刻，电压VOUT降低至例如与电荷泵CP1的充电期间的开始时刻的电压VOUT相同的电压。因此，反复进行充电期间中的有效的电荷泵CP1的升压动作、以及第一期间中的全部的电荷泵CP1～CP4的升压动作的停止，直到电压生成电路14的状态转变为止。
在从时刻T20到时刻T21的期间，电压VOUT被维持为小于电压VTARG1。时刻T21是从时刻T20起经过了时钟信号CLK的周期的2倍以上的期间的时刻。由此，在时刻T21，状态控制电路STCNTL判定为期间NHCLK为时钟信号CLK的2周期以上。即，期间NHCLK满足第二条件。因此，状态控制电路STCNTL基于该判定的结果，使信号EN2从“L”电平变为“H”电平。另外，状态控制电路STCNTL将信号EN1维持为“H”电平。另外，状态控制电路STCNTL将信号EN3以及EN4维持为“L”电平。由此，状态控制电路STCNTL使电压生成电路14的状态从“S1”状态转变为“S2”状态。伴随于此，充电期间中的有效的电荷泵CP成为电荷泵CP1以及CP2这2个。
在时刻T21和T22之间，定序器13检测电压VOUT小于电压VTARG1这一情况。然后，通过定序器13的控制，电荷泵CP1及CP2的升压动作开始。
在时刻T22，通过电荷泵CP1以及CP2的升压动作，电压VOUT成为电压VTARG1以上。因此，信号FLG1从“H”电平变化为“L”电平。
在时刻T22之后，充电期间结束，并且放电期间开始。伴随于此，定序器13使电荷泵CP1及CP2的升压动作停止。由此，电压VOUT开始降低。
在时刻T23，随着升压动作的停止，电压VOUT小于电压VTARG1。由此，信号FLG1从“L”电平变化为“H”电平。
在时刻T23和T24之间，放电期间结束。然后，定序器13检测电压VOUT小于电压VTARG1这一情况。由此，定序器13使电荷泵CP1及CP2的升压动作开始。
在时刻T24，通过电荷泵CP1以及CP2的升压动作，电压VOUT成为电压VTARG1以上。因此，信号FLG1从“H”电平变化为“L”电平。在此，在时刻T24计算出的期间NHCLK小于时钟信号CLK的2个周期。即，期间NHCLK不满足第二条件。因此，状态控制电路STCNTL将电压生成电路14的状态维持为“S2”状态。
在时刻T24和T25之间，充电期间结束，并且放电期间开始。由此，电压VOUT开始降低。
在时刻T25，随着升压动作的停止，电压VOUT变得小于电压VTARG1。由此，信号FLG1从“L”电平变化为“H”电平。
在时刻T25和T26之间，放电期间结束。然后，定序器13检测电压VOUT小于电压VTARG1这一情况。由此，定序器13使充电期间中的有效的电荷泵CP1及CP2的升压动作开始。
在时刻T26，通过电荷泵CP1以及CP2的升压动作，电压VOUT成为电压VTARG1以上。因此，信号FLG1从“H”电平变为“L”电平。在此，在时刻T26计算出的期间NHCLK小于时钟信号CLK的2个周期。即，期间NHCLK不满足第二条件。因此，状态控制电路STCNTL将电压生成电路14的状态维持为“S2”状态。
如以上那样，执行电压生成电路14的动作。
1.3效果
根据实施方式，能够抑制电压生成电路的面积的增加以及消耗电流量的增加，并且抑制电压生成电路的输出电压的波动的大小的增大。以下对实施方式的效果进行说明。此外，输出电压的波动是由充电期间中的输出电压的上升和放电期间中的输出电压的降低而产生的输出电压的变动。在以下的说明中，将输出电压的波动称为脉动(ripple)。
电压生成电路14包括分别具有与输入端以及节点NOUT连接的输出端的电荷泵CP1～CP4、以及构成为能够控制电荷泵CP1～CP4的状态控制电路STCNTL。状态控制电路STCNTL在输出电压VOUT的动作中，计算基于电压VOUT的信号FLG1为“L”电平的期间NLCLK。状态控制电路STCNTL使用该计算出的期间NLCLK以及NHCLK，控制充电期间中的有效的电荷泵CP的数量。通过这样的结构，能够抑制电压生成电路14的面积的增加以及消耗电流量的增加，并且抑制电压生成电路14的输出电压的脉动的大小的增大。
如果进行补充，则例如为了抑制在半导体存储装置中发生动作不良以及误动作，优选降低电压生成电路的输出电压的脉动的大小。在输出电压的脉动的大小增大的情况下，例如在半导体存储装置的写入动作、读出动作及擦除动作等各种动作中，所选择的字线的电压变得不稳定，由此有可能发生动作不良及误动作。另外，例如在输出电压的脉动的大小增大的情况下，半导体存储装置的温度传感器的电源电压变得不稳定，由此，有可能温度传感器生成的温度信息变得不准确。由此，在执行基于温度信息的输出电压的校正时，定序器有可能进行错误的指示。
为了抑制输出电压的脉动的大小的增大，有时采用如下结构：基于输出电压的高低来控制充电期间中的有效的电荷泵的数量。然而，在该情况下，在电压生成电路中，分压电路、运算放大器等用于判定包含输出电压的电压范围的结构有可能增大。更具体而言，电压生成电路使用多个运算放大器将例如与由分压电路生成的输出电压成比例的多个电压分别与对应的基准电压进行比较。状态控制电路基于该比较结果，判定包含输出电压的电压范围。然后，状态控制电路基于该判定结果来控制电压生成电路的状态。然而，在该情况下，根据电荷泵的数量以及电压生成电路的状态的数量的增加，用于对包含输出电压的电压范围进行判定的结构有可能增大。因此，有时难以抑制电压生成电路的面积的增加以及消耗电流的增加。
根据实施方式，电压生成电路14所包括的状态控制电路STCNTL基于基于电压VOUT的信号FLG1为“L”电平的期间NLCLK以及NHCLK，使执行升压动作的电荷泵CP的数量变化。由此，即使不使分压电路中包括的结构以及运算放大器的数量增加，也能够控制电压生成电路14的多个“S1”状态～“S4”状态。因此，能够抑制电压生成电路的面积的增加以及消耗电流量的增加。
另外，根据实施方式，能够抑制电压VOUT的脉动的大小的增大。更具体而言，如第一动作例所示，状态控制电路STCNTL在期间NLCLK为时钟信号CLK的周期的2倍以上的情况下，针对被施加电压VOUT的负载的负载电流量，判定为充电期间中的有效的电荷泵CP的数量多。在此，负载例如是与所选择的字线WL对应的信号线或温度传感器17。并且，在判定为充电期间中的有效的电荷泵CP的数量多的情况下，状态控制电路STCNTL减少充电期间中的有效的电荷泵CP的数量。由此，降低充电期间中的电压VOUT的上升量。在第一动作例中，状态控制电路STCNTL，知道期间NLCLK小于时钟信号CLK的周期的2倍为止。这样，通过降低充电期间中的电压VOUT的上升量，能够抑制电压VOUT的脉动的大小的增大。通过这样的结构，实施方式的电压生成电路14通过使用基于电压VOUT的期间NLCLK来调整与负载电流量相应地执行升压动作的电荷泵CP的数量，从而能够抑制脉动的大小的增大。另外，如果是具备这样的电压生成电路14的半导体存储装置1，则能够抑制可靠性的降低。
另外，如第二动作例所示，状态控制电路STCNTL通过增加该电荷泵CP的数量，能够将电压VOUT控制为与电压VTARG1大致相同以上的电压。更具体而言，状态控制电路STCNTL在期间NHCLK为时钟信号CLK的周期的2倍以上的情况下，针对被施加电压VOUT的负载的负载电流量，判定为充电期间中的有效的电荷泵CP的数量少。并且，在判定为充电期间中的有效的电荷泵CP的数量少的情况下，状态控制电路STCNTL增加充电期间中的有效的电荷泵CP的数量。由此，增加充电期间中的电压VOUT的上升量。状态控制电路STCNTL增加充电期间中的有效的电荷泵CP的数量，直至期间NHCLK小于时钟信号CLK的周期的2倍为止。这样，通过增加充电期间中的电压VOUT的上升量，能够使电压VOUT成为与电压VTARG1大致相同以上的电压。
2变形例
另外，上述的实施方式能够进行各种变形。
以下，对变形例的半导体存储装置进行说明。以下，关于变形例的半导体存储装置的结构，以与实施方式的半导体存储装置的不同点为中心进行说明。通过变形例的半导体存储装置，也能够起到与实施方式相同的效果。
2.1第一变形例
在上述实施方式中，示出了状态控制电路STCNTL使用信号FLG1来控制电压生成电路14的状态的情况，但不限于此。除了基于电压VN1的信号FLG1之外，状态控制电路STCNTL还可以基于与电压VN1不同的电压来控制电压生成电路14的状态。
以下，对第一变形例的半导体存储装置进行说明。以下，关于第一变形例的半导体存储装置的结构及动作，主要对与实施方式的半导体存储装置的结构及动作的不同点进行说明。
2.1.1电压生成电路的结构
使用图10对第一变形例的半导体存储装置1的电压生成电路14以及定序器13的结构进行说明。图10是表示第一变形例的电压生成电路及定序器的结构的一例的电路图。
除了实施方式的电压生成电路14的结构以外，电压生成电路14还包括电阻R3以及运算放大器AMP2。
电阻R3的第一端与节点NOUT连接。电阻R3的第二端与节点N5连接。
电阻R1的第一端与节点N5连接。
通过以上那样的结构，电阻R3将电阻R1的第一端与节点NOUT之间串联连接。另外，对节点N1及N5分别供给基于电阻R1、R2及R3的电阻值的电压VOUT的分压作为电压VN1及VN5。
运算放大器AMP2具有非反相输入端子(+)、反相输入端子(-)以及输出端子。运算放大器AMP2的非反相输入端子(+)被施加电压VREF。运算放大器AMP2的反相输入端子(-)与节点N5连接。运算放大器AMP2基于对非反相输入端子(+)施加的电压VREF、以及对反相输入端子(-)施加的节点N5的电压VN5的比较结果，生成信号FLG2。在第一变形例中，电压VREF与在电压VOUT与电压VTARG2相同的情况下的电压VN5相同。另外，电压VTARG2是小于电压VTARG1的电压。电阻R1～R3各自的电阻值被设定为，在电压VOUT与电压VTARG1相同的情况下的电压VN1与在电压VOUT与电压VTARG2相同的情况下的电压VN5相同。由此，运算放大器AMP2在电压VN5小于电压VREF的情况下，生成“H”电平的信号FLG2。换言之，在电压VOUT小于电压VTARG2的情况下，生成“H”电平的信号FLG2。另外，运算放大器AMP2在电压VN5为电压VREF以上的情况下，生成“L”电平的信号FLG2。换言之，在电压VOUT为电压VTARG2以上的情况下，生成“L”电平的信号FLG2。从运算放大器AMP2的输出端子向状态控制电路STCNTL输出该生成的信号FLG2。此外，在第一变形例中，示出了对运算放大器AMP2的非反相输入端子(+)施加电压VREF的情况，但也可以对运算放大器AMP2的非反相输入端子(+)输入与电压VREF不同的电压。对运算放大器AMP2的非反相输入端子(+)施加的电压例如与在电压VOUT与电压VTARG3相同的情况下的电压VN5相同。在此，电压VTARG3是与电压VTARG2不同的电压。
状态控制电路STCNTL，除了被输入信号FLG1之外，还被从运算放大器AMP2输入信号FLG2。状态控制电路STCNTL基于信号FLG1及FLG2对信号EN1～EN4中的“H”电平的信号EN的数量Nu进行控制。
2.1.2动作
接着，对使用了第一变形例的半导体存储装置1的动作进行说明。
以下，对在输出电压VOUT的动作中负载电流变大时、状态控制电路STCNTL以使充电期间中的有效的电荷泵CP的数量增加的方式进行控制的例子进行说明。
(状态转变图)
使用图11对第一变形例的动作例中的电压生成电路14的状态转变进行说明。图11是用于说明第一变形例中的电压生成电路的动作的状态转变图。以下，主要对与实施方式的不同点进行说明。另外，在图11中，省略了期间NLCLK满足第一条件的情况下的电压生成电路14的状态转变以及期间NHCLK满足第二条件的情况下的电压生成电路14的状态转变的图示。
在第一变形例的动作例中，在具有“S1”状态～“S3”状态的各个状态的电压生成电路14中，在信号FLG2满足第三条件的情况下，状态控制电路STCNTL使全部的信号EN成为“H”电平。即，将“H”电平的信号EN的数量Nu设为4(Nu＝4)。由此，状态控制电路STCNTL以在充电期间执行全部的电荷泵CP的升压动作(在充电期间全部的电荷泵CP成为有效)的方式使电压生成电路14的状态转变。
更具体而言，状态控制电路STCNTL判定信号FLG2是否为“H”电平(信号FLG2是否满足第三条件)。状态控制电路STCNTL基于该判定结果，在判定为信号FLG2为“H”电平的情况下，使全部的信号EN为“H”电平。
另外，信号FLG2为“L”电平的期间的定序器13及电压生成电路14的动作与实施方式的定序器13及电压生成电路14的动作相同。
(时序图)
使用图12进一步说明第一变形例的动作例中的电压生成电路14的动作。图12是用于说明第一变形例中的电压生成电路的动作的时序图。在图12中，示出了电压VOUT、信号FLG1、FLG2、EN1～EN4、时钟信号CLK以及电压生成电路14的状态。
以下，示出在电压生成电路14输出电压时，例如负载电流增大，从而电压VOUT降低的情况下的电压生成电路14的动作的例子。
以下，主要对与实施方式的动作不同的动作进行说明。
时刻T30的电压生成电路14的状态为“S2”状态。即，信号EN1及EN2为“H”电平。另外，信号EN3及EN4为“L”电平。
在时刻T30和T31之间，由状态控制电路STCNTL计算出的NLCLK和NHCLK分别小于时钟信号CLK的周期的2倍。由此，与实施方式中的动作相同地，反复进行具有“S2”状态的电压生成电路14的充电期间的升压动作以及放电期间的停止动作。
在时刻T31，连接电压生成电路14的负载的负载电流增大。由此，电压VOUT开始大幅降低。
在时刻T32，由于负载电流的增大，电压VOUT变得低于电压VTARG2。由此，信号FLG2从“L”电平变化为“H”电平。因此，状态控制电路STCNTL判定为信号FLG2满足第三条件。因此，状态控制电路STCNTL基于该判定的结果，使全部的信号EN成为“H”电平。由此，状态控制电路STCNTL使电压生成电路14的状态从“S2”状态转变为“S4”状态。伴随于此，全部的电荷泵CP1～CP4成为充电期间中的有效的电荷泵CP。
在时刻T32以后的期间，由状态控制电路STCNTL计算出的NLCLK以及NHCLK分别小于时钟信号CLK的周期的2倍。由此，与实施方式中的动作相同地，反复进行具有“S4”状态的电压生成电路14的充电期间中的升压动作以及放电期间中的升压动作的停止。
如以上那样，执行电压生成电路14的动作。
通过第一变形例的电压生成电路14也起到与实施方式的电压生成电路相同的效果。
另外，根据第一变形例的电压生成电路14，例如通过负载电流量的增加，电压VOUT大幅降低，从而在电压VOUT低于电压VTARG2的情况下，能够抑制电压VOUT小于电压VTARG1的期间的增加。即，在电压VOUT低于电压VTARG2的情况下，将全部的电荷泵CP设为充电期间中的有效的电荷泵CP，从而能够促进电压VOUT的上升。
2.2第二变形例
在上述的实施方式以及第一变形例中，示出了通过定序器13控制充电期间中的有效的电荷泵CP的升压动作的例子，但不限于此。电荷泵CP的升压动作也可以通过电压生成电路14内的结构来控制。
以下，对第二变形例的半导体存储装置进行说明。以下，关于第二变形例的半导体存储装置的结构，主要对与实施方式的半导体存储装置的结构的不同点进行说明。另外，第二变形例的动作与实施方式的动作实质上相同，因此省略其说明。
使用图13对第二变形例的半导体存储装置1的电压生成电路14的结构进行说明。图13是表示第二变形例的电压生成电路的结构的一例的电路图。
电压生成电路14例如包括泵控制电路CPCNTL1、CPCNTL2、CPCNTL3以及CPCNTL4来代替逻辑与电路AND1、AND2、AND3以及AND4。另外，在以下的说明中，在不区分泵控制电路CPCNTL1～CPCNTL4的情况下，将泵控制电路CPCNTL1～CPCNTL4分别简称为泵控制电路CPCNTL。
在第二变形例中，遍及对各电荷泵CP输入时钟信号作为信号PCLK的期间，执行被输入该信号的电荷泵CP的升压动作。
从运算放大器AMP1对泵控制电路CPCNTL1输入信号FLG1。另外，泵控制电路CPCNTL1被输入时钟信号CLK。另外，对泵控制电路CPCNTL1输入信号EN1。泵控制电路CPCNTL1基于信号FLG1及EN1以及时钟信号CLK生成信号PCLK1。并且，所生成的信号被输出至电荷泵CP1。
更具体而言，泵控制电路CPCNTL1若检测到信号FLG1为“H”电平这一情况，则遍及充电期间地、在信号EN1为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK1。由此，电荷泵CP1为有效的电荷泵CP。
从运算放大器AMP1对泵控制电路CPCNTL2输入信号FLG1。另外，泵控制电路CPCNTL1被输入时钟信号CLK。另外，泵控制电路CPCNTL1被输入信号EN2。泵控制电路CPCNTL1基于信号FLG1及EN2以及时钟信号CLK，生成信号PCLK2。并且，所生成的信号被输出至电荷泵CP2。
更具体而言，泵控制电路CPCNTL2若检测到信号FLG1为“H”电平这一情况，则遍及充电期间地、在信号EN2为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK2。由此，电荷泵CP2被设为有效的电荷泵CP。遍及充电期间地、在信号EN2为“L”电平的情况下，泵控制电路CPCNTL2生成“L”电平的信号PCLK2。由此，电荷泵CP2被设为无效的电荷泵CP。
从运算放大器AMP1对泵控制电路CPCNTL3输入信号FLG1。另外，泵控制电路CPCNTL1被输入时钟信号CLK。另外，泵控制电路CPCNTL1被输入信号EN3。泵控制电路CPCNTL3基于信号FLG1及EN3以及时钟信号CLK生成信号PCLK3。并且，所生成的信号PCLK3被输出至电荷泵CP3。
更具体而言，泵控制电路CPCNTL3若检测到信号FLG1为“H”电平这一情况，则遍及充电期间地、在信号EN3为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK3。由此，电荷泵CP3被设为有效的电荷泵CP。遍及充电期间地、在信号EN3为“L”电平的情况下，泵控制电路CPCNTL3生成“L”电平的信号PCLK3。由此，电荷泵CP3被设为无效的电荷泵CP。
从运算放大器AMP1对泵控制电路CPCNTL4输入信号FLG1。另外，泵控制电路CPCNTL4被输入时钟信号CLK。另外，泵控制电路CPCNTL4被输入信号EN4。泵控制电路CPCNTL4基于信号FLG1及EN4以及时钟信号CLK生成信号PCLK4。并且，所生成的信号被输出至电荷泵CP4。
更具体而言，泵控制电路CPCNTL4若检测到信号FLG1为“H”电平这一情况，则遍及充电期间地、在信号EN4为“H”电平的期间，生成具有与时钟信号CLK相同频率的信号PCLK4。由此，电荷泵CP4被设为有效的电荷泵CP。遍及充电期间地、在信号EN4为“L”电平的情况下，泵控制电路CPCNTL4生成“L”电平的信号PCLK4。由此，电荷泵CP4被设为无效的电荷泵CP。
如上所述，在第二变形例中，电荷泵CP的升压动作由电压生成电路14内的泵控制电路CPCNTL控制。
此外，在第二变形例中，示出了各电荷泵CP的升压动作通过与该电荷泵CP对应的泵控制电路CPCNTL来控制的情况，但不限于此。各电荷泵CP的升压动作也可以通过例如与该电荷泵CP对应的逻辑与电路代替泵控制电路CPCNTL来控制。
更具体而言，从运算放大器AMP1对与各电荷泵CP对应的逻辑与电路输入信号FLG1。另外，该逻辑与电路被输入时钟信号CLK。另外，该逻辑与电路被输入信号EN。该逻辑与电路AND基于信号FLG1及EN以及时钟信号CLK生成信号PCLK。并且，所生成的信号被输出至该电荷泵CP。
通过第二变形例的电压生成电路14也起到与实施方式的电压生成电路相同的效果。
3其他
另外，上述说明的实施方式是作为例子而提出的，并不意图限定发明的范围。上述实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包括在发明的范围或主旨内，并且包括在权利要求书所记载的发明及其等同的范围内。
[附图标记说明]
1…半导体存储装置、2…存储器控制器、3…存储系统、10…存储单元阵列、11…指令寄存器、12…地址寄存器、13…定序器、14…电压生成电路、15…行解码器模块、16…读出放大器模块、17…温度传感器、21、22、23、24、25、26…导电体层、31、32、33、34…绝缘体层、40…芯部件、41…半导体膜、42…隧道绝缘膜、43…电荷蓄积膜、44…阻挡绝缘膜、45…半导体部、WL…字线、MT…存储单元晶体管、STD、STS…选择晶体管、NS…NAND串、CU…单元组、SU…串单元、CP1～CP4…电荷泵、AND1～AND4…逻辑与电路、AMP1、AMP2…运算放大器、STCNTL…状态控制电路、CPCNTL1～CPCNTL4…泵控制电路、R1～R3…电阻、T1～T4…晶体管、C1～C3…电容器。

Claims (15)

1.一种电压生成电路，具备：
多个电荷泵，分别与第一节点连接；以及
控制电路，基于所述第一节点的电压满足条件的期间，对所述多个电荷泵中的设为有效的电荷泵的数量进行控制。
2.根据权利要求1所述的电压生成电路，
所述控制电路构成为，在将所述多个电荷泵中的至少2个电荷泵设为有效的状态下，基于所述第一节点的电压被维持为第一电压以上的第一期间，减少所述多个电荷泵中的设为有效的电荷泵的数量。
3.根据权利要求2所述的电压生成电路，
所述控制电路构成为，在将所述多个电荷泵中的至少1个电荷泵设为为非有效的状态下，基于所述第一节点的电压被维持为小于所述第一电压的第二期间，增加所述多个电荷泵中的设为非有效的电荷泵的数量。
4.根据权利要求3所述的电压生成电路，
所述第一期间以及所述第二期间是基于时钟信号的期间。
5.根据权利要求3所述的电压生成电路，
所述控制电路构成为，在所述第一节点的电压小于比所述第一电压小的第二电压的情况下，使所述多个电荷泵都成为设为有效的电荷泵。
6.根据权利要求5所述的电压生成电路，
所述电压生成电路还具备：
第一电阻，具有与所述第一节点连接的第一端、以及与第二节点连接的第二端；
第二电阻，具有与所述第二节点连接的第一端；以及
第一运算放大器，具有与所述第二节点连接的第一端、以及被施加第三电压的第二端，所述第一运算放大器将所述第二节点的电压与所述第三电压之间的第一比较结果输出至所述控制电路，
所述第一期间以及所述第二期间是基于所述第一比较结果的期间。
7.根据权利要求6所述的电压生成电路，
所述第三电压是在所述第一节点的电压与所述第一电压相同的情况下的所述第二节点的电压。
8.根据权利要求6所述的电压生成电路，
所述电压生成电路还具备：
第三电阻，将所述第一节点与所述第一电阻串联连接，具有与所述第一节点连接的第一端、以及与所述第一电阻的第一端一起与第三节点连接的第二端；以及
第二运算放大器，具有与所述第三节点连接的第一端、以及被施加第四电压的第二端，所述第二运算放大器将所述第三节点的电压与所述第四电压之间的第二比较结果输出至所述控制电路，
所述电压生成电路基于所述第二比较结果来判定所述第一节点的电压是否小于所述第二电压。
9.根据权利要求8所述的电压生成电路，
所述第四电压是所述第三节点的电压与所述第二电压相同的情况下的所述第三节点的电压。
10.根据权利要求9所述的电压生成电路，
所述第三电压与所述第四电压相同。
11.根据权利要求1所述的电压生成电路，
所述控制电路在所述第一节点的电压小于第一电压的情况下，使利用了所述多个电荷泵中的设为有效的电荷泵的电压的生成开始。
12.根据权利要求11所述的电压生成电路，
所述控制电路构成为，
遍及第三期间地执行利用了所述多个电荷泵中的设为有效的电荷泵的电压的生成，
在所述第三期间结束的同时，遍及第四期间地使利用了所述多个电荷泵中的设为有效的电荷泵的电压的生成停止。
13.一种半导体存储装置，具备：
权利要求1所述的电压生成电路；以及
存储单元，
所述半导体存储装置构成为将所述第一节点的电压供给至所述存储单元。
14.根据权利要求13所述的半导体存储装置，
还具备控制电路，
所述控制电路在所述第一节点的电压小于第一电压的情况下，使所述多个电荷泵中的设为有效的电荷泵的升压动作开始。
15.根据权利要求14所述的半导体存储装置，
所述控制电路构成为，
遍及第一期间地执行利用了所述多个电荷泵中的设为有效的电荷泵的电压的生成，
在所述第一期间结束的同时，遍及第二期间地使利用了所述多个电荷泵中的设为有效的电荷泵的电压的生成停止。
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