JP2009272372A - 動作モード出力回路と動作モード出力回路を有する半導体集積回路 - Google Patents

Abstract

【課題】３つ以上の動作モードから動作モードを選択し、再度、選択した動作モードの変更をする機能を備える動作モード出力回路を有する半導体集積回路を提供する。
【解決手段】動作モード出力回路３は、ヒューズ素子、及びヒューズ素子の未切断状態又は切断状態に応じて信号を出力する検出回路を有する選択回路１３と、選択回路１３の出力信号の組合せに対応する選択対象の動作モードが予め割当てられ、当該割当ては選択される頻度の高い動作モードに対して複数の出力信号の組合せを割当てが行われるデコーダを有し、選択回路１３の出力信号を入力として動作モードを選択する信号を出力する動作モードデコーダ回路３６とを備える。これにより、一度ヒューズ素子を切断により動作モードを選択した後に、別のヒューズ素子を切断して動作モードデコーダ回路３６の割当てに従い、再度、動作モードを選択が可能である。
【選択図】図７

Description

本発明は、主にヒューズ素子により動作モードを設定する半導体集積回路に関する。

従来、半導体集積回路が複数の動作モード又は構成を備える場合、動作モードの選択は、ボンディングによる設定、又はヒューズ素子による設定が行われている。
ボンディングによる設定は、ボンディングパッドに電源電圧又は接地電圧を印加して行われるのでボンディングパッドが必要になる。ヒューズ素子による動作モードの設定は、ヒューズ素子の切断により行われるため、一旦設定の変更を行うと再設定を行えないことが多い。また、再設定が行えるものがあるが、最初の設定で、初期動作モードからヒューズ素子の切断により設定される動作モードへの設定と、次の設定で、初期動作モードへの復帰する動作モードへの変更という２つの動作モードの変更が行えるのみである（例えば、特許文献１参照）。

特開２００５−２５２０６０号公報

しかしながら、製造プロセスの向上により微細化が進み、チップ面積が縮小していることを鑑みると、動作選択のためのボンディングパッドを増やすことは望ましくないという問題がある。
例えば、４つの動作の選択をボンディングによる設定で行う場合、２つのパッドで行うことができるが、１７の動作の選択を行う場合、５つのパッドが必要となる。このとき、パッド・ピッチを１００ｕｍとし、パッド中央から半径５０ｕｍをパターン配置禁止領域とする設計ルールで実装すると、０．０５ｍｍ^２の面積を占有してしまう。

一方、ヒューズ素子による設定は、２つの動作モードを選択する程度で、複数の動作モードから動作モードを選択することはあまり行われていなかった。

本発明は、上記問題を解決すべくなされたもので、その目的は、３つ以上の動作モードから動作モードを選択し、更に、選択した動作モードの変更をする機能を備える動作モード出力回路と動作モード出力回路を有する半導体集積回路を提供することにある。

上記問題を解決するために、本発明は、ヒューズ素子、及び前記ヒューズ素子に接続され前記ヒューズ素子の未切断状態及び切断状態を検出し、検出した状態に応じた信号を出力する第１の検出回路を有する複数の選択回路と、前記複数の選択回路のそれぞれの出力信号に基づいて少なくとも３つ以上の異なる半導体集積回路の動作モード信号を選択的に出力する動作モードデコーダ回路とを備えることを特徴とする動作モード出力回路である。

また、本発明は、上記に記載の発明において、複数のヒューズ素子と、前記複数のヒューズ素子ごとに備えられ前記ヒューズ素子の未切断状態及び切断状態に応じて信号を出力する第２の検出回路と、前記第２の検出回路に接続され、入力される選択信号に応じて、前記第２の検出回路から入力される信号を出力するトランスファーゲートと、を有する複数の動作モードセット部と、前記複数の選択回路のそれぞれに接続され、前記複数の選択回路の出力信号に基づく、前記選択信号を前記動作モードセット部の前記トランスファーゲートに入力する動作モードセット選択回路と、を備え、前記動作モードデコーダ回路は、前記複数の動作モードセット部に接続され、前記動作モードセット選択回路の出力信号により選択的に出力された前記動作モードセット部の出力信号をデコードして、少なくとも３つ以上の異なる半導体集積回路の動作モード信号を選択的に出力することを特徴とする。

また、本発明は、上記に記載の発明において、前記動作モードデコーダ回路は、複数のデコーダ回路から構成されており、前記複数のデコーダ回路のいずれか１つのデコーダ回路と、複数のヒューズ素子と、前記複数のヒューズ素子のそれぞれに接続され前記ヒューズ素子の未切断状態及び切断状態を検出して検出した状態に応じた信号を前記デコーダ回路に出力する複数の第２の検出回路と、前記デコーダ回路に接続され、入力される選択信号に応じて、前記デコーダ回路から入力される信号を出力するクロックドインバータと、
を有する複数の動作モードセット部と、前記複数の選択回路に接続され、前記複数の選択回路それぞれから入力される信号をデコードして、デコード結果を前記複数の動作モードセット部のそれぞれの前記クロックドインバータに前記選択信号として出力する動作モードセット選択回路と、を備えることを特徴とする。

また、本発明は、上記に記載の発明において、前記動作モードデコーダ回路は、前記動作モードに複数の前記選択回路の出力信号の組合せを割当てて構成されることを特徴とする。

また、本発明は、上記に記載の発明において、前記動作モードデコーダ回路は、特定の前記選択回路の出力信号の値により、予め定めた前記動作モードのみが選択される信号を出力することを特徴とする。

また、本発明は、上記に記載の発明において、前記第２の検出回路は、入力端が、状態を読み出す対象の前記ヒューズ素子の電源電圧を印加されている一端と異なる一端に接続され、出力端から当該ヒューズ素子の状態を出力する第１のインバータと、ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが前記インバータの出力端に接続される第１のＮＭＯＳトランジスタと、ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが初期化の信号が入力される初期化信号端子に接続される第２のＮＭＯＳトランジスタと、を備えることを特徴とする。

また、本発明は、上記に記載の発明において、前記第１の検出回路は、入力端が、状態を読み出す対象の前記ヒューズ素子の電源電圧を印加されている一端と異なる一端に接続され、出力端から当該ヒューズ素子の状態を出力する第２のインバータと、ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが前記インバータの出力端に接続される第３のＮＭＯＳトランジスタと、ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが初期化の信号が入力される初期化信号端子に接続される第４のＮＭＯＳトランジスタと、を備えることを特徴とする。

また、上記問題を解決するために、本発明は、ヒューズ素子、及び前記ヒューズ素子に接続され前記ヒューズ素子の未切断状態及び切断状態を検出して検出した状態に応じた信号を出力する第１の検出回路を有する少なくとも２つ以上の選択回路と、前記複数の選択回路のそれぞれの出力信号に基づいて少なくとも３つ以上の半導体回路の動作モード信号を選択的に出力する動作モードデコーダ回路とを備える動作モード出力回路を具備することを特徴とする半導体集積回路である。

この発明によれば、動作モード出力回路は、ヒューズ素子を有する複数の選択回路と、少なくとも３つ以上の異なる動作モード信号を選択的に出力する動作モードデコーダ回路とを備える構成とした。これにより、動作モード出力回路が備える選択回路の個数に対して２のべき乗通りの選択が行え、いずれかの選択回路が有するヒューズ素子を切断状態にして動作モードを選択した後においても、未切断状態のヒューズ素子の数に対して２のべき乗通りの選択を行うことができる。つまり、異なる選択回路が有するヒューズ素子を切断状態にすることにより、異なる動作モードの設定を再び行うことが可能となる。更に、異なる選択回路が有するヒューズ素子を切断することにより、少なくとも３つ以上の異なる動作モードを設定することが可能となる。

また、この発明によれば、動作モード出力回路は、更に、複数の動作モードセット部と、選択回路の出力に応じて複数の動作モードセット部を選択する動作モードセット選択回路を備え、動作モードデコーダ回路は、動作モードセット部の出力する信号をデコードし、選択信号を出力する構成とした。動作モードの変更を行う際、動作モードの選択に用いる動作モードセット部を変更することで、動作モード出力回路が備える動作モードセット部の個数に相当する回数の動作モードの変更、及び選択回路のヒューズ素子の未切断状態及び切断状態に依存しない動作モードの選択を行うことが可能となる。つまり、動作モード出力回路は、選択する動作モード数を減らすことなく、２回目以降の動作モードの変更を行うことが可能となる。

また、この発明によれば、動作モード出力回路は、複数の選択回路の出力信号が動作モードデコーダに入力され、選択回路の出力信号をデコードして動作モード信号を出力する構成とした。これにより、動作モードセット部及び動作モードセット選択回路を設ける構成に比べ、少ない論理素子で動作モード出力回路を構成することが可能となる。

また、この発明によれば、動作モード出力回路は、特定の選択回路の出力信号により、動作モードの選択を限定することで、動作モードデコーダ回路を構成する論理素子を更に減らすことが可能となる。

以下、本発明の実施形態を図面を参照して説明する。

（第１実施形態）
図１は、第１実施形態の動作モードセット部１１の回路構成を示す概略図である。動作モードセット部１１は、選択信号入力端子１１１、初期化信号入力端子１１２、出力信号端子１１３、１１４、ヒューズ素子１１５、１１６、インバータ１１７、検出回路１２−１、１２−２、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有するトランスファーゲート１１８、１１９を備える。なお、検出回路１２−１は、ＮＭＯＳトランジスタ１２１、１２２及びインバータ１２３を備える。

選択信号入力端子１１１は、トランスファーゲート１１８、１１９が有するＮＭＯＳのゲートに接続され、更に、インバータ１１７を介して、トランスファーゲート１１８、１１９が有するＰＭＯＳのゲートに接続されている。選択信号入力端子１１１に電源電位と同じ電位の信号である”Ｈ”レベルの信号が入力される場合、検出回路１２−１の出力信号が、トランスファーゲート１１８を介して、出力信号端子１１３に出力され、検出回路１２−２の出力信号が、トランスファーゲート１１９を介して、出力信号端子１１４に出力される。

次に、ヒューズ素子１１５に接続される検出回路１２−１の動作について説明する。
接続されるヒューズ素子１１５が未切断状態の場合、検出回路１２−１のインバータ１２３の入力端には、ヒューズ素子１１５を経由して、電源電圧の”Ｈ”レベルの信号が入力される。インバータ１２３の出力端から接地電位と同じ電位の信号である”Ｌ”レベルの信号が出力され、検出回路１２−１は、”Ｌ”レベルの信号をトランスファーゲート１１８に出力する。このとき、ＮＭＯＳトランジスタ１２２のゲートに”Ｌ”レベルの信号が入力され、ＮＭＯＳトランジスタ１２２のソースとドレインは、絶縁状態になる。

また、接続されるヒューズ素子１１５が切断状態の場合、初期状態において、検出回路１２−１の出力は、不定である。初期化信号入力端子１１２から”Ｈ”レベルの信号が入力されると、インバータ１２３から出力される出力信号が確定する。検出回路１２−１に接続されるヒューズ素子１１５が切断状態であり、且つ、初期化信号入力端子１１２から”Ｈ”レベルの信号が入力されるとき、インバータ１２３の入力端は、接地電圧の”Ｌ”レベルの信号が入力され、出力端から”Ｈ”レベルの信号が出力され、検出回路１２−１は、”Ｈ”信号をトランスファーゲート１１８に出力する。また、インバータ１２３の出力端は、ＮＭＯＳトランジスタ１２２のゲートに”Ｈ”レベルの信号を出力して、ＮＭＯＳトランジスタ１２２のソースとドレインが通電状態になり、インバータ１２３の入力端に、ＮＭＯＳトランジスタ１２２を経由して、”Ｌ” レベルの信号が入力される。これにより、以後、初期化信号入力端子１１２から入力される信号が”Ｌ”レベルに戻された場合においても、検出回路１２−１は”Ｈ”レベルの信号を出力し続ける。
以上のように、検出回路１２−１は、接続されたヒューズ素子１１５の未切断状態及び切断状態に応じて、”Ｈ”レベルの又は”Ｌ”レベルの信号を出力する。

次に、ヒューズ素子１１６に接続される検出回路１２−２は、検出回路１２−１と同じ回路構成を有しており、接続されるヒューズ素子１１６が未切断状態の場合、”Ｌ”レベルの信号を出力する。接続されるヒューズ素子１１６が切断状態の場合、”Ｈ”レベルの信号を出力する。なお、検出回路１２−１、１２−２のいずれか、あるいは、全てを代表して示す場合、検出回路１２という。

したがって、動作モードセット部１１は、選択信号入力端子１１１から”Ｈ”信号が入力される場合、備えられるヒューズ素子１１５及びヒューズ素子１１６の状態に応じた信号が出力信号端子１１３、１１４から出力され、選択信号入力端子１１１から”Ｌ” レベルの信号が入力される場合、出力信号端子１１３、１１４はハイインピーダンス状態となる。

図２は、第１実施形態の選択回路１３の回路構成を示す概略図である。
選択回路１３は、初期化信号入力端子１３１、出力信号端子１３２、ヒューズ素子１３３及び検出回路１２−３を備える。検出回路１２−３は、前述の検出回路１２−１と同じ構成である。

選択回路１３は、ヒューズ素子１３３が未切断状態である場合、出力信号端子１３２から”Ｌ” レベルの信号を出力する。また、選択回路１３は、ヒューズ素子１３３が切断状態である場合、初期化信号入力端子１３１から”Ｈ”信号が入力された後、出力信号端子１３２から”Ｈ”信号を出力する。

図３は、第１実施形態の動作モード出力回路１の回路構成を示した概略図である。動作モード出力回路１は、初期化信号入力端子１７、出力端子１８−１から１８−４、動作モードセット部１１−１から１１−４、選択回路１３−１から１３−３、動作モードセット選択回路１４ａ、１４ｂ、１４ｃ、１４ｄ、動作モードデコーダ回路１６を備えている。

初期化信号入力端子１７は、選択される動作モードを読み出す前に、一旦、”Ｈ”レベルの信号が入力され、動作モード出力回路１が有する検出回路１２の状態を安定させる。また、出力端子１８−１から１８−４は、それぞれ動作モードを割当てられ、いずれか１つの端子から割当てられた動作モードが選択されることを示す”Ｈ”レベルの信号が出力される。

動作モードセット部１１−１から１１−３は、図１で示した動作モードセット部１１と同じ構成を有しており、以下、動作モードセット部１１−１から１１−３のいずれか、あるいは全てを代表して示す場合には動作モードセット部１１という。また、選択回路１３−１から１３−３は、図２で示した選択回路１３と同じ構成を有しており、以下、選択回路１３−１から１３−３のいずれか、あるいは全てを代表して示す場合には、選択回路１３という。

動作モードセット選択回路１４ａは、インバータ１４１から１４３及び１４５、ＮＡＮＤゲート１４４を備えている。インバータ１４１は、選択回路１３−１の出力信号が入力され、入力される信号を反転して出力する。インバータ１４２は、選択回路１３−２の出力信号が入力され、入力される信号を反転して出力する。インバータ１４３は、選択回路１３−３の出力信号が入力され、入力される信号を反転して出力する。ＮＡＮＤゲート１４４は、インバータ１４１から１４３の出力信号が入力され、３つの入力信号に対してＮＡＮＤ演算を行い出力する。インバータ１４５は、ＮＡＮＤゲート１４４の出力が入力され、入力される信号を反転して出力する。インバータ１４５の出力信号は、動作モードセット選択回路１４ａの出力信号として、動作モードセット部１１−１の選択信号入力端子１１１に出力される。

動作モードセット選択回路１４ｂは、インバータ１４６、１４７、１４９、ＮＡＮＤゲート１４８を備えている。インバータ１４６は、選択回路１３−２の出力信号が入力され、入力される信号を反転して出力する。インバータ１４７は、選択回路１３−３の出力信号が入力され、入力される信号を反転して出力する。ＮＡＮＤゲート１４８は、選択回路１３−１の出力信号と、インバータ１４６、１４７の出力信号とが入力され、入力される３つの信号に対してＮＡＮＤ演算を行い出力する。インバータ１４９は、ＮＡＮＤゲート１４８の出力が入力され、入力された信号を反転して出力する。インバータ１４９の出力信号は、動作モードセット選択回路１４ｂの出力信号として、動作モードセット部１１−２の選択信号入力端子１１１に出力される。

動作モードセット選択回路１４ｃは、インバータ１５０、１５２、ＮＡＮＤゲート１５１を備えている。インバータ１５０は、選択回路１３−３の出力信号が入力され、入力される信号を反転して出力する。ＮＡＮＤゲート１５１は、選択回路１３−１の出力信号端子１３２から出力される信号と、選択回路１３−２の出力信号端子１３２から出力される信号と、インバータ１５０が出力する信号とが入力され、入力される３つの信号に対してＮＡＮＤ演算を行い出力する。インバータ１５２は、ＮＡＮＤゲート１５１の出力が入力され、入力された信号を反転して出力する。インバータ１５２の出力信号は、動作モードセット選択回路１４ｃの出力信号として、動作モードセット部１１−３の選択信号入力端子１１１に出力される。

動作モードセット選択回路１４ｄは、ＮＡＭＤゲート１５３とインバータ１５４とを備えている。ＮＡＮＤゲート１５３は、選択回路１３−２が出力信号端子１３２から出力する信号と、選択回路１３−３が出力信号端子１３２から出力する信号とを入力信号とし、入力される３つの信号に対してＮＡＮＤ演算を行い出力する。インバータ１５４は、ＮＡＮＤゲート１５３の出力信号が入力され、入力される信号を反転して出力する。インバータ１５４の出力信号は、動作モードセット選択回路１４ｄの出力信号として動作モードセット部１１−４の選択信号入力端子１１１に出力される。
なお、動作モードセット選択回路１４ａ、１４ｂ、１４ｃ、１４ｄを総称して動作モードセット選択回路１４という。

選択回路１３−１から１３−３が有するヒューズ素子１３３の状態に基づいて、選択回路１３−１から１３−３は、それぞれの出力信号端子１３２からヒューズ素子１３３の状態を示す信号を出力する。動作モードセット選択回路１４は、選択回路１３−１から１３−３が出力する信号をデコードして動作モードセット部１１−１から１１−４のいずれか１つを選択する。選択された動作モードセット部１１のみが、内部に備えるヒューズ素子１１５、１１６の状態を示す信号を出力信号端子１１３、１１４から出力する。

なお、選択回路１３−１から１３−３の有する全てのヒューズ素子１３３が未切断状態の場合、動作モードセット部１１−１が選択され、動作モードセット部１１−１の出力信号端子１１３、１１４から出力される信号がモードデコーダ回路１６に入力される。また、選択回路１３−１の有するヒューズ素子１３３のみが切断状態の場合、動作モードセット部１１−２が選択され、動作モードセット部１１−２の出力信号端子１１３、１１４から出力される信号が動作モードデコーダ回路１６に入力される。また、選択回路１３−１、１３−２の有するヒューズ素子１３３の２つが切断状態の場合、動作モードセット部１１−３が選択され、動作モードセット部１１−３の出力信号端子１１３、１１４から出力される信号が動作モードデコーダ回路１６に入力される。また、全ての選択回路１３の有するヒューズ素子１３３が切断状態の場合、動作モードセット部１１−４が選択され、動作モードセット部１１−４の出力信号端子１１３、１１４から出力される信号が動作モードデコーダ回路１６に入力される。

動作モードデコーダ回路１６は、インバータ１６１から１６４及び１６９から１７２、ＮＡＮＤゲート１６５から１６８を備えている。動作モードデコーダ回路１６は、動作モードセット部１１−１から１１−４のそれぞれが有する出力信号端子１１３、１１４から出力信号が入力される。

インバータ１６１、１６４は、動作モードセット部１１−１から１１−４が有する出力信号端子１１３と接続される。また、インバータ１６１、１６４は、選択回路１３から出力される信号により動作モードセット選択回路１４ａ、１４ｂ、１４ｃ、１４ｄが選択する動作モードセット部１１から出力される信号が入力され、入力される信号を反転して出力する。インバータ１６２、１６３は、動作モードセット部１１−１から１１−４が有する出力信号端子１１４と接続される。また、インバータ１６２、１６３は、選択回路１３から出力される信号により動作モードセット選択回路１４ａ、１４ｂ、１４ｃ、１４ｄが選択する動作モードセット部１１から出力される信号が入力され、入力される信号を反転して出力する。

ＮＡＮＤゲート１６５は、インバータ１６１、１６２の出力信号が入力され、入力される２つの信号に対してＮＡＮＤ演算を行い出力する。ＮＡＮＤゲート１６６は、選択回路１３により選択された動作モードセット部１１の有する出力信号端子１１３から出力される信号と、インバータ１６３の出力信号とが入力され、入力される２つの信号に対してＮＡＮＤ演算を行い出力する。ＮＡＮＤゲート１６７は、インバータ１６４の出力信号と、選択された動作モードセット部１１が有する出力信号端子１１４から出力される信号とが入力され、入力される２つの信号に足してＮＡＮＤ演算を行い出力する。ＮＡＮＤゲート１６８は、選択された動作モードセット部１１が有する出力信号端子１１３から出力される信号と、動作モードセット部１１−１から１１−４が有する出力信号端子１１４から出力される信号とをＮＡＮＤ演算して出力する。

インバータ１６９は、ＮＡＮＤゲート１６５の出力信号を反転した信号を出力端子１８−１に出力する。インバータ１７０は、ＮＡＮＤゲート１６６の出力信号を反転した信号を出力端子１８−２に出力する。インバータ１７１は、ＮＡＮＤゲート１６７の出力信号を反転した信号を出力端子１８−３に出力する。インバータ１７２は、ＮＡＮＤゲート１６８の出力信号を反転した信号を出力端子１８−４に出力する。

以上のように、動作モードデコーダ回路１６は、選択回路１３−１から１３−３の出力信号に応じて選択された動作モードセット選択回路１１から出力される信号をデコードして、動作モード信号を出力端子１８−１から１８−４に出力する。

つまり、動作モードデコーダ回路１６は、動作モードセット部１１−１から１１−４の出力信号端子１１３、１１４から出力される信号をデコードして出力端子１８−１から１８−４のいずれか１つの端子に”Ｈ”レベルの信号を出力する。

以上の構成により、選択回路１３−１から１３−３が備えるヒューズ素子１３３の全てが未切断状態から、選択回路１３−１から１３−３の順にヒューズ素子１３３を切断することで、動作モードデコーダ回路１６に入力される信号が、順に動作モードセット部１１−１から１１−４の出力信号に切替えられる。
すなわち、最初の動作モードの設定は、動作モードセット部１１−１を用いて行う。次に、２度目の動作モードの選択は、選択回路１３−１の有するヒューズ素子１３３を切断し、動作モードセット部１１−２を用いて行う。また、３度目の動作モードの選択は、選択回路１３−２の有するヒューズ素子１３３を切断し、動作モードセット部１１−３を用いて行う。更に、４度目の動作モードの選択は、動作モードセット部１１−３の有するヒューズ素子１３３を切断し、動作モードセット部１１−４を用いて行う。

また、動作モードの選択は、動作モードセット部１１が有するヒューズ素子１１５、１１６の状態により選択される。ヒューズ素子１１５、１１６が共に未切断状態のとき、出力端子１８−１からのみ”Ｈ”レベルの信号が出力され、出力端子１８−１に割当てられる動作モードが選択される。また、ヒューズ素子１１５が切断状態、且つ、ヒューズ素子１１６が未切断状態のとき、出力端子１８−２からのみ”Ｈ”レベルの信号が出力され、出力端子１８−２に割当てられる動作モードが選択される。また、ヒューズ素子１１５が未切断状態、且つヒューズ素子１１６が切断状態のとき、出力端子１８−３からのみ”Ｈ”レベルの信号が出力され、出力端子１８−３に割当てられる動作モードが選択される。また、ヒューズ素子１１５、１１６が共に切断状態のとき、出力端子１８−４からのみ”Ｈ”レベルの信号が出力され、出力端子１８−４に割当てられる動作モードが選択される。

動作モードセット部１１を切替えて用いることにより、動作の設定を行う以前に行われた動作モードの選択は無効になり、以前の選択と独立に、４つの動作モードから１つの動作モードを選択する設定が４回行うことが可能となる。なお、第１実施形態では、４回の動作モードの選択が行えるように、動作モードセット部１１を４つ、動作モードセット部１１を選択するための選択回路１３を３つ備える例を示したが、動作モードセット部１１、選択回路１３、及び、選択回路１３の出力をデコードする動作モードセット選択回路１４を変更することで、動作モードの選択回数及び選択する動作モードの数を増やすことが可能である。

（第２実施形態）
次に、図４は、第２実施形態の動作モードセット部２１の構成を示す概略図である。動作モードセット部２１は、初期化信号入力端子２１２、選択信号入力端子２１１、出力信号端子２１３から２１６、ヒューズ素子２１７、２１８、インバータ２１９、クロックインバータ２２１から２２４、ヒューズ素子２１７に接続された検出回路１２−４、ヒューズ素子２１８に接続された検出回路１２−５、デコーダ回路２６を備える。

検出回路１２−４は、検出回路１２と同じ構成であり、接続されるヒューズ素子２１７が未切断状態のとき、”Ｌ”レベルの信号を出力し、切断状態のとき、初期化信号入力端子２１２から”Ｈ”レベルの信号が入力された後、”Ｈ”レベルの信号を出力する。検出回路１２−５も同様に、検出回路１２と同じ構成であり、接続されるヒューズ素子２１８が未切断状態のとき、”Ｌ”レベルの信号を出力し、切断状態のとき”Ｈ”レベルの信号を出力する。

デコーダ回路２６は、インバータ２６１、２６２、ＮＡＮＤゲート２６３、２６４、２６５、２６６を備えている。ＮＡＮＤゲート２６３は、検出回路１２−４の出力と検出回路１２−５の出力とを入力信号としてＮＡＮＤ演算を行う。また、ＮＡＮＤゲート２６３は、演算結果をクロックインバータ２２１に出力する。ＮＡＮＤゲート２６４は、検出回路１２−４の出力をインバータ２６１で反転した信号、及び検出回路１２−５の出力を入力信号としてＮＡＮＤ演算を行い、演算結果をクロックインバータ２２２に出力する。ＮＡＮＤゲート２６５は、検出回路１２−４の出力、及び検出回路１２−５の出力をインバータ２６２で反転した信号を入力信号としてＮＡＮＤ演算を行い、演算結果をクロックインバータ２２３に出力する。ＮＡＮＤゲート２６６は、検出回路１２−４の出力をインバータ２６１で反転した信号、及び検出回路１２−５の出力をインバータ２６２で反転した信号を入力としてＮＡＮＤ演算を行い、演算結果をクロックインバータ２２４に出力する。以上のように、デコーダ回路２６は、検出回路１２−４、１２−５の出力信号が入力され、入力された信号をデコードする。

選択信号入力端子２１１から入力される信号は、クロックインバータ２２１から２２４の制御信号として、また、インバータ２１９に入力される。インバータ２１９は、反転した信号を、クロックインバータ２２１から２２４に制御信号として出力する。
また、選択信号入力端子２１１から”Ｈ”レベルの信号が入力されるとき、クロックインバータ２２１から２２４は、入力される信号を反転し、反転した信号を出力信号端子２１３から２１６に出力する。選択信号入力端子２１１から”Ｌ”レベルの信号が入力されるときは、クロックインバータ２２１から２２４の出力端はハイインピーダンスとなり、信号を出力しない。

動作モードセット部２１は、選択信号入力端子２１１に”Ｈ”レベルの信号が入力されるとき、備えるヒューズ素子２１７、２１８の切断状態又は未切断状態に応じて、選択される動作モードを示す出力信号端子のみが”Ｈ”レベルの信号を出力し、他の出力信号端子は”Ｌ”レベルの信号を出力する。ヒューズ素子２１７、２１８が共に未切断状態のとき、出力信号端子２１６のみが”Ｈ”レベルの信号を出力する。また、ヒューズ素子２１７が切断状態且つヒューズ素子２１８が未切断状態のとき、出力信号端子２１５のみが”Ｈ”レベルの信号を出力する。また、ヒューズ素子２１７が未切断状態且つヒューズ素子２１８が切断状態のとき、出力信号端子２１４のみが”Ｈ”レベルの信号を出力する。また、ヒューズ素子２１７、２１８が共に切断状態のとき、出力信号端子２１３のみが”Ｈ”レベルの信号を出力する。

図５は、第２実施形態の選択回路２３の構成を示す概略図である。選択回路２３は、初期化信号入力端子２３１、出力信号端子２３２、２３３、ヒューズ素子２３４、ヒューズ素子２３４に接続された検出回路１２−６を備えている。検出回路１２−６は、検出回路１２と同じ構成であり、接続されたヒューズ素子２３４が未切断状態のとき、インバータ２３５及び出力信号端子２３３に”Ｌ”レベルの信号を出力する。また、検出回路１２−６は、ヒューズ素子２３４が切断状態のとき、初期化信号入力端子２３１から一旦”Ｈ”レベルの信号が入力されると、インバータ２３５及び出力信号端子２３３に”Ｈ”レベルの信号を出力する。インバータ２３５は、入力される信号を反転し、反転した信号を出力信号端子２３２に出力する。

図６は、第２実施形態の動作モード出力回路２の構成を示す概略図である。動作モード出力回路２は、初期化信号入力端子２７、出力端子２８−１から２８−４、動作モードセット部２１−１から２１−４、選択回路２３−１から２３−３、動作モードセット選択回路２４を備えている。動作モードセット部２１−１から２１−４は、動作モードセット部２１と同じ構成である。選択回路２３−１から２３−３は、選択回路２３と同じ構成である。

初期化信号入力端子２７は、動作モードセット部２１−１から２１−４のそれぞれが有する初期化信号入力端子２１２、及び選択回路２３−１から２３−３のそれぞれが有する初期化信号入力端子２３１に接続される。また、動作モード出力回路２が有する検出回路１２は接続されるヒューズ素子が切断状態のとき、初期化信号入力端子２７から”Ｈ”レベルの信号が入力されると、”Ｈ”レベルの信号を出力する。

動作モードセット選択回路２４は、ＮＡＮＤゲート２４１、２４３、２４５、２４７、インバータ２４２、２４４、２４６、２４８を備えている。動作モードセット選択回路２４は、選択回路２３−１から２３−３の出力をデコードして、動作モードセット部２１−１から２１−４のいずれか１つを選択する信号を出力する。

ＮＡＮＤゲート２４１は、選択回路２３−１の出力信号端子２３３、選択回路２３−２の出力信号端子２３３及び選択回路２３−３の出力信号端子２３３から出力される信号を入力としてＮＡＮＤ演算を行い、演算結果をインバータ２４２に出力する。インバータ２４２は、入力された信号を反転して動作モードセット部２１−４の選択信号入力端子２１１に出力する。

ＮＡＮＤゲート２４３は、選択回路２３−１の出力信号端子２３３、選択回路２３−２の出力信号端子２３３及び選択回路２３−３の出力信号端子２３２から出力される信号を入力としてＮＡＮＤ演算を行い、演算結果をインバータ２４４に出力する。インバータ２４４は、入力された信号を反転して動作モードセット部２１−３の選択信号入力端子２１１に出力する。

ＮＡＮＤゲート２４５は、選択回路２３−１の出力信号端子２３３、選択回路２３−２の出力信号端子２３２及び選択回路２３−３の出力信号端子２３２から出力される信号を入力としてＮＡＮＤ演算を行い、演算結果をインバータ２４６に出力する。インバータ２４６は、入力された信号を反転して動作モードセット部２１−２の選択信号入力端子２１１に出力する。

ＮＡＮＤゲート２４７は、選択回路２３−１の出力信号端子２３２、選択回路２３−２の出力信号端子２３２及び選択回路２３−３の出力信号端子２３２から出力される信号を入力としてＮＡＮＤ演算を行い、演算結果をインバータ２４８に出力する。インバータ２４８は入力された信号を反転して動作モードセット部２１−１の動作選択信号入力端子２１１に出力する。

選択回路２３−１から２３−３が出力信号端子２３２、２３３から出力する信号を動作モードセット選択回路２４に入力し、動作モードセット選択回路２４の出力を動作モードセット部２１−１から２１−４に入力する。これにより、選択回路２３−１から２３−３が有するヒューズ素子２３４の切断状態か否かにより、いずれか１つの動作選択回路２３が選ばれることになる。
また、選択回路２３−１から２３−３の順に備えられるヒューズ素子２３４を切断することで、動作モードセット部２１−１から２１−４の順に動作モードセット部２１が選択される。

これにより、最初の動作モードの選択を動作モードセット部２１−１で行い、２回目の動作モードの選択を選択回路２３−１が有するヒューズ素子２３４を切断することで、動作モードセット部２１−２を用いて行う。また、３回目の動作モードの選択を選択回路２３−２が有するヒューズ素子２３４を切断して、動作モードセット部２１−３を用いて行う。更に、４回目の動作モードの選択を選択回路２３−３が有するヒューズ素子２３４を切断することで、動作モードセット部２１−４を用いて行う。
以上のように、動作モード出力回路２を用いることで、４つの動作モードのうち１つの動作モードの選択を、４回行うことが可能となる。

動作モードセット部２１−１から２１−４が有する出力信号端子２１３は、出力端子２８−１に接続され、出力信号端子２１４は、出力端子２８−２に接続され、出力信号端子２１５は、出力端子２８−３に接続され、出力信号端子２１６は、出力端子２８−４に接続される。動作モードセット選択回路２４により、動作モードセット部２１−１から２１−４のうち、いずれか１つが選択され、選択された動作モードセット部２１が有するヒューズ素子２１７、２１８の未切断状態又は切断状態により、出力信号端子２１３から２１６のいずれかの端子から”Ｈ”レベルの信号が出力され、端子からは”Ｌ”レベルの信号が出力されることで、動作モードの選択が行われる。

（第３実施形態）
図７は、第３実施形態の動作モード出力回路３の回路構成を示した概略図である。動作モード出力回路３は、選択回路１３−４から１３−６、動作モードデコーダ回路３６、初期化信号入力端子３７、出力端子３８−１から３８−４を備えている。

選択回路１３−４から１３−６は、第１実施形態の図２で示した選択回路１３と同じ構成であり、選択回路１３−４から１３−６のいずれか１つ、あるいは、全てを代表して示す場合選択回路１３という。

動作モードデコーダ回路３６は、インバータ３６１から３６４、ＮＡＮＤゲート３６５から３６８、ＮＯＲゲート３６９から３７２、ＥＸＯＲゲート３７３を有している。

ＮＡＮＤゲート３６５は、選択回路１３−４の出力信号端子１３２から出力される信号がインバータ３６１で反転されて入力され、選択回路１３−５の出力信号端子１３２から出力される信号がインバータ３６２で反転されて入力される。また、ＮＡＮＤゲート３６５は、入力される２つの信号に対してＮＡＮＤ演算を行い、演算結果をＮＯＲゲート３６９に出力する。ＮＡＮＤゲート３６６は、選択回路１３−４の出力信号端子１３２から出力される信号が入力され、選択回路１３−５の出力信号端子１３２から出力される信号がインバータ３６３で反転されて入力される。また、ＮＡＮＤゲート３６６は、入力される２つの信号に対してＮＡＮＤ演算を行い、演算結果をＮＯＲゲート３７０に出力する。

ＮＡＮＤゲート３６７は、選択回路１３−４の出力信号端子１３２から出力される信号がインバータ３６４で反転されて入力され、選択回路１３−５の出力信号端子１３２から出力される信号が入力される。また、ＮＡＮＤゲート３６７は、入力される２つの信号に対してＮＡＮＤ演算を行い、演算結果をＮＯＲ３７１に出力する。ＮＡＮＤゲート３６８は、選択回路１３−４の出力信号端子１３２から出力される信号、及び選択回路１３−５の出力信号端子１３２から出力される信号が入力され、入力される２つの信号に対してＮＡＮＤ演算を行い、演算結果をＮＯＲゲート３７２に出力する。

ＮＯＲゲート３６９は、ＮＡＮＤゲート３６５が出力する信号、及び選択回路１３−６の出力信号端子１３２から出力される信号に対してＮＯＲ演算を行い、演算結果を出力端子３８−１に出力する。ＮＯＲゲート３７０は、ＮＡＮＤゲート３６６が出力する信号、及び選択回路１３−６の出力信号端子１３２から出力される信号に対してＮＯＲ演算を行い、演算結果を出力端子３８−２に出力する。ＮＯＲゲート３７１は、ＮＡＮＤゲート３６７が出力する信号、及び選択回路１３−６の出力信号端子１３２から出力される信号に対してＮＯＲ演算を行い、演算結果をＥＸＯＲゲート３７３に出力する。ＮＯＲゲート３７２は、ＮＡＮＤゲート３６８が出力する信号、及び選択回路１３−６の出力信号端子１３２から出力される信号に対してＮＯＲ演算を行い、演算結果を出力端子３８−４に出力する。

ＥＸＯＲゲート３７３は、ＮＯＲゲート３７１が出力する信号、及び選択回路１３−６の出力信号端子１３２から出力される信号に対して排他的論理和演算を行い、演算結果を出力端子３８−３に出力する。

選択回路１３−４から１３−６が有するヒューズ素子１３３が未切断状態のとき、それぞれの出力信号端子１３２からは”Ｌ”レベルの信号が出力され、出力端子３８−１のみに”Ｈ”レベルの信号が出力される。
選択回路１３−４が有するヒューズ素子１３３が切断状態であり、且つ、選択回路１３−５、１３−６が有するヒューズ素子１３３が未切断状態のとき、出力端子３８−２のみに”Ｈ”レベルの信号が出力される。

選択回路１３−５が有するヒューズ素子１３３が切断状態であり、且つ、選択回路１３−４、１３−６が有するヒューズ素子１３３が未切断状態のとき、出力端子３８−３のみに”Ｈ”レベルの信号が出力される。
選択回路１３−４、１３−５が有するヒューズ素子１３３が切断状態であり、且つ、選択回路１３−６が有するヒューズ素子１３３が未切断状態のとき、出力端子３８−４のみに”Ｈ”レベルの信号が出力される。
選択回路１３−６が有するヒューズ素子１３３が切断状態のとき、選択回路１３−４、１３−５に備えられるヒューズ素子１３３の状態に関わらず、出力端子３８−３に”Ｈ”レベルの信号が出力される。

上述の構成により、動作モード出力回路３は、選択回路１３−６が有するヒューズ素子１３３が未切断状態の場合、選択回路１３−４、１３−５が有するヒューズ素子１３３の未切断状態又は切断状態により、出力端子３８−１から３８−４のいずれか１つに”Ｈ”レベルの信号が出力され、出力端子３８−１から３８−４により示される４つの動作モードのうち１つが選択される。
また、選択回路１３−６が有するヒューズ素子１３３が切断状態の場合、出力端子３８−３のみに”Ｈ”レベル信号が出力され、出力端子３８−３に対応した動作モードが選択されることになる。なお、動作モード出力回路３において、選択されないとき、動作モードを示す出力端子３８−１から３８−４からは”Ｌ”レベルの信号が出力される。

動作モード出力回路３を用いる動作モードの選択は、初回は選択回路１３−４、１３−５を用いて、４つの動作モードのいずれか１つを選択する。次に、再設定するときに、選択回路１３−６に備えられるヒューズ素子１３３を切断状態にすることで、再設定を行う。
なお、選択回路１３−６に備えられるヒューズ素子１３３の切断により、選択回路１３−４、１３−５が有するヒューズ素子１３３の状態に依存せずに、動作モードが選択される。このとき、選択回路１３−６で選択する動作モードは、頻繁に用いられる動作モードを割当てるとよい。

図８は、動作モード出力回路３をＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に適用した場合の選択回路１３の有するヒューズ素子１３３の状態、及び選択される動作モードの対応を示した図である。なお、選択回路１３−４、１３−５、１３−６から出力する信号を、”Ｈ”レベルを”１”、”Ｌ”レベルを”０”として表記してある。
出力端子３８−１に動作モードとして４ビットごとの入出力動作を割当て、出力端子３８−２に動作モードとして８ビットごとの入出力動作を割当て、出力端子３８−３に動作モードとして１６ビットごとの入出力動作を割当て、出力端子３８−４に動作モードとして３２ビットごとの入出力動作を割当てている。ここでは、選択回路１３−６が有するヒューズ素子１３３を切断することで、１６ビットごとの入出力動作のみが選択される割当てを行っている。

第３実施形態は、第１実施形態及び第２実施形態のように、再設定ときに全ての動作モードを選択することはできないが、再設定する動作モードを特定することで動作モード出力回路３に用いるゲート数を削減することが可能である。

なお、第３実施形態において、動作モード出力回路３が選択する動作モード数は４つとしているが、動作モードデコーダにおける、選択回路１３−４から１３−６の出力信号の組合せに対して、３つの動作モードを選択するようにしてもよい。

（第４実施形態）
図９は、第４実施形態の動作モード出力回路４の回路構成を示した概略図である。動作モード出力回路４は、初期化信号入力端子４７、出力端子４８−１から４８−５、選択回路１３−７から１３−９、動作モードデコーダ回路４６を備える。

選択回路１３−７から１３−９は、第１実施形態の図２で示した選択回路１３と同じ構成であり、選択回路１３−７から１３−９のいずれか１つ、あるいは全てを代表して示すときに選択回路１３という。

動作モードデコーダ回路４６は、ＯＲゲート４５１、ＮＡＮＤゲート４５２、インバータ４６１から４７２及び４８１から４８８、ＮＡＮＤゲート４７３から４８０、トランスファーゲート部４９−１から４９−６を備える。

トランスファーゲート部４９−１から４９−３は、同じ構成を有している。また、トランスファーゲート部４９−１から４９−３は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるトランスファーゲート４９１と、インバータ４９２を有している。インバータ４９２に入力される信号は、反転されトランスファーゲート４９１のＰＭＯＳトランジスタのゲートに入力される。また、トランスファーゲート４９１のＮＭＯＳトランジスタのゲートは、インバータ４９２に入力される信号が入力される。

トランスファーゲート部４９−４から４９−６は、同じ構成を有している。また、トランスファーゲート部４９−４から４９−６は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成されるトランスファーゲート４９１と、インバータ４９２を有している。インバータ４９２に入力される信号は、反転されトランスファーゲート４９１のＰＭＯＳトランジスタのゲートに入力される。また、トランスファーゲート４９１のＮＭＯＳトランジスタのゲートは、インバータ４９２に入力される信号が入力される。

ＮＯＲゲート４５１は、選択回路１３−８の出力信号端子１３２から出力される信号、及び選択回路１３−９の出力信号端子１３２から出力される信号が入力され、入力される２つの信号に対してＯＲ演算を行い、演算結果をＮＡＮＤゲート４５２に出力する。ＮＡＮＤゲート４５２は、選択回路１３−７の出力信号端子１３２から出力される信号、及びＯＲゲート４５１の出力する信号が入力され、入力される２つの信号に対してＮＡＮＤ演算を行う。また、ＮＡＮＤゲート４５２は、演算結果をトランスファーゲート部４９−１から４９−３が有するインバータ４９２、及びトランスファーゲート４９１の有するＮＭＯＳトランジスタのゲートに制御信号として出力する。また、ＮＡＮＤゲート４５２は、演算結果をトランスファーゲート部４９−４から４９−６が有するインバータ４９２、及びトランスファーゲート４９１の有するＰＭＯＳトランジスタのゲートに制御信号として出力する。

これにより、ＮＡＮＤゲート４５２が”Ｈ”レベルの信号を出力するとき、トランスファーゲート部４９−１から４９−３の有するトランスファーゲート４９１は、データとして入力される信号を出力し、トランスファーゲート部４９−４から４９−６の有するトランスファーゲート４９１は、閉じて入力される信号を出力しない。また、ＮＡＮＤゲート４５２が”Ｌ”レベルの信号を出力するとき、トランスファーゲート部４９−４から４９−６の有するトランスファーゲート４９１は、データとして入力される信号を出力し、トランスファーゲート部４９−１から４９−３の有するトランスファーゲート４９１は、閉じて入力される信号を出力しない。

ＮＡＮＤゲート４７３は、選択回路１３−７の出力信号端子１３２から出力される信号がインバータ４６１で反転された信号、選択回路１３−８の出力信号端子１３２から出力される信号がインバータ４６２で反転された信号、及び選択回路１３−９の出力信号端子１３２から出力される信号がインバータ４６３で反転された信号が入力される。また、ＮＡＮＤゲート４７３は、入力される３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８１に出力する。インバータ４８１は、ＮＡＮＤゲート４７３から入力された信号を反転して、反転した信号をトランスファーゲート部４９−１に出力する。トランスファーゲート部４９−１は、ＮＡＮＤゲート４５２から入力される信号が”Ｈ”レベルの場合、インバータ４８１から入力される信号を出力端子４８−１に出力する。

ＮＡＮＤゲート４７４は、選択回路１３−７の出力信号端子１３２から出力される信号がインバータ４６４で反転された信号、選択回路１３−８の出力信号端子１３２から出力される信号がインバータ４６５で反転された信号、及び選択回路１３−９の出力信号端子１３２から出力された信号が入力される。
ＮＡＮＤゲート４７４は、入力される３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８２に出力する。
インバータ４８２は、ＮＡＮＤ４７４から入力される信号を反転して、反転した信号をトランスファーゲート部４９−２に出力する。
トランスファーゲート部４９−２は、ＮＡＮＤゲート４５２から入力される信号が”Ｈ”レベルの場合、インバータ４８２から入力される信号を出力端子４８−２に出力する。

ＮＡＮＤゲート４７５は、選択回路１３−７の出力信号端子１３２から出力される信号がインバータ４６６で反転された信号、選択回路１３−８の出力信号端子１３２から出力される信号、及び選択回路１３−９の出力信号端子１３２から出力される信号がインバータ４６７で反転された信号が入力される。また、ＮＡＮＤゲート４７５は、入力される３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８３に出力する。
インバータ４８３は、ＮＡＮＤゲート４７５から入力される信号を反転して、反転した信号をトランスファーゲート部４９−３に出力する。
トランスファーゲート部４９−３は、ＮＡＮＤゲート４５２から入力される信号が”Ｈ”レベルの場合、インバータ４８３から入力される信号を出力端子４８−３に出力する。

ＮＡＮＤゲート４７６は、選択回路１３−７の出力信号端子１３２から出力される信号がインバータ４６８で反転された信号、選択回路１３−８の出力信号端子１３２から出力された信号、及び選択回路１３−９の出力信号端子１３２から出力された信号が入力される。また、ＮＡＮＤゲート４７６は、入力された３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８４に出力する。
インバータ４８４は、ＮＡＮＤゲート４７６から入力された信号を反転し、反転した信号を出力端子４８−４に出力する。

ＮＡＮＤゲート４７７は、選択回路１３−７の出力信号端子１３２から出力された信号、選択回路１３−８の出力信号端子１３２から出力される信号がインバータ４６９で反転された信号、及び選択回路１３−９の出力信号端子１３２から出力される信号がインバータ４７０で反転された信号が入力される。また、ＮＡＮＤゲート４７７は、入力される３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８５に出力する。
インバータ４８５は、ＮＡＮＤゲート４７７から入力された信号を反転し、反転した信号を出力端子４８−５に出力する。

ＮＡＮＤゲート４７８は、選択回路１３−７の出力信号端子１３２から出力された信号、選択回路１３−８の出力信号端子１３２から出力されたる信号がインバータ４７１で反転された信号、及び選択回路１３−９の出六信号端子１３２から出力された信号が入力される。また、ＮＡＮＤゲート４７８は、入力された３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８６に出力する。
インバータ４８６は、ＮＡＮＤゲート４７８から入力された信号を反転して、反転した信号をトランスファーゲート部４９−４に出力する。
トランスファーゲート部４９−４は、ＮＡＮＤゲート４５２から入力される信号が”Ｌ”レベルの場合、インバータ４８６から入力される信号を、出力端子４８−３に出力する。

ＮＡＮＤゲート４７９は、選択回路１３−７の出力信号端子１３２から出力された信号、選択回路１３−８の出力信号端子１３２から出力された信号、及び選択回路１３−９の出力信号端子１３２から出力される信号がインバータ４７２で反転された信号が入力される。また、ＮＡＮＤゲート４７９は、入力される３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８７に出力する。
インバータ４８７は、ＮＡＮＤゲート４７９から入力される信号を反転し、反転した信号をトランスファーゲート部４９−５に出力する。
トランスファーゲート部４９−５は、ＮＡＮＤゲート４５２から入力される信号が”Ｌ”レベルの場合、インバータ４８７から入力される信号を、出力端子４８−２に出力する。

ＮＡＮＤゲート４８０は、選択回路１３−７から１３−９の出力信号端子１３２から出力された信号が入力され、入力される３つの信号に対してＮＡＮＤ演算を行い、演算結果をインバータ４８８に出力する。
インバータ４８８は、ＮＡＮＤゲート４８０から入力される信号を反転し、反転した信号をトランスファーゲート部４９−６に出力する。
トランスファーゲート部４９−６は、ＮＡＮＤゲート４５２から入力される信号が”Ｌ”レベルの場合、インバータ４８８から入力される信号を出力端子４８−１に出力する。

以上の構成により、動作モード出力回路４は、動作モードデコーダ回路４６が選択回路１３の出力をデコードすることにより、選択回路１３−７から１３−９が有するヒューズ素子１３３が未切断状態の場合、あるいは、選択回路１３−７から１３−９が有するヒューズ素子１３３が切断状態の場合、出力端子４８−１からのみ”Ｈ”レベルの信号が出力され、出力端子４８−１に割当てられた動作モードが選択されることになる。

また、動作モード出力回路４は、動作モードデコーダ回路４６が選択回路１３の出力をデコードすることにより、選択回路１３−７、１３−８が有するヒューズ素子１３３が未切断状態、且つ、選択回路１３−９の有するヒューズ素子１３３が切断状態の場合、あるいは、選択回路１３−７、１３−８が有するヒューズ素子１３３が切断状態、且つ、選択回路１３−９の有するヒューズ素子１３３が未切断状態の場合、出力端子４８−２からのみ”Ｈ”レベルの信号が出力され、出力端子４８−２に割当てられた動作モードが選択されることになる。

また、動作モード出力回路４は、動作モードデコーダ回路４６が選択回路１３の出力をデコードすることにより、選択回路１３−７、１３−９が有するヒューズ素子１３３が未切断状態、且つ、選択回路１３−８の有するヒューズ素子１３３が切断状態の場合、あるいは、選択回路１３−７、１３−９が有するヒューズ素子１３３が切断状態、且つ、選択回路１３−８の有するヒューズ素子１３３が未切断状態の場合、出力端子４８−３からのみ”Ｈ”レベルの信号が出力され、出力端子４８−３に割当てられた動作モードが選択されることになる。

また、動作モード出力回路４は、動作モードデコーダ回路４６が選択回路１３の出力をデコードすることにより、選択回路１３−７が有するヒューズ素子１３３が未切断状態、且つ、選択回路１３−８、１３−９が有するヒューズ素子１３３が切断状態の場合、出力端子４８−４からのみ”Ｈ”レベルの信号が出力され、出力端子４８−４に割当てられた動作モードが選択されることになる。

また、動作モード出力回路４は、動作モードデコーダ回路４６が選択回路１３の出力をデコードすることにより、選択回路１３−７が有するヒューズ素子１３３が切断状態、且つ、選択回路１３−８、１３−９が有するヒューズ素子１３３が未切断状態の場合、出力端子４８−５からのみ”Ｈ”レベルの信号が出力され、出力端子４８−５に割当てられた動作モードが選択されることになる。なお、動作モード出力回路４において、選択されない動作モードを示す出力端子４８−１から４８−５は、”Ｌ”レベルの信号を出力する。

動作モード出力回路４は、ヒューズ素子１３３を３つ備えているため、選択可能な動作モードが８通りの選択が可能となる。また、選択対象となる動作モードが５通りと定めているので、差分の３つの選択肢を用いて、動作モードの再設定を行うことを可能にしている。
第２回目の動作モードの選択においては、出力端子４８−１から４８−３で示される動作モードである。このとき、出力端子４８−１で選択できる動作モードは、第１回目の動作モード選択に依存せず設定が可能であるので、最も選択される頻度が高い動作モードを割当てるとよい。また、出力端子４８−２、４８−３で選択する動作モードは、第１回目の動作モードの選択に依存するため、第１回目のヒューズ素子１３３の切断を考慮して、動作モードを割当てるとよい。

なお、第４実施形態において、動作モード出力回路４が選択する動作モード数は５つとしているが、動作モードデコーダにおける、選択回路１３−７から１３−９の出力信号の組合せに対して、３つの動作モードや４つの動作モードにして、２回目のヒューズ素子１３３の切断で選択できる動作モード数を増やしてもよい。

図１０は、第３実施形態の動作モード出力回路４をＳＤＲＡＭに適用した場合の動作モードの選択の一例である。出力端子４８−１にＳＤＲＡＭの４ビットごとの入出力動作を割当て、出力端子４８−２にＳＤＲＡＭの８ビットごとの入出力動作を割当て、出力端子４８−３にＳＤＲＡＭの１６ビットごとの入出力動作を割当て、出力端子４８−４にＤＤＲ（Double−Data−Rate）−ＳＤＲＡＭの４ビットごとの入出力動作を割当て、出力端子４８−５にＤＤＲ−ＳＤＲＡＭの８ビットごとの入出力動作を割当てている。ここでは、ＳＤＲＡＭの４ビットごとの動作モードが、高い頻度で選択される動作モードとして割当てがなされている。
選択回路１３−７、１３−８、１３−９の出力信号端子１３２から出力される信号の組合せに応じて、第１回目の動作モードの選択、及び第２回目の動作モードの選択の対応を示している。

以上、第１実施形態から第４実施形態の動作モード出力回路を半導体集積回路に用いることで、３つ以上の動作モードが選択でき、一旦ヒューズ素子の切断により動作モードを選択した後に、再び他のヒューズ素子を切断することで、任意の動作モードを選択することが可能となる。
このよう動作モード出力回路を用いることで、一度出荷用に動作モードを選択した後のシリコンウェハに在庫が発生した場合、再度ヒューズ素子の切断を行うことで、異なる動作モードを選択し、他の製品として出荷が可能になるため、在庫管理等の経済的コストの低減を図ることが可能となる。

なお、本発明に記載の第１の検出回路は、検出回路１２−３、１２−６に対応し、第２の検出回路は、検出回路１２−１、１２−２、１２−４、１２−５に対応する。また、本発明に記載の第１のインバータ及び第２のインバータは、インバータ１２３に対応する。また、本発明に記載の第１のＮＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ１２２に対応する。また、本発明に記載の第２のＮＭＯＳトランジスタ及び第４のトランジスタは、ＮＭＯＳトランジスタ１２１に対応する。

第１実施形態の動作モードセット部の回路構成を示す概略図である。 第１実施形態の選択回路の回路構成を示す概略図である。 第１実施形態の動作モード出力回路の回路構成を示す概略図である。 第２実施形態の動作モードセット部の回路構成を示す概略図である。 第２実施形態の選択回路の回路構成を示す概略図である。 第２実施形態の動作モード出力回路の回路構成を示す概略図である。 第３実施形態の動作モード出力回路の構成を示す概略図である。 第３実施形態の動作モード出力回路をＳＤＲＡＭに適用したときのモードの割当ての一例を示す図である。 第４実施形態の動作モード出力回路の構成を示す概略図である。 第４実施形態の動作モード出力回路をＳＤＲＡＭに適用したときのモードの割当ての一例を示す図である。

符号の説明

１、２、３、４…動作モード出力回路
１１、１１−１、１１−２、１１−３、１１−４…動作モードセット部
２１、２１−１、２１−２、２１−３、２１−４…動作モードセット部
１２、１２−１、１２−２、１２−３、１２−４、１２−５、１２−６…検出回路
１３、１３−１、１３−２、１３−３、１３−４、１３−５、１３−６、１３−７、１３−８、１３−９…選択回路
１８−１、１８−２、１８−３、１８−４…出力端子
２８−１、２８−２、２８−３、２８−４…出力端子
３８−１、３８−２、３８−３、３８−４…出力端子
４８−１、４８−２、４８−３、４８−４、４８−５…出力端子
２３、２３−１、２３−２、２３−３…選択回路
１４、１４ａ、１４ｂ，１４ｃ，１４ｄ，２４…動作モードセット選択回路
１６、３６、４６…動作モードデコーダ回路
２６…デコーダ回路
４８−１、４８−２、４８−３、４８−４…出力端子
１１５、１１６、１３３、２１７、２１８、２３４…ヒューズ素子
４９−１、４９−２、４９−３、４９−４、４９−５、４９−６…トランスファーゲート部

Claims (8)

1. ヒューズ素子、及び前記ヒューズ素子に接続され前記ヒューズ素子の未切断状態及び切断状態を検出し、検出した状態に応じた信号を出力する第１の検出回路を有する複数の選択回路と、
   前記複数の選択回路のそれぞれの出力信号に基づいて少なくとも３つ以上の異なる半導体集積回路の動作モード信号を選択的に出力する動作モードデコーダ回路と、
   を備えることを特徴とする動作モード出力回路。
2. 複数のヒューズ素子と、
   前記複数のヒューズ素子ごとに備えられ前記ヒューズ素子の未切断状態及び切断状態に応じて信号を出力する第２の検出回路と、
   前記第２の検出回路に接続され、入力される選択信号に応じて、前記第２の検出回路から入力される信号を出力するトランスファーゲートと、
   を有する複数の動作モードセット部と、
   前記複数の選択回路のそれぞれに接続され、前記複数の選択回路の出力信号に基づき、前記動作モードセット部の前記トランスファーゲートに前記選択信号を入力する動作モードセット選択回路と、
   を備え、
   前記動作モードデコーダ回路は、前記複数の動作モードセット部に接続され、前記動作モードセット選択回路が出力する選択信号により前記トランスファーゲートが出力する前記動作モードセット部の出力信号をデコードして、少なくとも３つ以上の異なる半導体集積回路の動作モード信号を選択的に出力する、
   ことを特徴とする請求項１に記載の動作モード出力回路。
3. 前記動作モードデコーダ回路は、複数のデコーダ回路から構成されており、
   前記複数のデコーダ回路のいずれか１つのデコーダ回路と、
   複数のヒューズ素子と、
   前記複数のヒューズ素子のそれぞれに接続され前記ヒューズ素子の未切断状態及び切断状態を検出して検出した状態に応じた信号を前記デコーダ回路に出力する複数の第２の検出回路と、
   前記デコーダ回路に接続され、入力される選択信号に応じて、前記デコーダ回路から入力される信号を出力するクロックドインバータと、
   を有する複数の動作モードセット部と、
   前記複数の選択回路に接続され、前記複数の選択回路それぞれから入力される信号をデコードして、デコード結果を前記複数の動作モードセット部のそれぞれの前記クロックドインバータに前記選択信号として出力する動作モードセット選択回路と、
   を備える、
   ことを特徴とする請求項１に記載の動作モード出力回路。
4. 前記動作モードデコーダ回路は、
   前記複数の選択回路に接続され、前記複数の選択回路の出力信号を入力とし、前記動作モードに複数の前記選択回路の出力信号の組合せを割当てて構成される、
   ことを特徴とする請求項1に記載の動作モード出力回路。
5. 前記動作モードデコーダ回路は、
   特定の前記選択回路の出力信号の値により、予め定めた前記動作モードのみが選択される信号を出力する、
   ことを特徴とする請求項１又は請求項４に記載の動作モード出力回路。
6. 前記第２の検出回路は、
   入力端が、状態を読み出す対象の前記ヒューズ素子の電源電圧を印加されている一端と異なる一端に接続され、出力端から当該ヒューズ素子の状態を出力する第１のインバータと、
   ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが前記インバータの出力端に接続される第１のＮＭＯＳトランジスタと、
   ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが初期化の信号が入力される初期化信号端子に接続される第２のＮＭＯＳトランジスタと、
   を備えることを特徴とする請求項２又は請求項３に記載の動作モード出力回路。
7. 前記第１の検出回路は、
   入力端が、状態を読み出す対象の前記ヒューズ素子の電源電圧を印加されている一端と異なる一端に接続され、出力端から当該ヒューズ素子の状態を出力する第２のインバータと、
   ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが前記インバータの出力端に接続される第３のＮＭＯＳトランジスタと、
   ソース及びドレインのいずれか一端が、前記インバータの入力端に接続され、ソース及びドレインの他端が、接地され、ゲートが初期化の信号が入力される初期化信号端子に接続される第４のＮＭＯＳトランジスタと、
   を備える、
   ことを特徴とする請求項１から請求項６のいずれか１項に記載の動作モード出力回路。
8. ヒューズ素子、及び前記ヒューズ素子に接続され前記ヒューズ素子の未切断状態及び切断状態を検出して検出した状態に応じた信号を出力する第１の検出回路を有する少なくとも２つ以上の選択回路と、
   前記複数の選択回路のそれぞれの出力信号に基づいて少なくとも３つ以上の半導体回路の動作モード信号を選択的に出力する動作モードデコーダ回路と、
   を備える動作モード出力回路、
   を具備することを特徴とする半導体集積回路。

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