JPH095393A - Ｉｃテストシステムのピンモニタ装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ＰＧ５０発生側の試験パターン５
２patに対して直接ＰＤＳ６０の出力端、即ちＤＵＴの
物理ピンに対応したレベルをモニタするピンモニタ機能
を付加する。 【構成】 ＰＤＳの入力端にＰＧからの試験パターン信
号側か、解析部側が与えるテスト信号かを切り替えるＰ
ＤＳ入力選択手段を設け、ＰＤＳ出力端のパターンデー
タを読みだしするＰＤＳ出力読みだし手段を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＰＧからの複数のパ
ターンデータを任意のデバイスピンに割り付けるＰＤＳ
を有するＩＣテストシステムにおいて、ＤＵＴの物理ピ
ンの論理レベルをモニタする装置に関する。

【０００２】

【従来の技術】図３は、ＰＤＳを有する従来のＩＣテス
トシステムの試験系統図である。構成は、ＰＧ５０と、
ＰＤＳ６０と、ＦＣ７０と、ＤＣ７５と、解析部８０
と、ＦＭ９０と、テストヘッド１００とで成る。

【０００３】ＰＧ５０（Pattern Generator）は、ＤＵ
Ｔのピンに印加するドライバ用パターンや、コンパレー
タ用期待値パターン等のデータ列の発生器であり、演算
により発生するメモリＩＣ試験用のＡＬＰＧ（algorith
mic pattern generator）やＰＧ５０内のメモリによる
パターンデータを出力する発生形態がある。この試験パ
ターン５２patをＰＤＳ６０とＦＭ９０に供給する。

【０００４】ＰＤＳ６０は、論理パターンデータを実際
の物理パターンデータに割り付けするものである。つま
り、ＤＵＴの各ドライバピンや、ＤＣ７５に供給する期
待値データを任意に割り当て可能なピンセレクタであ
る。これは、ＤＵＴ品種毎に初期設定して割り付けを行
う。この為に、図２のＰＤＳ６０部に示すように、ｎビ
ットパターン入力を受けて、このｎビットの何れかを選
択するｎto１のパターンセレクタ６２がｍチャンネルあ
って、各パターンセレクタ６２には個別に入力パターン
を選択するｍチャンネルのピンコントロール・レジスタ
６４がある。

【０００５】このＰＤＳによって、試験パターンは実際
のデバイスのピン番号を意識する事無く作成できる。ま
た、テストヘッド１００のＤＵＴと接続するＤＵＴボー
ドやパフォーマンス・ボード等がデバイス品種に依存し
ない共通的に使用可能な汎用性を持たせられるようにし
ている。

【０００６】ＦＣ７０（Format Contorol）は、ＰＤＳ
６０からの試験パターンデータとＴＧ（Timing Generat
or）からのタイミング用クロック信号を受けて、ＮＲＺ
やＲＺやＥＯＲ等の所望の波形に整形した後ＤＵＴに供
給する。ＤＣ７５（digital comparator）は、コンパレ
ータからの論理データと、ＰＧ５０側が発生する期待値
データと比較して、判定結果をＦＭ９０に供給する。

【０００７】ＦＭ（fail analysis memory：不良解析メ
モリ）９０は、ＰＧ５０の試験パターン５２patと、Ｄ
Ｃ７５からの比較結果７７outを受けて、フェイルが発
生したアドレス解析用のＡＦＭ９２部と、フェイル過程
解析用のＤＦＭ９４部で構成される。ＡＦＭ９２（addr
ess failure memory）は、ＰＧ５０からＤＵＴのアドレ
ス情報を受けて、ＤＵＴアドレス位置のフェイル情報を
格納するフェイル解析メモリであり、これを使ってフェ
イル・ビット・マップ表示等の解析を可能にしている。
ＤＦＭ９４（data fail memory）は、ファンクション・
テストの不良解析を行うフェイル解析メモリであって、
フェイル発生時のＡＬＰＧが発生した各種信号情報を格
納する。これは、任意のパターン数直前のパターン及び
任意のフェイル数に至る迄に発生したフェイルパターン
等の条件を任意に指定して格納可能な解析メモリであ
る。

【０００８】解析部８０は、デバイス試験実行中あるい
は実行後に、フェイル検出あるいは注目試験パターンに
おける各種情報を取り出しあるいは演算して求めた後、
結果を表示したり、他に供給するものである。ここの説
明では、評価用デバイスのフェイル発生等のデバック時
に主に使われる試験パターン５２patに対する物理ピン
のパターン情報取得に関する部分とする。

【０００９】ところで、従来の回路構成においては、Ｐ
Ｇ５０が発生した試験パターンに対して、ＰＤＳ６０の
出力端を読み出す回路手段は無かった。この為、解析部
８０では、ＤＵＴの各物理ピンに印加される印加パター
ンのレベル信号を得る手法は次の手順によってソフト的
演算手段により得ていた。

【００１０】ＰＤＳ６０のピンコントロール・レジスタ
６４は、ＤＵＴに対応して予め設定されているものとす
る。まず、ＤＦＭ９４を制御してＰＧ５０が発生する所
望の位置のパターン群の取り込み条件を設定して実行モ
ードであるフェイル・ストップ（failure stop）モー
ド、あるいはフェイル・ポーズ（fail pause）モード、
あるいはその他のモードを設定してＤＵＴ試験をスター
トさせる。やがて、試験実行により停止条件により試験
が中止／停止した時、ＤＦＭ９４には所定の試験パター
ンやフェイル情報が格納されている。

【００１１】この状態で、例えばフェイル発生時におけ
るＤＵＴの各物理ピンにおけるハイ／ローレベル状態を
モニタしようとした場合、ＰＧ５０の出力を制御する手
段、及びＰＤＳ６０の出力端を読み出す手段が無い為
に、ＤＵＴの各物理ピンの状態を得ることが出来ない。
この為解析部８０では、ソフト演算手段によりより求め
ている。即ち、ＤＦＭ９４から目的の試験パターン５２
pat情報を読みだし、ピンコントロール・レジスタ６４
を全設定値をｍ回読み出して、個々のピンコントロール
・レジスタ６４毎にどの入力試験パターン５２patのど
のビットが選択出力しているかを特定した後、そのビッ
トデータを対応するＤＵＴのピンのレベル状態として得
ている。これら読みだし動作はテスタバスを介して行わ
れる。上記説明のようにして、ＰＤＳ６０の論理／物理
変換機能をソフト的にエミュレーション演算してＤＵＴ
の各物理ピンの状態を得る手法としていた。

【００１２】

【発明が解決しようとする課題】上記説明のように、従
来の構成では、ＰＧ５０の出力を制御する手段、及びＰ
ＤＳ６０の出力端を読み出す手段が無い為に、ＰＤＳ６
０の機能をソフト的にエミュレーション演算してＤＵＴ
の各物理ピンの状態を得る必要があり、ＤＵＴに印加さ
れる試験パターンの解析に実用上の難点があった。そこ
で、本発明が解決しようとする課題は、ＰＧ５０発生側
の試験パターン５２patに対して直接ＰＤＳ６０の出力
端（即ちＤＵＴの物理ピン）に対応したレベルをモニタ
するピンモニタ機能を付加することを目的とする。

【００１３】

【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、ＰＤＳの入力端にＰＧからの試
験パターン信号側か、解析部側が与えるテスト信号かを
切り替えるＰＤＳ入力選択手段を設け、ＰＤＳ出力端の
パターンデータを読みだしするＰＤＳ出力読みだし手段
を設ける構成手段にする。これにより、ＰＧが発生する
論理パターン信号を、実際のＤＵＴの物理ピン番号に割
り付けられた信号レベルをモニタするピンモニタ機能を
実現する。

【００１４】ＰＤＳ入力選択手段としては、解析部８０
からの制御により、ＰＧ５０側の試験パターンか、設定
レジスタ２４側のテストデータかを選択してＰＤＳ６０
に供給するｎビット長の２to１のデータセレクタとした
セレクタ２２と、前記セレクタ２２に与えるテストデー
タを与えるｎビット長の設定レジスタ２４とで構成する
例がある。

【００１５】

【作用】ＰＤＳ入力選択手段２０は、任意のテストデー
タをＰＤＳ６０入力端に印加可能になる。ＰＤＳ出力読
みだし手段３０は、ＰＤＳ６０が物理ピンデータに変換
した結果データを読み出すことができる。これにより、
任意の論理試験パターンデータから、実際のＤＵＴの各
物理ピンに対する信号レベル情報としたピンモニタ機能
を実現できる。

【００１６】

【実施例】図１は、ピンモニタ機能を付加したＩＣテス
トシステムの試験系統図である。構成は、従来の構成に
対して、ＰＤＳ入力選択手段２０と、ＰＤＳ出力読みだ
し手段３０を追加した構成で成る。

【００１７】ＰＤＳ入力選択手段２０は、図２に示すピ
ンモニタ部の詳細構成図に示すように、ｎビット長の２
to１のセレクタ２２と、設定レジスタ２４とで成る。セ
レクタ２２は、解析部８０からの制御により、ＰＧ５０
側の試験パターンか、設定レジスタ２４側のテストデー
タかを選択してＰＤＳ６０に供給するｎビット長の２to
１のデータセレクタである。設定レジスタ２４は、解析
部８０からの制御により任意のテストデータを設定でき
るｎビット長のレジスタである。

【００１８】これにより解析部８０は、ＤＦＭ９４で格
納して得た目的の試験パターンデータを読み出し、設定
レジスタ２４にセットし、セレクタ２２を設定レジスタ
２４側に切り替えてＰＤＳ６０に目的のパターンを印加
し、ＰＤＳで物理ピンデータに変換した後のデータをＰ
ＤＳ出力読みだし手段３０で直接読み出すことができ
る。このように、比較的少ない回路を追加することによ
って、実際の試験パターンに対応したＤＵＴ各ピンの信
号レベルの状態を直接モニタするピンモニタを実現でき
る。

【００１９】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。Ｐ
ＤＳ入力選択手段２０は、解析部８０からの制御によ
り、任意のテストデータをＰＤＳ６０に印加可能にな
る。ＰＤＳ出力読みだし手段３０は、ＰＤＳ６０で物理
ピンデータに変換した後のデータを直接読み出すことが
できる。これにより、ＤＦＭ９４で得た任意の論理試験
パターンデータから、実際のＤＵＴの各物理ピンに対す
る信号レベル情報として得るピンモニタ機能を実現でき
試験パターンの解析に有効に利用できる。

【図面の簡単な説明】

【図１】本発明の、ピンモニタ機能を付加したＩＣテス
トシステムの試験系統図である。

【図２】本発明の、ピンモニタ部の詳細構成図である。

【図３】従来の、ＰＤＳを有するＩＣテストシステムの
試験系統図である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＰＧ（Pattern Generator）が発生する
   論理ピン番号の試験パターン信号を、実際のＤＵＴの物
   理ピン番号に割り付けるピンセレクタであるＰＤＳ（Pr
   ogramable Data Selector）を有するＩＣテストシステ
   ムにおいて、 ＰＤＳの入力端にＰＧからの試験パターン信号側か、解
   析部側が与えるテスト信号かを切り替えるＰＤＳ入力選
   択手段を設け、 ＰＤＳ出力端のパターンデータを読み出すＰＤＳ出力読
   みだし手段を設け、 以上を具備していることを特徴としたＩＣテストシステ
   ムのピンモニタ装置。
2. 【請求項２】 ＰＤＳ入力選択手段は、 解析部からの制御により、ＰＧ側の試験パターンか、設
   定レジスタ側のテストデータかを選択してＰＤＳに供給
   するｎビット長の２to１のデータセレクタとしたセレク
   タ（２２）と、 前記セレクタ（２２）に与えるテストデータを与えるｎ
   ビット長の設定レジスタ（２４）と、 以上を具備していることを特徴とした請求項１記載のＩ
   Ｃテストシステムのピンモニタ装置。