JP2001527261A - 試験シーケンス最適化手段を有するメモリ試験システムとその操作方法 - Google Patents

試験シーケンス最適化手段を有するメモリ試験システムとその操作方法

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JP2001527261A JP2000506533A JP2000506533A JP2001527261A JP 2001527261 A JP2001527261 A JP 2001527261A JP 2000506533 A JP2000506533 A JP 2000506533A JP 2000506533 A JP2000506533 A JP 2000506533A JP 2001527261 A JP2001527261 A JP 2001527261A
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ニコラエヴナ ムスタフィナ、エカテリーナ
ロジャー デアス、アレクサンダー
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ニコラエヴナ ムスタフィナ、エカテリーナ
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  • Techniques For Improving Reliability Of Storages (AREA)
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Abstract

(57)【要約】 本発明は、各試験、試験セグメントまたは試験グループの後にＤＵＴの新たな故障ビットマップを生成し、こうしたビットマップにおける変化または差異を自動的に相関させ、相関手段によって取得された情報を使用して試験シーケンスを修正し、試験シーケンスの実行時間を減少させる手段を備えた、メモリ装置を試験するための試験装置に関する。試験シーケンスを修正して試験時間を短縮する方法は、最大の性能効率ベクトルを有する第１の試験を選択し、先に選択された試験に関連して最低範囲の冗長性を有する各後続試験を順次付加することによって実行される。

Description

【発明の詳細な説明】
【０００１】 [技術分野] 本発明は、試験装置によって個々の欠陥レベルで生成される試験結果に従って
試験の特徴を最適化する手段を使用する、メモリ装置を試験するための試験装置
に関する。
【０００２】 本発明は特に、半導体メモリをウェーハプローブ段階で、或いはパッケージ化
された部品として試験するための試験装置に適用可能である。
【０００３】 半導体産業においては、典型的には直径が４乃至８インチであるシリコンウェ
ーハ上に典型的には１ウェーハ当たり４００個のダイを使用して装置が加工され
る。これらの装置は、ダイを駆動し応答を測定する自動化された試験装置（ＡＴ
Ｅ）を使用して試験される。試験後はウェーハが鋸引きされ、良質のダイがパッ
ケージされ、燃き付けされ、再度試験される。
【０００４】 試験の時間、範囲及びプロフィールは、メモリのメーカーにとっては重大な競
合因子である。従ってメーカーは、試験時間を短縮し、試験範囲を拡大し、プロ
フィールを描いて最早停止を達成する方法を探っている。
【０００５】 新たなメモリ設計が生成されると、技術的な試験セットを実行して当該新規装
置の特徴が決定される。これが終了すると、製造の試験セットが行われる。これ
は、典型的には技術試験よりも５０％乃至９５％短い。この短縮は、各試験にお
ける不合格数の解析及びビンプロフィールの生成（特定の試験に不合格となった
メモリまたは特定範囲の欠陥を有するメモリは、ビンにソートされる）によって
達成される。装置が製造段階に入れば、同じくビンデータを使用して試験時間の
さらなる短縮及びプロフィールの改良が行われる。
【０００６】 ビンデータを使用する試験結果の解析、即ち各試験毎に発見される欠陥数のみ
の認識には、高度の慎重さが要求される。オペレータは、試運転の間に欠陥計数
の成長を監視し、次いで各試験が発見する新たな欠陥数を決定するための試験を
再指令しなければならない。
【０００７】 「テスタにおけるアルゴリズム的パターン生成」（ＩＢＭ技術開示会報、第３
２刊第６Ａ号、１９８９年１１月、７６−７９頁）によれば、メモリの試験シス
テムは、テスタと、試験中に発見される欠陥に関するデータを取得するための手
段と、最適化されたデータに従って試験シーケンスを修正するための手段とを備
えている。但し、最適化の手段及び基準については詳述されていない。例えば試
験数７０の典型的なシーケンスにおいては、こうして単に各試験の一意性を計算
するだけで、装置動作に関する楽観的想定が与えられている場合であっても、７
０2または４９００回もの試運転が必要であることは理解されなければならない 。さらに、工程が変更されれば、最適化作業を繰り返さなければならない。
【０００８】 ＥＰ−Ａ−０５０３６５６には、１シーケンスにおける複数の試験によって発
見される欠陥に関してデータを取得すること、及び回路の論理状態に関する情報
を使用してシーケンスを修正し、試験時間を短縮すること、を含む試験パターン
装置及び試験シーケンス最適化手段の操作方法が記述されている。
【０００９】 先行する連続走査ベクトルの一部が欠陥の存在を指示すると、後続の連続走査
ベクトルの対応部分は欠陥の存在を指示しないような、試験ベクトルのシーケン
スを処理中のメモリ装置に適用して電子回路を試験する方法（米国特許第４，７
２８，８８３号）は周知である。従って、過剰な情報を回避することによって試
験時間が短縮される。しかしながら、本周知方法は取得されるシーケンスの最適
化については呈示していない。
【００１０】 米国特許第４，８７５，００２号には、半導体ウェーハの試験方法が記述され
ている。本方法によれば、試験時間の改善は、最も高い欠陥検出の確率を有する
試験を最初に実行して試験段階数を低減させるような方法で各チップに対する試
験シーケンスを変更することにより行われる。しかしながら本周知方法は、１ロ
ット内の複数のウェーハ及び１ウェーハ内の複数の隣接するチップが類似した特
性であるという仮定に基づいたものである点で蓋然性を欠き、誤った結果をもた
らす可能性がある。本周知方法によれば、欠陥を有するチップまたはウェーハは
故障ビットマップを解析せずに不合格とされるため、個々のセルレベルにおける
各試験の性能は不明である。
【００１１】 本発明の優位点は、故障ビットマップデータを使用して試験パターンシーケン
スの最適化に適用範囲を最大化させる情報を時間の関数として生成することによ
り、自己の試験シーケンスを自動的に最適化させるＡＴＥシステムの能力にある
。ビットマップ全体の解析は時間のかかる作業であって試験時間を増大させかね
ないもののように思われがちであるが、以下で詳述される発見的基準を利用する
試験シーケンス最適化のための提案手段を使用すれば、最終的な試験効率は改善
され、合計試験時間は低減される。
【００１２】 本発明の開示においては、ビットマップの故障データは、故障ビットマップ内
に包含され、試験中に発見される欠陥に関する情報及びその欠陥が発生したアド
レスに関する情報を備えたデータであることは認識されるであろう。
【００１３】 本発明の目的の１つは、その試験パターンを最適化し、従来は多数の試運転及
び多大な人的介入及び解釈を必要としたパターン及び試験中の装置（ＤＵＴ）双
方に関する情報を呈示するＡＴＥシステムのための手段を提供することにある。
【００１４】 本発明の実体は、各試験、試験セグメントまたは試験グループの後にＤＵＴの
新たな故障ビットマップを生成し、これらのビットマップの変化または差異を自
動的に相関させ、相関手段によって取得された情報を使用して試験シーケンスを
修正する手段を供給された試験システムである。代替として、機器のオペレータ
に、ＡＴＥ制御、パターンまたはタイミングシステムに手動或いは自動的に組込
む改善が通告される場合もある。
【００１５】 このように、本発明は、試験パターンのシーケンスにおける各試験を実行する
ための試験手段と、シーケンスにおける各試験、各試験セグメントまたは試験グ
ループについて故障ビットマップを取得するための手段であって、当該故障ビッ
トマップが欠陥セルの欠陥及びアドレスに関する情報を含む手段と、試験中にビ
ットマップの故障データを累積するための手段と、故障ビットマップを相関させ
て各欠陥メモリセルを発見した特定の試験パターンを同定し、かつ試験シーケン
スの範囲を当該試験シーケンスにおける少なくとも１つの試験パターンによって
検出される異なる欠陥メモリセルのアドレスセットとして決定するための手段と
、取得された相関データを使用して当該試験シーケンスを自動的に修正する、或
いは修正させることにより試験シーケンスの実行時間を低減させるための試験シ
ーケンス最適化手段とを備えた、ハードウェア及びソフトウェア双方の組み合わ
せによるメモリ試験システムである。試験手段におけるハードウェアとコンピュ
ータ内のハードウェア間では、任意の機能が移動可能である。
【００１６】 本発明の開示においては、セルはビットマップに記憶される好適には１バイナ
リビットのアドレス可能な最小単位であるが、特定の試験モードにおけるＤＵＴ
の場合はセルサイズは１ビットより大きいこともあり、或いはセルは特定のアド
レスまたはアドレスウィンドウにおけるＤＵＴの全データ（ＤＱ）平面上での論
理演算を表す場合もあることは認識されるであろう。
【００１７】 本発明によれば、欠陥グループは、シーケンス内の各試験について故障ビット
マップを記憶するシステム能力に起因してシステム内に記憶されることが可能な
試験ベクトルを使用して解析される。従って試験ベクトルは、試験中のメモリ装
置ロットにおいて少なくとも１つの欠陥セルを発見する試験パターンシーケンス
のサブセットである。試験ベクトルは、試験の欠陥範囲と試験に要する時間との
関数である試験性能によって特徴づけることができる。性能の最大効率は、所定
期間内の試験の最大欠陥範囲、または異なる試験に対応する故障ビットマップの
相関に基づいて評価された所定の欠陥範囲に要する最短時間に対応する。
【００１８】 他の態様によれば、本発明は、シーケンス内の複数の試験によって発見された
欠陥に関するビットマップデータを取得する段階と、最大性能効率のベクトルを
有する第１の試験を選択し、先に選択された試験に関連して最低範囲の冗長性を
有する各後続試験を順次加えることによってシーケンスを修正し、試験時間を短
縮する段階とを含む試験シーケンス最適化手段の操作方法である。
【００１９】 次に、本発明をより良く理解し、かつ本発明の実行方法を示すために、添付の
図面を例示的に、一般性を失うことなく参照していく。
【００２０】 以下、例示的な実施形態によって、一般性を失うことなく本発明について説明
する。 図１は、本発明によるメモリ試験システムのブロック図であり、エラー捕捉Ｒ
ＡＭ３の形式である故障ビットマップ能力と、好適にはビットマップ圧縮手段５
を供給された欠陥データ取得用のテスタインタフェース４と、通常の形式或いは
圧縮された形式の何れかでビットマップを記憶するためのビットマップデータベ
ース６と、相関による情報をディスプレイするコンピュータ９に接続されたシー
ケンス最適化手段８及び取得されたシーケンスを累積する試験シーケンス記憶手
段１０を有する相関手段７とで構成される試験手段２によって試験されるＤＵＴ
１が示されている。
【００２１】 テスタ制御器１１で制御される試験手段２は、シーケンス内の各試験を実行し
、各試験または各試験セグメントもしくは各試験グループについてエラー捕捉Ｒ
ＡＭ３により故障ビットマップが取得される。
【００２２】 図２−図１２には、エラー捕捉ＲＡＭ３の詳細例が示されている。ここでは、
ＳＲＡＭ（スタティックランダムアクセス記憶装置）を使用してＦＩＦＯがエミ
ュレートされ、故障アドレス、故障のあるデータビット及び他のパラメータが記
憶される。
【００２３】 これらの図面において、図２はローカルバスの接続を示し、図３は故障データ
の接続を示し、図４は後続の故障データの読み返し及び幾つかの内部レジスタの
構成のためのローカルバスバッファを示している。
【００２４】 図５は、ローカルバス用の適正なハンドシェイクシーケンスを供給するための
ローカルバスインタフェース及び故障制御を示している。
【００２５】 図６は、ローカルバスを介した試験モードの書込みのための故障データマルチ
プレクサ、及び未使用のＤＵＴデータ回線をマスクするための故障マスキング論
理を示している。
【００２６】 図７は故障メモリのアドレスバッファを示し、図８は各メモリバンクの個別バ
ッファを供給するための故障メモリデータバッファを示している。
【００２７】 図９は故障メモリのパートＡを示し、図１０は故障メモリのパートＢを示し、
図１１は故障メモリのパートＣを示している。これらは、試験に関する故障情報
を記憶するための主要な故障記憶装置である。
【００２８】 図１２は、試験手段が使用する座標アドレスを取得するための故障アドレス及
び制御の接続を示している。
【００２９】 図２〜図１２が示すエラー捕捉ＲＡＭにおけるＣＭＯＳプログラム可能論理回
路（ＣＰＬＤ）のためのＶＨＤＬハードウェアの記述は、付属書類１に示されて
いる（１９〜３９頁参照）。
【００３０】 ＶＨＤＬの記述（超高速集積回路ハードウェア記述言語）は、電子ハードウェ
ア設計者によって回路の機能及び構造の表示に一般に使用される電子論理回路の
業界全体に通用する記述方法を採用している（「ＩＥＥＥ規格ＶＨＤＬ言語参照
マニュアル、規格１０７６−１９８７」ＩＥＥＥ、ニューヨーク、１９８８年、
「ＩＥＥＥ規格ＶＨＤＬ言語参照マニュアル、規格１０７６−１９９３」ＩＥＥ
Ｅ、ニューヨーク、１９９４年等参照）。ＶＨＤＬリストによって記述される装
置は、シノシス社、ケイデンス及びコンパスデザイン・オートメーションが供給
するもの等の市販されている任意の広範な標準的パッケージを使用して、論理合
成によって製造される。
【００３１】 付属書類は、オーバーラップ（冗長性）、合計試験時間及び試験範囲のランプ
を最小にする自動試験パターン最適化手段のオペレーションの例である実施形態
を形成している。最適化の結果は、メモリテスタの試験パターンシーケンスを修
正すること、或いはそれを修正せしめる結果を排除することにある。
【００３２】 この例示的実施形態の拡張は、相関されたデータを自動化された解析ツールに
接続して、特定の試験によって同定された故障の理由を幾何学的、タイプ、処理
または電気的レベルで決定することである。
【００３３】 エラー捕捉ＲＡＭを供給するＦＩＦＯの使用の代替としては、アドレス故障デ
ータ及び故障を有するデータビット及びＤＵＴ（試験中のメモリ装置）のリスト
を包含するメモリ試験システム、他の任意のレジスタまたは内容アドレス可能記
憶装置またはＦＩＬＯ（先入れ後出し記憶装置）またはＲＡＭ（ランダムアクセ
ス記憶装置）がある。
【００３４】 故障が発見されると、或いは各試験パターンが実行された後は、故障記憶装置
が好適には圧縮された状態でビットマップコンプレッサ５を介してビットマップ
データベース６へとダウンロードされる。ビットマップデータベース６は、試験
の間にビットマップ故障データを累積し、様々な試験シーケンスについてこれを
記憶する。このデータは次いで、相関手段７によって使用される。この相関手段
の基本的な機能は、故障アドレスを相関させてセル内に各故障を発見した特定の
試験セットを同定することにある。相関手段７は、解析用ハードウェアまたはソ
フトウェアを使用して各ビットマップを相関させ、個々のセルレベルにおける各
試験または試験セグメントもしくは試験グループの性能を決定する。この場合の
セルは、ビットマップ内に記憶されたアドレス可能な最小単位である。
【００３５】 相関手段７は、ＡＳＩＣとして、或いは個々の故障マップがダウンロードされ
るコンピュータ上で作動するソフトウェアプログラムとして実行されることが可
能である。本コンピュータまたはＡＳＩＣは好適には、例えばデータをブロック
符号化して形成される第２圧縮レベルで同一の欠陥セルパターンを共有する領域
の２コーナーを記憶すること等によって、累積されたデータを圧縮されたフォー
マットで保持する。好適には、故障ビットマップデータを圧縮された形式で取得
するためには、１９９８年５月１４日発行のＷＯ９８／２０４９７（１９９７年
１１月７日出願のＰＣＴ／ＧＢ９７／０３００７）に記述されているような圧縮
手段、或いは他の任意の適正な圧縮手段を使用することができる。
【００３６】 本例示的実施形態においては、セルサイズは１メモリビット、或いはＤＵＴに
おける記憶ビット総数の１０００分の１を下回る複数ビットとすることが可能で
ある。
【００３７】 幾つかの試験条件の下では、ＤＵＴは、故障が存在する、或いは平面の内容が
所定のアドレスウィンドウ内で相違するＤＵＴの全データ（ＤＱ）平面上で論理
オペレーションを実行する。本発明は、実数１及び０によるデータを使用する代
わりに、この置換されたデータについて解析を実行することができる。
【００３８】 相関関数はまた、直接的または間接的に接続された複数のメモリ試験システム
からのデータに適用することが可能であり、前記性能データまたは個々のセル故
障マップには、試験システムまたは異なる試験もしくは異なる試験条件或いは異
なるタイミングセットの性能の差異を同定することを目的として相互相関関数が
適用される。
【００３９】 相関手段７（または結果相関器）における累積されたデータの相関が終わると
、試験または試験性能は試験シーケンス最適化手段８において自動的に最適化さ
れることが可能であり、試験パターンシーケンスを修正する、或いは修正させる
ことによって試験時間が短縮される。この試験パターンシステムはメモリテスタ
２に供給され、及び／またはコンピュータのディスプレイ９に表示される。
【００４０】 試験時間を短縮するための試験シーケンスの修正方法は、最大性能効率のベク
トルを有する第１の試験を選択し、先に選択された試験に関連して最低範囲の冗
長性を有する各後続試験を順次加えることによって実行される。 最適化処理手順においては、以下の定義が使用される。 入力
【００４１】 最適化手順の入力は、以下のような要素によって表示することができる。 ｎ−メモリ装置の試験のために実行される原初の試験シーケンスに含まれる試
験パターン数。 Ａ＝（ａ1，ａ2，．．．，ａn）−試験パターンの原初のシーケンス。但し、 ａiは試験パターンの原初のシーケンスＡからの単一の試験パターンを表す。シ ーケンスＡの試験パターン順ａi．．．ａnは重要である。 Ｔ＝（ｔ1，ｔ2，．．．，ｔn）−試験パターン持続時間のアレイセット。但 し、ｔiは試験パターンａiの秒単位の持続時間を表す。 ＴA−試験シーケンスＡの合計実行時間。即ち、各試験時間の合計＝Σｔi。 出力 範囲（Ａ）−試験シーケンスＡによって検出される、即ちシーケンスＡに含ま
れる少なくとも１つの試験パターンによって発見される、メモリ装置のバッチ上
の異なる欠陥メモリアドレスセット。 最適化アルゴリズムの出力は、以下のように表示することができる。 Ｂ＝（ｂ1，ｂ2，．．．，ｂm）−メモリ装置のバッチ上で実行される試験の 最適化されたシーケンス。ここで、ｂiは原初の試験シーケンスＡからの単一の 試験パターンであり、換言すれば、Ｂは、以下の条件を仮定した場合のサブセッ
トＡの転置である。 条件１．範囲（Ａ）＝範囲（Ｂ）。即ち、最適化されたシーケンスＢによって
発見されるバッチ上の欠陥メモリアドレスセットは、初期の試験シーケンスＡの
適正セットと同一でなければならない。 条件２．ＴA≦ＴB（即ち、ｍ≦ｎ）。ここで、ｍはシーケンスＢにおける試験
パターン数。即ち、最適化されたシーケンスの実行時間は、原初のシーケンスの
実行時間よりも短くなければならない。 数学用語では、上述のような問題は、周知の巡回セールスマン問題の一般化で
あるＮＰ−完備な問題の等級にあることが分かる（ここで、「ＮＰ」は非決定論
的多項式である）。従って、最適解の発見には指数関数的時間がかかることから
、こうした問題を最適に解く多項式アルゴリズムが存在するとは思えない。よっ
て、この問題を解く手順の実際的な実施形態は、発見的方法を適用して近似最適
解を発見しようとする。
【００４２】 図１３の例示的実施形態は、以下の方法を下記のように適用する。 以下の定義を導入する。 Ｓ−原初の試験シーケンスＡのサブシーケンス。 Ｉ（Ｓ，ａi）−範囲（Ｓ）∩範囲（ａi）。ここで、ａiは原初のシーケンス Ａからの試験パターンを表す。即ちＩは、試験パターンＡのサブシーケンス及び
試験パターンａiのメモリアドレスセットの交点である。 Ｒ−冗長係数。ここで、Ｒ＝Ｉ／ｔaは、試験の単位時間内に実行される冗長 作業の量を表す係数である。
【００４３】 発見的手順が意味するものは、以下の通りである。本手順は、各最適化段階に
おける次の試験パターンを最小の冗長係数Ｒを有するものとして選択することに
より、試験の合計時間を最短にする。各最適化段階において、発見的方法は、最
適化されたシーケンスに含まれない各試験パターンの冗長係数を発見し、最適化
されたシーケンスに付加される試験パターンを最小の冗長係数を有するものとし
て選択する、即ち最適化されたシーケンスに最小の冗長時間を付加するものを選
択することを含意している。
【００４４】 本手順は、最終的な最適化されたシーケンスＢに包含する第１の試験を選択し
、次いで最小の冗長係数を有する１つの試験を各反復に付加する。第１の試験と
しては、最大効率の試験、即ち最大範囲（ａi）／ｔiを有する試験が選択される
。使用アルゴリズムは、分岐限定法である。
【００４５】 最適化手順は、以下の通りに行われる。 追加データ構造を導入する。 Ｄ−廃棄された試験セットＤ（ｉ）∈｛０，１｝。即ち、本手順によって不合
格となり、最適化された試験シーケンスから除外された試験パターンのリスト。
本セットは、最適化段階毎に更新される。 Ｉ＝（Ｉ1，Ｉ2，．．．，Ｉn）−交差アレイＩiはＩ（Ｂ，ａi）を表す。但 し、Ｉは上述の通り。 Ｒmin−Ｒiの最小値。 段階１． Ｂ＝φ。最適化されたシーケンスＢを空状態に設定する。 段階２． 原シーケンスＡからの各試験パターンについて、最大の係数、即ち範囲（ａi ）／ｔiを有する試験ａiを発見する。発見された試験パターンａiを最適化され たシーケンスＢに付加する。 段階３． （範囲（Ｂ）＝範囲（Ａ））であれば、段階９に進む。 開始。 段階４． 初期化Ｉ＝０，Ｒmin＝∞。 段階５． ／／交差を発見する。 （ｉ＝０，ｉ＜ｎ，ｉ＋＋）について、 開始。 （（ａi∈Ｂ）及び（ａi∈Ｄ））であれば、Ｉiを計数する。 終了。 最適化されたシーケンスＢに含まれず、先の最適化段階で廃棄された試験セッ
トＤiの中に含まれない各試験パターンについて、Ｉiを計算する。 段階６． ／／無用な試験を廃棄する。 （ｉ＝０，ｉ＜ｎ，ｉ＋＋）について、 開始。 （Ｉi＝範囲（ａi））であれば、ａiをＤに付加する。 終了。 その交差範囲と同一の範囲を有する各試験は、廃棄される試験セットに包含す
る。 段階７． ／／最小の交差を発見する。 ｊ＝１：Ｒi＜Ｒk ∀k∈１．．ｎ。 最適化されたシーケンスの中に含まれない各試験について冗長係数を計算し、
最小の冗長係数を有する試験パターンを選択する。 段階８． 選択された試験パターンを最適化されたシーケンスに付加する。 ／試験をＢに付加する。 ａiをＢに付加する。 終了。 最適化されたシーケンスＢの範囲が原シーケンスの範囲に等しい場合、段階９
に進む。 段階９． 試験パターンがＢであれば、最終の最適化されたシーケンスの最適化を完了す
る。 本発明によれば、提案された手順は以下のように修正することができる。但し
、ＳはＡのサブシーケンス、Ｄ（Ｓ，ａi）は範囲（Ｓ）＼範囲（ａi）、ａiは 試験ｉであり、Ｍは最大範囲係数Ｍ＝Ｄ／Ｔa、即ち本係数は単位時間に実行さ れる有効作業量を表している。
【００４６】 本手順は、最短の試験時間で試験シーケンスの各構成段階において範囲を最大
化しようとする（即ち、次の試験は最大の範囲係数Ｄで行なう）。本手順は、最
終的な最適化されたシーケンスＢに包含する第１の試験を選択し、次いで反復毎
に最大の範囲係数を有する１つの試験を付加する。この場合も、例示的実施形態
において分岐限定アルゴリズムが使用される。
【００４７】 提案方法のさらに他の修正は、以下のような最適試験シーケンスを取得するた
めの段階を含んでいる。 − 各試験持続時間を欠陥グループ数で除算し、短縮された持続時間を生成す
る段階。これは、各追加試験に包含される。 − 同一のビット量を有するベクトルをグループに分類し、まずより少数の試
験を含むベクトルを、次いでより多数の試験を有するベクトルを網羅する段階。 − ベクトルリストを走査する段階（リストは一度だけ走査し、結果ベクトル
を構築する）。 − 過分を点検し、最長の無用な試験を除去する段階（本アルゴリズムの発見
的方法は、冗長性を完全には回避させ得ない。冗長性を減少させるために、結果
から除外できる試験がないか点検し、最長時間の試験を除外する）。 − 結果をパラメータ「ベクトル」に複写する段階（各セルが、試験が含まれ
ていなかった場合は０、本試験及び先行する全試験を含めた後であれば包含され
た欠陥の比率、の何れかを包含するような特定のアレイを構築する）。
【００４８】 本例示的実施形態には、分岐限定方法が使用される。 早期停止 最適化手順は、最終的な最適化されたシーケンスの範囲が原初のシーケンス範
囲（第１の例における原初のシーケンス範囲に等しい）の一定の割合を達成した
時点で最適化処理が完了したと見なされるように修正することもできる。この場
合、手順の完了度を表す係数は追加的なパラメトリックアルゴリズムである。
【００４９】 上述の説明及び図は、例示的な実施形態に過ぎず、上述の実施形態には本発明
の範囲内で様々な修正を実行可能であることは認識されるであろう。
【図面の簡単な説明】
【図１】 本発明による試験シーケンス最適化のための手段を備えたメモリ試験システム
を示すブロック図である。
【図２】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図３】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図４】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図５】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図６】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図７】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図８】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図９】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図１０】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図１１】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図１２】 故障のあるアドレス及びデータビットを高速でダウンロードする能力を有する
ＦＩＦＯ（先入れ先出し式メモリ）型構造を使用するメモリテスタのための高速
エラー捕捉ラムを示している。
【図１３】 ビットマップからの試験結果の相関を実行するためのシーケンス最適化手段の
作動フローチャートを示している。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ (72)発明者 デアス、アレクサンダー ロジャー イギリス イーエイチ 22 １ ジェイダ ブリュー、エジンバラ ダルキース、エス クビュー グローブ ８ Ｆターム(参考） 2G032 AA07 AC04 AE09 AE10 AE11 AF01 5L106 DD22 DD23 DD24 DD25 DD26 9A001 BB03 HH34 JJ06 JJ45 LL08

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルを備えるメモリ装置を試験するためのメモ
    リ試験システムであって、当該セルは当該メモリ装置におけるアドレス可能な最
    小単位であり、本メモリ試験システムは、試験パターンのシーケンスにおける各
    試験を実行するための手段と、試験中に発見された欠陥に関するデータを取得す
    るための手段と、前記データに従って試験シーケンスを修正するための手段とで
    構成され、 欠陥データを取得するための手段は、 シーケンスにおける各試験、試験セグメントまたは試験グループについて故障
    ビットマップを取得するための手段を備え、当該故障ビットマップは欠陥セルの
    欠陥及びアドレスに関する情報を備え、 試験中にビットマップの故障データを累積するための手段と、 故障ビットマップを相関させて、各欠陥メモリセルを発見した特定の試験パタ
    ーンを同定し、かつ試験シーケンスの範囲を試験シーケンスにおける少なくとも
    １つの試験パターンによって検出される異なる欠陥メモリセルのアドレスセット
    として決定するための手段とを備え、 前記データに従って試験シーケンスを修正するための手段は、取得された相関
    データを使用して試験シーケンスを自動的に修正する、または修正させることに
    より試験シーケンスの実行時間を減少させるための試験シーケンス最適化手段を
    備えるメモリ試験システム。
  2. 【請求項２】 前記試験シーケンス最適化手段は、最少時間で最大範囲を有
    する第１の試験を選択し、先に選択された試験に関連して最低範囲の冗長性を有
    する各後続試験を順次付加する請求項１記載のメモリ試験システム。
  3. 【請求項３】 前記試験シーケンス最適化手段は、最少時間で最大範囲を有
    する第１の試験を選択し、最大範囲の係数を有する各後続試験を順次付加する請
    求項１記載のメモリ試験システム。
  4. 【請求項４】 前記故障ビットマップデータは累積される前に圧縮される請
    求項１乃至３の何れかに記載のメモリ試験システム。
  5. 【請求項５】 前記セルのサイズは１ビット或いはＤＵＴにおける記憶ビッ
    ト総数の１０００分の１を下回る複数ビットである請求項１乃至４の何れかに記
    載のメモリ試験システム。
  6. 【請求項６】 前記セルは、特定のアドレスまたはアドレスウィンドウにお
    いて、ＤＵＴの全データ（ＤＱ）平面上に論理オペレーションを表示する請求項
    １乃至５の何れかに記載のメモリ試験システム。
  7. 【請求項７】 前記相関手段はＡＳＩＣ（特定用途向け集積回路）として実
    行される請求項１乃至６の何れかに記載のメモリ試験システム。
  8. 【請求項８】 前記相関手段は、各試験または試験セグメントもしくは試験
    グループのビットマップ故障データを使用して、特定の試験によって同定された
    故障の原因を幾何学的、タイプ的、処理または電気的レベルで決定する請求項１
    乃至７の何れかに記載のメモリ試験システム。
  9. 【請求項９】 前記故障データは、アドレス故障データ及び故障を有するデ
    ータビット及びＤＵＴのリストを包含する、シフトレジスタまたは内容アドレス
    可能レジスタもしくはＦＩＦＯ（先入れ先出し）またはＦＩＬＯ（先入れ後出し
    ）またはＲＡＭ（ランダムアクセスメモリ）から選択された手段を介して試験手
    段から送信される請求項１乃至８の何れかに記載のメモリ試験システム。
  10. 【請求項１０】 前記性能データまたは個々のセル故障ビットマップに試験
    システムまたは異なる試験もしくは異なる試験条件或いは異なるタイミングセッ
    トの性能の差異の同定を目的として相互相関関数が適用されるように、直接的或
    いは間接的に接続された請求項１記載の複数のメモリ試験システム。
  11. 【請求項１１】 試験シーケンス最適化手段の作動方法であって、 シーケンスにおける複数の試験によって発見された欠陥に関するデータを取得
    する段階と、 シーケンスを修正して、最大の性能効率ベクトルを有する第１の試験を選択し
    、最低範囲の冗長性を有する各後続試験を順次付加することによって試験時間を
    短縮させる段階とを含む作動方法。
  12. 【請求項１２】 性能効率は、シーケンスにおける各試験、試験セグメント
    または試験グループの故障ビットマップデータに基づいて欠陥範囲を決定するこ
    とによって推定され、当該故障ビットマップは欠陥セルの欠陥及びアドレスに関
    する情報を含む請求項１１記載の作動方法。
  13. 【請求項１３】 前記故障ビットマップは相関され、各欠陥メモリセルを発
    見した特定の試験パターンが同定される請求項１２記載の作動方法。
  14. 【請求項１４】 各試験持続時間を各追加試験によって包含された欠陥グル
    ープ数で除算することによって短縮された試験持続時間を生成する段階と、 試験パターンシーケンスを同一のビット量を有するグループに分類して、まず
    より少数の試験を含むベクトルを、次いでより多数の試験を有するベクトルを網
    羅する段階と、 ベクトルリストを１度だけ走査して、結果ベクトルを構築する段階と、 冗長性を点検し、発見的アルゴリズムを使用して最長時間を有する試験を除去
    し、冗長性を低減させる段階と、 全てのセルが、試験が含まれていなかった場合は０、本試験及び先行する全試
    験を含んだ後であれば欠陥の比率、の何れかを含むような特定のアレイを生成す
    ることによって、結果をパラメータベクトルに複写する段階と、をさらに含む請
    求項１０乃至１３の何れかに記載の作動方法。
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