KR100989084B1 - 제어 장치 - Google Patents

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KR100989084B1
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요시토 사메다
아키라 사와다
준 다케하라
고우이치 다케네
히로유키 니시카와
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가부시끼가이샤 도시바
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Abstract

동작 중에서도 자신에 대한 바운더리 스캔 테스트가 가능하며, 문제가 있는 부분을 자가 복구할 수 있는 오퍼레이터 내에 프로세서 코어들을 포함하는 제어 장치에 있어서, 오퍼레이터(2)는 바운더리 스캔 버스(12)에 접속되면서 서로 간에 시분할 방식으로 바운더리 스캔 테스트함으로써 상대방 프로세서 코어의 이상 여부를 상호 진단하도록 구성된 복수의 프로세서 코어(2a, 2b)를 포함한다.
바운더리 스캔 테스트(boundary scan test), 오퍼레이터, 프로세서 코어

Description

제어 장치{CONTROL APPARATUS}
본 발명은 제강공장(steel-making plant) 또는 석유화학공장(petrochemical plant) 등에서의 공정을 제어하기 위한 제어 장치, 특히 프로세서 코어가 설치되고 바운더리 스캔 테스트(boundary scan test)를 받는 오퍼레이터를 포함하는 제어 장치에 관한 것이다.
JTAG(Joint Test Action Group)에 의해서 제안된 바운더리 스캔 테스트(이하에서는 때때로 간단히 "JTAG 테스트"라 함)는 프로빙 보드 검사가 곤란한 집적 회로로 구현되는 전자 부품을 테스트하는 방법이며, IEEE 표준 1149.1-1990으로서 표준화되었다.
JTAG 테스트를 도 11을 참조하여 설명한다. 예를 들면, JTAG 테스트를 위해서, 제어 장치는 테스트 회로로서의 한 쌍의 JTAG 테스터(83, 84)━피테스트 회로(85,86)가 자신들의 바운더리 스캔 테스트를 위해서 상기 한 쌍의 JTAG 테스터(83,84) 상에 탑재됨━와, JTAG 테스터(83, 84)를 데이지 체인(daisy chain) 방식으로 접속하는 전용선 세트(87)와, JTAG 테스터(83, 84)가 스캔을 수행하도록 구동시키는 JTAG 제어기(82)와, JTAG 제어기(82)를 제어하는 바운더리 스캔 제어 프 로그램이 설치된 PC(퍼스널 컴퓨터)(81)로 구성된다.
일반적으로, 전용선 세트(87)는 서로 직렬로 접속되는 TDI(즉, '테스트 데이터 입력(Test Data Input)' 단자에 접속된 신호선) 및 TDO(즉, '테스트 데이터 출력(Test Data Output)' 단자에 접속된 신호선)로 이루어지는 한 쌍의 신호선과, 서로 병렬로 접속되는 TMS(즉, '테스트 모드 선택(Test Mode Select)' 단자에 접속된 신호선), TCK(즉, '테스트 클록(Test ClocK)' 단자에 접속된 신호선) 및 TRST(즉, '테스트 리셋(TEST ReSeT)' 단자에 접속된 신호선)로 이루어지는 세 개의 제어선을 포함한다. 이러한 선의 세트는 바운더리 스캔 버스로서 제공된다.
도 11에 나타낸 바와 같이, 입력될 데이터를 위한 신호선 TDI 및 출력될 데이터를 위한 신호선 TDO는 JTAG 제어기(82)에서 시작되고 끝나는 동시에 JTAG 테스터(83), 피테스트 회로(85), JTAG 테스터(84) 및 피테스트 회로(86)를 통하여 직렬 접속으로 연쇄(連鎖)한다. 제어선은 피테스트 회로에 병렬로 접속되고 신호선 TDI 및 TDO를 통해 입력 데이터 및 출력 데이터의 전송을 제어하는 기능을 한다.
JTAG 테스터(83)는 탑재되는 피테스트 회로(85)의 I/O 핀(83c)에 대응하는 I/O(입력/출력) 단자(83a)의 세트와, I/O 단자(83a)의 세트와 피테스트 회로(85) 사이의 입력 데이터 및 출력 데이터를 스캔하는 바운더리 스캔 셀(83b)의 세트를 가진다. JTAG 테스터(83)는 신호선 TDI를 통해 입력되는 데이터로서 JTAG 제어기(82)로부터 직렬로 출력된 일련의 비트를 시프트하고 신호선 TDO를 통해 이후에 출력될 데이터이면서 해당 바운더리 스캔 셀(83b)로부터 출력되는 전체 출력 데이터를 시프트하도록 구성된다.
마찬가지로, JTAG 테스터(84)는 탑재되는 피테스트 회로(86)의 I/O 핀(84c)에 대응하는 I/O(입력/출력)(84a) 단자의 세트와, I/O 단자(84a)의 세트와 피테스트 회로(86) 사이의 입력 데이터 및 출력 데이터를 스캔하는 바운더리 스캔 셀(84b)의 세트를 가진다. JTAG 테스터(84)는 JTAG 제어기(82)로부터 신호선 TDI를 통해 연속적으로 입력되는 데이터로서의 일련의 비트를 시프트하고 신호선 TDO를 통해서 출력될 데이터이면서 해당 바운더리 스캔 셀(84b)로부터 출력된 전체 출력 데이터를 시프트하도록 구성된다.
JTAG 제어기(82)는, 사전 설정되어 있는 바운더리 스캔 제어 프로그램을 따라서, 입력된 직렬 데이터를 신호선 TDI를 통해 전송하고 피테스트 회로(85, 86)로부터의 출력 데이터를 신호선 TDO를 통해 수신하고, 그 출력 데이터를 사전 설정된 기준 값 데이터와 비교하여, 출력 데이터가 일치하는지의 여부를 판정한다.
I/O 단자(83a, 84a)는 피테스트 회로(85, 86) 자체가 있는 그대로 동작하는 정상 모드 제어 모드에서 상기 피테스트 회로(85,85)를 통해서 처리되는 입력 신호 및 출력 신호의 전송을 위한 정상 모드 버스(88)에 접속된다.
이러한 JTAG 테스터가 설치된 전자 부품의 무결성을 개선하기 위해서, 이 전자 부품이 자신의 파워가 온으로 될 때마다 자동적인 바운더리 스캔을 수행하여서 스스로 비정상을 자가 진단하도록 전자 부품 그 자체가 구성되도록 하는 기술이 제안되었다(특허 문헌 1 참조).
특허 문헌 1 : 일본국 특허 출원 공개 공보 제9-5400호
종래의 바운더리 스캔 테스트 디바이스는 예기치 않은 문제에 신속하게 대처 할 수 없고, 특히 일부는 무엇보다도 인쇄 회로 기판상의 바운더리 스캔 컴플라이언스 IC에 대한 자가 테스트 기능 및 이러한 IC 내의 특정 레지스터로부터의 판독 기능을 개시하도록 하기 위해서 실행되는 간단한 바운더리 스캔 명령을 행하는 바운더리 스캔 제어 디바이스를 채용했다(특허 문헌 2 참조).
특허 문헌 2 : 일본국 특허 출원 공개 공보 제2000-206202호
한편, 최근에 제강 또는 석유화학 공장 등에서 제어 처리를 위한 제어 장치의 분야에서, 복수의 프로세서 코어(때때로, 멀티 코어라고도 함)를 포함하는 제어 장치가 다수 등장하고 있음이 관찰되고 있다.
예를 들면, 다중 코어를 구성하는 프로세서 코어는, 특히 소프트웨어에 의해서 프래그래밍할 수 있는 범용 명령을 처리할 수 있는 범용 프로세서 코어, 및 음향 또는 영상 등과 같은 특정 동작을 처리하는 전용 프로세서 코어를 포함한다.
범용 프로세서 코어는 일반적 처리의 수행에 적합하고, 전용 프로세서 코어는 고속도 및 저전력 소비의 특정 처리의 수행을 할 수 있다. 이로 인해, 복수의 범용 프로세서 또는 복수의 전용 프로세서를 갖는 다중 코어 제어 장치가 증가하거나 범용 프로세서와 전용 프로세서가 혼재되어 있는 다중 코어 제어 장치가 증가하고 있다.
제어 장치는 프로세서 코어가 그 상에서 실행되는 하드웨어인, 예를 들면 FPGA(Field Program Gate Array), PLD(Programmable Logic Device) 등과 같은 재구성 가능한 장치를 유리하게 응용하는 것을 동반한다. FGPA, PLD 등은 심지어 기판상에서 구현된 후에도 회로가 스스로 재구성될 수 있게 한다는 이점을 갖는다.
실행될 프로토콜의 개수 또는 따라야 할 규격들을 변경하는 횟수가 증가하면, 회로를 재구성하는 FGPA 및 PLD가 특정 처리에 전용되는 프로세서 코어, 전송을 위한 제어 코어 등에서 사용되어 왔다.
FPGA 또는 PLD가 설치된 제어 장치에서는 특히 제어 장치 자체의 문제가 해결되어야 하고 제어 장치 내의 상기와 같은 디바이스들로 구성된 회로가 갱신되어야 하며, 이 때문에 네트워크를 이용한 효율적인 기술이 제안되었다(특허 문헌 3 참조).
특허 문헌 3 : 일본국 특허 출원 공개 공보 제2001-306343호
특허 문헌 3은 CPU, 메모리, 네트워킹 소자의 세트 및 FPGA를 구비하는 FPGA 구비형 장치를 개시하며, 이 FPGA 구비형 장치는 네트워크에 의해 링크된 관리 장치를 통해 FPGA 구비형 장치에 액세스하도록 허용된 단자로부터 FPGA 설계 데이터를 재구성하도록 된다.
복수의 프로세서 코어가 설치된 제어 장치의 최근 동향에서, 제어 장치는 프로세서 코어 등을 구성하는 집적 회로의 I/O 핀 수의 증가와 더불어 회로의 크기가 커지는 경향이 있다.
집적 회로의 핀 수의 증가와 더불어, 이러한 집적 회로 내 및 이 집적 회로가 탑재되는 기판상에서 배선의 미세 가공 기술이 발전하고 있으며, 이로써 특히 기판상에서 집적 회로를 구현할 시에 파손 또는 접촉 불량으로 인해 발생하는 결함을 발견하고 그 집적 회로 자체 내에서의 결함이 있는 위치를 찾아내는 기능 및 문제가 있는 집적 회로를 재구성하는 기능을 제공하도록 제어 장치의 무결성이 개선 되는 것이 중요한 화두가 되고 있다.
때때로 일어날 수 있는 이러한 문제에 대하여, 회로 내부에 있는 테스터에 의한 검사는 이에 신속한 대처를 할 수 없으며, 한편으로는 제어 장치는 동작 중인 상태에서도 바운더리 스캔 테스트를 수행하도록 구성되어야 한다.
특허 문헌 1에 개시된 전자 부품에 있어서, 전자 부품의 주요 기능을 구현하는 집적 회로에 대한 바운더리 스캔 테스트를 수행하여서, 이 전자 부품의 비정상 동작을 검사할 수 있다. 그러나, 바운더리 스캔 테스트를 수행하도록 설치되는 이러한 테스트 디바이스 자체를 검사하기 위한 메커니즘은 제공되지 않았다.
이와 같이, 바운더리 스캔 테스트 디바이스의 비정상 동작에 대한 자가 진단을 수행하는 방식이 없어서, 문제가 바운더리 스캔 테스트 디바이스에 있는지 아니면 테스트 대상이 되는 집적 회로에 있는지를 구별하기가 불가능하다.
테스트 디바이스는 집적 회로와 동일한 환경에 놓이고, 집적 회로와 동일한 문제를 겪는다. 결과적으로, 이와 같은 테스트 디바이스를 설치함으로써 테스트 불가능한 장치가 추가되고 이로써 해당 장치의 무결성의 정도가 높아지는 것이 방해를 받는다.
또한, 특허 문헌 2에 설명된 인쇄 회로 기판에 있어서, 특허 문헌 1과 동일하게 발생하는 문제가 있다. 즉, 특허 문헌 2는 바운더리 스캔 컴플라이언스 IC를 진단하는데 적합한 간단한 형태의 바운더리 스캔 제어기를 포함하지만, 인쇄 회로 기판은 문제가 발생했을 때에 이러한 간단한 형태의 바운더리 스캔 제어기 자체를 진단할 수는 없다.
특허 문헌 3에서 설명한 FPGA 구비형 장치에 있어서, 네트워크에 의해 링크된 관리 장치를 통해 주어진 FPGA 설계 데이터를 수신하여, 그 장치의 FPGA의 내부 회로를 갱신할 수 있다.
그러나, FPGA 회로의 갱신을 위해서, FPGA 구비형 장치는 그 내부에 갱신 처리를 실시하기 위한 갱신 프로세서를 가져야 하지만, 이 갱신 프로세서가 갱신 대상이 되었을 때에 이 갱신 프로세서를 갱신할 수 없는 것이 문제인데, 그 이유는 이 갱신 프로세서를 다른 갱신 프로세서에 제공하기 위해서는 이 갱신 프로세서 자체의 설계 데이터를 갱신할 필요가 있기 때문이다.
본 발명은 이러한 관점에서 고안되었다. 따라서, 본 발명의 목적은 자신의 오퍼레이터의 프로세서 코어의 자가 진단을 할 수 있는 제어 장치로서, 이러한 제어 장치의 자가 진단을 수행하는 진단 디바이스도 역시 자가 진단할 수 있어서, 이 제어 장치가 동작 중이라도 바운더리 스캔 테스트를 수행할 수 있고 오퍼레이터의 프로세서 코어의 결함이 있는 위치를 자가 복구할 수 있는 제어 장치를 제공하는 것이다.
본 발명의 1 측면에 따르면, 제어 장치는 바운더리 스캔 버스(boundary scan bus)에 접속된 한 쌍의 프로세서 코어들을 포함하고 상기 한 쌍의 프로세서 코어들이 서로 상대방의 프로세서 코어를 진단하도록 구성된 오퍼레이터와, 상기 오퍼레이터에 의해서 실행되는 데이터 및 프로그램을 내부에 저장하는 메모리와, 상기 오퍼레이터 내의 해당 프로세스 동안 처리될 입력 신호 및 출력 신호를 입출력하는 I/O 인터페이스와, 상기 오퍼레이터, 상기 메모리 및 상기 I/O 인터페이스 간의 정상 모드 접속을 위해 구성된 정상 모드 버스를 포함하고, 상기 오퍼레이터는 상기 바운더리 스캔 버스에 각각 접속된 제 1 범용 프로세서 코어 및 제 2 범용 프로세서 코어를 포함하고, 상기 메모리는 상기 오퍼레이터로 하여금 각각의 바운더리 스캔 테스트를 수행하게 하는 제 1 바운더리 스캔 제어 프로그램 및 제 2 바운더리 스캔 제어 프로그램으로 구성된 바운더리 스캔 제어 프로그램 세트와, 각각의 연관 된 바운더리 스캔 테스트의 결과의 일치 여부를 판정하기 위한 제 1 기대값 데이터 및 제 2 기대값 데이터와, 상기 오퍼레이터가 제어를 수행하게 하는 제어 프로그램을 저장하고, 상기 제 1 범용 프로세서 코어는 제 1 바운더리 스캔 테스터와, 상기 제 1 바운더리 스캔 테스터에 의해 테스트되는 제 1 내부 프로세서 회로와, 상기 오퍼레이터에 의해 수행될 상기 제어 프로그램 또는 상기 오퍼레이터에 의해 수행될 상기 제 1 및 제 2 바운더리 스캔 제어 프로그램 세트를 선택하여서 상기 제어 장치에 의한 제어의 패턴이 상기 제 1 내부 프로세서 회로에 대해서 사전 설정되게 하는 제어 패턴 설정기를 포함하며, 상기 제 2 범용 프로세서 코어는 제 2 바운더리 스캔 테스터 및 상기 제 2 바운더리 스캔 테스터에 의해 테스트되는 제 2 내부 프로세서 회로를 포함하고, 상기 제어 패턴은, 상기 제어 패턴의 설정 사항에 따라 상기 정상 모드 버스를 통해서 상기 제 1 내부 프로세서 회로로부터 수신되는 진단 요청 명령에 의거하여, 상기 제 1 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 1 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 제 1 내부 프로세서 회로에 의해서 상기 제 2 범용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트와, 상기 제 2 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 2 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 제 2 내부 프로세서 회로에 의해서 상기 제 1 범용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트가 서로 간에 시분할 방식으로 구현되도록 설정된다.
본 발명의 다른 측면에 따르면, 제어 장치는 바운더리 스캔 버스에 접속된 한 쌍의 프로세서 코어들을 포함하고 상기 한 쌍의 프로세서 코어들이 서로 상대방 의 프로세서 코어를 진단하도록 구성된 오퍼레이터와, 상기 오퍼레이터에 의해서 실행되는 데이터 및 프로그램을 그 내부에 저장하는 메모리와, 상기 오퍼레이터 내의 해당 프로세스 동안 처리될 입력 신호 및 출력 신호를 수신 및 전송하도록 구성된 I/O 인터페이스와, 상기 오퍼레이터, 상기 메모리 및 상기 I/O 인터페이스 간의 정상 모드 접속을 위해 구성된 정상 모드 버스를 포함하고, 상기 오퍼레이터는 상기 바운더리 스캔 버스에 각각 접속된 제 1 범용 프로세서 코어 및 제 2 전용 프로세서 코어를 포함하고, 상기 메모리는 상기 오퍼레이터로 하여금 바운더리 스캔 테스트를 수행하게 하는 제 3 바운더리 스캔 제어 프로그램 및 제 4 바운더리 스캔 제어 프로그램과, 연관된 바운더리 스캔 테스트의 결과의 일치 여부를 판정하기 위한 제 3 기대값 데이터 및 제 4 기대값 데이터와, 상기 오퍼레이터가 제어를 수행하게 하는 제어 프로그램을 저장하고, 상기 제 1 범용 프로세서 코어는 제 1 바운더리 스캔 테스터와, 상기 제 1 바운더리 스캔 테스터에 의해 테스트되는 제 1 내부 프로세서 회로와, 상기 오퍼레이터에 의해 수행될 상기 제어 프로그램 또는 상기 오퍼레이터에 의해 수행될 상기 제 3 바운더리 스캔 제어 프로그램을 선택하여서 상기 제어 장치에 의한 제어의 패턴이 상기 제 1 내부 프로세서 회로에 대해서 사전 설정되게 하는 제어 패턴 설정기를 포함하며, 상기 제 2 범용 프로세서 코어는 제 5 바운더리 스캔 테스터, 상기 제 5 바운더리 스캔 테스터에 의해 테스트되는 제 5 내부 프로세서 회로 및 상기 바운더리 스캔 버스에 접속된 상기 제 1 범용 프로세서 코어를 테스트하도록 구성된 바운더리 스캔 제어기를 포함하며, 상기 제어 패턴은, 상기 제어 패턴의 설정 사항에 따라 상기 정상 모드 버스를 통해서 상 기 제 1 내부 프로세서 회로로부터 수신되는 진단 요청 명령에 의거하여, 상기 제 3 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 1 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 제 1 내부 프로세서 회로에 의해서 상기 제 2 전용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트와, 상기 제 5 내부 프로세서 회로에 의해 구동된 상기 바운더리 스캔 제어기로부터 상기 바운더리 스캔 버스를 통해서 상기 바운더리 스캔 제어기에 의해서 상기 제 1 범용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트가 서로 간에 시분할 방식으로 구현되도록 설정된다.
본 발명의 다른 측면에 따르면, 제어 장치는 오퍼레이터를 포함하고, 상기 오퍼레이터는 바운더리 스캔 버스에 접속된 복수의 프로세서 코어들을 포함하고, 상기 복수의 프로세서 코어들은 서로 간에 다른 프로세서 코어의 바운더리 스캔 테스트를 서로 간에 시분할 방식으로 실시한다.
본 발명의 어느 한 측면에 따르면, 제어 장치는 제어 장치의 오퍼레이터의 프로세서 코어의 자가 진단 및 제어 장치의 자가 진단을 위한 디바이스의 자가 진단에 적합하고, 제어 장치는 동작 중에도 바운더리 스캔 테스트와 오퍼레이터의 프로세서 코어의 결함이 있는 위치의 자가 복구를 허용한다.
본 발명의 실시예를 도면을 참조하여 설명한다.
(제 1 실시예)
이하에서는 도 1 내지 도 4를 참조하여 본 발명의 제 1 실시예를 설명한다. 여기에서는, 본 발명에 따른 자가 진단 테스트를 위한 JTAG 테스트 디바이스의 구성을 나타내는 도 2를 참조하여 설명한다. 도 2에서, 도 11의 JTAG 테스트 디바이스와 관련하여 동일한 부분에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.
도 2에 나타낸 JTAG 테스트 디바이스는 도 11의 JTAG 테스트 디바이스와 다르다. 도 11의 JTAG 테스트 디바이스에서는, 바운더리 스캔 버스에 접속된 피테스트 회로(85, 86)에 대한 바운더리 스캔이 PC(81)에 설치된 바운더리 스캔 제어 프로그램에 따라서 JTAG 제어기(82)로부터 제어된다. 그 대신에, 도 2의 JTAG 테스트 디바이스에서는, 피테스트 회로(85) 상에 탑재된 내부 프로세서 회로(intra-processor circuit)(85a)가 JTAG 테스터(84) 및 다른 피테스트 회로(86)로 구성된 프로세서 코어(200)를 테스트하도록 구성되고, 이 피테스트 회로(86)에 탑재된 내부 프로세서 회로(86a)는 다른 JTAG 테스터(83) 및 그 피테스트 회로(85)로 구성된 프로세서 코어(100)를 테스트하도록 구성된다.
즉, 쌍을 이루는 프로세서 코어(100, 200)는 바운더리 스캔 테스터, 및 바운더리 스캔 테스터에 의해 테스트되는 내부 프로세서 회로로 각각 구성되어, 상호 진단을 위해 협업하여서, 일 측의 내부 프로세서 회로(85a)는 다른 측의 프로세서 코어(200)를 진단하고, 다른 측의 내부 프로세서 회로(86a)는 일 측의 프로세서 코어(100)를 진단한다.
프로세서 코어(100) 및 프로세서 코어(200)는 그들의 바운더리 스캔 테스트 를 위해, 직렬 접속된 신호선(TDI, TDO) 및 병렬 접속된 제어선(TMS, TCK, TRST)의 결합체인 다섯 선의 전용선 세트(87)로 구성된 바운더리 스캔 버스에 의해서 상호 접속되어 일 측의 내부 프로세서 회로(85a)가 다른 측의 바운더리 스캔 테스터(84)를 구동하는데 적합하게 되어서, 일반적으로 기판에 탑재되는 이 바운더리 스캔 테스터(84) 및 그 내부 프로세서 회로(86a) 모두가 한번에 테스트된다.
마찬가지로, 다른 측의 내부 프로세서 회로(86a)는 일 측의 JTAG 테스터(83)를 구동하는데 적합하게 되어서, 일반적으로 기판에 탑재되는 이 JTAG 테스터(83) 및 그 내부 프로세서 회로(85a) 모두가 한번에 테스트된다. 이와 같이, 양쪽 프로세서 코어는 시분할 방식으로 반대쪽 프로세서 코어 전체를 상호 진단하는데 접합하게 된다.
내부 프로세서 회로(85a, 86a) 모두는 그들의 I/O 단자(83a, 84a)가 정상 모드 버스(88)에 접속되어서, 내부 프로세서 회로(85a, 86a) 모두가 정상 모드 버스(88)를 통해 그들의 정상 모드 제어 동작을 하는 동시에 바운더리 스캔 테스트가 바운더리 스캔 버스를 통해 수행될 수 있다. 이러한 구성에서, 제어 및 테스트는 시분할 방식으로 수행된다.
여기에서는 전술한 JTAG 테스트 디바이스의 개념이 나타나 있는 도 1을 참조하여, 제 1 실시예에 따른 제어 장치(1)를 설명한다. 제어 장치(1)는 자가 진단 기능을 위해, 상호 진단하는 제 1 및 제 2 범용 프로세서 코어(2a, 2b)와 제 1 전용 프로세서 코어(4)의 결합체를 포함하는 오퍼레이터(2)와, 오퍼레이터(2)에 의해 수행되는 프로그램을 내부에 저장하는 메모리(5)와, 오퍼레이터(2)에서 제어되는 입력 및 출력 신호에 대한 처리에 적합하게 된 I/O 인터페이스(3)와, 오퍼레이터(2), 메모리(5), 및 I/O 인터페이스(3) 내에서 및 그 사이에서 정상 모드 접속 및 제어를 위한 정상 모드 버스(11)로 구성된다.
제 1 범용 프로세서 코어(2a), 제 2 범용 프로세서 코어(2b), 및 제 1 전용 프로세서 코어(4)는 JTAG 테스트를 위해, 바운더리 스캔 버스(12)에 의해서 상호 접속된다.
여기에서는 부품 구성에 대해 설명한다. 오퍼레이터(2)는 공통 기판 상에서의 결합체 또는 개별 기판에서의 개별 유닛으로 형성되는 제 1 범용 프로세서 코어(2a), 제 2 범용 프로세서 코어(2b), 및 제 1 전용 프로세서 코어(4)로 구현된다.
이들 프로세서 코어는 칩 사이 배선에 의해 접속된 개별 반도체 칩 상에, 또는 단일 반도체 칩 상의 내부 칩 배선에 의해 접속되는 개별 다이(die) 상에 형성될 수 있다. 어느 경우에나, 블록도의 구성은 도 1과 일치한다.
각각의 제 1 범용 프로세서 코어(2a), 제 2 범용 프로세서 코어(2b), 및 제 1 전용 프로세서 코어(4)에 있어서, 그것의 신호선 TDI는 다른 코어의 신호선 TDO에 직렬로 접속되지만, 도시 생략한 제어선은 병렬로 접속된다. 이러한 신호선 및 제어선은 바운더리 스캔 버스(12)를 구성한다.
실시예에서는 세 개의 프로세서 코어가 탑재되었지만, 구현될 프로세서 코어의 수는 탑재된 두 개 이상의 프로세서 코어가 바운더리 스캔 버스에 의해 필요한 접속이 허용된다면 제한되지 않는다.
제 1 범용 프로세서 코어(2a), 제 2 범용 프로세서 코어(2b), 및 제 1 전용 프로세서 코어(4)는 그들의 I/O 신호선이 제어 장치(1)의 정상 모드 버스(11)에 접속되어, 연관된 제어 프로그램의 수행의 필요에 따라 오퍼레이터(2)가 메모리(5) 및 I/O 인터페이스(3)에 및 그로부터 제어 데이터를 주고 받게 한다.
제 1 범용 프로세서 코어(2a)는 바운더리 스캔 버스(12)에 접속된 제 1 JTAG 테스터(22a)와, 일 단부가 제 1 JTAG 테스터(22a)에 접속되고 다른 단부가 정상 모드 버스(11)에 접속되어 제 1 JTAG 테스터(22a)에 의해 테스트되는 제 1 내부 프로세서 회로(21a)와, 오퍼레이터(2)에 의해서 수행되며 제 1 내부 프로세서 회로(21a)에 사전 설정되는 제어 장치(1)의 제어 패턴을 가지는 제어 프로그램(53) 또는 제 1 바운더리 스캔 제어 프로그램(51a)을 선택하도록 구성되고 제 1 내부 프로세서 회로(21a)에 접속되는 제어 패턴 설정기(setter)(21c)를 포함한다.
여기서는, 도 3을 참조하여 제어 패턴 설정기(21c)에 의해 설정되는 제어 패턴에 대해 설명한다. 제어 패턴은 제어 장치(1)가 간단하게 정상 모드 제어 하에서 동작하는 "동작 모드(run mode)", 정상 모드 제어가 유지되면서 바운더리 스캔 테스트가 정상 모드 제어에 영향을 주지 않고 사전 설정된 주기 간격으로 수행되는 "단속적 테스트 모드(intermittent test mode)" 및 간단하게 바운더리 스캔 테스트가 수행되는 "테스트 모드(test mode)"의 세 가지 제어 모드 중 선택된 모드로서 설정된다.
제 1 내부 프로세서 회로(21a)뿐만 아니라 후술하는 제 2 내부 프로세서 회로(21b)는 사전 설정된 주기에 의해 바운더리 스캔 테스트를 수행하고, 여기에서 제어 패턴은 제어 패턴 설정기(21c)에 의해 사전 설정되며 제 1 내부 프로세서 회로(21a)에 의해 판독되고, 그로부터 정상 모드 버스(11)를 통해 제 2 내부 프로세서 회로(21b)에 전송되어 설정된다.
제 2 범용 프로세서 코어(2b)는 바운더리 스캔 버스(12)에 접속된 제 2 JTAG 테스터(22b), 및 일 단부가 제 2 JTAG 테스터(22b)에 접속되고 다른 단부가 정상 모드 버스(11)에 접속되어 제 2 JTAG 테스터(22b)에 의해 테스트되는 상술한 제 2 내부 프로세서 회로(21b)를 포함한다.
제 1 전용 프로세서 코어(4)는 바운더리 스캔 버스(12)에 접속된 제 4 JTAG 테스터(42), 및 일 단부가 제 4 JTAG 테스터(42)에 접속되고 다른 단부가 정상 모드 버스(11)에 접속되어 제 4 JTAG 테스터(42)에 의해 테스트되는 제 4 내부 프로세서 회로(41)를 포함한다.
I/O 인터페이스(3)는 바운더리 스캔 버스(12)에 접속된 제 3 JTAG 테스터(31), 및 제 3 JTAG 테스터(31)에 접속되어 그에 의해 테스트되는 내부 회로(32)를 포함한다. I/O 인터페이스(3)는 입력 및 출력 신호의 전송을 위해 정상 모드 버스(11)에 접속된다.
메모리(5) 내에는, 오퍼레이터(2)가 바운더리 스캔 테스트를 수행하는 제 1 바운더리 스캔 제어 프로그램(51a) 및 제 2 바운더리 스캔 제어 프로그램(51b)의 세트, 각각 연관된 바운더리 스캔 테스트의 결과의 일치를 판정하는 제 1 기대값 데이터(52a) 및 제 2 기대값 데이터(52b)의 세트, 및 오퍼레이터(2)가 정상 모드 제어를 수행하는 제어 프로그램(53)이 저장된다.
제 1 내부 프로세서 회로(21a)는 제 2 범용 프로세서 코어(2b)의 바운더리 스캔 테스트 시에 이용하기 위해, 제 1 바운더리 스캔 제어 프로그램(51a) 및 제 1 기대값 데이터(52a)를 샘플링한다. 제 2 내부 프로세서 회로(21b)는 제 1 범용 프로세서 코어(2a)의 바운더리 스캔 테스트 시에 이용하기 위해, 제 2 바운더리 스캔 제어 프로그램(51b) 및 제 2 기대값 데이터(52b)를 샘플링한다.
제 1 바운더리 스캔 제어 프로그램(51a) 및 제 2 바운더리 스캔 제어 프로그램(51b)뿐만 아니라 제 1 기대값 데이터(52a) 및 제 2 기대값 데이터(52b)는 제 1 내부 프로세서 회로(21a) 및 제 2 내부 프로세서 회로(21b)의 구성에 각각 대응해야 한다. 따라서, 전자(前者)가 일치하지 않으면, 후자는 서로 다를 것이다. 그러나, 전자가 일치하면, 후자 또한 일치할 것이고, 후자는 같은 종류의 제어 프로그램의 세트 및 같은 종류의 기대값의 세트로 할 것이다.
여기에서는, 도 4의 흐름도를 참조하여 제어 장치(1)의 동작을 설명한다. 우선, 제어 패턴 설정기(21c)에 의해 사전 설정된 "단속적 테스트 모드" 또는 "테스트 모드"가 되는 제어 패턴은 제 1 내부 프로세서 회로(21a)에 의해서 판독되고(단계 S1), 대응 프로그램으로서의 제 1 바운더리 스캔 제어 프로그램(51a)은 자체 제 1 내부 프로세서 회로(21a)에 의해 메모리(5)로부터 샘플링되어, 레지스터 내에 판독된다(단계 S2).
판독된 제 1 바운더리 스캔 제어 프로그램(51a)을 따라서, 제 2 프로세서 코어(2b)가 테스트된다(단계 S3).
즉, 제 1 바운더리 스캔 제어 프로그램(51a)에 따라서, 테스트 신호는 제 1 내부 프로세서 회로(21a)로부터 바운더리 스캔 버스(12)를 통해 제 2 JTAG 테스터(22b)에 송신되고, 이는 제 2 내부 프로세서 회로(21b)에 송신되어 JTAG 테스트가 수행된다.
구체적으로는, 제 1 내부 프로세서 회로(21a)는 바운더리 스캔 버스(12)의 신호선 TDI를 통해 제 2 프로세서 코어(2b)를 테스트하는 입력 신호로서의 테스트 신호를 제 2 JTAG 테스터(22b)에 송신하고, 제 2 JTAG 테스터(22b)의 신호선 TDO를 통해 출력된 신호를 수신하고, 이를 제 2 프로세서 코어(2b)에 대해 사전 설정된 제 1 기대값 데이터(52a)와 비교하는 작업을 수행하여, 문제가 존재하는지의 여부를 판정한다(단계 S4).
문제가 존재한다는 판정에 대하여, 제 1 바운더리 스캔 제어 프로그램(51a)의 도시 생략한 사전 설정된 문제 해결 프로그램을 따라서, 제어, 통지 등의 중단(interruption)을 포함하는 문제 해결 처리를 수행한다(단계 S9).
마찬가지로, 제 1 내부 프로세서 회로(21a)는 순차적으로, I/O 인터페이스(3)에 대하여, 테스트(단계 S5) 및 문제가 존재하는지의 여부의 판정(단계 S6)과, 제 1 전용 프로세서 코어(4)에 대하여, 테스트(단계 S7) 및 문제가 존재하는지의 여부의 판정(단계 S8)을 수행한다.
바운더리 스캔 버스(12)에 접속된 대상에 대한 전체 테스트의 완료 시에, 제 1 내부 프로세서 회로(21a)는 정상 모드 버스(11)를 통해 제 2 내부 프로세서 회로(21b)가 JTAG 테스트를 개시하도록 명령한다.
다음으로, 제 2 내부 프로세서 회로(21b)는 메모리(5)로부터 제 2 바운더리 스캔 제어 프로그램(51b) 및 제 2 기대값 데이터(52b)를 샘플링하고, 바운더리 스캔 버스(12)에 접속된 대상, 즉 제 1 범용 프로세서 코어(2a), 제 1 전용 프로세서 코어(4), 및 I/O 인터페이스(3)에 대해 상술한 순서로 테스트를 수행하고, 그들 각각에 대해 문제가 존재하는지의 여부를 판정하고, 어떤 문제가 존재한다면 문제 해결 처리를 수행한다.
제 2 내부 프로세서 회로(21b)에 대하여, 제어 동작은 도 4의 흐름도의 단계 S1 내지 S9와 동일하다.
제 1 내부 프로세서 회로(21a) 및 제 2 내부 프로세서 회로(21b)는 각각 제 2 프로세서 코어(2b) 및 제 1 프로세서 코어(2a)에 대한 상호 테스트를 위한 구성으로 용이하게 수행될 수 있음을 알 수 있다. 다른 대상은 상기 회로 모두 또는 어느 하나에 의해 테스트될 수 있다.
JTAG 테스트에 의해서 판정되는 문제의 존재함 또는 존재하지 않음(단계 S8)에 대하여, 그 판정은, 예를 들면 입력 데이터 및 출력 데이터 사이의 일치에 의존하여, 내부 프로세서 회로 및 JTAG 테스터의 I/O 핀까지의 접속 상태를 판단할 수 있다.
내부 프로세서 회로의 결함은 내부 프로세서 회로의 기능 테스트로부터 판정될 수 있다.
이러한 판정에 의해 식별된 문제에 대하여, 예를 들면 그들이 회로 문제라면, 문제 해결 처리(단계 S9)는 사전 설정된 안전 장치의 데이터의 강제 출력 또는 외부의 문제 통지를 포함할 수 있다.
상술한 실시예에 따르면, 제어 장치(1)는 바운더리 스캔 테스트를 수행하는 테스트 수단 및 바운더리 스캔 테스트가 되는 대상 수단으로 각각 구성된 한 쌍의 범용 프로세서를 포함함으로써, 바운더리 스캔 테스트가 상호 이루어지도록 한다.
종래의 구성은 바운더리 스캔 테스트를 수행하는데 필요한 테스트 디바이스 자체를 테스트하는 수단이 없었고, 문제에 대해 테스트 디바이스를 자가 진단할 수 없었다. 그러나, 프로세서 코어가 상호 바운더리 스캔 테스트가 될 수 있는 본 발명의 실시예에 따르면, 제어 장치(1)는 자가 진단할 수 없는 상태의 집적 회로가 없고, 제어 장치(1) 전체에 향상된 집적성을 허용한다.
또한, 자가 진단 방식에서, 추가적인 테스트 디바이스의 설치가 없어 부품 수가 증가하지 않고 문제를 발견할 수 있다. 이로써, 제어 장치는 동작률 및 무결성 모두가 향상되게 된다.
또한, 제어 장치는 내부에서 그것의 고유의 처리 제어를 중단하지 않고 바운더리 스캔 테스트가 되어서, 동작 중에 문제를 검출하므로, 응답 시간 등의 제어 장치에 동작의 큰 제한에서도, 자가 진단에 의해 초기 약식 검출을 가능하게 한다.
(제 2 실시예)
이하에서는, 본 발명의 제 2 실시예에 따른 제어 장치(1)를, 도 5 및 도 6을 참조하여 설명한다. 도 5에서, 제 1 실시예의 제어 장치(1)와 관련하여 동일한 부분에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.
제 2 실시예는 다음과 같은 점에서 제 1 실시예와 다르다. 제 1 실시예에서는, 범용 프로세서 코어에 대한 상호 바운더리 스캔 테스트 후에, 그 결과가 도 4 의 흐름도의 단계(S8)에서 검사되고, 거기서 어떤 문제가 발견되면, 제어 흐름은 단계(S9)로 진행되어, 문제 해결 처리를 실시한다. 그 대신에, 제 2 실시예서는, 내부 프로세서 회로의 설계 데이터 및 복구 데이터가 제공되며, 도 6의 흐름도의 단계(S8)에서 임의의 내부 프로세서 회로에 어떤 문제가 발견되면, 제어 흐름은 단계(S9)로 진행되어 문제 해결 처리를 실행하고, 추가로 단계(S11)로 진행되어 내부 프로세서 회로를 복구하는 복구 처리를 수행한다.
제 2 실시예에 따르면, 제어 장치(1)는 제 1 JTAG 테스터(22a) 내의 제 1 설계 데이터 기록 제어기(22a1) 및 제 2 JTAG 테스터(22b) 내의 제 2 설계 데이터 기록 제어기(22b1)를 실행한다.
또한, 제어 장치(1)는, 제 1 내부 프로세서 회로(21a) 및 제 2 내부 프로세서 회로(21b)의 제 1 설계 데이터 및 제 1 복구 데이터를 저장하도록 구성되고 통신 인터페이스(61)를 통해 정상 모드 버스(11)에 접속된 설계 툴(6a)과, 메모리(5)에 저장된 제 1 내부 프로세서 회로(21a)에 대한 복구 프로그램(54a)과 제 2 내부 프로세서 회로(21b)에 대한 복구 프로그램(54b)의 결합체를 가진다.
제 1 내부 프로세서 회로(21a) 및 제 2 내부 프로세서 회로(21b)는 일반적으로 FPGA 또는 PLD가 설치되고, 제어 가능한 재기록(rewrite)을 한다.
제 1 내부 프로세서 회로(21a)는 제 2 내부 프로세서 회로(21b)를 포함하는 제 2 프로세서 코어(2b)에 대한 바운더리 스캔 테스트를 수행하고, 문제가 있다면 테스트 결과로부터 문제가 있는 위치 및 회로를 식별하고, 설계 툴(6a)로부터 이러한 문제와 관련된 복구 데이터를 샘플링하고, 이를 바운더리 스캔 버스(12)를 통해 송신하여서, 제 2 설계 데이터 기록 제어기(22b1)가 구동되어 연관된 비휘발성 메모리(FROM)에 저장된 제 2 내부 프로세서 회로(21b)의 해당 설계 데이터를 재기록한다.
마찬가지로, 제 2 내부 프로세서 회로(21b)는 문제가 있다면, 제 1 내부 프로세서 회로(21a)를 포함하는 제 1 프로세서 코어(2a)의 문제가 있는 위치 및 회로를 식별하고, 제 1 설계 데이터 기록 제어기(22a1)를 구동하여, 연관된 비휘발성 메모리(FROM)에 저장된 제 1 내부 프로세서 회로(21a)의 해당 설계 데이터를 재기록한다.
상술한 제 2 실시예에서, 제어 장치(1)는 설계 툴(6a)과 통신에 의해 접속되어 복구 데이터를 획득하고, 재구성 가능한(재기록 가능한) 프로세서 코어의 JTAG 테스터에는 내부 프로세서 회로의 문제가 있는 위치의 설계 데이터에 적합한 기록 제어기가 설치되어 복구 데이터에 의해 재기록이 된다.
따라서, 내부 프로세서 회로는 자동적으로 변할 수 있다. 또한, 이러한 작업 도중 재구성 가능한 디바이스를 이용함으로써, 내부 프로세서 회로는 제어 장치가 동작하는 경우에도 복구될 수 있다.
(제 3 실시예)
이하에서는, 본 발명의 제 3 실시예에 따른 제어 장치(1)를 도 7을 참조하여 설명한다. 도 7에서, 제 2 실시예의 제어 장치(1)와 관련하여 동일한 부분에는 동일한 참조 부호를 부여하고, 중복되는 설명은 생략한다.
제 3 실시예는 다음과 같은 점에서 제 2 실시예와 다르다. 제 2 실시예에서 는, 상호 바운더리 스캔 테스트가 프로그래밍 가능한 동작 내용에 대해 소프트웨어에 의해 각각 구성된 한 쌍의 범용 프로세서 코어 사이에서 수행된다. 그 대신에, 제 3 실시예에서는, 상호 바운더리 스캔 테스트가 고정된 동작 내용에 대해 하드웨어로 구성된 제 2 전용 프로세서 코어(7)와 제 1 범용 프로세서 코어(2a) 사이에서 수행된다.
제 3 실시예에서, 제 2 전용 프로세서 코어(7)는 제 5 내부 프로세서 회로(71), 제 3 설계 데이터 기록 제어기(72b)가 설치된 제 5 JTAG 테스터(72), 및 제 1 범용 프로세서 코어(2a)에 대한 테스트를 위한 바운더리 스캔 제어를 바운더리 스캔 버스(12)를 통해 명령하는 JTAG 제어기(73)로 구성된다.
메모리(5)에는 제 2 전용 프로세서 코어(7)에 대한 테스트를 위한 제 3 바운더리 스캔 제어 프로그램(51c), 제 3 바운더리 스캔 제어 프로그램(51c)에 의해 테스트의 결과에 대한 문제가 있는지의 판정을 위한 기준(reference) 데이터로서의 제 3 기대값 대이터(52c), JTAG 제어기(73)에 의해서 테스트의 결과에 대한 문제가 있는지 또는 없는지의 판정을 위한 기준 데이터로서의 제 4 기대값 데이터(52d), 제 1 범용 프로세서 코어(2a)를 복구하기 위한 복구 프로그램(54c), 및 제 2 전용 프로세서 코어(7)를 복구하기 위한 복구 프로그램(54d)을 가진다.
또한, 설계 툴(6b)은 제 1 내부 프로세서 회로(21a) 및 제 5 내부 프로세서 회로(71)의 제 2 설계 데이터 및 제 2 복구 데이터를 그 내부에 저장하고 있다.
이하에서는, 제 3 실시예에 따라 기술된 바와 같이 구성된 제어 장치(1)에서, 제 1 내부 프로세서 회로(21a)에서부터 정상 모드 버스(11)를 통해 테스트에 대한 명령을 받는 제 2 전용 프로세서 코어(7)에 대하여 설명한다.
제 5 내부 프로세서 회로(71)가 제 1 내부 프로세서 회로(21a)로부터 정상 모드 버스(11)를 통해 테스트를 위한 명령을 받는다면, 제 5 내부 프로세서 회로(71)는 JTAG 제어기(73)가 테스트를 개시하도록 명령한다.
다음으로, JTAG 제어기(73)는 제 1 프로세서 코어(2a)에 대한 테스트를 바운더리 스캔 버스(12)를 통해 수행하고, 테스트 결과를 제 4 기대값 데이터(52d)와 비교하고, 식별된 임의의 문제에 대하여 복구 프로그램(54d)을 구동하여 제 2 복구 데이터를 샘플링하고, 제 3 설계 데이터 기록 제어기(22a1)를 제어하여 제 1 내부 프로세서 회로(21a)의 비휘발성 메모리(FROM)에 복구 데이터를 기록한다.
제 3 실시예에서, 제 1 내부 프로세서 회로(21a)는 제 2 전용 프로세서 코어(7)에 대한 바운더리 스캔 테스트를 수행하며, 그와 연관된 동작은 제 3 실시예가 제 1 실시예의 제 2 범용 프로세서 코어(2b) 대신에 제 2 전용 프로세서 코어(7)를 사용한다면 제 1 실시예와 동일하여, 중복된 설명은 생략한다.
상술한 제 3 실시예에 따르면, 사용되는 쌍을 이루는 범용 프로세서 코어 및 전용 프로세서 코어는 바운더리 스캔 테스트를 수행하기 위한 테스트 수단 및 바운더리 스캔 테스트가 되는 대상 수단으로 각각 구성되어서, 전용 프로세서 코어를 포함하는 프로세서 코어 쌍에서도 바운더리 스캔 테스트가 상호 이루어지도록 한다.
(제 4 실시예)
이하에서는, 본 발명의 제 4 실시예에 따른 제어 장치(1)를 도 8 내지 도 10 을 참조하여 설명한다. 도 1에 나타낸 제 1 실시예의 제어 장치(1)와 관련하여, 제 4 실시예에 따른 제어 장치(1)는 메모리(5)가 그 내부에 테스트 이력 사항 데이터(54e)의 세트로서 복수 열의 테스트 데이터를 저장하고 있다는 점에서 다르고, 도 8에서, 동일한 부분에는 동일한 참조 부호가 부여되고 중복되는 설명은 생략한다.
제 3 실시예는 단속적 테스트 모드에서 일어나는 과도 오차(transient error)를 검사하기 위한 구성을 포함하여, 과도 오차의 발생시 이 모드를 계속한다. 구체적으로, 도 9의 흐름도에 나타낸 바와 같이, 도 4에 나타낸 제 1 실시예의 흐름도에서의 단속적 테스트에 대한 단계와 대응하는 순서의 단계(S1 내지 S10) 후에, 제 3 실시예는 현재의 테스트 데이터(54f)의 스트링(string)이 메모리(5)의 테스트 이력 사항 데이터(54e)의 영역에 저장되는 추가 단계(S12)를 가져서, 도 10에 나타낸 바와 같이, 이전의 테스트 데이터의 스트링은 열의 배열로서 저장되어 테스트 대상으로서의 프로세서 코어(2a, 2b)의 테스트 위치에 일대일 대응하는 행(A, B, C, …, ZZZ)에 의해서 검사된다. 테스트 이력 사항 데이터(54e)의 저장 영역은 최대 크기가 제한되어서, 가장 오래된 테스트 데이터(54g) 열은 현재의 테스트 데이터(54f)의 스트링이 새로운 열로서 추가되면 바깥쪽으로 시프트된다.
새로운 테스트 데이터(54f) 열의 각 행은 대응하는 기존의 테스트 데이터(54e), 예를 들면 가장 최근의 데이터(54h) 열의 해당 데이터와 비교하여서, 그 사이의 불일치를 검사하여 행의 에러로서 기록한다. 새로운 테스트 데이터(54f) 열이 추가될 때마다, 이러한 행 방향 검사가 반복된다. 그리고, 기록된 에러를 가 지는 임의의 행이 복구되어 처음 에러 기록 후에 소정의 시간 내에 테스트에 모순이 없다면, 이 경우는 과도 오차가 발생한 것으로서 식별되고(단계 S13에서 YES), 과도 오차가 발생한 테스트 위치의 라벨과 함께 전체 테스트 이력 사항 데이터(54e) 세트의 부분으로 기록된다(단계 S14). 일부 및 모든 연관 불일치가 단속적이거나 또는 소정의 기간 내에 식별 중에 있다고 판단될 때뿐만 아니라 불일치가 기록되지 않는 동안에, 단속적 테스트 모드는 중단되지 않고 계속된다. 새로운 테스트 데이터(54f)의 열이 추가될 때마다 그 데이터는 과도 오차의 식별을 위해 가장 오래된 데이터(54g)로부터 가장 최근의 데이터(54h)까지의 기존의 전체 데이터(54e)와 행 방향으로 순차적으로 비교될 수 있음을 알 수 있다.
또한, 전술한 바운더리 스캔 테스트는 프로세서에 대해 이루어지지만, 바운더리 스캔 버스를 이용하여, 플래시 메모리 등의 메모리의 검사를 위해서도 수행될 수 있다.
본 발명의 바람직한 실시예를 특정 용어를 사용하여 설명하였지만, 이러한 설명은 예시의 목적을 위한 것이고, 다음의 특허청구범위의 사상 또는 범주에서 벗어나지 않고 변경 및 변형이 이루어질 수 있음을 이해할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 제어 장치의 블록도.
도 2는 본 발명에 따른 테스트 구성을 나타내는 블록도.
도 3은 본 발명에 따른 제어 패턴의 예시적인 모드(mode)를 작성한 표.
도 4는 본 발명의 제 1 실시예에 따른 JTAG 테스트에 대한 제어 동작의 흐름도.
도 5는 본 발명의 제 2 실시예에 따른 제어 장치의 블록도.
도 6은 본 발명의 제 2 실시예에 따른 JTAG 테스트에 대한 제어 동작의 흐름도.
도 7은 본 발명의 제 3 실시예에 따른 제어 장치의 블록도.
도 8은 본 발명의 제 4 실시예에 따른 제어 장치의 블록도.
도 9는 본 발명의 제 4 실시예에 따른 JTAG 테스트에 대한 제어 동작의 흐름도.
도 10은 본 발명의 제 4 실시예에 따른 제어 장치의 테스트 이력 사항 데이터의 세트의 구조를 나타내는 도면.
도 11은 종래의 바운더리 스캔 테스터의 블록도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 제어 장치 2: 오퍼레이터
3 : I/O 인터페이스 4 : 제 1 전용 프로세서 코어
5 : 메모리 11 : 정상 모드 버스
12 : 바운더리 스캔 버스 31 : 제 3 JTAG 테스터
32 : IC 53 : 제어 프로그램
2a/2b : 제 1/제 2 범용 프로세서 코어
21a/21b : 제 1/제 2 내부 프로세서 회로 21c : 제어 패턴 설정기
51a/51b : 제 1/제 2 바운더리 스캔 제어 프로그램
52a/52b : 제 1/제 2 기대값 데이터

Claims (9)

  1. 바운더리 스캔 버스(boundary scan bus)에 접속된 한 쌍의 프로세서 코어들을 포함하고 상기 한 쌍의 프로세서 코어들이 서로 상대방의 프로세서 코어를 진단하도록 구성된 오퍼레이터와,
    상기 오퍼레이터에 의해서 실행되는 데이터 및 프로그램을 내부에 저장하는 메모리와,
    상기 오퍼레이터 내의 해당 프로세스 동안 처리될 입력 신호 및 출력 신호를 입출력하는 I/O 인터페이스와,
    상기 오퍼레이터, 상기 메모리 및 상기 I/O 인터페이스 간의 정상 모드 접속을 위해 구성된 정상 모드 버스를 포함하는 제어 장치로서,
    상기 오퍼레이터는 상기 바운더리 스캔 버스에 각각 접속된 제 1 범용 프로세서 코어 및 제 2 범용 프로세서 코어를 포함하고,
    상기 메모리는 상기 오퍼레이터로 하여금 각각의 바운더리 스캔 테스트를 수행하게 하는 제 1 바운더리 스캔 제어 프로그램 및 제 2 바운더리 스캔 제어 프로그램으로 구성된 바운더리 스캔 제어 프로그램 세트와, 각각의 연관된 바운더리 스캔 테스트의 결과의 일치 여부를 판정하기 위한 제 1 기대값 데이터 및 제 2 기대값 데이터와, 상기 오퍼레이터가 제어를 수행하게 하는 제어 프로그램을 저장하고,
    상기 제 1 범용 프로세서 코어는 제 1 바운더리 스캔 테스터와, 상기 제 1 바운더리 스캔 테스터에 의해 테스트되는 제 1 내부 프로세서 회로와, 상기 오퍼레 이터에 의해 수행될 상기 제어 프로그램 또는 상기 오퍼레이터에 의해 수행될 상기 제 1 및 제 2 바운더리 스캔 제어 프로그램 세트를 선택하여서 상기 제어 장치에 의한 제어의 패턴이 상기 제 1 내부 프로세서 회로에 대해서 사전 설정되게 하는 제어 패턴 설정기를 포함하며,
    상기 제 2 범용 프로세서 코어는 제 2 바운더리 스캔 테스터 및 상기 제 2 바운더리 스캔 테스터에 의해 테스트되는 제 2 내부 프로세서 회로를 포함하고,
    상기 제어 패턴은,
    상기 제어 패턴의 설정 사항에 따라 상기 정상 모드 버스를 통해서 상기 제 1 내부 프로세서 회로로부터 수신되는 진단 요청 명령에 의거하여,
    상기 제 1 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 1 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 제 1 내부 프로세서 회로에 의해서 상기 제 2 범용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트와,
    상기 제 2 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 2 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 제 2 내부 프로세서 회로에 의해서 상기 제 1 범용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트가 서로 간에 시분할 방식으로 구현되도록 설정되는 것을 특징으로 하는 제어 장치.
  2. 제 1 항에 있어서,
    상기 I/O 인터페이스는 제 3 바운더리 스캔 테스터, 및 상기 제 3 바운더리 스캔 테스터에 의해서 테스트되는 집적 회로를 포함하고,
    상기 제 3 바운더리 스캔 테스터는 상기 바운더리 스캔 버스에 접속되고,
    상기 제 1 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 1 내부 프로세서 회로와 상기 제 2 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 2 내부 프로세서 회로 중 어느 하나의 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 어느 하나의 내부 프로세서 회로에 의해서 상기 I/O 인터페이스에 대한 바운더리 스캔 테스트가 수행되는 것을 특징으로 하는 제어 장치.
  3. 제 1 항에 있어서,
    상기 오퍼레이터는 제 4 바운더리 스캔 테스터, 및 상기 제 4 바운더리 스캔 테스터에 의해 테스트되는 제 4 내부 프로세서 회로를 포함하는 제 1 전용 프로세서 코어를 포함하고,
    상기 제 1 전용 프로세서 코어는 상기 바운더리 스캔 버스에 접속되고,
    상기 제어 패턴의 명령에 따라서, 상기 제 1 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 1 내부 프로세서 회로와 상기 제 2 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 2 내부 프로세서 회로 중 어느 하나의 내부 프로세서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 어느 하나의 내부 프로세서 회로에 의해서 상기 제 1 전용 프로세서 코어에 대한 바운더리 스캔 테스트가 수행되는 것을 특징으로 하는 제어 장치.
  4. 제 1 항에 있어서,
    설계 툴(design tool)은 통신 인터페이스를 통해 상기 정상 모드 버스에 접속되고, 상기 제 1 내부 프로세서 회로 및 상기 제 2 내부 프로세서 회로를 위한 설계 데이터 세트와 복구 테이터 세트를 그 내부에 저장하며,
    상기 제 1 바운더리 스캔 테스터는 일 단부가 상기 바운더리 스캔 버스에 접속되고 다른 단부가 상기 제 1 내부 프로세서 회로에 접속된 제 1 설계 데이터 기록 제어기를 포함하고,
    상기 제 2 바운더리 스캔 테스터는 일 단부가 상기 바운더리 스캔 버스에 접속되고 다른 단부가 상기 제 2 내부 프로세서 회로에 접속된 제 2 설계 데이터 기록 제어기를 포함하고,
    상기 메모리는 그 내부에 바운더리 스캔 테스트의 결과 세트와, 상기 제 1 기대값 데이터 및 상기 제 2 기대값 데이터를 가지고,
    상기 제 1 내부 프로세서 회로는 상기 바운더리 스캔 버스를 통해 상기 제 2 범용 프로세서 코어의 바운더리 스캔 테스트의 제 1 결과를 획득하여 상기 제 1 결과의 일치 여부에 대한 제 1 판정을 위하여 상기 제 1 결과를 상기 제 1 기대값 데이터와 비교하고, 상기 제 1 판정 후에 문제가 있다고 결정되면, 상기 설계 툴로부터 사전 설정된 제 1 복구 데이터를 샘플링하여 상기 제 2 설계 데이터 기록 제어기를 통해 상기 샘플링된 제 1 복구 데이터로 상기 제 2 내부 프로세서 회로의 비휘발성 메모리 내에 저장된 제 1 설계 데이터를 재기록하며,
    상기 제 2 내부 프로세서 회로는 상기 바운더리 스캔 버스를 통해 상기 제 1 범용 프로세서 코어의 바운더리 스캔 테스트의 제 2 결과를 획득하여 상기 제 2 결 과의 일치 여부에 대한 제 2 판정을 위하여 상기 제 2 결과를 상기 제 2 기대값 데이터와 비교하고, 상기 제 2 판정 후에 문제가 있다고 결정되면, 상기 설계 툴로부터 사전 설정된 제 2 복구 데이터를 샘플링하여 상기 제 2 설계 데이터 기록 제어기를 통해 상기 샘플링된 제 2 복구 데이터로 상기 제 1 내부 프로세서 회로의 비휘발성 메모리 내에 저장된 제 2 설계 데이터를 재기록하는 것을 특징으로 하는 제어 장치.
  5. 제 1 항에 있어서,
    상기 제어 패턴은,
    상기 제어 프로그램에 의한 제어 하에서의 동작을 위해서 전용되는 동작 모드(run mode)와,
    상기 제어 프로그램에 의한 제어 하에서의 동작과, 상기 제 1 바운더리 스캔 제어 프로그램 및 제 2 바운더리 스캔 제어 프로그램에 의한 제어 하의 테스트가 서로 간에 시분할 방식으로 구현되는 단속적 테스트 모드((intermittent test mode)와,
    상기 제 1 바운더리 스캔 제어 프로그램 및 제 2 바운더리 스캔 제어 프로그램에 의한 제어 하의 테스트가 실시되는 테스트 모드(test mode)를 포함하는 것을 특징으로 하는 제어 장치.
  6. 제 5 항에 있어서,
    상기 단속적 테스트 모드는,
    바운더리 스캔 테스트의 테스트 데이터를 저장하는 단계와,
    현재의 테스트 데이터와 이전의 테스트 데이터를 비교하여, 그들 간에 차이가 존재함 또는 존재하지 않음의 이력 사항을 준비하는 단계와,
    상기 이력 사항이 과도 오차(transient error)를 나타내는 패턴을 가지는지의 여부를 판정하는 단계와,
    상기 이력 사항이 과도 오차를 나타내는 패턴을 갖는다고 판정되면, 상기 단속적 테스트 모드를 계속하여 실시하는 단계를 포함하는 것을 특징으로 하는 제어 장치.
  7. 바운더리 스캔 버스에 접속된 한 쌍의 프로세서 코어들을 포함하고 상기 한 쌍의 프로세서 코어들이 서로 상대방의 프로세서 코어를 진단하도록 구성된 오퍼레이터와,
    상기 오퍼레이터에 의해서 실행되는 데이터 및 프로그램을 그 내부에 저장하는 메모리와,
    상기 오퍼레이터 내의 해당 프로세스 동안 처리될 입력 신호 및 출력 신호를 수신 및 전송하도록 구성된 I/O 인터페이스와,
    상기 오퍼레이터, 상기 메모리 및 상기 I/O 인터페이스 간의 정상 모드 접속을 위해 구성된 정상 모드 버스를 포함하는 제어 장치로서,
    상기 오퍼레이터는 상기 바운더리 스캔 버스에 각각 접속된 제 1 범용 프로 세서 코어 및 제 2 전용 프로세서 코어를 포함하고,
    상기 메모리는 상기 오퍼레이터로 하여금 바운더리 스캔 테스트를 수행하게 하는 제 3 바운더리 스캔 제어 프로그램 및 제 4 바운더리 스캔 제어 프로그램과, 연관된 바운더리 스캔 테스트의 결과의 일치 여부를 판정하기 위한 제 3 기대값 데이터 및 제 4 기대값 데이터와, 상기 오퍼레이터가 제어를 수행하게 하는 제어 프로그램을 저장하고,
    상기 제 1 범용 프로세서 코어는 제 1 바운더리 스캔 테스터와, 상기 제 1 바운더리 스캔 테스터에 의해 테스트되는 제 1 내부 프로세서 회로와, 상기 오퍼레이터에 의해 수행될 상기 제어 프로그램 또는 상기 오퍼레이터에 의해 수행될 상기 제 3 바운더리 스캔 제어 프로그램을 선택하여서 상기 제어 장치에 의한 제어의 패턴이 상기 제 1 내부 프로세서 회로에 대해서 사전 설정되게 하는 제어 패턴 설정기를 포함하며,
    상기 제 2 범용 프로세서 코어는 제 5 바운더리 스캔 테스터, 상기 제 5 바운더리 스캔 테스터에 의해 테스트되는 제 5 내부 프로세서 회로 및 상기 바운더리 스캔 버스에 접속된 상기 제 1 범용 프로세서 코어를 테스트하도록 구성된 바운더리 스캔 제어기를 포함하며,
    상기 제어 패턴은,
    상기 제어 패턴의 설정 사항에 따라 상기 정상 모드 버스를 통해서 상기 제 1 내부 프로세서 회로로부터 수신되는 진단 요청 명령에 의거하여,
    상기 제 3 바운더리 스캔 제어 프로그램을 샘플링한 상기 제 1 내부 프로세 서 회로로부터 상기 바운더리 스캔 버스를 통해서 상기 제 1 내부 프로세서 회로에 의해서 상기 제 2 전용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트와,
    상기 제 5 내부 프로세서 회로에 의해 구동된 상기 바운더리 스캔 제어기로부터 상기 바운더리 스캔 버스를 통해서 상기 바운더리 스캔 제어기에 의해서 상기 제 1 범용 프로세서 코어에 대해서 수행되는 바운더리 스캔 테스트가 서로 간에 시분할 방식으로 구현되도록 설정되는 것을 특징으로 하는 제어 장치.
  8. 제 7 항에 있어서,
    설계 툴은 통신 인터페이스를 통해 상기 정상 모드 버스에 접속되고, 상기 제 1 내부 프로세서 회로 및 상기 제 5 내부 프로세서 회로를 위한 설계 데이터 세트와 복구 데이터 세트를 그 내부에 저장하고,
    상기 제 1 바운더리 스캔 테스터는 일 단부가 상기 바운더리 스캔 버스에 접속되고 다른 단부가 상기 제 1 내부 프로세서 회로에 접속된 제 1 설계 데이터 기록 제어기를 포함하고,
    상기 제 5 바운더리 스캔 테스터는 일 단부가 상기 바운더리 스캔 버스에 접속되고 다른 단부가 상기 제 5 내부 프로세서 회로에 접속된 제 3 설계 데이터 기록 제어기를 포함하고,
    상기 제 1 내부 프로세서 회로는 상기 바운더리 스캔 버스를 통해 상기 제 2 전용 프로세서 코어의 바운더리 스캔 테스트의 제 1 결과를 획득하고 상기 제 1 결과의 일치 여부에 대한 제 1 판정을 위하여 상기 제 1 결과를 상기 제 1 기대값 데 이터와 비교하고, 상기 제 1 판정 후에 문제가 있다고 결정되면, 상기 설계 툴로부터 사전 설정된 제 1 복구 데이터를 샘플링하고 상기 제 2 설계 데이터 기록 제어기를 통해 상기 샘플링된 제 1 복구 데이터로 상기 제 5 내부 프로세서 회로의 비휘발성 메모리 내에 저장된 제 1 설계 데이터를 재기록하고,
    상기 제 5 내부 프로세서 회로는 상기 바운더리 스캔 버스를 통해 상기 제 1 범용 프로세서 코어의 바운더리 스캔 테스트의 제 2 결과를 획득하고 상기 제 2 결과의 일치 여부에 대한 제 2 판정을 위하여 상기 제 2 결과를 상기 제 4 기대값 데이터와 비교하고, 상기 제 2 판정 후에 문제가 있다고 결정되면, 상기 설계 툴로부터 사전 설정된 제 2 복구 데이터를 샘플링하고 상기 제 3 설계 데이터 기록 제어기를 통해 상기 샘플링된 제 2 복구 데이터로 상기 제 1 내부 프로세서 회로의 비휘발성 메모리 내에 저장된 제 2 설계 데이터를 재기록하도록 구성되는 것을 특징으로 하는 제어 장치.
  9. 오퍼레이터를 포함하는 제어 장치로서,
    상기 오퍼레이터는 바운더리 스캔 버스에 접속된 복수의 프로세서 코어들을 포함하고,
    상기 복수의 프로세서 코어들은 서로 간에 다른 프로세서 코어의 바운더리 스캔 테스트를 서로 간에 시분할 방식으로 실시하는 것을 특징으로 하는 제어 장치.
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