KR20210065514A - 집적 회로 반도체 소자의 상호 접속 구조체 - Google Patents

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Abstract

본 발명의 집적 회로 반도체 소자의 상호 접속 구조체는 반도체 기판 상에 형성된 제1 도전층과, 상기 제1 도전층 상에 형성되고 내부에 트랜치를 갖는 층간 절연층과, 상기 트랜치의 하부에 위치하는 상기 층간 절연층의 일부분을 관통하여 상기 제1 도전층과 접촉하고 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 갖는 적어도 하나의 비아층과, 상기 트랜치의 바닥 및 측벽, 및 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층; 및 상기 배리어층 상에서 상기 트랜치 내부에 형성되고, 상기 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함한다.

Description

집적 회로 반도체 소자의 상호 접속 구조체{interconnection structure of integrated circuit semiconductor device}
본 발명의 기술적 사상은 집적 회로 반도체 소자에 관한 것으로, 보다 상세하게는 집적 회로 반도체 소자의 상호 접속 구조체에 관한 것이다.
집적 회로 반도체 소자의 제조 공정에서, 반도체 기판에 트랜지스터나 커패시터와 같은 전자 소자들을 형성한 후, 상기 전자 소자들과 전기적으로 연결되는 다층 배선층을 형성할 수 있다.
다층 배선층은 제1 도전층과 제2 도전층을 비아층으로 연결하는 상호 접속 구조체를 포함할 수 있다. 상호 접속 구조체에서 비아층의 비아 저항을 감소시켜야 집적 회로 반도체 소자의 성능이나 신뢰성을 향상시킬 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 비아층의 비아 저항을 감소시킬 수 있는 집적 회로 반도체 소자의 상호 접속 구조체를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상의 집적 회로 반도체 소자의 상호 접속 구조체는 반도체 기판 상에 형성된 제1 도전층; 상기 제1 도전층 상에 형성되고 내부에 트랜치를 갖는 층간 절연층; 상기 트랜치의 하부에 위치하는 상기 층간 절연층의 일부분을 관통하여 상기 제1 도전층과 접촉하고 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 갖는 적어도 하나의 비아층; 상기 트랜치의 바닥 및 측벽, 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층; 및 상기 배리어층 상에서 상기 트랜치 내부에 형성되고, 상기 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함한다.
본 발명의 기술적 사상의 집적 회로 반도체 소자의 상호 접속 구조체는 반도체 기판 상에 형성된 제1 도전층; 상기 제1 도전층 상에 형성되고, 내부에 트랜치를 갖는 층간 절연층; 상기 트랜치의 하부에 위치하는 상기 층간 절연층의 일부분을 관통하는 비아홀 내에 형성되고, 상기 제1 도전층과 접촉함과 아울러 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 가지는 적어도 하나의 비아층; 상기 비아층을 노출하도록 상기 비아층의 표면 일부, 상기 트랜치의 바닥 및 측벽 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층; 및 상기 비아층 및 배리어층 상에서 상기 트랜치를 채우도록 형성되고, 상기 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함한다.
본 발명의 기술적 사상의 집적 회로 반도체 소자의 상호 접속 구조체는 반도체 기판 상에 형성된 제1 도전층; 상기 제1 도전층 상에 형성되고 내부에 트랜치를 갖는 층간 절연층; 상기 트랜치의 하부에 위치하는 상기 층간 절연층을 관통하는 비아홀 내에 형성되고, 상기 제1 도전층과 접촉함과 아울러 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 가지는 적어도 하나의 비아층; 상기 트랜치의 바닥 및 측벽, 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층; 상기 비아층의 표면 상에 형성된 캡층; 및 상기 배리어층 및 캡층 상에서 상기 트랜치를 채우도록 형성되고, 상기 캡층 및 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함한다.
본 발명의 집적 회로 반도체 소자의 상호 접속 구조체는 비아층 상에 선택적으로 배리어층을 형성하지 않아 상하부 도전층들 사이에 위치하는 비아층의 비아 저항을 낮출 수 있다.
더하여, 본 발명의 집적 회로 반도체 소자의 상호 접속 구조체는 비아층의 표면보다 아래로 리세스된 트랜치 내에 상부 도전층을 형성한다. 이에 따라, 본 발명의 접적 회로 반도체 소자의 상호 접속 구조체는 비아층과 상부 도전층간의 접촉 면적을 넓혀 비아층의 비아 저항을 낮출 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적 회로 반도체 소자의 상호 접속 구조체를 설명하기 위하여 도시한 단면도이다.
도 2는 도 1의 "A"부분의 확대도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적 회로 반도체 소자의 상호 접속 구조체를 설명하기 위하여 도시한 단면도이다.
도 4는 도 3의 "B"부분의 확대도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 집적 회로 반도체 소자의 상호 접속 구조체를 설명하기 위하여 도시한 단면도이다.
도 6은 도 5의 "C"부분의 확대도이다.
도 7 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 13 내지 도 16은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체의 제조 방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의해 집적 회로 반도체 소자의 상호 접속 구조체를 구성하는 배리어층의 선택적 형성 방법을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 집적 회로 반도체 소자의 상호 접속 구조체를 설명하기 위하여 도시한 단면도이고, 도 2는 도 1의 "A"부분의 확대도이다.
구체적으로, 본 발명의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체(10)는 단일 다마슨 공정(single damascene process)에 의해 형성된 단일 다마슨 구조체(single damascene structure)일 수 있다. 단일 다마슨 구조체는 비아홀(111)을 형성하기 위한 비아홀 식각 공정과 트랜치(125)를 형성하기 위한 트랜치 식각 공정을 나누어서 수행하여 제조될 수 있다. 본 발명의 기술적 사상은 단일 다마슨 공정에 의해 형성된 단일 다마슨 구조체 이외에도 이용될 수 있다.
집적 회로 반도체 소자의 상호 접속 구조체(10)는 제1 도전층(107)과 제2 도전층(131)을 비아층(117)으로 연결하는 다층 배선층을 포함할 수 있다. 집적 회로 반도체 소자의 상호 접속 구조체(10)는 반도체 기판(101)을 포함한다. 반도체 기판(101)은 단결정 웨이퍼로 형성될 수 있다. 반도체 기판(101)은 실리콘 웨이퍼일 수 있다. 반도체 기판(101)에는 다양한 전자 소자들, 예컨대, 트랜지스터 및/또는 커패시터가 형성되어 있을 수 있다.
반도체 기판(101) 상에는 제1 층간 절연층(103)이 형성되어 있을 수 있다. 제1 층간 절연층(103)은 실리콘 산화층으로 형성할 수 있다. 제1 층간 절연층(103)은 하부 층간 절연층이라고 통칭할 수 있다. 제1 층간 절연층(103) 내에는 도전 플러그(105) 및 제1 도전층(107)이 형성될 수 있다.
일부 실시예에서, 제1 도전층(107)은 텅스텐이나 알루미늄으로 이루어진 도전 물질층일 수 있다. 일부 실시예에서, 제1 도전층(107)은 구리로 이루어진 도전 물질층일 수 있다. 도전 플러그(105)는 앞서 설명한 반도체 기판(101)에 형성된 전자 소자들(미도시)과 전기적으로 연결될 수 있다. 제1 도전층(107)은 하부 도전층 또는 하부 배선층으로 명명될 수 있다.
제1 도전층(107) 상에는 제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)이 형성되어 있다. 제2 층간 절연층(109) 및 제3 층간 절연층(123)은 실리콘 산화층으로 구성될 수 있다. 식각 저지층(119, 121)은 제2 층간 절연층(109) 및 제3 층간 절연층(123)에 대하여 식각 선택비가 있는 물질로 형성될 수 있다. 식각 저지층(119, 121)은 실리콘 질화층으로 구성될 수 있다.
식각 저지층(119, 121)은 편의상 이중층으로 도시하지만, 단일층이나 삼중층 이상의 복수개의 층들로 구성될 수 있다. 제2 층간 절연층(109)은 비아 구조물(113, 115, 117), 예컨대 비아층(117)과 동일 높이로 형성될 수 있다. 식각 저지층(119, 121)은 제2 층간 절연층(109) 및 제3 층간 절연층(123) 사이에 형성되어 있다.
제3 층간 절연층(123)은 상부 도전 구조물(127, 129, 131), 예컨대 제2 도전층(131)과 동일 높이로 형성될 수 있다. 제2 층간 절연층(109) 및 제3 층간 절연층(123)은 통칭하여 상부 층간 절연층이라고 통칭할 수 있다. 제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)은 모두 상부 층간 절연층이라고 통칭할 수 있다.
제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)의 내부에는 트랜치(125)가 형성되어 있다. 트랜치(125)의 바닥은 제2 층간 절연층(109) 내에 형성될 수 있다. 트랜치(125)의 바닥은 식각 저지층(119, 121)의 바닥보다 낮은 위치에 형성될 수 있다. 트랜치(125)는 도 2에 도시한 바와 같이 식각 저지층(119, 121)의 바닥에서 제1 거리(RE, 또는 제1 깊이)만큼 리세스된 트랜치일 수 있다.
트랜치(125)의 내부에는 제2 층간 절연층(109)의 일부분을 관통하여 제1 도전층(107)과 접촉하는 비아 구조물(113, 115, 117)이 형성되어 있다. 도 1에서는 비아 구조물(113, 115, 117)을 편의상 하나만 도시하지만, 트랜치(125)의 폭이 클 경우 트랜치(125) 내에 복수개의 비아 구조물(113, 115, 117)이 형성될 수 있다. 비아 구조물(113, 115, 117)은 제2 층간 절연층(109) 내에는 제1 도전층(107)과 접촉한다. 비아 구조물(113, 115, 117)은 트랜치(125)의 바닥보다 높게 돌출된 돌출부를 포함할 수 있다. 비아 구조물(113, 115, 117)의 상부 부분이 돌출부일 수 있다.
비아 구조물(113, 115, 117), 특히 비아층(117)은 도 2에 도시한 바와 같이 트랜치(125)의 바닥에서 제2 거리(PE, 또는 제1 높이)만큼 돌출된 돌출부를 포함할 수 있다. 트랜치(125)는 도 2에 도시한 바와 같이 비아 구조물(113, 115, 117), 특히 비아층(117)의 표면에서 제2 거리(PE, 또는 제2 깊이)만큼 낮게 리세스된 트랜치일 수 있다. 트랜치(125)의 폭은 비아 구조물(113, 115, 117), 특히 비아층(117)의 폭보다 클 수 있다.
비아 구조물(113, 115, 117)은 비아홀(111)의 내부 및 바닥에 형성된 비아 배리어층(113), 비아 배리어층(113) 상에 형성된 비아 씨드층(115), 및 비아 씨드층(115) 상에 비아홀(111)을 매립하도록 형성된 비아층(117)을 포함할 수 있다.
일부 실시예에서, 비아 배리어층(113)은 TaN, TiN, Ti, Ta의 단일층 또는 다중층일 수 있다. 일부 실시예에서, 비아 씨드층(115)은 Co나 Ru로 이루어질 수 있다. 일부 실시예에서, 비아층(117)은 텅스텐이나 알루미늄으로 이루어진 도전 물질층일 수 있다. 일부 실시예에서, 비아층(117)은 구리로 이루어진 도전 물질층일 수 있다.
비아홀(111)은 제1 도전층(107)의 표면을 노출하고 제2 층간 절연층(109)의 일부를 관통할 수 있다. 비아 배리어층(113)은 비아층(117)을 구성하는 원자의 확산을 방지하는 역할을 수행한다. 비아 씨드층(115)은 비아 배리어층(113) 상에 비아층(117)이 용이하게 형성되도록 씨드 역할을 하는 물질층일 수 있다. 비아 씨드층(115)은 비아층(117)이 비아 배리어층(113) 상에 잘 붙도록 하는 웨팅층(wetting layer)일 수 있다.
집적 회로 반도체 소자의 상호 접속 구조체(10)는 트랜치(125) 내부를 매립하면서 비아 구조물(113, 115, 117)과 접촉하는 상부 도전 구조물(127, 129, 131)을 포함한다. 상부 도전 구조물(127, 129, 131)은 비아 구조물(113, 115, 117)의 양측벽의 일부분과 접촉할 수 있다. 상부 도전 구조물(127, 129, 131)은 비아 구조물(113, 115, 117)의 양측벽의 일부분과 접촉하기 때문에 접촉 면적을 넓힐 수 있다. 이에 따라, 집적 회로 반도체 소자의 상호 접속 구조체(10)는 비아 구조물(113, 115, 117)의 저항, 예컨대 비아 저항을 낮출 수 있다.
상부 도전 구조물(127, 129, 131)은 배리어층(127), 배리어층(127) 상에 형성된 도전 씨드층(129), 및 도전 씨드층(129) 상에 트랜치(125)를 매립하도록 형성된 제2 도전층(131)을 포함할 수 있다.
일부 실시예에서, 배리어층(127)은 TaN, TiN, Ti, Ta의 단일층 또는 다중층일 수 있다. 일부 실시예에서, 도전 씨드층(129)은 Co나 Ru로 이루어질 수 있다. 일부 실시예에서, 제2 도전층(131)은 텅스텐이나 알루미늄으로 이루어진 도전 물질층일 수 있다. 일부 실시예에서, 제2 도전층(131)은 구리로 이루어진 도전 물질층일 수 있다.
배리어층(127)은 선택적으로 트랜치(125)의 측벽 및 바닥에 형성될 수 있다. 배리어층(127)은 비아 구조물(113, 115, 117)의 상부, 특히 비아층(117)의 상부 표면에는 선택적으로 형성되지 않을 수 있다. 배리어층(127)은 원자층 증착법(ALD), 화학기상증착법(CVD), 또는 물리 증착법(PVD)으로 형성될 수 있다.
배리어층(127)은 도 2에 도시한 바와 같이 트랜치(125)의 측벽에 형성된 제1 부분(127a) 및 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 제2 부분(127b)을 포함할 수 있다. 일부 실시예에서, 배리어층(127)은 도 2에 도시한 바와 같이 비아 배리어층(113) 및 비아 씨드층(115)의 상부에 형성된 제3 부분(127c)을 포함할 수 있다.
배리어층(127)은 제1 두께(T1a, T1b) 및 제2 두께(T2)를 가질 수 있다. 배리어층(127)의 제1 부분(127a)은 제1 서브 두께(T1a)를 가질 수 있다. 트랜치(125)의 바닥에 형성된 배리어층(127)의 제2 부분(127b)은 제1 서브 두께(T1a) 보다 두꺼운 제2 서브 두께(T1b)를 가질 수 있다. 배리어층(127)의 제3 부분(127c)은 제2 서브 두께(T1b)와 거의 동일한 제2 두께(T2)를 가질 수 있다.
배리어층(127)은 제2 도전층(131)을 구성하는 원자의 확산을 방지하는 역할을 수행한다. 도전 씨드층(129)은 배리어층(127) 상에 제2 도전층(131)이 용이하게 형성되도록 씨드 역할을 하는 물질층일 수 있다. 도전 씨드층(129)은 제2 도전층(131)이 배리어층(127) 상에 잘 붙도록 하는 웨팅층(wetting layer)일 수 있다.
도전 씨드층(129)은 도 2에 도시한 바와 같이 트랜치(125)의 측벽의 배리어층(127a) 상에 형성된 제1 부분(129a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 배리어층(127b)에 형성된 제2 부분(129b), 비아 배리어층(113) 및 비아 씨드층(115)의 상부의 배리어층(127c) 상에 형성된 제3 부분(129c), 및 비아층(117)의 상부에 형성된 제4 부분(129d)을 포함할 수 있다.
도전 씨드층(129)은 제3 두께(T3a, T3b). 제4 두께(T4) 및 제5 두께(T5)를 가질 수 있다. 도전 씨드층(129)의 제1 부분(129a)은 제3 서브 두께(T3a)를 가질 수 있다. 도전 씨드층(129)의 제2 부분(129b)은 제3 서브 두께(T3a) 보다 두꺼운 제4 서브 두께(T3b)를 가질 수 있다. 도전 씨드층(129)의 제3 부분(129c)은 제3 두께(T3a, T3b)보다 작은 제4 두께(T4)를 가지며, 도전 씨드층(129)의 제4 부분(129d)은 제4 두께(T4)보다 작은 제5 두께(T5)를 가질 수 있다.
제2 도전층(131)은 상부 도전층 또는 상부 배선층으로 명명될 수 있다. 제2 도전층(131)은 비아층(117)을 통해 제1 도전층(107)과 전기적으로 연결될 수 있다. 제2 도전층(131)은 도 2에 도시한 바와 같이 비아 구조물(113, 115, 117), 예컨대 비아층(117)의 상부 표면과 동일 높이의 제1 부분(131a), 및 제1 부분(131a) 상에 제3 층간 절연층(123)의 상부 표면과 동일 높이의 제2 부분(131b)을 포함하고, 상기 제1 부분(131a) 및 제2 부분(131b)은 동일한 몸체로 구성될 수 있다.
본 발명의 집적 회로 반도체 소자의 상호 접속 구조체(10)는 도 1 및 도 2에 도시한 바와 같이 비아층(117)의 상부 표면(128) 상에는 배리어층(127)이 형성되지 않고 도전 씨드층(129) 및 제2 도전층(131)이 형성되어 있다. 이에 따라, 제2 도전층(131)과 비아층(117)간의 접촉 저항을 줄일 수 있다.
더하여, 본 발명의 집적 회로 반도체 소자의 상호 접속 구조체(10)는 비아층(117)의 상부에서 비아층(117)보다 넓은 폭을 갖고 비아층(117)의 표면의 아래로 리세스된 트랜치(125) 내에 제2 도전층(131)이 형성되어 있다. 이에 따라, 비아층(117)과 제2 도전층(131) 간의 접촉 면적을 넓혀 제2 도전층(131)과 비아층(117) 간의 접촉 저항을 낮출 수 있다.
결과적으로, 본 발명의 집적 회로 반도체 소자의 상호 접속 구조체(10)는 비아층(117) 상에 선택적으로 배리어층(127)이 형성되지 않고, 비아층(117)과 제2 도전층(131) 간의 접촉 면적도 넓힘으로써 비아층(117)의 비아 저항을 낮출 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 집적 회로 반도체 소자의 상호 접속 구조체를 설명하기 위하여 도시한 단면도이고, 도 4는 도 3의 "B"부분의 확대도이다.
구체적으로, 집적 회로 반도체 소자의 상호 접속 구조체(20)는 도 1 및 도 2의 상호 접속 구조체(10)와 비교할 때 배리어층(127-1)의 형성 위치, 도전 씨드층(129-1)의 형성 위치, 및 캡층(133)의 형성 유무를 제외하고는 동일할 수 있다. 도 3 및 도 4의 설명에서 도 1 및 도 2의 설명과 중복된 부분은 동일하므로 생략한다.
집적 회로 반도체 소자의 상호 접속 구조체(20)는 반도체 기판(101) 상의 제1 층간 절연층(103) 내에 도전 플러그(105) 및 제1 도전층(107)이 형성되어 있다. 제1 도전층(107) 상에는 제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)이 형성되어 있다.
제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)의 내부에는 트랜치(125)가 형성되어 있다. 트랜치(125)의 내부에는 제2 층간 절연층(109)의 일부분을 관통하여 제1 도전층(107)과 접촉하는 비아 구조물(113, 115, 117)이 형성되어 있다. 비아 구조물(113, 115, 117)은 비아홀(111)의 내부 및 바닥에 형성된 비아 배리어층(113), 비아 배리어층(113) 상에 형성된 비아 씨드층(115), 및 비아 씨드층(115) 상에 비아홀(111)을 매립하도록 형성된 비아층(117)을 포함할 수 있다.
집적 회로 반도체 소자의 상호 접속 구조체(20)는 트랜치(125) 내부를 매립하면서 비아 구조물(113, 115, 117)과 접촉하는 상부 도전 구조물(133, 127-1, 129-1, 131)을 포함한다.
상부 도전 구조물(133, 127-1, 129-1, 131)을 구성하는 캡층(133)이 비아 씨드층(115) 및 비아층(117) 상에 선택적으로 형성되어 있다. 캡층(133)은 도전 씨드층(129-1)과 동일 물질로 구성할 수 있다. 캡층(133)은 Co나 Ru로 구성한다. 캡층(133)은 도 4에 도시한 바와 같이 제6 두께(T6)로 형성할 수 있다. 트랜치(125)의 측벽 및 바닥에 배리어층(127-1)이 선택적으로 형성되어 있다.
배리어층(127-1)은 비아 구조물(113, 115, 117), 예컨대 비아층(117) 상부 표면에는 형성되지 않는다. 배리어층(127-1)은 도 4에 도시한 바와 같이 트랜치(125)의 측벽에 형성된 제1 부분(127a), 및 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 제2 부분(127b)을 포함할 수 있다.
배리어층(127-1) 및 캡층(133) 상에 도전 씨드층(129-1)을 형성한다. 도전 씨드층(129-1)은 도 4에 도시한 바와 같이 트랜치(125)의 측벽의 배리어층(127a) 상에 형성된 제1 부분(129a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 배리어층(127b) 상에 형성된 제2 부분(129b), 비아 배리어층(113) 상에 형성된 제3 부분(129c-1), 및 캡층(133)의 상부에 형성된 제4 부분(129d-1)을 포함할 수 있다.
도전 씨드층(129-1)은 제3 두께(T3a, T3b), 제4 두께(T4-1) 및 제5 두께(T5-1)를 가질 수 있다. 도전 씨드층(129-1)의 제1 부분(129a)은 제3 서브 두께(T3a)를 가질 수 있다. 도전 씨드층(129-1)의 제2 부분(129b)은 제3 서브 두께(T3a) 보다 두꺼운 제4 서브 두께(T3b)를 가질 수 있다. 도전 씨드층(129-1)의 제4 부분(129c-1)은 제3 두께(T3a, T3b)보다 작은 제4 두께(T4-1)를 가지며, 도전 씨드층(129-1)의 제4 부분(129d-1)은 제4 두께(T4-1)보다 큰 제5 두께(T5-1)를 가질 수 있다.
도전 씨드층(129-1) 상에 트랜치(125)를 매립하도록 형성된 제2 도전층(131)을 포함할 수 있다. 제2 도전층(131)은 비아 구조물(113, 115, 117), 예컨대 비아층(117)의 상부 표면과 동일 높이의 제1 부분(131a), 및 제1 부분(131a) 상에 제3 층간 절연층(123)의 상부 표면과 동일 높이의 제2 부분(131b)을 포함하고, 상기 제1 부분(131a) 및 제2 부분(131b)은 동일한 몸체로 구성될 수 있다.
집적 회로 반도체 소자의 상호 접속 구조체(20)는 비아 구조물(113, 115, 117), 예컨대 비아층(117) 상에 도전 씨드층(129-1)과 동일 물질의 캡층(133)을 구비한다. 이에 따라, 상호 접속 구조체(20)는 상부 도전 구조물(127, 129, 131)과 비아 구조물(113, 115, 117) 간의 접촉 저항을 낮출 수 있다. 결과적으로, 집적 회로 반도체 소자의 상호 접속 구조체(20)는 비아층(117)의 비아 저항을 낮출 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 집적 회로 반도체 소자의 상호 접속 구조체를 설명하기 위하여 도시한 단면도이고, 도 6은 도 5의 "C"부분의 확대도이다.
구체적으로, 집적 회로 반도체 소자의 상호 접속 구조체(30)는 도 1 및 도 2의 상호 접속 구조체(10)와 비교할 때 도전 씨드층(129-2)의 형성 위치를 제외하고는 동일할 수 있다. 도 5 및 도 6의 설명에서 도 1 및 도 2의 설명과 중복된 부분은 동일하므로 생략한다.
집적 회로 반도체 소자의 상호 접속 구조체(30)는 반도체 기판(101) 상의 제1 층간 절연층(103) 내에 도전 플러그(105) 및 제1 도전층(107)이 형성되어 있다. 제1 도전층(107) 상에는 제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)이 형성되어 있다.
제2 층간 절연층(109), 식각 저지층(119, 121) 및 제3 층간 절연층(123)의 내부에는 트랜치(125)가 형성되어 있다. 트랜치(125)의 내부에는 제2 층간 절연층(109)의 일부분을 관통하여 제1 도전층(107)과 접촉하는 비아 구조물(113, 115, 117)이 형성되어 있다. 비아 구조물(113, 115, 117)은 비아홀(111)의 내부 및 바닥에 형성된 비아 배리어층(113), 비아 배리어층(113) 상에 형성된 비아 씨드층(115), 및 비아 씨드층(115) 상에 비아홀(111)을 매립하도록 형성된 비아층(117)을 포함할 수 있다.
집적 회로 반도체 소자의 상호 접속 구조체(30)는 트랜치(125) 내부를 매립하면서 비아 구조물(113, 115, 117)과 접촉하는 상부 도전 구조물(127, 129-2, 131)을 포함한다.
배리어층(127)은 트랜치(125)의 측벽 및 바닥에 선택적으로 형성되어 있다. 배리어층(127)은 비아 구조물(113, 115, 117), 예컨대 비아층(117) 상부 표면에는 형성되지 않는다. 배리어층(127)은 도 6에 도시한 바와 같이 트랜치(125)의 측벽에 형성된 제1 부분(127a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 제2 부분(127b), 및 비아 배리어층(113) 및 비아 씨드층(115)의 상부에 형성된 제3 부분(127c)을 포함할 수 있다.
배리어층(127) 상에 도전 씨드층(129-2)을 형성한다. 도전 씨드층(129-2)은 도 6에 도시한 바와 같이 트랜치(125)의 측벽의 배리어층(127a) 상에 형성된 제1 부분(129a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 배리어층(127b) 상에 형성된 제2 부분(129b), 비아 배리어층(113) 및 비아 씨드층(115)의 상의 배리어층(127c) 상에 형성된 제3 부분(129c)을 포함할 수 있다.
도전 씨드층(129-2) 상에 트랜치(125)를 매립하도록 형성된 제2 도전층(131)을 포함할 수 있다. 제2 도전층(131)은 비아 구조물(113, 115, 117), 예컨대 비아층(117)의 상부 표면과 동일 높이의 제1 부분(131a), 및 제1 부분(131a) 상에 제3 층간 절연층(123)의 상부 표면과 동일 높이의 제2 부분(131b)을 포함하고, 상기 제1 부분(131a) 및 제2 부분(131b)은 동일한 몸체로 구성될 수 있다.
집적 회로 반도체 소자의 상호 접속 구조체(30)는 비아 구조물(113, 115, 117), 예컨대 비아층(117)과 제2 도전층(131)이 직접적으로 접촉하여 상부 도전 구조물(127, 129-2, 131)과 비아 구조물(113, 115, 117) 간의 접촉 저항을 낮출 수 있다. 이에 따라, 집적 회로 반도체 소자의 상호 접속 구조체(30)는 비아층(117)의 비아 저항을 낮출 수 있다.
도 7 내지 도 12는 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 7 내지 도 12는 도 1 및 도 2의 집적 회로 반도체 소자의 상호 접속 구조체(10)를 제조하는 방법을 설명하기 위하여 제공된 것이다. 도 7 내지 도 12에서, 편의상 도 1 및 도 2의 제2 층간 절연층(109) 레벨부터 설명한다.
도 7을 참조하면, 제2 층간 절연층(109) 내에 비아 구조물(113, 115, 117)을 형성한다. 비아 구조물(113, 115, 117)의 형성 순서는 다음과 같다. 제2 층간 절연층(109) 내에 사진식각공정을 이용하여 비아홀(111)을 형성한다. 이어서, 비아홀(111)의 내부 및 바닥에 비아 배리어층(113)을 형성한다. 비아 배리어층(113)은 원자층 증착법, 화학기상증착법, 또는 물리 증착법으로 형성될 수 있다.
비아 배리어층(113) 상에 비아 씨드층(115)을 형성한다. 비아 배리어층(113) 및 비아 씨드층(115)은 원자층 증착법, 화학기상증착법, 또는 물리 증착법으로 형성될 수 있다. 비아 씨드층(115) 상에 비아홀(111)을 매립하도록 비아층(117)을 형성한다. 비아층(117)은 원자층 증착법, 화학기상증착법, 물리 증착법 또는 전기 도금법으로 형성될 수 있다.
도면에는 도시하지는 않았지만, 제조 공정상 제2 층간 절연층(109)의 상부 표면에 형성되는 비아 배리어 물질층. 비아 씨드 물질층 및 비아 물질층은 제2 층간 절연층(109)의 상부 표면을 식각 저지점으로 하여 평탄화 공정, 예컨대 화학기계적연마 공정으로 식각할 수 있다.
도 8 및 도 9를 참조하면, 도 8에 도시한 바와 같이 제2 층간 절연층(109) 상에 제1 식각 저지 물질층(119m), 제2 식각 저지 물질층(121m) 및 제3 층간 절연 물질층(123m)을 순차적으로 형성한다. 제3 층간 절연 물질층(123m) 상에 사진식각공정으로 마스크 패턴(124)을 형성한다. 마스크 패턴(124)은 포토레지스트 패턴으로 형성한다.
도 9에 도시한 바와 같이 마스크 패턴(124)을 식각 마스크로 제1 식각 저지 물질층(119m)의 하면을 식각 저지점으로 하여 제3 층간 절연 물질층(123m)을 식각하여 제1 트랜치(125a)를 형성한다. 제1 트랜치(125a)를 형성할 때 제2 식각 저지 물질층(121m) 및 제1 식각 저지 물질층(119m)은 패터닝되어 제2 식각 저지층(121) 및 제1 식각 저지층(119)이 형성될 수 있다.
계속하여, 제1 트랜치(125a)를 형성한 후, 마스크 패턴(124)을 식각 마스크로 제2 층간 절연층(109)을 더 식각하여 제1 식각 저지층(121)의 하면 또는 바닥 아래로 리세스된 제2 트랜치(125b)를 형성한다. 제2 트랜치(125b)를 형성할 때 비아 구조물(117, 115, 113)은 식각되지 않을 수 있다. 제1 트랜치(125a) 및 제2 트랜치(125b)의 형성은 한번의 식각 공정으로 형성될 수 있다. 제1 트랜치(125a) 및 제2 트랜치(125b)는 통칭하여 트랜치(125)로 명명될 수 있다.
도 10 및 도 11을 참조하면, 도 10에 도시한 바와 같이 트랜치(125)의 측벽 및 바닥과, 비아 배리어층(113) 및 비아 씨드층(115) 상에 선택적으로 배리어층(127)을 형성한다. 배리어층(127)은 트랜치(125)의 측벽에 형성된 제1 부분(127a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 제2 부분(127b), 비아 배리어층(113) 및 비아 씨드층(115)의 상부에 형성된 제3 부분(127c)을 포함할 수 있다.
배리어층(127)은 비아 구조물(113, 115, 117)의 상부, 특히 비아층(117)의 상부 표면(128)에는 선택적으로 형성하지 않는다. 비아 배리어층(113) 및 비아 씨드층(115)의 상부에도 배리어층(127c)이 형성되지 않을 수도 있다. 배리어층(127)은 원자층 증착법, 화학기상증착법, 또는 물리 증착법으로 형성될 수 있다.
도 11에 도시한 바와 같이, 배리어층(127) 상에 도전 씨드층(129)을 형성한다. 도전 씨드층(129)은 원자층 증착법, 화학기상증착법, 또는 물리 증착법으로 형성될 수 있다. 도전 씨드층(129)은 트랜치(125)의 측벽의 배리어층(127a) 상에 형성된 제1 부분(129a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 배리어층(127b) 상에 형성된 제2 부분(129b), 비아 배리어층(113) 및 비아 씨드층(115)의 상부의 배리어층(127c) 상에 형성된 제3 부분(129c), 및 비아층(117)의 상부에 형성된 제4 부분(129d)을 포함할 수 있다.
도 12를 참조하면, 도전 씨드층(129) 상에 트랜치(125)를 매립하도록 제3 층간 절연층(123)의 전면에 제2 도전 물질층(131m)을 형성한다. 제2 도전 물질층(131m)은 원자층 증착법, 화학기상증착법, 물리 증착법 또는 전기 도금(electroplating) 방법으로 형성될 수 있다.
이어서, 제3 층간 절연층(123)의 상부 표면을 식각 저지점으로 하여 제2 도전 물질층(131m)을 평탄화 공정, 예컨대 화학기계적연마 공정으로 식각하여 도 1 및 도 2에 도시한 제2 도전층(131)을 형성한다.
이에 따라, 도 1 및 도 2에 도시한 상호 접속 구조체(10)는 비아 구조물(113, 115, 117)로 전기적으로 접속되는 상부 도전 구조물(127, 129, 131)을 형성할 수 있다. 상부 도전 구조물(127, 129, 131)은 배리어층(127), 도전 씨드층(129), 및 제2 도전층(131)을 포함할 수 있다.
도 13 내지 도 16은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 13 내지 도 16은 도 3 및 도 4의 집적 회로 반도체 소자의 상호 접속 구조체(20)의 제조 방법을 설명하기 위하여 제공된 것이다. 도 13 내지 도 16에서, 편의상 도 3 및 도 4의 제2 층간 절연층(109) 레벨부터 제조 방법을 설명한다. 도 13 및 도 16에서, 도 7 내지 도 12에서 설명한 내용은 생략한다.
앞서 도 7 내지 도 9의 제조 공정을 진행한다. 도 13을 참조하면, 도 13에 도시한 바와 같이 비아 씨드층(115) 및 비아층(117) 상에 선택적으로 캡층(133)을 형성한다. 캡층(133)은 후에 형성되는 도전 씨드층(129-1)과 동일 물질로 구성할 수 있다. 캡층(133)은 Co나 Ru로 형성한다.
도 14를 참조하면, 트랜치(125)의 측벽 및 바닥 상에 선택적으로 배리어층(127-1)을 형성한다. 배리어층(127-1)은 트랜치(125)의 측벽에 형성된 제1 부분(127a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 제2 부분(127b)을 포함할 수 있다. 배리어층(127-1)은 비아 배리어층(113) 및 캡층(133)의 상부 표면에는 선택적으로 형성하지 않는다.
도 15를 참조하면, 배리어층(127-1) 상에 도전 씨드층(129-1)을 형성한다. 도전 씨드층(129-1)은 트랜치(125)의 측벽의 배리어층(127a) 상에 형성된 제1 부분(129a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 배리어층(127b) 상에 형성된 제2 부분(129b), 비아 배리어층(113) 상에 형성된 제3 부분(129c-1), 및 캡층(133)의 상부에 형성된 제4 부분(129d-1)을 포함할 수 있다.
도 16을 참조하면, 도전 씨드층(129-1) 상에 트랜치(125)를 매립하도록 제3 층간 절연층(123)의 전면에 제2 도전 물질층(131m)을 형성한다. 이어서, 제3 층간 절연층(123)의 상부 표면을 식각 저지점으로 하여 제2 도전 물질층(131m)을 평탄화 공정, 예컨대 화학기계적연마 공정으로 식각하여 도 3 및 도 4에 도시한 제2 도전층(131)을 형성한다.
이에 따라, 도 3 및 도 4에 도시한 상호 접속 구조체(20)는 비아 구조물(113, 115, 117)과 전기적으로 접속되는 상부 도전 구조물(127-1, 129-1, 131, 133)을 형성할 수 있다. 상부 도전 구조물(127, 129, 131, 133)은 배리어층(127-1), 도전 씨드층(129-1), 제2 도전층(131) 및 캡층(133)을 포함할 수 있다.
도 17 및 도 18은 본 발명의 기술적 사상의 일 실시예에 의한 집적 회로 반도체 소자의 상호 접속 구조체의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 17 및 도 18는 도 5 및 도 6의 집적 회로 반도체 소자의 상호 접속 구조체(30)의 제조방법을 설명하기 위하여 제공된 것이다. 도 17 및 도 18에서, 편의상 도 5 및 도 6의 제2 층간 절연층(109) 레벨부터 제조 방법을 설명한다. 도 17 및 도 18에서, 도 7 내지 도 12에서 설명한 내용은 생략한다.
도 17을 참조하면, 앞서 도 7 내지 도 10의 제조 공정을 진행한다. 도 17에 도시한 바와 같이 배리어층(127) 상에 도전 씨드층(129-2)을 형성한다. 도전 씨드층(129-2)은 트랜치(125)의 측벽의 배리어층(127a) 상에 형성된 제1 부분(129a), 트랜치(125)의 바닥 및 비아 배리어층(113)의 일부 측면에 형성된 배리어층(127b) 상에 형성된 제2 부분(129b), 비아 배리어층(113) 및 비아 씨드층(115)의 상의 배리어층(127c) 상에 형성된 제3 부분(129c)을 포함할 수 있다.
도 18을 참조하면, 도전 씨드층(129-2) 상에 트랜치(125)를 매립하도록 제3 층간 절연층(123)의 전면에 제2 도전 물질층(131m)을 형성한다. 이어서, 제3 층간 절연층(123)의 상부 표면을 식각 저지점으로 하여 제2 도전 물질층(131m)을 평탄화 공정, 예컨대 화학기계적연마 공정으로 식각하여 도 5 및 도 6에 도시한 제2 도전층(131)을 형성한다.
이에 따라, 도 5 및 도 6에 도시한 상호 접속 구조체(30)는 비아 구조물(113, 115, 117)과 전기적으로 접속되는 상부 도전 구조물(127, 129-2, 131)을 형성할 수 있다. 상부 도전 구조물(127, 129-2, 131)은 배리어층(127), 도전 씨드층(129-2) 및 제2 도전층(131)을 포함할 수 있다.
도 19는 본 발명의 기술적 사상의 일 실시예에 의해 집적 회로 반도체 소자의 상호 접속 구조체를 구성하는 배리어층의 선택적 형성 방법을 설명하기 위한 도면이다.
구체적으로, 도 19는 일 실시예로 배리어층을 원자층 증착법으로 형성한 것을 설명한다. X축은 원자층 증착법을 수행할 때 전구체나 퍼지 가스의 사이클 수를 나타낸 것이고, Y축은 배리어층, 예컨대 TaN층의 두께를 나타낸 것이다.
샘플(S1)은 비아층, 예컨대 구리층 상에 배리어층을 형성한 것이고, 샘플(S2)은 비아층, 예컨대 플라즈마 처리된 구리층 상에 배리어층을 형성한 것이다. 샘플(S3)은 층간 절연층, 예컨대 플라즈마 처리된 실리콘 산화층 상에 배리어층을 형성한 것이고, 샘플(S4)은 층간 절연층, 예컨대 실리콘 산화층 상에 배리어층을 형성한 것이다.
샘플(S1)은 사이클 수가 증가함에 따라 구리층 상에 배리어층이 거의 형성되지 않음을 알 수 있다. 샘플(S2)은 사이클 수가 증가함에 따라 구리층 상에 배리어층이 약간 형성됨을 알 수 있다.
샘플(S3)은 사이클 수가 증가함에 따라 실리콘 산화층 상에 배리어층이 약간 형성됨을 알 수 있다. 샘플(S4)은 사이클 수가 증가함에 따라 실리콘 산화층 상에 배리어층이 계속적으로 형성됨을 알 수 있다.
앞서 설명한 바와 같이 본 발명의 기술적 사상의 배리어층은 비아층 상에는 형성되지 않고 층간 절연층, 예컨대 실리콘 산화층 상의 트랜치 상에만 선택적으로 형성할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
107: 제1 도전층, 113: 비아 배리어층, 115: 비아 씨드층, 117: 비아층, 127: 배리어층, 129: 도전 씨드층, 131: 제2 도전층, 133: 캡층

Claims (10)

  1. 반도체 기판 상에 형성된 제1 도전층;
    상기 제1 도전층 상에 형성되고 내부에 트랜치를 갖는 층간 절연층;
    상기 트랜치의 하부에 위치하는 상기 층간 절연층의 일부분을 관통하여 상기 제1 도전층과 접촉하고 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 갖는 적어도 하나의 비아층;
    상기 트랜치의 바닥 및 측벽, 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층; 및
    상기 배리어층 상에서 상기 트랜치 내부에 형성되고, 상기 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함하는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  2. 제1항에 있어서, 상기 트랜치는 상기 비아층의 표면보다 낮게 리세스된(recessed) 트랜치로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체,
  3. 제1항에 있어서, 상기 트랜치의 폭은 상기 비아층의 폭보다 큰 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  4. 제1항에 있어서, 상기 배리어층 및 비아층 상에는 도전 씨드층이 더 형성되어 있고, 상기 제2 도전층은 상기 도전 씨드층 상에 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  5. 반도체 기판 상에 형성된 제1 도전층;
    상기 제1 도전층 상에 형성되고, 내부에 트랜치를 갖는 층간 절연층;
    상기 트랜치의 하부에 위치하는 상기 층간 절연층의 일부분을 관통하는 비아홀 내에 형성되고, 상기 제1 도전층과 접촉함과 아울러 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 가지는 적어도 하나의 비아층;
    상기 비아층을 노출하도록 상기 비아층의 표면 일부, 상기 트랜치의 바닥 및 측벽, 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층; 및
    상기 비아층 및 배리어층 상에서 상기 트랜치를 채우도록 형성되고, 상기 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함하는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  6. 제5항에 있어서, 상기 트랜치는 상기 비아층의 표면보다 낮게 리세스된 트랜치로 구성되고, 상기 배리어층은 상기 리세스된 트랜치의 바닥 및 측벽에 형성되어 있고,
    상기 배리어층은 상기 리세스된 트랜치의 바닥 및 측벽에 형성되어 있고, 상기 리세스된 배리어층 및 상기 비아층의 상부에는 도전 씨드층이 더 형성되어 있고, 상기 제2 도전층은 상기 도전 씨드층 상에 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  7. 제5항에 있어서, 상기 배리어층 상에는 선택적으로 도전 씨드층이 더 형성되어 있고, 상기 제2 도전층은 상기 도전 씨드층 상에 형성되어 있는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  8. 제5항에 있어서, 상기 층간 절연층은 상기 비아층과 동일 높이의 제1 층간 절연층, 상기 제1 층간 절연층 상에 형성된 식각 저지층, 및 상기 식각 저지층 상에 형성되고 상기 제2 도전층과 동일 높이의 제2 층간 절연층을 포함하고,
    상기 제2 도전층은 상기 비아층과 동일 높이의 제1 부분, 및 상기 제1 부분 상에 상기 제2 도전층과 동일 높이의 제2 부분을 포함하고, 상기 제1 부분 및 제2 부분은 동일한 몸체로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  9. 반도체 기판 상에 형성된 제1 도전층;
    상기 제1 도전층 상에 형성되고 내부에 트랜치를 갖는 층간 절연층;
    상기 트랜치의 하부에 위치하는 상기 층간 절연층을 관통하는 비아홀 내에 형성되고, 상기 제1 도전층과 접촉함과 아울러 상기 트랜치의 바닥보다 높게 돌출된 돌출부를 가지는 적어도 하나의 비아층;
    상기 트랜치의 바닥 및 측벽, 및 상기 트랜치 내의 상기 비아층의 측벽 상에 선택적으로 형성된 배리어층;
    상기 비아층의 표면 상에 형성된 캡층; 및
    상기 배리어층 및 캡층 상에서 상기 트랜치를 채우도록 형성되고, 상기 캡층 및 비아층을 통해 상기 제1 도전층과 전기적으로 연결된 제2 도전층을 포함하는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
  10. 제9항에 있어서, 상기 배리어층 및 상기 캡층 상에는 상기 도전 씨드층이 더 형성되어 있고, 상기 제2 도전층은 상기 도전 씨드층 상에 형성되어 있고, 상기 캡층과 도전 씨드층은 동일 물질로 구성되는 것을 특징으로 하는 집적 회로 반도체 소자의 상호 접속 구조체.
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