JP2002076114A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2002076114A JP2002076114A JP2000260064A JP2000260064A JP2002076114A JP 2002076114 A JP2002076114 A JP 2002076114A JP 2000260064 A JP2000260064 A JP 2000260064A JP 2000260064 A JP2000260064 A JP 2000260064A JP 2002076114 A JP2002076114 A JP 2002076114A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- forming
- insulating layer
- pattern
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 エレクトロマイグレーションによるダマシン
配線の断線を防いで、多層配線の信頼度を向上する。 【解決手段】 第３の配線Ｍ3とダマシンプロセスで形
成された第２の配線Ｍ2とを接続する第２の孔パターン
１９の下方に、第２の配線Ｍ2を構成するＣｕ膜１３と
同一層のＣｕ膜１３が埋め込まれた第１の孔パターン１
０ａからなるリザバー部分Ｒを設ける。これにより、第
２の配線Ｍ2を構成するＣｕ膜１３のＣｕ原子がエレク
トロマイグレーションによって移動しても、上記リザバ
ー部分ＲのＣｕ膜１３が第２の配線Ｍ2へのＣｕ原子の
供給源となって第２の配線Ｍ2に空隙を生じ難くする。
配線の断線を防いで、多層配線の信頼度を向上する。 【解決手段】 第３の配線Ｍ3とダマシンプロセスで形
成された第２の配線Ｍ2とを接続する第２の孔パターン
１９の下方に、第２の配線Ｍ2を構成するＣｕ膜１３と
同一層のＣｕ膜１３が埋め込まれた第１の孔パターン１
０ａからなるリザバー部分Ｒを設ける。これにより、第
２の配線Ｍ2を構成するＣｕ膜１３のＣｕ原子がエレク
トロマイグレーションによって移動しても、上記リザバ
ー部分ＲのＣｕ膜１３が第２の配線Ｍ2へのＣｕ原子の
供給源となって第２の配線Ｍ2に空隙を生じ難くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、ダマシンプロセスによって形成され
る多層配線を有する半導体装置に適用して有効な技術に
関する。
技術に関し、特に、ダマシンプロセスによって形成され
る多層配線を有する半導体装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化または
半導体デバイスの微細化に伴う配線の細線化に従って、
配線の欠陥や劣化が生じやすくなる傾向にあり、特に、
エレクトロマイグレーションによる配線の劣化は深刻な
問題となりつつある。
半導体デバイスの微細化に伴う配線の細線化に従って、
配線の欠陥や劣化が生じやすくなる傾向にあり、特に、
エレクトロマイグレーションによる配線の劣化は深刻な
問題となりつつある。
【０００３】図１４に、本発明者によって検討された多
層配線の一例である半導体基板の要部断面図を示す。基
板５１上の上層配線ＭUと下層配線ＭLとは、レジストパ
ターンをマスクにした配線用金属膜のドライエッチング
プロセスで形成され、これら上下配線間の絶縁膜５２に
設けられたビアホール５３を通じて接続されている。上
層配線ＭUおよび下層配線ＭLは、たとえばその上面と下
面とにバリア層を有する、たとえばアルミニウム（Ａ
ｌ）合金膜または銅（Ｃｕ）膜で構成され、ビアホール
５３の内部には、バリア層５４と、たとえばタングステ
ン（Ｗ）によって構成されるプラグ５５とが埋め込まれ
ている。
層配線の一例である半導体基板の要部断面図を示す。基
板５１上の上層配線ＭUと下層配線ＭLとは、レジストパ
ターンをマスクにした配線用金属膜のドライエッチング
プロセスで形成され、これら上下配線間の絶縁膜５２に
設けられたビアホール５３を通じて接続されている。上
層配線ＭUおよび下層配線ＭLは、たとえばその上面と下
面とにバリア層を有する、たとえばアルミニウム（Ａ
ｌ）合金膜または銅（Ｃｕ）膜で構成され、ビアホール
５３の内部には、バリア層５４と、たとえばタングステ
ン（Ｗ）によって構成されるプラグ５５とが埋め込まれ
ている。
【０００４】図に示すように、下層配線ＭLから上層配
線ＭUへ電流が流れると、電子は上層配線ＭUから下層配
線ＭLへと流れる。この時、下層配線ＭLを構成する原子
（たとえばＡｌまたはＣｕ）が上記電子の流れによって
移動する、いわゆるエレクトロマイグレーションが生
じ、下層配線ＭLの一部に空隙５６が生ずる。
線ＭUへ電流が流れると、電子は上層配線ＭUから下層配
線ＭLへと流れる。この時、下層配線ＭLを構成する原子
（たとえばＡｌまたはＣｕ）が上記電子の流れによって
移動する、いわゆるエレクトロマイグレーションが生
じ、下層配線ＭLの一部に空隙５６が生ずる。
【０００５】しかし、上層配線ＭUと下層配線ＭLとの接
続部分は、いわゆるドグボーン構造となっており、たと
えば上層配線ＭUおよび下層配線ＭLともにビアホール５
３よりも太い配線を配置する、あるいは下層配線ＭLの
みにビアホール５３よりも太い配線を配置する方法がと
られている。このため、エレクトロマイグレーションに
よって配線材料が移動して下層配線ＭLの一部に空隙５
６が生じても、リザバー部分５７ａ，５７ｂの材料が配
線材料への供給源となって、エレクトロマイグレーショ
ン耐性の劣化を防いでいる。
続部分は、いわゆるドグボーン構造となっており、たと
えば上層配線ＭUおよび下層配線ＭLともにビアホール５
３よりも太い配線を配置する、あるいは下層配線ＭLの
みにビアホール５３よりも太い配線を配置する方法がと
られている。このため、エレクトロマイグレーションに
よって配線材料が移動して下層配線ＭLの一部に空隙５
６が生じても、リザバー部分５７ａ，５７ｂの材料が配
線材料への供給源となって、エレクトロマイグレーショ
ン耐性の劣化を防いでいる。
【０００６】
【発明が解決しようとする課題】ところで、０.２μｍ
世代以降の多層配線では、高集積化の観点から前記ドグ
ボーン構造の配線を用いずに、リザバー部分を設けない
ドグボーンレス構造の配線の採用が検討されている。リ
ザバー部分を設けないと、配線材料への供給源がなくな
り下層配線の一部に空隙が生じるが、従来の配線用金属
膜のドライエッチングプロセスで形成される多層配線で
は、下層配線の上面のバリア層とプラグの底のバリア層
とが接続するので、上層配線と下層配線との断線を防ぐ
ことが可能である。
世代以降の多層配線では、高集積化の観点から前記ドグ
ボーン構造の配線を用いずに、リザバー部分を設けない
ドグボーンレス構造の配線の採用が検討されている。リ
ザバー部分を設けないと、配線材料への供給源がなくな
り下層配線の一部に空隙が生じるが、従来の配線用金属
膜のドライエッチングプロセスで形成される多層配線で
は、下層配線の上面のバリア層とプラグの底のバリア層
とが接続するので、上層配線と下層配線との断線を防ぐ
ことが可能である。
【０００７】しかしながら、埋め込み型（ダマシン：Da
mascene）プロセスを採用した多層配線では、ドグボー
ンレス構造がエレクトロマイグレーション耐性の劣化に
大きな影響を及ぼすことが本発明者によって明らかとな
った。
mascene）プロセスを採用した多層配線では、ドグボー
ンレス構造がエレクトロマイグレーション耐性の劣化に
大きな影響を及ぼすことが本発明者によって明らかとな
った。
【０００８】ダマシンプロセスでは、基板上に設けられ
た絶縁膜に溝パターンを形成した後、この基板上に下層
から順に堆積したバリア層および配線用金属膜を、たと
えばＣＭＰ（Chemical Mechanical Polishing）法で研
磨することで、溝パターンの内部にバリア層および配線
用金属膜を埋め込み、配線用金属膜によってダマシン配
線を形成する。このため、ダマシン配線の下面と側面と
にはバリア層が存在するが、ダマシン配線の上面にはバ
リア層が形成されない。
た絶縁膜に溝パターンを形成した後、この基板上に下層
から順に堆積したバリア層および配線用金属膜を、たと
えばＣＭＰ（Chemical Mechanical Polishing）法で研
磨することで、溝パターンの内部にバリア層および配線
用金属膜を埋め込み、配線用金属膜によってダマシン配
線を形成する。このため、ダマシン配線の下面と側面と
にはバリア層が存在するが、ダマシン配線の上面にはバ
リア層が形成されない。
【０００９】従って、上記ダマシン配線に接続して上層
の配線またはプラグを形成した場合は、エレクトロマイ
グレーションによってダマシン配線に空隙が生ずると、
リザバー部分からの配線材料の供給がなく、かつダマシ
ン配線の上面のバリア層がないために、上層の配線また
はプラグとダマシン配線とが断線するという問題が生ず
る。
の配線またはプラグを形成した場合は、エレクトロマイ
グレーションによってダマシン配線に空隙が生ずると、
リザバー部分からの配線材料の供給がなく、かつダマシ
ン配線の上面のバリア層がないために、上層の配線また
はプラグとダマシン配線とが断線するという問題が生ず
る。
【００１０】本発明の目的は、エレクトロマイグレーシ
ョンによるダマシン配線の断線を防いで、多層配線の信
頼度を向上することのできる技術を提供することにあ
る。
ョンによるダマシン配線の断線を防いで、多層配線の信
頼度を向上することのできる技術を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１３】本発明の半導体装置の製造方法は、ダマシ
ン構造の多層配線を形成する際、基板上に設けられた第
１の配線上に第１の絶縁層および第２の絶縁層を順次形
成する工程と、第１の配線上に位置する第２の絶縁層に
第１の溝パターンと、第１の配線上に位置しない第２の
絶縁層に第２の溝パターンとを形成し、第１の溝パター
ン下の第１の絶縁層に第１の配線に達する第１の孔パタ
ーンと、第２の溝パターン下の第１の絶縁層に第２の孔
パターンとを形成する工程と、第１の孔パターン、第２
の孔パターン、第１の溝パターンおよび第２の溝パター
ンの内部に同一層の金属膜を埋め込み、第１の溝パター
ンおよび第２の溝パターンの内部に第２の配線を形成す
る工程と、第２の配線の上層に第３の絶縁層を形成する
工程と、第２の溝パターンの内部に形成された第２の配
線に、第３の絶縁層に設けられた第３の孔パターンを通
して接続する、第３の配線を形成する工程とを有するも
のである。
ン構造の多層配線を形成する際、基板上に設けられた第
１の配線上に第１の絶縁層および第２の絶縁層を順次形
成する工程と、第１の配線上に位置する第２の絶縁層に
第１の溝パターンと、第１の配線上に位置しない第２の
絶縁層に第２の溝パターンとを形成し、第１の溝パター
ン下の第１の絶縁層に第１の配線に達する第１の孔パタ
ーンと、第２の溝パターン下の第１の絶縁層に第２の孔
パターンとを形成する工程と、第１の孔パターン、第２
の孔パターン、第１の溝パターンおよび第２の溝パター
ンの内部に同一層の金属膜を埋め込み、第１の溝パター
ンおよび第２の溝パターンの内部に第２の配線を形成す
る工程と、第２の配線の上層に第３の絶縁層を形成する
工程と、第２の溝パターンの内部に形成された第２の配
線に、第３の絶縁層に設けられた第３の孔パターンを通
して接続する、第３の配線を形成する工程とを有するも
のである。
【００１４】上記した手段によれば、第２の配線と第３
の配線とを接続する第３の孔パターンの下方に、第２の
配線を構成する配線材料と同一層の金属膜が埋め込まれ
た第２の孔パターンからなるリザバー部分を設けること
によって、第２の配線から第３の配線へ電流を流した場
合、エレクトロマイグレーションによって第２の配線を
構成する配線材料の金属原子が移動しても、上記リザバ
ー部分の金属膜が第２の配線を構成する配線材料への金
属原子の供給源となって第２の配線に空隙を生じ難く
し、エレクトロマイグレーション耐性の劣化を防ぐこと
ができる。
の配線とを接続する第３の孔パターンの下方に、第２の
配線を構成する配線材料と同一層の金属膜が埋め込まれ
た第２の孔パターンからなるリザバー部分を設けること
によって、第２の配線から第３の配線へ電流を流した場
合、エレクトロマイグレーションによって第２の配線を
構成する配線材料の金属原子が移動しても、上記リザバ
ー部分の金属膜が第２の配線を構成する配線材料への金
属原子の供給源となって第２の配線に空隙を生じ難く
し、エレクトロマイグレーション耐性の劣化を防ぐこと
ができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１６】（実施の形態１）本発明の一実施の形態で
あるダマシン配線の製造方法を図１〜図１０に示した半
導体基板の要部断面図を用いて説明する。
あるダマシン配線の製造方法を図１〜図１０に示した半
導体基板の要部断面図を用いて説明する。
【００１７】まず、図１に示すように、基板１の主面上
に形成された半導体素子（図示せず）を覆った第１の絶
縁膜２を介して、上記半導体素子に接続される第１の配
線Ｍ 1を形成する。第１の配線Ｍ1は、たとえばバリア
層、配線用金属膜およびバリア層からなる積層構造であ
る。次に、第１の配線Ｍ1の上層に、第１のエッチング
ストッパ膜３、第２の絶縁膜４、第２のエッチングスト
ッパ膜５を順次堆積する。第１のエッチングストッパ膜
３および第２のエッチングストッパ膜５は、たとえばプ
ラズマＣＶＤ（Chemical Vapor Deposition）法で形成
された窒化シリコン膜であり、第２の絶縁膜４は、たと
えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（Ｏ
Ｃ2Ｈ5）4）ガスと酸素（Ｏ2）ガスとをソースとしてプ
ラズマＣＶＤ法で形成された酸化シリコン膜である。
に形成された半導体素子（図示せず）を覆った第１の絶
縁膜２を介して、上記半導体素子に接続される第１の配
線Ｍ 1を形成する。第１の配線Ｍ1は、たとえばバリア
層、配線用金属膜およびバリア層からなる積層構造であ
る。次に、第１の配線Ｍ1の上層に、第１のエッチング
ストッパ膜３、第２の絶縁膜４、第２のエッチングスト
ッパ膜５を順次堆積する。第１のエッチングストッパ膜
３および第２のエッチングストッパ膜５は、たとえばプ
ラズマＣＶＤ（Chemical Vapor Deposition）法で形成
された窒化シリコン膜であり、第２の絶縁膜４は、たと
えばＴＥＯＳ（Tetra Ethyl Ortho Silicate：Ｓｉ（Ｏ
Ｃ2Ｈ5）4）ガスと酸素（Ｏ2）ガスとをソースとしてプ
ラズマＣＶＤ法で形成された酸化シリコン膜である。
【００１８】次いで、リソグラフィ技術によって形成さ
れた第１のレジストパターン６をマスクとしたドライエ
ッチングで、第２のエッチングストッパ膜５を加工す
る。
れた第１のレジストパターン６をマスクとしたドライエ
ッチングで、第２のエッチングストッパ膜５を加工す
る。
【００１９】次に、第１のレジストパターン６を除去し
た後、図２に示すように、第２のエッチングストッパ膜
５の上層に第３の絶縁膜７および第１のＣＭＰストッパ
膜８を順次堆積する。この第３の絶縁膜７は、たとえば
ＴＥＯＳガスとＯ2ガスとをソースとしてプラズマＣＶ
Ｄ法で形成された酸化シリコン膜であり、第１のＣＭＰ
ストッパ膜８は、たとえばプラズマＣＶＤ法で形成され
た窒化シリコン膜である。
た後、図２に示すように、第２のエッチングストッパ膜
５の上層に第３の絶縁膜７および第１のＣＭＰストッパ
膜８を順次堆積する。この第３の絶縁膜７は、たとえば
ＴＥＯＳガスとＯ2ガスとをソースとしてプラズマＣＶ
Ｄ法で形成された酸化シリコン膜であり、第１のＣＭＰ
ストッパ膜８は、たとえばプラズマＣＶＤ法で形成され
た窒化シリコン膜である。
【００２０】次いで、リソグラフィ技術によって形成さ
れた第２のレジストパターン９をマスクとしたドライエ
ッチングで、第１のＣＭＰストッパ膜８を加工する。
れた第２のレジストパターン９をマスクとしたドライエ
ッチングで、第１のＣＭＰストッパ膜８を加工する。
【００２１】続いて、第２のレジストパターン９を除去
した後、図３に示すように、第１のエッチングストッパ
膜３、第２のエッチングストッパ膜５および第１のＣＭ
Ｐストッパ膜８をマスクとし、エッチング選択比を利用
したドライエッチングで、第３の絶縁膜７および第２の
絶縁膜４を順次加工する。これにより、第２の絶縁膜４
に第１の孔パターン１０ａ，１０ｂを形成し、第３の絶
縁膜７に第１の溝パターン１１を形成する。ここで、第
１の孔パターン１０ａは、後の工程で第２の配線と第３
配線とを接続するために設けられる第２の孔パターンの
下方に位置し、第２配線を構成する配線材料への供給源
（リザバー部分）となる材料を埋め込むパターンであ
る。また、第１の孔パターン１０ｂは、第１の配線Ｍ1
と第２の配線Ｍ2とを接続するためのパターンである。
した後、図３に示すように、第１のエッチングストッパ
膜３、第２のエッチングストッパ膜５および第１のＣＭ
Ｐストッパ膜８をマスクとし、エッチング選択比を利用
したドライエッチングで、第３の絶縁膜７および第２の
絶縁膜４を順次加工する。これにより、第２の絶縁膜４
に第１の孔パターン１０ａ，１０ｂを形成し、第３の絶
縁膜７に第１の溝パターン１１を形成する。ここで、第
１の孔パターン１０ａは、後の工程で第２の配線と第３
配線とを接続するために設けられる第２の孔パターンの
下方に位置し、第２配線を構成する配線材料への供給源
（リザバー部分）となる材料を埋め込むパターンであ
る。また、第１の孔パターン１０ｂは、第１の配線Ｍ1
と第２の配線Ｍ2とを接続するためのパターンである。
【００２２】次に、図４に示すように、第１の孔パター
ン１０ｂの底に露出している第１のエッチングストッパ
膜３を除去し、第１の配線Ｍ1の表面を露出させる。
ン１０ｂの底に露出している第１のエッチングストッパ
膜３を除去し、第１の配線Ｍ1の表面を露出させる。
【００２３】次に、図５に示すように、基板１上に配線
用金属膜の拡散を防止することのできる機能を有し、約
１００ｎｍ以下の厚さのバリア層１２をスパッタリング
法またはＣＶＤ法などによって堆積する。バリア層１２
は、たとえばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、
窒化チタンシリサイド（ＴｉＳｉＮ）、タンタル（Ｔ
ａ）、窒化タンタル（ＴａＮ）、窒化タンタルシリサイ
ド（ＴａＳｉＮ）、タングステン（Ｗ）、窒化タングス
テン（ＷＮ）、窒化タングステンシリサイド（ＷＳｉ
Ｎ）などで構成される。
用金属膜の拡散を防止することのできる機能を有し、約
１００ｎｍ以下の厚さのバリア層１２をスパッタリング
法またはＣＶＤ法などによって堆積する。バリア層１２
は、たとえばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、
窒化チタンシリサイド（ＴｉＳｉＮ）、タンタル（Ｔ
ａ）、窒化タンタル（ＴａＮ）、窒化タンタルシリサイ
ド（ＴａＳｉＮ）、タングステン（Ｗ）、窒化タングス
テン（ＷＮ）、窒化タングステンシリサイド（ＷＳｉ
Ｎ）などで構成される。
【００２４】続いて、バリア層１２の上層に配線用金属
膜、たとえばＣｕ膜１３を成膜する。バリア層１２の上
層にＣｕ膜１３をスパッタリング法で堆積した後、基板
１に熱処理を施して、Ｃｕ膜１３を構成するＣｕ原子を
流動現象によって第１の孔パターン１０ａ，１０ｂおよ
び第１の溝パターン１１の内部へ流し込む（リフロー処
理）。このリフロー処理は、たとえば水素雰囲気中で４
５０℃程度に基板１を加熱して行われる。
膜、たとえばＣｕ膜１３を成膜する。バリア層１２の上
層にＣｕ膜１３をスパッタリング法で堆積した後、基板
１に熱処理を施して、Ｃｕ膜１３を構成するＣｕ原子を
流動現象によって第１の孔パターン１０ａ，１０ｂおよ
び第１の溝パターン１１の内部へ流し込む（リフロー処
理）。このリフロー処理は、たとえば水素雰囲気中で４
５０℃程度に基板１を加熱して行われる。
【００２５】あるいは、バリア層１２の上層にＣｕ膜１
３をスパッタリング法とこれに続く電解めっき法との連
続成膜によって堆積する。この場合、まず、スパッタリ
ング法でＣｕのシード（種）レイアを形成する。このシ
ードレイアは、電解めっきにおいて、第１の孔パターン
１０ａ，１０ｂおよび第１の溝パターン１１の内壁およ
び底まで電気を確実に通し、Ｃｕを成長させるために設
けられる。次いで、添加剤を含んだＣｕＳＯ4液内でＣ
ｕイオンを発生させ、シードレイアを種にＣｕ膜１３を
成長させる。続いて、基板１にリフロー処理を施しても
よい。
３をスパッタリング法とこれに続く電解めっき法との連
続成膜によって堆積する。この場合、まず、スパッタリ
ング法でＣｕのシード（種）レイアを形成する。このシ
ードレイアは、電解めっきにおいて、第１の孔パターン
１０ａ，１０ｂおよび第１の溝パターン１１の内壁およ
び底まで電気を確実に通し、Ｃｕを成長させるために設
けられる。次いで、添加剤を含んだＣｕＳＯ4液内でＣ
ｕイオンを発生させ、シードレイアを種にＣｕ膜１３を
成長させる。続いて、基板１にリフロー処理を施しても
よい。
【００２６】この後、図６に示すように、第１の孔パタ
ーン１０ａ，１０ｂおよび第１の溝パターン１１の外部
のバリア層１２およびＣｕ膜１３をＣＭＰ法によって除
去する。これにより、第１の溝パターン１１の内部にバ
リア層１２およびＣｕ膜１３が埋め込まれて、Ｃｕ膜１
３で構成された第２の配線Ｍ2を形成する。また、第１
の孔パターン１０ａの内部に埋め込まれたＣｕ膜１３
は、第２の配線Ｍ2を構成するＣｕ膜１３へのＣｕ原子
の供給源（リザバー部分Ｒ）として機能し、第１の孔パ
ターン１０ｂの内部に埋め込まれたＣｕ膜１３は、第１
の配線Ｍ1と第２の配線Ｍ2とを接続する。
ーン１０ａ，１０ｂおよび第１の溝パターン１１の外部
のバリア層１２およびＣｕ膜１３をＣＭＰ法によって除
去する。これにより、第１の溝パターン１１の内部にバ
リア層１２およびＣｕ膜１３が埋め込まれて、Ｃｕ膜１
３で構成された第２の配線Ｍ2を形成する。また、第１
の孔パターン１０ａの内部に埋め込まれたＣｕ膜１３
は、第２の配線Ｍ2を構成するＣｕ膜１３へのＣｕ原子
の供給源（リザバー部分Ｒ）として機能し、第１の孔パ
ターン１０ｂの内部に埋め込まれたＣｕ膜１３は、第１
の配線Ｍ1と第２の配線Ｍ2とを接続する。
【００２７】次に、図７に示すように、基板１上に第３
のエッチングストッパ膜１４、第４の絶縁膜１５、第４
のエッチングストッパ膜１６、第５の絶縁膜１７および
第２のＣＭＰストッパ膜１８を順次堆積する。第３のエ
ッチングストッパ膜１４、第４のエッチングストッパ膜
１６および第２のＣＭＰストッパ膜１８は、たとえばプ
ラズマＣＶＤ法で形成された窒化シリコン膜であり、第
４の絶縁膜１５および第５の絶縁膜１７は、たとえばＴ
ＥＯＳガスとＯ2ガスとをソースとしてプラズマＣＶＤ
法で形成された酸化シリコン膜である。
のエッチングストッパ膜１４、第４の絶縁膜１５、第４
のエッチングストッパ膜１６、第５の絶縁膜１７および
第２のＣＭＰストッパ膜１８を順次堆積する。第３のエ
ッチングストッパ膜１４、第４のエッチングストッパ膜
１６および第２のＣＭＰストッパ膜１８は、たとえばプ
ラズマＣＶＤ法で形成された窒化シリコン膜であり、第
４の絶縁膜１５および第５の絶縁膜１７は、たとえばＴ
ＥＯＳガスとＯ2ガスとをソースとしてプラズマＣＶＤ
法で形成された酸化シリコン膜である。
【００２８】次に、図８に示すように、レジストパター
ンをマスクとしたドライエッチングで、第２のＣＭＰス
トッパ膜１８、第５の絶縁膜１７、第４のエッチングス
トッパ膜１６、第４の絶縁膜１５および第３のエッチン
グストッパ膜１４を順次加工し、第２の配線Ｍ2に達す
る第２の孔パターン１９を形成する。さらに、他のレジ
ストパターンをマスクとしたドライエッチングで、第２
のＣＭＰストッパ膜１８および第５の絶縁膜１７を順次
加工し、第２の溝パターン２０を形成する。なお、第４
のエッチングストッパ膜１６は、第５の絶縁膜１７のエ
ッチングストッパとして機能する。
ンをマスクとしたドライエッチングで、第２のＣＭＰス
トッパ膜１８、第５の絶縁膜１７、第４のエッチングス
トッパ膜１６、第４の絶縁膜１５および第３のエッチン
グストッパ膜１４を順次加工し、第２の配線Ｍ2に達す
る第２の孔パターン１９を形成する。さらに、他のレジ
ストパターンをマスクとしたドライエッチングで、第２
のＣＭＰストッパ膜１８および第５の絶縁膜１７を順次
加工し、第２の溝パターン２０を形成する。なお、第４
のエッチングストッパ膜１６は、第５の絶縁膜１７のエ
ッチングストッパとして機能する。
【００２９】次に、図９に示すように、基板１上に配線
用金属膜の拡散を防止することのできる機能を有するバ
リア層２１を、スパッタリング法またはＣＶＤ法などに
よって堆積する。なお、バリア層２１は、たとえばＴ
ｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、
Ｗ、ＷＮ、ＷＳｉＮなどで構成される。続いて、バリア
層２１の上層に配線用金属膜、たとえばＣｕ膜２２を成
膜する。Ｃｕ膜２２はスパッタリング法、またはスパッ
タリング法とこれに続く電解めっき法との連続成膜によ
って堆積される。
用金属膜の拡散を防止することのできる機能を有するバ
リア層２１を、スパッタリング法またはＣＶＤ法などに
よって堆積する。なお、バリア層２１は、たとえばＴ
ｉ、ＴｉＮ、ＴｉＳｉＮ、Ｔａ、ＴａＮ、ＴａＳｉＮ、
Ｗ、ＷＮ、ＷＳｉＮなどで構成される。続いて、バリア
層２１の上層に配線用金属膜、たとえばＣｕ膜２２を成
膜する。Ｃｕ膜２２はスパッタリング法、またはスパッ
タリング法とこれに続く電解めっき法との連続成膜によ
って堆積される。
【００３０】この後、図１０に示すように、第２の孔パ
ターン１９および第２の溝パターン２０の外部のバリア
層２１およびＣｕ膜２２をＣＭＰ法によって除去する。
これにより、第２の溝パターン２０の内部にバリア層２
１およびＣｕ膜２２が埋め込まれて、Ｃｕ膜２２で構成
された第３の配線Ｍ3を形成する。
ターン１９および第２の溝パターン２０の外部のバリア
層２１およびＣｕ膜２２をＣＭＰ法によって除去する。
これにより、第２の溝パターン２０の内部にバリア層２
１およびＣｕ膜２２が埋め込まれて、Ｃｕ膜２２で構成
された第３の配線Ｍ3を形成する。
【００３１】図１１は、リザバー部分を有する第２の配
線Ｍ2と第３の配線Ｍ3との接続部における第２の配線Ｍ
2、第３の配線Ｍ3および第２の孔パターン１９の配置を
示す平面図である。第２の配線Ｍ2および第３の配線Ｍ3
の配線幅は、第２の孔パターン１９のサイズとほぼ同じ
であり、第２の配線Ｍ2と第３の配線Ｍ3との接続部分
は、いわゆる微細化が可能なドグボーンレス構造をなし
ている。図示はしないが、第２の孔パターン１９の下方
には、第２の配線Ｍ2へＣｕ原子を供給するＣｕ膜が埋
め込まれ、第２の孔パターン１９とほぼ同じサイズの第
１の孔パターンからなるリザバー部分が設けられてい
る。
線Ｍ2と第３の配線Ｍ3との接続部における第２の配線Ｍ
2、第３の配線Ｍ3および第２の孔パターン１９の配置を
示す平面図である。第２の配線Ｍ2および第３の配線Ｍ3
の配線幅は、第２の孔パターン１９のサイズとほぼ同じ
であり、第２の配線Ｍ2と第３の配線Ｍ3との接続部分
は、いわゆる微細化が可能なドグボーンレス構造をなし
ている。図示はしないが、第２の孔パターン１９の下方
には、第２の配線Ｍ2へＣｕ原子を供給するＣｕ膜が埋
め込まれ、第２の孔パターン１９とほぼ同じサイズの第
１の孔パターンからなるリザバー部分が設けられてい
る。
【００３２】なお、本実施の形態１では、第３の配線Ｍ
3をデュアルダマシンプロセスで形成したが、第２の配
線Ｍ2に接続してプラグを形成し、さらにこのプラグに
接続して、シングルダマシンプロセスまたはレジストパ
ターンをマスクとした配線用金属膜のドライエッチング
プロセスで第３の配線Ｍ3を形成してもよい。
3をデュアルダマシンプロセスで形成したが、第２の配
線Ｍ2に接続してプラグを形成し、さらにこのプラグに
接続して、シングルダマシンプロセスまたはレジストパ
ターンをマスクとした配線用金属膜のドライエッチング
プロセスで第３の配線Ｍ3を形成してもよい。
【００３３】このように、本実施の形態１によれば、第
２の配線Ｍ2と第３の配線Ｍ3とを接続する第２の孔パタ
ーン１９の下方に、第２の配線Ｍ2と同一層の金属膜で
あるＣｕ膜１３が埋め込まれた第１の孔パターン１０ａ
からなるリザバー部分Ｒが設けられている。これによ
り、第２の配線Ｍ2から第３の配線Ｍ3へ電流を流した場
合（電子は第３の配線Ｍ3から第２の配線Ｍ2へ流れ
る）、エレクトロマイグレーションによって第２の配線
Ｍ2を構成するＣｕ膜１３のＣｕ原子が移動しても、上
記リザバー部分ＲのＣｕ膜１３が第２の配線Ｍ2へのＣ
ｕ原子の供給源となって第２の配線Ｍ2に空隙を生じ難
くし、エレクトロマイグレーション耐性の劣化を防ぐこ
とができる。
２の配線Ｍ2と第３の配線Ｍ3とを接続する第２の孔パタ
ーン１９の下方に、第２の配線Ｍ2と同一層の金属膜で
あるＣｕ膜１３が埋め込まれた第１の孔パターン１０ａ
からなるリザバー部分Ｒが設けられている。これによ
り、第２の配線Ｍ2から第３の配線Ｍ3へ電流を流した場
合（電子は第３の配線Ｍ3から第２の配線Ｍ2へ流れ
る）、エレクトロマイグレーションによって第２の配線
Ｍ2を構成するＣｕ膜１３のＣｕ原子が移動しても、上
記リザバー部分ＲのＣｕ膜１３が第２の配線Ｍ2へのＣ
ｕ原子の供給源となって第２の配線Ｍ2に空隙を生じ難
くし、エレクトロマイグレーション耐性の劣化を防ぐこ
とができる。
【００３４】（実施の形態２）本発明の他の実施の形態
であるダマシン配線の製造方法を図１２および図１３に
示した半導体基板の要部断面図を用いて説明する。
であるダマシン配線の製造方法を図１２および図１３に
示した半導体基板の要部断面図を用いて説明する。
【００３５】まず、前記実施の形態１において、前記図
１〜図３を用いて説明した製造方法と同様に、基板１の
主面上に形成された半導体素子を覆った第１の絶縁膜２
を介して、上記半導体素子に接続される第１の配線Ｍ1
を形成した後、第１の配線Ｍ1の上層に堆積された第２
の絶縁膜４に第１の孔パターン１０ａ，１０ｂを形成
し、第３の絶縁膜７に第１の溝パターン１１を形成す
る。ここで、第２の配線Ｍ2を構成する配線材料の供給
源を埋め込む第１の孔パターン１０ａ、および第１の配
線Ｍ1と第２の配線Ｍ2とを接続するための第１の孔パタ
ーン１０ｂは、第１の配線Ｍ1の上方に形成されてい
る。
１〜図３を用いて説明した製造方法と同様に、基板１の
主面上に形成された半導体素子を覆った第１の絶縁膜２
を介して、上記半導体素子に接続される第１の配線Ｍ1
を形成した後、第１の配線Ｍ1の上層に堆積された第２
の絶縁膜４に第１の孔パターン１０ａ，１０ｂを形成
し、第３の絶縁膜７に第１の溝パターン１１を形成す
る。ここで、第２の配線Ｍ2を構成する配線材料の供給
源を埋め込む第１の孔パターン１０ａ、および第１の配
線Ｍ1と第２の配線Ｍ2とを接続するための第１の孔パタ
ーン１０ｂは、第１の配線Ｍ1の上方に形成されてい
る。
【００３６】次に、図１２に示すように、リソグラフィ
技術によってレジストパターン２３を形成する。第２の
配線Ｍ2を構成する配線材料への供給源が埋め込まれる
第１の孔パターン１０ａはレジストパターン２３で覆わ
れているが、第１の配線Ｍ1と第２の配線Ｍ2とを接続す
る第１の孔パターン１０ｂ上のレジストパターン２３は
開孔している。
技術によってレジストパターン２３を形成する。第２の
配線Ｍ2を構成する配線材料への供給源が埋め込まれる
第１の孔パターン１０ａはレジストパターン２３で覆わ
れているが、第１の配線Ｍ1と第２の配線Ｍ2とを接続す
る第１の孔パターン１０ｂ上のレジストパターン２３は
開孔している。
【００３７】続いて、図１３に示すように、上記レジス
トパターン２３をマスクとして、第１の配線Ｍ1と第２
の配線Ｍ2とを接続する第１の孔パターン１０ｂの底に
露出している第１のエッチングストッパ膜３を除去す
る。
トパターン２３をマスクとして、第１の配線Ｍ1と第２
の配線Ｍ2とを接続する第１の孔パターン１０ｂの底に
露出している第１のエッチングストッパ膜３を除去す
る。
【００３８】次に、レジストパターン２３を除去し、前
記実施の形態１に記載した製造方法と同様に、基板１上
にバリア層１２および配線用金属膜、たとえばＣｕ膜１
３を順次成膜する。次いで、第１の孔パターン１０ａ，
１０ｂおよび第１の溝パターン１１の外部のバリア層１
２およびＣｕ膜１３をＣＭＰ法によって除去する。これ
により、第１の溝パターン１１の内部にバリア層１２お
よびＣｕ膜１３が埋め込まれて、Ｃｕ膜１３で構成され
た第２の配線Ｍ2が形成される。また、第１の孔パター
ン１０ａの内部に埋め込まれたＣｕ膜１３は、第２の配
線Ｍ2を構成するＣｕ膜１３へのＣｕ原子の供給源（リ
ザバー部分Ｒ）として機能し、第１の孔パターン１０ｂ
の内部に埋め込まれたＣｕ膜１３は、第１の配線Ｍ1と
第２の配線Ｍ2とを接続する。この後、図示はしない
が、第２の配線Ｍ2の上層に、第３の配線Ｍ3を形成す
る。
記実施の形態１に記載した製造方法と同様に、基板１上
にバリア層１２および配線用金属膜、たとえばＣｕ膜１
３を順次成膜する。次いで、第１の孔パターン１０ａ，
１０ｂおよび第１の溝パターン１１の外部のバリア層１
２およびＣｕ膜１３をＣＭＰ法によって除去する。これ
により、第１の溝パターン１１の内部にバリア層１２お
よびＣｕ膜１３が埋め込まれて、Ｃｕ膜１３で構成され
た第２の配線Ｍ2が形成される。また、第１の孔パター
ン１０ａの内部に埋め込まれたＣｕ膜１３は、第２の配
線Ｍ2を構成するＣｕ膜１３へのＣｕ原子の供給源（リ
ザバー部分Ｒ）として機能し、第１の孔パターン１０ｂ
の内部に埋め込まれたＣｕ膜１３は、第１の配線Ｍ1と
第２の配線Ｍ2とを接続する。この後、図示はしない
が、第２の配線Ｍ2の上層に、第３の配線Ｍ3を形成す
る。
【００３９】このように、本実施の形態２によれば、第
１の配線Ｍ1上にも第１のエッチングストッパ膜３を介
して、第２の配線Ｍ2を構成するＣｕ膜１３への供給源
として機能するリザバー部分Ｒを設けることができるの
で、第１の配線Ｍ1上に第１の孔パターン１０ａのレイ
アウトが可能となり、レイアウトの自由度が増して高集
積化を図ることができる。
１の配線Ｍ1上にも第１のエッチングストッパ膜３を介
して、第２の配線Ｍ2を構成するＣｕ膜１３への供給源
として機能するリザバー部分Ｒを設けることができるの
で、第１の配線Ｍ1上に第１の孔パターン１０ａのレイ
アウトが可能となり、レイアウトの自由度が増して高集
積化を図ることができる。
【００４０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００４１】たとえば、前記実施の形態では、配線用金
属膜をＣｕ膜で構成したが、Ａｌ膜またはＡｌ合金膜で
構成してもよく、同様な効果が得られる。
属膜をＣｕ膜で構成したが、Ａｌ膜またはＡｌ合金膜で
構成してもよく、同様な効果が得られる。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００４３】本発明によれば、ダマシンプロセスで形成
された下層配線に接して上層配線を有する多層配線にお
いて、下層配線と同層の配線材料が埋め込まれた孔パタ
ーンからなるリザバー部分を下層配線下の絶縁膜に設け
ることにより、エレクトロマイグレーションによる上層
配線と下層配線との断線を防いで、多層配線の信頼度を
向上することができる。
された下層配線に接して上層配線を有する多層配線にお
いて、下層配線と同層の配線材料が埋め込まれた孔パタ
ーンからなるリザバー部分を下層配線下の絶縁膜に設け
ることにより、エレクトロマイグレーションによる上層
配線と下層配線との断線を防いで、多層配線の信頼度を
向上することができる。
【図１】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるダマシン配線の製
造方法を示す半導体基板の要部断面図である。
造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるダマシン配線の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である上層配線、下層
配線およびこれら配線間を接続する孔パターンの配置を
示す要部平面図である。
配線およびこれら配線間を接続する孔パターンの配置を
示す要部平面図である。
【図１２】本発明の他の実施の形態であるダマシン配線
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の他の実施の形態であるダマシン配線
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明者によって検討されたダマシン配線を
示す半導体基板の要部断面図である。
示す半導体基板の要部断面図である。
１ 基板 ２ 第１の絶縁膜 ３ 第１のエッチングストッパ膜 ４ 第２の絶縁膜 ５ 第２のエッチングストッパ膜 ６ 第１のレジストパターン ７ 第３の絶縁膜 ８ 第１のＣＭＰストッパ膜 ９ 第２のレジストパターン １０ａ 第１の孔パターン １０ｂ 第１の孔パターン １１ 第１の溝パターン １２ バリア層 １３ 銅膜 １４ 第３のエッチングストッパ膜 １５ 第４の絶縁膜 １６ 第４のエッチングストッパ膜 １７ 第５の絶縁膜 １８ 第２のＣＭＰストッパ膜 １９ 第２の孔パターン ２０ 第２の溝パターン ２１ バリア層 ２２ 銅膜 ２３ レジストパターン ５１ 基板 ５２ 絶縁膜 ５３ ビアホール ５４ バリア層 ５５ プラグ ５６ 空隙 ５７ａ リザバー部分 ５７ｂ リザバー部分 Ｍ1 第１の配線 Ｍ2 第２の配線 Ｍ3 第３の配線 ＭU 上層配線 ＭL 下層配線 Ｒ リザバー部分
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH09 HH11 HH18 HH19 HH21 HH27 HH28 HH30 HH32 HH33 HH34 JJ01 JJ08 JJ09 JJ11 JJ18 JJ19 JJ21 JJ27 JJ28 JJ30 JJ32 JJ33 JJ34 KK01 KK08 KK09 KK11 KK18 KK19 KK21 KK27 KK28 KK30 KK32 KK33 KK34 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP27 PP33 QQ09 QQ10 QQ11 QQ25 QQ35 QQ39 QQ48 QQ49 QQ73 QQ75 RR04 RR06 SS04 SS15 TT02 XX05
Claims (5)
- 【請求項１】 ダマシン構造の多層配線を形成する半導
体装置の製造方法であって、（ａ）基板上に第１の絶縁
層および第２の絶縁層を順次形成する工程と、（ｂ）前
記第２の絶縁層に溝パターンを形成し、前記溝パターン
下に位置する前記第１の絶縁層に第１の孔パターンを形
成する工程と、（ｃ）前記第１の孔パターンおよび前記
溝パターンの内部に同一層の金属膜を埋め込み、前記溝
パターンの内部に第１の配線を形成する工程と、（ｄ）
前記第１の配線の上層に第３の絶縁層を形成する工程
と、（ｅ）前記第３の絶縁層に設けられた第２の孔パタ
ーンを通して前記第１の配線と接続する、第２の配線を
形成する工程とを有することを特徴とする半導体装置の
製造方法。 - 【請求項２】 ダマシン構造の多層配線を形成する半導
体装置の製造方法であって、（ａ）基板上に第１の絶縁
層および第２の絶縁層を順次形成する工程と、（ｂ）前
記第２の絶縁層に溝パターンを形成し、前記溝パターン
下に位置する前記第１の絶縁層に第１の孔パターンを形
成する工程と、（ｃ）前記第１の孔パターンおよび前記
溝パターンの内部に同一層の金属膜を埋め込み、前記溝
パターンの内部に第１の配線を形成する工程と、（ｄ）
前記第１の配線の上層に第３の絶縁層を形成する工程
と、（ｅ）前記第３の絶縁層に設けられた第２の孔パタ
ーンを通して前記第１の配線と接続する、第２の配線を
形成する工程とを有しており、 前記第１の配線および前記第２の配線はドグボーンレス
構造であることを特徴とする半導体装置の製造方法。 - 【請求項３】 ダマシン構造の多層配線を形成する半導
体装置の製造方法であって、（ａ）基板上に第１の絶縁
層および第２の絶縁層を順次形成する工程と、（ｂ）前
記第２の絶縁層に溝パターンを形成し、前記溝パターン
下の前記第１の絶縁層に第１の孔パターンを形成する工
程と、（ｃ）前記第１の孔パターンおよび前記溝パター
ンの内部に同一層の金属膜を埋め込み、前記溝パターン
の内部に第１の配線を形成する工程と、（ｄ）前記第１
の配線の上層に第３の絶縁層を形成する工程と、（ｅ）
前記第３の絶縁層に設けられた第２の孔パターンを通し
て前記第１の配線と接続する、第２の配線を形成する工
程とを有しており、 前記第１の孔パターンは、前記第２の孔パターンの下方
に位置することを特徴とする半導体装置の製造方法。 - 【請求項４】 ダマシン構造の多層配線を形成する半導
体装置の製造方法であって、（ａ）基板上に設けられた
第１の配線上に第１の絶縁層および第２の絶縁層を順次
形成する工程と、（ｂ）前記第１の配線上に位置する前
記第２の絶縁層に第１の溝パターンと、前記第１の配線
上に位置しない前記第２の絶縁層に第２の溝パターンと
を形成し、前記第１の溝パターン下の前記第１の絶縁層
に前記第１の配線に達する第１の孔パターンと、前記第
２の溝パターン下の前記第１の絶縁層に第２の孔パター
ンとを形成する工程と、（ｃ）前記第１の孔パターン、
前記第２の孔パターン、前記第１の溝パターンおよび前
記第２の溝パターンの内部に同一層の金属膜を埋め込
み、前記第１の溝パターンおよび前記第２の溝パターン
の内部に第２の配線を形成する工程と、（ｄ）前記第２
の配線の上層に第３の絶縁層を形成する工程と、（ｅ）
前記第２の溝パターンの内部に形成された前記第２の配
線に、前記第３の絶縁層に設けられた第３の孔パターン
を通して接続する、第３の配線を形成する工程とを有し
ていることを特徴とする半導体装置の製造方法。 - 【請求項５】 ダマシン構造の多層配線を形成する半導
体装置の製造方法であって、（ａ）基板上に設けられた
複数の第１の配線上に第１の絶縁層、第２の絶縁膜およ
び第３の絶縁層を順次形成する工程と、（ｂ）前記第１
の配線上に位置する前記第３の絶縁層に第１の溝パター
ンと、他の前記第１の配線上に位置する前記第３の絶縁
層に第２の溝パターンとを形成し、前記第１の溝パター
ン下の前記第２の絶縁層および前記第１の絶縁層に前記
第１の配線に達する第１の孔パターンと、前記第２の溝
パターン下の前記第２の絶縁層に第２の孔パターンとを
形成する工程と、（ｃ）前記第１の孔パターン、前記第
２の孔パターン、前記第１の溝パターンおよび前記第２
の溝パターンの内部に同一層の金属膜を埋め込み、前記
第１の溝パターンおよび前記第２の溝パターンの内部に
第２の配線を形成する工程と、（ｄ）前記第２の配線の
上層に前記第３の絶縁層を形成する工程と、（ｅ）前記
第２の溝パターンの内部に形成された前記第２の配線
に、前記第３の絶縁層に設けられた第３の孔パターンを
通して接続する、第３の配線を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260064A JP2002076114A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260064A JP2002076114A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076114A true JP2002076114A (ja) | 2002-03-15 |
Family
ID=18748130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000260064A Pending JP2002076114A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076114A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005303089A (ja) * | 2004-04-13 | 2005-10-27 | Nec Electronics Corp | 半導体装置 |
| US7119439B2 (en) | 2002-06-06 | 2006-10-10 | Fujitsu Limited | Semiconductor device and method for manufacturing the same |
| US7247553B2 (en) | 2002-05-09 | 2007-07-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
| JP2010123998A (ja) * | 2002-05-17 | 2010-06-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8278758B1 (en) | 2009-04-29 | 2012-10-02 | Massachusetts Institute Of Technology | Multilevel reservoirs for integrated circuit interconnects |
| US8552484B2 (en) | 2004-07-02 | 2013-10-08 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
-
2000
- 2000-08-30 JP JP2000260064A patent/JP2002076114A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7247553B2 (en) | 2002-05-09 | 2007-07-24 | Renesas Technology Corp. | Method of manufacturing a semiconductor device |
| JP2010123998A (ja) * | 2002-05-17 | 2010-06-03 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US8866144B2 (en) | 2002-05-17 | 2014-10-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film semiconductor device having silicon nitride film |
| JP2016197750A (ja) * | 2002-05-17 | 2016-11-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9847355B2 (en) | 2002-05-17 | 2017-12-19 | Semiconductor Energy Laboratory Co., Ltd. | Silicon nitride film, and semiconductor device |
| US7119439B2 (en) | 2002-06-06 | 2006-10-10 | Fujitsu Limited | Semiconductor device and method for manufacturing the same |
| US7241676B2 (en) | 2002-06-06 | 2007-07-10 | Fujitsu Limited | Semiconductor device and method for manufacturing the same |
| JP2005303089A (ja) * | 2004-04-13 | 2005-10-27 | Nec Electronics Corp | 半導体装置 |
| US8552484B2 (en) | 2004-07-02 | 2013-10-08 | Fujitsu Semiconductor Limited | Semiconductor device and method for fabricating the same |
| US8278758B1 (en) | 2009-04-29 | 2012-10-02 | Massachusetts Institute Of Technology | Multilevel reservoirs for integrated circuit interconnects |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8679972B1 (en) | Method of depositing a diffusion barrier for copper interconnect applications | |
| JP5430946B2 (ja) | 相互接続構造体形成方法 | |
| US7498254B2 (en) | Plating seed layer including an oxygen/nitrogen transition region for barrier enhancement | |
| US7521358B2 (en) | Process integration scheme to lower overall dielectric constant in BEoL interconnect structures | |
| US20080128907A1 (en) | Semiconductor structure with liner | |
| US7834457B2 (en) | Bilayer metal capping layer for interconnect applications | |
| JP5419328B2 (ja) | 障壁冗長構成要素を有する相互接続構造体および相互接続構造体を形成する方法 | |
| JP2011014904A (ja) | ビアがガウジングされた相互接続構造体及びその製造方法 | |
| US20080242088A1 (en) | Method of forming low resistivity copper film structures | |
| TW201709293A (zh) | 用於內連線的釕金屬特徵部填補 | |
| JP2007300113A (ja) | １００％又はそれより大きい段差被覆性を有する相互接続部金属化プロセス | |
| JP2001516153A (ja) | Ｃｖｄバリア層を有するボーダーレスバイア | |
| JP2011511469A (ja) | 高い漏れ抵抗を有する相互接続構造体 | |
| KR20050073949A (ko) | 확산방지막을 선택적으로 형성하여 반도체소자를 제조하는방법 및 그것에 의해 제조된 반도체소자 | |
| JP2009302501A (ja) | 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体） | |
| US8889546B2 (en) | Discontinuous/non-uniform metal cap structure and process for interconnect integration | |
| WO2006046487A1 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP4339152B2 (ja) | 配線構造の形成方法 | |
| JP4804725B2 (ja) | 半導体装置の導電性構造体の形成方法 | |
| JP2002076114A (ja) | 半導体装置の製造方法 | |
| JP2008294211A (ja) | 半導体装置及びその製造方法 | |
| KR100667905B1 (ko) | 반도체 소자의 구리 금속배선 형성방법 | |
| TW200301524A (en) | Method for improving electromigration performance of metallization features through multiple depositions of binary alloys | |
| JP2002064139A (ja) | 半導体装置の製造方法 | |
| JP2001053151A (ja) | 半導体集積回路装置およびその製造方法 |