WO2016009645A1 - 半導体装置およびその製造方法 - Google Patents

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seal
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nitride film
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浩次 江口
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株式会社デンソー
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Definitions

  • the present disclosure relates to a semiconductor device in which a seal structure is formed in a seal portion that surrounds an element portion, and a manufacturing method thereof.
  • the semiconductor device having an element portion and a seal portion surrounding the element portion, and having a seal structure surrounding the element portion formed in the seal portion (see, for example, Patent Document 1).
  • the semiconductor device includes a substrate, and a multilayer wiring layer in which interlayer insulating films and wiring layers are alternately stacked is disposed on the substrate.
  • the wiring layers of the respective layers are each formed in a frame shape and are connected to each other so as to surround the element portion.
  • a nitride film having a lower permeability of moisture (water droplets or water vapor) than the interlayer insulating film is formed on the laminated wiring layer. That is, a nitride film is formed on the multilayer wiring layer to prevent moisture from the outside from entering the multilayer wiring layer.
  • a via hole exposing the uppermost wiring layer located on the nitride film side of the laminated wiring layer is formed, and a seal layer is formed in the via hole.
  • the via hole is formed in a frame shape along the uppermost wiring layer, and the seal layer is also formed in a frame shape.
  • a seal structure surrounding the element portion is formed by the wiring layer and the seal layer in the laminated wiring layer.
  • Such a semiconductor device is manufactured as follows. That is, first, a semiconductor wafer is prepared which includes a plurality of chip regions each having an element portion and a seal portion, and each chip region is partitioned by a scribe portion. Then, a laminated wiring layer is formed on the semiconductor wafer and a nitride film is formed on the laminated wiring layer. Subsequently, a via hole is formed in the nitride film and a seal layer is formed, thereby forming a seal structure surrounding the element portion. Thereafter, the semiconductor wafer is manufactured by dividing the semiconductor wafer into chips along a scribe portion with a dicing cutter or the like.
  • cracks may occur at the outer edge portion of the chip (semiconductor device) when dividing into chips, but since the crack structure is suppressed by the seal structure, cracks are generated in the element portion. Propagation can be suppressed.
  • a nitride film having low adhesion to a metal (seal layer) is exposed, and this nitride film is easily peeled off.
  • the nitride film may be peeled off and become a foreign substance when the semiconductor device is transported or used.
  • the nitride film is easily peeled due to the crack.
  • a semiconductor device is a stacked wiring layer in which a substrate having one surface and a plurality of interlayer insulating films and a plurality of wiring layers made of metal are alternately stacked on one surface of the substrate
  • a seal portion arranged as described above.
  • the seal portion is connected to the uppermost wiring layer located on the nitride film side of the plurality of wiring layers, a sealing layer made of metal is disposed, and the plurality of wiring layers and the sealing layer are connected.
  • a seal structure surrounding the element portion is configured.
  • the uppermost layer on the side opposite to the substrate side is an uppermost insulating film made of a material having higher adhesion to the uppermost wiring layer than the nitride film, and a sealing layer is formed on the nitride film from the nitride film.
  • a protective insulating film made of a material with high adhesiveness is arranged, and in the seal portion, a via hole that exposes a part of the uppermost wiring layer is arranged in the protective insulating film, the nitride film, and the uppermost insulating film.
  • the seal layer is embedded in the via hole, and is disposed over the portion of the protective insulating film located around the via hole.
  • the protective insulating film, the nitride film, and the uppermost insulating layer are positioned outside the seal structure. A part of the film is sandwiched between the seal layer and the uppermost wiring layer.
  • the nitride film is sandwiched between the protective insulating film and the uppermost insulating film that have higher adhesion to the metal than the nitride film, and outside the sealing structure, the protective insulating film, the nitride film, and the uppermost layer. A part of the insulating film is sandwiched between the seal layer and the uppermost wiring layer. For this reason, even if a crack occurs in the nitride film, it is possible to prevent the nitride film from peeling off during transportation or use of the semiconductor device.
  • the method for manufacturing a semiconductor device is a method for manufacturing the semiconductor device according to the first aspect of the present disclosure, and includes a plurality of chip regions each having an element portion and a seal portion, and each chip region includes A wafer constituting a substrate is prepared by being divided by the scribe portion and divided along the scribe portion, a laminated wiring layer is formed on one surface of the wafer, a nitride film is formed on the laminated wiring layer, and the nitride film A protective insulating film is formed thereon, and in the seal portion, a via hole is formed through the protective insulating film, nitride film, and uppermost insulating film to expose a part of the uppermost wiring layer.
  • a seal structure having a plurality of wiring layers and a seal layer is formed, and a seal layer is formed.
  • a part of the protective insulating film, nitride film, and uppermost insulating film is sandwiched between the sealing layer and the uppermost wiring layer, and the wafer is divided into chips along the scribe portion. And including.
  • the above manufacturing method even when a crack is introduced from the scribe portion to the seal portion when the wafer is divided into chips, it is possible to suppress the crack from extending to the element portion due to the seal structure. Also, outside the seal structure, a part of the protective insulating film, nitride film, and uppermost insulating film is sandwiched between the sealing layer and the uppermost wiring layer, so even if a crack occurs in the nitride film, the semiconductor A semiconductor device in which the nitride film is prevented from being peeled off when the device is transported or used can be manufactured.
  • FIG. 1 is a cross-sectional view of the semiconductor device according to the first embodiment of the present disclosure.
  • FIG. 2 is a schematic plan view of the semiconductor device shown in FIG.
  • FIG. 3A is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 3B is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 3C is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 4A is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 4B is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG.
  • FIG. 4C is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 5A is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. 5B is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG.
  • FIG. 6 is a cross-sectional view showing a state when a crack occurs when the process of FIG. 5B is performed
  • FIG. 7A is a cross-sectional view when the metal film is patterned so that the nitride film is exposed from the protective insulating film
  • FIG. 7B is a schematic plan view showing a state around the metal film after patterning the metal film and performing a cleaning process as shown in FIG. 7A.
  • FIG. 8A is a cross-sectional view when the metal film is patterned so that the nitride film is not exposed from the protective insulating film;
  • FIG. 8B is a schematic plan view showing a state around the metal film after performing the cleaning process after patterning the metal film as shown in FIG. 8A.
  • FIG. 9 is a schematic plan view of a semiconductor device according to the second embodiment of the present disclosure.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to another embodiment of the present disclosure,
  • FIG. 11 is a cross-sectional view of a semiconductor device according to another embodiment of the present disclosure.
  • the semiconductor device has an element portion 1, an outer peripheral portion 2 surrounding the element portion 1, and a seal portion 3 surrounding the outer peripheral portion 2, and is stacked on one surface 10 a of the substrate 10.
  • the wiring layer 20 is arranged. 1 corresponds to the II cross section in FIG. 2.
  • FIG. 2 shows the arrangement relationship of the element portion 1, the outer peripheral portion 2, the seal portion 3, and a seal structure 3a (seal layer 82) described later. It is a plane schematic diagram to show.
  • the substrate 10 is an SOI substrate in which a support substrate 11, an insulating film 12, and a semiconductor layer 13 are sequentially stacked.
  • a semiconductor element such as a transistor or a diode is formed by appropriately forming a P-type impurity layer or an N-type impurity layer in the semiconductor layer 13. Has been.
  • a known guard ring or the like is formed on the outer peripheral portion 2 of the substrate 10.
  • the inner edge part on the element part 1 side and the outer edge part on the seal part 3 side of the semiconductor layer 13 in the outer peripheral part 2 are formed with a trench 14 between the inner edge part and the outer edge part.
  • the insulating film 15 is embedded in the trench 14 for isolation.
  • the guard ring and the like are formed on the outer edge portion of the outer peripheral portion 2.
  • the laminated wiring layer 20 has a configuration in which first to fourth interlayer insulating films 31 to 34 and first to fourth wiring layers 41a to 43a, 41b to 43b, 51a to 53a, 51b to 53b are alternately formed. ing.
  • the laminated wiring layer 20 is disposed on one surface 10a of the substrate 10 via a separation layer (Shallow Trench Isolation) 16 formed so that a predetermined region of the semiconductor layer 13 is exposed.
  • a separation layer Shallow Trench Isolation
  • a first interlayer insulating film 31 is formed on the isolation layer 16, a first connection wiring 41 a is formed on the outer peripheral portion 2 on the first interlayer insulating film 31, and a seal portion 3, a first seal wiring 41b is formed.
  • the first seal wiring 41b is formed in a rectangular frame shape so as to surround the outer peripheral portion 2.
  • a first connection via (contact) hole 31a reaching the semiconductor layer 13 exposed from the isolation layer 16 is formed in the first interlayer insulating film 31, and the first connection via 51a is formed in the first connection via hole 31a. Is embedded. Thus, the first connection wiring 41a and a guard ring (not shown) are electrically connected via the first connection via 51a.
  • a stopper film 17 made of polysilicon or the like is formed on the separation layer 16.
  • the stopper film 17 is for preventing the separation layer 16 from being removed and the semiconductor layer 13 being exposed when a first seal via (contact) hole 31b described later is formed.
  • a first seal via hole 31b reaching the stopper film 17 is formed in the first interlayer insulating film 31, and a first seal via 51b connected to the first seal wiring 41b is formed in the first seal via hole 31b.
  • the first seal via 51b (first seal via hole 31b) is formed in a rectangular frame shape so as to surround the outer peripheral portion 2 in the same manner as the first seal wiring 41b.
  • the first wiring layer is constituted by the first connection wiring 41a and the first connection via 51a, the first seal wiring 41b and the first seal via 51b.
  • a second interlayer insulating film 32 is formed on the first interlayer insulating film 31, a second connection wiring 42 a is formed on the outer peripheral portion 2 on the second interlayer insulating film 32, and a seal portion 3 is formed on the second interlayer insulating film 32.
  • a second seal wiring 42b is formed.
  • the second seal wiring 42b is formed in a rectangular frame shape so as to surround the outer peripheral portion 2, and is disposed on the first seal wiring 41b.
  • a second connection via hole 32a is formed in the second interlayer insulating film 32, and a second connection via 52a is embedded in the second connection via hole 32a.
  • the second connection wiring 42a and the first connection wiring 41a are electrically connected through the second connection via 52a.
  • a second seal via hole 32b is formed in the second interlayer insulating film 32, and a second seal via 52b connected to the second seal wiring 42b is embedded in the second seal via hole 32b.
  • the second seal via 52b (second seal via hole 32b) is formed in a rectangular frame shape so as to surround the outer peripheral portion 2 in the same manner as the second seal wiring 42b.
  • the second wiring layer is configured by the second connection wiring 42a and the second connection via 52a, the second seal wiring 42b, and the second seal via 52b.
  • a third interlayer insulating film 33 is formed on the second interlayer insulating film 32, and a third connection wiring 43 a is formed on the element portion 1 and the outer peripheral portion 2 on the third interlayer insulating film 33.
  • a third seal wiring 43 b is formed in the seal portion 3.
  • the third seal wiring 43b is formed in a rectangular frame shape so as to surround the outer peripheral portion 2, and is disposed on the second seal wiring 42b.
  • the third seal wiring 43b corresponds to the uppermost wiring layer of the present disclosure.
  • a third connection via hole 33a is formed in the third interlayer insulating film 33, and the third connection via 53a is embedded in the third connection via hole 33a.
  • the third connection wiring 43a and the second connection wiring 42a are electrically connected through the third connection via 53a.
  • a third seal via hole 33b is formed in the third interlayer insulating film 33, and a third seal via 53b connected to the third seal wiring 43b is embedded in the third seal via hole 33b.
  • the third seal via 53b (third seal via hole 33b) is formed in a rectangular frame shape so as to surround the outer peripheral portion 2 in the same manner as the third seal wiring 43b.
  • the third connection wiring 43a, the third connection via 53a, the third seal wiring 43b, and the third seal via 53b constitute a third wiring layer.
  • a fourth interlayer insulating film 34 is formed on the third interlayer insulating film 33. That is, the laminated wiring layer 20 is configured by the fourth interlayer insulating film 34 on the opposite side of the substrate 10 side.
  • the fourth interlayer insulating film 34 is the uppermost insulating film of the present disclosure. It corresponds.
  • the first to fourth interlayer insulating films 31 to 34 are TEOS (Tetra Ethyl) having lower hardness (softer) than the nitride film 60 described later and higher adhesion to the metal than the nitride film 60. It is composed of an oxide film such as Ortho Silicate).
  • the first to fourth wiring layers 41a to 43a, 41b to 43b, 51a to 53a, 51b to 53b are made of metal such as Al, Cu, or AlCu.
  • the element portion 1 is appropriately formed with a first connection wiring 41 a, a first connection via 51 a, a second connection wiring 42 a, and a second connection via 52 a. ing.
  • the first to third wiring layers 41a to 43a and 51a to 53a formed in the element portion 1 and the first to third wiring layers 41a to 43a and 51a to 53a formed on the outer peripheral portion 2 are shown in FIG. Are appropriately connected in a different cross section.
  • a nitride film 60 having a lower permeability of moisture (water droplets or water vapor) than the first to fourth interlayer insulating films 31 to 34 is disposed on the laminated wiring layer 20 .
  • a protective insulating film 70 having a hardness lower than that of the nitride film 60 and higher adhesion to metal than the nitride film 60 and not containing nitrogen is disposed on the nitride film 60.
  • the protective insulating film 70 is formed of an oxide film such as TEOS similarly to the first to fourth interlayer insulating films 31 to 34, and is opposite to the fourth interlayer insulating film 34 in the nitride film 60. It is arranged on the entire side.
  • the protective insulating film 70 is disposed so as to cover the entire portion on the side opposite to the fourth interlayer insulating film 34.
  • the nitride film 60 is configured such that the portion opposite to the fourth interlayer insulating film 34 is not exposed.
  • connection via holes 70 a, 60 a, and 34 a are formed through the protective insulating film 70, the nitride film 60, and the fourth interlayer insulating film 34 to expose the third connection wiring 43 a.
  • an electrode 81 made of a metal such as Al, Cu, or AlCu and connected to an external circuit via a bonding wire or the like is embedded.
  • FIG. 1 only one electrode 81 (one connection via hole 70a, 60a, 34a) is shown, but actually, a plurality of electrodes 81 (a plurality of connection via holes 70a, 60a, 34a) are formed. Yes.
  • seal via holes 70b, 60b, and 34b are formed through the protective insulating film 70, the nitride film 60, and the fourth interlayer insulating film 34 to expose the third seal wiring 43b.
  • the seal via holes 70b, 60b, and 34b are formed between the inner edge portion on the outer peripheral portion 2 side and the outer edge portion on the opposite side to the inner edge portion of the third seal wiring 43b having a rectangular frame shape.
  • the substantially central portion is formed so as to be exposed in a rectangular frame shape.
  • the seal via holes 70b, 60b, and 34b correspond to the via holes of the present disclosure.
  • a seal layer 82 made of Al, Cu, AlCu or the like is embedded in the seal via holes 70b, 60b, 34b. Accordingly, the element portion 1 and the outer peripheral portion 2 are surrounded by the seal layer 82, the third seal wiring 43b, the third seal via 53b, the second seal wiring 42b, the second seal via 52b, the first seal wiring 41b, and the first seal via 51b.
  • a seal structure 3a is configured. The seal structure 3a is insulated from the semiconductor layer 13.
  • the seal layer 82 is embedded in the seal via holes 70b, 60b, 34b, and is also formed on a portion of the protective insulating film 70 located around the seal via hole 70b. That is, the protective insulating film 70, the nitride film 60, and the fourth interlayer insulating film 34 located around the seal via holes 70b, 60b, and 34b are sandwiched between the seal layer 82 and the third seal wiring 43b.
  • a protective film 90 is disposed on the protective insulating film 70, and a bonding opening 90a for exposing the electrode 81 connected to the external circuit is formed in the protective film 90.
  • the protective film 90 is disposed between the adjacent electrodes 81.
  • the above is the configuration of the semiconductor device in this embodiment. Since such a semiconductor device is used after being sealed with a package material such as a mold resin, polyimide or the like having high adhesion to the package material is used as the protective film 90.
  • a package material such as a mold resin, polyimide or the like having high adhesion to the package material is used as the protective film 90.
  • a semiconductor wafer 100 in which a support substrate 11, an insulating film 12, and a semiconductor layer 13 are sequentially stacked is prepared, and the trench 14 and the insulating film 15 are formed in the semiconductor layer 13. Then, the separation layer 16, the stopper film 17, the laminated wiring layer 20 and the like are appropriately formed on the semiconductor wafer 100.
  • the semiconductor wafer 100 includes a plurality of chip regions each having an element portion 1, an outer peripheral portion 2, and a seal portion 3, and each chip region is partitioned by a scribe portion 4.
  • FIG. 3A shows one element portion. 1, only the outer peripheral portion 2, the seal portion 3, and the scribe portion 4 are shown. Further, when forming the first seal via hole 31b in the laminated wiring layer 20, it is possible to suppress the separation layer 16 from being removed by using the stopper film 17 as an etching stopper.
  • a nitride film 60 is formed on the laminated wiring layer 20 by a CVD (Chemical Vapor Deposition) method or the like.
  • a protective insulating film 70 is formed on the nitride film 60 by a CVD method or the like.
  • a connection via hole 70 a that exposes the third connection wiring 43 a through the protective insulating film 70, the nitride film 60, and the fourth interlayer insulating film 34 in the element portion 1 by etching or the like. , 60a, 34a.
  • seal via holes 70b, 60b, and 34b are formed through the protective insulating film 70, the nitride film 60, and the fourth interlayer insulating film 34 to expose the third seal wiring 43b.
  • the seal via holes 70b, 60b, and 34b are formed between the inner edge portion on the outer peripheral portion 2 side and the outer edge portion on the opposite side to the inner edge portion of the third seal wiring 43b having a rectangular frame shape. It is formed so that a substantially central portion between the two is exposed in a rectangular frame shape.
  • a metal film 80 such as Al, Cu, or AlCu is formed on the protective insulating film 70 so that the connection via holes 70a, 60a, 34a and the seal via holes 70b, 60b, 34b are embedded.
  • the film is formed by the (Physical Vapor Deposition) method or the like.
  • a resist (not shown) is placed on the metal film 80, and the metal film 80 is patterned by dry etching or the like using the resist as a mask, whereby the electrode 81 and the seal layer 82 are formed.
  • the seal layer 82 is formed in a rectangular frame shape, and is also formed on a portion of the protective insulating film 70 around the seal via hole 70b.
  • the protective insulating film 70, the nitride film 60, and the fourth interlayer insulating film 34 located around the seal via holes 70b, 60b, and 34b are sandwiched between the seal layer 82 and the third seal wiring 43b.
  • the resist is removed, and the etching product attached to the electrode 81 and the seal layer 82 is removed.
  • the etching product here is a reaction product removed (generated) by dry etching or deposition for protecting the side surface of the metal film 80 formed by dry etching at the time of normal dry etching. It includes a membrane (deposition membrane).
  • the protective insulating film 70 is used as an etching stopper, the protective insulating film 70 is slightly removed in the portion where the metal film 80 is removed.
  • the protective insulating film 70 is used as an etching stopper, but the metal film 80 is patterned so that a portion of the nitride film 60 opposite to the fourth interlayer insulating film 34 side is not exposed.
  • the protective insulating film 70 having a film thickness thicker than the portion removed in the step of FIG. 4C is formed.
  • a protective film 90 made of polyimide or the like is formed so that the electrode 81 and the seal layer 82 are covered. Then, the protective film 90 is patterned by photolithography or the like so that the electrode 81 is exposed, thereby forming a bonding opening 90 a in the protective film 90.
  • the scribe part 4 is cut with a dicing cutter or the like and divided into chips, whereby the semiconductor device shown in FIG. 1 is manufactured.
  • the seal part 3 adjacent to the scribe part 4 there is a possibility that the crack C may occur, but since the extension of the crack C is suppressed by the seal structure 3a, the element part 1 It is possible to suppress the crack C from being propagated.
  • the first to fourth interlayer insulating films 31 to 34 and the protective insulating film 70 are made of a material having a hardness lower than that of the nitride film 60, so that the crack C is introduced into the nitride film 60. easy.
  • the nitride film 60 is formed on the protective insulating film 70 and the fourth interlayer insulating film 34 that have higher adhesion to the metal (the seal layer 82 and the third seal wiring 43b) than the nitride film 60. It is sandwiched between.
  • the nitride film 60 located outside the seal structure 3a is partially sandwiched between the seal layer 82 and the third seal wiring 43b together with the protective insulating film 70 and the fourth interlayer insulating film 34. For this reason, even if the crack C occurs in the nitride film 60, it is possible to suppress the nitride film 60 from being peeled off and scattered during transportation or use of the semiconductor device.
  • the protective insulating film 70 has higher adhesion to the nitride film 60 than the seal layer 82, and the fourth interlayer insulating film 34 has higher adhesion to the nitride film 60 than the third seal wiring 43b. . For this reason, it is possible to prevent the nitride film 60 from peeling from the interface with the seal layer 82 or the third seal wiring 43b.
  • the protective insulating film 70 is made of a material whose hardness is smaller than that of the nitride film 60. Therefore, when the scribe part 4 is cut with a dicing cutter or the like and divided into chips, even if a crack C is generated, the crack C is not the exposed protective insulating film 70 but the protective insulating film 70 and the fourth interlayer. It is easy to form the nitride film 60 sandwiched between the insulating film 34. For this reason, it can further suppress that the foreign material resulting from the crack C scatters.
  • the protective insulating film 70 covers the entire portion of the nitride film 60 opposite to the fourth interlayer insulating film 34 side. For this reason, even if the crack C occurs in the nitride film 60, it is possible to further suppress the nitride film 60 from peeling and scattering.
  • the stopper film 17 is disposed, and the seal structure 3a and the semiconductor layer 13 are insulated. For this reason, it can suppress that the electric potential of the semiconductor layer 13 fluctuates.
  • the protective insulating film 70 is made of a material that does not contain nitrogen so that the portion of the nitride film 60 opposite to the fourth interlayer insulating film 34 side is not exposed from the protective insulating film 70.
  • the metal film 80 is patterned. For this reason, the following effect can be acquired.
  • the etching product adheres to the electrode 81 and the seal layer 82.
  • the metal film 80 is patterned so that the protective insulating film 70 does not remain on the nitride film 60, that is, when the nitride film 60 is removed when the metal film 80 is patterned.
  • the cleaning step is performed, as shown in FIG. 7B, a part of the etching product remains without being removed and becomes a foreign matter K.
  • the present inventors diligently studied and did not clarify the clear principle.
  • the binding energy is changed by changing the composition of the foreign matter K (etching product) by nitrogen contained in the nitride film 60.
  • FIG. 8A when the metal film 80 is patterned so that the protective insulating film 70 not containing nitrogen remains on the nitride film 60, a cleaning process is performed, as shown in FIG. 8B.
  • the etching product can be completely removed. Therefore, it can suppress that the manufacturing apparatus used for a subsequent process is contaminated.
  • the seal structure 3 a has an octagonal frame shape in which corners of a rectangular frame shape are chamfered when viewed from the normal direction to the one surface 10 a of the substrate 10. That is, the seal layer 82, the third seal wiring 43b, the third seal via 53b, the second seal wiring 42b, the second seal via 52b, the first seal wiring 41b, and the first seal via 51b are each formed in an octagonal frame shape.
  • the seal structure 3a may have a hexagonal frame shape or an annular shape.
  • the outer peripheral portion 2 may not be formed. That is, the element part 1 and the seal part 3 may be adjacent to each other.
  • first seal wires 41b and second seal wires 42b are formed, and a plurality of first to third seal vias 51b to 53b are formed.
  • first seal wiring 41b, the second seal wiring 42b, and the first to third seal vias 51b to 53b may be formed so as to have a multiple annular structure.
  • the separation layer 16 is formed so that a part of the seal portion 3 in the semiconductor layer 13 is also exposed, and the stopper film 17 is also formed in the seal portion 3.
  • the first seal via 51b and the semiconductor layer 13 may be connected without being formed.
  • the trench 18 is formed in the semiconductor layer 13 and the insulating film 19 is formed in the trench 18 so that the portion that becomes the outer peripheral portion 2 and the portion that becomes the seal portion 3 in the semiconductor layer 13 are insulated and separated. It is preferable to embed.
  • the substrate 10 may be a silicon substrate or the like instead of the SOI substrate.
  • the fourth interlayer insulating film 34 is made of a material having lower adhesion to the nitride film 60 than the third seal wiring 43 b, and the protective insulating film 70 is adhered to the nitride film 60 from the seal layer 82. It may be made of a material having low properties. Further, the protective insulating film 70 may be made of a material having a hardness higher than that of the nitride film 60. The protective insulating film 70 may be made of a material containing nitrogen.

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Abstract

　半導体装置は、基板（１０）と、積層配線層（２０）と、積層配線層上に配置された窒化膜（６０）と、半導体の素子部（１）と、素子部を取り囲むシール部（３）とを備える。シール部には、複数の配線層とシール層とが接続されることによって素子部を取り囲むシール構造（３ａ）が構成されている。積層配線層の最上層は、窒化膜より最上層配線層との密着性が高い材料で構成され、窒化膜上には、窒化膜よりシール層との密着性が高い材料で構成された保護絶縁膜（７０）が配置される。シール部には、保護絶縁膜、窒化膜、最上層絶縁膜に最上層配線層の一部を露出させるビアホール（７０ｂ、６０ｂ、３４ｂ）が配置され、シール層はビアホールに埋め込まれていると共に、保護絶縁膜のうちのビアホールの周囲に位置する部分上に渡って配置される。シール構造の外側では、保護絶縁膜、窒化膜、最上層絶縁膜の一部がシール層および最上層配線層によって挟まれている。

Description

半導体装置およびその製造方法 関連出願の相互参照
　本出願は、２０１４年７月１８日に出願された日本出願番号２０１４－１４７９７０号と２０１５年６月２５日に出願された日本出願番号２０１５－１２７９９２号に基づくもので、ここにその記載内容を援用する。
　本開示は、素子部を取り囲むシール部にシール構造が形成された半導体装置およびその製造方法に関するものである。
　従来より、素子部と素子部を取り囲むシール部とを有し、シール部に素子部を取り囲むシール構造が形成された半導体装置が提案されている（例えば、特許文献１参照）。具体的には、半導体装置は、基板を有し、当該基板上には、層間絶縁膜および配線層が交互に積層された積層配線層が配置されている。なお、シール部では、各層の配線層は、それぞれ枠状に形成され、素子部を取り囲むように互いに接続されている。
　また、積層配線層上には、層間絶縁膜より水分（水滴や水蒸気）の透過性が低い窒化膜が形成されている。つまり、積層配線層上には、当該積層配線層に外部からの水分が浸入することを抑制する窒化膜が形成されている。そして、窒化膜には、積層配線層における最も窒化膜側に位置する最上層配線層を露出させるビアホールが形成されており、当該ビアホールにシール層が形成されている。
　なお、ビアホールは、最上層配線層に沿って枠状に形成され、シール層も枠状に形成されている。これにより、積層配線層における配線層とシール層とにより、素子部を取り囲むシール構造が形成されている。
　このような半導体装置は、次のように製造される。すなわち、まず、素子部とシール部とを有するチップ領域を複数備え、各チップ領域がスクライブ部によって区画された半導体ウェハを用意する。そして、半導体ウェハ上に積層配線層を形成すると共に積層配線層上に窒化膜を形成する。続いて、窒化膜にビアホールを形成すると共にシール層を形成することにより、素子部を取り囲むシール構造を形成する。その後、スクライブ部に沿ってダイシングカッター等で半導体ウェハをチップ単位に分割することによって製造される。
　これによれば、チップ単位に分割する際にチップ（半導体装置）の外縁部にクラック（チッピング）が発生することがあるが、シール構造によってクラックの伸展が抑制されるため、素子部にクラックが伝播されることを抑制できる。
　しかしながら、上記半導体装置では、金属（シール層）との密着性が小さい窒化膜が露出しており、この窒化膜が剥離しやすい。このため、上記半導体装置では、窒化膜が剥離し、半導体装置の搬送時や使用時等に異物となる可能性がある。特に、半導体ウェハをダイシングする際に窒化膜にクラックが発生すると、当該クラックに起因して窒化膜が剥離し易くなる。
特開２００９－１２３７３４号公報
　本開示は上記点に鑑みて、窒化膜が剥離することを抑制できる半導体装置およびその製造方法を提供することを目的とする。
　本開示の第一態様による半導体装置は、一面を有する基板と、基板の一面上に配置され、複数の層間絶縁膜と金属で構成された複数の配線層とが交互に積層された積層配線層と、積層配線層上に配置され、層間絶縁膜より水分の透過性が低い窒化膜と、半導体素子が配置される素子部と、基板の一面に対する法線方向から視たとき、素子部を取り囲むように配置されるシール部と、を備える。シール部では、複数の配線層のうちの最も窒化膜側に位置する最上層配線層と接続され、金属で構成されるシール層が配置され、複数の配線層とシール層とが接続されることによって素子部を取り囲むシール構造が構成されている。
　積層配線層は、基板側と反対側の最上層が窒化膜より最上層配線層との密着性が高い材料で構成された最上層絶縁膜とされ、窒化膜上には、窒化膜よりシール層との密着性が高い材料で構成された保護絶縁膜が配置されており、シール部では、保護絶縁膜、窒化膜、最上層絶縁膜に最上層配線層の一部を露出させるビアホールが配置され、シール層はビアホールに埋め込まれていると共に、保護絶縁膜のうちのビアホールの周囲に位置する部分上に渡って配置され、シール構造よりも外側に位置する保護絶縁膜、窒化膜、最上層絶縁膜のうちの一部は、シール層および最上層配線層によって挟まれている。
　上記半導体装置によれば、窒化膜は、金属との密着性が窒化膜より高い保護絶縁膜および最上層絶縁膜にて挟まれ、シール構造よりも外側では、保護絶縁膜、窒化膜、最上層絶縁膜の一部がシール層と最上層配線層とに挟まれている。このため、窒化膜にクラックが発生したとしても、半導体装置の搬送時や使用時等に窒化膜が剥離することを抑制できる。
　本開示の第２態様による半導体装置の製造方法は、本開示の第一態様による半導体装置を製造するための方法であり、素子部およびシール部を有するチップ領域を複数備えると共にそれぞれのチップ領域がスクライブ部によって区画され、スクライブ部に沿って分割されることで基板を構成するウェハを用意し、ウェハの一面上に積層配線層を形成し、積層配線層上に窒化膜を形成し、窒化膜上に保護絶縁膜を形成し、シール部において、保護絶縁膜、窒化膜、最上層絶縁膜を貫通して最上層配線層の一部を露出させるビアホールを形成し、ビアホールを埋め込みつつ、保護絶縁膜上に金属膜を形成し、金属膜をパターニングすることでシール層を形成することにより、複数の配線層とシール層とを有するシール構造を構成すると共に、シール構造の外側において、保護絶縁膜、窒化膜、最上層絶縁膜のうちの一部がシール層および最上層配線層によって挟まれるようにすることと、ウェハをスクライブ部に沿ってチップ単位に分割することと、を含む。
　上記製造方法によれば、ウェハをチップ単位に分割する際、スクライブ部からシール部にクラックが導入されたとしても、シール構造によってクラックが素子部に伸展することを抑制できる。また、シール構造の外側では、保護絶縁膜、窒化膜、最上層絶縁膜の一部がシール層および最上層配線層によって挟まれるようにしているため、窒化膜にクラックが発生したとしても、半導体装置の搬送時や使用時等に窒化膜が剥離することを抑制した半導体装置を製造できる。
　本開示についての上記目的およびその他の目的、特徴や利点は、添付の図面を参照しながら下記の詳細な記述により、より明確になる。その図面は、
図１は、本開示の第１実施形態における半導体装置の断面図であり、 図２は、図１に示す半導体装置の平面模式図であり、 図３Ａは、図１に示す半導体装置の製造工程を示す断面図であり、 図３Ｂは、図１に示す半導体装置の製造工程を示す断面図であり、 図３Ｃは、図１に示す半導体装置の製造工程を示す断面図であり、 図４Ａは、図１に示す半導体装置の製造工程を示す断面図であり、 図４Ｂは、図１に示す半導体装置の製造工程を示す断面図であり、 図４Ｃは、図１に示す半導体装置の製造工程を示す断面図であり、 図５Ａは、図１に示す半導体装置の製造工程を示す断面図であり、 図５Ｂは、図１に示す半導体装置の製造工程を示す断面図であり、 図６は、図５Ｂの工程を行ったときにクラックが発生したときの状態を示す断面図であり、 図７Ａは、窒化膜が保護絶縁膜から露出するように金属膜をパターニングした際の断面図であり、 図７Ｂは、図７Ａに示されるように金属膜をパターニングしてから洗浄工程を行った後の金属膜周辺の状態を示す平面模式図であり、 図８Ａは、窒化膜が保護絶縁膜から露出しないように金属膜をパターニングした際の断面図であり、 図８Ｂは、図８Ａに示されるように金属膜をパターニングしてから洗浄工程を行った後の金属膜周辺の状態を示す平面模式図であり、 図９は、本開示の第２実施形態における半導体装置の平面模式図であり、 図１０は、本開示の他の実施形態における半導体装置の断面図であり、 図１１は、本開示の他の実施形態における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　本開示の第１実施形態について図面を参照しつつ説明する。半導体装置は、図１および図２に示されるように、素子部１、素子部１を取り囲む外周部２、外周部２を取り囲むシール部３を有しており、基板１０の一面１０ａ上に積層配線層２０が配置された構成とされている。なお、図１は、図２中のI－I断面に相当しており、図２は、素子部１、外周部２、シール部３、後述するシール構造３ａ（シール層８２）の配置関係を示す平面模式図である。
　基板１０は、本実施形態では、支持基板１１、絶縁膜１２、半導体層１３が順に積層されたＳＯＩ基板とされている。そして、基板１０の素子部１には、詳細な構造については特に図示しないが、半導体層１３にＰ型不純物層やＮ型不純物層が適宜形成されることでトランジスタやダイオード等の半導体素子が形成されている。
　基板１０の外周部２には、周知のガードリング等が形成されている。本実施形態では、外周部２における半導体層１３のうちの素子部１側の内縁部分とシール部３側の外縁部分とは、当該内縁部分と外縁部分との間にトレンチ１４が形成されると共に当該トレンチ１４に絶縁膜１５が埋め込まれることによって絶縁分離されている。なお、ガードリング等は、外周部２のうちの外縁部分に形成されている。
　積層配線層２０は、第１～第４層間絶縁膜３１～３４と第１～第４配線層４１ａ～４３ａ、４１ｂ～４３ｂ、５１ａ～５３ａ、５１ｂ～５３ｂとが交互に形成された構成とされている。そして、積層配線層２０は、基板１０の一面１０ａ上に、半導体層１３の所定領域が露出するように形成された分離層（Shallow Trench Isolation）１６を介して配置されている。なお、図１では、半導体層１３のうちの外周部２の一部が分離層１６から露出するものを図示しているが、図１とは別断面において、半導体層１３のうちの素子部１の一部も分離層１６から露出している。
　具体的には、分離層１６上に第１層間絶縁膜３１が形成されており、第１層間絶縁膜３１上には、外周部２に第１接続配線４１ａが形成されていると共に、シール部３に第１シール配線４１ｂが形成されている。なお、第１シール配線４１ｂは、外周部２を囲むように矩形枠状に形成されている。
　そして、外周部２では、第１層間絶縁膜３１に分離層１６から露出する半導体層１３に達する第１接続ビア（コンタクト）ホール３１ａが形成され、当該第１接続ビアホール３１ａに第１接続ビア５１ａが埋め込まれている。これにより、第１接続配線４１ａと図示しないガードリングとが第１接続ビア５１ａを介して電気的に接続されている。
　また、シール部３では、分離層１６上にポリシリコン等で構成されるストッパ膜１７が形成されている。このストッパ膜１７は、後述する第１シールビア（コンタクト）ホール３１ｂを形成する際、分離層１６が除去されて半導体層１３が露出することを防止するためのものである。そして、シール部３では、第１層間絶縁膜３１にストッパ膜１７に達する第１シールビアホール３１ｂが形成されており、第１シールビアホール３１ｂに第１シール配線４１ｂと接続される第１シールビア５１ｂが埋め込まれている。なお、第１シールビア５１ｂ（第１シールビアホール３１ｂ）は、第１シール配線４１ｂと同様に、外周部２を囲むように矩形枠状に形成されている。また、本実施形態では、第１接続配線４１ａおよび第１接続ビア５１ａ、第１シール配線４１ｂおよび第１シールビア５１ｂにて第１配線層が構成されている。
　第１層間絶縁膜３１上には、第２層間絶縁膜３２が形成され、第２層間絶縁膜３２上には、外周部２に第２接続配線４２ａが形成されていると共に、シール部３に第２シール配線４２ｂが形成されている。なお、第２シール配線４２ｂは、外周部２を囲むように矩形枠状に形成され、第１シール配線４１ｂ上に配置されている。
　そして、外周部２では、第２層間絶縁膜３２に第２接続ビアホール３２ａが形成され、第２接続ビアホール３２ａに第２接続ビア５２ａが埋め込まれている。これにより、第２接続配線４２ａと第１接続配線４１ａとが第２接続ビア５２ａを介して電気的に接続されている。
　また、シール部３では、第２層間絶縁膜３２に第２シールビアホール３２ｂが形成されており、第２シールビアホール３２ｂに第２シール配線４２ｂと接続される第２シールビア５２ｂが埋め込まれている。なお、第２シールビア５２ｂ（第２シールビアホール３２ｂ）は、第２シール配線４２ｂと同様に、外周部２を囲むように矩形枠状に形成されている。また、本実施形態では、第２接続配線４２ａおよび第２接続ビア５２ａ、第２シール配線４２ｂおよび第２シールビア５２ｂにて第２配線層が構成されている。
　さらに、第２層間絶縁膜３２上には、第３層間絶縁膜３３が形成され、第３層間絶縁膜３３上には、素子部１および外周部２に第３接続配線４３ａが形成されていると共に、シール部３に第３シール配線４３ｂが形成されている。なお、第３シール配線４３ｂは、外周部２を囲むように矩形枠状に形成され、第２シール配線４２ｂ上に配置されている。また、本実施形態では、第３シール配線４３ｂが本開示の最上層配線層に相当している。
　そして、外周部２では、第３層間絶縁膜３３に第３接続ビアホール３３ａが形成され、第３接続ビアホール３３ａに第３接続ビア５３ａが埋め込まれている。これにより、第３接続配線４３ａと第２接続配線４２ａとが第３接続ビア５３ａを介して電気的に接続されている。
　また、シール部３では、第３層間絶縁膜３３に第３シールビアホール３３ｂが形成されており、第３シールビアホール３３ｂに第３シール配線４３ｂと接続される第３シールビア５３ｂが埋め込まれている。なお、第３シールビア５３ｂ（第３シールビアホール３３ｂ）は、第３シール配線４３ｂと同様に、外周部２を囲むように矩形枠状に形成されている。また、本実施形態では、第３接続配線４３ａおよび第３接続ビア５３ａ、第３シール配線４３ｂおよび第３シールビア５３ｂにて第３配線層が構成されている。
　そして、第３層間絶縁膜３３上には、第４層間絶縁膜３４が形成されている。つまり、積層配線層２０は、基板１０側と反対側の最上層が第４層間絶縁膜３４で構成されており、本実施形態では、第４層間絶縁膜３４が本開示の最上層絶縁膜に相当している。
　なお、本実施形態では、第１～第４層間絶縁膜３１～３４は、後述する窒化膜６０より硬度が小さく（軟らかく）、かつ、窒化膜６０より金属との密着性が高いＴＥＯＳ（Tetra Ethyl Ortho Silicate）等の酸化膜で構成されている。第１～第４配線層４１ａ～４３ａ、４１ｂ～４３ｂ、５１ａ～５３ａ、５１ｂ～５３ｂは、Ａｌ、Ｃｕ、またはＡｌＣｕ等の金属で構成されている。また、素子部１には、図１とは別断面において、外周部２と同様に、第１接続配線４１ａ、第１接続ビア５１ａ、第２接続配線４２ａ、第２接続ビア５２ａが適宜形成されている。そして、素子部１に形成された第１～第３配線層４１ａ～４３ａ、５１ａ～５３ａと外周部２に形成された第１～第３配線層４１ａ～４３ａ、５１ａ～５３ａとは、図１とは別断面において適宜接続されている。
　積層配線層２０上には、第１～第４層間絶縁膜３１～３４より水分（水滴や水蒸気）の透過性が低い窒化膜６０が配置されている。また、窒化膜６０上には、当該窒化膜６０より硬度が小さいと共に窒化膜６０より金属との密着性が高く、かつ窒素を含まない保護絶縁膜７０が配置されている。本実施形態では、この保護絶縁膜７０は、第１～第４層間絶縁膜３１～３４と同様に、ＴＥＯＳ等の酸化膜で構成され、窒化膜６０のうちの第４層間絶縁膜３４と反対側の全面上に配置されている。つまり、保護絶縁膜７０は、第４層間絶縁膜３４と反対側の部分を全て被覆するように配置されている。言い換えると、窒化膜６０は、第４層間絶縁膜３４と反対側の部分が露出しない構成とされている。
　素子部１では、保護絶縁膜７０、窒化膜６０、第４層間絶縁膜３４を貫通して第３接続配線４３ａを露出させる接続ビアホール７０ａ、６０ａ、３４ａが形成されている。そして、当該接続ビアホール７０ａ、６０ａ、３４ａには、Ａｌ、Ｃｕ、またはＡｌＣｕ等の金属で構成され、ボンディングワイヤ等を介して外部回路と接続される電極８１が埋め込まれている。なお、図１では１つの電極８１（１つの接続ビアホール７０ａ、６０ａ、３４ａ）のみが図示されているが、実際には複数の電極８１（複数の接続ビアホール７０ａ、６０ａ、３４ａ）が形成されている。
　また、シール部３では、保護絶縁膜７０、窒化膜６０、第４層間絶縁膜３４を貫通して第３シール配線４３ｂを露出させるシールビアホール７０ｂ、６０ｂ、３４ｂが形成されている。具体的には、シールビアホール７０ｂ、６０ｂ、３４ｂは、矩形枠状とされている第３シール配線４３ｂのうちの外周部２側の内縁部分と当該内縁部分と反対側の外縁部分との間の略中央部分が矩形枠状に露出するように形成されている。なお、本実施形態では、シールビアホール７０ｂ、６０ｂ、３４ｂが本開示のビアホールに相当している。
　そして、このシールビアホール７０ｂ、６０ｂ、３４ｂに、Ａｌ、Ｃｕ、またはＡｌＣｕ等で構成されるシール層８２が埋め込まれている。これにより、シール層８２、第３シール配線４３ｂ、第３シールビア５３ｂ、第２シール配線４２ｂ、第２シールビア５２ｂ、第１シール配線４１ｂ、第１シールビア５１ｂにより、素子部１および外周部２を囲むシール構造３ａが構成されている。なお、シール構造３ａは、半導体層１３と絶縁されている。
　また、シール層８２は、シールビアホール７０ｂ、６０ｂ、３４ｂに埋め込まれていると共に、保護絶縁膜７０のうちのシールビアホール７０ｂの周囲に位置する部分上にも形成されている。つまり、シールビアホール７０ｂ、６０ｂ、３４ｂの周囲に位置する保護絶縁膜７０、窒化膜６０、第４層間絶縁膜３４は、シール層８２および第３シール配線４３ｂによって挟み込まれた状態となっている。
　保護絶縁膜７０上には、保護膜９０が配置されており、当該保護膜９０には、外部回路と接続される電極８１を露出させるためのボンディング開口部９０ａが形成されている。言い換えると、隣接する電極８１の間に保護膜９０が配置されている。これにより、電極８１にボンディングワイヤ等が接続される際、電極８１が基板１０の一面１０ａにおける面方向に膨張することを保護膜９０にて抑制でき、隣接する電極８１同士が接触して電気的に接続されることが抑制される。
　以上が本実施形態における半導体装置の構成である。なお、このような半導体装置は、モールド樹脂等のパッケージ材料にて封止されて用いられるため、保護膜９０としてはパッケージ材料との密着性が高いポリイミド等が用いられる。
　次に、上記半導体装置の製造方法について図３Ａから図５Ｂを参照しつつ説明する。
　まず、図３Ａに示されるように、支持基板１１、絶縁膜１２、半導体層１３が順に積層された半導体ウェハ１００を用意し、半導体層１３に上記トレンチ１４および絶縁膜１５を形成する。そして、半導体ウェハ１００上に上記分離層１６、ストッパ膜１７、積層配線層２０等を適宜形成する。
　なお、半導体ウェハ１００は、素子部１、外周部２、シール部３を有するチップ領域を複数備え、各チップ領域がそれぞれスクライブ部４によって区画されたものであり、図３Ａでは、１つの素子部１、外周部２、シール部３、スクライブ部４のみを示している。また、積層配線層２０における第１シールビアホール３１ｂを形成する際には、ストッパ膜１７をエッチングストッパとして利用することにより、分離層１６が除去されることを抑制できる。
　続いて、図３Ｂに示されるように、積層配線層２０上に、ＣＶＤ（Chemical Vapor Deposition）法等によって窒化膜６０を成膜する。そして、図３Ｃに示されるように、窒化膜６０上に、ＣＶＤ法等によって保護絶縁膜７０を成膜する。
　次に、図４Ａに示されるように、エッチング等により、素子部１において、保護絶縁膜７０、窒化膜６０、第４層間絶縁膜３４を貫通して第３接続配線４３ａを露出させる接続ビアホール７０ａ、６０ａ、３４ａを形成する。同様に、シール部３において、保護絶縁膜７０、窒化膜６０、第４層間絶縁膜３４を貫通して第３シール配線４３ｂを露出させるシールビアホール７０ｂ、６０ｂ、３４ｂを形成する。なお、シールビアホール７０ｂ、６０ｂ、３４ｂは、上記のように、矩形枠状とされている第３シール配線４３ｂのうちの外周部２側の内縁部分と当該内縁部分と反対側の外縁部分との間の略中央部分が矩形枠状に露出するように形成される。
　そして、図４Ｂに示されるように、接続ビアホール７０ａ、６０ａ、３４ａおよびシールビアホール７０ｂ、６０ｂ、３４ｂが埋め込まれるように、保護絶縁膜７０上にＡｌ、Ｃｕ、またはＡｌＣｕ等の金属膜８０をＰＶＤ（Physical Vapor Deposition）法等によって成膜する。
　続いて、図４Ｃに示されるように、金属膜８０上にレジスト（図示略）を配置し、当該レジストをマスクとして金属膜８０をドライエッチング等によってパターニングすることにより、電極８１およびシール層８２を形成する。このとき、シール層８２は、矩形枠状に形成されると共に、保護絶縁膜７０のうちのシールビアホール７０ｂの周囲の部分上にも形成される。これにより、シールビアホール７０ｂ、６０ｂ、３４ｂの周囲に位置する保護絶縁膜７０、窒化膜６０、第４層間絶縁膜３４は、シール層８２および第３シール配線４３ｂによって挟み込まれた状態となる。その後、例えば、有機系溶液を用いたウェット洗浄を行うことにより、レジストを除去すると共に電極８１やシール層８２に付着したエッチング生成物を除去する。
　なお、ここでのエッチング生成物とは、ドライエッチングにて除去（生成）される反応物や、通常のドライエッチング時にドライエッチングされることによって形成される金属膜８０の側面を保護するための堆積膜（デポ膜）を含むものである。また、本実施形態では、保護絶縁膜７０をエッチングストッパとして用いるため、金属膜８０が除去された部分では、保護絶縁膜７０も僅かに除去されている。ここで、本実施形態では、保護絶縁膜７０をエッチングストッパとして用いるが、窒化膜６０のうちの第４層間絶縁膜３４側と反対側の部分が露出しないように金属膜８０をパターニングする。つまり、図３Ｃの工程では、図４Ｃの工程にて除去される部分より厚い膜厚を有する保護絶縁膜７０を形成する。
　次に、図５Ａに示されるように、電極８１およびシール層８２が覆われるように、ポリイミド等で構成される保護膜９０を形成する。そして、電極８１が露出するようにフォトリソグラフィー等によって保護膜９０をパターニングすることにより、保護膜９０にボンディング開口部９０ａを形成する。
　続いて、図５Ｂに示されるように、スクライブ部４をダイシングカッター等で切断してチップ単位に分割することにより、図１に示す半導体装置が製造される。このとき、図６に示されるように、スクライブ部４に隣接するシール部３では、クラックＣが発生する可能性があるが、シール構造３ａによってクラックＣの伸展が抑制されるため、素子部１にクラックＣが伝播されることを抑制できる。なお、上記のように、第１～第４層間絶縁膜３１～３４および保護絶縁膜７０は、窒化膜６０より硬度の小さい材料にて構成されているため、クラックＣは窒化膜６０に導入され易い。
　以上説明したように、本実施形態では、窒化膜６０は、金属（シール層８２および第３シール配線４３ｂ）との密着性が窒化膜６０より高い保護絶縁膜７０および第４層間絶縁膜３４にて挟まれている。そして、シール構造３ａより外側に位置する窒化膜６０は、保護絶縁膜７０および第４層間絶縁膜３４と共に、一部がシール層８２および第３シール配線４３ｂによって挟み込まれた状態となっている。このため、窒化膜６０にクラックＣが発生したとしても、半導体装置の搬送時や使用時等に窒化膜６０が剥離して飛散することを抑制できる。
　さらに、保護絶縁膜７０は、シール層８２より窒化膜６０との密着性が高くされており、第４層間絶縁膜３４は第３シール配線４３ｂより窒化膜６０との密着性が高くされている。このため、窒化膜６０がシール層８２または第３シール配線４３ｂとの界面から剥離することも抑制できる。
　そして、保護絶縁膜７０は窒化膜６０より硬度が小さい材料にて構成されている。このため、スクライブ部４をダイシングカッター等で切断してチップ単位に分割する際、クラックＣが発生するとしても、当該クラックＣは露出する保護絶縁膜７０ではなく、保護絶縁膜７０と第４層間絶縁膜３４との間に挟まれる窒化膜６０に形成され易い。このため、クラックＣに起因する異物が飛散することをさらに抑制できる。
　さらに、保護絶縁膜７０にて窒化膜６０のうちの第４層間絶縁膜３４側と反対側の部分が全て被覆されている。このため、窒化膜６０にクラックＣが発生したとしても窒化膜６０が剥離して飛散することをさらに抑制できる。
　また、ストッパ膜１７が配置されており、シール構造３ａと半導体層１３とが絶縁されている。このため、半導体層１３の電位が変動することを抑制できる。
　さらに、本実施形態では、窒素を含まない材料にて保護絶縁膜７０を構成し、窒化膜６０のうちの第４層間絶縁膜３４側と反対側の部分が保護絶縁膜７０から露出しないように、金属膜８０をパターニングしている。このため、次の効果を得ることができる。
　すなわち、金属膜８０をパターニングした際、電極８１およびシール層８２にはエッチング生成物が付着する。この際、図７Ａに示されるように、保護絶縁膜７０が窒化膜６０上に残存しないように金属膜８０をパターニングすると、つまり、金属膜８０をパターニングする際に窒化膜６０が除去されると、洗浄工程を行ったとしても、図７Ｂに示されるように、エッチング生成物の一部が除去されずに残存して異物Ｋとなってしまう。この現象に関し、本発明者らは鋭意検討を行い、明確な原理については明らかにならなかったが、窒化膜６０に含まれる窒素によって異物Ｋ（エッチング生成物）の組成が変化することで結合エネルギーが上昇し、洗浄工程で除去できないものが発生すると推定した。このように、保護絶縁膜７０が窒化膜６０上に残存しないように金属膜８０をパターニングすると、半導体装置に異物Ｋが付着した状態となり、その後の工程に用いられる製造装置等に対する汚染源となる可能性がある。
　これに対し、図８Ａに示されるように、窒素を含まない保護絶縁膜７０が窒化膜６０上に残存するように金属膜８０をパターニングすると、洗浄工程を行うことにより、図８Ｂに示されるように、エッチング生成物を完全に除去できる。したがって、その後の工程に用いられる製造装置が汚染されることを抑制できる。
　（第２実施形態）
　本開示の第２実施形態について説明する。本実施形態は、第１実施形態に対してシール構造３ａの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図９に示されるように、シール構造３ａは、基板１０の一面１０ａに対する法線方向から視たとき、矩形枠状の角部が面取りされた八角枠状とされている。つまり、シール層８２、第３シール配線４３ｂ、第３シールビア５３ｂ、第２シール配線４２ｂ、第２シールビア５２ｂ、第１シール配線４１ｂ、第１シールビア５１ｂは、それぞれ八角枠状とされている。
　これによれば、シール構造３ａの特定箇所に応力が集中することを抑制しつつ、上記第１実施形態と同様の効果を得ることができる。なお、ここでは、シール構造３ａが八角枠状とされている例について説明したが、例えば、シール構造３ａは、六角枠状とされていてもよいし、環状とされていてもよい。
　（他の実施形態）
　本開示は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
　例えば、上記各実施形態において、外周部２が形成されていなくてもよい。つまり、素子部１とシール部３とが隣接していてもよい。
　また、上記各実施形態において、図１０に示されるように、第１シール配線４１ｂ、第２シール配線４２ｂを複数形成すると共に、第１～第３シールビア５１ｂ～５３ｂを複数形成するようにしてもよい。つまり、多重環状構造となるように、第１シール配線４１ｂ、第２シール配線４２ｂ、第１～第３シールビア５１ｂ～５３ｂが形成されていてもよい。
　さらに、上記各実施形態において、図１１に示されるように、半導体層１３のうちのシール部３の一部も露出するように分離層１６を形成し、シール部３においても、ストッパ膜１７を形成せずに第１シールビア５１ｂと半導体層１３とが接続されていてもよい。この場合は、半導体層１３のうちの外周部２となる部分とシール部３となる部分とが絶縁分離されるように、半導体層１３にトレンチ１８を形成すると共に当該トレンチ１８に絶縁膜１９を埋め込むことが好ましい。
　また、上記各実施形態において、基板１０は、ＳＯＩ基板ではなく、シリコン基板等を用いてもよい。
　そして、上記各実施形態において、金属膜８０をパターニングする際、ウェットエッチングによって行ってもよい。
　さらに、上記各実施形態において、第４層間絶縁膜３４が第３シール配線４３ｂより窒化膜６０との密着性が低い材料で構成され、保護絶縁膜７０がシール層８２より窒化膜６０との密着性が低い材料で構成されていてもよい。また、保護絶縁膜７０は、窒化膜６０より硬度が大きい材料で構成されていてもよい。そして、保護絶縁膜７０は、窒素を含む材料で構成されていてもよい。
　本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範畴や思想範囲に入るものである。

 

Claims (11)

  1. 　一面（１０ａ）を有する基板（１０）と、
    　前記基板の一面上に配置され、複数の層間絶縁膜（３１～３４）と金属で構成された複数の配線層（４１ａ～４３ａ、４１ｂ～４３ｂ、５１ａ～５３ａ、５１ｂ～５３ｂ）とが交互に積層された積層配線層（２０）と、
    　前記積層配線層上に配置され、前記層間絶縁膜より水分の透過性が低い窒化膜（６０）と、
    　半導体素子が配置される素子部（１）と、
    　前記基板の一面に対する法線方向から視たとき、前記素子部（１）を取り囲むように配置されたシール部（３）と、を備え、
    　前記シール部では、前記複数の配線層のうちの最も前記窒化膜に近く位置する最上層配線層（４３ｂ）と接続されると共に金属で構成されたシール層（８２）が配置され、前記複数の配線層と前記シール層とが接続されることによって前記素子部を取り囲むシール構造（３ａ）が構成され、
    　前記積層配線層は、前記基板と反対側の最上層が前記窒化膜より前記最上層配線層との密着性が高い材料で構成された最上層絶縁膜（３４）とされ、
    　前記窒化膜上には、前記窒化膜より前記シール層との密着性が高い材料で構成された保護絶縁膜（７０）が配置されており、
    　前記シール部では、前記保護絶縁膜、前記窒化膜、前記最上層絶縁膜に前記最上層配線層の一部を露出させるビアホール（７０ｂ、６０ｂ、３４ｂ）が配置され、前記シール層は前記ビアホールに埋め込まれていると共に、前記保護絶縁膜のうちの前記ビアホールの周囲に位置する部分上に渡って配置され、
    　前記シール構造の外側では、前記保護絶縁膜、前記窒化膜、前記最上層絶縁膜の一部が前記シール層および前記最上層配線層によって挟まれている半導体装置。
  2. 　前記最上層絶縁膜は、前記最上層配線層より前記窒化膜との密着性が高い材料で構成され、
    　前記保護絶縁膜は、前記シール層より前記窒化膜との密着性が高い材料で構成されている請求項１に記載の半導体装置。
  3. 　前記保護絶縁膜は、前記窒化膜より硬度が小さい材料で構成されている請求項１または２に記載の半導体装置。
  4. 　前記保護絶縁膜は、前記窒化膜のうちの前記積層配線層と反対側の部分を全て被覆している請求項１ないし３のいずれか１つに記載の半導体装置。
  5. 　前記保護絶縁膜は、窒素を含まない請求項１ないし４のいずれか１つに記載の半導体装置。
  6. 　前記保護絶縁膜は、酸化膜である請求項５に記載の半導体装置。
  7. 　前記シール構造は、前記基板と絶縁されている請求項１ないし６のいずれか１つに記載の半導体装置。
  8. 　前記シール構造は、前記基板の一面に対する法線方向から視たとき、矩形枠状の角部が面取りされた形状とされている請求項１ないし７のいずれか１つに記載の半導体装置。
  9. 　前記基板は、支持基板（１１）、絶縁膜（１２）、半導体層（１３）が順に積層されて構成されている請求項１ないし８のいずれか１つに記載の半導体装置。
  10. 　請求項１ないし９のいずれか１つに記載の半導体装置の製造方法において、
    　前記素子部および前記シール部を有するチップ領域を複数備えると共にそれぞれの前記チップ領域がスクライブ部（４）によって区画され、前記スクライブ部に沿って分割されることで前記基板を構成するウェハ（１００）を用意し、
    　前記ウェハの一面上に前記積層配線層を形成し、
    　前記積層配線層上に前記窒化膜を形成し、
    　前記窒化膜上に前記保護絶縁膜を形成し、
    　前記シール部において、前記保護絶縁膜、前記窒化膜、前記最上層絶縁膜を貫通して前記最上層配線層の一部を露出させる前記ビアホールを形成し、
    　前記ビアホールを埋め込みつつ、前記保護絶縁膜上に金属膜（８０）を成膜し、
    　前記金属膜をパターニングすることで前記シール層を形成し、前記複数の配線層と前記シール層とを有する前記シール構造を形成し、前記シール構造の外側において、前記保護絶縁膜、前記窒化膜、前記最上層絶縁膜の一部が前記シール層および前記最上層配線層によって挟まれるように形成し、
    　前記ウェハをスクライブ部に沿ってチップ単位に分割することを含む半導体装置の製造方法。
  11. 　前記保護絶縁膜の形成において、窒素を含まない前記保護絶縁膜を形成し、
    　前記保護絶縁膜の形成および前記パターニングにおいて、前記窒化膜のうちの前記積層配線層と反対側の部分が全て前記保護絶縁膜にて被覆されるように、前記保護絶縁膜を形成すると共に、前記金属膜をドライエッチングすることを含む請求項１０に記載の半導体装置の製造方法。

     
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