JP2008112764A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2008112764A JP2008112764A JP2006293400A JP2006293400A JP2008112764A JP 2008112764 A JP2008112764 A JP 2008112764A JP 2006293400 A JP2006293400 A JP 2006293400A JP 2006293400 A JP2006293400 A JP 2006293400A JP 2008112764 A JP2008112764 A JP 2008112764A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- semiconductor device
- external connection
- connection electrode
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01073—Tantalum [Ta]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/30105—Capacitance
Abstract
【課題】ボンディングや封止などの組立工程によって外部接続電極領域周辺或いはスクライブライン領域の近傍の保護膜及び各配線層に内部剥離或いはダメージが生じることを防止できる半導体装置を提供する。
【解決手段】半導体素子領域1上に通常の配線工程と同時に、従来の複数の外部接続電極3の近傍及びスクライブライン領域2の近傍に、少なくとも1つの配線層と少なくとも1つのビアからなる多層構造のメタル層4を形成する。これによって内部剥離、クラック及びダメージを防止することができるものである。
【選択図】図1
【解決手段】半導体素子領域1上に通常の配線工程と同時に、従来の複数の外部接続電極3の近傍及びスクライブライン領域2の近傍に、少なくとも1つの配線層と少なくとも1つのビアからなる多層構造のメタル層4を形成する。これによって内部剥離、クラック及びダメージを防止することができるものである。
【選択図】図1
Description
本発明は、その製造工程にワイヤーボンド工程或いは封止工程等を有する半導体装置に関するものである。
従来、半導体装置の製造工程では、半導体素子の回路形成を担う拡散工程が完了した後に、半導体素子のパッケージングを担う組立工程を行っており、この組立工程にワイヤーボンド工程、封止工程等がある。
半導体ウェハーのワイヤーボンド方法はセラミックのキャピラリに金線を通し、スパークによって金線の先を溶融させて球状にし、半導体素子のアルミ電極に荷重と超音波により合金形成を行い接続する。また、QFPなどの封止工程においては高い圧力で樹脂を注入し固めて形成する。
従来の半導体ウェハーは配線層の幅や間隔も大きく、また配線層と配線層の間に形成する層間絶縁膜が固かった。さらに、配線層および層間絶縁膜の層数も少なくて単純な構造であった。このため、ワイヤーボンド工程、封止工程等でクラックあるいは内部剥離等が発生することは少なく、半導体素子の歩留低下やその信頼性不良の原因となることは少なかった。
しかしながら、近年においては、以下に述べる理由により、ワイヤーボンド工程、封止工程等の組立工程において問題が生じている。
拡散プロセスにおいては微細化技術が進展し、配線の細線化、層間膜の薄膜化、脆弱なLow−k材料(低誘電層間絶縁膜材料)の採用によって、物理的強度が低下し、クラックあるいは内部剥離等が発生しやすくなってきた。
拡散プロセスにおいては微細化技術が進展し、配線の細線化、層間膜の薄膜化、脆弱なLow−k材料(低誘電層間絶縁膜材料)の採用によって、物理的強度が低下し、クラックあるいは内部剥離等が発生しやすくなってきた。
一方、組立プロセスにおいても、半導体素子上のアルミ電極ピッチの狭ピッチ化、並びにアルミ電極周辺ルールの微細化によってアルミ電極周辺領域のパターンが複雑になってきた。更には、半導体素子の薄膜化により物理的強度も低下し、拡散プロセスと同様にクラックあるいは内部剥離等が発生しやすくなってきた。
これらのことは、半導体の回路形成を担う拡散工程が完了した後の半導体素子のパッケージングを担う組立工程で問題となってくる。具体的には次のようなことである。組立工程におけるワイヤーボンドや封止等をする際に、保護膜あるいは層間絶縁膜にクラックや内部剥離、ダメージが起こり、組立後の歩留低下や信頼性不良の原因となる。
そこで、従来は各半導体素子上領域において、配線メタル、及びコンタクトメタルを利用して、配線メタルとコンタクトを積層した補強パターン或いはダミーパターンを半導体素子上に配置することにより、半導体素子領域のクラックや内部剥離、ダメージを防止する半導体装置を形成している(例えば、特許文献1,特許文献2参照)。
特開2004−152939号公報
特開2005−150389号公報
しかしながら、拡散プロセスにおける更なるプロセスルールの微細化技術の進展、および拡散プロセスにおける平坦化技術の進展によって、上述した従来の技術では対応が困難であり以下のような課題が生じている。
つまり、CMP(Chemical Mechanical Polishing:化学的機械的研磨)によって対象物を平坦化することで配線層間の層間絶縁膜の薄膜化が進み、これに伴って配線層および層間絶縁膜を形成する工程数及び層間絶縁膜の層数が増加した結果、拡散プロセスを経た半導体ウェハーにおいて半導体基板上の配線層、層間絶縁膜の構成が複雑なものになってきた。
また、拡散プロセスにおける配線の微細化技術の進展により、配線間容量の増大に起因する配線遅延の問題が顕著になってきている。この配線遅延を軽減するために、配線間に挟まれる層間絶縁膜に誘電率の低い絶縁膜としてLow−k材料(低誘電層間絶縁膜材料)が使用されている。
しかしながら、一般的にLow−k材料は脆弱で、かつ密着性が弱いために、従来から採用されていたシリコン酸化膜よりも機械的強度が大きく低下し、組立工程におけるボンディング、封止等の時のダメージにより層間膜剥離が非常に発生しやすい。
このことから上述の補強パターンだけでは、もはやボンディング、封止等の半導体組立工程の衝撃によるパッド周辺領域の保護膜及び各配線層のクラック或いは内部剥離、ダメージを防止することが困難になってきた。
本発明は上記従来の問題点を解決するものであり、組立の衝撃によるパッド周辺領域及びスクライブライン領域近傍の保護膜及び各配線層の内部剥離或いはクラックやダメージを防止する半導体装置を提供することを目的とする。
上記目的を達成するために本発明の半導体装置は、複数の半導体素子が形成される半導体素子領域と、個片化領域であるスクライブライン領域と、前記半導体素子領域に形成される外部接続電極と、前記外部接続電極近傍に設けられる複数の多層構造のメタル層とを有し、前記メタル層が、複数の配線層に形成された任意の大きさの配線と前記各配線を貫通して接続する複数のビアよりなることを特徴とする。
また、前記メタル層が複数の前記配線で井桁状に形成され、前記各配線が前記ビアにより各交差箇所で貫通して接続されることを特徴とする。
また、前記メタル層が前記井桁状のメタル層を複数連結してなることを特徴とする。
また、前記メタル層が前記井桁状のメタル層を複数連結してなることを特徴とする。
また、前記メタル層が、複数層に形成された同一方向の配線5の両端を貫通するビアで固定したものを1つの単位のメタル層とし、4つの単位のメタル層が、隣接する2つのメタル層それぞれと垂直をなすように放射状に配置される構造であることを特徴とする。
また、前記メタル層を、前記外部接続電極の周囲を全て覆う形で配置することを特徴とする。
また、前記メタル層を、前記外部接続電極の各辺に隣接する領域のみに配置することを特徴とする。
また、前記メタル層を、前記外部接続電極の各辺に隣接する領域のみに配置することを特徴とする。
また、前記メタル層を、前記外部接続電極の各角に隣接する領域のみに配置することを特徴とする。
また、前記メタル層を、前記半導体素子領域の前記スクライブライン領域近傍にも配置することを特徴とする。
また、前記メタル層を、前記半導体素子領域の前記スクライブライン領域近傍にも配置することを特徴とする。
また、前記メタル層は、銅、アルミ、タングステン、チタン、タンタルを含む金属化合物或いは単体で形成されることを特徴とする。
以上により、組立の衝撃によるパッド周辺領域及びスクライブライン領域近傍の保護膜及び各配線層の内部剥離或いはクラックやダメージを防止することができる。
以上により、組立の衝撃によるパッド周辺領域及びスクライブライン領域近傍の保護膜及び各配線層の内部剥離或いはクラックやダメージを防止することができる。
本発明によれば、複数の配線層に形成された任意の大きさの配線と各配線を貫通して接続する複数のビアとからなる多層構造のメタル層を、外部接続電極近傍及びスクライブライン領域近傍等に複数配置することで、半導体ウェハーのワイヤーボンドや封止等の時の衝撃が加わっても、半導体ウェハーの垂直方向及び水平方向の応力に対する耐久性を備えることができるため、組立プロセスにおいて発生する内部剥離或いはクラックを防止することができる。
また、多層構造のメタル層は従来の拡散プロセスの配線形成工程及びコンタクト形成工程を利用することで容易に形成することができる。また、この多層構造のメタル層は、パターン変更のみで形成することができ、拡散工程及び組立工程の手順を一切変更すること無く実現することができる。
以下、本発明の半導体装置の各実施例について図1〜図12に基づき詳細に説明する。
図1〜図12において、1は半導体素子領域、2はスクライブライン領域、3は外部接続電極、4は多層構造のメタル層、5は配線層、6はビア、7は層間絶縁膜を示す。
図1〜図12において、1は半導体素子領域、2はスクライブライン領域、3は外部接続電極、4は多層構造のメタル層、5は配線層、6はビア、7は層間絶縁膜を示す。
また、多層構造のメタル層4は、単一のメタル層からなるビア配置構成をなす場合と、単一のメタル層を複数連結した連結のメタル層からなるビア配置構成をなす場合がある。
メタル層は、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されており、その膜厚及びライン幅は、拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、拡散プロセス毎に異なる。
(実施例1)
図1は本発明の実施例1における半導体装置を示す図であり、拡散プロセスの配線工程が完了した後の半導体ウェハーの構造を示している。図10は単一のメタル層からなる多層構造のメタル層の構造を示す図であり、図10(a)は平面図、図10(b)は図10(a)のX−Y方向の断面図、図10(c)は図10(a)のA−B方向の断面図である。図11は単一のメタル層からなる多層構造のメタル層を連結した連結のメタル層からなる多層構造の構造を示す図であり、図11(a)は平面図、図11(b)は図11(a)のX−Y方向の断面図である。図12は連結のメタル層からなる多層構造の構造を示す図であり、図12(a)は平面図、図12(b)は図12(a)のX−Y方向の断面図である。
メタル層は、銅、アルミ、タングステン、チタン、タンタルの何れかの単体、あるいは少なくとも何れかを含む金属化合物で形成されており、その膜厚及びライン幅は、拡散プロセスの配線形成工程及びコンタクト形成工程を利用して形成しているため、拡散プロセス毎に異なる。
(実施例1)
図1は本発明の実施例1における半導体装置を示す図であり、拡散プロセスの配線工程が完了した後の半導体ウェハーの構造を示している。図10は単一のメタル層からなる多層構造のメタル層の構造を示す図であり、図10(a)は平面図、図10(b)は図10(a)のX−Y方向の断面図、図10(c)は図10(a)のA−B方向の断面図である。図11は単一のメタル層からなる多層構造のメタル層を連結した連結のメタル層からなる多層構造の構造を示す図であり、図11(a)は平面図、図11(b)は図11(a)のX−Y方向の断面図である。図12は連結のメタル層からなる多層構造の構造を示す図であり、図12(a)は平面図、図12(b)は図12(a)のX−Y方向の断面図である。
図1に示すように、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図の要部を拡大したものであり、多層構造のメタル層4が外部接続電極3の周囲を全て覆う形で配置し形成されている。従来は、外部接続電極3とスクライブライン領域2のみで脆弱な層間膜を固定するのみのため、外部接続電極間や外部接続電極3とスクライブライン領域2との間で剥離の発生頻度が高かったが、外部接続電極3の外部接続電極間が単一のメタル層のビア配置構成をなす(図10)多層構造のメタル層4、或いは連結のメタル層のビア配置構成をなす(図11、図12)多層構造のメタル層4は従来ダミーパターンとは異なり井桁状に組まれ且つ各層でパターン方向を90度変えているため、どの方向からの応力(X,Y,Z方向)にも耐えうる構造となっている。さらに、最も応力の集中する外部接続電極周辺及びスクライブライン領域に効率良く集中配置することで脆弱な層間膜を固定し且つ強固にすることができるため、ボンディング、プロービングダメージによる外部接続電極間の剥離を防止できる。さらに、外部接続電極3とスクライブライン領域2との間にも多層構造のメタル層4を配置し形成することで、外部接続電極3のボンディングダメージ、プロービングダメージとスクライブライン領域2のダイシングダメージによる外部接続電極3とスクライブライン領域2との間の剥離及び半導体素子領域1のコーナー剥離も上記と同様の理由で防止することができる。
ここで、多層構造のメタル層4の構造は、単一のメタル層のビア配置構成をなす構造(図10)、或いは連結のメタル層のビア配置構成をなす構造(図11、図12)があり、図10から図12で示すような3種類に分類できる。単一のメタル層のビア配置構成は、図10に示すように、複数の配線層を貫通する4つのビア6と、ビア6間を1配線層毎に90°異なる方向に接続する配線5によりなり、配線5を井桁状に形成することにより、上下左右どの方向からのダメージ(応力)にも耐えうる強固な構造となっている。また、連結のメタル層は図11と図12に示す種類がある。図11に示す多層構造のメタル層の構造は、図10に示す単一のメタル層を複数連結したものである。また、図12に示す多層構造のメタル層の構造は、図に示すように、複数層に形成された同一方向の配線5の両端を貫通するビア6で固定したものを1つの単位のメタル層とし、4つの単位のメタル層が、隣接する2つのメタル層それぞれと垂直をなすように放射状に配置される構造である。この構造により、図10に示す多層構造のメタル層と同様、上下左右どの方向からのダメージ(応力)にも耐えうる強固な構造としたものであり、図10、図11に示す多層構造のメタル層に比べて設計自由度がある。
(実施例2)
図2は本発明の実施例2における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図の要部を拡大したものである。
(実施例2)
図2は本発明の実施例2における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図の要部を拡大したものである。
図2に示すように、本実施例2では、多層構造のメタル層4が外部接続電極3のスクライブライン側と内部素子領域側にのみに配置されており、実施例1と同様の剥離防止効果があり、特に外部接続電極3の角及び内部回路への剥離防止、外部接続電極3とスクライブライン領域2との間の剥離を防止することができる。本実施例では、外部接続電極間には多層構造のメタル層4を形成しない。また、多層構造のメタル層4は、実施例1と同様に、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例3)
図3は本発明の実施例3における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例3)
図3は本発明の実施例3における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図3に示すように、本実施例3では、多層構造のメタル層4が外部接続電極3のそれぞれの辺に隣接する領域のみに配置されており、外部接続電極3のコーナーに隣接する領域には多層構造のメタル層4を形成しない構成である。実施例3の半導体装置によると、実施例1と同様の剥離防止効果があり、特に外部接続電極3の辺部及び内部回路の剥離防止、外部接続電極3とスクライブライン領域2との間の剥離を防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例4)
図4は本発明の実施例4における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例4)
図4は本発明の実施例4における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図4に示すように、本実施例4では、多層構造のメタル層4が外部接続電極3のコーナーに隣接する領域のみに配置されており、外部接続電極3の辺に隣接する領域には多層構造のメタル層4を形成しない構成である。実施例4の半導体装置によると、実施例1と同様の剥離防止効果があり、特に外部接続電極3の角部及び半導体素子領域1コーナーの剥離を防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例5)
図5は本発明の実施例5における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例5)
図5は本発明の実施例5における半導体装置を示す図であり、上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図5に示すように、本実施例5では、多層構造のメタル層4が外部接続電極3のスクライブライン側にのみ配置されている。実施例5の半導体装置によると、実施例1と同様の剥離防止効果があり、特に外部接続電極3とスクライブライン領域2との間の剥離を防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例6)
図6は本発明の実施例6における半導体装置を示す図であり、実施例1における外部接続電極の構成が千鳥外部接続電極の構成である場合の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例6)
図6は本発明の実施例6における半導体装置を示す図であり、実施例1における外部接続電極の構成が千鳥外部接続電極の構成である場合の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図6に示すように、本実施例6では、多層構造のメタル層4が千鳥構成の外部接続電極3の周囲を全て覆う形で配置されている。実施例6の半導体装置によると、実施例1と同様の剥離防止効果があり、外部接続電極3の外部接続電極間が単一のメタル層のビア配置構成(図10)或いは連結のメタル層のビア配置構成(図11、図12)の多層構造のメタル層4で脆弱な層間膜を固定し且つ強固にすることができ、ボンディング、プロービングダメージによる外部接続電極間の剥離を防止できる。さらに、外部接続電極3とスクライブライン領域2との間にも多層構造のメタル層4を配置し形成することで、外部接続電極3のボンディングダメージ、プロービングダメージとスクライブライン領域2のダイシングダメージによる外部接続電極3とスクライブライン領域2との間の剥離及び半導体素子領域1のコーナー剥離も上記と同様の理由で防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例7)
図7は本発明の実施例7における半導体装置を示す図であり、実施例2における外部接続電極の構成が千鳥外部接続電極の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例7)
図7は本発明の実施例7における半導体装置を示す図であり、実施例2における外部接続電極の構成が千鳥外部接続電極の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図7に示すように、本実施例7では、多層構造のメタル層4が千鳥構成の外部接続電極3のスクライブライン側と内部素子領域側にのみに配置されており、外部接続電極間には多層構造のメタル層4を形成しない構成である。実施例7の半導体装置によると、実施例6と同様の剥離防止効果があり、特に外部接続電極3の角及び内部回路への剥離防止、外部接続電極3とスクライブライン領域2との間の剥離を防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例8)
図8は本発明の実施例8における半導体装置を示す図であり、実施例4における外部接続電極の構成が千鳥外部接続電極の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例8)
図8は本発明の実施例8における半導体装置を示す図であり、実施例4における外部接続電極の構成が千鳥外部接続電極の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図8に示すように、本実施例8では、多層構造のメタル層4が千鳥構成の外部接続電極3のコーナーに隣接する領域のみに配置されており、外部接続電極3の辺に隣接する領域には多層構造のメタル層4を形成しない構成である。実施例8の半導体装置によると、実施例6と同様の剥離防止効果があり、特に外部接続電極3の角及び内部回路への剥離防止、外部接続電極3とスクライブライン領域2との間の剥離を防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
(実施例9)
図9は本発明の実施例9における半導体装置を示す図であり、実施例3における外部接続電極の構成が千鳥外部接続電極の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
(実施例9)
図9は本発明の実施例9における半導体装置を示す図であり、実施例3における外部接続電極の構成が千鳥外部接続電極の実施例である。上図は半導体装置全体を表し、半導体素子領域1とスクライブライン領域2、外部接続電極3で構成されている。下図は上図を拡大したものである。
図9に示すように、本実施例9では、多層構造のメタル層4が外部接続電極3のそれぞれの辺に隣接する領域にのみに配置されており、外部接続電極コーナーに隣接する領域には多層構造のメタル層4を形成しない構成である。実施例9の半導体装置によると、実施例6と同様の剥離防止効果があり、特に外部接続電極3の辺及び内部回路への剥離防止、外部接続電極3とスクライブライン領域2との間の剥離を防止することができる。また、多層構造のメタル層4は、単一のメタル層のビア配置構成(図10)とすることも、連結のメタル層のビア配置構成(図11、図12)とすることもできる。
本発明は、組立の衝撃によるパッド周辺領域及びスクライブライン領域近傍の保護膜及び各配線層の内部剥離或いはクラックやダメージを防止することができ、その製造工程におけるワイヤーボンド工程或いは封止工程を有する半導体装置等に有用である。
1 半導体素子領域
2 スクライブライン領域
3 外部接続電極
4 多層構造のメタル層
5 配線層
6 ビア
7 層間絶縁膜
2 スクライブライン領域
3 外部接続電極
4 多層構造のメタル層
5 配線層
6 ビア
7 層間絶縁膜
Claims (9)
- 複数の半導体素子が形成される半導体素子領域と、
個片化領域であるスクライブライン領域と、
前記半導体素子領域に形成される外部接続電極と、
前記外部接続電極近傍に設けられる複数の多層構造のメタル層と
を有し、前記メタル層が、複数の配線層に形成された任意の大きさの配線と前記各配線を貫通して接続する複数のビアよりなることを特徴とする半導体装置。 - 前記メタル層が複数の前記配線で井桁状に形成され、前記各配線が前記ビアにより各交差箇所で貫通して接続されることを特徴とする請求項1記載の半導体装置。
- 前記メタル層が前記井桁状のメタル層を複数連結してなることを特徴とする請求項2記載の半導体装置。
- 前記メタル層が、複数層に形成された同一方向の配線5の両端を貫通するビアで固定したものを1つの単位のメタル層とし、4つの単位のメタル層が、隣接する2つのメタル層それぞれと垂直をなすように放射状に配置される構造であることを特徴とする請求項1記載の半導体装置。
- 前記メタル層を、前記外部接続電極の周囲を全て覆う形で配置することを特徴とする請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体装置。
- 前記メタル層を、前記外部接続電極の各辺に隣接する領域のみに配置することを特徴とする請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体装置。
- 前記メタル層を、前記外部接続電極の各角に隣接する領域のみに配置することを特徴とする請求項1または請求項2または請求項3または請求項4のいずれかに記載の半導体装置。
- 前記メタル層を、前記半導体素子領域の前記スクライブライン領域近傍にも配置することを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7のいずれかに記載の半導体装置。
- 前記メタル層は、銅、アルミ、タングステン、チタン、タンタルを含む金属化合物或いは単体で形成されることを特徴とする請求項1または請求項2または請求項3または請求項4または請求項5または請求項6または請求項7または請求項8のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006293400A JP2008112764A (ja) | 2006-10-30 | 2006-10-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006293400A JP2008112764A (ja) | 2006-10-30 | 2006-10-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008112764A true JP2008112764A (ja) | 2008-05-15 |
Family
ID=39445137
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006293400A Withdrawn JP2008112764A (ja) | 2006-10-30 | 2006-10-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008112764A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016162817A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社リコー | 電気機械変換部材、電気機械変換部材の製造方法、液滴吐出ヘッド、および画像形成装置 |
-
2006
- 2006-10-30 JP JP2006293400A patent/JP2008112764A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016162817A (ja) * | 2015-02-27 | 2016-09-05 | 株式会社リコー | 電気機械変換部材、電気機械変換部材の製造方法、液滴吐出ヘッド、および画像形成装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5205066B2 (ja) | 半導体装置およびその製造方法 | |
TWI389183B (zh) | 堆疊半導體晶片之方法與裝置 | |
JP4449824B2 (ja) | 半導体装置およびその実装構造 | |
JP4946436B2 (ja) | 半導体装置及びその製造方法 | |
JP2008258258A (ja) | 半導体装置 | |
JP2010272621A (ja) | 半導体装置およびその製造方法 | |
TWI421988B (zh) | 凸塊接墊結構 | |
CN102668047B (zh) | 半导体装置 | |
JP4938983B2 (ja) | 半導体集積回路 | |
US7470994B2 (en) | Bonding pad structure and method for making the same | |
JP4528035B2 (ja) | 半導体装置 | |
TW200822330A (en) | Bonding pad structure and method for forming thereof | |
JP2007214349A (ja) | 半導体装置 | |
JP4293563B2 (ja) | 半導体装置及び半導体パッケージ | |
JP2003318177A (ja) | 半導体集積回路装置 | |
US20090184428A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2008028400A (ja) | 半導体チップ | |
JP4663510B2 (ja) | 半導体装置 | |
JP2008112764A (ja) | 半導体装置 | |
JP2006324265A (ja) | 半導体装置 | |
JP2005327913A (ja) | 半導体装置 | |
TW200843063A (en) | Structure of semiconductor chip and package structure having semiconductor chip embedded therein | |
JP5564557B2 (ja) | 半導体装置 | |
JP2005005564A (ja) | パッド構造 | |
JP2007165392A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080430 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090914 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110916 |