KR101332225B1 - 시스템-인 패키지들 - Google Patents

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KR101332225B1
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모우-시웅 린
진-유안 리
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

캐리어 위의 멀티-층 더미 기판들 및 멀티-층 칩들, 멀티-층 칩들을 맹목적으로 그리고 완전하게 그리고 멀티-층 더미 기판들을 완전하게 통과하는 다수의 스루 비아들, 스루 비아들 내의 다수의 금속 플러그들, 및 멀티-층 칩들 사이에서 금속 플러그에 연결되는 다수의 금속 상호접속부를 포함할 수 있는 시스템-인 패키지들 또는 멀티칩 모듈들이 기술된다. 멀티-층 칩들은 서로 연결될 수 있거나, 또는 금속 플러그들 및 금속 상호접속부들을 통해 마더 보드, 볼 그리드 어레이(BGA) 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 외부 회로 또는 구조에 연결될 수 있다.

Description

시스템-인 패키지들{SYSTEM-IN PACKAGES}
본 출원은 전체적으로 참조로써 여기에 통합된, 2009년 7월 30일에 출원된 미국 가 출원 61/229,756 호에 대한 우선권을 주장한다.
본 개시물은 시스템-인(system-in) 패키지들에 관한 것이고, 보다 구체적으로 적층된 칩들 및 적층된 더미 기판들 내에 형성된 스루 비아들을 포함하고 그리고 적층된 칩들 사이에 전기 상호접속을 위한 스루 비아들 내에 형성된 금속 플러그들을 사용하는 시스템-인 패키지들에 관한 것이다.
반도체 웨이퍼들은 끝없이-증가하는 디바이스 밀도 및 끝없이 축소하는 피쳐 기하구조(geometry)들을 가진 IC(집적 회로) 칩들을 생산하기 위하여 프로세싱된다. 다수의 도전 및 절연층들은 상이한 층들 내의 다수의 반도체 디바이스들의 상호접속 및 절연을 가능하게 하기 위하여 요구된다. 그런 큰 스케일 집적은 다양한 층들 및 반도체 디바이스들 사이의 증가하는 수의 전기 접속들을 초래한다. 또한 그런 큰 스케일 집적은 결과적인 IC 칩에 대한 증가하는 수의 리드들을 유도한다. 이들 리드들은 IC 칩의 패시베이션 층을 통하여 노출되고, 칩 패키지 내의 외부 콘택 구조들에 대한 접속들을 허용하는 I/O 패드들에서 종료한다.
웨이퍼-레벨 패키징(WLP)은 일반적으로 웨이퍼 다이싱 이후 각각의 개별 유닛의 패키지를 조립하는 종래의 프로세스 대신, 웨이퍼 레벨에서 IC 칩을 패키징하는 기술을 지칭한다. WLP는 칩 캐리어 패키지, 예를 들어 볼 그리드 어레이(BGA) 패키지로 최종 조립을 위해 다이싱에 의해 싱귤레이트(singulate) 되기 전에, 웨이퍼 레벨에서 웨이퍼 제조, 패키징, 테스트, 및 번-인(burn-in)의 통합을 허용한다. WLP에 의해 제공된 장점들은 보다 작은 사이즈(감소된 풋프린트 및 두께), 보다 작은 무게, 비교적 쉬운 조립 프로세스, 보다 낮은 전체 생산 비용들, 및 전기 성능의 개선을 포함한다. 그러므로 WLP는 실리콘 시작으로부터 고객 선적까지 디바이스에 의해 겪게 되는 제조 프로세스를 간소화한다. WLP가 IC 칩 패키징에 대한 높은 스루풋 및 낮은 비용 접근법이지만, 제조성 및 구조적 신뢰성에서 상당한 문제들을 초래한다.
본 개시는 캐리어 위의 다-층 칩들 및 다-층 더미 기판들, 맹목적으로 또는 완전히 다-층 칩들을 통해 그리고 완전히 다-층 더미 기판들을 통한 다층 스루 비아들, 스루 비아들 내의 다수의 금속 플러그들, 및 금속 플러그들에 접속되고, 다-층 칩들 사이에 있는 다수의 금속 상호접속부들을 포함하는 시스템-인 패키지 또는 멀티칩 모듈에 관련된다. 다-층 칩들은 서로 접속될 수 있거나 또는 금속 플러그들 및 금속 상호접속부들을 통해 마더 보드, 볼 그리드 어레이(BGA) 기판, 인쇄회로기판, 금속 기판, 유리 기판, 또는 세라믹 기판 같은 시스템-인 패키지 또는 멀티칩 모듈의 외부 회로에 접속될 수 있다.
본 개시의 예시적인 실시예들은 다중-층 칩들을 가지며 인터-칩 상호접속 또는 인트라-칩 상호접속을 위해 맹목적으로 또는 완전히 다중-층 칩들을 통과하는 금속 플러그들을 사용하는 시스템-인 패키지들 또는 멀티칩 모듈들을 개시한다. 일 양상에서, 본 발명은 캐리어, 및 상기 캐리어 위의 제 1 칩을 포함하는 시스템-인 패키지에 관련되고, 상기 제 1 칩은 1 내지 50 마이크로미터들 사이의 두께를 가진 제 1 반도체 기판, 상기 제 1 반도체 기판의 바닥부 표면 아래 제 1 금속 층, 및 상기 제 1 반도체 기판의 상기 바닥부 표면 아래 그리고 상기 제 1 금속 층 위의 유전체층을 포함한다. 시스템-인 패키지는 상기 캐리어 위의 제 2 칩을 더 포함하고, 상기 제 2 칩은 제 2 반도체 기판을 포함하고, 상기 제 2 반도체 기판은 상기 제 1 반도체 기판의 상부 표면과 실질적으로 동일한 평면의 상부 표면을 가지며, 상기 제 2 칩은 상기 제 1 칩으로부터 분리된다. 또한 상기 제 1 칩 및 상기 제 2 칩 사이의 갭 내에 배치된 가스 충전 재료가 포함되고, 상기 제 1 금속 플러그는 상기 제 1 반도체 기판 및 상기 유전체층을 통해 통과하고 상기 제 1 금속 층과 콘택하고, 제 1 절연 재료는 상기 제 1 금속 플러그를 둘러싸고, 상기 제 1 절연 재료는 상기 제 1 반도체 기판에 의해 둘러싸인다. 시스템-인 패키지는 상기 제 1 반도체 기판의 상기 상부 표면상, 상기 제 2 반도체 기판의 상기 상부 표면상, 및 상기 갭 충전 재료상 제 1 유전체 구조, 및 상기 제 1 유전체 구조 내 및 상기 제 1 칩 위의 제 1 금속 상호접속부를 더 포함하고, 상기 제 1 금속 상호접속부는 상기 제 1 금속 플러그에 접속된다. 또한 시스템-인 패키지 내에 상기 제 1 유전체 구조 위 및 상기 제 1 금속 상호접속 위의 제 3 칩이 포함되고, 상기 제 3 칩은 1 내지 50 마이크로미터 사이의 두께를 가진 제 3 반도체 기판, 및 상기 제 3 치1 내의 제 2 금속 플러그를 포함하고, 상기 제 2 금속 플러그는 상기 제 3 칩을 통해 통과하고 상기 제 1 금속 상호접속에 콘택한다. 시스템-인 패키지는 상기 제 2 금속 플러그를 둘러싸는 제 2 절연 재료를 더 포함하고, 상기 제 2 절연 재료는 상기 제 3 반도체 기판, 상기 제 3 반도체 기판의 상부 표면상 제 2 유전체 구조, 및 상기 제 2 유전체 구조 내 및 상기 제 3 칩 위의 제 2 금속 상호접속부에 의해 둘러싸이고, 상기 제 2 금속 상호접속부는 상기 제 2 금속 플러그에 접속된다.
게다가, 예시적인 실시예들은 다-층 칩 집적부를 제조하기에 용이하게 하기 위해 제공할 수 있다.
게다가, 예시적인 실시예들은 실리콘 띠닝(thinning)의 우수한 균일성을 달성하기 위하여 칩들 사이에 배치된 더미 기판들을 제공할 수 있다.
본 개시의 이들뿐 아니라 다른 컴포넌트들, 단계들, 특징들, 이익들, 및 장점들은 이제 예시된 실시예들의 다음 상세한 설명, 첨부 도면들, 및 청구항들의 검토로부터 보다 명백하게 될 것이다.
도면들은 본 개시의 예시적인 실시예들을 개시한다. 도면들은 모든 실시예들을 나타내지 않는다. 다른 실시예들은 부가적으로 또는 대신 사용될 수 있다. 명백하거나 불필요할 수 있는 상세들은 공간을 절약하거나 보다 효과적인 예시를 위해 생략될 수 있다. 반대로, 일부 실시예들은 개시된 상세들의 전부가 아니어도 실시될 수 있다. 동일한 번호가 상이한 도면들에 나타날 때, 동일한 번호는 동일하거나 유사한 컴포넌트들 또는 단계들을 지칭한다.
본 개시의 양상들은 첨부 도면들과 함께 판독될 때, 자연적이고, 그리고 제한이 아닌 예시로서 간주될 다음 설명으로부터 보다 완전히 이해될 수 있다.
도 1-도 82는 본 개시의 예시적인 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 83은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 84는 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 85는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 86 및 도 87은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시하는 횡단면도들이다.
도 88은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 89-도 103은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 104는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 105는 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 106은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 107 및 도 108은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시하는 횡단면도들이다.
도 109는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 110-도 128은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 129는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 130은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 131은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 132는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 133-도 136은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 137은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 138은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 139는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 140은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 141a-도 141j는 본 개시의 실시예에 따른 칩들을 형성하기 위한 프로세스를 도시한다.
도 141k는 본 개시의 실시예에 따른 칩들의 횡단면도들을 도시한다.
도 141l은 본 개시의 실시예에 따른 칩들의 횡단면도들을 도시한다.
도 142-도 181은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 182는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 183은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 184는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 185는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 186-도 207은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 208은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 209는 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 210은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 211은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 212a-도 212l은 본 개시의 실시예에 따른 칩들을 형성하기 위한 프로세스를 도시한다.
도 212m은 본 개시의 실시예에 따른 칩들의 횡단면도들을 도시한다.
도 212n은 본 개시의 실시예에 따른 칩들의 횡단면도들을 도시한다.
도 213-도 250은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 251은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 252는 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 253은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 254은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 255-도 270은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 271은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 272는 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 횡단면도를 도시한다.
도 273은 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 274는 본 개시의 실시예에 따른 멀티칩 패키지의 횡단면도를 도시한다.
도 275a-도 275l은 도 26에 도시된 구조를 형성하기 위한 다른 프로세스를 도시한다.
도 276 및 도 285는 본 개시의 실시예에 따른 2개의 칩들 사이의 인터페이스 회로들을 각각 도시하는 회로도들이다.
도 277 및 도 280은 본 개시의 실시예에 따른 2개의-스테이지 캐스케이드 인터-칩 수신기 및 인터-칩 ESD(정전기 방전)을 각각 포함하는 인터-칩 회로들을 도시한다.
도 278 및 도 279는 본 개시의 실시예에 따른 2개의-스테이지 캐스케이드 인터-칩 구동기 및 인터-칩 ESD(정전기 방전)을 각각 포함하는 인터-칩 회로들을 도시한다.
도 281 및 도 284는 본 개시의 실시예에 따른 2개의-스테이지 캐스케이드 오프-칩 수신기들을 도시한다.
도 282 및 도 283은 본 개시의 실시예에 따른 2개의-스테이지 캐스케이드 오프-칩 구동기들을 도시한다.
도 286-도 291은 본 개시의 실시예에 따른 칩의 ESD 유닛의 액티브 영역을 계산하고 ESD 유닛들 중 하나 이상으로 구성된 ESD 회로의 사이즈를 정의하기 위한 방법을 도시한다.
도 292 및 도 293은 본 개시의 실시예에 따른 MOS 트랜지스터의 물리적 채널 폭 및 물리적 채널 길이를 정의하거나 계산하기 위한 방법을 도시한다.
도 294 및 도 295는 본 개시의 실시예에 따라, 2개의 칩들 사이의 인터페이스 회로들을 각각 도시하는 회로도들이다.
도 296은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 칩들의 바닥부 타이어(tier), 더미 기판, 금속 플러그들 및 금속 상호접속부들의 어레인지먼트를 도시하는 개략적인 상면 투시도이다.
도 297은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 칩들의 중간 타이어, 더미 기판, 금속 플러그들 및 상호접속부들의 어레인지먼트를 도시하는 개략적인 상면 투시도이다.
도 298은 본 개시의 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈의 칩들의 상부 타이어, 더미 기판, 금속 플러그들 및 금속 상호접속부들의 어레인지먼트를 도시하는 개략적인 상면 투시도이다.
특정 실시예들이 도면들에 도시되지만, 당업자는 도시된 실시예들이 예시적이고 여기에 기술된 도시된 것의 변형들뿐 아니라 다른 실시예들이 본 개시의 범위 내에서 계획되고 실시될 수 있다는 것을 인식할 것이다.
예시적 실시예들은 이제 기술된다. 다른 실시예들은 부가적으로 또는 대신 사용될 수 있다. 명백하거나 불필요할 수 있는 상세들은 공간을 절약하거나 보다 효율적인 프리젠테이션을 위하여 생략될 수 있다. 반대로, 일부 실시예들은 개시된 상세들 전부가 없이도 실시될 수 있다.
도 1-도 82는 본 개시의 예시적인 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다.
도 1을 참조하여, 더미 기판(62)은 예를 들어 다음 단계들에 의해 캐리어(11) 상에 부착될 수 있다. 첫째, 예를 들어 3 내지 100 마이크로미터들 사이, 바람직하게 5 내지 10 마이크로미터들 사이 또는 10 내지 30 마이크로미터들 사이의 두께를 가진 글루(glue) 층(22)은 예를 들어 스핀 코팅 프로세스, 래미네이션(lamination) 프로세스, 스프레잉 프로세스, 분배(dispensing) 프로세스, 또는 스크린 프린팅 프로세스를 사용함으로써 캐리어(11)의 상부 표면상에 또는 더미 기판(62)의 바닥부 표면상에 형성될 수 있다. 다음, 글루층(22)은 선택적으로 사전-경화되거나 베이킹될 수 있다. 다음, 더미 기판(62)은 캐리어(11) 및 더미 기판(62) 사이의 글루층(22)을 사용하여 캐리어(11) 위에 배치될 수 있다. 다음, 글루층(22)은 글루층(22)에 대한 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 도 사이의 온도로 다시 경화될 수 있다. 따라서, 더미 기판(62)은 글루층(22)을 사용하여 캐리어(11)와 결합될 수 있다. 글루층(22)은 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 10 내지 30 마이크로미터들 사이의 두께를 가진 에폭시, 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 또는 실로산(silosane)의 층 같은 폴리머층일 수 있다.
대안적으로, 글루층(22)은 캐리어(11)의 유전체 또는 절연층(22) 상에 형성될 수 있는 실리콘-산화물층으로 대체될 수 있다. 이 경우, 더미 기판(62)은 예를 들어 실리콘-산화물층(22) 위에 더미 기판(62)의 실리콘-산화물층을 본딩함으로써 캐리어(11)와 결합될 수 있다. 더미 기판(62)의 실리콘-산화물층은 실리콘-산화물층(22)에 콘택한다.
더미 기판(62)은 예를 들어 원형의 웨이퍼, 더미 실리콘 웨이퍼, 직사각형 패널, 또는 폴리실리콘, 유리, 실리콘 또는 세라믹의 기판일 수 있다. 다음 프로세스들에서 언급되는 바와 같이 그라운딩 또는 연마되기 전에 더미 기판(62)은 예를 들어 100 내지 1,500 마이크로미터들 사이, 및 바람직하게 200 내지 500 마이크로미터들 사이 또는 100 내지 300 마이크로미터들 사이 같은 100 마이크로미터들보다 큰 두께를 가질 수 있다.
일 실시예에서, 더미 기판(62)이 캐리어(11)와 결합되기 전에 더미 기판(62) 내 또는 더미 기판(62)의 상부 또는 바닥부 표면상에서 미리 형성되는 회로들은 없다. 더미 기판(62)은 캐리어(11)의 상부 표면의 프로파일과 실질적으로 동일한 프로파일을 가진 상부 표면을 가질 수 있다.
캐리어(11)는 패널, 인쇄회로기판(PCB), 또는 유기 볼-그리드-어레이(BGA) 기판일 수 있고, 캐리어(11)는 기판(10), 기판(10)의 상부측 상에서 유전체층(12), 유전체층(12) 상의 도전층(18), 및 도전층(18) 상의 유전체 또는 절연층(20)을 포함할 수 있다. 기판(10)은 실리콘 기판, 유리 기판, 세라믹 기판, 절연 기판, 구리 기판, 또는 유기 폴리머 기판일 수 있다. 기판(10)은 예를 들어 10 내지 1,000 마이크로미터들 사이, 10 내지 100 마이크로미터들 사이, 또는 100 내지 500 마이크로미터들 사이의 두께를 가질 수 있다. 유전체층(12)은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 또는 폴리머(폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 에폭시, 또는 실로산 같은)의 층일 수 있다. 유전체층(12)은 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 10 마이크로미터들 사이의 두께를 가질 수 있다. 도전층(18)은 예를 들어 패턴화된 금속 층일 수 있고, 패턴화된 금속 층은 예를 들어 1 나노미터 내지 0.5 마이크로미터들 사이의 두께를 가진 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨, 나이트라이드, 니켈 또는 니켈 바나듐의 층 같은 부착/배리어 층, 부착/배리어 층 상의 예를 들어 10 나노미터들 내지 0.8 마이크로미터들 사이의 두께를 가진 구리, 은, 금 또는 티타늄-구리 합금 같은 스퍼터링된 시드(seed) 층, 및 스퍼터링된 시드층 상의 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이, 및 바람직하게 50 나노미터들 내지 1 마이크로미터 사이의 두께, 또는 예를 들어 2 내지 30 마이크로미터들 사이, 및 바람직하게 3 내지 10 마이크로미터들 사이의 두께를 가진 구리, 은 또는 금의 층 같은 전기도금된 금속 층을 포함할 수 있다. 유전체 또는 절연층(20)은 예를 들어 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 땜납 마스크, 또는 폴리머(폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 에폭시, 또는 실로산 같은)의 층일 수 있다. 도전층(18) 위의 유전체 또는 절연층(20)의 두께는 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 10 마이크로미터들 사이의 범위 내에 있을 수 있다.
제 1 실시예에서, 캐리어(11)는 실리콘 기판(10), 상기 실리콘 기판(10) 내 및/또는 위에 트랜지스터들 같은 다수의 능동 소자들, 상기 실리콘 기판(10) 상의 유전체층(12), 상기 유전체층(12) 상의 패턴화된 금속 층(18), 및 상기 패턴화된 금속 층(18) 상의 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 실리콘 카본 나이크라이드(SiCN 같은), 또는 폴리머(폴리이미드, 벤조사이클로부테인, 폴리벤조옥사졸, 또는 폴리-페닐렌 산화물 같은)의 층 같은 유전체 또는 절연층(20)을 포함하는 원형 웨이퍼일 수 있다.
제 2 실시예에서, 캐리어(11)는 실리콘 기판(10), 상기 실리콘 기판(10) 내 및/또는 위에 저항기들, 인덕터들 또는 캐패시터들 같은 다수의 수동 소자들, 상기 실리콘 기판(10) 상의 유전체층(12), 상기 유전체층(12) 상의 패턴화된 금속 층(18), 및 상기 패턴화된 금속 층(18) 상의 그리고 상기 실리콘 기판(10) 내 및/또는 위에 트랜지스터 같은 임의의 능동 소자를 포함하지 않는 수동 소자들 위에 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이크라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 또는 폴리머(폴리이미드, 벤조사이클로부테인, 폴리벤조옥사졸, 또는 폴리-페닐렌 산화물 같은)의 층 같은 유전체 또는 절연층(20)을 포함하는 원형 웨이퍼일 수 있다.
제 3 실시예에서, 캐리어(11)는 유리 기판(10), 상기 유리 기판(10) 상의 유전체층(12), 상기 유전체층(12) 상의 인듐-주석-산화물(ITO) 층 같은 도전층(18), 및 상기 도전층(18) 상의 유전체 또는 절연층(20)을 포함하는 직사각형 패널일 수 있다.
제 4 실시예에서, 캐리어(11)는 유기 폴리머 기판(10), 상기 유기 폴리머 기판(10) 상의 유전체층(12), 상기 유전체층(12) 상의 패턴화된 금속 층(18), 및 상기 패턴화된 금속 층(18) 상의 솔더 마스크 또는 폴리머(에폭시 같은)의 층 같은 유전체 또는 절연층(20)을 포함하는 인쇄회로기판(PCB) 또는 유기 볼-그리드-어레이(BGA) 기판일 수 있다.
대안적으로, 캐리어(11)는 기판(10) 위의 층들(12, 18 및 20) 없이 형성될 수 있다, 즉 캐리어(11)는 캐리어(11) 내의 어떠한 회로도 없는 기판(10)만을 가진다. 이 경우, 층(22)은 기판(10) 상에 직접 형성될 수 있다.
다음, 도 2를 참조하여, 포토레지스트 층(172)은 예를 들어 스핀 코팅 프로세스, 스크린 프린팅 프로세스, 또는 래미네이션 프로세스를 사용함으로써 더미 기판(62) 상에 형성될 수 있다. 다음, 도 3을 참조하여, 광 노출 프로세스 및 현상 프로세스는 포토레지스트 층(172) 내의 더미 기판(62)의 다수의 영역들을 노출시키는 다수의 개구들(172a)을 형성하기 위하여 이용될 수 있다. 포토레지스트 층(172)은, 광 노출 프로세스 및 현상 프로세스 후, 예를 들어 10 내지 200 마이크로미터들 사이의 두께를 가질 수 있다. 도 4는 도 3에 도시된 바와 같은 개구들(172a)을 가진 포토레지스트 층(172)의 개략적인 상면도를 도시하고 도 3은 도 4에 도시된 라인 A-A을 따라 잘라진 횡단면도일 수 있다.
다음, 도 5를 참조하여, 다수의 개구들(62a)은 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용하여, 더미 기판(62) 내 및 포토레지스트 층(172) 내의 개구들(172a) 아래에 형성되어, 글루층(22)을 노출시키고, 그 다음 패턴화된 포토레지스트 층(172)은 예를 들어 유기 화학물을 사용하여 제거된다. 대안적으로, 글루층(22)은 실리콘-산화물층으로 대체되고 더미 기판(62)은 실리콘-산화물층(22)과 본딩되는 실리콘-산화물층을 가지며, 개구들(62a)은 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용하여, 더미 기판(62) 내 및 포토레지스트 층(172) 내의 개구들(172a) 아래에 형성되어, 더미 기판(62)의 실리콘-산화물층을 노출시키고, 그 다음 패턴화된 포토레지스트(172)는 예를 들어 유기 화학물을 사용하여 제거된다. 도 6은 도 5에 도시된 바와 같은 개구들(62a)을 가진 더미 기판(62)의 개략적인 상면도이고 도 5는 도 6에 도시된 라인 B-B를 따라 잘려진 횡단면도일 수 있다.
대안적으로, 실리콘 산화물 또는 실리콘 질화물 같은 하드 마스크(도시되지 않음)는 예를 들어 다음 단계들에서, 도 5에 도시된 더미 기판(62) 상에 형성될 수 있다. 첫째, 실리콘 옥사이드 또는 실리콘 질화물의 하드 마스크는 도 1에 도시된 더미 기판(62) 상에 형성될 수 있다. 다음, 포토레지스트 층(172)은 예를 들어 스핀 코팅 프로세스, 스크린 프린팅 프로세스, 또는 래미네이션 프로세스를 사용하여 하드 마스크 상에 형성될 수 있다. 다음, 광 노출 프로세스 및 현상 프로세스는 포토레지스트 층(172) 내에, 하드 마스크의 다수의 영역들을 노출시키는 다수의 개구부들(172a)을 형성하기 위하여 이용될 수 있다. 다음, 다수의 개구들은 예를 들어 웨팅 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 하드 마스크 내 및 포토레지스트 층(172) 내의 개구들(172a) 아래에 형성되어, 더미 기판(62)의 다수의 영역들을 노출시킨다. 다음, 패턴화된 포토레지스트 층(172)은 예를 들어 유기 화학물을 사용하여 제거될 수 있다. 다음, 다수의 개구들(62a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(62) 내 및 하드 마스크 내 개구들 아래에 형성되어, 글루층(22)을 노출시킨다. 대안적으로, 글루층(22)이 실리콘-산화물층으로 대체되고 더미 기판(62)이 실리콘-산화물층(22)과 본딩되는 실리콘-산화물층을 가질 때, 개구들(62a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(62) 내 및 하드 마스크 내 개구들 아래에 형성되어, 더미 기판(62)의 실리콘-산화물층을 노출시킨다. 하드 마스크는 다음 그라인딩 또는 연마 프로세스에 의해 제거될 것이다.
다음, 도 7을 참조하여, 다중 칩들(68)은 캐리어(11) 위에 그리고 더미 기판(62) 내의 개구들(62a) 내에 장착되고, 칩들(68)은 칩들(68)의 바닥부들 및 칩들(68)의 상부들에서의 후면측들에 액티브 측들을 가진다. 하나의 경우에서, 칩들(68) 중 하나는 칩들(68)의 다른 하나와 상이한 회로 설계들을 가질 수 있다. 또한, 다른 경우에서, 칩들(68) 중 하나는 칩들(68)의 다른 하나와 동일한 회로 설계들을 가질 수 있다. 대안적으로, 칩들(68) 중 하나는 칩들(68)의 다른 하나와 상이한 영역(상부 표면) 또는 사이즈를 가질 수 있다. 또한, 다른 경우에서, 칩들(68) 중 하나는 칩들(68) 중 다른 하나와 동일한 영역(상부 표면) 또는 사이즈를 가질 수 있다. 도 8은 더미 기판(62) 내의 개구들(62a) 내에 장착된 칩들(68)을 도시하는 개략적인 상면도의 예이고, 도 7은 도 8의 개략적인 상면도에 도시된 라인 C-C을 따라 잘려진 횡단면도이다.
캐리어(11) 위에 그리고 개구들(62a) 내에 칩들(68)을 장착하는 것은 예를 들어, 칩들(68)의 액티브 측들 상에 또는 글루층(22) 상에 글루 재료(도시되지 않음)를 우선 형성하고, 다음 개구들(62a) 내에 그리고 글루층(22)과 콘택팅하는 글루 재료를 가진 글루층(22) 위에 칩들(68)을 배치하고, 그 다음 글루 재료상에 기계적 또는 열적 압력과 함께 섭씨 180도 내지 섭씨 350 도 사이의 온도로 글루 재료를 경화시킴으로써 수행될 수 있다. 따라서, 칩들(68)은 글루 재료를 사용하여 캐리어(11)와 결합될 수 있다.
칩들(68)의 각각은 반도체 기판(58), 상기 반도체 기판(58) 내 및/또는 상에 다수의 반도체 디바이스들(36), 상기 반도체 기판(58) 아래의 패시베이션 층(24), 상기 반도체 기판(58) 및 상기 패시베이션 층(24) 사이의 다수의 유전체층들(42, 44, 46 및 48), 상기 반도체 기판(58) 및 상기 패시베이션 층(24) 사이의 패턴화된 금속 층(26), 상기 반도체 기판(58) 및 상기 패시베이션 층(24) 사이의 상호접속 층(34), 상기 유전체층(44) 내의 다수의 비아 플러그들(26a), 및 상기 유전체층(48) 내의 다수의 비아 플러그들(34a)을 포함할 수 있다. 반도체 기판(58)은 각각의 칩(68)의 후면측에 있고, 그리고 반도체 디바이스들(36), 패시베이션 층(24), 패턴화된 금속 층(26), 상호접속 층(34), 유전체층들(42, 44, 46 및 48), 및 비아 플러그들(26a 및 34a)은 각각의 칩(68)의 액티브 측에 있다.
반도체 기판(58)은 실리콘 기판, 실리콘-게르마늄(SiGe) 기판, 또는 갈륨-비소(GaAs) 기판 같은 적당한 기판일 수 있다. 다음 프로세스들에서 언급되는 바와 같이 띠닝 이전에 반도체 기판(58)은 예를 들어 100 내지 500 마이크로미터들 사이, 및 바람직하게 150 내지 250 마이크로미터들 또는 100 내지 300 마이크로미터들 사이 같은 100 마이크로미터들보다 큰 두께를 가질 수 있다.
반도체 디바이스들(36)의 각각은 P-채널 금속-산화물-반도체(PMOS) 트랜지스터, N-채널 금속-산화물-반도체(NMOS) 트랜지스터, 바이폴라 트랜지스터, 또는 이중-확산 금속-산화물-반도체(DMOS) 트랜지스터일 수 있다. 반도체 디바이스들(36)의 각각은 NOR 게이트, NAND 게이트, AND 게이트, OR 게이트, 플래시 메모리 셀, 정적-랜덤-액세스-메모리(SRAM) 셀, 동적-랜덤-액세스-메모리(DRAM) 셀, 비-휘발성 메모리 셀, 소거 가능 프로그램가능 판독-전용 메모리(EPROM) 셀, 판독-전용 메모리(ROM) 셀, 자기-랜덤-액세스-메모리(MRAM) 셀, 감지 증폭기, 인버터, 연산 증폭기, 가산기, 멀티플렉서, 디플렉서, 곱셈기, 아날로그-대 디지털(A/D) 컨버터, 디지털-대-아날로그(D/A) 컨버터, 아날로그 회로, 상보-금속-산화물-반도체(CMOS) 센서, 또는 전하 결합 디바이스(CCD)를 위해 제공될 수 있다.
패시베이션 층(24)은 글루층(22)에 부착된 바닥부 표면을 가진 무기 유전체층을 포함하거나 상기 층일 수 있고, 무기 유전체층은 예를 들어 0.3 내지 1.5 마이크로미터들 사이의 두께를 가진 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은) 또는 실리콘 산질화물(SiON 같은)의 층일 수 있다. 대안적으로, 칩들(68)의 각각은 패시베이션 층(24)의 무기 유전체층의 바닥부 표면 아래 및 상에서 예를 들어 3 내지 20 마이크로미터들 사이, 및 바람직하게 5 내지 12 마이크로미터들 사이 같은 3 마이크로미터들보다 큰 크기를 가진, 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 에폭시, 또는 실로산 층 같은 유기 폴리머층을 더 포함할 수 있다. 이 경우, 유기 폴리머층은 글루층(22)에 부착된 바닥부 표면을 가진다. 유기 폴리머층은 패시베이션 층(24)의 무기 유전체층의 바닥부 표면에 콘택팅하는 상부 표면을 가진다.
대안적으로, 예를 들어 0.5 내지 100 마이크로미터들, 및 바람직하게 20 내지 60 마이크로미터들 사이의 폭을 각각 가진 다수의 개구들(도시되지 않음)은 패시베이션 층(24) 내에 형성될 수 있고 패턴화된 금속 층(26)의 다수의 콘택 포인트들을 노출시킨다.
유전체층(42)은 패시베이션 층(24) 및 유전체층(44) 사이에 있을 수 있다. 유전체층(44)은 유전체층들(42 및 46) 사이 및 층들(26 및 34) 사이에 있을 수 있다. 유전체층(46)은 유전체층들(44 및 48) 사이에 있을 수 있다. 유전체층들(42, 44 및 46)의 각각은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 또는 1.8 내지 3 사이의 유전체 상수를 가진 낮은-k 재료(플루오르화된 실리케이트 유리(FSG) 또는 블랙-다이아몬드)를 포함할 수 있다. 유전체층들(42, 44 및 46)의 각각은 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이 또는 50 나노미터들 내지 1 마이크로미터 사이의 두께를 가질 수 있다.
유전체층(46) 및 반도체 기판(58) 사이 및 상호접속 층(34) 및 반도체 기판(58) 사이의 유전체층(48)은 포스포로스(phosphorous) 실리케이트 유리(PSG), 보로포스포(borophospho)-실리케이트 유리(BPSG), 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 1.8 내지 3 사이의 유전체 상수를 가진 낮은-k 재료(플루오르화된 실리케이트 유리(FSG) 또는 블랙-다이아몬드)의 층일 수 있거나 상기 층을 포함할 수 있다. 유전체층(48)은 예를 들어 10 나노미터들 내지 1 마이크로미터 사이의 두께를 가질 수 있다.
패턴화된 금속 층(26)은 예를 들어 0.3 내지 3 마이크로미터들 사이의 두께를 가진 알루미늄-구리-합금 층 및 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2 마이크로미터들보다 작은 두께를 가진 티타늄-함유 층을 포함할 수 있다. 티타늄-함유 층은 유전체층(44) 및 알루미늄-구리-합금 층 사이 및 알루미늄-구리-합금 층 상에 있을 수 있고, 알루미늄-구리-합금 층은 패시베이션 층(24) 및 티타늄-함유 층 사이에 있을 수 있다. 티타늄-함유 층은 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2보다 작은 두께를 가진 티타늄, 티타늄 질화물 또는 티타늄-텅스텐 합금의 단일 층일 수 있다.
대안적으로, 패턴화된 금속 층(26)은 유전체층(44)의 측면으로부터 패시베이션 층(24)의 측면으로 바라볼 때, 예를 들어 0.5 내지 3 마이크로미터들 사이의 두께를 가진 니켈층 및 상기 니켈층 상 및 아래의 예를 들어 0.01 내지 1 마이크로미터들 사이의 두께를 가진 금 층을 포함할 수 있다. 니켈층은 유전체층(44) 및 금 층 사이에 있고, 금 층은 니켈층 및 패시베이션 층(24) 사이에 있다.
대안적으로, 패턴화된 금속 층(26)은 전기 도금 프로세스 및 화학 기계적 연마(CMP) 프로세스를 포함하는 다마신 또는 이중-다마신 프로세스에 의해 형성될 수 있고 패시베이션 층(24)에 콘택팅하는 바닥부를 가진 전기 도금된 구리층, 상기 전기 도금된 구리층의 측벽들 및 상부에 있는 접착/배리어 금속 층, 및 상기 전기 도금된 구리층 및 상기 콘택/배리어 금속 층 사이에 있고 상기 전극 도금된 구리층의 상부 및 측벽들 상에 있는 시드층으로 구성될 수 있다. 접착/배리어 금속 층은 전기 도금된 구리층의 상부 및 유전체층(44) 사이의 제 1 부분 및 전기 도금된 구리층의 측벽들에 있는 제 2 부분을 가진다. 전기 도금된 구리층은 예를 들어 0.15 내지 1.2 마이크로미터들 사이 같은 1.5 마이크로미터들보다 작거나, 0.3 내지 3 마이크로미터들 사이 같은 3 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층은 예를 들어 0.05 내지 1 마이크로미터들 사이 같은 1 마이크로미터보다 작은 폭을 가질 수 있다. 시드층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 구리 또는 티타늄-구리 합금의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨 또는 탄탈륨 질화물의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 예를 들어 0.005 내지 0.1 마이크로미터들 사이 같은 0.1 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버된다.
상호접속 층(34)은 예를 들어 탄소 나노튜브를 포함할 수 있다. 대안적으로, 상호접속 층(34)은 유전체층(46) 내의 패턴화된 금속 층으로 구성될 수 있다. 제 1 대안에서, 패턴화된 금속 층(34)은 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이의 두께를 가진 알루미늄-구리-합금 층 및 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2 마이크로미터들보다 작은 두께를 가진 티타늄, 티타늄, 티타늄 질화물 또는 티타늄-텅스텐 합금의 단일 층 같은 티타늄-함유 층을 포함할 수 있다. 티타늄-함유 층은 유전체층(48) 및 알루미늄-구리-합금 층 사이 그리고 알루미늄-구리-합금 층 상에 있을 수 있고, 알루미늄-구리-합금 층은 유전체층(46) 내에 있을 수 있다. 제 2 대안에서, 패턴화된 금속 층(34)은 전기 도금 프로세스 및 화학 기계적 연마(CMP) 프로세스를 포함하는 다마신 또는 이중-다마신 프로세스에 의해 형성될 수 있고 유전체층(44)에 콘택팅하는 바닥부를 가진 전기 도금된 구리층, 상기 전기 도금된 구리층의 상부 및 측벽들에 있는 접착/배리어 층, 및 상기 전기 도금된 구리층 및 접착/배리어 금속 층 사이 및 전기 도금된 구리층의 상부 및 측벽들 상의 시드층으로 구성될 수 있다. 접착/배리어 금속 층은 전기 도금된 구리층의 상부 및 유전체층(48) 사이의 제 1 부분 및 전기 도금된 구리층의 측벽들에 있는 제 2 부분을 가진다. 전기 도금된 구리층은 예를 들어 0.15 내지 1 마이크로미터들 사이 또는 10 나노미터들 내지 2 마이크로미터들 사이 같은 2 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층은 예를 들어 0.05 내지 1 마이크로미터들 사이 같은 1 마이크로미터보다 작은 폭을 가질 수 있다. 시드층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 구리 또는 티타늄-구리 합금의 층을 포함하거나 상기 층일 수 있다. 접착/배리어 금속 층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨 또는 탄탈륨 질화물의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 예를 들어 0.005 내지 0.1 마이크로미터들 사이 같은 0.1 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버된다.
유전체층(42) 내의 패턴화된 금속 층(26)은 유전체층(44) 내의 비아 플러그들(26a)을 통하여 유전체층(46) 내의 상호접속 층(34)에 접속될 수 있다. 유전체층(46) 내의 상호접속 층(34)은 유전체층(48) 내의 비아 플러그들(34a)을 통하여 반도체 디바이스들(36)에 접속될 수 있다. 비아 플러그들(26a)은 유전체층(44) 내의 전기 도금된 구리, 텅스텐, 또는 탄소 나노튜브를 포함할 수 있다. 비아 플러그들(34a)은 유전체층(48) 내의 전기 도금된 구리, 텅스텐, 또는 탄소 나노튜브를 포함할 수 있다.
칩들(68)의 각각은 패턴화된 금속 층(26), 상호접속 층(34) 및 비아 플러그들(26a 및 34a)에 의해 제공된 다수의 상호접속부들 또는 금속 트레이스들(35a, 35b, 35c 및 35d)을 포함할 수 있다. 상호접속부들 또는 금속 트레이스들(35a, 35b, 35c 및 35d)의 각각은 반도체 디바이스들(36) 중 하나 이상에 접속될 수 있고 신호 트레이스, 비트 라인, 클럭 버스, 파워 플레인(power plane), 파워 트레이스, 그라운드 플레인, 그라운드 버스, 또는 그라운드 트레이스일 수 있다.
대안적으로, 칩들(68)의 각각은 글루층(22) 및 패시베이션 층(24) 사이에 패턴화된 금속 층(26)보다 큰 두께 및 상호접속 층(34)보다 큰 두께를 가진 패턴화된 금속 층(도시되지 않음)을 더 포함할 수 있다. 패시베이션 층(24) 아래의 패턴화된 금속 층은 패시베이션 층(24) 아래의 전기 도금된 금속 층, 상기 전기 도금된 금속 층 및 패시베이션 층(24) 사이의 접착/배리어 금속 층, 및 상기 전기 도금된 금속 층 및 접착/배리어 금속 층 사이의 시드층을 포함할 수 있다. 패시베이션 층(24) 측으로부터 글루층(22) 측으로 바라볼 때, 접착/배리어 금속 층은 시드층 상에 있을 수 있고, 시드층은 전기 도금된 금속 층 상에 있을 수 있다. 전기 도금된 금속 층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버되지 않는다. 접착/배리어 금속 층은 예를 들어 1 나노미터 내지 0.5 마이크로미터들 사이 또는 0.005 내지 0.1 마이크로미터들 사이 같은 0.5 마이크로미터들보다 작은 두께를 가진 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨, 탄탈륨 질화물 또는 니켈의 층을 포함할 수 있거나 상기 층일 수 있다. 시드층은 예를 들어 5 나노미터들 내지 0.1 마이크로미터들 사이 또는 10 나노미터들 내지 0.8 마이크로미터들 사이 같은 0.8 마이크로미터들보다 작은 두께를 가진 구리, 티타늄-구리 합금, 은, 금, 또는 니켈의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층 및 시드층의 각각은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성될 수 있다. 전기 도금된 금속 층은 예를 들어 2 내지 30 마이크로미터들 사이, 및 바람직하게 3 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이 같은 2 마이크로미터들보다 큰 두께를 가진 전기 도금된 구리, 전기 도금된 은 또는 전기 도금된 금의 층을 포함할 수 있거나, 상기 층일 수 있다.
대안적으로, 더미 기판(62)의 실리콘-산화물층이 개구들(62a)을 형성한 후 실리콘-산화물층(22) 상에 남아있고, 더미 기판(62) 내의 개구들(62a)에 의해 노출될 때, 캐리어(11) 위에 그리고 개구들(62a) 내에 칩들(68)을 장착하는 것은 예를 들어 각각의 칩(68)의 액티브 측에서 패시베이션 층(24)의 다른 실리콘-산화물층을 패시베이션 층(24) 아래의 더미 기판(62)의 나머지 실리콘-산화물층과 본딩함으로써 수행될 수 있다. 패시베이션 층(24)의 실리콘-산화물층은 더미 기판(62)의 실리콘-산화물층에 콘택한다. 대안적으로, 칩들(68)은 이들 실리콘-산화물층들을 사용하여 캐리어(11)와 결합될 수 있다.
대안적으로, 도 7 및 도 8에 도시된 구조를 형성하기 위한 다른 기술은 우선 패턴화된 더미 웨이퍼, 패턴화된 패널, 패턴화된 실리콘 프레임, 또는 폴리실리콘, 유리, 실리콘 세라믹, 또는 폴리머의 패턴화된 기판 같은 패턴화된 더미 기판(62)에, 패턴화된 더미 기판(62)을 통해 지나가는 다수의 개구들(62a)을 제공하고, 그 다음 도 1에 도시된 단계들처럼 참조될 수 있는 층(22)을 사용하여 패턴화된 더미 기판(62)을 캐리어(11)와 결합하고, 그 다음 도 7에 도시된 단계들로서 참조될 수 있는 패턴화된 더미 기판(62) 내의 개구들(62a) 내 및 캐리어(11) 위에 칩들(68)을 장착함으로써 수행된다.
도 7 및 도 8에 도시된 바와 같이, 더미 기판(62) 및 칩들(68) 중 하나 사이에 각각 다수의 갭들(4)이 있고, 이웃하는 2개의 칩들(68) 사이에 각각 다수의 갭들(8)(상기 갭들 중 하나가 도시됨)이 있다. 갭들(4)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D1)을 가질 수 있다. 갭들(8)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D2)을 가질 수 있다.
도 9는 도 7에 도시된 바와 동일한 횡단면을 가진 구조를 형성하기 위한 다른 기술을 도시한다. 도 7은 도 9의 개략적인 상면도로 도시된 라인 C-C를 따라 잘려진 횡단면도이다. 도 7 및 도 9에 도시된 구조는 예를 들어 다음 단계들에 의해 형성될 수 있다. 첫째, 이전에 기술된 글루층(22)은 예를 들어 스핀 코팅 프로세스, 래미네이팅 프로세스, 스프레잉 프로세스, 분배 프로세스, 또는 스크린 프린팅 프로세스를 사용함으로써 이전에 설명된 캐리어(11) 상에 형성될 수 있다. 글루층(22)은 캐리어(11)가 층들(12, 18 및 20) 없이 형성되면 캐리어(11)의 기판(10) 상에 형성되거나 캐리어(11)의 유전체 또는 절연층(20) 상에 형성될 수 있다. 다음, 글루층(22)은 선택적으로 사전-경화되거나 베이킹될 수 있다. 다음, 이전에 설명된 칩들(68) 및 다수의 별개의 더미 기판들(62)은 글루층(22) 상에 배치될 수 있다. 이웃하는 2개의 칩들(68) 사이의 갭이 500 또는 1,000 마이크로미터들 보다 큰 것과 같이 너무 클 때, 별개의 더미 기판들(62) 중 하나 이상은 갭 내에 배치될 수 있다. 대안적으로, 이웃하는 2개의 칩들(68) 사이의 갭이 500 또는 1,000 마이크로미터들보다 작은 것과 같이 충분히 작을 때, 갭 내에 배치되는 별개의 더미 기판들(62)이 없을 수 있다. 다음, 글루층(22)은 글루층(22) 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 도 사이의 온도로 다시 경화될 수 있다. 따라서, 별개의 더미 기판들(62) 및 칩들(68)은 글루층(22)을 사용하여 캐리어(11)와 결합될 수 있다. 별개의 더미 기판들(62)은 예를 들어 별개의 실리콘 바아들, 별개의 더미 칩들, 별개의 더미 실리콘 다이들, 또는 폴리실리콘, 유리, 실리콘, 또는 세라믹의 별개의 기판들일 수 있다.
대안적으로, 도 7 및 도 9를 참조하여, 글루층(22)은 만약 캐리어(11)가 층들(12, 18 및 20) 없이 형성되면 캐리어(11)의 기판(10) 상에 형성되거나 캐리어(11)의 유전체 또는 절연층(20) 상에 형성되는 실리콘-산화물층으로 대체될 수 있다. 이 경우, 캐리어(11)와 칩들(68)을 결합하는 것 및 캐리어(11)와 별개의 더미 기판들(62)을 결합하는 것은 예를 들어 각각의 칩(68)의 액티브 측에서, 패시베이션 층(24)의 다른 실리콘-산화물층을, 실리콘-산화물층(22)과 본딩하고 그리고 별개의 더미 기판들(62)의 각각의 다른 실리콘-산화물층을 실리콘-산화물층(22)과 본딩함으로써 수행될 수 있다. 각각의 칩(68)의 패시베이션 층(24)의 실리콘-산화물층은 실리콘-산화물층(22)에 콘택하고, 별개의 더미 기판들(62)의 각각의 실리콘-산화물층은 실리콘-산화물층(22)에 콘택한다. 따라서, 칩들(68) 및 별개의 더미 기판들(62)은 이들 실리콘-산화물층들을 사용하여 캐리어(11)와 결합될 수 있다.
도 7 및 도 9에 도시된 바와 같이, 칩들(68) 중 하나 및 별개의 더미 기판들(62) 중 하나 사이에 각각 다수의 갭들(4)이 있고, 이웃하는 2개의 칩들(68) 사이에 각각 다수의 갭들(8)(상기 갭들 중 하나가 도시됨)이 있다. 갭들(4)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D1)을 가질 수 있다. 갭들(8)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이, 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이 같은 500 마이크로미터들보다 작은 횡단 거리 또는 간격(D2)을 가질 수 있다. 일 실시예에서, 별개의 더미 기판들(62)이 캐리어(11)와 결합되기 전에 각각의 별개의 더미 기판(62) 내에서 또는 각각의 별개의 더미 기판(62)의 상부 또는 바닥부 표면상에서 수행되는 회로들은 없다.
도 10을 참조하여, 도 7 및 도 8 또는 도 7 및 도 9에 도시된 단계들 이후, 폴리실리콘, 실리콘 산화물, 또는 폴리머 같은 캡슐화/갭 충전 재료(64)는 각각의 칩(68)의 반도체 기판(58)의 후면 상에, 더미 기판(들)(62) 상에, 및 갭들(4 및 8) 내에 형성될 수 있다. 캡슐화/갭 충전 재료(64)가 폴리실리콘이면, 폴리실리콘은 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성될 수 있다. 캡슐화/갭 충전 재료(64)가 실리콘 산화물이면, 실리콘 산화물은 화학 기상 증착(CVD) 프로세스, 플라즈마-강화 화학 기상 증착(PECVD) 프로세스, 또는 분위기 압력 화학 기상 증착(APCVD) 프로세스에 의해 형성될 수 있다. 만약 캡슐화/갭 충전 재료(64)가 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO) 같은 폴리머이면, 폴리머는 스핀 코팅 프로세스, 분배 프로세스, 몰딩 프로세스, 또는 스크린 프린팅 프로세스를 포함하는 프로세스에 의해 형성될 수 있다.
다음, 도 11을 참조하여, 캡슐화/갭 충전 재료(64), 각각의 칩(68)의 반도체 기판(58)의 후면측, 및 더미 기판(들)(62)은 칩들(68) 중 하나의 반도체 기판(58)이 예를 들어 1 내지 100 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이, 1 내지 30 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 또는 1 내지 5 마이크로미터들 사이, 및 바람직하게 2 내지 20 마이크로미터들 사이 또는 3 내지 30 마이크로미터들 사이의 두께(T1)로 얇아질 때까지 예를 들어 화학-기계적-연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 그라인딩 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 그라운딩 또는 연마된다. 바람직하게, 칩들(68)의 각각은, 그라인딩 또는 연마 프로세스 이후, 예를 들어 3 내지 105 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께를 가질 수 있다. 그라인딩 또는 연마 프로세스 후, 더미 기판(들)(62)은 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T2)로 얇아질 수 있고, 갭들(4 및 8) 내에 남아있는 캡슐화/갭 충전 재료(64)는 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 수직 두께(T3)를 가질 수 있다. 각각의 칩(68)의 후면측에서 반도체 기판(58)의 그라운딩 또는 연마된 표면(58s), 및 더미 기판(들)(62)의 그라운딩 또는 연마된 표면(58s)은 실질적으로 편평할 수 있고 캡슐화/갭 충전 재료(64)에 의해 커버되지 않을 수 있다. 그라운딩 또는 연마된 표면(들)(62s)은 각각의 칩(68)의 그라운딩 또는 연마된 표면(58s) 및 갭들(4 및 8) 내의 캡슐화/갭 충전 재료(64)의 그라운딩 또는 연마된 표면(64s)과 실질적으로 동일 평면일 수 있다.
대안적으로, 도 12 및 도 13은 도 11에 도시된 구조를 형성하기 위한 다른 기술을 도시한다. 도 12를 참조하여, 도 7 및 도 8 또는 도 7 및 도 9에 도시된 단계들 이후, 폴리실리콘 또는 실리콘 산화물 같은 캡슐화/갭 충전 재료(64)는 각각의 칩(68)의 반도체 기판(58)의 후면측 상, 더미 기판(들)(62) 상 및 갭들(4 및 8) 내에 형성될 수 있고, 그 다음 몰딩 화합물, 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO) 같은 폴리머(65)는 캡슐화/갭 충전 재료(64) 상에 및 갭들(4 및 8) 내에 형성될 수 있다. 갭들(4 및 8) 내의 캡슐화/갭 충전 재료(64)는 예를 들어 10 내지 100 마이크로미터들 사이, 및 바람직하게 10 내지 50 마이크로미터들 사이 또는 20 내지 50 마이크로미터들 사이의 수직 두께(T4)를 가질 수 있다.
다음, 도 13을 참조하여, 기계적 그라인딩 프로세스는 폴리머(65) 모두가 제거되고 갭들(4 및 8) 내의 캡슐화/갭 충전 재료(64)의 미리 결정된 수직 두께(T5)에 도달될 때까지, 예를 들어 폴리머(65), 캡슐화/갭 충전 재료(64), 각각의 칩(68)의 반도체 기판(58)의 후면측 및 더미 기판(들)(62)을 그라인딩하기 위하여 물과 함께 연마제 또는 그라인딩 패드를 사용함으로써 수행될 수 있다. 미리 결정된 수직 두께(T5)는 예를 들어 10 내지 100 마이크로미터들 사이, 및 바람직하게 10 내지 50 마이크로미터들 사이 또는 20 내지 50 마이크로미터들 사이일 수 있다. 연마제 또는 그라인딩 패드는 예를 들어 기계적 그라인딩 프로세스를 수행하기 위하여 0.5 내지 15 마이크로미터들 사이의 평균 그레인(grain) 사이즈를 가진 거친 연마사(grit)를 가질 수 있다. 그 후, 화학-기계적-연마(CMP) 프로세스는 도 11에 도시된 바와 같이, 칩들(68) 중 하나의 반도체 기판(58)이 1 내지 30 마이크로미터들 사이, 및 바람직하게 2 내지 5 마이크로미터들 사이, 2 내지 10 마이크로미터들 사이, 2 내지 20 마이크로미터들 사이, 또는 3 내지 30 마이크로미터들 사이의 두께(T1)로 얇아질 때까지 각각의 칩(68)의 반도체 기판(58), 더미 기판(들)(62) 및 갭들(4 및 8) 내의 캡슐화/갭 충전 재료(64)의 후면측을 연마하기 위하여 예를 들어 0.02 내지 0.05 마이크로미터들의 평균 그레인 사이즈를 가진 실리카 같은 미세 연마제 및 슬러리 함유 화학물들을 가진 연마 패드를 예를 들어 사용함으로써 수행될 수 있다.
화학-기계적-연마(CMP) 프로세스 이후, 각각의 칩(68)의 후면측에서 반도체 기판(58)의 연마된 표면들(58s) 및 더미 기판(들)(62)의 연마된 표면(들)(62s)은 실질적으로 편평할 수 있고 캡슐화/갭 충전 재료(64)에 의해 커버되지 않을 수 있다. 연마된 표면(들)(62s)은 각각의 칩(68)의 연마된 표면(58s) 및 갭들(4 및 8)의 캡슐화/갭 충전 재료(64)의 연마된 표면(64c)과 실질적으로 동일 평면일 수 있다. 연마된 표면들(58s, 62s 및 64s)은 예를 들어 20 나노미터들보다 작은 마이크로-거칠기를 가질 수 있다. 실리카 같은 매우 미세한 연마제 및 비교적 약한 화학 공격을 사용하는 화학-기계적-연마(CMP) 프로세스는 거의 변형 및 스크래치들 없이 표면들(58s, 62s 및 64s)을 생성할 것이고, 이것은 화학-기계적-연마(CMP) 프로세스가 최종 연마 단계에 매우 적당하여, 깨끗한 표면들(58s, 62s 및 64s)을 생성하는 것을 의미한다. 기계적 그라인딩 프로세스 및 화학-기계적-연마(CMP) 프로세스를 사용하는 것은 각각의 칩(68)의 매우 얇은 반도체 기판(10)을 생성하기 위하여 수행될 수 있다. 부가적으로, 화학-기계적-연마(CMP) 프로세스 이후, 칩들(68)의 각각은 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께로 얇아질 수 있고, 더미 기판(들)(62)은 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T2)로 얇아질 수 있고, 그리고 갭들(4 및 8) 내의 캡슐화/갭 충전 재료(64)는 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T3)로 얇아질 수 있다.
도 14를 참조하여, 도 11에 도시된 구조를 형성한 후, 유전체층(60)은 각각의 칩(68)의 반도체 기판(58)의 표면(58s) 상, 더미 기판(들)(62)의 표면(들)(62s) 상, 및 캡슐화/갭 충전 재료(64)의 표면(64s) 상에 형성될 수 있다. 유전체층(60)은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
유전체층(60)은 예를 들어 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성된 예를 들어 무기 층일 수 있다. 무기 층은 예를 들어 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 산탄화물(SiOC 같은)의 층일 수 있다. 무기 층은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
대안적으로, 유전체층(60)은 예를 들어 스핀 코팅 프로세스, 분배 프로세스, 몰딩 프로세스, 또는 스크린 프린팅 프로세스에 의해 형성된 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층 같은 폴리머층일 수 있다. 폴리머층은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
대안적으로, 유전체층(60)은 실리콘 산질화물의 에칭 정지 층 같은 에칭 정지 층을 포함하는 다수의 무기 층들로 구성될 수 있다. 에칭 정지 층은 추후 유전체층(60) 쪽으로 패턴들을 에칭할 때 에칭을 정지하기 위하여 사용될 것이다. 이 경우, 유전체층(60)은 예를 들어 표면들(58s, 62s 및 64s) 상의 제 1 실리콘-산화물, 에칭 정지 층으로서 사용된 제 1 실리콘-산화물층 상의 실리콘-산질화물 층, 및 예를 들어 실리콘-산질화물 층 상에 0.1 내지 5 마이크로미터들 사이 또는 0.3 내지 1.5 마이크로미터들 사이의 두께를 가진 제 2 실리콘-산화물층으로 구성될 수 있다.
다음, 도 15를 참조하여, 스루 비아들(170a, 170b, 170c, 170d, 170e 및 170f)을 포함하는 다수의 스루 비아들(170v)은 칩들(68) 내 및 더미 기판(들)(62) 내에 형성되어, 예를 들어 다음 단계들에 의해 캐리어(11)의 도전층(18) 및 칩들(68)의 층들(26 및 34)을 노출시킨다. 첫째, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층은 스핀 코팅 프로세스 또는 래미네이션 프로세스 같은 적당한 프로세스를 사용함으로써 유전체층(60) 상에 형성된다. 다음, 1X 스테퍼를 사용하는 광 노출 프로세스 및 화학 용액을 사용한 현상 프로세스는 포토레지스트 층 내에 유전체층(60)을 노출시키는 다수의 개구들을 형성하기 위하여 이용될 수 있다. 포토레지스트 층은 예를 들어 3 내지 50 마이크로미터들 사이의 두께를 가질 수 있다. 다음, 포토레지스트 층 내의 개구들 아래의 유전체층(60)은 이방성 플라즈마 에칭 프로세스 같은 적당한 프로세스를 사용함으로써 제거된다. 다음, 포토레지스트 층 내의 개구들 아래의 더미 기판(들)(62) 및 포토레지스트 층 내의 개구들 아래의 칩들(68)은 칩들(68) 내의 층들(26 및 34)의 미리 결정된 영역들 및 캐리어(11) 내의 도전층(18)의 미리 결정된 영역들이 포토레지스트 층 내의 개구들에 의해 노출될 때까지 에칭 제거된다. 다음, 포토레지스트 층은 예를 들어 유기 화학물을 사용함으로써 제거된다. 따라서, 비아들(170a-170f)을 포함하는 스루 비아들(170v)은 칩들(68) 및 더미 기판(들)(62) 내에 형성되어, 캐리어(11)의 도전층(18)의 미리 결정된 영역들을 노출시키고 칩들(68)의 층들(26 및 34)의 미리 결정된 영역들을 노출시킨다. 스루 비아(170a)는 더미 기판(62) 내에 형성되고, 스루 비아들(170b, 170c, 170d, 170e 및 170f)은 동일 칩(68) 내에 형성된다.
대안적으로, 칩들(68) 내 및 더미 기판(들)(62) 내에 스루 비아들(170v)을 형성하기 위한 다른 기술은 다음 단계들에 의해 수행될 수 있다. 첫째, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층은 예를 들어 스핀 코팅 프로세스 또는 래미네이션 프로세스를 사용함으로써 유전체층(60) 상에 형성될 수 있다. 다음, 1X 스테퍼를 사용하는 광 노출 프로세스 및 화학 용액을 사용한 현상 프로세스는 포토레지스트 층 내에 유전체층(60)을 노출시키는 다수의 개구들을 형성하기 위하여 이용될 수 있다. 다음, 다수의 개구들은 유전체층(60) 내 및 포토레지스트 층 내의 개구들 아래에 형성되어, 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여 포토레지스트 층 내의 개구들 아래 유전체층(60)을 제거함으로써, 더미 기판(들)(62) 및 칩들(68)의 반도체 기판(58)을 노출시킨다. 다음, 포토레지스트 층은 예를 들어 유기 화학물을 사용함으로써 제거된다. 다음, 유전체층(60) 내의 개구들 아래 더미 기판(들)(62) 및 유전체층(60) 내의 개구들 아래 칩들(68)은, 칩들(68)의 층들(26 및 34)의 미리 결정된 영역들 및 캐리어(11)의 도전층(18)의 미리 결정된 영역들이 유전체층(60) 내의 개구들에 의해 노출될 때까지 에칭 제거된다. 따라서, 스루 비아들(170a, 170b, 170c, 170d, 170e 및 170f)을 포함하는 스루 비아들(170v)은 칩들(68) 및 더미 기판(들)(62) 내에 형성되어, 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26 및 34)을 노출시킨다. 스루 비아(170a)는 더미 기판(62) 내에 형성되고, 스루 비아들(170b, 170c, 170d, 170e 및 170f)은 동일한 칩(68) 내에 형성된다. 스루 비아(170a, 170b, 170c, 170d, 170e 또는 170f) 같은 스루 비아들(170v) 각각은 예를 들어 0.5 내지 100 마이크로미터들 사이, 0.5 내지 50 마이크로미터들 사이, 0.5 내지 30 마이크로미터들 사이, 0.5 내지 20 마이크로미터들 사이, 0.5 내지 10 마이크로미터들 사이, 또는 0.5 내지 5 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이의 폭 또는 직경을 가질 수 있다.
스루 비아(170a) 같은 스루 비아들(170v) 중 하나는 유전체층(60), 더미 기판(62), 글루층 또는 실리콘-산화물층(22), 및 캐리어(11)의 유전체 또는 절연층(20)을 통해 지나가서, 캐리어(11)의 도전층(18)을 노출시킨다. 스루 비아(170b) 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60)을 통해, 반도체 기판(58), 유전체층들(42, 44, 46 및 48) 및 칩들(68) 중 하나의 패시베이션 층(24)을 통해, 글루층 또는 실리콘-산화물층(22)을 통해, 및 캐리어(11)의 유전체 또는 절연층(20)을 통해 지나가서, 캐리어(11)의 도전층(18)을 노출시킨다. 스루 비아(170c) 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60)을 통해 및 칩들(68) 중 하나의 반도체 기판(58) 및 유전체층(48)을 통해 지나가서, 칩들(68) 중 하나의 상호접속부 층(34) 내의 금속 트레이스(35d) 또는 상호접속부를 노출시킨다. 스루 비아(170d) 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60)을 통해 및 칩들(68) 중 하나의 반도체 기판(58) 및 유전체층들(44, 46 및 48)을 통해 지나가서, 칩들(68) 중 하나의 패턴화된 금속 층(26) 내의 상호접속부 또는 금속 트레이스(35c)를 노출시킨다. 스루 비아(170f) 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60)을 통해 및 칩들(68)의 반도체 기판(58) 및 유전체층(48)을 통해 지나가서, 칩들(58) 중 하나의 상호접속 층(34) 내의 금속 트레이스(35b) 또는 상호접속부를 노출시킨다. 스루 비아(170e) 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60)을 통해, 칩들(58) 중 하나의 반도체 기판(58), 유전체층들(42, 44, 46 및 48), 및 패시베이션 층(24)을 통해, 글루층 또는 실리콘-산화물층(22)을 통해, 및 캐리어(11)의 유전체 또는 절연층(20)을 통해 지나가서, 칩들(58) 중 하나의 상호접속부 층(34) 내의 금속 트레이스(35a) 또는 상호접속부를 노출시키고 캐리어(11)의 도전층(18)을 노출시킨다. 층들(20, 22, 24, 42 및 44)에 의해 제공된 지지체(801)는 노출된 상호접속부 또는 금속 트레이스(35a)를 지지하기 위하여 스루 비아(170e)에 의해 노출된 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35a) 및 캐리어(11)의 도전층(18) 사이에 있다. 지지체(801)는 예를 들어 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 높이, 및 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 0.3 내지 10 마이크로미터들 사이, 0.3 내지 5 마이크로미터들 사이, 또는 0.3 내지 1 마이크로미터들 사이의 폭을 가질 수 있다. 도 16-도 18은 도 15에서 도시된 스루 비아(170e) 및 상호접속 또는 금속 트레이스(35a)를 도시하는 개략적인 상면 투시도들의 3개의 예들이다.
도 15 및 도 16에 도시된 바와 같이, 칩들(68) 중 하나의 스루 비아(170e)는 칩들(68) 중 하나의 상호접속 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나 아래의 캐리어(11) 내의 도전층(18)의 2개의 영역들을 노출시킨다. 상호접속 또는 금속 트레이스(35a)는 스루 비아(170e)에 의해 노출되고, 스루 비아(170e)의 측면으로부터 스루 비아(170e)의 중심을 통해 스루 비아(170e)의 반대 측으로 수평 방향으로 연장되는 라인-모양 영역을 가진다. 캐리어(11)의 도전층(18) 및 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35a)의 노출된 라인-형상 영역 사이의 이전에 기술된 지지체(801)는 상호접속 또는 금속 트레이스(35a)의 노출된 라인-모양 영역 같은 라인-모양일 수 있다. 바람직하게, 스루 비아(170e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않는다.
도 15 및 도 17에 도시된 바와 같이, 칩들(68) 중 하나의 스루 비아(170e)는 칩들(68) 중 하나의 상호접속 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나 아래의 캐리어(11) 내의 도전층(18)의 영역을 노출시킨다. 상호접속 또는 금속 트레이스(35a)는 스루 비아(170e)에 의해 노출되고, 스루 비아(170e)의 하나의 측면으로부터 적어도 스루 비아(170e)의 중심으로 수평 방향으로 연장되지만, 스루 비아(170e)의 반대 측면에 도달하지 않는 반도 영역을 가진다; 상호접속 또는 금속 트레이스(35a)는 스루 비아(170e)에 의해 노출된 단부를 가진다. 캐리어(11)의 도전층(18) 및 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35a)의 노출된 반도 영역 사이의 이전에 기술된 지지체(801)는 상호접속 또는 금속 트레이스(35a)의 노출된 반도 영역 같은 반도 모양일 수 있다. 바람직하게, 스루 비아(170e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않을 수 있다.
도 15 및 도 18에 도시된 바와 같이, 칩들(68) 중 하나의 스루 비아(170e)는 칩들(68) 중 하나의 상호접속 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나 아래의 캐리어(11) 내의 도전층(18)의 영역을 노출시킨다. 상호접속 또는 금속 트레이스(35a)는 스루 비아(170e)에 의해 노출되고, 스루 비아(170e)의 하나의 측면으로부터 적어도 스루 비아(170e)의 중심으로 수평 방향으로 연장되지만, 스루 비아(170e)의 반대 측면에 도달하지 않는 반도 영역을 가진다; 상호접속 또는 금속 트레이스(35a)는 원형을 가지며 스루 비아(170e)에 노출된다. 캐리어(11)의 도전층(18) 및 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35a)의 노출된 반도 영역 사이의 이전에 기술된 지지체(801)는 상호접속 또는 금속 트레이스(35a)의 노출된 반도 영역 같은 반도 모양일 수 있다. 바람직하게, 스루 비아(170e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않을 수 있다.
도 16a는 도 15에 도시된 스루 비아(170e) 및 상호접속 또는 금속 트레이스(35a)를 도시하는 개략적인 상면 투시도의 예이다. 이 경우, 스루 비아(170e)는 타원-모양일 수 있지만 이것으로 제한되지 않을 수 있고 예를 들어 1 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 3 내지 10 마이크로미터들 사이의 폭(W1)을 가진다. 칩들(68) 중 하나의 타원-모양 스루 비아(170e)는 칩들(68) 중 하나의 상호접속 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나 아래의 캐리어(11) 내의 도전층(18)의 2개의 영역들을 노출시킨다. 상호접속 또는 금속 트레이스(35a)는 타원-모양 스루 비아(170e)에 의해 노출되고, 타원-모양 스루 비아(170e)로부터 타원-모양 스루 비아(170e)의 중심을 통해 타원-모양 스루 비아(170e)의 반대 측면으로 수평 방향으로 연장되는 라인-모양 영역을 가진다. 캐리어(11)의 도전층(18) 및 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35a)의 노출된 라인-모양 영역 사이의 이전에 기술된 지지체(801)는 상호접속 또는 금속 트레이스(35a)의 노출된 라인-모양 영역 같은 라인-모양일 수 있다. 타원-모양 스루 비아(170e)에 의해 노출된 상호접속 또는 금속 트레이스(35a)는 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 0.3 내지 20 마이크로미터들 사이, 0.3 내지 10 마이크로미터들 사이, 0.3 내지 5 마이크로미터들 사이, 또는 0.3 내지 1 마이크로미터들 사이의 폭(W2)을 가진다. 타원-모양 스루 비아(170e)의 장축의 종점(endpoint) 및 다른 반대 에지보다 종점에 더 가까운, 타원-모양 스루 비아(170e)에 의해 노출된 상호접속 또는 금속 트레이스(35a)의 에지 사이의 수평 거리(S1)는 예를 들어 1 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 3 내지 1 마이크로미터들 사이일 수 있다.
다음, 도 19를 참조하여, 유전체층(50)은 유전체층(60)의 상부 표면상, 스루 비아들(170v)(스루 비아들(170a, 170b 및 170e) 같은)에 의해 노출된, 캐리어(11)의 도전층(18) 상, 스루 비아들(170v)(스루 비아들(170c, 170d, 170e 및 170f) 같은)에 의해 노출된, 칩들(68)의 층들(26 및 34) 상, 및 스루 비아들(170v)의 측벽들 상에 형성된다.
유전체층(50)은 절연 재료로 구성될 수 있다. 예를 들어, 유전체층(50)은 예를 들어 20 나노미터들 내지 1 마이크로미터 사이의 두께를 가진 무기 층일 수 있고, 무기 층은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 카바이드(SiOC 같은)의 층일 수 있다. 대안적으로, 유전체층(50)은 예를 들어 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 폴리머층일 수 있고, 폴리머층은 폴리이미드, 벤조사이클로부테인(BCB), 폴리-페닐렌 산화물(PPO), 또는 폴리벤조옥사졸(PBO)의 층일 수 있다.
다음, 도 20을 참조하여, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층(168)은 예를 들어 스핀 코팅 프로세스 또는 래미네이션 프로세스를 사용함으로써 유전체층(50) 상에 형성될 수 있다. 다음, 1X 스테퍼를 사용한 광 노출 프로세스 및 웨팅 화학물을 사용한 현상 프로세스는 유전체층(50)을 노출시키는, 포토레지스트 층(168) 내의 다수의 개구들(168a)을 형성하기 위하여 이용될 수 있다. 포토레지스트 층(168)은 예를 들어 0.5 내지 30 마이크로미터들 사이의 두께를 가질 수 있다.
다음, 도 21을 참조하여, 층들(18, 26 및 34) 상 및 개구들(168a) 아래 유전체층(60)의 상부 표면상에 형성된 유전체층(50)은 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여 개구들(168a) 아래 유전체층(50)을 에칭함으로써 제거될 수 있다. 스루 비아들(170v)의 바닥부들에 있고, 개구들(168a) 아래 유전체층(60)의 상부 표면상, 및 지지체(801) 위 상호접속 또는 금속 트레이스(35a)의 상부 표면상의 유전체층(50)은 에칭 제거될 수 있다. 따라서, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26 및 34), 개구들(168a) 아래의 유전체층(60)의 상부 표면, 및 지지체(801) 위 상호접속 또는 금속 트레이스(35a)는 개구들(168a)에 의해 노출되고, 유전체층(50)은 소위 스루 비아들(170v) 내의 측벽 유전체층들로 지칭되는 스루 비아들(170v)의 측벽들 상에 남아있는다. 측벽 유전체층들(50)은 칩들(68) 내의 스루 비아들(170v)의 측벽들 상 또는 더미 기판(들)(62) 내에 형성되고 칩들(68)의 반도체 기판들(58) 또는 더미 기판(들)(62)에 의해 둘러싸인다.
다음, 도 22를 참조하여, 다수의 트렌치들(60t), 다마신 개구들은 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여, 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 깊이(D3)로 개구들(168a) 아래 측벽 유전체층들(50) 및 유전체층(60)을 에칭함으로써 유전체층(60) 내에 형성된다. 바람직하게, 유전체층(60) 및 측벽 유전체층들(50)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물와 동일한 재료를 가진다. 에칭 프로세스 후, 트렌치들(60t) 아래의 유전체층(60)은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.3 내지 5 마이크로미터들 사이, 0.5 내지 2 마이크로미터들 사이, 0.1 내지 3 마이크로미터들 사이, 또는 0.2 내지 1.5 마이크로미터들 사이의 나머지 두께(T6)를 가진다.
대안적으로, 에칭-정지 기술은 유전체층(60) 내의 트렌치들(60t)을 형성하는 프로세스에 적용될 수 있다. 이 경우, 유전체층(60)은 예를 들어 표면들(58s, 62s 및 64s) 상에 제 1 실리콘-산화물층, 에칭 정지 층으로서 사용된, 제 1 실리콘-산화물층 상의 실리콘-산질화물 층, 및 실리콘-산질화물 층 상의 제 2 실리콘-산화물층을 포함하는 이전에 기술된 무기 층들로 구성된다. 트렌치들(60t)은, 유전체층(60)의 실리콘-산질화물 층이 개구들(68a)에 의해 노출될 때까지 개구들(168a) 아래 유전체층(60)의 제 2 실리콘-산화물층 및 개구들(168a) 아래의 측벽 유전체층들(50)을 에칭함으로써 유전체층(60) 내에 형성될 수 있다. 따라서, 트렌치들(60t)은 유전체층(60)의 제 2 실리콘-산화물층 내에 형성되고, 실리콘-산질화물 층 및 제 1 실리콘-산화물층으로 이루어진, 트렌치들(60t) 아래의 나머지 유전체층(60)은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.3 내지 5 마이크로미터들 사이, 0.5 내지 2 마이크로미터들 사이, 0.1 내지 3 마이크로미터들 사이, 또는 0.2 내지 1.5 마이크로미터들 사이의 두께(T6)를 가진다.
다음, 도 23을 참조하여, 포토레지스트 층(168)은 예를 들어 유기 화학물을 사용함으로써 제거된다. 유전체층(60) 내에 형성된 트렌치들(60t)은 인터-칩 상호접속부들 및 그 내부에 형성된 인트라-칩 상호접속부들을 가진 공간들을 제공하기 위하여 사용된다. 칩들(68) 내의 스루 비아들(170v)(스루 비아들(170b, 170c, 170d, 170e 및 170f 같은)의 측벽들 상에 형성된 측벽 유전체층들(50)은 구리, 나트룸 또는 습기 같은 전이 금속들이 칩들(68)의 IC 디바이스들 내로 침투하는 것을 방지할 수 있다. 도 24는 본 발명의 실시예에 따라 도 23에서 도시된 스루 비아들(170v), 트렌치들(60t) 및 측벽 유전체층들(50)을 도시하는 개략적인 상면 투시도이고, 도 23은 도 24에 도시된 라인(D-D)을 따라 잘려진 횡단면도이다.
다음, 도 25를 참조하여, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 접착/배리어 층(52)은 스루 비아들(170v)에 의해 노출된 층들(18, 26 및 34) 상, 트렌치들(60t)의 측벽들 및 바닥부들 상, 유전체층(50) 상, 및 지지체(801) 상에 있는 상호접속 또는 금속 트레이스(35a) 상에 형성될 수 있다. 접착/배리어 층(52)은 스퍼터링 프로세스 또는 증발 프로세스 같은 물리 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD) 같은 다른 박막 증착 프로세스들에 의해 형성될 수 있다. 다음 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 시드층(54)은 스퍼터링 프로세스 또는 증발 프로세스 같은 물리 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD) 같은 다른 박막 증착 프로세스들에 의해 접착/배리어 층(52) 상에 형성될 수 있다. 다음, 예를 들어 0.5 내지 20 마이크로미터들 사이 또는 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 도전층(56)은 예를 들어 전기 도금 프로세스를 사용함으로써 시드층(54) 상에 형성될 수 있다.
접착/배리어 층(52)은 예를 들어 1 나노미터 내지 0.5 마이크로미터 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨, 탄탈륨 질화물, 니켈, 또는 니켈 바나듐의 층을 포함할 수 있거나 상기 층일 수 있다. 시드층(54)은 예를 들어 10 나노미터들 내지 0.8 마이크로미터들 사이 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리, 티타늄-구리 합금, 니켈, 금, 또는 은의 층을 포함할 수 있거나 상기 층일 수 있다. 도전층(56)은 예를 들어 0.5 내지 20 마이크로미터들 사이 또는 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 구리, 금, 또는 은의 전기 도금된 금속 층을 포함하거나 상기 층일 수 있다.
다음, 도 26을 참조하여, 화학-기계적-연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 그라인딩 프로세스, 또는 기계적 연마과 화학 에칭을 포함하는 프로세스 같은 그라인딩 또는 연마 프로세스를 사용함으로써, 트렌치들(60t) 외측의 층들(52, 54 및 56)은 제거되고, 유전체층(60)의 상부 표면상 유전체층(50)은 제거될 수 있다. 따라서, 유전체층(60)은 트렌치들(60t) 내 도전층(56)의 연삭된 또는 연마된 표면(56s)과 실질적으로 동일한 평면일 수 있는 노출된 상부 표면(60s)을 가지며, 표면들(56s 및 60s)은 실질적으로 편평할 수 있다. 유전체층(60)은 예를 들어 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이 또는 2 내지 5 마이크로미터들 사이의 노출된 상부 표면(60s) 및 표면(58s 또는 62s) 사이의 두께(T7)를 가진다. 접착/배리어 층(52) 및 시드층(54)은 트렌치들(60t)의 도전층(56)의 측벽들 및 바닥부에 있고, 트렌치들(60t) 내 도전층(56)의 측벽들 및 바닥부는 접착/배리어 층(52) 및 시드층(54)에 의해 커버된다.
제 1 대안에서, 트렌치들(60t) 외측의 층들(52, 54 및 56)을 제거하는 단계 및 유전체층(60)의 상부 표면상 유전체층(50)을 제거하는 단계 후, 접착/배리어 층(52)은 트렌치들(60t)의 측벽들 및 바닥부들 상, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26 및 34) 상, 측벽 유전체층들(50) 상, 및 지지체(801) 상에 있는 상호접속 또는 금속 트레이스(35a) 상에, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 티타늄, 티타늄 질화물 또는 티타늄-텅스텐 합금의 단일 층 같은 티타늄-함유 층일 수 있다. 시드층(54)은 티타늄-함유 층 상에, 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리 또는 티타늄-구리 합금의 단일 층일 수 있다. 도전층(56)은 트렌치들(60t), 및 스루 비아들(170v) 내의 구리 또는 티타늄-구리 합금의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기 도금된 구리층은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
제 2 대안에서, 트렌치들(60t) 외측의 층들(52, 54 및 56)을 제거하는 단계 및 유전체층(60)의 상부 표면상 유전체층(50)을 제거하는 단계 후, 접착/배리어 층(52)은 트렌치들(60t)의 측벽들 및 바닥부들 상, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26 및 34) 상, 측벽 유전체층들(50) 상, 및 지지체(801) 상에 있는 상호접속 또는 금속 트레이스(35a) 상에, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 티타늄 또는 티타늄 질화물의 단일 층 같은 티타늄-함유 층일 수 있다. 시드층(54)은 티타늄-함유 층 상에, 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리 또는 티타늄-구리 합금의 단일 층일 수 있다. 도전층(56)은 트렌치들(60t), 및 스루 비아들(170v) 내의 구리 또는 티타늄-구리 합금의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기 도금된 구리층은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
제 3 대안에서, 트렌치들(60t) 외측의 층들(52, 54 및 56)을 제거하는 단계 및 유전체층(60)의 상부 표면상 유전체층(50)을 제거하는 단계 후, 접착/배리어 층(52)은 트렌치들(60t)의 측벽들 및 바닥부들 상, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26 및 34) 상, 측벽 유전체층들(50) 상, 및 지지체(801) 상에 있는 상호접속 또는 금속 트레이스(35a) 상에, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 크롬의 단일 층 같은 크롬-함유 층일 수 있다. 시드층(54)은 크롬-함유 층 상에, 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리 또는 티타늄-구리 합금의 단일 층일 수 있다. 도전층(56)은 트렌치들(60t), 및 스루 비아들(170v) 내의 구리 또는 티타늄-구리 합금의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기 도금된 구리층은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
트렌치들(60t) 외측의 층들(52, 54 및 56)을 제거하는 단계 및 유전체층(60)의 상부 표면상 유전체층(50)을 제거하는 단계 이후, 트렌치들(60t) 내의 층들(52, 54 및 56)은 트렌치들(60t) 내에 금속 상호접속부들(또는 다마신 금속 트레이스들)을 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(1)을 구성한다. 스루 비아들(170v) 내의 층들(52, 54 및 56)은 각각 도 23에 도시된 바와 같이 스루 비아들(170a, 170b, 170c, 170d, 170e 및 170f) 내에 금속 플러그들(또는 금속 비아들)(5a, 5b, 5c, 5d, 5e 및 5f)을 포함하는, 스루 비아들(170v) 내의 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 칩들(68) 내 및 더미 기판(들)(62)의 금속 플러그들(5p)의 각각은 스루 비아들(170v) 내의 측벽 유전체층들(50) 중 하나에 의해 둘러싸인다. 금속 플러그(5a)는 더미 기판(62) 내에 형성되고, 금속 플러그들(5b, 5c, 5d, 5e 및 5f)은 동일한 칩(68) 내에 형성된다. 지지체(801) 및 상호접속 층(34) 내에 있고, 지지체(801) 상의 상호접속 또는 금속 트레이스(35a)는 상호접속 층(34)의 상부 표면이 배치된 수평 레벨보다 낮은, 금속 플러그(5e)의 두 부분들 사이에 있을 수 있다. 칩들(68) 내 및 더미 기판(들)(62) 내에 형성된 이들 금속 플러그들(5p)은 칩들(68) 내의 반도체 디바이스들(36) 및 금속 상호접속부들(1)을 접속시킬 수 있고 캐리어(11) 내의 도전층(18)의 다수의 콘택 포인트들 및 금속 상호접속부들(1)을 접속시킨다. 트렌치들(60t) 내의 1a 및 1b 같은 금속 상호접속부들(1)은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
예를 들어, 금속 플러그(5a) 같은 금속 플러그들(5p) 중 하나는 더미 기판(62) 내에 형성되고 스루 비아(170a) 같은 스루 비아들(170v) 중 하나의 바닥부에 있는 도전층(18)의 제 1 콘택 포인트 상에 형성된다. 금속 플러그(5b) 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나 내에 형성될 수 있고 스루 비아(170b) 같은 스루 비아들(170v) 중 다른 하나의 바닥부에 있는 도전층(18)의 제 2 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5c) 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나 내에 형성될 수 있고 스루 비아들(170v)(스루 비아(170c) 같은) 중 다른 하나의 바닥부에서, 칩들(68) 중 하나의 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35d)의 콘택 포인트 상에 형성된다. 금속 플러그(5d) 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나 내에 형성될 수 있고 스루 비아들(170v)(스루 비아(170d) 같은) 중 다른 하나의 바닥부에서, 칩들(68) 중 하나의 패턴화된 금속 층(26) 내의 상호접속 또는 금속 트레이스(35c)의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5f) 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나 내에 형성될 수 있고 스루 비아들(170v)(스루 비아(170f) 같은) 중 다른 하나의 바닥부에서, 칩들(68) 중 하나의 상호접속 층(34) 내의 상호접속 또는 금속 트레이스(35b)의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5e) 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나 내에 형성될 수 있고, 금속 플러그들(5p)(금속 플러그(5e) 같은) 중 다른 하나의 2개의 하부 좌측 및 우측 부분들 사이에 있는 지지체(지지체(801) 같은) 위 상호 접속 또는 금속 트레이스(35a)의 콘택 포인트 상에 형성될 수 있고, 그리고 스루 비아들(170v)(스루 비아(170e) 같은) 중 다른 하나의 바닥부에서 도전층(18)의 제 3 콘택 포인트 상에 형성될 수 있다. 더미 층(18)의 이전에 기술된 제 1, 제 2 및 제 3 콘택 포인트들은 캐리어(11)의 유전체 또는 절연층(20)에 의해 서로 분리될 수 있다.
1a 또는 1b 같은 금속 상호접속부들(1) 중 하나는 다수의 칩들(68) 위 더미 기판(들)(62) 위에, 그리고 다수의 칩들(68)의 다수의 에지들에 걸쳐 형성될 수 있다. 금속 상호접속부(1a)는 더미 기판(62) 내의 금속 플러그(5a)를 통하여 스루 비아(170)의 바닥부에 있는 도전층(18)의 이전에 기술된 제 1 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나 내의 금속 플러그(5b)를 통하여 스루 비아(170b)의 바닥부에서 도전층(18)의 이전에 기술된 제 2 콘택 포인트에 접속될 수 있고, 스루 비아(170c)의 바닥부에 있는, 칩들(68) 중 하나 내의 금속 플러그(5c)를 통하여 칩들(68) 중 하나 내의 상호접속부 또는 금속 트레이스(35d)의 콘택 포인트에 접속될 수 있고, 그리고 스루 비아(170d)의 바닥부에 있는, 칩들(68) 중 하나 내의 금속 플러그(5d)를 통하여 칩들(68) 중 하나 내의 상호접속 또는 금속 트레이스(35c)의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(1b)는 스루 비아(170f)의 바닥부에서, 칩들(68) 중 하나 내의 금속 플러그(5f)를 통하여 칩들(68) 중 하나 내의 상호접속 또는 금속 트레이스(35b)의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나 내의 금속 플러그(5e)를 통하여 스루 비아(170e)의 바닥부에서 이전에 기술된 도전층(18)의 제 3 콘택 포인트에 접속될 수 있고, 그리고 칩들(68) 중 하나 내의 금속 플러그(5e)를 통하여 지지체(801) 상의 상호접속 또는 금속 트레이스(35a)에 접속될 수 있다. 금속 상호접속부(1a)는 칩들(68) 중 다른 하나 내의 금속 플러그들(5p) 중 하나 이상을 통하여 칩들(68) 중 다른 하나 내의 반도체 디바이스들(36) 중 하나 이상에 추가로 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 다른 하나 내의 금속 플러그들(5p) 중 하나 이상을 통하여 칩들(68) 중 다른 하나 내의 반도체 디바이스들(36) 중 하나 이상에 추가로 접속될 수 있다.
따라서, 칩들(68) 중 하나 내의 반도체 디바이스들(36) 중 하나는 1a 또는 1b 같은 금속 상호접속부들(1) 중 하나를 통하여 칩들(68) 중 하나 또는 칩들(68) 중 다른 하나 내의 반도체 디바이스들(36) 중 다른 하나에 접속될 수 있고, 그리고 스루 비아들(170v)(스루 비아(170a, 170b 또는 170e 같은) 중 하나의 바닥부에서, 금속 상호접속부들(1) 중 하나를 통하여 캐리어(11) 내의 도전층(18)의 콘택 포인트에 접속될 수 있다. 금속 상호접속부들(1)의 각각은 신호 트레이스, 비트 라인, 클럭 버스, 파워 플레인, 파워 버스, 파워 트레이스, 그라운드 플레인, 그라운드 버스, 또는 그라운드 트레이스일 수 있다.
대안적으로, 엘리먼트(68)는 칩을 가리킬 수 있을 뿐 아니라, 웨이퍼를 가리킬 수 있다. 엘리먼트(68)가 웨이퍼일 때, 캐리어(11)는 다른 웨이퍼일 수 있다. 이에 따라, 본 발명에 도시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 이용될 수 있다.
도 27을 참조하여, 도 26에 도시된 구조를 형성한 후, 절연 또는 유전체층(66)은 접착/배리어 층(52)의 연삭된 또는 연마된 표면(52s) 상, 시드층(54)의 연삭된 또는 연마된 표면(54s) 상, 도전층(56)의 연삭된 또는 연마된 표면(56s) 상, 및 유전체층(60)의 노출된 상부 표면(60s) 상에 형성될 수 있다. 절연 또는 유전체층(66)은 예를 들어 0.05 내지 20 마이크로미터들 사이, 및 바람직하게 0.05 내지 5 마이크로미터들 사이, 0.05 내지 3 마이크로미터들 사이, 0.05 내지 1 마이크로미터들 사이, 또는 0.05 내지 0.5 마이크로미터들 사이의 두께를 가질 수 있다.
절연 또는 유전체층(66)은 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성된, 예를 들어 0.05 내지 3 마이크로미터들 사이, 0.05 내지 1 마이크로미터들 사이, 또는 0.05 내지 0.5 마이크로미터들 사이의 두께를 가진 예를 들어 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 산탄화물(SiOC 같은)의 층을 포함할 수 있거나 상기 층일 수 있다.
대안적으로, 절연 또는 유전체층(66)은 예를 들어 스핀 코팅 프로세스 및 커팅 프로세스에 의해 형성된, 예를 들어 0.05 내지 20 마이크로미터들 사이, 0.05 내지 5 마이크로미터들 사이, 0.05 내지 3 마이크로미터들 사이, 0.05 내지 1 마이크로미터들 사이, 또는 0.05 내지 0.5 마이크로미터들 사이의 두께를 가진 폴리머층을 포함할 수 있거나 상기 층일 수 있다. 폴리머층은 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층일 수 있다.
다음, 도 2을 참조하여, 더미 기판(165)은 예를 들어 다음 단계들에 의해 절연 또는 유전체층(66) 위에 부착될 수 있다. 첫째, 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 10 내지 30 마이크로미터들 사이의 두께를 가진 글루층(116)은 예를 들어 스핀 코팅 프로세스, 래미네이션 프로세스, 스프레잉 프로세스, 분배 프로세스, 또는 스크린 프린팅 프로세스를 사용함으로써 절연 또는 유전체층(66)의 상부 표면상 또는 더미 기판(165)의 바닥부 표면상에 형성될 수 있다. 다음, 글루층(116)은 선택적으로 사전-경화되거나 베이킹될 수 있다. 다음, 더미 기판(165)은 절연 또는 유전체층(66) 및 더미 기판(165) 사이에 글루층(116)을 가진 절연 또는 유전체층(66) 위에 배치될 수 있다. 다음, 글루층(116)은 글루층(116) 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 사이의 온도로 다시 경화될 수 있다. 따라서, 더미 기판(165)은 글루층(116)을 사용하여 절연 또는 유전체층(66)과 결합될 수 있다. 글루층(116)은 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 10 내지 30 마이크로미터들 사이의 두께를 가진 에폭시, 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 또는 실로산의 층 같은 폴리머층일 수 있다.
대안적으로, 글루층(116)은 절연 또는 유전체층(66) 상에 형성될 수 있는 실리콘 산화물 같은 무기 절연층으로 대체될 수 있다. 이 경우, 더미 기판(165)은 예를 들어 더미 기판(165)의 실리콘 산화물 같은 무기 절연층을 실리콘 산화물 같은 무기 절연층(116) 위에 본딩함으로써 절연 또는 유전체층(66)과 결합될 수 있다. 더미 기판(165)의 실리콘-산화물층은 실리콘-산화물층(116)에 콘택한다.
더미 기판(165)은 원형 웨이퍼, 더미 실리콘 웨이퍼, 직사각형 패널, 또는 폴리실리콘, 유리, 실리콘 또는 세라믹의 기판일 수 있다. 더미 기판(165)은 다음 프로세스들에서 언급되는 바와 같이 그라운딩 또는 연마되기 전에, 100 내지 1,500 마이크로미터들 사이, 및 바람직하게 200 내지 500 마이크로미터들 사이 또는 100 내지 300 마이크로미터들 사이 같은 100 마이크로미터들보다 큰 두께를 가질 수 있다.
일 실시예에서, 더미 기판(165)이 절연 또는 유전체층(66)과 결합되기 전에 더미 기판(165) 내에서 또는 더미 기판(165)의 상부 또는 바닥부 표면상에서 수행되는 회로들이 없다. 더미 기판(165)은 캐리어(11)의 상부 표면과 실질적으로 동일한 프로파일을 가진 상부 표면을 가질 수 있다.
다음, 도 29를 참조하여, 포토레지스트 층(166)은 예를 들어 스핀 코팅 프로세스, 스크린 프린팅 프로세스, 또는 래미네이션 프로세스를 사용함으로써 더미 기판(165) 상에 형성될 수 있고, 그 다음 광 노출 프로세스 및 현상 프로세스는 더미 기판(165)의 다수의 영역들을 노출시키는, 포토레지스트 층(166) 내의 다수의 개구들(166a)을 형성하기 위하여 이용될 수 있다. 포토레지스트 층(166)은, 광 노출 프로세스 및 현상 프로세스 이후, 예를 들어 10 내지 200 마이크로미터들 사이의 두께를 가질 수 있다. 도 30은 도 29에 도시된 개구들(166a)을 가진 포토레지스트 층(166)의 개략적인 상면도를 도시하고, 도 30은 도 29에 도시된 라인 E-E을 따라 잘려진 횡단면도이다.
다음, 도 31을 참조하여, 다수의 개구들(165a)은 예를 들어, 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써 글루층(116)을 노출시키는, 포토레지스트 층(166) 내의 개구들(166a) 아래 및 더미 기판(165) 내에 형성되고, 그 다음 패턴화된 포토레지스트 층(166)은 예를 들어 유기 화학물을 사용함으로써 제거된다. 대안적으로, 글루층(116)이 실리콘-산화물층으로 대체되고 더미 기판(165)이 실리콘-산화물층(116)과 본딩된 실리콘-산화물층을 가질 때, 개구들(165a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(165)의 실리콘-산화물층을 노출시키는, 포토레지스트 층(166) 내의 개구들(166a) 아래 및 더미 기판(165) 내에 형성되고, 그 다음 패턴화된 포토레지스트(166)는 예를 들어 유기 화학물을 사용하여 제거된다. 도 32는 도 31에 도시되는 바와 같은 개구들(165a)을 가진 더미 기판(165)의 개략적인 상면도를 도시하고, 도 31은 도 32에 도시된 라인 F-F를 따라 잘려진 횡단면도일 수 있다.
대안적으로, 실리콘 산화물 또는 실리콘 질화물 같은 하드 마스크(도시되지 않음)는 예를 들어 다음 단계들에 의해 도 31에 도시된 더미 기판(165) 상에 형성될 수 있다. 첫째, 실리콘 산화물 또는 실리콘 질화물의 하드 마스크는 도 28에 도시된 더미 기판(165) 상에 형성될 수 있다. 다음, 포토레지스트 층(166)은 예를 들어 스핀 코팅 프로세스, 스크린 프린팅 프로세스, 또는 래미네이션 프로세스를 사용함으로써 하드 마스크 상에 형성될 수 있다. 다음, 광 노출 프로세스 및 현상 프로세스는 하드 마스크의 다수의 영역들을 노출시키는, 포토레지스트 층(166) 내의 다수의 개구들(166a)을 형성하기 위하여 이용될 수 있다. 다음, 다수의 개구들은 예를 들어 웨팅 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(165)의 다수의 영역들을 노출시키는 포토레지스트 층(166) 내의 개구들(166a) 아래 하드 마스크 내에 형성된다. 다음, 패턴화된 포토레지스트 층(166)은 예를 들어 유기 화학물을 사용하여 제거된다. 다음, 다수의 개구들(165a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 글루층(116)을 노출시키는, 하드 마스크 내의 개구들 아래 및 더미 기판(165) 내에 형성된다. 대안적으로, 글루층(116)이 실리콘-산화물층으로 대체되고 더미 기판(165)이 실리콘-산화물층(116)과 본딩되는 실리콘-산화물층을 가질 때, 개구들(165a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(165)의 실리콘-산화물층을 노출시키는, 하드 마스크 내의 개구들 아래 및 더미 기판(165) 내에 형성된다. 하드 마스크는 다음 그라인딩 또는 연마 프로세스에 의해 제거될 것이다.
다음, 도 33을 참조하여, 다수의 칩들(72)은 더미 기판(165) 내의 개구들(165a) 내 및 절연 또는 유전체층(66) 위에 장착될 수 있고, 칩들(72)은 칩들(72)의 바닥부 및 칩들(72)의 상부들의 후면측들에 액티브 측들을 가진다. 하나의 경우에서, 칩들(72) 중 하나는 칩들(72) 중 다른 하나와 상이한 회로 설계들을 가질 수 있다. 또한, 다른 경우에서, 칩들(72) 중 하나는 칩들(72) 중 다른 하나와 동일한 회로 설계들을 가질 수 있다. 대안적으로, 칩들(72) 중 하나는 칩들(72) 중 다른 하나와 상이한 영역(상부 표면) 또는 사이즈를 가질 수 있다. 또한, 다른 경우에서, 칩들(72) 중 하나는 칩들(72) 중 다른 하나와 동일한 영역(상부 표면) 또는 사이즈를 가질 수 있다. 도 34는 더미 기판(165) 내의 개구들(165a) 내에 장착된 칩들(72)을 도시하는 개략적인 상면도의 예이고, 도 33은 도 34의 개략적인 상면도에 도시된 라인 G-G을 따라 잘려진 횡단면도이다.
절연 또는 유전체층(66) 위 및 개구들(165a) 내에 칩들(72)을 장착하는 것은 예를 들어 칩들(72)의 액티브 측들 상 또는 글루층(116) 상에 글루 재료(도시되지 않음)를 우선 형성하고, 그 다음 글루층(116)과 콘택팅하는 글루 재료를 가진 글루층(116) 위에 및 개구들(165a) 내에 칩들(72)을 배치하고, 그 다음 글루 재료 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 도 사이의 온도로 글루 재료를 경화시킴으로써 수행될 수 있다. 따라서, 칩들(72)은 글루 재료를 사용하여 글루층(116)과 결합될 수 있다.
칩들(72)의 각각은 반도체 기판(96), 상기 반도체 기판(96) 내 및/또는 상에 다수의 반도체 디바이스들(102), 상기 반도체 기판(96) 아래의 패시베이션 층(74), 상기 반도체 기판(96) 및 상기 패시베이션 층(74) 사이의 다수의 유전체층들(82, 108, 104 및 100), 상기 반도체 기판(96) 및 상기 패시베이션 층(74) 사이의 패턴화된 금속 층(114), 상기 반도체 기판(96) 및 상기 패시베이션 층(74) 사이의 상호접속 층(106), 상기 유전체층(108) 내의 다수의 비아 플러그들(114a), 및 상기 유전체층(100) 내의 다수의 비아 플러그들(106a)을 포함할 수 있다. 반도체 기판(96)은 각각의 칩(72)의 후면측에 있고, 반도체 디바이스들(102), 패시베이션 층(74), 패턴화된 금속 층(114), 상호접속 층(106), 유전체층들(82, 108, 104 및 100), 및 비아 플러그들(106a 및 114a)은 각각의 칩(72)의 액티브 측에 있다.
반도체 기판(96)은 실리콘 기판, 실리콘-게르마늄(SiGe) 기판, 또는 갈륨-비소(GaAs) 기판 같은 적당한 기판일 수 있다. 다음 프로세스들에서 언급되는 바와 같이 박막화 이전에 반도체 기판(58)은 예를 들어 100 내지 500 마이크로미터들 사이, 및 바람직하게 150 내지 250 마이크로미터들 또는 100 내지 300 마이크로미터들 사이 같은 100 마이크로미터들보다 큰 두께를 가질 수 있다.
반도체 디바이스들(102)의 각각은 바이폴라 트랜지스터, P-채널 금속-산화물-반도체(PMOS) 트랜지스터, N-채널 금속-산화물-반도체(NMOS) 트랜지스터, 또는 이중-확산 금속-산화물-반도체(DMOS) 트랜지스터일 수 있다. 반도체 디바이스들(102)의 각각은 NOR 게이트, NAND 게이트, AND 게이트, OR 게이트, 정적-랜덤-액세스-메모리(SRAM) 셀, 동적-랜덤-액세스-메모리(DRAM) 셀, 플래시 메모리 셀, 비-휘발성 메모리 셀, 소거 가능 프로그램가능 판독-전용 메모리(EPROM) 셀, 판독-전용 메모리(ROM) 셀, 자기-랜덤-액세스-메모리(MRAM) 셀, 감지 증폭기, 인버터, 연산 증폭기, 가산기, 멀티플렉서, 디플렉서, 곱셈기, 아날로그-대 디지털(A/D) 컨버터, 디지털-대-아날로그(D/A) 컨버터, 아날로그 회로, 상보-금속-산화물-반도체(CMOS) 센서, 또는 전하 결합 디바이스(CCD)를 위해 제공될 수 있다.
패시베이션 층(74)은 글루층(116)에 부착된 바닥부 표면을 가진 무기 유전체층을 포함하거나 상기 층일 수 있고, 무기 유전체층은 예를 들어 0.3 내지 1.5 마이크로미터들 사이의 두께를 가진 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은) 또는 실리콘 산질화물(SiON 같은)의 층일 수 있다. 대안적으로, 칩들(72)의 각각은 패시베이션 층(74)의 무기 유전체층의 바닥부 표면 아래 및 상에서 예를 들어 3 내지 20 마이크로미터들 사이, 및 바람직하게 5 내지 12 마이크로미터들 사이 같은 3 마이크로미터들보다 큰 크기를 가진, 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 에폭시, 또는 실로산 층 같은 유기 폴리머층을 더 포함할 수 있다. 이 경우, 유기 폴리머층은 글루층(116)에 부착된 바닥부 표면을 가진다. 유기 폴리머층은 패시베이션 층(74)의 무기 유전체층의 바닥부 표면에 콘택팅하는 상부 표면을 가진다.
대안적으로, 예를 들어 0.5 내지 100 마이크로미터들, 및 바람직하게 20 내지 60 마이크로미터들 사이의 폭을 각각 가진 다수의 개구들(도시되지 않음)은 패시베이션 층(74) 내에 형성될 수 있고 패턴화된 금속 층(114)의 다수의 콘택 포인트들을 노출시킨다.
유전체층(82)은 패시베이션 층(74) 및 유전체층(108) 사이에 있을 수 있다. 유전체층(108)은 유전체층들(82 및 104) 사이 및 층들(106 및 114) 사이에 있을 수 있다. 유전체층(104)은 유전체층들(100 및 108) 사이에 있을 수 있다. 유전체층들(82, 108 및 104)의 각각은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 또는 1.8 내지 3 사이의 유전체 상수를 가진 낮은-k 재료(플루오르화된 실리케이트 유리(FSG) 또는 블랙-다이아몬드)를 포함할 수 있다. 유전체층들(82, 108 및 104)의 각각은 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이, 및 바람직하게 50 나노미터들 내지 1 마이크로미터 사이의 두께를 가질 수 있다.
유전체층(104) 및 반도체 기판(96) 사이 및 상호접속 층(106) 및 반도체 기판(96) 사이의 유전체층(100)은 포스포로스 실리케이트 유리(PSG), 보로포스포-실리케이트 유리(BPSG), 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 1.8 내지 3 사이의 유전체 상수를 가진 낮은-k 재료(플루오르화된 실리케이트 유리(FSG) 또는 블랙-다이아몬드)의 층일 수 있거나 상기 층을 포함할 수 있다. 유전체층(100)은 예를 들어 10 나노미터들 내지 1 마이크로미터 사이의 두께를 가질 수 있다.
패턴화된 금속 층(114)은 예를 들어 0.3 내지 3 마이크로미터들 사이의 두께를 가진 알루미늄-구리-합금 층 및 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2 마이크로미터들보다 작은 두께를 가진 티타늄-함유 층을 포함할 수 있다. 티타늄-함유 층은 유전체층(108) 및 알루미늄-구리-합금 층 사이 및 알루미늄-구리-합금 층 상에 있을 수 있고, 알루미늄-구리-합금 층은 패시베이션 층(74) 및 티타늄-함유 층 사이에 있을 수 있다. 티타늄-함유 층은 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2보다 작은 두께를 가진 티타늄, 티타늄 질화물, 또는 티타늄-텅스텐 합금의 단일 층일 수 있다.
대안적으로, 패턴화된 금속 층(114)은 유전체층(108)의 측면으로부터 패시베이션 층(74)의 측면으로 바라볼 때, 예를 들어 0.5 내지 3 마이크로미터들 사이의 두께를 가진 니켈층 및 상기 니켈층 상 및 아래의 예를 들어 0.01 내지 1 마이크로미터들 사이의 두께를 가진 금 층을 포함할 수 있다. 니켈층은 유전체층(108) 및 금 층 사이에 있고, 금 층은 니켈층 및 패시베이션 층(74) 사이에 있다.
대안적으로, 패턴화된 금속 층(114)은 전기 도금 프로세스 및 화학 기계적 연마(CMP) 프로세스를 포함하는 다마신 또는 이중-다마신 프로세스에 의해 형성될 수 있고 패시베이션 층(74)에 콘택팅하는 바닥부를 가진 전기 도금된 구리층, 상기 전기 도금된 구리층의 측벽들 및 상부에 있는 접착/배리어 금속 층, 및 상기 전기 도금된 구리층 및 상기 콘택/배리어 금속 층 사이에 있고 상기 전극 도금된 구리층의 상부 및 측벽들 상에 있는 시드층으로 구성될 수 있다. 접착/배리어 금속 층은 전기 도금된 구리층의 상부 및 유전체층(108) 사이의 제 1 부분 및 전기 도금된 구리층의 측벽들에 있는 제 2 부분을 가진다. 전기 도금된 구리층은 예를 들어 0.15 내지 1.2 마이크로미터들 사이 같은 1.5 마이크로미터들보다 작거나, 0.3 내지 3 마이크로미터들 사이 같은 3 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층은 예를 들어 0.05 내지 1 마이크로미터들 사이 같은 1 마이크로미터보다 작은 폭을 가질 수 있다. 시드층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 구리 또는 티타늄-구리 합금의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨 또는 탄탈륨 질화물의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 예를 들어 0.005 내지 0.1 마이크로미터들 사이 같은 0.1 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버된다.
상호접속 층(106)은 예를 들어 탄소 나노튜브를 포함할 수 있다. 대안적으로, 상호접속 층(106)은 유전체층(104) 내의 패턴화된 금속 층으로 구성될 수 있다. 제 1 대안에서, 패턴화된 금속 층(106)은 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이의 두께를 가진 알루미늄-구리-합금 층 및 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2 마이크로미터들보다 작은 두께를 가진 티타늄, 티타늄 질화물 또는 티타늄-텅스텐 합금의 단일 층 같은 티타늄-함유 층을 포함할 수 있다. 티타늄-함유 층은 유전체층(100) 및 알루미늄-구리-합금 층 사이 그리고 알루미늄-구리-합금 층 상에 있을 수 있고, 알루미늄-구리-합금 층은 유전체층(104) 내에 있을 수 있다. 제 2 대안에서, 패턴화된 금속 층(106)은 전기 도금 프로세스 및 화학 기계적 연마(CMP) 프로세스를 포함하는 다마신 또는 이중-다마신 프로세스에 의해 형성될 수 있고 유전체층(108)에 콘택팅하는 바닥부를 가진 전기 도금된 구리층, 상기 전기 도금된 구리층의 상부 및 측벽들에 있는 접착/배리어 층, 및 상기 전기 도금된 구리층 및 접착/배리어 금속 층 사이 및 전기 도금된 구리층의 상부 및 측벽들 상의 시드층으로 구성될 수 있다. 접착/배리어 금속 층은 전기 도금된 구리층의 상부 및 유전체층(100) 사이의 제 1 부분 및 전기 도금된 구리층의 측벽들에 있는 제 2 부분을 가진다. 전기 도금된 구리층은 예를 들어 0.15 내지 1 마이크로미터들 사이 또는 10 나노미터들 내지 2 마이크로미터들 사이 같은 2 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층은 예를 들어 0.05 내지 1 마이크로미터들 사이 같은 1 마이크로미터보다 작은 폭을 가질 수 있다. 시드층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 구리 또는 티타늄-구리 합금의 층을 포함하거나 상기 층일 수 있다. 접착/배리어 금속 층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 티타늄, 티타늄 질화물, 티타늄-텅스텐 합금, 크롬, 탄탈륨 또는 탄탈륨 질화물의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 예를 들어 0.005 내지 0.1 마이크로미터들 사이 같은 0.1 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버된다.
유전체층(82) 내의 패턴화된 금속 층(114)은 유전체층(108) 내의 비아 플러그들(114a)을 통하여 유전체층(104) 내의 상호접속 층(106)에 접속될 수 있다. 유전체층(104) 내의 상호접속 층(106)은 유전체층(110) 내의 비아 플러그들(106a)을 통하여 반도체 디바이스들(106)에 접속될 수 있다. 비아 플러그들(114a)은 유전체층(108) 내의 전기 도금된 구리, 텅스텐, 또는 탄소 나노튜브를 포함할 수 있다. 비아 플러그들(106a)은 유전체층(100) 내의 전기 도금된 구리, 텅스텐, 또는 탄소 나노튜브를 포함할 수 있다.
칩들(72)의 각각은 상호접속 층(106), 패턴화된 금속 층(114), 및 비아 플러그들(106a 및 114a)에 의해 제공된 다수의 상호접속부들 또는 금속 트레이스들(55a, 55b 및 55c)을 포함할 수 있다. 상호접속부들 또는 금속 트레이스들(55a, 55b 및 55c)의 각각은 반도체 디바이스들(102) 중 하나 이상에 접속될 수 있고 신호 트레이스, 비트 라인, 클럭 버스, 파워 플레인, 파워 트레이스, 플레인, 그라운드 버스, 또는 그라운드 트레이스일 수 있다.
대안적으로, 칩들(72)의 각각은 글루층(116) 및 패시베이션 층(74) 사이에 패턴화된 금속 층(114)보다 큰 두께 및 상호접속 층(106)보다 큰 두께를 가진 패턴화된 금속 층(도시되지 않음)을 더 포함할 수 있다. 패시베이션 층(74) 아래의 패턴화된 금속 층은 패시베이션 층(74) 아래의 전기 도금된 금속 층, 상기 전기 도금된 금속 층 및 패시베이션 층(74) 사이의 접착/배리어 금속 층, 및 상기 전기 도금된 금속 층 및 접착/배리어 금속 층 사이의 시드층을 포함할 수 있다. 패시베이션 층(74)측으로부터 글루층(116)측으로 바라볼 때, 접착/배리어 금속 층은 시드층 상에 있을 수 있고, 시드층은 전기 도금된 금속 층 상에 있을 수 있다. 전기 도금된 금속 층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버되지 않는다. 접착/배리어 금속 층은 예를 들어 1 나노미터 내지 0.5 마이크로미터들 사이 또는 0.005 내지 0.1 마이크로미터들 사이 같은 0.6 마이크로미터들보다 작은 두께를 가진 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨, 탄탈륨 질화물 또는 니켈의 층을 포함할 수 있거나 상기 층일 수 있다. 시드층은 예를 들어 5 나노미터들 내지 0.1 마이크로미터들 사이 또는 10 나노미터들 내지 0.8 마이크로미터들 사이 같은 0.8 마이크로미터들보다 작은 두께를 가진 구리, 티타늄-구리 합금, 은, 금, 또는 니켈의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층 및 시드층의 각각은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성될 수 있다. 전기 도금된 금속 층은 예를 들어 2 내지 30 마이크로미터들 사이, 및 바람직하게 3 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이 같은 2 마이크로미터들보다 큰 두께를 가진 전기 도금된 구리, 전기 도금된 은 또는 전기 도금된 금의 층을 포함할 수 있거나, 상기 층일 수 있다.
대안적으로, 더미 기판(165)의 실리콘-산화물층이 개구들(165a)을 형성한 후 실리콘-산화물층(116) 상에 남아있고, 더미 기판(165) 내의 개구들(165a)에 의해 노출될 때, 절연 또는 유전체층(66) 위에 그리고 개구들(165a) 내에 칩들(72)을 장착하는 것은 예를 들어 각각의 칩(72)의 액티브 측에서 패시베이션 층(74)의 다른 실리콘-산화물층을 패시베이션 층(74) 아래의 더미 기판(165)의 나머지 실리콘-산화물층과 본딩함으로써 수행될 수 있다. 패시베이션 층(74)의 실리콘-산화물층은 더미 기판(165)의 실리콘-산화물층에 콘택한다. 대안적으로, 칩들(72)은 이들 실리콘-산화물층들을 사용하여 절연 또는 유전체층(68)과 결합될 수 있다.
대안적으로, 도 33 및 도 34에 도시된 구조를 형성하기 위한 다른 기술은 우선 패턴화된 더미 웨이퍼, 패턴화된 패널, 패턴화된 실리콘 프레임, 또는 폴리실리콘, 유리, 실리콘 세라믹, 또는 폴리머의 패턴화된 기판 같은 패턴화된 더미 기판(165)에, 패턴화된 더미 기판(62)을 통해 지나가는 다수의 개구들(62a)을 제공하고, 그 다음 도 28에 도시된 단계들로서 참조될 수 있는 층(116)을 사용하여 패턴화된 더미 기판(165)을 절연 또는 유전체층(66)과 결합하고, 그 다음 도 33에 도시된 단계들로서 참조될 수 있는 패턴화된 더미 기판(165) 내의 개구들(165a) 내 및 절연 또는 유전체층(66) 위에 칩들(72)을 장착함으로써 수행된다.
도 33 및 도 34에 도시된 바와 같이, 더미 기판(165) 및 칩들(72) 중 하나 사이에 각각 다수의 갭들(4a)이 있고, 이웃하는 2개의 칩들(72) 사이에 각각 다수의 갭들(8a)(상기 갭들 중 하나가 도시됨)이 있다. 갭들(4a)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D4)을 가질 수 있다. 갭들(8a)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D5)을 가질 수 있다.
도 35는 도 33에 도시된 바와 동일한 횡단면을 가진 구조를 형성하기 위한 다른 기술을 도시한다. 도 33은 도 35의 개략적인 상면도로 도시된 라인 G-G를 따라 잘려진 횡단면도이다. 도 33 및 도 35에 도시된 구조는 예를 들어 다음 단계들에 의해 형성될 수 있다. 첫째, 이전에 기술된 글루층(116)은 예를 들어 스핀 코팅 프로세스, 래미네이팅 프로세스, 스프레잉 프로세스, 분배 프로세스, 또는 스크린 프린팅 프로세스를 사용함으로써 도 27에 도시된 절연 또는 유전체층(66) 상에 형성될 수 있다. 다음, 글루층(116)은 선택적으로 사전-경화되거나 베이킹될 수 있다. 다음, 이전에 설명된 칩들(72) 및 다수의 별개의 더미 기판들(165)은 글루층(22) 상에 배치될 수 있다. 이웃하는 2개의 칩들(72) 사이의 갭이 500 또는 1,000 마이크로미터들 보다 큰 것과 같이 너무 클 때, 별개의 더미 기판들(165) 중 하나 이상은 갭 내에 배치될 수 있다. 대안적으로, 이웃하는 2개의 칩들(72) 사이의 갭이 500 또는 1,000 마이크로미터들보다 작은 것과 같이 충분히 작을 때, 갭 내에 배치되는 별개의 더미 기판들(165)이 없을 수 있다. 다음, 글루층(116)은 글루층(116) 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 도 사이의 온도로 다시 경화될 수 있다. 따라서, 별개의 더미 기판들(165) 및 칩들(72)은 글루층(116)을 사용하여 절연 또는 유전체층(66)과 결합될 수 있다. 별개의 더미 기판들(165)은 예를 들어 별개의 실리콘 바아들, 별개의 더미 칩들, 별개의 더미 실리콘 다이들, 또는 폴리실리콘, 유리, 실리콘, 또는 세라믹의 별개의 기판들일 수 있다.
대안적으로, 도 33 및 도 35를 참조하여, 글루층(116)은 절연 또는 유전체층(66)과 상에 형성되는 실리콘-산화물층으로 대체될 수 있다. 이 경우, 층(66)과 칩들(72)을 결합하는 것 및 층(66)과 별개의 더미 기판들(165)을 결합하는 것은 예를 들어 각각의 칩(72)의 액티브 측에서, 패시베이션 층(74)의 다른 실리콘-산화물층을, 실리콘-산화물층(116)과 본딩하고 그리고 별개의 더미 기판들(165)의 각각의 다른 실리콘-산화물층을 실리콘-산화물층(116)과 본딩함으로써 수행될 수 있다. 각각의 칩(72)의 패시베이션 층(74)의 실리콘-산화물층은 실리콘-산화물층(116)에 콘택하고, 별개의 더미 기판들(165)의 각각의 실리콘-산화물층은 실리콘-산화물층(116)에 콘택한다. 따라서, 칩들(72) 및 별개의 더미 기판들(165)은 이들 실리콘-산화물층들을 사용하여 절연 또는 유전체층(66)과 결합될 수 있다.
도 33 및 도 35에 도시된 바와 같이, 칩들(72) 중 하나 및 별개의 더미 기판들(165) 중 하나 사이에 각각 다수의 갭들(4a)이 있고, 이웃하는 2개의 칩들(72) 사이에 각각 다수의 갭들(8a)(상기 갭들 중 하나가 도시됨)이 있다. 갭들(4a)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D4)을 가질 수 있다. 갭들(8a)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이, 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이 같은 500 마이크로미터들보다 작은 횡단 거리 또는 간격(D5)을 가질 수 있다. 일 실시예에서, 별개의 더미 기판들(165)이 절연 또는 유전체층(66)과 결합되기 전에 각각의 별개의 더미 기판(165) 내에서 또는 각각의 별개의 더미 기판(165)의 상부 또는 바닥부 표면상에서 수행되는 회로들은 없다.
도 36을 참조하여, 도 33 및 도 34 또는 도 33 및 도 35에 도시된 단계들 이후, 폴리실리콘, 실리콘 산화물, 또는 폴리머 같은 캡슐화/갭 충전 재료(98)는 각각의 칩(72)의 반도체 기판(96)의 후면 상에, 더미 기판(들)(165) 상에, 및 갭들(4a 및 8a) 내에 형성될 수 있다. 캡슐화/갭 충전 재료(98)가 폴리실리콘이면, 폴리실리콘은 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성될 수 있다. 캡슐화/갭 충전 재료(98)가 실리콘 산화물이면, 실리콘 산화물은 화학 기상 증착(CVD) 프로세스, 플라즈마-강화 화학 기상 증착(PECVD) 프로세스, 또는 분위기 압력 화학 기상 증착(APCVD) 프로세스에 의해 형성될 수 있다. 만약 캡슐화/갭 충전 재료(98)가 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO) 같은 폴리머이면, 폴리머는 스핀 코팅 프로세스, 분배 프로세스, 몰딩 프로세스, 또는 스크린 프린팅 프로세스를 포함하는 프로세스에 의해 형성될 수 있다.
다음, 도 37을 참조하여, 캡슐화/갭 충전 재료(98), 각각의 칩(72)의 반도체 기판(96)의 후면측, 및 더미 기판(들)(165)은 칩들(72) 중 하나의 반도체 기판(96)이 예를 들어 1 내지 100 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이, 1 내지 30 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 또는 1 내지 5 마이크로미터들 사이, 및 바람직하게 2 내지 20 마이크로미터들 사이 또는 3 내지 30 마이크로미터들 사이의 두께(T8)로 얇아질 때까지 예를 들어 화학-기계적-연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 그라인딩 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 그라운딩 또는 연마된다. 바람직하게, 칩들(72)의 각각은, 그라인딩 또는 연마 프로세스 이후, 예를 들어 3 내지 105 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께를 가질 수 있다. 그라인딩 또는 연마 프로세스 후, 더미 기판(들)(165)은 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T9)로 얇아질 수 있고, 갭들(4a 및 8a) 내에 남아있는 캡슐화/갭 충전 재료(98)는 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 수직 두께(T10)를 가질 수 있다. 각각의 칩(72)의 후면측에서 반도체 기판(96)의 그라운딩 또는 연마된 표면(96s), 및 더미 기판(들)(165)의 그라운딩 또는 연마된 표면(165s)은 실질적으로 편평할 수 있고 캡슐화/갭 충전 재료(98)에 의해 커버되지 않을 수 있다. 그라운딩 또는 연마된 표면(들)(165s)은 각각의 칩(72)의 그라운딩 또는 연마된 표면(96s) 및 갭들(4a 및 8a) 내의 캡슐화/갭 충전 재료(98)의 그라운딩 또는 연마된 표면(98s)과 실질적으로 동일 평면일 수 있다.
대안적으로, 도 38 및 도 39는 도 37에 도시된 구조를 형성하기 위한 다른 기술을 도시한다. 도 38을 참조하여, 도 33 및 도 34 또는 도 33 및 도 35에 도시된 단계들 이후, 폴리실리콘 또는 실리콘 산화물 같은 캡슐화/갭 충전 재료(98)는 각각의 칩(72)의 반도체 기판(96)의 후면측 상, 더미 기판(들)(165) 상 및 갭들(4a 및 8a) 내에 형성될 수 있고, 그 다음 몰딩 화합물, 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO) 같은 폴리머(99)는 캡슐화/갭 충전 재료(98) 상에 및 갭들(4a 및 8a) 내에 형성될 수 있다. 갭들(4a 및 8a) 내의 캡슐화/갭 충전 재료(98)는 예를 들어 10 내지 100 마이크로미터들 사이, 및 바람직하게 10 내지 50 마이크로미터들 사이 또는 20 내지 50 마이크로미터들 사이의 수직 두께(T11)를 가질 수 있다.
다음, 도 39을 참조하여, 기계적 그라인딩 프로세스는 폴리머(99) 모두가 제거되고 갭들(4a 및 8a) 내의 캡슐화/갭 충전 재료(98)의 미리 결정된 수직 두께(T12)에 도달될 때까지, 예를 들어 폴리머(99), 캡슐화/갭 충전 재료(98), 각각의 칩(72)의 반도체 기판(96)의 후면측 및 더미 기판(들)(165)을 그라인딩하기 위하여 물과 함께 연마제 또는 그라인딩 패드를 사용함으로써 수행될 수 있다. 미리 결정된 수직 두께(T12)는 예를 들어 10 내지 100 마이크로미터들 사이, 및 바람직하게 10 내지 50 마이크로미터들 사이 또는 20 내지 50 마이크로미터들 사이일 수 있다. 연마제 또는 그라인딩 패드는 예를 들어 기계적 그라인딩 프로세스를 수행하기 위하여 0.5 내지 15 마이크로미터들 사이의 평균 그레인 사이즈를 가진 거친 연마사를 가질 수 있다. 그 후, 화학-기계적-연마(CMP) 프로세스는 도 37에 도시된 바와 같이, 칩들(72) 중 하나의 반도체 기판(96)이 1 내지 30 마이크로미터들 사이, 및 바람직하게 2 내지 5 마이크로미터들 사이, 2 내지 10 마이크로미터들 사이, 2 내지 20 마이크로미터들 사이, 또는 3 내지 30 마이크로미터들 사이의 두께(T8)로 얇아질 때까지, 더미 기판(들)(165), 각각의 칩(72)의 반도체 기판(96)의 후면측, 및 갭들(4a 및 8a) 내의 캡슐화/갭 충전 재료(98)를 연마하기 위하여 예를 들어 0.02 내지 0.05 마이크로미터들의 평균 그레인 사이즈를 가진 실리카 같은 미세 연마제 및 슬러리 함유 화학물들과 함께 연마 패드를 예를 들어 사용함으로써 수행될 수 있다.
화학-기계적-연마(CMP) 프로세스 이후, 각각의 칩(72)의 후면측에서 반도체 기판(96)의 연마된 표면들(96s) 및 더미 기판(들)(165)의 연마된 표면(들)(165s)은 실질적으로 편평할 수 있고 캡슐화/갭 충전 재료(98)에 의해 커버되지 않을 수 있다. 연마된 표면(들)(165s)은 각각의 칩(78)의 연마된 표면(96s) 및 갭들(4a 및 8a)의 캡슐화/갭 충전 재료(98)의 연마된 표면(98s)과 실질적으로 동일 평면일 수 있다. 연마된 표면들(96s, 165s 및 98s)은 예를 들어 20 나노미터들보다 작은 마이크로-거칠기를 가질 수 있다. 실리카 같은 매우 미세한 연마제 및 비교적 약한 화학 공격을 사용하는 화학-기계적-연마(CMP) 프로세스는 거의 변형 및 스크래치들 없이 표면들(96s, 165s 및 98s)를 생성할 것이고, 이것은 화학-기계적-연마(CMP) 프로세스가 최종 연마 단계에 매우 적당하여, 깨끗한 표면들(96s, 165s 및 98s)을 생성하는 것을 의미한다. 기계적 그라인딩 프로세스 및 화학-기계적-연마(CMP) 프로세스를 사용하는 것은 각각의 칩(72)의 매우 얇은 반도체 기판(96)을 생성하기 위하여 수행될 수 있다. 부가적으로, 화학-기계적-연마(CMP) 프로세스 이후, 칩들(72)의 각각은 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께로 얇아질 수 있고, 더미 기판(들)(165)은 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T9)로 얇아질 수 있고, 그리고 갭들(4a 및 8a) 내의 캡슐화/갭 충전 재료(98)는 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T10)로 얇아질 수 있다.
도 40를 참조하여, 도 37에 도시된 구조를 형성한 후, 유전체층(88)은 표면들(96s, 165s 및 98s) 상에 형성될 수 있다. 유전체층(88)은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
유전체층(88)은 예를 들어 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성된 예를 들어 무기 층일 수 있다. 무기 층은 예를 들어 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 또는 실리콘 산화물, 실리콘 질화물, 실리콘 카본 질화물 및 실리콘 산질화물을 포함하는 층일 수 있다. 무기 층은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
대안적으로, 유전체층(88)은 예를 들어 스핀 코팅 프로세스, 분배 프로세스, 몰딩 프로세스, 또는 스크린 프린팅 프로세스를 포함하는 프로세스에 의해 형성된 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층 같은 폴리머층일 수 있다. 폴리머층은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
대안적으로, 유전체층(88)은 실리콘 산질화물의 에칭 정지 층 같은 에칭 정지 층을 포함하는 다수의 무기 층들로 구성될 수 있다. 에칭 정지 층은 추후 유전체층(88) 쪽으로 패턴들을 에칭할 때 에칭을 정지하기 위하여 사용될 것이다. 이 경우, 유전체층(88)은 예를 들어 표면들(96s, 165s 및 98s) 상의 제 1 실리콘-산화물층, 에칭 정지 층으로서 사용된, 제 1 실리콘-산화물층 상의 실리콘-산질화물 층, 및 예를 들어 실리콘-산질화물 층 상에 0.1 내지 5 마이크로미터들 사이 또는 0.3 내지 1.5 마이크로미터들 사이의 두께를 가진 제 2 실리콘-산화물층으로 구성될 수 있다.
다음, 도 41을 참조하여, 스루 비아들(164a, 164b, 164c, 164d, 및 164e)을 포함하는 다수의 스루 비아들(164v)은 칩들(72) 내 및 더미 기판(들)(165) 내에 형성되어, 다음 단계들에 의해 금속 상호접속부(1)의 도전층(56) 및 칩들(72)의 층들(114 및 106)을 노출시킨다. 첫째, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층은 스핀 코팅 프로세스 또는 래미네이션 프로세스 같은 적당한 프로세스를 사용함으로써 유전체층(88) 상에 형성된다. 다음, 1X 스테퍼를 사용하는 광 노출 프로세스 및 화학 용액을 사용한 현상 프로세스는 포토레지스트 층 내에, 유전체층(88)을 노출시키는 다수의 개구들을 형성하기 위하여 이용될 수 있다. 포토레지스트 층은 예를 들어 3 내지 50 마이크로미터들 사이의 두께를 가질 수 있다. 다음, 포토레지스트 층 내의 개구들 아래의 유전체층(88)은 이방성 플라즈마 에칭 프로세스 같은 적당한 프로세스를 사용함으로써 제거된다. 다음, 포토레지스트 층 내의 개구들 아래의 더미 기판(들)(165) 및 포토레지스트 층 내의 개구들 아래의 칩들(72)은 칩들(72) 내의 층들(106 및 114)의 미리 결정된 영역들 및 금속 상호접속부들(1) 내의 도전층(58)의 미리 결정된 영역들이 포토레지스트 층 내의 개구들에 의해 노출될 때까지 에칭 제거된다. 다음, 포토레지스트 층은 예를 들어 유기 화학물을 사용함으로써 제거된다. 따라서, 비아들(164a-164f)을 포함하는 스루 비아들(164v)은 칩들(72) 및 더미 기판(들)(165) 내에 형성되어, 금속 상호접속부(1)의 도전층(56)의 미리 결정된 영역들을 노출시키고 칩들(72)의 층들(114 및 106)의 미리 결정된 영역들을 노출시킨다. 스루 비아(164a)는 더미 기판(165) 내에 형성되고, 스루 비아들(164b 및 164c)은 칩들(72) 중 하나 내에 형성되고, 스루 비아들(164d 및 164e)은 칩들(72) 중 다른 하나 내에 형성된다.
대안적으로, 칩들(72) 내 및 더미 기판(들)(165) 내에 스루 비아들(164v)을 형성하기 위한 다른 기술은 다음 단계들에 의해 수행될 수 있다. 첫째, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층은 예를 들어 스핀 코팅 프로세스 또는 래미네이션 프로세스를 사용함으로써 유전체층(88) 상에 형성될 수 있다. 다음, 1X 스테퍼를 사용하는 광 노출 프로세스 및 화학 용액을 사용하는 현상 프로세스는 포토레지스트 층 내에, 유전체층(88)을 노출시키는 다수의 개구들을 형성하기 위하여 이용될 수 있다. 다음, 다수의 개구들은 유전체층(88) 내 및 포토레지스트 층 내의 개구들 아래에 형성되어, 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여 포토레지스트 층 내의 개구들 아래 유전체층(88)을 제거함으로써, 더미 기판(들)(165) 및 칩들(72)의 반도체 기판(96)을 노출시킨다. 다음, 포토레지스트 층은 예를 들어 유기 화학물을 사용함으로써 제거된다. 다음, 유전체층(88) 내의 개구들 아래 더미 기판(들)(165) 및 유전체층(88) 내의 개구들 아래 칩들(72)은, 칩들(72)의 층들(114 및 106)의 미리 결정된 영역들 및 금속 상호접속부들(1)의 도전층(56)의 미리 결정된 영역들이 유전체층(88) 내의 개구들에 의해 노출될 때까지 에칭 제거될 수 있다. 따라서, 스루 비아들(164a, 164b, 164c, 164d 및 164e)을 포함하는 스루 비아들(164v)은 칩들(72) 및 더미 기판(들)(165) 내에 형성되어, 금속 상호접속부(1)의 도전층(56)을 노출시키고 칩들(72)의 층들(114 및 106)을 노출시킨다. 스루 비아(164a)는 더미 기판(165) 내에 형성되고, 스루 비아들(164b 및 164c)은 칩들(72) 중 하나 내에 형성되고, 스루 비아들(164d 및 164e)은 칩들(72) 중 다른 하나 내에 형성된다. 스루 비아들(164a, 164b, 164c, 164d 또는 164e)은 예를 들어 0.5 내지 100 마이크로미터들 사이, 0.5 내지 50 마이크로미터들 사이, 0.5 내지 30 마이크로미터들 사이, 0.5 내지 20 마이크로미터들 사이, 0.5 내지 10 마이크로미터들 사이, 또는 0.5 내지 5 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이의 폭 또는 직경을 가질 수 있다.
스루 비아(164a) 같은 스루 비아들(164v) 중 하나는 유전체층(88), 더미 기판(165), 절연 또는 유전체층(66)을 통해 지나가서, 금속 상호접속부들(1) 중 하나의 도전층(56)을 노출시킨다. 스루 비아(164b) 같은 스루 비아들(164v) 중 다른 하나는 유전체층(88)을 통해, 반도체 기판(96), 유전체층들(82, 108, 104 및 100) 및 칩들(72) 중 하나의 패시베이션 층(74)을 통해, 층(116)을 통해, 절연 또는 유전체층(66)을 통해 지나가서, 금속 상호접속부들(1) 중 하나의 도전층(56)을 노출시킨다. 스루 비아(164c) 같은 스루 비아들(164v) 중 다른 하나는 유전체층(88)을 통해 및 칩들(72) 중 하나의 반도체 기판(96) 및 유전체층(100)을 통해 지나가서, 칩들(72) 중 하나의 상호접속부 층(106) 내의 상호접속 또는 금속 트레이스(55c)를 노출시킨다. 스루 비아(164d) 같은 스루 비아들(164v) 중 다른 하나는 유전체층(88)을 통해 및 칩들(72) 중 하나의 반도체 기판(96) 및 유전체층들(100, 104 및 108)을 통해 지나가서, 칩들(72) 중 하나의 패턴화된 금속 층(114) 내의 상호접속부 또는 금속 트레이스(55b)를 노출시킨다. 스루 비아(164e) 같은 스루 비아들(164v) 중 다른 하나는 유전체층(88)을 통해, 칩들(72) 중 하나의 반도체 기판(96), 유전체층들(82, 108, 104 및 100), 및 패시베이션 층(74)을 통해, 층(116)을 통해, 및 절연 또는 유전체층(66)을 통해 지나가서, 칩들(72) 중 하나의 상호접속부 층(106) 내의 상호접속 또는 금속 트레이스(55a)를 노출시키고 금속 상호접속부(1)의 도전층(56)을 노출시킨다. 층들(66, 116, 74, 82 및 108)에 의해 제공된 지지체(802)는 노출된 상호접속부 또는 금속 트레이스(55a)를 지지하기 위하여 스루 비아(164e)에 의해 노출된 상호접속 층(106) 내의 상호접속 또는 금속 트레이스(55a) 및 금속 상호접속부(1)의 도전층(56) 사이에 있다. 지지체(802)는 예를 들어 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 높이, 및 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 0.3 내지 10 마이크로미터들 사이, 0.3 내지 5 마이크로미터들 사이, 또는 0.3 내지 1 마이크로미터들 사이의 폭을 가질 수 있다. 도 42-도 44는 도 41에서 도시된 스루 비아(164e) 및 상호접속 또는 금속 트레이스(55a)를 도시하는 개략적인 상면 투시도들의 3개의 예들이다.
도 41 및 도 42에 도시된 바와 같이, 칩들(72) 중 하나의 스루 비아(164e)는 칩들(72) 중 하나의 상호접속 또는 금속 트레이스(55a)를 노출시키고 칩들(72) 중 하나 아래의 금속 상호접속부(1b)의 도전층(56)의 2개의 영역들을 노출시킨다. 상호접속 또는 금속 트레이스(55a)는 스루 비아(164e)에 의해 노출되고, 스루 비아(164e)의 측면으로부터 스루 비아(164e)의 중심을 통해 스루 비아(164e)의 반대 측으로 수평 방향으로 연장되는 라인-모양 영역을 가진다. 금속 상호접속부 층(1b)의 도전층(56) 및 상호접속 층(106) 내의 상호접속 또는 금속 트레이스(55a)의 노출된 라인-모양 영역 사이의 이전에 기술된 지지체(802)는 상호접속 또는 금속 트레이스(55a)의 노출된 라인-모양 영역 같은 라인-모양일 수 있다. 바람직하게, 스루 비아(164e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않는다.
도 41 및 도 43에 도시된 바와 같이, 칩들(72) 중 하나의 스루 비아(164e)는 칩들(72) 중 하나의 상호접속 또는 금속 트레이스(55a)를 노출시키고 칩들(72) 중 하나 아래의 금속 상호접속부(1b)의 도전층(56)의 영역을 노출시킨다. 상호접속 또는 금속 트레이스(55a)는 스루 비아(164e)에 의해 노출되고, 스루 비아(164e)의 하나의 측면으로부터 적어도 스루 비아(164e)의 중심으로 수평 방향으로 연장되지만, 스루 비아(164e)의 반대 측면에 도달하지 않는 반도 영역을 가진다; 상호접속 또는 금속 트레이스(55a)는 스루 비아(164e)에 의해 노출된 단부를 가진다. 금속 상호접속부(1b)의 도전층(56) 및 상호접속 층(106) 내의 상호접속 또는 금속 트레이스(55a)의 노출된 반도 영역 사이의 이전에 기술된 지지체(802)는 상호접속 또는 금속 트레이스(55a)의 노출된 반도 영역 같은 반도 모양일 수 있다. 바람직하게, 스루 비아(164e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않을 수 있다.
도 41 및 도 44에 도시된 바와 같이, 칩들(72) 중 하나의 스루 비아(164e)는 칩들(72) 중 하나의 상호접속 또는 금속 트레이스(55a)를 노출시키고 칩들(72) 중 하나 아래의 금속 상호접속부(1b)의 도전층(56)의 영역을 노출시킨다. 상호접속 또는 금속 트레이스(55a)는 스루 비아(164e)에 의해 노출되고, 스루 비아(164e)의 하나의 측면으로부터 적어도 스루 비아(164e)의 중심으로 수평 방향으로 연장되지만, 스루 비아(164e)의 반대 측면에 도달하지 않는 반도 영역을 가진다; 상호접속 또는 금속 트레이스(55a)는 스루 비아(164e)에 노출된 원형 단부를 가진다. 금속 상호접속부(1b)의 도전층(56) 및 상호접속 층(106) 내의 상호접속 또는 금속 트레이스(55a)의 노출된 반도 영역 사이의 이전에 기술된 지지체(802)는 상호접속 또는 금속 트레이스(55a)의 노출된 반도 영역 같은 반도 모양일 수 있다. 바람직하게, 스루 비아(164e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않을 수 있다.
도 42a는 도 41에 도시된 스루 비아(164e) 및 상호접속 또는 금속 트레이스(55a)를 도시하는 개략적인 상면 투시도의 예이다. 이 경우, 스루 비아(164e)는 타원-모양일 수 있지만 이것으로 제한되지 않을 수 있고 예를 들어 1 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 3 내지 10 마이크로미터들 사이의 폭(W3)을 가진다. 칩들(72) 중 하나의 타원-모양 스루 비아(164e)는 칩들(72) 중 하나의 상호접속 또는 금속 트레이스(55a)를 노출시키고 칩들(72) 중 하나 아래의 금속 상호접속부(1b)의 도전층(56)의 2개의 영역들을 노출시킨다. 상호접속 또는 금속 트레이스(55a)는 타원-모양 스루 비아(164e)에 의해 노출되고, 타원-모양 스루 비아(164e) 측로부터 타원-모양 스루 비아(164e)의 중심을 통해 타원-모양 스루 비아(164e)의 반대 측면으로 수평 방향으로 연장되는 라인-모양 영역을 가진다. 금속 상호접속부(1b)의 도전층(56) 및 상호접속 층(106) 내의 상호접속 또는 금속 트레이스(55a)의 노출된 라인-모양 영역 사이의 이전에 기술된 지지체(802)는 상호접속 또는 금속 트레이스(55a)의 노출된 라인-모양 영역 같은 라인-모양일 수 있다. 타원-모양 스루 비아(164e)에 의해 노출된 상호접속 또는 금속 트레이스(55a)는 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 0.3 내지 20 마이크로미터들 사이, 0.3 내지 10 마이크로미터들 사이, 0.3 내지 5 마이크로미터들 사이, 또는 0.3 내지 1 마이크로미터들 사이의 폭(W4)을 가진다. 타원-모양 스루 비아(164e)의 장축의 종점 및 다른 반대 에지보다 종점에 더 가까운, 타원-모양 스루 비아(164e)에 의해 노출된 상호접속 또는 금속 트레이스(55a)의 에지 사이의 수평 거리(S1)는 예를 들어 1 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 3 내지 1 마이크로미터들 사이일 수 있다.
다음, 도 45를 참조하여, 유전체층(90)은 유전체층(90)의 상부 표면상, 스루 비아들(164v)(스루 비아들(164a, 164b 및 164e) 같은)에 의해 노출된, 금속 상호접속부들(1)의 도전층(56) 상, 스루 비아들(164v)(스루 비아들(164c, 164d 및 164e) 같은)에 의해 노출된, 칩들(72)의 층들(106 및 114) 상, 및 스루 비아들(164v)의 측벽들 상에 형성된다.
유전체층(90)은 절연 재료로 구성될 수 있다. 예를 들어, 유전체층(90)은 예를 들어 20 나노미터들 내지 1 마이크로미터 사이의 두께를 가진 무기 층일 수 있고, 무기 층은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 카바이드(SiOC 같은)의 층일 수 있다. 대안적으로, 유전체층(90)은 예를 들어 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 폴리머층일 수 있고, 폴리머층은 폴리이미드, 벤조사이클로부테인(BCB), 폴리-페닐렌 산화물(PPO), 또는 폴리벤조옥사졸(PBO)의 층일 수 있다.
다음, 도 46을 참조하여, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층(162)은 예를 들어 스핀 코팅 프로세스 또는 래미네이션 프로세스를 사용함으로써 유전체층(90) 상에 형성될 수 있다. 다음, 1X 스테퍼를 사용한 광 노출 프로세스 및 웨팅 화학물을 사용한 현상 프로세스는 유전체층(90)을 노출시키는, 포토레지스트 층(162) 내의 다수의 개구들(162a)을 형성하기 위하여 이용될 수 있다. 포토레지스트 층(162)은 예를 들어 0.5 내지 30 마이크로미터들 사이의 두께를 가질 수 있다.
다음, 도 47을 참조하여, 층들(56, 106 및 114) 상 및 개구들(162a) 아래 유전체층(88)의 상부 표면상에 형성된 유전체층(90)은 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여 개구들(162a) 아래 유전체층(90)을 에칭함으로써 제거될 수 있다. 스루 비아들(164v)의 바닥부들에 있고, 개구들(162a) 아래 유전체층(88)의 상부 표면상, 및 지지체(802) 위 상호접속 또는 금속 트레이스(55a)의 상부 표면상의 유전체층(90)은 에칭 제거될 수 있다. 따라서, 스루 비아들(164v)의 바닥부들에 있는 층들(56, 106 및 114), 개구들(162a) 아래의 유전체층(88)의 상부 표면, 및 지지체(802) 위 상호접속 또는 금속 트레이스(55a)는 개구들(162a)에 의해 노출되고, 유전체층(90)은 소위 스루 비아들(164v) 내의 측벽 유전체층들로 지칭되는 스루 비아들(164v)의 측벽들 상에 남아있는다. 측벽 유전체층들(90)은 칩들(72) 내의 스루 비아들(164v)의 측벽들 상 또는 더미 기판(들)(165) 내에 형성되고 칩들(72)의 반도체 기판들(96) 또는 더미 기판(들)(165)에 의해 둘러싸인다.
다음, 도 48를 참조하여, 다수의 트렌치들(88t), 다마신 개구들은 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여, 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 깊이(D6)로 개구들(162a) 아래 측벽 유전체층들(90) 및 유전체층(88)을 에칭함으로써 유전체층(88) 내에 형성된다. 바람직하게, 유전체층(88) 및 측벽 유전체층들(90)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물와 동일한 재료를 가진다. 에칭 프로세스 후, 트렌치들(88t) 아래의 유전체층(88)은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.3 내지 5 마이크로미터들 사이, 0.5 내지 2 마이크로미터들 사이, 0.1 내지 3 마이크로미터들 사이, 또는 0.2 내지 1.5 마이크로미터들 사이의 나머지 두께(T13)를 가진다.
대안적으로, 에칭-정지 기술은 유전체층(88) 내의 트렌치들(88t)을 형성하는 프로세스에 적용될 수 있다. 이 경우, 유전체층(88)은 예를 들어 표면들(96s, 165s 및 98s) 상에 제 1 실리콘-산화물층, 에칭 정지 층으로서 사용된, 제 1 실리콘-산화물층 상의 실리콘-산질화물 층, 및 실리콘-산질화물 층 상의 제 2 실리콘-산화물층을 포함하는 이전에 기술된 무기 층들로 구성된다. 트렌치들(88t)은, 유전체층(88)의 실리콘-산질화물 층이 개구들(162a)에 의해 노출될 때까지 개구들(162a) 아래 유전체층(88)의 제 2 실리콘-산화물층 및 개구들(162a) 아래의 측벽 유전체층들(90)을 에칭함으로써 유전체층(88) 내에 형성될 수 있다. 따라서, 트렌치들(88t)은 유전체층(88)의 제 2 실리콘-산화물층 내에 형성되고, 실리콘-산질화물 층 및 제 1 실리콘-산화물층으로 이루어진, 트렌치들(88t) 아래의 나머지 유전체층(88)은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.3 내지 5 마이크로미터들 사이, 0.5 내지 2 마이크로미터들 사이, 0.1 내지 3 마이크로미터들 사이, 또는 0.2 내지 1.5 마이크로미터들 사이의 두께(T13)를 가진다.
다음, 도 49을 참조하여, 포토레지스트 층(162)은 예를 들어 유기 화학물을 사용함으로써 제거된다. 유전체층(88) 내에 형성된 트렌치들(88t)은 인터-칩 상호접속부들 및 그 내부에 형성된 인트라-칩 상호접속부들을 가진 공간들을 제공하기 위하여 사용된다. 칩들(72) 내의 스루 비아들(164v)(스루 비아들(164b, 164c, 164d 및 164e 같은)의 측벽들 상에 형성된 측벽 유전체층들(90)은 구리, 나트룸 또는 습기 같은 전이 금속들이 칩들(72)의 IC 디바이스들 내로 침투하는 것을 방지할 수 있다. 도 50은 본 발명의 실시예에 따라 도 49에서 도시된 스루 비아들(164v), 트렌치들(88t) 및 측벽 유전체층들(90)을 도시하는 개략적인 상면 투시도이고, 도 49은 도 50에 도시된 라인(H-H)을 따라 잘려진 횡단면도이다.
다음, 도 51를 참조하여, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 접착/배리어 층(92)은 스루 비아들(164v)에 의해 노출된 층들(56, 106 및 114) 상, 트렌치들(88t)의 측벽들 및 바닥부들 상, 유전체층(90) 상, 및 지지체(802) 상에 있는 상호접속 또는 금속 트레이스(55a) 상에 형성될 수 있다. 접착/배리어 층(92)은 스퍼터링 프로세스 또는 증발 프로세스 같은 물리 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD) 같은 다른 박막 증착 프로세스들에 의해 형성될 수 있다. 다음 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 시드층(94)은 스퍼터링 프로세스 또는 증발 프로세스 같은 물리 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD) 같은 다른 박막 증착 프로세스들에 의해 접착/배리어 층(92) 상에 형성될 수 있다. 다음, 예를 들어 0.5 내지 20 마이크로미터들 사이 또는 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 도전층(86)은 예를 들어 전기 도금 프로세스를 사용함으로써 시드층(94) 상에 형성될 수 있다.
접착/배리어 층(92)은 예를 들어 1 나노미터 내지 0.5 마이크로미터 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨, 탄탈륨 질화물, 니켈, 또는 니켈 바나듐의 층을 포함할 수 있거나 상기 층일 수 있다. 시드층(54)은 예를 들어 10 나노미터들 내지 0.8 마이크로미터들 사이 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리, 티타늄-구리 합금, 니켈, 금, 또는 은의 층을 포함할 수 있거나 상기 층일 수 있다. 도전층(86)은 예를 들어 0.5 내지 20 마이크로미터들 사이 또는 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 구리, 금, 또는 은의 전기 도금된 금속 층을 포함하거나 상기 층일 수 있다.
다음, 도 52을 참조하여, 화학-기계적-연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 그라인딩 프로세스, 또는 기계적 연마과 화학 에칭을 포함하는 프로세스 같은 그라인딩 또는 연마 프로세스를 사용함으로써, 트렌치들(88t) 외측의 층들(92, 94 및 86)은 제거되고, 유전체층(88)의 상부 표면상 유전체층(90)은 제거될 수 있다. 따라서, 유전체층(88)은 트렌치들(88t) 내 도전층(86)의 연삭된 또는 연마된 표면(86s)과 실질적으로 동일한 평면일 수 있는 노출된 상부 표면(88s)을 가지며, 표면들(86s 및 88s)은 실질적으로 편평할 수 있다. 유전체층(88)은 예를 들어 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이 또는 2 내지 5 마이크로미터들 사이의 노출된 상부 표면(88s) 및 표면(96s 또는 165s) 사이의 두께(T14)를 가진다. 접착/배리어 층(92) 및 시드층(94)은 트렌치들(88t)의 도전층(86)의 측벽들 및 바닥부에 있고, 트렌치들(88t) 내 도전층(86)의 측벽들 및 바닥부는 접착/배리어 층(92) 및 시드층(94)에 의해 커버된다.
제 1 대안에서, 트렌치들(88t) 외측의 층들(92, 94 및 86)을 제거하는 단계 및 유전체층(88)의 상부 표면상 유전체층(90)을 제거하는 단계 후, 접착/배리어 층(92)은 트렌치들(88t)의 측벽들 및 바닥부들 상, 스루 비아들(164v)의 바닥부들에 있는 층들(56, 106 및 114) 상, 측벽 유전체층들(90) 상, 및 지지체(802) 상에 있는 상호접속 또는 금속 트레이스(55a) 상에, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 티타늄, 티타늄-텅스텐 합금, 또는 티타늄 질화물의 단일 층 같은 티타늄-함유 층일 수 있다. 시드층(94)은 티타늄-함유 층 상에, 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리 또는 티타늄-구리 합금의 단일 층일 수 있다. 도전층(86)은 트렌치들(88t), 및 스루 비아들(164v) 내의 구리 또는 티타늄-구리 합금의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(88t) 내의 전기 도금된 구리층은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
제 2 대안에서, 트렌치들(88t) 외측의 층들(92, 94 및 86)을 제거하는 단계 및 유전체층(88)의 상부 표면상 유전체층(90)을 제거하는 단계 후, 접착/배리어 층(92)은 트렌치들(88t)의 측벽들 및 바닥부들 상, 스루 비아들(164v)의 바닥부들에 있는 층들(56, 106 및 114) 상, 측벽 유전체층들(90) 상, 및 지지체(802) 상에 있는 상호접속 또는 금속 트레이스(55a) 상에, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 티타늄 또는 티타늄 질화물의 단일 층 같은 티타늄-함유 층일 수 있다. 시드층(94)은 티타늄-함유 층 상에, 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리 또는 티타늄-구리 합금의 단일 층일 수 있다. 도전층(86)은 트렌치들(88t), 및 스루 비아들(164v) 내의 구리 또는 티타늄-구리 합금의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(88t) 내의 전기 도금된 구리층은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
제 3 대안에서, 트렌치들(88t) 외측의 층들(92, 94 및 86)을 제거하는 단계 및 유전체층(88)의 상부 표면상 유전체층(90)을 제거하는 단계 후, 접착/배리어 층(92)은 트렌치들(88t)의 측벽들 및 바닥부들 상, 스루 비아들(164v)의 바닥부들에 있는 층들(56, 106 및 114) 상, 측벽 유전체층들(90) 상, 및 지지체(802) 상에 있는 상호접속 또는 금속 트레이스(55a) 상에, 1 나노미터 내지 0.5 마이크로미터들 사이, 및 바람직하게 0.1 내지 0.2 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 크롬의 단일 층 같은 크롬-함유 층일 수 있다. 시드층(94)은 크롬-함유 층 상에, 10 나노미터들 내지 0.8 마이크로미터들 사이, 및 바람직하게 80 나노미터들 내지 0.15 마이크로미터들 사이 같은 1 마이크로미터보다 작은 두께를 가진 구리 또는 티타늄-구리 합금의 단일 층일 수 있다. 도전층(96)은 트렌치들(88t), 및 스루 비아들(164v) 내의 구리 또는 티타늄-구리 합금의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(88t) 내의 전기 도금된 구리층은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 0.5 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
트렌치들(88t) 외측의 층들(92, 94 및 86)을 제거하는 단계 및 유전체층(88)의 상부 표면상 유전체층(90)을 제거하는 단계 이후, 트렌치들(88t) 내의 층들(92, 94 및 86)은 트렌치들(88t) 내에 금속 상호접속부들(2a 및 2b)을 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(2)을 구성한다. 스루 비아들(164v) 내의 층들(92, 94 및 86)은 각각 도 49에 도시된 바와 같이 스루 비아들(164a, 164b, 164c, 164d 및 164e) 내에 금속 플러그들(또는 금속 비아들)(6a, 6b, 6c, 6d 및 6e)을 포함하는, 스루 비아들(164v) 내의 다수의 금속 플러그들(또는 금속 비아들)(6p)을 구성한다. 칩들(72) 내 및 더미 기판(들)(165)의 금속 플러그들(6p)의 각각은 스루 비아들(164v) 내의 측벽 유전체층들(90) 중 하나에 의해 둘러싸인다. 금속 플러그(6a)는 더미 기판(165) 내에 형성되고, 금속 플러그들(6b 및 6c)은 칩들(72) 중 하나 내에 형성되고, 그리고 금속 플러그들(6d 및 6e)는 칩들(72) 중 다른 하나 내에 형성된다. 칩들(72) 내 및 더미 기판(들)(165) 내에 형성된 이들 금속 플러그들(6p)은 칩들(72) 내의 반도체 디바이스들(165) 및 금속 상호접속부들(2)을 접속시킬 수 있고 금속 상호접속부들(1 및 2)에 접속한다. 지지체(802) 및 상호접속 층(106) 내에 있고, 지지체(802) 상의 상호접속 또는 금속 트레이스(55a)는 상호접속 층(106)의 상부 표면이 배치된 수평 레벨보다 낮은 금속 플러그(69)의 두 부분들 사이에 있을 수 있다. 트렌치들(88t) 내의 2a 및 2b 같은 금속 상호접속부들(2)은 예를 들어 0.1 내지 5 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
예를 들어, 금속 플러그(6a) 같은 금속 플러그들(6p) 중 하나는 더미 기판(165) 내에 형성되고 스루 비아들(164v)(스루 비아(164a) 같은) 중 하나의 바닥부에 있는, 금속 상호접속부(1b) 같은 금속 상호접속부들(1) 중 하나의 도전층(56)의 콘택 포인트 상에 형성된다. 금속 플러그(6e) 같은 금속 플러그들(6p) 중 다른 하나는 칩들(72) 중 하나 내에 형성될 수 있고, 금속 플러그들(6p)(금속 플러그(6e) 같은) 중 다른 하나의 2개의 하부 좌측 및 우측 부분들 사이에 있는 지지체(지지체(802) 같은) 위 상호 접속 또는 금속 트레이스(55a)의 콘택 포인트 상에 형성될 수 있고, 그리고 스루 비아들(164v)(스루 비아(164e) 같은) 중 다른 하나의 바닥부에서 금속 상호접속부(1b) 같은 금속 상호접속부들(1) 중 하나 내의 도전층(56)의 다른 콘택 포인트 상에 형성될 수 있다. 금속 플러그(6d) 같은 금속 플러그들(6p) 중 다른 하나는 칩들(72) 중 하나 내에 형성될 수 있고 스루 비아들(164v)(스루 비아(164d) 같은) 중 다른 하나의 바닥부에서, 칩들(72) 중 하나의 상호접속 또는 금속 트레이스(55b)의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(6b) 같은 금속 플러그들(6p) 중 다른 하나는 칩들(72) 중 다른 하나 내에 형성될 수 있고 스루 비아들(164v)(스루 비아(164b) 같은) 중 다른 하나의 바닥부에 있는, 금속 상호접속부(1a) 같은 금속 상호접속부들(1) 중 다른 하나 내의 도전층(56)의 다른 콘택 포인트 상에 형성될 수 있다. 금속 플러그(6c) 같은 금속 플러그들(6p) 중 다른 하나는 칩들(72) 중 다른 하나 내에 형성될 수 있고 스루 비아들(164v)(스루 비아(164c) 같은) 중 다른 하나의 바닥부에서, 칩들(72) 중 다른 하나의 상호접속 또는 금속 트레이스(55c)의 콘택 포인트 상에 형성될 수 있다.
금속 상호접속부(2a)는 더미 기판(들)(165) 위, 다수의 칩들(72) 위, 및 다수의 칩들(72)의 다수의 에지들에 걸쳐 형성될 수 있다. 금속 상호접속부(2a)는 스루 비아(164b)의 바닥부에 있는, 칩들(72) 중 하나 내의 금속 플러그(6b)를 통하여 금속 상호접속부(1a)의 콘택 포인트에 접속될 수 있고, 스루 비아(164c)의 바닥부에 있는, 칩들(72) 중 하나 내의 금속 플러그(6c)를 통하여 칩들(72) 중 하나 내의 상호접속 또는 금속 트레이스(55c)의 콘택 포인트에 접속될 수 있고, 그리고 스루 비아(164d)의 바닥부에 있는, 칩들(72) 중 다른 하나 내의 금속 플러그(6d)를 통항 칩들(72) 중 다른 하나 내의 상호접속 또는 금속 트레이스(55b)의 콘택 포인트에 접속될 수 있다. 스루 비아들(164b, 164c 및 164d)의 바닥부에 있는 이들 콘택 포인트들은 금속 상호접속부(2a)를 통하여 서로 접속될 수 있다.
금속 상호접속부(2b)는 다수의 칩들(72) 내의 다수의 반도체 디바이스들(102)을 접속하기 위하여 다수의 칩들(72) 위에 형성될 수 있다. 금속 상호접속부(2b)는 스루 비아(164e)의 바닥부에 있는, 칩들(72) 중 하나 내의 금속 플러그(6e)를 통하여 금속 상호접속부(1b)의 콘택 포인트에 접속될 수 있고, 칩들(72) 중 하나 내의 금속 플러그(55a) 및 금속 플러그(6e)를 통하여 칩들(72) 중 하나 내의 반도체 디바이스들(102) 중 하나 이상에 접속될 수 있고, 그리고 스루 비아들(164v) 중 다른 하나의 바닥부에 있는, 칩들(72) 중 다른 하나 내의 금속 플러그들(6p) 중 다른 하나를 통하여 칩들(72) 중 다른 하나 내의 상호접속 또는 금속 트레이스(55a, 55b 또는 55c)의 콘택 포인트에 접속될 수 있다.
따라서, 칩들(72) 중 하나 내의 반도체 디바이스들(102) 중 하나는 2a 또는 2b 같은 금속 상호접속부들(2) 중 하나를 통하여 칩들(72) 중 하나 또는 칩들(72) 중 다른 하나 내의 반도체 디바이스들(102) 중 다른 하나에 접속될 수 있고, 그리고 스루 비아들(164v)(스루 비아(164a, 164b 또는 164e 같은) 중 하나의 바닥부에서, 금속 상호접속부들(2) 중 하나를 통하여 1a 또는 1b 같은 금속 상호접속부들(1) 중 하나의 도전층(56)의 콘택 포인트에 접속될 수 있다. 금속 상호접속부들(2)의 각각은 신호 트레이스, 비트 라인, 클럭 버스, 파워 플레인, 파워 버스, 파워 트레이스, 그라운드 플레인, 그라운드 버스, 또는 그라운드 트레이스일 수 있다.
대안적으로, 엘리먼트(72)는 칩을 가리킬 수 있을 뿐 아니라, 웨이퍼를 가리킬 수 있다. 엘리먼트(72)가 웨이퍼일 때, 캐리어(11)는 다른 웨이퍼일 수 있다. 이에 따라, 본 발명에 도시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 이용될 수 있다.
도 53을 참조하여, 도 52에 도시된 구조를 형성한 후, 절연 또는 유전체층(120)은 접착/배리어 층(92)의 연삭된 또는 연마된 표면(92s) 상, 시드층(94)의 연삭된 또는 연마된 표면(94s) 상, 도전층(86)의 연삭된 또는 연마된 표면(86s) 상, 및 유전체층(88)의 노출된 상부 표면(88s) 상에 형성될 수 있다. 절연 또는 유전체층(120)은 예를 들어 0.05 내지 20 마이크로미터들 사이, 및 바람직하게 0.05 내지 5 마이크로미터들 사이, 0.05 내지 3 마이크로미터들 사이, 0.05 내지 1 마이크로미터들 사이, 또는 0.05 내지 0.5 마이크로미터들 사이의 두께를 가질 수 있다.
절연 또는 유전체층(120)은 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성된, 예를 들어 0.05 내지 20 마이크로미터들 사이, 및 바람직하게 0.05 내지 5 마이크로미터들 사이, 0.05 내지 3 마이크로미터들 사이, 0.05 내지 1 마이크로미터들 사이, 또는 0.05 내지 0.5 마이크로미터들 사이의 두께를 가진 예를 들어 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 산탄화물(SiOC 같은)의 층을 포함할 수 있거나 상기 층일 수 있다.
대안적으로, 절연 또는 유전체층(120)은 예를 들어 스핀 코팅 프로세스 및 커팅 프로세스에 의해 형성된, 예를 들어 0.05 내지 20 마이크로미터들 사이, 및 바람직하게 0.05 내지 5 마이크로미터들 사이, 0.05 내지 3 마이크로미터들 사이, 0.05 내지 1 마이크로미터들 사이, 또는 0.05 내지 0.5 마이크로미터들 사이의 두께를 가진 폴리머층을 포함할 수 있거나 상기 층일 수 있다. 폴리머층은 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO) 또는 에폭시의 층일 수 있다.
다음, 도 54을 참조하여, 더미 기판(158)은 예를 들어 다음 단계들에 의해 절연 또는 유전체층(120) 위에 부착될 수 있다. 첫째, 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 10 내지 30 마이크로미터들 사이의 두께를 가진 글루층(140)은 예를 들어 스핀 코팅 프로세스, 래미네이션 프로세스, 스프레잉 프로세스, 분배 프로세스, 또는 스크린 프린팅 프로세스를 사용함으로써 절연 또는 유전체층(120)의 상부 표면상 또는 더미 기판(158)의 바닥부 표면상에 형성될 수 있다. 다음, 글루층(140)은 선택적으로 사전-경화되거나 베이킹될 수 있다. 다음, 더미 기판(158)은 절연 또는 유전체층(120) 및 더미 기판(158) 사이에 글루층(140)을 가진 절연 또는 유전체층(120) 위에 배치될 수 있다. 다음, 글루층(140)은 글루층(140) 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 사이의 온도로 다시 경화될 수 있다. 따라서, 더미 기판(158)은 글루층(140)을 사용하여 절연 또는 유전체층(120)과 결합될 수 있다. 글루층(140)은 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 10 내지 30 마이크로미터들 사이의 두께를 가진 에폭시, 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 또는 실로산의 층 같은 폴리머층일 수 있다.
대안적으로, 글루층(140)은 절연 또는 유전체층(120) 상에 형성될 수 있는 실리콘 산화물 같은 무기 절연층으로 대체될 수 있다. 이 경우, 더미 기판(158)은 예를 들어 더미 기판(158)의 실리콘 산화물 같은 무기 절연층을 실리콘 산화물 같은 무기 절연층(140) 위에 본딩함으로써 절연 또는 유전체층(120)과 결합될 수 있다. 더미 기판(158)의 실리콘-산화물층은 실리콘-산화물층(140)에 콘택한다.
더미 기판(158)은 원형 웨이퍼, 더미 실리콘 웨이퍼, 직사각형 패널, 또는 폴리실리콘, 유리, 실리콘 또는 세라믹의 기판일 수 있다. 더미 기판(158)은 다음 프로세스들에서 언급되는 바와 같이 그라운딩 또는 연마되기 전에, 예를 들어 100 내지 1,500 마이크로미터들 사이, 및 바람직하게 200 내지 500 마이크로미터들 사이 또는 100 내지 300 마이크로미터들 사이 같은 100 마이크로미터들보다 큰 두께를 가질 수 있다.
일 실시예에서, 더미 기판(158)이 절연 또는 유전체층(120)과 결합되기 전에 더미 기판(158) 내에서 또는 더미 기판(158)의 상부 또는 바닥부 표면상에서 수행되는 회로들이 없다. 더미 기판(158)은 캐리어(11)의 상부 표면과 실질적으로 동일한 프로파일을 가진 상부 표면을 가질 수 있다.
다음, 도 55를 참조하여, 다수의 개구들(158a)은 예를 들어, 도 29 및 도 31의 이전 예시로서 참조될 수 잇는 포토리소그래피 프로세스 및 에칭 프로세스를 포함하는 프로세스에 의해 글루층(140)을 노출시키는, 더미 기판(158) 내에 형성된다. 대안적으로, 글루층(140)이 실리콘-산화물층으로 대체되고 더미 기판(158)이 실리콘-산화물층(140)과 본딩된 실리콘-산화물층을 가질 때, 개구들(158a)은 예를 들어 도 29 및 도 31의 이전 예시로서 참조될 수 있는 포토리소그래피 및 에칭 프로세스를 포함하는 프로세스에 의해 더미 기판(158)의 실리콘-산화물층을 노출시키는, 더미 기판(158) 내에 형성된다. 도 56는 도 55에 도시되는 바와 같은 개구들(158a)을 가진 더미 기판(158)의 개략적인 상면도를 도시하고, 도 55는 도 56에 도시된 라인 I-I를 따라 잘려진 횡단면도일 수 있다.
대안적으로, 실리콘 산화물 또는 실리콘 질화물 같은 하드 마스크(도시되지 않음)는 예를 들어 다음 단계들에 의해 도 55에 도시된 더미 기판(158) 상에 형성될 수 있다. 첫째, 실리콘 산화물 또는 실리콘 질화물의 하드 마스크는 도 54에 도시된 더미 기판(158) 상에 형성될 수 있다. 다음, 포토레지스트 층은 예를 들어 스핀 코팅 프로세스, 스크린 프린팅 프로세스, 또는 래미네이션 프로세스를 사용함으로써 하드 마스크 상에 형성될 수 있다. 다음, 광 노출 프로세스 및 현상 프로세스는 하드 마스크의 다수의 영역들을 노출시키는, 포토레지스트 층(166) 내에 다수의 개구들을 형성하기 위하여 이용될 수 있다. 다음, 다수의 개구들은 예를 들어 웨팅 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(158)의 다수의 영역들을 노출시키는 포토레지스트 층 내의 개구들 아래 하드 마스크 내에 형성된다. 다음, 패턴화된 포토레지스트 층은 예를 들어 유기 화학물을 사용하여 제거된다. 다음, 다수의 개구들(158a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 글루층(140)을 노출시키는, 하드 마스크 내의 개구들 아래 및 더미 기판(158) 내에 형성된다. 대안적으로, 글루층(140)이 실리콘-산화물층으로 대체되고 더미 기판(158)이 실리콘-산화물층(140)과 본딩되는 실리콘-산화물층을 가질 때, 개구들(158a)은 예를 들어 화학 에칭 프로세스 또는 플라즈마 에칭 프로세스를 사용함으로써, 더미 기판(158)의 실리콘-산화물층을 노출시키는, 하드 마스크 내의 개구들 아래 및 더미 기판(158) 내에 형성된다. 하드 마스크는 다음 그라인딩 또는 연마 프로세스에 의해 제거될 것이다.
다음, 도 57을 참조하여, 다수의 칩들(118)은 더미 기판(158) 내의 개구들(158a) 내 및 절연 또는 유전체층(120) 위에 장착될 수 있고, 칩들(118)은 칩들(118)의 바닥부 및 칩들(118)의 상부들의 후면측들에 액티브 측들을 가진다. 하나의 경우에서, 칩들(118) 중 하나는 칩들(118) 중 다른 하나와 상이한 회로 설계들을 가질 수 있다. 또한, 다른 경우에서, 칩들(118) 중 하나는 칩들(118) 중 다른 하나와 동일한 회로 설계들을 가질 수 있다. 대안적으로, 칩들(118) 중 하나는 칩들(118) 중 다른 하나와 상이한 영역(상부 표면) 또는 사이즈를 가질 수 있다. 또한, 다른 경우에서, 칩들(118) 중 하나는 칩들(118) 중 다른 하나와 동일한 영역(상부 표면) 또는 사이즈를 가질 수 있다. 도 58은 더미 기판(158) 내의 개구들(158a) 내에 장착된 칩들(118)을 도시하는 개략적인 상면도의 예이고, 도 57은 도 58의 개략적인 상면도에 도시된 라인 J-J를 따라 잘려진 횡단면도이다.
절연 또는 유전체층(120) 위 및 개구들(158a) 내에 칩들(118)을 장착하는 것은 예를 들어 칩들(118)의 액티브 측들 상 또는 글루층(140) 상에 글루 재료(도시되지 않음)를 우선 형성하고, 그 다음 글루층(140)과 콘택팅하는 글루 재료를 가진 글루층(140) 위에 및 개구들(158a) 내에 칩들(118)을 배치하고, 그 다음 글루 재료 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 도 사이의 온도로 글루 재료를 경화시킴으로써 수행될 수 있다. 따라서, 칩들(118)은 글루 재료를 사용하여 글루층(140)과 결합될 수 있다.
칩들(118)의 각각은 반도체 기판(124), 상기 반도체 기판(124) 내 및/또는 상에 다수의 반도체 디바이스들(13), 상기 반도체 기판(124) 아래의 패시베이션 층(21), 상기 반도체 기판(124) 및 상기 패시베이션 층(21) 사이의 다수의 유전체층들(78, 28, 38 및 40), 상기 반도체 기판(124) 및 상기 패시베이션 층(21) 사이의 패턴화된 금속 층(19), 상기 반도체 기판(124) 및 상기 패시베이션 층(21) 사이의 상호접속 층(17), 상기 유전체층(28) 내의 다수의 비아 플러그들(19a), 및 상기 유전체층(140) 내의 다수의 비아 플러그들(17a)을 포함할 수 있다. 반도체 기판(124)은 각각의 칩(118)의 후면측에 있고, 반도체 디바이스들(13), 패시베이션 층(21), 패턴화된 금속 층(19), 상호접속 층(17), 유전체층들(72, 28, 38 및 40), 및 비아 플러그들(17a 및 19a)은 각각의 칩(118)의 액티브 측에 있다.
반도체 기판(24)은 실리콘 기판, 실리콘-게르마늄(SiGe) 기판, 또는 갈륨-비소(GaAs) 기판 같은 적당한 기판일 수 있다. 다음 프로세스들에서 언급되는 바와 같이 얇아지기 이전에 반도체 기판(124)은 예를 들어 100 내지 500 마이크로미터들 사이, 및 바람직하게 150 내지 250 마이크로미터들 또는 100 내지 300 마이크로미터들 사이 같은 100 마이크로미터들보다 큰 두께를 가질 수 있다.
반도체 디바이스들(13)의 각각은 P-채널 금속-산화물-반도체(PMOS) 트랜지스터, N-채널 금속-산화물-반도체(NMOS) 트랜지스터, 이중-확산 금속-산화물-반도체(DMOS) 트랜지스터 또는 바이폴라 트랜지스터일 수 있다. 반도체 디바이스들(36)의 각각은 NOR 게이트, NAND 게이트, AND 게이트, OR 게이트, 정적-랜덤-액세스-메모리(SRAM) 셀, 동적-랜덤-액세스-메모리(DRAM) 셀, 플래시 메모리 셀, 비-휘발성 메모리 셀, 소거 가능 프로그램가능 판독-전용 메모리(EPROM) 셀, 판독-전용 메모리(ROM) 셀, 자기-랜덤-액세스-메모리(MRAM) 셀, 감지 증폭기, 인버터, 연산 증폭기, 가산기, 멀티플렉서, 디플렉서, 곱셈기, 아날로그-대 디지털(A/D) 컨버터, 디지털-대-아날로그(D/A) 컨버터, 아날로그 회로, 상보-금속-산화물-반도체(CMOS) 센서, 또는 전하 결합 디바이스(CCD)를 위해 제공될 수 있다.
패시베이션 층(21)은 글루층(140)에 부착된 바닥부 표면을 가진 무기 유전체층을 포함하거나 상기 층일 수 있고, 무기 유전체층은 예를 들어 0.3 내지 1.5 마이크로미터들 사이의 두께를 가진 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은) 또는 실리콘 산질화물(SiON 같은)의 층일 수 있다. 대안적으로, 칩들(118)의 각각은 패시베이션 층(121)의 무기 유전체층의 바닥부 표면 아래 및 상에서 예를 들어 3 내지 20 마이크로미터들 사이, 및 바람직하게 5 내지 12 마이크로미터들 사이 같은 3 마이크로미터들보다 큰 두께를 가진, 폴리이미드, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO), 에폭시, 또는 실로산 층 같은 유기 폴리머층을 더 포함할 수 있다. 이 경우, 유기 폴리머층은 글루층(140)에 부착된 바닥부 표면을 가진다. 유기 폴리머층은 패시베이션 층(21)의 무기 유전체층의 바닥부 표면에 콘택팅하는 상부 표면을 가진다.
대안적으로, 예를 들어 0.5 내지 100 마이크로미터들, 및 바람직하게 20 내지 88 마이크로미터들 사이의 폭을 각각 가진 다수의 개구들(도시되지 않음)은 패시베이션 층(21) 내에 형성될 수 있고 패턴화된 금속 층(19)의 다수의 콘택 포인트들을 노출시킨다.
유전체층(78)은 패시베이션 층(21) 및 유전체층(28) 사이에 있을 수 있다. 유전체층(28)은 유전체층들(78 및 38) 사이 및 층들(17 및 19) 사이에 있을 수 있다. 유전체층(38)은 유전체층들(40 및 28) 사이에 있을 수 있다. 유전체층들(78, 28 및 38)의 각각은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 실리콘 산탄화물(SiOC 같은), 또는 1.8 내지 3 사이의 유전체 상수를 가진 낮은-k 재료(플루오르화된 실리케이트 유리(FSG) 또는 블랙-다이아몬드 같은)를 포함할 수 있다. 유전체층들(78, 28 및 38)의 각각은 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이, 및 바람직하게 50 나노미터들 내지 1 마이크로미터 사이의 두께를 가질 수 있다.
유전체층(38) 및 반도체 기판(124) 사이 및 상호접속 층(17) 및 반도체 기판(124) 사이의 유전체층(40)은 포스포로스 실리케이트 유리(PSG), 보로포스포-실리케이트 유리(BPSG), 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 1.8 내지 3 사이의 유전체 상수를 가진 낮은-k 재료(플루오르화된 실리케이트 유리(FSG) 또는 블랙-다이아몬드 같은)의 층일 수 있거나 상기 층을 포함할 수 있다. 유전체층(40)은 예를 들어 10 나노미터들 내지 1 마이크로미터 사이의 두께를 가질 수 있다.
패턴화된 금속 층(19)은 예를 들어 0.3 내지 3 마이크로미터들 사이의 두께를 가진 알루미늄-구리-합금 층 및 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2 마이크로미터들보다 작은 두께를 가진 티타늄-함유 층을 포함할 수 있다. 티타늄-함유 층은 유전체층(44) 및 알루미늄-구리-합금 층 사이 및 알루미늄-구리-합금 층 상에 있을 수 있고, 알루미늄-구리-합금 층은 패시베이션 층(24) 및 티타늄-함유 층 사이에 있을 수 있다. 티타늄-함유 층은 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2보다 작은 두께를 가진 티타늄, 티타늄 질화물, 또는 티타늄-텅스텐 합금의 단일 층일 수 있다.
대안적으로, 패턴화된 금속 층(19)은 유전체층(28)의 측면으로부터 패시베이션 층(21)의 측면으로 바라볼 때, 예를 들어 0.5 내지 3 마이크로미터들 사이의 두께를 가진 니켈층 및 상기 니켈층 아래 및 상의 예를 들어 0.01 내지 1 마이크로미터들 사이의 두께를 가진 금 층을 포함할 수 있다. 니켈층은 유전체층(28) 및 금 층 사이에 있고, 금 층은 니켈층 및 패시베이션 층(21) 사이에 있다.
대안적으로, 패턴화된 금속 층(19)은 전기 도금 프로세스 및 화학 기계적 연마(CMP) 프로세스를 포함하는 다마신 또는 이중-다마신 프로세스에 의해 형성될 수 있고 패시베이션 층(21)에 콘택팅하는 바닥부를 가진 전기 도금된 구리층, 상기 전기 도금된 구리층의 측벽들 및 상부에 있는 접착/배리어 금속 층, 및 상기 전기 도금된 구리층 및 상기 콘택/배리어 금속 층 사이에 있고 상기 전극 도금된 구리층의 상부 및 측벽들 상에 있는 시드층으로 구성될 수 있다. 접착/배리어 금속 층은 전기 도금된 구리층의 상부 및 유전체층(28) 사이의 제 1 부분 및 전기 도금된 구리층의 측벽들에 있는 제 2 부분을 가진다. 전기 도금된 구리층은 예를 들어 0.15 내지 1.2 마이크로미터들 사이 같은 1.5 마이크로미터들보다 작거나, 0.3 내지 3 마이크로미터들 사이 같은 3 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층은 예를 들어 0.05 내지 1 마이크로미터들 사이 같은 1 마이크로미터보다 작은 폭을 가질 수 있다. 시드층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 구리 또는 티타늄-구리 합금의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨 또는 탄탈륨 질화물의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 예를 들어 0.005 내지 0.1 마이크로미터들 사이 같은 0.1 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버된다.
상호접속 층(34)은 예를 들어 탄소 나노튜브를 포함할 수 있다. 대안적으로, 상호접속 층(34)은 유전체층(38) 내의 패턴화된 금속 층으로 구성될 수 있다. 제 1 대안에서, 패턴화된 금속 층(17)은 예를 들어 10 나노미터들 내지 2 마이크로미터들 사이의 두께를 가진 알루미늄-구리-합금 층 및 예를 들어 0.02 내지 0.15 마이크로미터들 사이 같은 0.2 마이크로미터들보다 작은 두께를 가진 티타늄 질화물, 티타늄-텅스텐 합금 또는 티타늄의 단일 층 같은 티타늄-함유 층을 포함할 수 있다. 티타늄-함유 층은 유전체층(40) 및 알루미늄-구리-합금 층 사이 그리고 알루미늄-구리-합금 층 상에 있을 수 있고, 알루미늄-구리-합금 층은 유전체층(38) 내에 있을 수 있다. 제 2 대안에서, 패턴화된 금속 층(17)은 전기 도금 프로세스 및 화학 기계적 연마(CMP) 프로세스를 포함하는 다마신 또는 이중-다마신 프로세스에 의해 형성될 수 있고 유전체층(44)에 콘택팅하는 바닥부를 가진 전기 도금된 구리층, 상기 전기 도금된 구리층의 상부 및 측벽들에 있는 접착/배리어 금속 층, 및 상기 전기 도금된 구리층 및 접착/배리어 금속 층 사이 및 전기 도금된 구리층의 상부 및 측벽들 상의 시드층으로 구성될 수 있다. 접착/배리어 금속 층은 전기 도금된 구리층의 상부 및 유전체층(40) 사이의 제 1 부분 및 전기 도금된 구리층의 측벽들에 있는 제 2 부분을 가진다. 전기 도금된 구리층은 예를 들어 0.15 내지 1 마이크로미터들 사이 또는 10 나노미터들 내지 2 마이크로미터들 사이 같은 2 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층은 예를 들어 0.05 내지 1 마이크로미터들 사이 같은 1 마이크로미터보다 작은 폭을 가질 수 있다. 시드층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 구리 또는 티타늄-구리 합금의 층을 포함하거나 상기 층일 수 있다. 접착/배리어 금속 층은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성된 티타늄, 티타늄 질화물, 티타늄-텅스텐 합금, 크롬, 탄탈륨 또는 탄탈륨 질화물의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층은 예를 들어 0.005 내지 0.1 마이크로미터들 사이 같은 0.1 마이크로미터들보다 작은 두께를 가질 수 있다. 전기 도금된 구리층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버된다.
유전체층(78) 내의 패턴화된 금속 층(19)은 유전체층(28) 내의 비아 플러그들(19a)을 통하여 유전체층(38) 내의 상호접속 층(17)에 접속될 수 있다. 유전체층(38) 내의 상호접속 층(17)은 유전체층(40) 내의 비아 플러그들(17a)을 통하여 반도체 디바이스들(13)에 접속될 수 있다. 비아 플러그들(19a)은 유전체층(28) 내의 전기 도금된 구리, 텅스텐, 또는 탄소 나노튜브를 포함할 수 있다. 비아 플러그들(17a)은 유전체층(40) 내의 전기 도금된 구리, 텅스텐, 또는 탄소 나노튜브를 포함할 수 있다.
칩들(118)의 각각은 패턴화된 금속 층(17), 상호접속 층(19) 및 비아 플러그들(17a 및 19a)에 의해 제공된 다수의 상호접속부들 또는 금속 트레이스들(75a, 75b, 75c 및 75d)을 포함할 수 있다. 상호접속부들 또는 금속 트레이스들(75a, 75b, 75c 및 75d)의 각각은 반도체 디바이스들(13) 중 하나 이상에 접속될 수 있고 신호 트레이스, 비트 라인, 클럭 버스, 파워 플레인, 파워 트레이스, 그라운드 플레인, 그라운드 버스, 또는 그라운드 트레이스일 수 있다.
대안적으로, 칩들(118)의 각각은 글루층(140) 및 패시베이션 층(21) 사이에 패턴화된 금속 층(19)보다 큰 두께 및 상호접속 층(17)보다 큰 두께를 가진 패턴화된 금속 층(도시되지 않음)을 더 포함할 수 있다. 패시베이션 층(21) 아래의 패턴화된 금속 층은 패시베이션 층(21) 아래의 전기 도금된 금속 층, 상기 전기 도금된 금속 층 및 패시베이션 층(21) 사이의 접착/배리어 금속 층, 및 상기 전기 도금된 금속 층 및 접착/배리어 금속 층 사이의 시드층을 포함할 수 있다. 패시베이션 층(21)측으로부터 글루층(140)측으로 바라볼 때, 접착/배리어 금속 층은 시드층 상에 있을 수 있고, 시드층은 전기 도금된 금속 층 상에 있을 수 있다. 전기 도금된 금속 층의 측벽들은 접착/배리어 금속 층 및 시드층에 의해 커버되지 않는다. 접착/배리어 금속 층은 예를 들어 1 나노미터 내지 0.5 마이크로미터들 사이 또는 0.005 내지 0.1 마이크로미터들 사이 같은 0.6 마이크로미터들보다 작은 두께를 가진 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈륨, 탄탈륨 질화물 또는 니켈의 층을 포함할 수 있거나 상기 층일 수 있다. 시드층은 예를 들어 5 나노미터들 내지 0.1 마이크로미터들 사이 또는 10 나노미터들 내지 0.8 마이크로미터들 사이 같은 0.8 마이크로미터들보다 작은 두께를 가진 구리, 티타늄-구리 합금, 은, 금, 또는 니켈의 층을 포함할 수 있거나 상기 층일 수 있다. 접착/배리어 금속 층 및 시드층의 각각은 스퍼터링 프로세스 같은 적당한 프로세스에 의해 형성될 수 있다. 전기 도금된 금속 층은 예를 들어 2 내지 30 마이크로미터들 사이, 및 바람직하게 3 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이 같은 2 마이크로미터들보다 큰 두께를 가진 전기 도금된 구리, 전기 도금된 은 또는 전기 도금된 금의 층을 포함할 수 있거나, 상기 층일 수 있다.
대안적으로, 더미 기판(158)의 실리콘-산화물층이 개구들(158a)을 형성한 후 실리콘-산화물층(140) 상에 남아있고, 더미 기판(158) 내의 개구들(158a)에 의해 노출될 때, 절연 또는 유전체층(120) 위에 그리고 개구들(158a) 내에 칩들(118)을 장착하는 것은 예를 들어 각각의 칩(118)의 액티브 측에서 패시베이션 층(21)의 다른 실리콘-산화물층을 패시베이션 층(21) 아래의 더미 기판(158)의 나머지 실리콘-산화물층과 본딩함으로써 수행될 수 있다. 패시베이션 층(21)의 실리콘-산화물층은 더미 기판(158)의 실리콘-산화물층에 콘택한다. 대안적으로, 칩들(118)은 이들 실리콘-산화물층들을 사용하여 절연 또는 유전체층(120)과 결합될 수 있다.
대안적으로, 도 57 및 도 58에 도시된 구조를 형성하기 위한 다른 기술은 우선 패턴화된 더미 웨이퍼, 패턴화된 패널, 패턴화된 실리콘 프레임, 또는 폴리실리콘, 유리, 실리콘, 세라믹, 또는 폴리머의 패턴화된 기판 같은 패턴화된 더미 기판(158)에, 패턴화된 더미 기판(158)을 통해 지나가는 다수의 개구들(158a)을 제공하고, 그 다음 도 54에 도시된 단계들로서 참조될 수 있는 층(140)을 사용하여 패턴화된 더미 기판(158)을 절연 또는 유전체층(120)과 결합하고, 그 다음 도 57에 도시된 단계들로서 참조될 수 있는 패턴화된 더미 기판(158) 내의 개구들(158a) 내 및 절연 또는 유전체층(120) 위에 칩들(118)을 장착함으로써 수행된다.
도 57 및 도 58에 도시된 바와 같이, 더미 기판(158) 및 칩들(118) 중 하나 사이에 각각 다수의 갭들(4b)이 있고, 이웃하는 2개의 칩들(118) 사이에 각각 다수의 갭들(8b)(상기 갭들 중 하나가 도시됨)이 있다. 갭들(4b)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D7)을 가질 수 있다. 갭들(8b)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D8)을 가질 수 있다.
도 59는 도 57에 도시된 바와 동일한 횡단면을 가진 구조를 형성하기 위한 다른 기술을 도시한다. 도 57은 도 59의 개략적인 상면도dp 도시된 라인 J-J를 따라 잘려진 횡단면도이다. 도 57 및 도 59에 도시된 구조는 예를 들어 다음 단계들에 의해 형성될 수 있다. 첫째, 이전에 기술된 글루층(140)은 예를 들어 스핀 코팅 프로세스, 래미네이팅 프로세스, 스프레잉 프로세스, 분배 프로세스, 또는 스크린 프린팅 프로세스를 사용함으로써 도 53에 도시된 절연 또는 유전체층(120) 상에 형성될 수 있다. 다음, 글루층(140)은 선택적으로 사전-경화되거나 베이킹될 수 있다. 다음, 이전에 설명된 칩들(118) 및 다수의 별개의 더미 기판들(158)은 글루층(140) 상에 배치될 수 있다. 이웃하는 2개의 칩들(118) 사이의 갭이 500 또는 1,000 마이크로미터들 보다 큰 것과 같이 너무 클 때, 별개의 더미 기판들(158) 중 하나 이상은 갭 내에 배치될 수 있다. 대안적으로, 이웃하는 2개의 칩들(118) 사이의 갭이 500 또는 1,000 마이크로미터들보다 작은 것과 같이 충분히 작을 때, 갭 내에 배치되는 별개의 더미 기판들(158)이 없을 수 있다. 다음, 글루층(140)은 글루층(140) 상에 기계적 또는 열적 압력과 함께 섭씨 180 도 내지 섭씨 350 도 사이의 온도로 다시 경화될 수 있다. 따라서, 별개의 더미 기판들(158) 및 칩들(118)은 글루층(140)을 사용하여 절연 또는 유전체층(120)과 결합될 수 있다. 별개의 더미 기판들(158)은 예를 들어 별개의 실리콘 바아들, 별개의 더미 칩들, 별개의 더미 실리콘 다이들, 또는 폴리실리콘, 유리, 실리콘, 또는 세라믹의 별개의 기판들일 수 있다.
대안적으로, 도 57 및 도 59를 참조하여, 글루층(140)은 절연 또는 유전체 절연층(120) 상에 형성되는 실리콘-산화물층으로 대체될 수 있다. 이 경우, 층(120)과 칩들(118)을 결합하는 것 및 층(120)과 별개의 더미 기판들(158)을 결합하는 것은 예를 들어 각각의 칩(118)의 액티브 측에서, 패시베이션 층(21)의 다른 실리콘-산화물층을, 실리콘-산화물층(140)과 본딩하고 그리고 별개의 더미 기판들(158)의 각각의 다른 실리콘-산화물층을 실리콘-산화물층(140)과 본딩함으로써 수행될 수 있다. 각각의 칩(118)의 패시베이션 층(21)의 실리콘-산화물층은 실리콘-산화물층(140)에 콘택하고, 별개의 더미 기판들(158)의 각각의 실리콘-산화물층은 실리콘-산화물층(140)에 콘택한다. 따라서, 칩들(118) 및 별개의 더미 기판들(158)은 이들 실리콘-산화물층들을 사용하여 절연 또는 유전체층(120)과 결합될 수 있다.
도 57 및 도 59에 도시된 바와 같이, 칩들(118) 중 하나 및 별개의 더미 기판들(158) 중 하나 사이에 각각 다수의 갭들(4b)이 있고, 이웃하는 2개의 칩들(118) 사이에 각각 다수의 갭들(8b)(상기 갭들 중 하나가 도시됨)이 있다. 갭들(4b)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 횡단 거리 또는 간격(D7)을 가질 수 있다. 갭들(8b)의 각각은 예를 들어 1 내지 200 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이, 또는 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이 같은 500 마이크로미터들보다 작은 횡단 거리 또는 간격(D8)을 가질 수 있다. 일 실시예에서, 별개의 더미 기판들(158)이 절연 또는 유전체층(120)과 결합되기 전에 각각의 별개의 더미 기판(158) 내에서 또는 각각의 별개의 더미 기판(158)의 상부 또는 바닥부 표면상에서 수행되는 회로들은 없다.
도 60을 참조하여, 도 57 및 도 58 또는 도 57 및 도 59에 도시된 단계들 이후, 폴리실리콘, 실리콘 산화물, 또는 폴리머 같은 캡슐화/갭 충전 재료(138)는 각각의 칩(118)의 반도체 기판(124)의 후면 상에, 더미 기판(들)(158) 상에, 및 갭들(4b 및 8b) 내에 형성될 수 있다. 캡슐화/갭 충전 재료(138)가 폴리실리콘이면, 폴리실리콘은 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성될 수 있다. 캡슐화/갭 충전 재료(138)는 화학 기상 증착(CVD) 프로세스, 플라즈마-강화 화학 기상 증착(PECVD) 프로세스, 또는 분위기 압력 화학 기상 증착(APCVD) 프로세스에 의해 형성될 수 있다. 만약 캡슐화/갭 충전 재료(138)가 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 폴리-페닐렌 산화물(PPO) 같은 폴리머이면, 폴리머는 스핀 코팅 프로세스, 분배 프로세스, 몰딩 프로세스, 또는 스크린 프린팅 프로세스를 포함하는 프로세스에 의해 형성될 수 있다.
다음, 도 61을 참조하여, 캡슐화/갭 충전 재료(138), 각각의 칩(118)의 반도체 기판(124)의 후면측, 및 더미 기판(들)(158)은 칩들(118) 중 하나의 반도체 기판(124) 예를 들어 1 내지 100 마이크로미터들 사이, 1 내지 50 마이크로미터들 사이, 1 내지 30 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 또는 1 내지 5 마이크로미터들 사이, 및 바람직하게 2 내지 20 마이크로미터들 사이 또는 3 내지 30 마이크로미터들 사이의 두께(T15)로 얇아질 때까지 화학-기계적-연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 그라인딩 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 그라운딩 또는 연마된다. 바람직하게, 칩들(118)의 각각은, 그라인딩 또는 연마 프로세스 이후, 예를 들어 3 내지 105 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께를 가질 수 있다. 그라인딩 또는 연마 프로세스 후, 더미 기판(들)(158)은 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T16)로 얇아질 수 있고, 갭들(4b 및 8b) 내에 남아있는 캡슐화/갭 충전 재료(138)는 예를 들어 3 내지 100 마이크로미터들 사이, 및 바람직하게 3 내지 30 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 수직 두께(T17)를 가질 수 있다. 각각의 칩(118)의 후면측에서 반도체 기판(124)의 그라운딩 또는 연마된 표면(124s), 및 더미 기판(들)(158)의 그라운딩 또는 연마된 표면(158s)은 실질적으로 편평할 수 있고 캡슐화/갭 충전 재료(138)에 의해 커버되지 않을 수 있다. 그라운딩 또는 연마된 표면(들)(158s)은 각각의 칩(118)의 그라운딩 또는 연마된 표면(124s) 및 갭들(4b 및 8b) 내의 캡슐화/갭 충전 재료(138)의 그라운딩 또는 연마된 표면(138s)과 실질적으로 동일 평면일 수 있다.
대안적으로, 도 62 및 도 63은 도 61에 도시된 구조를 형성하기 위한 다른 기술을 도시한다. 도 62를 참조하여, 도 57 및 도 58 또는 도 57 및 도 59에 도시된 단계들 이후, 폴리실리콘 또는 실리콘 산화물 같은 캡슐화/갭 충전 재료(138)는 각각의 칩(118)의 반도체 기판(124)의 후면측 상, 더미 기판(들)(158) 상 및 갭들(4b 및 8b) 내에 형성될 수 있고, 그 다음 몰딩 화합물, 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO) 같은 폴리머(135)는 캡슐화/갭 충전 재료(138) 상에 및 갭들(4b 및 8b) 내에 형성될 수 있다. 갭들(4b 및 8b) 내의 캡슐화/갭 충전 재료(138)는 예를 들어 10 내지 100 마이크로미터들 사이, 및 바람직하게 10 내지 50 마이크로미터들 사이 또는 20 내지 50 마이크로미터들 사이의 수직 두께(T18)를 가질 수 있다.
다음, 도 63을 참조하여, 기계적 그라인딩 프로세스는 폴리머(137) 모두가 제거되고 갭들(4b 및 8b) 내의 캡슐화/갭 충전 재료(138)의 미리 결정된 수직 두께(T19)에 도달될 때까지, 예를 들어 폴리머(137), 캡슐화/갭 충전 재료(138), 각각의 칩(118)의 반도체 기판(124)의 후면측 및 더미 기판(들)(158)을 그라인딩하기 위하여 물과 함께 연마제 또는 그라인딩 패드를 사용함으로써 수행될 수 있다. 미리 결정된 수직 두께(T19)는 예를 들어 10 내지 100 마이크로미터들 사이, 및 바람직하게 10 내지 50 마이크로미터들 사이 또는 20 내지 50 마이크로미터들 사이일 수 있다. 연마제 또는 그라인딩 패드는 예를 들어 기계적 그라인딩 프로세스를 수행하기 위하여 0.5 내지 15 마이크로미터들 사이의 평균 그레인 사이즈를 가진 거친 연마사를 가질 수 있다. 그 후, 화학-기계적-연마(CMP) 프로세스는 도 61에 도시된 바와 같이, 칩들(118) 중 하나의 반도체 기판(124)이 1 내지 30 마이크로미터들 사이, 및 바람직하게 2 내지 5 마이크로미터들 사이, 2 내지 10 마이크로미터들 사이, 2 내지 20 마이크로미터들 사이, 또는 3 내지 30 마이크로미터들 사이의 두께(T15)로 얇아질 때까지 더미 기판(들)(158), 각각의 칩(118)의 반도체 기판(124), 및 갭들(4b 및 8b) 내의 캡슐화/갭 충전 재료(138)의 후면측을 연마하기 위하여 예를 들어 0.02 내지 0.05 마이크로미터들의 평균 그레인 사이즈를 가진 실리카 같은 미세 연마제 및 슬러리 함유 화학물들을 가진 연마 패드를 예를 들어 사용함으로써 수행될 수 있다.
화학-기계적-연마(CMP) 프로세스 이후, 각각의 칩(118)의 후면측에서 반도체 기판(124)의 연마된 표면들(124s) 및 더미 기판(들)(158)의 연마된 표면(들)(158s)은 실질적으로 편평할 수 있고 캡슐화/갭 충전 재료(138)에 의해 커버되지 않을 수 있다. 연마된 표면(들)(158s)은 각각의 칩(118)의 연마된 표면(124s) 및 갭들(4b 및 8b)의 캡슐화/갭 충전 재료(138)의 연마된 표면(138c)과 실질적으로 동일 평면일 수 있다. 연마된 표면들(124s, 158s 및 138s)은 예를 들어 20 나노미터들보다 작은 마이크로-거칠기를 가질 수 있다. 실리카 같은 매우 미세한 연마제 및 비교적 약한 화학 공격을 사용하는 화학-기계적-연마(CMP) 프로세스는 거의 변형 및 스크래치들 없이 표면들(124s, 158s 및 138s)를 생성할 것이고, 이것은 화학-기계적-연마(CMP) 프로세스가 최종 연마 단계에 매우 적당하여, 깨끗한 표면들(124s, 158s 및 138s)을 생성하는 것을 의미한다. 기계적 그라인딩 프로세스 및 화학-기계적-연마(CMP) 프로세스를 사용하는 것은 각각의 칩(118)의 매우 얇은 반도체 기판(124)을 생성하기 위하여 수행될 수 있다. 부가적으로, 화학-기계적-연마(CMP) 프로세스 이후, 칩들(118)의 각각은 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께로 얇아질 수 있고, 더미 기판(들)(158)은 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T16)로 얇아질 수 있고, 그리고 갭들(4b 및 8b) 내의 캡슐화/갭 충전 재료(138)는 예를 들어 3 내지 35 마이크로미터들 사이, 및 바람직하게 5 내지 10 마이크로미터들 사이 또는 5 내지 25 마이크로미터들 사이의 두께(T17)로 얇아질 수 있다.
도 64를 참조하여, 도 61에 도시된 구조를 형성한 후, 유전체층(139)은 표면들(124s, 158s 및 138s) 상에 형성될 수 있다. 유전체층(139)은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
유전체층(139)은 예를 들어 화학 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학 기상 증착(PECVD) 프로세스에 의해 형성된 예를 들어 무기 층일 수 있다. 무기 층은 예를 들어 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 산탄화물(SiOC 같은)의 층일 수 있다. 무기 층은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
대안적으로, 유전체층(139)은 예를 들어 스핀 코팅 프로세스, 분배 프로세스, 몰딩 프로세스, 또는 스크린 프린팅 프로세스에 의해 형성된 폴리이미드, 에폭시, 벤조사이클로부테인(BCB), 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층 같은 폴리머층일 수 있다. 폴리머층은 예를 들어 0.5 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 1 내지 3 마이크로미터들 사이의 두께를 가질 수 있다.
대안적으로, 유전체층(139)은 실리콘 산질화물의 에칭 정지 층 같은 에칭 정지 층을 포함하는 다수의 무기 층들로 구성될 수 있다. 에칭 정지 층은 추후 유전체층(139) 쪽으로 패턴들을 에칭할 때 에칭을 정지하기 위하여 사용될 것이다. 이 경우, 유전체층(139)은 표면들(124s, 158s 및 138s) 상의 제 1 실리콘-산화물층, 에칭 정지 층으로서 사용된, 제 1 실리콘-산화물층 상의 실리콘-산질화물 층, 및 예를 들어 실리콘-산질화물 층 상에 0.1 내지 5 마이크로미터들 사이 또는 0.3 내지 1.5 마이크로미터들 사이의 두께를 가진 제 2 실리콘-산화물층으로 구성될 수 있다.
다음, 도 65를 참조하여, 스루 비아들(156a, 156b, 156c, 156d, 156e 및 156f)을 포함하는 다수의 스루 비아들(156v)은 칩들(118) 내 및 더미 기판(들)(158) 내에 형성되어, 다음 단계들에 의해 금속 상호접속부들(2)의 도전층(86) 및 칩들(118)의 층들(17 및 19)을 노출시킨다. 첫째, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층은 스핀 코팅 프로세스 또는 래미네이션 프로세스 같은 적당한 프로세스를 사용함으로써 유전체층(139) 상에 형성된다. 다음, 1X 스테퍼를 사용하는 광 노출 프로세스 및 화학 용액을 사용한 현상 프로세스는 포토레지스트 층 내에, 유전체층(139)을 노출시키는 다수의 개구들을 형성하기 위하여 이용될 수 있다. 포토레지스트 층은 예를 들어 3 내지 50 마이크로미터들 사이의 두께를 가질 수 있다. 다음, 포토레지스트 층 내의 개구들 아래의 유전체층(139)은 이방성 플라즈마 에칭 프로세스 같은 적당한 프로세스를 사용함으로써 제거된다. 다음, 포토레지스트 층 내의 개구들 아래의 더미 기판(들)(158) 및 포토레지스트 층 내의 개구들 아래의 칩들(118)은 칩들(118) 내의 층들(17 및 19)의 미리 결정된 영역들 및 금속 상호접속부들(2)의 도전층(86)의 미리 결정된 영역들이 포토레지스트 층 내의 개구들에 의해 노출될 때까지 에칭 제거된다. 다음, 포토레지스트 층은 예를 들어 유기 화학물을 사용함으로써 제거된다. 따라서, 비아들(156a-156f)을 포함하는 스루 비아들(156v)은 칩들(118) 및 더미 기판(들)(158) 내에 형성되어, 금속 상호접속부들(2)의 도전층(86)의 미리 결정된 영역들을 노출시키고 칩들(118)의 층들(17 및 19)의 미리 결정된 영역들을 노출시킨다. 스루 비아(156a)는 더미 기판(158) 내에 형성되고, 스루 비아들(156b, 156c 및 156d)는 칩들(118) 중 하나 내에 형성되고, 그리고 스루 비아들(156e 및 156f)은 칩들(118) 중 다른 하나 내에 형성된다.
대안적으로, 칩들(118) 내 및 더미 기판(들)(158) 내에 스루 비아들(156v)을 형성하기 위한 다른 기술은 다음 단계들에 의해 수행될 수 있다. 첫째, 포지티브-타입 감광성 레지스트 층 또는 네가티브-타입 감광성 레지스트 층 같은 포토레지스트 층은 예를 들어 스핀 코팅 프로세스 또는 래미네이션 프로세스를 사용함으로써 유전체층(139) 상에 형성될 수 있다. 다음, 1X 스테퍼를 사용하는 광 노출 프로세스 및 화학 용액을 사용한 현상 프로세스는 포토레지스트 층 내에, 유전체층(139)을 노출시키는 다수의 개구들을 형성하기 위하여 이용될 수 있다. 다음, 다수의 개구들은 유전체층(139) 내 및 포토레지스트 층 내의 개구들 아래에 형성되어, 예를 들어 이방성 플라즈마 에칭 프로세스를 사용하여 포토레지스트 층 내의 개구들 아래 유전체층(139)을 제거함으로써, 더미 기판(들)(158) 및 칩들(118)의 반도체 기판들(118)을 노출시킨다. 다음, 포토레지스트 층은 예를 들어 유기 화학물을 사용함으로써 제거된다. 다음, 유전체층(139) 내의 개구들 아래 더미 기판(들)(158) 및 유전체층(139) 내의 개구들 아래 칩들(118)은, 칩들(118)의 층들(17 및 19)의 미리 결정된 영역들 및 금속 상호접속부들(2)의 도전층(86)의 미리 결정된 영역들이 유전체층(139) 내의 개구들에 의해 노출될 때까지 에칭 제거될 수 있다. 따라서, 스루 비아들(156a, 156b, 156c, 156d, 156e 및 156f)을 포함하는 스루 비아들(156v)은 칩들(118) 및 더미 기판(들)(158) 내에 형성되어, 금속 상호접속부들(2)의 도전층(86)을 노출시키고 칩들(118)의 층들(17 및 19)을 노출시킨다. 스루 비아(156a)는 더미 기판(158) 내에 형성되고, 스루 비아들(156b, 156c 및 156d)은 칩들(118) 중 하나 내에 형성되고, 그리고 스루 비아들(156e 및 156f)은 칩들(118) 중 다른 하나 내에 형성된다. 스루 비아(156a, 156b, 156c, 156d, 156e, 또는 156f) 같은 스루 비아들(156v) 각각은 예를 들어 0.5 내지 100 마이크로미터들 사이, 0.5 내지 50 마이크로미터들 사이, 0.5 내지 30 마이크로미터들 사이, 0.5 내지 20 마이크로미터들 사이, 0.5 내지 10 마이크로미터들 사이, 또는 0.5 내지 5 마이크로미터들 사이, 및 바람직하게 1 내지 3 마이크로미터들 사이의 폭 또는 직경을 가질 수 있다.
스루 비아(156a) 같은 스루 비아들(156v) 중 하나는 유전체층(139), 더미 기판(158), 층(140), 및 절연 또는 유전체층(120)을 통해 지나가서, 금속 상호접속부들(2) 중 하나의 도전층(86)을 노출시킨다. 스루 비아(156b) 같은 스루 비아들(156v) 중 다른 하나는 유전체층(139)을 통해, 반도체 기판(124), 유전체층들(78, 28, 38 및 48) 및 칩들(118) 중 하나의 패시베이션 층(21)을 통해, 층(140)을 통해, 및 절연 또는 유전체층(120)을 통해 지나가서, 금속 상호접속부들(2) 중 하나의 도전층(86)을 노출시킨다. 스루 비아(156c) 같은 스루 비아들(156v) 중 다른 하나는 유전체층(139)을 통해 및 칩들(118) 중 하나의 유전체층(40) 및 반도체 기판(124)을 통해 지나가서, 칩들(118) 중 하나의 상호접속부 층(17) 내의 상호접속 또는 금속 트레이스(75d)를 노출시킨다. 스루 비아(156d) 같은 스루 비아들(156v) 중 다른 하나는 유전체층(139)을 통해 및 칩들(118) 중 하나의 유전체층들(28, 38 및 48) 및 반도체 기판(124)을 통해 지나가서, 칩들(118) 중 하나의 패턴화된 금속 층(19) 내의 상호접속부 또는 금속 트레이스(75c)를 노출시킨다. 스루 비아(156f) 같은 스루 비아들(156v) 중 다른 하나는 유전체층(139)을 통해 및 칩들(118)의 유전체층(40, 38 및 28) 및 반도체 기판(124)을 통해 지나가서, 칩들(118) 중 하나의 패턴화된 금속 층(19) 내의 상호 접속 또는 금속 트레이스(75b)를 노출시킨다. 스루 비아(156e) 같은 스루 비아들(156v) 중 다른 하나는 유전체층(139)을 통해, 칩들(118) 중 하나의 반도체 기판(124), 유전체층들(78, 28, 38 및 40), 및 패시베이션 층(21)을 통해, 층(140)을 통해, 및 절연 또는 유전체층(120)을 통해 지나가서, 칩들(118) 중 하나의 상호접속부 층(117) 내의 상호접속 또는 금속 트레이스(75a)를 노출시키고 금속 상호접속부들(2) 중 하나의 도전층(86)을 노출시킨다. 층들(120, 140, 21, 78 및 28)에 의해 제공된 지지체(803)는 노출된 상호접속 또는 금속 트레이스(75a)를 지지하기 위하여 스루 비아(156e)에 의해 노출된 상호접속 층(17) 내의 상호접속 또는 금속 트레이스(75a) 및 금속 상호접속부(2b)의 도전층(86) 사이에 있다. 지지체(803)는 예를 들어 0.5 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 높이, 및 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 0.3 내지 10 마이크로미터들 사이, 0.3 내지 5 마이크로미터들 사이, 또는 0.3 내지 1 마이크로미터들 사이의 폭을 가질 수 있다. 도 66-도 68은 도 65에서 도시된 스루 비아(156e) 및 상호접속 또는 금속 트레이스(75a)를 도시하는 개략적인 상면 투시도들의 3개의 예들이다.
도 65 및 도 66에 도시된 바와 같이, 칩들(118) 중 하나의 스루 비아(156e)는 칩들(118) 중 하나의 상호접속 또는 금속 트레이스(75a)를 노출시키고 칩들(118) 중 하나 아래의 금속 상호접속부(2b)의 도전층(86)의 2개의 영역들을 노출시킨다. 상호접속 또는 금속 트레이스(75a)는 스루 비아(156e)에 의해 노출되고, 스루 비아(156e)의 측면으로부터 스루 비아(156e)의 중심을 통해 스루 비아(156e)의 반대 측으로 수평 방향으로 연장되는 라인-모양 영역을 가진다. 금속 상호접속부(2b)의 도전층(86) 및 상호접속 층(17) 내의 상호접속 또는 금속 트레이스(75a)의 노출된 라인-형상 영역 사이의 이전에 기술된 지지체(803)는 상호접속 또는 금속 트레이스(75a)의 노출된 라인-모양 영역 같은 라인-모양일 수 있다. 바람직하게, 스루 비아(156e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않는다.
도 65 및 도 67에 도시된 바와 같이, 칩들(118) 중 하나의 스루 비아(156e)는 칩들(118) 중 하나의 상호접속 또는 금속 트레이스(75a)를 노출시키고 칩들(118) 중 하나 아래의 금속 상호접속부(2b)의 도전층(86)의 영역을 노출시킨다. 상호접속 또는 금속 트레이스(75a)는 스루 비아(156e)에 의해 노출되고, 스루 비아(156e)의 하나의 측면으로부터 적어도 스루 비아(156e)의 중심으로 수평 방향으로 연장되지만, 스루 비아(156e)의 반대 측면에 도달하지 않는 반도 영역을 가진다; 상호접속 또는 금속 트레이스(75a)는 스루 비아(156e)에 의해 노출된 원형 단부를 가진다. 금속 상호접속부(2b)의 도전층(86) 및 상호접속 층(17) 내의 상호접속 또는 금속 트레이스(75a)의 노출된 반도 영역 사이의 이전에 기술된 지지체(803)는 상호접속 또는 금속 트레이스(75a)의 노출된 반도 영역 같은 반도 모양일 수 있다. 바람직하게, 스루 비아(156e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않을 수 있다.
도 66a 및 도 68에 도시된 바와 같이, 칩들(118) 중 하나의 스루 비아(156e)는 칩들(118) 중 하나의 상호접속 또는 금속 트레이스(75a)를 노출시키고 칩들(118) 중 하나 아래의 금속 상호접속부(2b) 내의 도전층(86)의 영역을 노출시킨다. 상호접속 또는 금속 트레이스(75a)는 스루 비아(156e)에 의해 노출되고, 스루 비아(156e)의 하나의 측면으로부터 적어도 스루 비아(156e)의 중심으로 수평 방향으로 연장되지만, 스루 비아(156e)의 반대 측면에 도달하지 않는 반도 영역을 가진다; 상호접속 또는 금속 트레이스(75a)는 스루 비아(156e)에 노출된 원형 단부를 가진다. 금속 상호접속부(2b)의 도전층(86) 및 상호접속 층(17) 내의 상호접속 또는 금속 트레이스(75a)의 노출된 반도 영역 사이의 이전에 기술된 지지체(803)는 상호접속 또는 금속 트레이스(75a)의 노출된 반도 영역 같은 반도 모양일 수 있다. 바람직하게, 스루 비아(156e)는 상면 투시도로부터 원형 모양일 수 있지만, 이것으로 제한되지 않을 수 있다.
도 66a는 도 65에 도시된 스루 비아(156e) 및 상호접속 또는 금속 트레이스(75a)를 도시하는 개략적인 상면 투시도의 예이다. 이 경우, 스루 비아(156e)는 타원-모양이고 예를 들어 1 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 3 내지 10 마이크로미터들 사이의 폭(W5)을 가질 수 있지만, 이것으로 제한되지 않을 수 있다. 칩들(118) 중 하나 내의 타원-모양 스루 비아(156e)는 칩들(118) 중 하나 내의 상호접속 또는 금속 트레이스(75a)를 노출시키고 칩들(118) 중 하나 아래인 금속 상호접속부(2b)의 도전층(86)의 2개의 영역들을 노출시킨다. 상호접속부 또는 금속 트레이스(75a)는 타원-모양 스루 비아(156e)에 의해 노출되고, 타원-모양 스루 비아(156e) 측으로부터 타원-모양 스루 비아(156e)의 중심을 통해 타원-모양 스루 비아(156e)의 반대 측으로 수평 방향으로 연장되는 라인-모양 영역을 가진다. 금속 상호접속부(2b)의 도전층(86) 및 상호접속부 층(17) 내의 상호접속 또는 금속 트레이스(75a)의 노출된 라인-모양 영역 사이의 이전에 기술된 지지체(803)는 상호접속 또는 금속 트레이스(75a)의 노출된 라인-모양 영역 같은 라인-모양일 수 있다. 타원-모양 스루 비아(156e)에 의해 노출된 상호접속 또는 금속 트레이스(75a)는 예를 들어 0.3 내지 30 마이크로미터들 사이, 및 바람직하게 0.3 내지 20 마이크로미터들 사이, 0.3 내지 10 마이크로미터들 사이, 0.3 내지 5 마이크로미터들 사이, 또는 0.3 내지 1 마이크로미터들 사이의 폭(W6)을 가진다. 타원-모양 스루 비아(156e)의 장축의 종점 및 다른 반대 에지보다 종점에 더 가까운, 타원-모양 스루 비아(156e)에 의해 노출된 상호접속 또는 금속 트레이스(75a)의 에지 사이의 수평 거리(S3)는 예를 들어 1 내지 30 마이크로미터들 사이, 및 바람직하게 1 내지 20 마이크로미터들 사이, 1 내지 10 마이크로미터들 사이, 1 내지 5 마이크로미터들 사이, 또는 3 내지 10 마이크로미터들 사이일 수 있다.
다음 도 69를 참조하여, 유전체층(127)은 유전체층(139)의 상부 표면상, 스루 비아들(156v)(스루 비아들(156a, 156b 및 156e) 같은)에 의해 노출된, 금속 상호접속부들(2)의 도전층(86)상, 스루 비아들(156v)(스루 비아들(156c, 156d, 156e 및 156f) 같은)에 의해 노출된, 칩들(118)의 층들(17 및 19)상, 및 스루 비아들(156v)의 측벽들상에 형성될 수 있다.
유전쳉층(127)은 절연 재료로 구성될 수 있다. 예를 들어, 유전체층(127)은 예를 들어 20 나노미터들 내지 1 마이크로미터 사이의 두께를 가진 무기 층일 수 있고, 상기 무기 층은 실리콘 산화물(SiO2 같은), 실리콘 질화물(Si3N4 같은), 실리콘 카본 나이트라이드(SiCN 같은), 실리콘 산질화물(SiON 같은), 또는 실리콘 산탄화물(SiOC 같은)의 층일 수 있다. 대안적으로, 유전체층(127)은 예를 들어 1 내지 10 마이크로미터들 사이, 및 바람직하게 1 내지 5 마이크로미터들 사이의 두께를 가진 폴리머 층일 수 있고, 상기 폴리머 층은 폴리이미드, 벤조사이클로부테인(BCB:benzocyclobutene), 에폭시, 폴리-페닐렌 산화물(PPO:poly-phenylene oxide) 또는 폴리벤조옥사졸(PBO:polybenzoxazole)의 층일 수 있다.
다음으로, 도70을 참조하면, 포지티브 타입 감광성 레지스트층 또는 네가티브 타입 감광성 레지스트 층과 같은 포토레지스터층(154)은 예를 들어, 스핀 코팅 프로세스 또는 라미네이션 프로세스를 사용함으로써 유전체층(127) 상에 형성될 수 있고, 그 다음, 1X 스테퍼를 이용하는 노광 프로세스 및 습식 화학을 이용하는 현상 프로세스는 포토레지스트층(154)에서 유전체층(127)을 노출시키는 다수의 개구들(154a)을 형성하도록 사용될 수 있다. 포토레지스트층(154)은 0.5 내지 30 마이크로미터의 두께를 가질 수 있다.
다음으로, 도71을 참조하면, 개구들(154a) 아래의 유전체층(139)의 상부면 상에 그리고 층들(17, 19 및 86) 상에 형성된 유전체층(127)은 예를 들어, 이방성 플라즈마 에칭 프로세스를 이용하여 개구들(154a) 아래의 유전체층(127)을 에칭함으로써 제거될 수 있다. 스루 비아들(156v)의 바닥부의, 개구들(154a) 아래의 유전체층(139)의 상부면 상의, 그리고 지지체(803) 위의 상호접속 또는 금속 트레이스(75a)의 상부면 상의 유전체층(127)은 에칭될 수 있다. 따라서, 스루 비아(through via)들(156v) 바닥부의 층들(17, 19 및 86), 개구들(154a) 아래의 유전체층(139)의 상부면, 그리고 지지체(803) 위의 상호접속 또는 금속 트레이스(75a)는 개구(154a)에 의해 노출되고, 유전체층(127)은 스루 비아들(156v)의 측벽들 상에, 소위 스루 비아들(156v)의 측벽 유전체층들로서 잔존한다. 측벽 유전체층들(127)은 칩들(118) 또는 더미 기판(들)(158)의 스루 비아들(156v)의 측벽에 형성되며 칩들(118)의 반도체 기판들(124) 또는 더미 기판(들)(158)에 의해 노출된다.
다음으로, 도72를 참조하면, 다마신 개구들인 다수의 트렌치들(139t)이, 예를 들어, 이방성 플라즈마 에칭 프로세스를 이용하여 깊이 D9 예를 들어, 0.1 내지 5마이크로미터 및 바람직하게는 0.5 내지 3 마이크로미터로 개구들(154a) 아래의 측벽 유전체층들(127) 및 유전체층(139)을 에칭함으로써 유전체층(139)에 형성될 수 있다. 바람직하게, 유전체층(139) 및 측벽 유전체층(127)은 실리콘 질화물, 실리콘 산화물 또는 실리콘 산질화물과 같은 동일한 재료를 갖는다. 에칭 프로세스 이후, 트렌치들(139t) 아래의 유전체층(139)은 잔여 두께 T20, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터 또는 0.2 내지 1.5 마이크로미터를 갖는다.
대안적으로, 에칭 스톱 기술이 유전체층(139)에 트렌치들(139t)을 형성하는 프로세스에 적용될 수 있다. 이러한 경우, 유전체층(139)은, 예를 들어, 표면들(124s, 138s 및 158s) 상에 제 1 실리콘 산화물층, 제 1 실리콘 산화물층 상에 에칭 스톱층으로서 사용되는 실리콘 산질화물층 및 실리콘 산질화물층 상에 제 2 실리콘 산화물층을 포함하는 앞서 설명된 이방성층들로 구성된다. 트렌치(139t)는, 유전체층(139)의 실리콘 산질화물층이 개구들(154a)에 의해 노출될 때까지 개구들(154a) 아래의 측벽 유전체층들(127) 및 개구들(154a) 아래의 유전체층(139)의 제 2 실리콘 산화물층을 에칭함으로써 유전체층(139)에 형성될 수 있다. 따라서, 트렌치들(139t)은 유전체층(139)의 제 2 실리콘 산화물층에 형성되며, 트렌치들(139t) 아래의, 제1 실리콘 산화물층 및 실리콘 산질화물층으로 구성된 잔여 유전체층(139)은 두께 T20, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터 또는 0.2 내지 1.5 마이크로미터를 갖는다.
다음으로, 도73을 참조하면, 포토레지스트층(154)이 예를 들어, 유기 화학을 이용함으로써 제거된다. 유전체층(139)에 형성된 트렌치들(139t)은 인터-칩 상호접속을 갖는 공간 및 그 내부에 형성된 인트라-칩 상호접속을 제공하기 위해 사용된다. 칩들(118)의 스루 비아들(예를 들어, 스루 비아들(156b, 156c, 156d, 156e 및 156f)의 측벽 상에 형성된 측벽 유전체층들(127)은 전이 금속들, 예를 들어, 구리, 나트륨 또는 수분(moisture)이 칩들(118)의 IC 디바이스들로 침투하는 것을 방지할 수 있다. 도74는 본 발명의 실시예에 따라 도73에 도시된 스루 비아들(156v), 트렌치들(139t) 및 측벽 유전체층(127)을 도시하는 개략적인 상부 투시도이며, 도73은 도74에 도시된 K-K 라인을 따라 절단한 단면도이다.
다음으로, 도75를 참조하면, 예를 들어, 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어층(125a)이 스루 비아들(156v)에 의해 노출된 층들(17, 19 및 86) 상에, 트렌치들(139t)의 바닥부 및 측벽 상에, 유전체층(127) 상에 그리고 지지체(803) 상에 있는 상호 접속 또는 금속 트레이스(75a) 상에 형성된다. 접착/배리어층(125a)은 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스들, 예를 들어, 원자층 증착(ALD)에 의해 형성될 수 있다. 다음으로, 예를 들어, 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 나노미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(125B)이 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스들, 예를 들어, 원자층 증착(ALD)에 의해 접착/배리어층(125a) 상에 형성될 수 있다. 다음으로, 예를 들어, 0.5 내지 20 마이크로미터 또는 0.5 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 도전층(125c)이 예를 들어, 전기 도금 프로세스를 이용함으로써 시드층(125b) 상에 형성될 수 있다.
접착/배리어층(125a)은 예를 들어, 1 마이크로미터 미만, 이를 테면 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈, 또는 니켈 바나듐의 층을 포함하거나 이러한 층일 수 있다. 시드층(125b)은 예를 들어, 1 마이크로미터 미만, 이를 테면 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄-구리 합금, 니켈, 금, 또는 은의 층을 포함하거나 이러한 층일 수 있다. 도전층(125c)은 예를 들어, 0.5 내지 20 마이크로미터 또는 0.5 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 구리, 금 또는 은의 전기 도금된 금속층을 포함하거나 이러한 층일 수 있다.
다음으로, 도76을 참조하면, 연삭 또는 연마 프로세스, 예를 들어, 화학적 기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스를 이용함으로써, 트렌치들(139t) 외부의 층들(125a, 125b 및 125c)이 제거될 수 있고, 유전체층(139)의 상부면 상의 유전체층(127)이 제거될 수 있다. 따라서,유전체층(139)은 트렌치들(139t)의 도전층(125c)의 연삭된 또는 연마된 표면(227)과 실질적으로 동일 평면일 수 있고, 표면들(139s 및 227)은 실질적으로 평평할 수 있다. 유전체층(139)은 노출된 상부면(139s)과 표면(124s 또는 158s) 사이에서, 예를 들어, 1 내지 10 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터 또는 2 내지 5 마이크로미터의 두께(T21)를 갖는다. 접착/배리어층(125a) 및 시드층(125b)은 트렌치(139t)의 도전층(125c)의 측벽들 및 바닥부에 위치하며, 트렌치들(139t)의 도전층(125c)의 측벽들 및 바닥부는 접착/배리어층(125a) 및 시드층(125b)에 의해 커버된다.
제 1 대안예에서, 트렌치들(139t) 외부의 층들(125a, 125b 및 125c)을 제거하는 단계 및 유전체층(139)의 상부면 상의 유전체층(127)을 제거하는 단계 이후, 접착/배리어층(125a)은 트렌치들(139t)의 측벽들 및 바닥부들 상에, 스루 비아들(156v)의 바닥부들의 층들(17, 19 및 86) 상에, 측벽 유전체층들(127) 상에, 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a)에, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄 질화물, 티타늄-텅스텐 합금 또는 티타늄의 단일층과 같은 티타늄 함유 층일 수 있다. 시드층(125b)은 티나늄 함유 층 상의, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 티타늄-구리 합금 또는 구리의 단일 층일 수 있다. 도전층(125c)은 트렌치들(139t)에서 그리고 스루 비아들(156v)에서 티타늄-구리 합금 또는 구리의 단일 층 상에 전기 도금된 구리층일 수 있다. 트렌치들(139t)의 전기 도금된 구리층 은 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다.
제 2 대안예에서, 트렌치들(139t) 외부의 층들(125 a, 125b 및 125c)을 제거하는 단계 및 유전체층(139)의 상부면 상의 유전체층(127)을 제거하는 단계 이후, 접착/배리어층(125a)은 트렌치들(139t)의 측벽들 및 바닥부들 상에, 측벽 유전체층들(127) 상에 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a) 상에 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 탄탈룸 또는 탄탈룸 질화물의 단일층과 같은 탄탈룸 함유 층일 수 있다. 시드층(125b)은 탄탈룸 함유 층 상에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(125c)은 스루 비아들(156v)에서 그리고 트렌치들(139t)에서 구리 또는 티타늄 구리 합금의 단일 층 상의 전기 도금된 구리층일 수 있다. 트렌치들(139t)의 전기 도금된 구리층은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다.
제 3 대안예에서, 트렌치들(139t) 외부의 층들(125 a, 125b 및 125c)을 제거하는 단계 및 유전체층(139)의 상부면 상의 유전체층(127)을 제거하는 단계 이후, 접착/배리어층(125a)은 트렌치들(139t)의 측벽들 및 바닥부들 상에, 스루 비아들(156v)의 바닥부들의 층들(17, 19 및 86) 상에 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a) 상에 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 크롬의 단일 층과 같은 크롬 함유 층일 수 있다. 시드층(125b)은 크롬 함유 층 상에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(125c)은 스루 비아들(156v)에서 그리고 트렌치들(139t)에서 구리 또는 티타늄 구리 합금의 단일 층 상의 전기 도금된 구리층일 수 있다. 트렌치들(139t)의 전기 도금된 구리층은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다.
트렌치들(139t) 외부의 층들(125 a, 125b 및 125c)을 제거하는 단계 및 유전체층(139)의 상부면 상의 유전체층(127)을 제거하는 단계 이후, 트렌치들(139t)의 층들(125 a, 125b 및 125c)은 트렌치들(139t)에서 금속 상호접속부들(또는 다마신 금속 트레이스들)(3a, 3b and 3c)을 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(3)을 구성한다. 스루 비아들(156v)의 층들(125 a, 125b 및 125c)은 각각 도73에 도시된 바와 같이 스루 비아들(156a, 156b, 156c, 156d, 156e 및 156f)의 금속 플러그들(또는 금속 비아들)(7a, 7b, 7c, 7d, 7e 및 7f)을 포함하는 스루 비아들(156v)의 다수의 금속 플러그들(또는 금속 비아들)(7p)을 포함한다. 칩들(118) 및 더미 기판(들)(158)의 금속 플러그들(7p) 각각은 스루 비아들(156v)의 측벽 유전체층들(127) 중 하나에 의해 둘러싸인다. 금속 플러그(7a)는 더미 기판(158)에 형성되고, 금속 플러그들(7b, 7c 및 7d)은 칩들(118) 중 하나에 형성되고, 금속 플러그들(7f 및 7e)은 칩들(118) 중 다른 하나에 형성된다. 지지체(803) 및 지지체(803) 상의 상호접속층(17)의 상호접속부 또는 금속 트레이스(75a)는, 상호접속층(17)의 상부면이 위치되는, 금속 플러그(7e)의 수평 레벨보다 낮은 두 부분들 사이에 있을 수 있다. 칩들(118) 및 더미 기판(들)(158)에 형성된 이러한 금속 플러그들(7p)은 칩들(118)에서 반도체 디바이스들(13)과 금속 상호접속부들(3)을 접속시키고, 금속 상호접속부들(2 및 3)을 접속시킬 수 있다. 트렌치들(139t)의 금속 상호접속부들(3), 예를 들어, (3a, 3b 및 3c)는 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 두께를 가질 수 있다.
금속 플러그(7a)와 같은 금속 플러그들(7p) 중 하나는 금속 상호접속부들(2) 중 하나의 도전층(86)의 스루 비아들(156v)(예를 들어, 스루 비아(156a)) 중 하나의 바닥부에서 콘택 포인트 상에 그리고 더미 기판(158)에 형성될 수 있다. 금속 플러그(7b)와 같은 금속 플러그들(7p) 중 다른 하나는 금속 상호접속부들(2) 중 다른 하나, 예를 들어, 금속 상호접속부(2a)에 도전층(86)의 스루 비아들(156v)(예를 들어, 스루 비아(156b)) 중 다른 하나의 바닥부에서 다른 콘택 포인트 상에 그리고 칩들(118) 중 하나에 형성될 수 있다. 금속 플러그(7c)와 같은 금속 플러그들(7p) 중 다른 하나는 칩들(118) 중 하나의 상호접속부 또는 금속 트레이스(75d)의 스루 비아들(156v)(예를 들어, 스루 비아(156c)) 중 다른 하나의 바닥부에서 콘택 포인트 상에 그리고 칩들(118) 중 하나에 형성될 수 있다. 금속 플러그(7d)와 같은 금속 플러그들(7p) 중 다른 하나는 칩들(118) 중 하나의 상호접속부 또는 금속 트레이스(75c)의 스루 비아들(156v)(예를 들어, 스루 비아(156d)) 중 다른 하나의 바닥부에서 콘택 포인트 상에 그리고 칩들(118) 중 하나에 형성될 수 있다. 금속 플러그(7f)와 같은 금속 플러그들(7p) 중 다른 하나는 칩들(118) 중 다른 하나의 상호접속부 또는 금속 트레이스(75d)의 스루 비아들(156v)(예를 들어, 스루 비아(156f)) 중 다른 하나의 바닥부에서 콘택 포인트 상에 그리고 칩들(118) 중 다른 하나에 형성될 수 있다. 금속 플러그(7e)와 같은 금속 플러그들(7p) 중 다른 하나는 칩들(118) 중 다른 하나에, 금속 플러그들(7p) 중 다른 하나(예를 들어, 금속 플러그(7e))의 두 하부 좌측과 우측 부분들 사이에 있는 지지체(예를 들어, 지지체(803)) 위의 상호접속부 또는 금속 트레이스(75a)의 콘택 포인트 상에, 및 상호접속부 또는 금속 트레이스(75d)의 스루 비아들(156v)(예를 들어, 스루 비아(156f)) 중 다른 하나의 바닥부에서 콘택 포인트 상에 그리고 금속 상호접속부(2) 중 다른 하나, 예를 들어, 금속 상호접속부(2b)의 도전층(86)의 스루 비아(156v)(예를 들어, 스루 비아(156e)) 중 다른 하나의 바닥부의 다른 콘택 포인트 상에 형성될 수 있다.
금속 상호접속부(3a)는 하나 이상의 칩들(118) 위에 형성될 수 있다. 금속 상호접속부(3b)는 다수의 칩들(118) 위에 그리고 다수의 칩들(118)의 다수의 에지부에 걸쳐 형성될 수 있다. 금속 상호접속부(3c)는 하나 이상의 칩들(118) 위에 그리고 더미 기판(들)(158) 위에 형성될 수 있다.
금속 상호접속부(3a)는 칩들(118) 중 하나의 금속 플러그(7b)를 통해 금속 상호접속부(2a)의 스루 비아(156b)의 바닥부의 접속 포인트에 연결될 수 있으며, 칩들(118) 중 하나의 금속 플러그(7c)를 통해 칩들(118) 중 하나의 상호 접속부 또는 금속 트레이스(75d)의 스루 비아(156b)의 바닥부의 접속 포인트에 연결될 수 있다. 금속 상호접속부(3b)는 칩들(118) 중 하나의 금속 플러그(7d)를 통해 칩들(118) 중 하나의 상호 접속부 또는 금속 트레이스(75c)의 스루 비아(156d)의 바닥부의 콘택 포인트에 접속될 수 있으며, 칩들(118) 중 다른 하나의 금속 플러그(7f)를 통해 칩들(118) 중 다른 하나의 상호 접속부 또는 금속 트레이스(75d)의 스루 비아(156f)의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(3c)는 칩들(118) 중 다른 하나의 금속 플러그(7e)를 통해 금속 상호접속부(2b)의 스루 비아(156e)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(118) 중 다른 하나의 금속 플러그(7e) 및 상호접속부 또는 금속 트레이스(75a)를 통해 칩들(118) 중 다른 하나의 반도체 디바이스들(13) 중 하나 이상에 접속될 수 있으며, 더미 기판(158)의 금속 플러그(7a)를 통해 금속 상호접속부들(1) 중 다른 하나의 스루 비아(156a)의 바닥부의 콘택 포인트에 접속될 수 있다. 따라서, 스루 비아들(156b 및 156c)의 바닥부들의 콘택 포인트들은 금속 상호접속부(3a)를 통해 서로 접속될 수 있고, 스루 비아들(156d 및 156f)의 바닥부들의 콘택 포인트들은 금속 상호접속부(3b)를 통해 서로 접속될 수 있으며, 스루 비아들(156a 및 156e)의 바닥부들의 콘택 포인트들은 금속 상호접속부(3a)를 통해 서로 접속될 수 있다.
상응하게, 금속 상호접속부들(3), 예를 들어, 3a 또는 3b를 통해, 칩들(118) 중 하나의 또는 칩들(118) 중 다른 하나의 반도체 디바이스들(13) 중 하나는 칩들(118) 중 하나의 반도체 디바이스들(13) 중 다른 하나에 접속될 수 있으며, 금속 상호접속부(3) 중 하나를 통해 금속 상호접속부들(2), 예를 들어, 2a 또는 2b 중 하나의 도전층(86)의 스루 비아(156v)(예를 들어, 스루 비아(156a, 156b 또는 156e)) 중 하나의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부들(3) 각각은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다.
대안적으로, 엘리먼트(118)는 칩을 포함할 뿐만 아니라 웨이퍼를 포함할 수 있다. 엘리먼트(118)가 웨이퍼일 경우, 엘리먼트(72)는 다른 웨이퍼일 수 있다. 따라서, 본 발명에 설명된 프로세스는 웨이퍼 대 웨이퍼 본딩에 사용될 수 있다.
도77을 참조하면, 도76에 설명된 구조를 형성한 후, 절연층 또는 유전체층(122)이 접착/배리어층(125a)의 연삭 또는 연마된 표면(223) 상에, 시드층(125b)의 연삭 또는 연마된 표면(225) 상에, 도전층(125c)의 연삭 또는 연마된 표면(227) 상에 그리고 유전체층(139)의 노출된 상부면(139s) 상에 형성될 수 있다. 다음으로, 감광성 폴리머층과 같은 폴리머층(136)이 예를 들어, 스핀 코팅 프로세스를 이용함으로써 절연층 또는 유전체층(122) 상에 형성될 수 있다. 다음으로, 광 노출 프로세스 및 화학적 현상 프로세스가 다수의 개구들(136a)을 형성하기 위해 사용될 수 있어서, 폴리머층(136)의 절연층 또는 유전체층(122)의 다수의 영역들을 노출시킨다. 다음으로, 폴리머층(136)은 섭씨 180도 내지 섭씨 300도 또는 섭씨 180도 내지 섭씨 250도의 온도에서 경화될 수 있다. 경화 후, 폴리머층(136)은 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다. 폴리머층(136)은 폴리머층, BCB(benzocyclobutene)층, PBO(polybenzoxazole)층, PPO(폴리페닐렌 산화물)층, 에폭시층 또는 SU-8의 층일 수 있다.
절연층 또는 유전체층(122)은 예를 들어, 0.05 내지 20 마이크로미터, 및 바람직하게는 0.05 내지 5 마이크로미터, 0.05 내지 3 마이크로미터, 0.05 내지 1 마이크로미터 또는 0.05 내지 0.5 마이크로미터일 수 있다. 절연층 또는 유전체층(122)은 예를 들어, 화학적 기상 증착(CVD) 프로세스 또는 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스에 의해 형성되는, 예를 들어, 0.05 내지 20 마이크로미터, 및 바람직하게는 0.05 내지 5 마이크로미터, 0.05 내지 3 마이크로미터, 0.05 내지 1 마이크로미터, 또는 0.05 내지 0.5 마이크로미터의 두께를 갖는 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, Si3N4), 실리콘 탄소 질화물(예를 들어, SiCN), 실리콘 산질화물(예를 들어, SiON), 또는 실리콘 옥시카바이드(예를 들어, SiOC)의 층을 포함할 수 있거나 이러한 층일 수 있다. 대안적으로, 절연층 또는 유전체층(122)은 예를 들어, 스핀 코팅 프로세스 및 경화 프로세스를 포함하는 프로세스에 의해 형성되는, 예를 들어, 0.05 내지 20 마이크로미터, 및 바람직하게 0.05 내지 5 마이크로미터, 0.05 내지 3 마이크로미터, 0.05 내지 1 마이크로미터, 또는 0.05 내지 0.5 마이크로미터의 두께를 갖는 폴리머층을 포함하거나 이러한 층일 수 있으며, 폴리머층은 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole), PPO(폴리페닐렌 산화물) 또는 에폭시일 수 있다.
다음으로, 도78을 참조하면, 폴리머층(136)의 개구들(136a) 바닥부의 절연층 또는 유전체층(122)은 에칭 프로세스에 의해 제거될 수 있다. 따라서, 다수의 개구들이 절연층 또는 유전체층(122)에 그리고 개구들(136a) 바닥부에 형성될 수 있고, 금속 상호접속부(3)의 도전층(125c)의 전력 패드들, 접지 패드들, 또는 신호 입력/출력(I/O) 패드들로서 작용하는 다수의 콘택 포인트들을 노출시킬 수 있다.
다음으로, 도79를 참조하면, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착/배리어층(134)은 원자층 증착(ALD)과 같은 다른 박막 증착 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD)에 의해 금속 상호접속부들(3)의 도전층(125c)의 폴리머층(136)의 개구(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들에 의해 노출되는 콘택 포인트들 상에 그리고 폴리머층(136) 상에 형성될 수 있다. 다음으로, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 시드층(132)이 원자층 증착(ALD)과 같은 다른 박막 증측 프로세스들에 의해, 화학적 기상 증착(CVD)에 의해, 또는 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD)에 의해 접착/배리어층(134) 상에 형성될 수 있다. 다음으로, 예를 들어, 20 내지 200 마이크로미터, 20 내지 150 마이크로미터, 20 내지 130 마이크로미터, 20 내지 100 마이크로미터 또는 20 내지 50 마이크로미터의 두께를 갖는 포토레지스트층(152), 예를 들어, 포지티브타입 포토레지스트층 또는 네거티브타입 포토레지스트층이 예를 들어, 스핀-온 코팅 프로세스 또는 라미네이션 프로세스에 의해 시드층(132) 상에 형성될 수 있다. 다음으로, 프로레지스트층(152)이 다수의 개구들(152a)을 형성하기 위해 광 노출 및 화학적 현상의 프로세스로 패턴화되어 포토레지스트층(152)에 시드층(132)의 다수 영역들을 노출시킨다. 1X 스테퍼 또는 1X 접촉 얼라이너가 광 노출 프로세스 동안 포토레지스트층(152)을 노출시키기 위해 사용될 수 있다.
접착/배리어층(134)은 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈 또는 니켈 바나듐의 층을 포함할 수 있거나 이러한 층일 수 있다. 시드층(132)은 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄-구리 합금, 니켈, 금 또는 은의 층일 수 있다.
예를 들어, 접착/배리어층(134)은 금속 상호접속부들(3)의 도전층(125c)의 폴리머층(136)의 개구들(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들에 의해 노출되는 콘택 포인트들 상에 그리고 폴리머층(136) 상에 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄-텅스텐 합금 또는 티타늄 질화물과 같은 티타늄 함유 층을 예를 들어, 스퍼터링하는 것과 같은 적절한 프로세스 또는 프로세스들에 의해 형성될 때, 시드층(132)은 티타늄 함유 층 상에, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄-구리 합금, 니켈, 금 또는 은의 층을 스퍼터링하는 것과 같은 적절한 프로세스 또는 프로세스들에 의해 형성될 수 있다.
대안적으로, 접착/배리어층(134)은 금속 상호접속부들(3)의 도전층(125c)의 폴리머층(136)의 개구들(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들에 의해 노출되는 콘택 포인트들 상에 그리고 폴리머층(136) 상에 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄 또는 탄탈룸 질화물의 단일층과 같은 탄탈룸 함유 층을 스퍼터링하는 것과 같은 적절한 프로세스 또는 프로세스들에 의해 형성될 때, 시드층(132)은 탄탈룸 함유 층 상에, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄-구리 합금, 니켈, 금 또는 은의 층을 스퍼터링하는 것과 같은 적절한 프로세스 또는 프로세스들에 의해 형성될 수 있다.
다음으로, 도80을 참조하면, 1 마이크로미터를 초과하는, 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 갖는 도전층(130)이 예를 들어, 전기 도금 프로세스를 이용함으로써 시드층(132)의 개구들(152a)에 의해 노출되는 영역들 상에 그리고 개구들(152)에 형성될 수 있다. 다음으로, 0.5 내지 10 마이크로미터, 0.5 내지 5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는 배리어층(128)이 예를 들어, 전기 도금 프로세스 또는 무전해 도금 프로세스를 이용함으로써 도전층(130) 상에 그리고 개구(152a)에 형성될 수 있다. 다음으로, 금층과 같은 솔더 웨팅층(solder wetting layer)이 예를 들어, 전기 도금 프로세스 또는 무전해 도금 프로세스에 의해 배리어층(128) 상에 그리고 개구들(152a)에 선택적으로 형성될 수 있다. 다음으로, 5 마이크로미터보다 큰 두께를 갖는 솔더층(126)이 예를 들어, 전기 도금 프로세스를 이용함으로써 배리어층(128) 또는 솔더 웨팅층 상에 그리고 개구(152a)에 형성될 수 있다.
도전층(130)은 전기 도금 프로세스에 의해 형성되는 1 마이크로미터를 초과하는 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 갖는 구리, 금 또는 은의 층을 포함하거나 이러한 층일 수 있는 금속층일 수 있다. 배리어층(128)은 전기 도금 프로세스에 의해 형성되는, 예를 들어, 0.5 내지 10 마이크로미터, 0.5 내지 5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는 니켈, 니켈 바나듐 또는 니켈 합금의 층을 포함할 수 있거나 이러한 층일 수 있는 금속층일 수 있다. 솔더층(126)은 5 마이크로미터보다 큰 두께를 갖는 비스무트 함유 층, 인듐 함유 층 또는 주석 납 합금, 주석 은 합금, 주석 은 구리 합금 또는 주석 금 합금의 틴 함유 층일 수 있다.
도81을 참조하면, 도80에 도시된 솔더층(126)을 형성한 후, 포토레지스트층(152)은 예를 들어, 유기 화학 용액을 이용하여 제거된다. 다음으로, 도전층(130) 아래에 있지 않은 시드층(132)이 예를 들어, 습식 화학 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용함으로써 제거된다. 다음으로, 도전층(130) 아래에 있지 않은 접착/배리어층(134)이 예를 들어, 습식 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용함으로써 제거된다. 다음으로, 솔더층(126)이 예를 들어, 후속적으로, 플럭스 코팅 프로세스, 리플로우 프로세스 및 플럭스 세정 프로세스에 의해 솔더 웨팅층 상에 또는 배리어층(128) 상에 다수의 솔리드 솔더 범프(bump)들 또는 볼들(126)로 형성될 수 있다. 솔더 범프들 또는 볼들(126)이 외부 접속부로서 사용된다.
따라서, 층들(128, 130, 132 및 134)은 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136) 바닥부에 그리고 절연층 또는 유전체층(122)의 개구들의 바닥부들에서 폴리머층(136) 상에 그리고 콘택 포인트들 상에 UBM(under bump metallurgic)층(666)을 구성하며, 솔더 범프들 또는 볼들(126)이 UBM층(666) 상에 형성될 수 있다. 대안적으로, UBM층(666)은 배리어층(128) 상에 도80에서 도시된 솔더 웨팅층을 더 포함할 수 있으며, 솔더 범프들 또는 볼들(126)은 UBM층(666)의 솔더 웨팅층 상에 형성될 수 있다.
솔더 범프들 또는 볼들(126)은 예를 들어, 5 내지 200 마이크로미터, 및 바람직하게는 10 내지 100 마이크로미터 또는 10 내지 30 마이크로미터와 같은 5 마이크로미터를 초과의 범프 높이 및 예를 들어, 10 내지 200 마이크로미터, 및 바람직하게는 50 내지 100 마이크로미터 또는 10 내지 30 마이크로미터의 폭 또는 직경을 가질 수 있다. 솔더 범프들 도는 볼들(126)은 비스무트, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 은 구리 합금 또는 주석 금 합금을 포함할 수 있다. 도76에 도시된 상호접속부(3a, 3b 또는 3c)와 같은 상호접속부들(3) 각각은 UBM층(666)을 통해 솔더 범프들 또는 볼들(126) 중 하나 이상에 접속될 수 있다.
다음으로, 도82를 참조하면, 싱귤레이션 프로세스가 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지 또는 멀티칩 모듈들(555 및 555a)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행될 수 있다.
대안적으로, 싱귤레이션(singulation) 프로세스 이전에, 다수의 금속 플러그들 또는 비아들은 캐리어(11)의 유전체층(12) 및 기판(10)의 다수의 개구들에 형성될 수 있으며, 기판(10) 및 유전체층(12)을 관통하여 캐리어의 도전층(18)에 연결될 수 있다. 금속 플러그들 또는 비아들은 구리, 알루미늄, 금 또는 니켈을 포함할 수 있거나 구리, 알루미늄, 금 또는 니켈일 수 있다. 대안적으로, 금속 플러그들 또는 비아들은 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄 구리 합금 또는 크롬을 더 포함할 수 있다. 다음으로, 다수의 금속 트레이스들이 기판(10)의 바닥면에 형성되고 금속 플러그들 또는 비아들을 통해 캐리어(11)의 도전층(18)에 연결될 수 있다. 금속 트레이스들 각각은 기판(10)의 바닥면 바닥부에 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물 또는 티타늄 구리 합금의 층, 및 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물 또는 티타늄 구리 합금 바닥부에 전기 도금된 금속층을 포함할 수 있다. 전기 도금된 금속층은 구리, 금, 알루미늄 또는 니켈의 층을 포함할 수 있거나 이러한 층일 수 있다. 다음으로, 캐패시터들, 인덕터들 또는 저항기들과 같은 다수의 수동 소자들이 기판(10)의 바닥면에 부착되고 솔더를 이용하여 금속 트레이스와 본딩될 수 있다. 솔더는 비스무트, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 은 구리 합금, 주석 금 합금 또는 주석 구리 합금을 포함할 수 있다. 수동 소자들이 금속 트레이스와 본딩된 후, 싱귤레이션 프로세스가 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지 또는 멀티칩 모듈들(555 및 555a)을 싱귤레이션 처리하도록 수행될 수 있다.
따라서, 시스템-인 패키지 또는 멀티 모듈(555)은, 순차적으로 솔더들 중 하나, 기판(10)의 바닥면의 금속 트레이스들 중 하나, 기판(10)의 금속 플러그들 또는 비아들 중 하나 및 기판(10)의 상부면의 도전층(18)의 금속 상호접속부를 통해 도26에 도시된 바와 같이 금속 플러그(5a 또는 5b)에 연결되는 제 1 단자, 및 순차적으로 솔더들 중 다른 하나, 기판(10)의 바닥면의 금속 트레이스들 중 다른 하나, 기판(10)의 금속 플러그들 또는 비아들 중 다른 하나 및 기판(10)의 상부면의 도전층(18)의 다른 금속 상호접속부를 통해 도26에 도시된 바와 같이 금속 플러그(5e)에 연결되는 제 2 단자를 갖는 수동 소자들 중 하나를 가질 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555)은 솔더 범프들 또는 볼들(126)을 이용하여, 캐리어, 예를 들어, 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결 및 본딩될 수 있다. 예를 들어, 도83을 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555)은, 예를 들어, 캐리어(176)의 상부면에 수행되는 솔더 또는 금 층과 솔더 범프들 또는 볼들(126)을 결합시키는 플립 칩 기술을 이용하여 캐리어(176)의 상부면과 본딩될 수 있다. 다음으로, 언더 필(under fill)(174)은 시스템-인 패키지 또는 멀티 모듈(555)의 폴리머층(136)과 캐리어(176)의 상부면 사이에 형성될 수 있고 솔더 범프들 또는 볼들(126)을 에워싼다. 언더 필(174)은 에폭시, 유리 필러 또는 카본 필러를 포함할 수 있으며, 유리 필러 또는 카본 필러는 에폭시에 분포될 수 있다. 다음으로, 다수의 솔더 볼들(178)이 캐리어의 바닥면 상에 형성될 수 있다. 솔더 볼들(178) 각각은 0.25 내지 0.2 밀리미터의 직경을 갖는 주석 은 합금, 주석 은 구리 합금, 주석 은 합금, 또는 주석 납 합금으로 된 볼일 수 있다. 캐리어(176)는 0.1 내지 2 밀리미터의 두께를 가질 수 있으며, 볼 그리드 어레이(BGA) 기판 또는 인쇄회로기판(PCB)일 수 있다. 캐리어(176)는 BT, RF4, 에폭시 및 유리 섬유, 및 코어 양측에 다수의 금속층들을 포함할 수 있다.
도84는 본 발명의 다른 실시예에 따른 또 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시하며, 이는 이하의 단계들로 형성될 수 있다. 도79에 도시된 단계들 이후, 10 내지 100 마이크로미터, 및 바람직하게는 20 내지 60 마이크로미터의 두께를 갖는 금속 층(142), 예를 들어, 구리, 금 또는 은의 층이, 예를 들어, 전기 도금 프로세스를 사용하여 개구들(152a)에 그리고 시드층(132)의 포토레지스트 층(152)의 개구(152a)에 의해 노출된 영역들 상에 형성될 수 있다. 다음으로, 0.2 내지 10 마이크로미터들, 및 바람직하게는 1 내지 5 마이크로미터의 두께를 갖는 배리어층(144), 예를 들어, 니켈 또는 니켈 바나듐 합금의 층이 전기 도금 프로세스 또는 무전해 도금 프로세스를 사용하여 금속층(142) 상에 그리고 개구들(152a)에 형성될 수 있다. 다음으로, 예를 들어, 0.02 내지 5 마이크로미터, 및 바람직하게는 0.1 내지 1 마이크로미터의 두께를 갖는 솔더 웨팅층(146), 예를 들어, 금, 은, 구리 또는 주석의 층이 전기 도금 프로세스 또는 무전해 도금 프로세스를 이용하여 배리어층(144) 상에 그리고 개구들(152a)에 형성될 수 있다. 다음으로, 포토레지스트층(152)이 유기 화학적 용액을 이용하여 제거된다. 다음으로, 금속층(142) 바닥부에 있지 않은 시드층(132)은 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 사용함으로써 제거된다. 다음으로, 금속층(142) 바닥부에 있지 않은 접착/배리어층(134)은 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 따라서, 층들(132, 134, 142, 144 및 146)은 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136a)의 바닥부에 그리고 절연층 또는 유전체층(122)의 개구들의 바닥부의, 콘택 포인트들 상에 그리고 폴리머층(136) 상에 다수의 금속 범프들(668)을 포함한다. 금속 범프들(668)은 예를 들어, 20 내지 400 마이크로미터, 및 바람직하게는 50 내지 100 마이크로미터의 폭과, 예를 들어, 10 내지 100 마이크로미터, 및 바람직하게는 20 내지 60 마이크로미터의 높이를 가질 수 있다. 다음으로, 싱귤레이션 프로세스가 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 도84에 도시된 바와 같이, 시스템-인 패키지 또는 멀티칩 모듈(555b)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행될 수 있다. 시스템-인 패키지 또는 멀티칩 모듈(555b)에서, 도76에 도시된 바와 같은 상호접속부(3a, 3b 또는 3c)와 같은 상호접속부들(3) 각각은 하나 이상의 금속 범프들(668)에 접속될 수 있고, 금속 범프들(668)은 외부 접속을 위해 사용될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555b)은 금속 범프들(668)을 이용하여 캐리어, 예를 들어, 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결 및 본딩될 수 있다. 예를 들어, 도85를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555b)은, 예를 들어, 캐리어(176)의 상부면에 수행되는 솔더 또는 금 층과 금속 범프들(668)의 솔더 웨팅층(146)을 결합시키는 플립 칩 기술을 이용하여 도83에 도시된 캐리어(176)의 상부면과 본딩될 수 있다. 캐리어(176)의 상부면 상에서 수행된 솔더 또는 금 층과 솔더 웨팅층(146)을 결합한 후, 다수의 금속 결합부들(180)이 금속 범프들(668)의 배리어층(144)과 캐리어(176)의 상부면 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터의 두께를 갖는 Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Au 합금 또는 Sn-Pb 합금의 층일 수 있다. 대안적으로, 금속 결합부들(180)은 0.1 내지 10 마이크로미터의 두께를 갖는 금 층일 수 있다. 다음으로, 도83에 도시된 언더 필(174)이 시스템-인 패키지들 또는 멀티칩 모듈(555b)의 폴리머층(136)과 캐리어(176)의 상부면 사이에 형성될 수 있으며, 금속 범프들(668) 및 금속 결합부들(180)을 에워싼다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다.
대안적으로, 도77-85에 도시된 바와 같은 절연층 또는 유전체층(122)은 생략될 수 있다. 이러한 경우, 폴리머층(136)이 표면들(223, 225, 227 및 139)에 형성되고, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들이 폴리머층(136)의 개구들(136a)에 의해 그 종단들에서 노출된다. 또한, 접착/배리어층(134)이, 금속 상호접속부들(3)의 도전층(125c)의 폴리머층(136)의 개구들(136a)에 의해 그 종단에서 노출된 콘택 포인트들 상에 형성된다.
도86 및 87은 본 발명의 다른 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다. 도86을 참조하면, 도76에서 도시된 구조를 형성한 후, 도77에 도시된 절연층 또는 유전체층(122)이 층들(125a 및 125b)의 연삭 또는 연마된 표면들 상에, 도전층(125c)의 연삭 또는 연마된 표면(227), 및 유전체층(139)의 노출된 상부 표면(139s) 상에 형성될 수 있다. 다음으로, 다수의 개구들(122a)이 예를 들어, 포토리소그래피 프로세스 및 유전체 에칭 프로세스를 이용하여 절연층 또는 유전체층(122)에 형성되어 금속 상호접속부들(3)의 도전층(125c)의 다수의 영역들을 노출시킨다. 다음으로, 다수의 금속 상호접속부들 또는 트레이스들(300)이 금속 상호접속부들(3)의 도전층(125c)의 층(122)의 개구들(122a)에 의해 노출된 영역들 상에 그리고 절연층 또는 유전체층(122) 상에 형성될 수 있다. 다음으로, 광감성 폴리머층과 같은 폴리머층(136)이 예를 들어, 스핀 코딩 프로세스를 이용하여 금속 상호접속부들 상에 그리고 절연층 또는 유전체층(122) 상에 형성될 수 있다. 다음으로, 광 노출 프로세스 및 화학적 현상 프로세스가 폴리머층(136)의 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출시키는 다수의 개구들(136a)을 형성하기 위해 사용될 수 있다. 다음으로, 폴리머층(136)은 섭씨 180도 내지 섭씨 300도 또는 섭씨 180도 내지 섭씨 250도의 온도에서 경화될 수 있다. 경화된 후, 폴리머층(136)은 1 내지 20 마이크로미터, 및 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다. 폴리머층(136)은 폴리이미드층, BCB층, PBO층, 폴리페닐렌 산화물(PPO)층, 에폭시층 또는 SU-8의 층일 수 있다.
금속 상호접속부들 및 트레이스들(300) 각각은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다. 제 1 대안에서, 금속 상호접속부들 또는 트레이스들(300)은 다음 단계들에 의해 형성될 수 있다. 첫 번째, 금속 상호접속부들(3)의 층(125c)의, 층(122)의 개구들(122a)에 의해 노출된 영역들 상에 그리고 절연층 또는 유전체층(122) 상에 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착/배리어층을 스퍼터링하고, 이어 접착/배리어층 상에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 시드층을 스퍼터링함으로써 금속 상호접속부들(3)의 도전층(125c)의, 층(122)의 개구들(122a)에 의해 노출되는 영역들 상에 그리고 절연층 또는 유전체층(122) 상에 금속층(148)이 형성될 수 있다. 접착/배리어층은 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈 또는 니켈 바나듐의 층일 포함할 수 있거나 이러한 층일 수 있다. 시드층은 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 구리, 티타늄 구리 합금, 니켈, 금 또는 은의 층을 포함하거나 이러한 층일 수 있다. 다음으로, 패턴화된 포토레지스트층이 금속층(148)의 시드층 상에 형성될 수 있으며, 패턴화된 포토레지스트층의 다수의 개구들이 시드층의 다수의 영역들을 노출시킨다. 다음으로, 도전층(150)이 전기 도금 프로세스를 사용하여 금속층(148)의 시드층의, 패턴화된 포토레지스트층의 개구에 의해 노출되는 영역들 상에 형성될 수 있다. 예를 들어, 도전층(150)은 전기 도금 프로세스에 의해 금속층(148)의 시드층, 바람직하게는 앞서 설명된 금 시드층 상에 형성된, 0.5 내지 5 마이크로미터의 두께를 갖는, 다음 프로세스들에서 금, 구리 또는 알루미늄 와이어본딩된 와이어들과 본딩하기 위해 사용되는 구리층일 수 있다. 대안적으로, 도전층(150)은 전기 도금 프로세스에 의해 금속층(148)의 시드층, 바람직하게는 앞서 설명된 구리 또는 티타늄 구리 합금 시드층 상에 형성된, 2 내지 10 마이크로미터의 두께를 갖는, 다음 프로세스들에서 금, 구리 또는 알루미늄 와이어본딩된 와이어들과 본딩하기 위해 사용되는 구리층일 수 있다. 대안적으로, 도전층(150)은 전기 도금 프로세스 또는 무전해 도금 프로세스에 의해 금속층(148)의 시드층, 바람직하게는 앞서 설명된 구리 또는 티타늄 구리 합금 시드층 상에 또는 위에 형성된, 1 내지 10 마이크로미터의 두께를 갖는 니켈층, 및 전기 도금 프로세스 또는 무전해 도금 프로세스에 의해 니켈층 상에 형성되는 0.01 내지 2 마이크로미터의 두께를 갖는, 다음 프로세스들에서 금, 구리 또는 알루미늄 와이어본딩된 와이어들과 본딩하기 위해 사용되는 금 층을 포함할 수 있다. 다음으로, 패턴화된 포토레지스트층이 제거될 수 있다. 다음으로, 도전층(150) 바닥부에 있지 않은 금속층(148)이 에칭 프로세스에 의해 제거될 수 있다. 따라서, 금속 상호접속부들 또는 트레이스들(300)은 금속층(148) 및 도전층(150)으로 구성될 수 있고, 도전층(150)의 측벽은 금속층(148)에 의해 커버되지 않는다.
제 2 대안예에서, 금속 상호접속부들 또는 트레이스들(300)이 다음 단계들에 의해 형성될 수 있다. 첫 번째, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착/배리어층(148)이 스퍼터링 프로세스에 의해 금속 상호접속부들(3)의 도전층(125c)의, 층(122)의 개구들(122a)에 의해 노출된 영역들 상에 그리고 절연층 또는 유전체층(122) 상에 형성될 수 있다. 접착/배리어층(148)은 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈 또는 니켈 바나듐의 층일 수 있다. 다음으로, 0.5 내지 5 마이크로미터의 두께를 갖는 와이어본딩 가능한 도전층(150)이 스퍼터링 프로세스에 의해 접착/배리어층(148) 상에 형성될 수 있다. 와이어본딩 가능한 도전층(150)이 스퍼터링 프로세스에 의해 형성되는 0.5 내지 5 마이크로미터의 두께를 갖는, 다음 프로세스들에서 금, 구리 또는 알루미늄 와이어본딩된 와이어들과의 본딩을 위해 사용되는 알루미늄 구리 합금의 층일 수 있다. 다음으로, 패턴화된 포토레지스트층이 와이어본딩 가능한 도전층(150) 상에 형성될 수 있다. 다음으로, 에칭 프로세스를 사용함으로써, 패턴화된 포토레지스트층 및 접착/배리어층(148) 바닥부에 있지 않은 와이어본딩 가능한 도전층(150)이 제거될 수 있다. 다음으로, 패턴화된 포토레지스트층이 제거될 수 있다. 따라서, 금속 상호접속부들 또는 트레이스들(300)은 접착/배리어층(148) 및 와이어본딩 가능한 도전층(150)으로 구성될 수 있으며, 와이어본딩 가능한 도전층(150)의 측벽들은 접착/배리어층(148)으로 커버되지 않는다.
다음으로, 도87을 참조하면, 싱귤레이션 프로세스가 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지들 또는 멀티칩 모듈들(555c 및 555d)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행될 수 있다.
도88은 예를 들어, 다음 단계들에 의해 형성될 수 있는 와이어본딩된 와이어들(184)을 통해 도83에 도시된 캐리어(170)에 접속된 시스템-인 패키지 또는 멀티칩 모듈(555c)을 포함하는 멀티칩 패키지(566)를 도시한다. 첫 번째, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555c)은, 예를 들어, 캐리어(176)의 상부면 상에 20 내지 150 마이크로미터의 두께를 갖는 글루층(182)을 형성하고, 이어 글루층(182)을 이용하여 캐리어(11)의 상부면에 다수의 시스템-인 패키지 또는 멀티칩 모듈(555c)을 부착함으로써 도83에 도시된 캐리어(176)에 결합될 수 있다. 글루층(182)은 예를 들어, 20 내지 150 마이크로미터의 두께를 갖는 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole), 폴리페닐렌 산화물(PPO), 실록산(silosane) 또는 SU-8의 층과 같은 폴리머층일 수 있다. 다음으로, 금 와이어들, 구리 와이어들 또는 알루미늄 와이어들과 같은 다수의 와이어들(184)이 와이어본딩 프로세스에 의해 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136)의 개구들(136a)에 의해 노출된 콘택 포인트들 상에 그리고 캐리어(176)의 상부면 상에 와이어본딩될 수 있다. 따라서, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555c)의 금속 상호접속부들 또는 트레이스들(300)은 와이어본딩된 와이 어들(184)을 통해 캐리어(176)에 물리적으로 그리고 전기적으로 접속될 수 있다. 다음으로, 몰딩 컴파운드(186)가 와이어본딩된 와이어들(184) 상에 그리고 캐리어(176)의 상부면 상의 다수의 시스템-인 패키지 또는 멀티칩 모듈(555c) 상에 형성될 수 있으며, 몰딩 프로세스에 의해 와이어본딩된 와이어들(184) 및 다수의 시스템-인 패키지 또는 멀티칩 모듈(555c)을 캡슐화한다. 몰딩 컴파운드(186)는 에폭시, 탄소 필러 또는 유리 필러를 포함할 수 있으며, 유리 필러 또는 탄소 필러는 에폭시에 분포될 수 있다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다. 따라서, 싱귤레이션 프로세스는 캐리어(176) 및 몰딩 컴파운드(186)를 커팅하고 다수의 멀티칩 패키지(566)를 싱귤레이션 처리하기 위해 수행될 수 있다. 멀티칩 패키지(566)는 솔더 볼들(178)을 통해 캐리어, 예를 들어, 마더보드, 볼 그리드 어레이(BGA) 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판에 연결될 수 있다.
도89-103은 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다. 도89를 참조하면, 도19에 도시된 구조를 형성한 후, 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)를 이용함으로써, 유전체층(60)의 상부면 상에 그리고 층들(18, 26 및 34) 상에 형성된 유전체층(50)이 에칭될 수 있고, 유전체층(60)의 상부 부분이 추가로 에칭될 수 있다. 에칭 프로세스 이후, 유전체층(60)은 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 잔존 두께(T22)를 가질 수 있다.
대안적으로, 에칭 스톱 기술이 유전체층(60)의 상부 부분을 에칭하는 프로세스에 적용될 수 있다. 이러한 경우, 유전체층(60)은, 예를 들어, 표면들(58s, 62s 및 64s) 상에 제 1 실리콘 산화물층, 제 1 실리콘 산화물층 상의, 에칭 스톱층으로 사용되는 실리콘 산질화물층, 및 실리콘 산질화물층 상의 제 2 실리콘 산화물층을 포함하는 앞서 기재된 무기물층들로 구성된다. 에칭 프로세스 동안, 에칭 스톱층, 즉 실리콘 산질화물층이 노출되고 제 2 실리콘 산화물층 모두가 제거될 때까지, 유전체층(60)의 상부 부분, 즉 제 2 실리콘 산화물층이 에칭될 수 있다. 실리콘 산질화물층 및 제 1 실리콘 산화물층으로 구성된 잔존 유전체층(60)은 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 두께(T22)를 가질 수 있다.
이에 따라, 스루 비아들(170v)의 바닥부들의, 유전체층(60)의 상부면 상에, 그리고 지지체(801) 상의 상호접속부 또는 금속 트레이스(35a)의 상부면 상의 유전체층(50)은 에칭될 수 있고, 유전체층은 스루 비아들(170v)의 측벽들에, 소위 스루 비아들(170v)의 측벽 유전체층들 상에 잔존한다. 측벽 유전체층들(50)은 칩들(68) 또는 더미 기판들(62)의 스루 비아들(170v)의 측벽들 상에 형성되고 더미 기판(들)(62)에 의해 또는 칩들(68)의 반도체 기판들(58)에 의해 둘러싸여진다.
다음으로, 도90을 참조하면, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어층(52)이, 유전체층(60)의 에칭된 표면상에, 측벽 유전체층들(50), 및 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 스루 비아들(170v)에 의해 노출된 층들(18, 26 및 34) 상에 형성될 수 있다. 접착/배리어층(52)이 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스, 화학기상 증착 또는 다른 박막 증착 프로세스, 예를 들어, 원자층 증착(ALD)에 의해 형성될 수 있다. 다음으로, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(54)이 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스, 화학기상 증착 또는 다른 박막 증착 프로세스, 예를 들어, 원자층 증착(ALD)에 의해 접착/배리어층(52) 상에 형성될 수 있다. 다음으로, 포토레지스트층(194)이 예를 들어, 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스를 이용함으로써 시드층(54) 상에 형성될 수 있다. 다음으로, 광 노출 프로세스들 및 현상 프로세스가 포토레지스트층(194)에서 새드층(54)의 다수의 영역들을 노출시키는 다수의 개구들(194)을 형성하기 위해 사용될 수 있다. 패턴화된 포토레지스트층(194)은 예를 들어, 1 내지 30 마이크로미터, 및 바람직하게는 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음으로, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 도전층(56)이 예를 들어, 전기 도금 프로세스를 이용하여 시드층(54)의, 층(194)의 개구들(194a)에 의해 노출된 영역들 사에 형성될 수 있다.
접착/배리어층(52)은 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈 또는 니켈 바나듐의 층을 포함하거나 이러한 층일 수 있다. 시드층(54)은 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄 구리 합금, 니켈, 금 또는 은의 층을 포함하거나 이러한 층일 수 있다. 도전층(56)은 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 구리, 금 또는 은의 전기 도금된 금속층을 포함하거나 이러한 층일 수 있다.
예를 들어, 접착/배리어층(52)은, 스루 비아들(170v)에 의해 노출된 층들(18, 26 및 34) 상의, 유전체층(60)의 에칭된 표면 상에, 측벽 유전체층들(50) 상의, 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄 텅스텐 합금, 티타늄 또는 티타늄 질화물의 단일 층과 같은 티타늄 함유 층일 수 있다. 시드층(54)은 티타늄 함유층 상의, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄 구리 합금의 단일 층 상의, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
대안적으로, 접착/배리어층(52)은 스루 비아들(170v)에 의해 노출된 층들(18, 26 및 34) 상의, 유전체층(60)의 에칭된 표면 상의, 측벽 유전체층들(50) 상의, 그리고 지지체(801) 상에 있는 상호접속 또는 금속 트레이스(35a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 탄탈룸 또는 탄탈룸 질화물의 단일 층과 같은 탄탈룸 함유 층일 수 있다. 시드층(54)은 탄탈룸 함유 층 상의, 1 마이크로미터 미만, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(56)은 구리 또는 티타늄 구리 합금의 단일 층 상의, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
대안적으로, 접착/배리어층(52)은, 스루 비아들(170v)에 의해 노출된 층들(18, 26 및 34) 상의, 유전체층(60)의 에칭된 표면 상의, 측벽 유전체층들(50) 상의, 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 크롬의 단일 층과 같은 크롬 함유 층일 수 있다. 시드층(54)은 크롬 함유 층 상의, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(56)은 구리 또는 티타늄 구리 합금의 단일 층 상의, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
다음으로, 도91을 참조하면, 포토레지스트층(194)이, 예를 들어, 유기 화학적 용액을 이용하여 제거된다. 다음으로, 도전층 아래에 있지 않은 시드층(54)이, 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 다음으로, 도전층(56) 아래에 있지 않은 접착/배리어층(52)이 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 따라서, 유전체층(60) 위의 그리고 스루 비아들(170V) 위의 층들(52, 54 및 56)이 유전체층(60) 위의 그리고 스루 비아들(170v) 위의 금속 상호접속부들(1a 및 1b)을 포함하는 다수의 금속 상호접속부들(1)을 구성한다. 유전체층(60) 위의 금속 상호접속부들(1)의 접착/배리어층(52) 및 시드층(54)은 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 임의의 측벽(1w)에 있지 않고 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 바닥부 아래에 있다. 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 측벽들(1w)은 층들(52 및 54)에 의해 커버되지 않는다. 스루 비아들(170v)의 층들(52, 54 및 56)은 각각 도89에 도시된 스루 비아들(170a, 170b, 170c, 17Od, 17Oe 및 17Of)의 금속 플러그들(또는 금속 비아들)(5a, 5b, 5c, 5d, 5e 및 5f)을 포함하는 스루 비아들(170v)의 다수의 금속 플러그들(또는 금속 비아들)을 구성한다. 칩들(68) 및 더미 기판(들)(62)의 금속 플러그들(5p) 각각은 스루 비아들(170v)의 측벽 유전체층들(50) 중 하나에 의해 둘러싸여진다. 금속 플러그(5a)는 더미 기판(62)에 형성되며, 금속 플러그들(5b, 5c, 5d, 5e 및 5f)은 동일한 칩(68)에 형성된다. 지지체(801) 및 지지체(801) 상의, 상호접속부층(34)의 상호접속부 또는 트레이스(35a)는, 금속 플러그들(5e)의, 상호접속부층(34)이 위치되는 상부면의 수평 레벨보다 낮은 두 부분들 사이에 위치될 수 있다. 칩들(68) 및 더미 기판(들)(62)에 형성된 이러한 금속 플러그들(5p)은 금속 상호접속부들(1)과 반도체 디바이스들(36)을 접속시키고, 캐리어(11)의 도전층(18)의 다수의 콘택 포인트들과 금속 상호접속부들(1)을 접속시킬 수 있다.
예를 들어, 금속 플러그(5a)와 같은 금속 플러그들(5p) 중 하나는 스루 비아(170a)와 같은 스루 비아들(170v) 중 하나의 바닥부의 도전층(18)의 제 1 콘택 포인트 상에 그리고 더미 기판(62)에 형성될 수 있다. 금속 플러그(5b)와 같은 금속 플러그들(5p) 중 다른 하나는 스루 비아(170b)와 같은 스루 비아들(170v) 중 다른 하나의 바닥부의 도전층(18)의 제 2 콘택 포인트 상에 그리고 칩들(68) 중 하나에 형성될 수 있다. 금속 플러그(5c)와 같은 금속 플러그들(5p) 중 또 다른 하나는 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아들(170v) 중 또 다른 하나(예를 들어, 스루 비아(170c))의 바닥부의 콘택 포인트 상에 그리고 칩들(68) 중 하나에 형성될 수 있다. 금속 플러그(5d)와 같은 금속 플러그들(5p) 중 또 다른 하나는 칩들(68) 중 하나의 패턴화된 금속층(26)의 상호접속부 또는 금속 트레이스(35c)의, 스루 비아들(170v) 중 또 다른 하나(예를 들어, 스루 비아(170d))의 바닥부의 콘택 포인트 상에 그리고 칩들(68) 중 하나에 형성될 수 있다. 금속 플러그(5f)와 같은 금속 플러그들(5p) 중 또 다른 하나는 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아들(170v) 중 또 다른 하나(예를 들어, 스루 비아(170f))의 바닥부의 콘택 포인트 상에 그리고 칩들(68) 중 하나에 형성될 수 있다. 금속 플러그(5e)와 같은 금속 플러그들(5p) 중 또 다른 하나는 칩들(68) 중 하나에, 금속 플러그들(5p) 중 또 다른 하나(예를 들어, 금속 플러그(5e))의 두 하부 좌측 부분과 우측 부분 사이에 있는 지지체(예를 들어, 지지체(801)) 위의 상호접속부 또는 금속 트레이스(35a)의 콘택 포인트 상에, 그리고 스루 비아들(170v) 중 또 다른 하나(예를 들어, 스루 비아(170e))의 바닥부의 도전층(18)의 제 3 콘택 포인트 상에 형성될 수 있다. 앞서 설명된 도전층(18)의 제 1 , 제 2 및 제 3 콘택 포인트들은 캐리어(11)의 유전체층 또는 절연층(20)에 의해 서로로부터 분리될 수 있다.
1a 및 1b와 같은 금속 상호접속부들(1) 중 하나는 더미 기판(들)(62) 위에, 다수의 칩들(68) 위에, 그리고 다수의 칩들(68)의 다수의 에지들에 걸쳐 형성될 수 있다. 금속 상호 접속부(1a)는 더미 기판(62)의 금속 플러그(5a)를 통해 스루 비아(170a)의 바닥부의 도전층(18)의 앞서 설명된 제 1 콘택 포인트에 연결될 수 있고, 칩들(68) 중 하나의 금속 플러그(5b)를 통해 스루 비아(170b)의 바닥부의 도전층(18)의 앞서 설명된 제 2 콘택 포인트에 연결될 수 있고, 칩들(68) 중 하나의 금속 플러그(5c)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아(170c)의 바닥부의 콘택 포인트에 연결될 수 있고, 칩들(68) 중 하나의 금속 플러그(5d)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35c)의, 스루 비아(170d)의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 하나의 금속 플러그(5f)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35b)의, 스루 비아(170f)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나의 금속 플러그(5e)를 통해 스루 비아(170e)의 바닥부의 도전층(18)의 앞서 설명된 제 3 콘택 포인트에 연결될 수 있고, 칩들(68) 중 하나의 금속 플러그(5e)를 통해 지지체 상의 상호접속부 또는 금속 트레이스(35a)에 접속될 수 있다. 금속 상호접속부(1a)는 칩들(68) 중 다른 하나의 금속 플러그들(5p) 중 하나 이상을 통해 다른 하나의 칩들(68)의 반도체 디바이스들(36) 중 하나 이상에 또한 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 또 다른 하나의 금속 플러그들(5p) 중 하나 이상을 통해 칩들(68) 중 또 다른 하나의 반도체 디바이스들(36) 중 하나 이상에 또한 접속될 수 있다.
따라서, 칩들(68) 중 하나의 반도체 디바이스들(36) 중 하나는 1a 및 1b와 같은 금속 상호접속부들(1) 중 하나를 통해 칩들(68) 중 하나 또는 칩들(68) 중 또 다른 하나에서 반도체 디바이스들(36) 중 다른 하나에 접속될 수 있으며, 금속 상호접속부들(1) 중 하나를 통해 캐리어(11)의 도전층(18)의, 스루 비아들(170v) 중 하나(예를 들어, 스루 비아(170a, 170b 또는 17Oe))의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부들(1) 각각은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다.
대안적으로, 엘리먼트(68)는 칩을 나타낼 뿐만 아니라 웨이퍼를 나타낼 수 있다. 엘리먼트(68)가 웨이퍼일 때, 캐리어(11)는 다른 웨이퍼일 수 있다. 그로 인해, 본 발명에 설명된 프로세스는 웨이퍼 대 웨이퍼 본딩에 사용될 수 있다.
다음으로, 도92를 참조하면, 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 갖는 절연층 또는 유전체층(60)이 금속 상호접속부들(1)의 도전층(56) 상에, 유전체층(60)의 에칭된 표면 상에 그리고 금속 상호접속부들(1) 사이의 갭에 형성될 수 있다.
절연층 또는 유전체층(66)은 금속 상호접속부들(1)의 도전층(56) 상의, 유전체층(60)의 에칭된 표면 상의, 그리고 금속 상호접속부들(1) 사이의 갭의, 예를 들어, 폴리이미드, BCB(benzocyclobutene), 에폭시, 폴리페닐렌 산화물(PPO) 또는 PBO(polybenzoxazole)과 같은 폴리머층을 포함하거나 이러한 층일 수 있다. 도전층(56) 상의 폴리머층은 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 가질 수 있다.
대안적으로, 절연층 또는 유전체층(66)은, 금속 상호접속부들(1)의 도전층(56) 상의, 유전체층(60)의 에칭된 표면 상의, 그리고 금속 상호접속부들(1) 사이의 갭의, 실리콘 산화물(예를 들어, SiO2), 실리콘 질화물(예를 들어, Si3N4), 실리콘 탄소 질화물(예를 들어, SiCN), 실리콘 산질화물(예를 들어, SiON), 또는 실리콘 옥시카바이드(예를 들어, SiOC)의 층과 같은 무기물층을 포함할 수 있거나 이러한 층일 수 있다. 도전층(56) 상의 무기물층은 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도93을 참조하면, 도92에 도시된 절연층 또는 유전체층(66)은 다음 단계들에 의해 형성될 수 있다. 첫 번째, 폴리이미드, BCB(benzocyclobutene), 에폭시, 폴리페닐렌 산화물(PPO), 또는 PBO(polybenzoxazole)와 같은 폴리머층(66a)이 금속 상호접속부들(1)의 도전층(56) 상에, 유전체층(60)의 에칭된 표면 상에, 그리고 금속 상호접속부들(1) 사이의 갭들에 형성된다. 다음으로, 금속 상호접속부들(1)의 도전층(56)이 폴리머층(66A)에 의해 커버되지 않은 상부 표면(56u)을 가질 때까지, 폴리머층(66a)은, 예를 들어, 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적 기계적 연마(CMP) 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 연삭 또는 연마된다. 따라서, 폴리머층(66a)은 유전체층(60)의 에칭된 표면 상에 그리고 금속 상호접속부들(1) 사이의 갭들에 잔존하며, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는다. 폴리머층(66a)의 연삭 또는 연마된 표면(66s)은 실질적으로 평평하고, 실질적으로 도전층(56)의 상부 표면(56u)과 동일 평면이다. 다음으로, 예를 들어, 0.1 내지 3 마이크로미터, 및 바람직하게는 0.2 내지 1.5 마이크로미터의 두께를 갖는 무기물층(66a), 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물 또는 실리콘 옥시카바이드가 도전층(56)의 상부 표면(56u) 상에 그리고 폴리머층(66a) 연삭 또는 연마된 표면(66s) 상에 형성된다. 따라서, 도92에 도시된 바와 같은 절연층 또는 유전체층(66)에 도93에 도시된 바와 같은 폴리머층(66a) 및 무기물층(66b)이 제공될 수 있다.
도94를 참조하면, 절연층 또는 유전체층(66)을 형성한 후, 다음 단계들이 도28-45에 도시된 바와 같이 후속적으로 수행되어, 층(66) 상에 형성된 층(116) 위에 칩들(172) 및 더미 기판(들)(165)을 배치하고, 각각의 칩(72)의 반도체 기판(96)의 후면상에, 더미 기판(들)(165) 상에, 그리고 갭들(4a 및 8a)에 캡슐화/갭 필링 재료(98)를 형성하고, 캡슐화/갭 재료(98), 각각의 칩(72)의 반도체 기판(96)의 후면 및 더미 기판(들)(165)을 연삭 또는 연마하고, 연삭 또는 연마된 표면들(96s, 165s 및 98s) 상에 유전체층(88)을 형성하고, 칩들(72)에 그리고 더미 기판(들)(165)에 스루 비아들(164v)을 형성하고, 그리고 유전체층(88)의 상부 표면 상에, 스루 비아(164)에 의해 노출된 층들(56, 106 및 114) 상에, 그리고 스루 비아들(164v)의 측벽들 상에 유전체층(90)을 형성한다. 다음으로, 에칭 프로세스(이등방성 에칭 프로세스)를 사용하여, 층들(56, 106 및 114) 상에 그리고 유전체층(88)의 상부 표면 상에 형성된 유전체층(90)이 에칭되고, 유전체층(88)의 상부 부분이 추가로 에칭된다. 에칭 프로세스 이후, 유전체층(88)은 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 잔여 두께(T23)를 가질 수 있다.
대안적으로, 에칭 스톱 기술은 유전체층(88)의 상부 부분을 에칭하는 프로세스에 적용될 수 있다. 이러한 경우, 유전체층(88)은 예를 들어, 표면들(96s, 98s 및 165s) 상의 제 1 실리콘 산화물층, 제 1 실리콘 산화물층 상의, 에칭 스톱 층으로서 사용되는 실리콘 산질화물층, 및 실리콘 산질화물층 상의 제 2 실리콘 산화물층을 포함하는 앞서 설명된 무기물층들로 구성된다. 에칭 프로세스 동안, 실리콘 산질화물층인 에칭 스톱 층이 노출되고 제 2 실리콘 산화물층 모두가 제거될 때까지 제 2 실리콘 산화물층인 유전체층(88)의 상부 부분이 에칭될 수 있다. 실리콘 산질화물층 및 제 1 실리콘 산화물층으로 구성된 잔존 유전체층(88)은 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 두께(T23)를 가질 수 있다.
따라서, 스루 비아들(164v)의 바닥부들의, 유전체층(88)의 상부 표면 상의, 그리고 지지체(802) 상의 상호접속부 또는 금속 트레이스(55a)의 상부 표면 상의 유전체층(90)은 에칭되고, 유전체층(90)은 소위 스루 비아들(164v)의 측벽 유전체층들로서 스루 비아들(164v)의 측벽들 상에 잔존한다. 측벽 유전체층들(90)은 더미 기판(들)(165)의 또는 칩들(72)의 스루 비아들(164v)의 측벽 상에 형성되고 더미 기판(들)(165)에 의해 또는 칩들(72)의 반도체 기판들(96)에 의해 둘려싸여진다.
다음으로, 도95를 참조하면, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어층(92)이 스루 비아들(164v)에 의해 노출된 층들(56, 106 및 114) 상에, 유전체층(88)의 에칭된 표면 상에, 측벽 유전체층들(90) 상에 그리고 지지체 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에 형성될 수 있다. 접착/배리어층(92)은 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학기상 증착 프로세스에 의해 또는 다른 박막 증착 프로세스, 예를 들어, 원자층 증착(ALD)에 의해 형성될 수 있다. 다음으로, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(94)은 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착 프로세스에 의해 또는 다른 박막 증착 프로세스, 예를 들어, 원자층 증착(ALD)에 의해 접착/배리어층(92) 상에 형성될 수 있다. 다음으로, 포토레지스트층(294)이 예를 들어, 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 적층 프로세스를 이용하여 시드층(94) 상에 형성될 수 있다. 다음으로, 광 노출 프로세스 및 현상 프로세스가 포토레지스트층(294)에서 시드층(94)의 다수의 영역들을 노출시키는 다수의 개구들(294a)을 형성하기 위해 사용될 수 있다. 패턴화된 포토레지스트층(294)은 예를 들어, 1 내지 30 마이크로미터, 및 바람직하게는 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음으로, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 도전층(86)이 전기 도금 프로세스와 같은 적절한 프로세스를 이용하여 시드층(94)의, 층(294)의 개구들(294a)에 의해 노출되는 영역들 상에 형성될 수 있다.
접착/배리어층(92)은 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈 또는 니켈 바나듐의 층을 포함하거나 이러한 층일 수 있다. 시드층(94)은 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄 구리 합금, 니켈, 금 또는 은의 층을 포함하거나 이러한 층일 수 있다. 도전층(86)은 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리, 금 또는 은의 층을 포함하거나 이러한 층일 수 있다.
예를 들어, 접착/배리어층(92)은 스루 비아들(164v)에 의해 노출된 층들(56, 106 및 114) 상의, 유전체층(88)의 에칭된 표면 상의, 측벽 유전체층들(90) 상의, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상의 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄 함유 층, 예를 들어, 티타늄 텅스텐 합금, 티타늄 또는 티타늄 질화물일 수 있다. 시드층(94)은 티타늄 함유 층 상의 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(86)은 구리 또는 티타늄 구리 합금의 단일 층 상의 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
대안적으로, 접착/배리어층(92)은 스루 비아들(164v)에 의해 노출된 층들(56, 106 및 114) 상의, 유전체층(88)의 에칭된 표면 상의, 측벽 유전체층들(90) 상의, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 탄탈룸 함유 층, 예를 들어, 탄탈룸 또는 탄탈룸 질화물의 단일 층일 수 있다. 시드층(94)은 탄탈룸 함유 층 상의 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(86)은 구리 또는 티타늄 구리 합금의 단일 층 상의 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리 층일 수 있다.
대안적으로, 접착/배리어층(92)은 스루 비아들(164v)에 의해 노출된 층들(56, 106 및 114) 상의, 유전체층(88)의 에칭된 표면 상의, 측벽 유전체층들(90) 상의, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상의 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 크롬 함유 층, 예를 들어, 크롬의 단일 층일 수 있다. 시드층(94)은 크롬 함유 층 상의 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(86)은 구리 또는 티타늄 구리 합금의 단일 층 상의 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 전기 도금된 구리 층일 수 있다.
다음으로, 도96을 참조하면, 포토레지스트층(294)은 예를 들어, 유기 화학 용액을 이용하여 제거된다. 다음으로, 도전층(86) 아래에 있지 않은 시드층(94)이 예를 들어, 습식 화학 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 다음으로, 도전층(86) 아래에 있지 않은 접착/배리어층(92)이 예를 들어, 습식 화학 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 따라서, 유전체층(88) 상의 그리고 스루 비아들(164v) 상의 층들(92, 94 및 86)은 유전체층(88) 위에 그리고 스루 비아들(164v) 위에 두 금속 상호접속부들(2a 및 2b)을 포함하는 다수의 금속 상호접속부들(2)을 구성한다. 유전체층(88) 상의 금속 상호접속부들(2)의 시드층(94) 및 접착/배리어층(92)은 유전체층(88) 위의 금속 상호접속부들(2)의 도전층(86)의 임의의 측벽(2w)에 있지 않고, 유전체층(88) 위의 금속 상호접속부들(2)의 도전층(86)의 바닥부 아래에 있다. 유전체층(88) 위의 금속 상호접속부들(2)의 도전층(86)의 측벽들(2w)은 층들(92 및 94)에 의해 커버되지 않는다. 스루 비아들(164v)의 층들(92, 94 및 96)은 각각 도94에 도시된 바와 같이, 스루 비아들(164v)의 금속 플러그들(또는 금속 비아들)(164a, 164b, 164c, 164d 및 164e)의 금속 플러그들(또는 금속 비아들)(6a, 6b, 6c, 6d 및 6e)을 포함하는 스루 비아들(164v)의 다수의 금속 플러그들(또는 금속 비아들)(6p)을 구성한다. 더미 기판(들)(165)의 그리고 칩들(72)의 금속 플러그들(6P) 각각은 스루 비아들(164v)의 측벽 유전체층들(90) 중 하나에 의해 둘러싸여진다. 금속 플러그(6a)는 더미 기판(15)에 형성되고, 금속 플러그들(6b 및 6c)은 칩들(72) 중 하나에 형성되고, 금속 플러그들(6d 및 6e)은 칩들(72) 중 다른 하나에 형성된다. 지지체(802) 및 지지체(802) 상의 상호접속부층(106)의 상호접속부 또는 금속 트레이스(55a)는, 금속 플러그(6e)의, 상호접속부층(106)의 상부면에 위치되는 수평 레벨보다 낮은 두 부분들 사이에 위치될 수 있다. 더미 기판(들)(165)에 그리고 칩들(72)에 형성된 이러한 금속 플러그들(6p)은 칩들(72)의 반도체 디바이스들과 금속 상호접속부들(2)을 접속시킬 수 있고, 금속 상호접속부들(1 및 2)를 접속시킬 수 있다.
예를 들어, 금속 플러그(6a)와 같은 금속 플러그들(6p) 중 하나는 더미 기판(165)에 형성될 수 있고, 그리고 금속 상호접속부(1b)와 같은 금속 상호접속부들(1) 중 하나의 도전층(56)의, 스루 비아들(164v)(예를 들어, 스루 비아(164a)) 중 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(6e)와 같은 금속 플러그들(6p) 중 다른 하나는 칩들(72) 중 하나에 형성될 수 있고, 금속 플러그들(6p) 중 다른 하나(예를 들어, 금속 플러그(6p)의 두 하부 좌측과 우측 부분들 사이에 있는 지지체(예를 들어, 지지체(802)) 상의 상호접속부 또는 금속 트레이스(55a)의 콘택 포인트 상에 형성될 수 있고, 그리고 금속 상호접속부(1b)와 같은 금속 상호접속부들(1) 중 하나의 도전층(56)의, 스루 비아들(164v) 중 다른 하나(예를 들어, 스루 비아(164e))의 바닥부의 다른 콘택 포인트 상에 형성될 수 있다. 금속 플러그(6d)와 같은 금속 플러그들(6p) 중 또 다른 하나는 칩들(72) 중 하나에 형성될 수 있고 그리고 칩들(72) 중 하나의 상호접속부 또는 금속 트레이스(55b)의, 스루 비아들(164v) 중 또 다른 하나(예를 들어, 스루 비아(164d)의 바닥부의 콘택 포인트에 형성될 수 있다. 금속 플러그(6b)와 같은 금속 플러그들(6p) 중 또 다른 하나는 칩들(72) 중 또 다른 하나에 형성될 수 있고 금속 상호접속부(1a)와 같은 금속 상호접속부들(1) 중 또 다른 하나의 도전층(56)의, 스루 비아들(164v) 중 또 다른 하나(예를 들어, 스루 비아(164b))의 바닥부의 또 다른 콘택 포인트 상에 형성될 수 있다. 금속 플러그(6c)와 같은 금속 플러그들(6p) 중 또 다른 하나는 칩들(72) 중 또 다른 하나에 형성될 수 있고 그리고 칩들(72) 중 또 다른 하나의 상호접속부 또는 금속 트레이스(55c)의, 스루 비아들(164v) 중 또 다른 하나(예를 들어, 스루 비아(164c))의 바닥부의 콘택 포인트에 형성될 수 있다.
금속 상호접속부(2a)는 더미 기판(들)(165) 위에, 다수의 칩들(72) 위에, 그리고 다수의 칩들 중 다수의 에지들에 걸쳐 형성될 수 있다. 금속 상호접속부(2a)는 칩들(72) 중 하나의 금속 플러그(6b)를 통해 금속 상호접속부(1a)의, 스루 비아(164b)의 바닥부의 콘택 포인트에 연결될 수 있고, 칩들(72) 중 하나의 금속 플러그(6c)를 통해 칩들(72) 중 하나의 상호접속부 또는 금속 트레이스(55c)의, 스루 비아(164c)의 바닥부의 콘택 포인트에 접속될 수 있고, 그리고 칩들(72) 중 다른 하나의 금속 플러그(6d)를 통해 칩들(72) 중 다른 하나의 상호 접속부 또는 금속 트레이스(55b)의, 스루 비아(164d)의 바닥부의 콘택 포인트에 접속될 수 있다. 스루 비아들(164b, 164c 및 164d)의 바닥부들의 이러한 콘택 포인트들은 금속 상호접속부(2a)를 통해 서로 접속될 수 있다.
금속 상호접속부(2b)는 다수의 칩들(72)의 다수의 반도체 디바이스들(102)을 접속시키기 위해 다수의 칩들(72) 위에 형성될 수 있다. 금속 상호접속부(2b)는 칩들(72) 중 하나의 금속 플러그(6e)를 통해 금속 상호접속부(1b)의, 스루 비아(164e)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(72) 중 하나의 상호접속부 또는 금속 트레이스(55a) 및 관통 플러그(6e)를 통해 칩들(72) 중 하나 이상의 하나의 반도체 디바이스들(102)에 접속될 수 있고, 그리고 칩들(172) 중 다른 하나의 금속 플러그들(6p) 중 다른 하나를 통해 칩들(72) 중 다른 하나의 상호접속부 또는 금속 트레이스(55a, 55b 또는 55c)의, 스루 비아들(164v) 중 다른 하나의 바닥부의 콘택 포인트에 접속될 수 있다.
따라서, 칩들(72) 중 하나의 반도체 디바이스들(102) 중 하나는 2a 또는 2b와 같은 금속 상호접속부들(2) 중 하나를 통해 칩들(72) 중 다른 하나의 또는 칩들(72) 중 하나의 반도체 디바이스들(102) 중 다른 하나에 접속될 수 있고, 금속 상호접속부들(2) 중 하나를 통해, 1a 또는 1b와 같은 금속 상호접속부들(1) 중 하나의 도전층(56)의, 스루 비아들(164v)(예를 들어, 스루 비아(164a, 164b, 또는 164e)) 중 하나의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 포인트들(2) 각각은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다.
대안적으로, 엘리먼트(72)는 칩을 나타낼 뿐만 아니라 웨이퍼를 나타낼 수 있다. 엘리먼트가 웨이퍼일 때, 엘리먼트(68)는 다른 웨이퍼일 수 있다. 그로 인해, 본 발명에 설명된 프로세스는 웨이퍼 대 웨이퍼 본딩에 사용될 수 있다.
다음으로, 도97을 참조하면, 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 갖는 절연층 또는 유전체층(120)은 금속 상호접속부(2)의 도전층(86) 상에, 유전체층(88)의 에칭된 표면 상에 그리고 금속 상호접속부들(2) 사이의 갭들에 형성된다.
절연층 또는 유전체층(120)은 금속 상호접속부들(2)의 도전층(86) 상의, 유전체층(88)의 에칭된 표면 상의, 그리고 금속 상호접속부들(2) 사이의 갭들의 예를 들어, 폴리이미드, BCB(benzocyclobutene), 에폭시, 폴리페닐렌 산화물(PPO), 또는 PBO(polybenzoxazole)와 같은 폴리머층을 포함할 수 있거나 이러한 층일 수 있다. 도전층(86) 상의 폴리머층은 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 가질 수 있다.
대안적으로, 절연층 또는 유전체층(120)은, 금속 상호접속부들(2)의 도전층(86) 상의, 유전체층(88)의 에칭된 표면 상의, 그리고 금속 상호접속부들(2) 사이의 갭들의 무기물층, 예를 들어, 실리콘 산화물 (예를 들어, SiO2), 실리콘 질화물 (예를 들어, Si3N4), 실리콘 탄소 질화물 (예를 들어, SiCN), 실리콘 산질화물 (예를 들어, SiON), 또는 실리콘 옥시카바이드(예를 들어, SiOC)의 층을 포함하거나 이러한 층일 수 있다. 도전층(86) 상의 무기물층은 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도98을 참조하면, 도97에 도시된 바와 같은 절연층 또는 유전체층(120)은 다음 단계들에 의해 형성될 수 있다. 첫 번째, 폴리머층(120a), 예를 들어, 폴리이미드, BCB(benzocyclobutene), 에폭시, 폴리페닐렌 산화물(PPO), or PBO(polybenzoxazole)의 층이 금속 상호접속부들(2)의 도전층(86) 상에, 유전체층(88)의 에칭된 표면 상에, 그리고 금속 상호접속부들(2) 사이의 갭들에 형성된다. 다음으로, 금속 상호접속부들(2)의 도전층(86)이 폴리머층(120a)에 의해 커버링되지 않은 상부면(86u)을 가질 때까지, 예를 들어, 기계 연삭 프로세스, 기계 연마 프로세스, 화학적 기계적 연마(CMP) 프로세스 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 폴리머층(120a)이 연삭 또는 연마된다. 따라서, 폴리머층(120a)은 유전체층(88) 상에 그리고 금속 상호접속부들(2) 사이의 갭들에 잔존하며, 예를 들어, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는다. 폴리머층(120a)의 연삭 또는 연마된 표면(120s)은 실질적으로 평평할 수 있고 실질적으로 도전층(86)의 상부면(86u)과 공면일 수 있다. 다음으로, 무기물층(120b), 예를 들어, 0.1 내지 3 마이크로미터, 및 바람직하게는 0.2 내지 1.5 마이크로미터의 두께를 갖는 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, or 실리콘 옥시카바이드의 층이 도전층(86)의 상부면(86u) 상에 그리고 폴리머층(120a)의 연삭된 또는 연마된 표면(120s) 상에 형성된다. 따라서, 도97에 도시된 절연층 또는 유전체층(120)은 도98에 도시된 바와 같이 무기물층(120b) 및 폴리머층(120a)으로 구성될 수 있다.
도99를 참조하면, 절연층 또는 유전체층(120)을 형성한 후, 층들(120) 상에 형성된 층(140) 상에 칩들(118) 및 더미 기판(들)(158)을 배치하고, 각각의 칩(118)의 반도체 기판(124)의 후면 상에, 더미 기판(들)(158) 상에, 그리고 갭들(4b 내지 8b)에 캡슐화/갭 필링 재료(138)를 형성하고, 캡슐화/갭 필링 재료(138), 각각의 칩(118)의 반도체 기판(124)의 후면, 및 더미 기판(들)(158)을 연삭 또는 연마하고, 연삭 또는 연마된 표면들(124s, 138s 및 158s) 상에 유전체층(139)을 형성하고, 칩들(118)에 그리고 더미 기판(들)(158)에 스루 비아들(156v)을 형성하고, 그리고 유전체층(139)의 상부면 상에, 스루 비아들(156v)에 의해 노출된 층들(17, 19 및 86) 상에 그리고 스루 비아들(156v)의 측벽 상에 유전체층(127)을 형성하기 위해 도54-69에 도시된 바와 같은 단계들이 연속적으로 수행될 수 있다. 다음으로, 에칭 프로세스(예를 들어, 이등방성 에칭 프로세스)를 이용함으로써, 층들(17, 19 및 86) 상에 그리고 유전체층(139)의 상부면 상에 형성된 유전체층(127)이 에칭되고, 유전체층(139)의 상부 부분이 추가로 에칭된다. 에칭 프로세스 이후, 유전체층(139)은 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 잔여 두께(T24)를 가질 수 있다.
대안적으로, 에칭 스톱 기술이 유전체층(139)의 상부 부분을 에칭하는 프로세스에 적용될 수 있다. 이러한 경우, 유전체층(139)은 예를 들어, 표면들(124s, 138s 및 158s) 상의 제 1 실리콘 산화물층, 제 1 실리콘 산화물층 상의, 에칭 스톱층으로서 사용되는 실리콘 산질화물층, 및 실리콘 산질화물층 상의 제 2 실리콘 산화물층을 포함하는 앞서 설명된 무기물층들로 구성된다. 에칭 프로세스 동안, 실리콘 산질화물층인 에칭 스톱층이 노출되고 제 2 실리콘 산화물층 모두가 제거될 때까지, 제 2 실리콘 산화물층인 유전체층(139)의 상부 부분이 에칭될 수 있다. 실리콘 산질화물층 및 제 1 실리콘 산화물층으로 구성된 잔여 유전체층(139)은 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 두께(T24)를 가질 수 있다.
따라서, 스루 비아들(156v)의 바닥부들의, 유전체층(139)의 상부 표면 상의, 그리고 지지체(803) 상의 상호접속부 또는 금속 트레이스(75a)의 상부 표면 상의 유전체층(127)이 에칭되며, 유전체층(127)이 스루 비아들(156v)의 측벽들에, 소위 스루 비아들(156v)의 측벽 유전체층들 상에 잔존한다. 유전체층들(127)의 측벽은 칩들(118) 또는 더미 기판(들)(158)의 스루 비아들(156v)의 측벽 상에 형성되며, 칩들(118)의 반도체 기판들(124)에 의해 또는 더미 기판(들)(158)에 의해 둘러싸인다.
다음으로, 도100을 참조하면, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어층(125a)이 스루 비아들(156v)에 의해 노출된 층들(17, 19 및 86) 상에, 유전체층(139)의 에칭된 표면 상에, 측벽 유전체층들(127) 상에, 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a) 상에 형성될 수 있다. 접착/배리어층(125a)은 물리적 기상 증착(PVD) 프로세스, 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해 또는 다른 박막 증착 프로세스들, 예를 들어, 원자층 증착(ALD)에 의해 형성될 수 있다. 다음으로, 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(125b)이 예를 들어, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해 또는 다른 박막 증착 프로세스들, 예를 들어, 원자층 증착(ALD)에 의해 접착/배리어층(125a) 상에 형성될 수 있다. 다음으로, 포토레지스트층(394)이 예를 들어, 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 적층 프로세스를 이용하여 시드층(125b) 상에 형성될 수 있다. 다음으로, 광 노출 프로세스 및 현상 프로세스가, 포토레지스트층(394)의 시드층(125b)의 다수의 영역들을 노출시키는 다수의 개구들(394a)을 형성하도록 사용될 수 있다. 패턴화된 포토레지스트층(394)은 예를 들어, 1 내지 30 마이크로미터, 및 바람직하게는 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음으로, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터 또는 1 내지 5 마이크로미터의 두께를 갖는 도전층(125c)이 전기 도금 프로세스를 이용하여 시드층(125b)의, 층(394)의 개구들(394a)에 의해 노출된 영역들 상에 형성될 수 있다.
접착/배리어층(125a)은 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 니켈, 또는 니켈 바나듐의 층을 포함하거나 이러한 층일 수 있다. 시드층(125b)은 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리, 티타늄 구리 합금, 니켈, 금 또는 은의 층을 포함하거나 이러한 층일 수 있다. 도전층(125c)은 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터 또는 1 내지 5 마이크로미터의 두께를 갖는 구리, 금 또는 은의 전기 도금된 금속 층을 포함하거나 이러한 층일 수 있다.
예를 들어, 접착/배리어층(125a)은 스루 비아들(156v)에 의해 노출된 층들(17, 19 및 86) 상의, 유전체층(139)의 에칭된 표면 상의, 유전체층(127)의 측벽 상의, 그리고 지지체(803) 상에 있는 상호 접속부 또는 금속 트레이스(75a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄 텅스텐 합금, 티타늄, 또는 티타늄 질화물의 단일 층과 같은 티타늄 함유 층일 수 있다. 시드층(125b)은 티타늄 함유 층 상의 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(125c)은 구리 또는 티타늄 구리 합금의 단일 층 상의, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터 또는 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
대안적으로, 접착/배리어층(125a)은 스루 비아들(156v)에 의해 노출된 층들(17, 19 및 86) 상의, 유전체층(139)의 에칭된 표면 상의, 유전체층(127)의 측벽 상의, 그리고 지지체(803) 상에 있는 상호 접속부 또는 금속 트레이스(75a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 탄탈룸 또는 탄탈룸 질화물과 같은 탄탈룸 함유 층일 수 있다. 시드층(125b)은 탄탈룸 함유 층 상의 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(125c)은 구리 또는 티타늄 구리 합금의 단일 층 상의, 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터 또는 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
대안적으로, 접착/배리어층(125a)은 스루 비아들(156v)에 의해 노출된 층들(17, 19 및 86) 상의, 유전체층(139)의 에칭된 표면 상의, 유전체층(127)의 측벽 상의, 그리고 지지체(803) 상에 있는 상호 접속부 또는 금속 트레이스(75a) 상의, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 크롬의 단일 층과 같은 크롬 함유 층일 수 있다. 시드층(125b)은 크롬 함유 층 상의 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(125c)은 구리 또는 티타늄 구리 합금의 단일 층 상의 1 마이크로미터 초과, 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 1 내지 10 마이크로미터 또는 1 내지 5 마이크로미터의 두께를 갖는 전기 도금된 구리층일 수 있다.
다음으로, 도101을 참조하면, 패턴화된 포토레지스트층(394)이 예를 들어, 유기 화학 용액을 사용하여 제거된다. 다음으로, 도전층(125c) 아래에 있지 않은 시드층(125b)이 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 다음으로, 도전층(125c) 아래에 있지 않은 접착/배리어층(125a)이 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스를 이용하여 제거된다. 따라서, 유전체층(139) 위의 그리고 스루 비아들(156v) 위의 층들(125a, 125b 및 125c)은, 유전체층(139) 위에 그리고 스루 비아들(156v) 위에 금속 상호접속부들(3a, 3b 및 3c)을 포함하는 다수의 금속 상호접속부들(3)을 구성한다. 유전체층(139) 위의 금속 상호접속부들(3)의 접착/배리어층(125a) 및 시드층(125b)은 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 임의의 측벽(3w)에 있지 않고, 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 바닥부 아래에 있다. 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 측벽들(3w)은 층들(125a 및 125b)에 의해 커버되지 않는다. 층들(125a, 125b 및 125c)은 각각 도73 및 99에 도시된 바와 같이 스루 비아들(156a, 156b, 156c, 156d, 156e 및 156f)의 금속 플러그들(또는 금속 비아들)(7a, 7b, 7c, 7d, 7e 및 7f)을 포함하는 스루 비아들(156v)의 다수의 금속 플러그들(또는 금속 비아들)을 구성한다. 칩들(118) 및 더미 기판(들)(158)의 금속 플러그들(7p) 각각은 스루 비아들(156v)의 측벽 유전체층들(127) 중 하나에 의해 둘러싸인다. 금속 플러그(7a)는 더미 기판(158)에 형성되고, 금속 플러그들(7b, 7c 및 7d)은 칩들(118) 중 하나에 형성되고, 금속 플러그들(7f 및 7e)은 칩들(118) 중 다른 하나에 형성된다. 지지체(803) 및 지지체(803) 상의 상호접속부층(17)의 상호접속부 또는 금속 트레이스(75a)는 금속 플러그(7e)의, 상호접속부층(17)의 상부면이 위치되는 수평 레벨보다 낮은 두 부분들 사이에 위치할 수 있다. 칩들(118) 및 더미 기판(들)(158)에 형성된 이러한 금속 플러그들(7p)은 칩들(118)의 반도체 디바이스들(13)과 금속 상호접속부들(3)을 접속시키고, 금속 상호접속부들(2 및 3)을 접속시킬 수 있다.
금속 플러그(7a)와 같은 금속 플러그들(7p) 중 하나는 더미 기판(158)에 형성될 수 있고, 그리고 금속 상호접속부(2) 중 하나의 도전층(86)의 스루 비아들(156v)(예를 들어, 스루 비아(156a)) 중 하나의 바닥부의 콘택 포인트에 형성될 수 있다. 금속 플러그들(7p) 중 다른 하나, 예를 들어, 금속 플러그(7b)는 칩들(118) 중 하나에 형성될 수 있고, 금속 상호접속부(2a)와 같은 금속 상호접속부들(2) 중 다른 하나의 도전층(86)의 스루 비아들(156v) 중 다른 하나(예를 들어, 스루 비아(156b)의 바닥부의 다른 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(7p) 중 다른 하나, 예를 들어, 금속 플러그(7c)는 칩들(118) 중 하나에 형성될 수 있고, 칩들(118) 중 하나의 상호 접속부 또는 금속 트레이스(75d)의 스루 비아들(156v)(예를 들어, 스루 비아(156c)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(7p) 중 다른 하나, 예를 들어, 금속 플러그(7d)는 칩들(118) 중 하나에 형성될 수 있고, 칩들(118) 중 하나의 상호 접속부 또는 금속 트레이스(75c)의 스루 비아들(156v)(예를 들어, 스루 비아(156d)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(7p) 중 다른 하나, 예를 들어, 금속 플러그(7f)는 칩들(118) 중 다른 하나에 형성될 수 있고, 칩들(118) 중 다른 하나의 상호접속부 또는 금속 트레이스(75b)의 스루 비아들(156v)(예를 들어, 스루 비아(156f)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(7p) 중 다른 하나, 예를 들어, 금속 플러그(7e)는 칩들(118) 중 하나에 형성될 수 있고, 금속 플러그들(7p) 중 다른 하나(예를 들어, 금속 플러그(7e))의 두 하부 좌측 및 우측 부분들 사이에 있는 지지체(예를 들어, 지지체(803)) 상의 상호접속부 또는 금속 트레이스(75a)의 콘택 포인트 상에 형성될 수 있고, 그리고 금속 상호접속부(2b)와 같은 금속 상호접속부들(2) 중 다른 하나의 도전층(86)의 스루 비아들(156v)(예를 들어, 스루 비아(156e)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다.
금속 상호접속부(3a)는 하나 이상의 칩들(118) 위에 형성될 수 있다. 금속 상호접속부(3b)는 다수의 칩들(118) 상에 그리고 다수의 칩들(118)의 다수의 에지들에 걸쳐 형성될 수 있다. 금속 상호접속부(3c)는 하나 이상의 칩들(118) 상에 그리고 더미 기판(들)(158) 상에 형성될 수 있다.
금속 상호접속부(3a)는 칩들(118) 중 하나의 금속 플러그(7b)를 통해 금속 상호접속부(2a)의 스루 비아(156b)의 바닥부의 콘택 포인트에 접속될 수 있고 칩들(118) 중 하나의 금속 플러그(7c)를 통해 칩들(118) 중 하나의 상호접속부 또는 금속 트레이스(75d)의, 스루 비아(156c)의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(3b)는 칩들(118) 중 하나의 금속 플러그(7d)를 통해 칩들(118) 중 하나의 상호 접속부 또는 금속 트레이스(75c)의, 스루 비아(156d)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(118) 중 다른 하나의 금속 플러그(7f)를 통해 칩들(118) 중 다른 하나의 상호 접속부 또는 금속 트레이스(75b)의, 스루 비아(156f)의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(3c)는 칩들(118) 중 다른 하나의 금속 플러그(7e)를 통해 금속 상호접속부(2b)의, 스루 비아(156e)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(118) 중 다른 하나의 상호접속부 또는 금속 트레이스(75a)를 통해 칩들(118) 중 다른 하나의 하나 이상의 반도체 디바이스들(13)에 접속될 수 있고, 그리고 더미 기판(158)의 금속 플러그(7a)를 통해 금속 상호접속부들(1) 중 다른 하나의 스루 비아(156a)의 바닥부의 콘택 포인트에 접속될 수 있다. 따라서, 스루 비아들(156b 및 156c)의 바닥부들의 콘택 포인트들은 금속 상호접속부(3a)를 통해 서로 접속될 수 있고, 스루 비아들(156d 및 156f)의 바닥부들의 콘택 포인트들은 금속 상호접속부(3b)를 통해 서로 접속될 수 있고, 스루 비아들(156a 및 156e)의 바닥부들의 콘택 포인트들은 금속 상호접속부(3c)를 통해 서로 접속될 수 있다.
칩들(118) 중 하나의 반도체 디바이스들(13) 중 하나는 3a 또는 3b와 같은 금속 상호접속부들(3) 중 하나를 통해 칩들(118) 중 하나의 또는 칩들(118) 중 다른 하나의 반도체 디바이스들(13) 중 다른 하나에 접속될 수 있으며, 금속 상호접속부들(3) 중 하나를 통해, 2a 또는 2b와 같은 금속 상호접속부들(2) 중 하나의 도전층(86)의, 스루 비아들(156v)(예를 들어, 스루 비아(156a, 156b 또는 156e)) 중 하나의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부들(3) 각각은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다.
대안적으로, 엘리먼트(118)는 칩을 나타낼 수 있을 뿐만 아니라 웨이퍼를 나타낼 수 있다. 엘리먼트(118)가 웨이퍼인 경우, 엘리먼트(72)는 다른 웨이퍼일 수 있다. 그로 인해, 본 발명에서 설명된 프로세스는 웨이퍼 대 웨이퍼 본딩에 사용될 수 있다.
다음으로, 도102를 참조하면, 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 갖는 절연층 또는 유전체층(122)이 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139)의 에칭된 표면 상에 그리고 금속 상호접속부들(3) 사이의 갭에 형성된다. 다음으로, 폴리머층(136), 예를 들어, 광감성 폴리머층이 예를 들어, 스핀 코팅 프로세스를 이용하여 절연층 또는 유전체층(122) 상에 형성된다. 다음으로, 광 노출 프로세스 및 화학적 현상 프로세스가 폴리머층(136)의, 절연층 또는 유전체층(122)의 다수의 영역들을 노출시키는 다수의 개구들(136a)을 형성하도록 사용될 수 있다. 다음으로, 폴리머층(136)은 섭씨 180도 내지 섭씨 300도 또는 섭씨 180도 내지 섭씨 250도 사이의 온도에서 경화될 수 있다. 경화된 후, 폴리머층(136)은 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 2 and 15 마이크로미터 또는 5 and 10 마이크로미터의 두께를 가질 수 있다. 폴리머층(136)은 폴리이미드층, BCB(benzocyclobutene)층, PBO(polybenzoxazole)층, 폴리페닐렌 산화물(PPO)층, 에폭시층, 또는 SU-8의 층일 수 있다.
절연층 또는 유전체층(122)은, 예를 들어, 화학적 기상 증착(CVD) 프로세스 또는 물리적 기상 증착(PVD) 또는 플라즈마 강화 화학적 기상 증착(PECVD) 프로세스를 포함하는 프로세스에 의해 형성되는 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 갖는 실리콘 산화물 (예를 들어, SiO2), 실리콘 질화물 (예를 들어, Si3N4), 실리콘 탄소 질화물 (예를 들어, SiCN), 실리콘 산질화물 (예를 들어, SiON), or 실리콘 옥시카바이드(예를 들어, SiOC)의 층과 같은 무기물층을 포함하거나 이러한 층일 수 있다. 대안적으로, 절연층 또는 유전체층(122)은, 예를 들어, 스핀 코팅 프로세스 및 그 후 섭씨 150도 내지 섭씨 300도 사이의 온도에서 열경화 프로세스를 이용함으로써 형성되는, 예를 들어, 0.3 내지 10 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.3 내지 3 마이크로미터, 0.3 내지 2 마이크로미터, 또는 0.3 내지 1 마이크로미터의 두께를 갖는 폴리이미드, BCB(benzocyclobutene), 에폭시, 폴리페닐렌 산화물(PPO), 또는 PBO(polybenzoxazole)의 층과 같은 폴리머층을 포함하거나 이러한 층일 수 있다.
도103을 참조하면, 도102에 도시된 구조를 형성한 후, 금속 상호접속부들(3)의 도전층(125c)의 폴리머층(136)의 개구들(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들의 바닥부의 다수의 콘택 포인트들 상의 그리고 폴리머층(136) 상의 UBM(under bump metallurgic)층(666)을 형성하고, UBM층(666) 상에 다수의 솔더 범프들 또는 볼들(126)을 형성하고, 다수의 시스템-인 패키지들 또는 멀티칩 모듈들, 예를 들어, 시스템-인 패키지 또는 멀티칩 모듈들(555e 및 555f)을 싱귤레이션 처리하는 것은 도78-82에 도시된 단계로 불릴 수 있다.
일부 경우들에서, 시스템-인 패키지 또는 멀티칩 모듈(555e)은 캐리어(11)에 다수의 금속 플러그들 또는 비아들, 캐리어(11) 아래에 다수의 금속 트레이스들 및 캐리어(11) 아래에 다수의 수동 소자들을 더 포함할 수 있다. 금속 플러그들 또는 비아들은 기판(10) 및 유전체층(12)을 관통하는, 캐리어(11)의 유전체층(12) 및 기판(10)의 다수의 개구들에 형성될 수 있고 캐리어(11)의 도전층(18)에 연결될 수 있다. 금속 플러그들 또는 비아들은 구리, 알루미늄, 금 또는 니켈을 포함하거나 이러한 물질일 있다. 대안적으로, 금속 플러그 또는 비아들은 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄 구리 합금, 또는 크롬을 더 포함할 수 있다. 금속 트레이스들은 캐리어(11)의 기판의 바닥면에 형성될 수 있고 금속 플러그들 또는 비아들을 통해 캐리어(11)의 도전층(18)에 접속될 수 있다. 금속 트레이스들 각각은 전기 도금된 금속층 및 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 또는 티타늄 구리 합금의 층을 포함할 수 있으며, 전기 도금된 금속 층은 구리, 금, 알루미늄, 또는 니켈의 층을 포함하거나 이러한 층일 수 있다. 수동 소자들, 예를 들어, 캐패시터들, 인덕터들 또는 저항기들은 솔더들을 이용하여 금속 트레이스들에 본딩될 수 있다. 수동 소자들 중 하나는, 순서대로 솔더들 중 하나, 기판(10)의 바닥면의 금속 트레이스들 중 하나, 기판(10)의 금속 플러그들 또는 비아들 중 하나, 그리고 기판(10)의 상부측의 도전층(18)의 금속 상호접속부를 통해 금속 플러그들(5p), 예를 들어, 금속 플러그(5a, 5b, 5c, 5d, 5e 또는 5f) 중 하나에 접속될 수 있다. 솔더들은 비스무스, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 은 구리 합금, 주석 금 합금 또는 주석 구리 합금을 포함할 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555e)은 솔더 범프들 또는 볼들(126)을 이용하여 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 캐리어에 접속 및 본딩될 수 있다. 예를 들어, 도104를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555e)은, 솔더 범프들 또는 볼들(126)을 캐리어(176)의 상부측에 사전 형성된 예를 들어, 솔더 또는 금층에 연결시키는 예를 들어, 플립 칩 기술을 이용하여 도83에 도시된 캐리어(176)의 상부측과 본딩될 수 있다. 다음으로, 도83에 도시된 언더 필(174)이 시스템-인 패키지 또는 멀티칩 모듈(555e)의 폴리머층(136)과 캐리어(176)의 상부측 사이에 형성될 수 있고 솔더 범프들 또는 볼들(126)을 둘러싼다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다.
도105는 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시하며, 이는 다른 단계들에 의해 형성될 수 있다. 도102에 도시된 구조를 형성한 후, 폴리머층(136)의 개구들(136a) 아래에 그리고 절연층 또는 유전체층(122)의 다수의 개구들을 형성하는 것, 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들에 의해 노출되는 다수의 콘택 포인트들 상에 그리고 폴리머층(136) 상의 접착/배리어층(134)을 형성하는 것, 접착/배리어층(134) 상에 시드층(132)을 형성하는 것, 시드층(132) 상의 포토레지스트층(152)을 형성하는 것, 그리고 포토레지스트층(152)에 다수의 개구들(152a)을 형성하는 것은 도78 및 79에 도시된 단계들로 불릴 수 있다. 다음으로, 개구들(152a)에 그리고 시드층(132)의, 포토레지스트(152)의 개구들(152a)에 의해 노출된 다수의 영역들 상에 금속 층(142)을 형성하는 것, 금속층(142) 상에 그리고 개구들(152a)에 배리어층(144)을 형성하는 것, 개구들(152a)에 그리고 금속층(142) 상에 배리어층(144)을 형성하는 것, 개구들(152a)에 그리고 배리어층(144)에 솔더 습윤층(146)을 형성하는 것, 포토레지스트층(152)을 제거하는 것, 금속층(142) 아래에 있지 않은 시드층(132)을 제거하는 것 그리고 금속층(142) 아래에 있지 않은 접착/배리어층(134)을 제거하는 것은 도84에 도시된 단계들로 불릴 수 있다. 따라서, 층들(132, 134, 142, 144 및 146)은 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들의 바닥부에서, 폴리머층(136) 상에 그리고 콘택 포인트들 상에 다수의 금속 범프들(668)을 구성한다. 금속 범프들(668)은 예를 들어, 20 내지 400 마이크로미터, 및 바람직하게는 50 내지 100 마이크로미터의 폭, 및 예를 들어, 10 내지 100 마이크로미터, 및 바람직하게는 20 내지 60 마이크로미터의 높이를 가질 수 있다. 다음으로, 예를 들어, 기계적 톱질 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 절단하도록, 그리고 다수의 시스템-인 패키지들 또는 멀티칩 모듈들, 예를 들어, 도105에 도시된 시스템-인 패키지 또는 멀티칩 모듈(555g)을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다. 시스템-인 패키지 또는 멀티칩 모듈(555g)에서, 상호접속부들(3) 각각은 하나 이상의 금속 범프들(668)에 접속될 수 있고 금속 범프들(668)은 외부 접속을 위해 사용될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555g)은 금속 범프들(668)을 사용하여 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 캐리어에 접속 및 본딩될 수 있다. 예를 들어, 도106을 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555g)은 예를 들어, 금속 범프들(668)의 솔더 웨팅층(146)을 캐리어(176)의 상부측 상에 형성된 솔더 또는 금층과 연결하는 플립 칩 기술을 이용하여 도83에 도시된 캐리어(176)의 상부측에 본딩될 수 있다. 솔더 웨팅층(146)과 캐리어(176)의 상부측에 형성된 솔더 또는 금층을 연결한 후, 다수의 금속 결합부들(180)이 캐리어(176)의 상부측과 금속 범프들(668)의 배리어층(144) 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터 사이의 두께를 갖는 주석 은 구리 합금, 주석 금 합금 또는 주석 납 합금의 층일 수 있다. 다음으로, 도83에 도시된 언더 필(174)이 캐리어(176)의 상부측과 시스템-인 패키지 또는 멀티칩 모듈(555g)의 폴리머층(136) 사이에 형성될 수 있으며, 금속 범프들(668)과 금속 결합부들(180)을 둘러싼다. 다음으로, 도83에 도시된 솔더 볼들(178)은 캐리어(176)의 바닥면 상에 형성된다.
대안적으로, 도102-106에 도시된 바와 같이, 절연층 또는 유전체층(122)이 생략될 수 있다. 이러한 경우, 폴리머층(136)이 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139)의 에칭된 표면 상에 그리고 금속 상호접속부들(3) 사이의 갭들에 형성되고, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들이 폴리머층(136)의 개구들(136a)의 단부들에 의해 그리고 단부들에서 노출된다. 또한, 접착/배리어층(134)은 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136a)의 단부들에 의해 그리고 단부들에서 노출된 콘택 포인트들 상에 형성된다.
도107 및 108은 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다. 도107을 참조하면, 도101에 도시된 구조를 형성한 후, 절연층 또는 유전체층(122)이 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139)의 에칭된 표면 상에 그리고 금속 상호접속부들(3) 사이의 갭들 사이에 형성될 수 있다. 도107에 도시된 층(122)의 사양들은 도102에 도시된 층(122)의 사양으로 불릴 수 있다. 다음으로, 다수의 개구들(122a)이 절연층 또는 유전체층(122)에 형성될 수 있고 금속 상호접속부들(3)의 도전층(125c)의 다수의 영역들을 노출시킨다. 다음으로, 도86에 도시된 금속 상호접속부들 또는 트레이스들(300)은 금속 상호접속부들(3)의 도전층(125c)의, 층(122)의 개구들(122a)에 의해 노출된 영역들 상에 그리고 절연층 또는 유전체층(122) 상에 형성될 수 있다. 금속 상호접속부들 또는 트레이스들(300)은 도86에 도시된 층들(148 및 150)로 구성될 수 있으며, 도107에 도시된 금속 상호접속부들 또는 트레이스들(300)을 형성하는 단계들은 도86에 도시된 금속 상호접속부들 또는 트레이스들(300)을 형성하는 단계로 불릴 수 있다. 다음으로, 감광성 폴리머층과 같은 폴리머층(136)이 스핀 코팅 프로세스를 이용하여 금속 상호접속부들 또는 트레이스들(300) 상에 그리고 절연층 또는 유전체층(122) 상에 형성될 수 있다. 다음으로, 광 노출 프로세스 및 화학적 현상 프로세스가, 폴리머층(136)에 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출시키는 다수의 개구들(136a)을 형성하도록 사용될 수 있다. 다음으로, 폴리머층(136)이 섭씨 180도 내지 섭씨 300도 또는 섭씨 180도 내지 섭씨 250도의 온도에서 경화될 수 있다. 경화된 후, 폴리머층(136)은 1 내지 20 마이크로미터, 및 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다. 폴리머층(136)은 폴리이미드층, BCB(benzocyclobutene)층, PBO(polybenzoxazole)층, 폴리페닐렌 산화물(PPO)층, 에폭시층, 또는 SU-8의 층일 수 있다.
다음으로, 도108을 참조하면, 싱귤레이션 프로세스가 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지들 또는 멀티칩 모듈들(555h 및 555i)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행될 수 있다.
도109는 와이어본딩된 와이어들(184)을 통해 도83에 도시된 캐리어(176)에 접속된 시스템-인 패키지 또는 멀티칩 모듈(555h)을 포함하는 멀티칩 패키지(566a)를 도시한다. 멀티칩 패키지(566a)는, 도88에 도시된 시스템-인 패키지 또는 멀티칩 모듈(555c)이 시스템-인 패키지 또는 멀티칩 모듈(555h)로 대체된 것을 제외하면 도88에 도시된 멀티칩 패키지(566)와 유사하다. 멀티칩 모듈(555h) 또는 시스템-인 패키지로 패키징된 멀티칩 패키지를 형성하는 단계들은 도88에 도시된 바와 같이 멀티칩 모듈(555c) 또는 시스템-인 패키지로 패키징된 멀티칩 패키지(566)를 형성하는 단계들로 불릴 수 있다. 도109에 도시된 글루층(182), 와이어본딩된 와이어들(184) 및 몰딩 컴파운드(186)의 사양들은 각각 도88에 도시된 글루층(182), 와이어본딩된 와이어들(184) 및 몰딩 컴파운드(186)로 불릴 수 있다. 도109에 도시된 솔더 볼들(178)의 사양들은 도83에 도시된 솔더 볼들(178)의 사양들로 불릴 수 있다. 멀티칩 패키지(566a)는 솔더 볼들(178)을 통해 마더보드, 볼 그리드 어레이(BGA) 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 캐리어에 접속될 수 있다.
도110-128은 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하는 프로세스를 도시한다. 도110을 참조하면, 멀티칩들(68)이 캐리어(11)와 본딩되기 전에 제공된다. 도110에 도시된 칩들(68)은, 도110에 도시된 칩들(68) 각각이 패턴화된 금속층(26)의, 패시베이션층(24)의 다수의 개구들(24a)의 단부들에 의해 그리고 단부들에서 노출된 다수의 콘택 포인트들 상에 그리고 아래에 다수의 금속 범프들(891)을 더 포함하고, 패턴화된 금속층(26)에 의해 제공되는 상호접속부 또는 금속 트레이스(35e)를 더 포함한다는 점을 제외하면 도7에 도시된 칩들(68)과 유사하다. 상호접속부 또는 금속 트레이스(35e)는 두 개 이상의 반도체 디바이스들(36)에 접속될 수 있지만, 상호접속부 또는 금속 트레이스(35a, 35b, 35c 또는 35d)와 분리될 수 있다. 상호접속부 또는 금속 트레이스(35e)는 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다. 도7의 칩들(68)의 엘리먼트들을 나타내는 것과 동일한 도면 번호로 표시된 도110의 칩들(68)의 엘리먼트는 도7에 도시된 칩들(68)의 엘리먼트와 동일한 재료 및 사양을 갖는다. 하나의 경우, 칩들(68) 중 하나는 칩들(68) 중 다른 하나의 회로 설계들과 상이한 회로 설계들을 가질 수 있다. 또한, 다른 경우, 칩들(68) 중 하나는 칩들(68) 중 다른 하나의 회로 설계들 상이한 회로 설계들을 가질 수 있다. 대안적으로, 칩들(68) 중 하나는 칩들(68) 중 다른 하나의 영역 또는 크기와 상이한 영역(상부 표면) 또는 크기를 가질 수 있다. 또한, 다른 경우, 칩들(68) 중 하나는 칩들(68) 중 다른 하나의 영역 또는 크기와 동일한 영역(상부 표면) 또는 크기를 가질 수 있다. 도110에 도시된 캐리어(11)는, 도110에 도시된 캐리어(11)가 도전층(18)의, 유전체층 또는 절연층(20)의 다수의 개구들(20a)의 바닥부들에, 다수의 콘택 포인트들 상에 다수의 금속 패드들(892)을 더 포함한다는 점을 제외하면 도1에 도시된 캐리어와 유사하다. 도전층(18)의, 개구들(20a)의 바닥부들의 콘택 포인트들은 캐리어(11)의 유전체층 또는 절연층(20)에 의해 서로로부터 분리될 수 있다.
금속 패드들(892)은 두 개의 금속층들(84a 및 85)로 구성될 수 있다. 금속층(85), 예를 들어, 니켈층은 2 내지 10 마이크로미터의 두께를 가질 수 있고, 예를 들어, 전기 도금 또는 무전해 도금 프로세스에 의해 캐리어의 도전층(18)의, 개구들(20a)의 바닥부들의 콘택 포인트들 상에 형성될 수 있다. 금속층(84a), 예를 들어, 솔더 또는 금의 층은 예를 들어, 2 내지 15 마이크로미터의 두께를 가질 수 있고, 전기 도금 또는 무전해 도금 프로세스에 의해 캐리어의 금속층(85), 예를 들어, 니켈층 상에 형성될 수 있다.
금속 범프들(891)은 금속층들(83 및 84b)과 같은 하나 이상의 금속층들로 구성될 수 있다. 금속층(83)은 예를 들어, 스퍼터링 프로세스에 의해 각각의 칩(68)의 패턴화된 금속층(26)의, 개구들(24a)의 상부들의 콘택 포인트들 상에 그리고 아래에 형성되는, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 티타늄, 티타늄 질화물, 티타늄 텅스텐 합금, 탄탈룸, 탄탈룸 질화물, 또는 크롬의 층과 같은 접착/배리어층을 포함할 수 있다. 금속층(83)은 예를 들어, 스퍼터링 프로세스에 의해 접착/배리어층 상에 그리고 아래에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터의 두께를 갖는 티타늄 구리 합금, 구리, 금, 또는 니켈의 층과 같은 시드층을 더 포함할 수 있다. 금속층(84b)은 시드층 상에 그리고 아래에 형성된, 예를 들어, 0.5 내지 20 마이크로미터, 및 바람직하게는 2 내지 10 마이크로미터의 두께를 갖는 구리층, 바람직하게는 예를 들어, 전기 도금 프로세스에 의한 금속층(83)의 구리 또는 티타늄 구리 합금 시드층, 예를 들어, 전기 도금 또는 무전해 도금 프로세스에 의해 구리층 상에 그리고 아래에 형성된 예를 들어, 0.1 내지 10 마이크로미터, 및 바람직하게는 0.2 내지 5 마이크로미터의 두께를 갖는 니켈층, 예를 들어, 전기 도금 프로세스에 의해 니켈층 상에 그리고 아래에 형성된, 금속 패드들(892)의 금속층(84a)(예를 들어, 솔더 또는 금의 층)과 본딩하기 위해 사용되는 비스무스, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 구리 합금 또는 주석 은 구리 합금의 솔더층을 포함할 수 있다. 대안적으로 금속층(84b)은 시드층 상에 그리고 아래에 형성된, 예를 들어, 2 내지 100 마이크로미터, 및 바람직하게는 5 내지 50 마이크로미터의 두께를 갖는 구리층, 바람직하게는 전기 도금 프로세스에 의한 금속층(83)의 구리 또는 티타늄 구리 합금 시드층, 예를 들어, 전기 도금 또는 무전해 도금 프로세스에 의해 구리층 상에 그리고 아래에 형성된 예를 들어, 2 내지 10 마이크로미터, 및 바람직하게는 2 내지 5 마이크로미터의 두께를 갖는 니켈층, 예를 들어, 전기 도금 또는 무전해 도금 프로세스에 의해 니켈층 상에 그리고 아래에 형성된, 금속 패드들(892)의 금속층(84a)(예를 들어, 솔더 또는 금의 층)과 본딩하기 위해 사용되는 금층을 포함할 수 있다. 대안적으로 금속층(84b)은 시드층 상에 그리고 아래에 형성된, 예를 들어, 2 내지 50 마이크로미터, 및 바람직하게는 5 내지 25 마이크로미터의 두께를 갖는 니켈층, 바람직하게는 예를 들어, 전기 도금 프로세스에 의한 금속층(83)의 구리 또는 티타늄 구리 합금 시드층, 예를 들어, 전기 도금 또는 무전해 도금 프로세스에 의해 니켈층 상에 그리고 아래에 형성된 금속 패드들(892)의 금속층(84a)(예를 들어, 솔더 또는 금의 층)과 본딩하기 위해 사용되는 비스무스, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 구리 합금의 솔더 층을 포함할 수 있다.
도111을 참조하면, 칩들(68)은 캐리어(11)의 금속 패드들(892)과 칩들(68)의 금속 범프들(891)을 연결하는 예를 들어, 플립 칩 기술을 이용하여 캐리어(11)과 본딩될 수 있다. 이러한 프로세스에서, 금속 범프들(891)은 금속 패드들(892) 위에 배치될 수 있고, 그 다음, 금속 범프들(891)의 금속층(84b)의 앞서 설명된 솔더 또는 금층인 최하부층 및 금속 패드들(892)의 금속층(84a)의 앞서 설명된 솔더 또는 금층인 상부층이 히팅 또는 리플로우 프로세스와 같은 적절한 프로세스를 이용하여 다수의 금속 결합부들(89)로 용융 또는 통합될 수 있다. 상응하게, 금속 결합부들(89)은 캐리어(11)의 상부면과 칩들(68)의 활성면들 사이에 형성될 수 있다. 금속 결합부들(89) 각각은, 금속층(83) 상에 그리고 바닥부에, 도111에는 도시되지 않지만 도110에 도시된 잔여 금속층(84b)의 앞서 설명된 니켈층과 금속층(85) 사이에 예를 들어, 5 내지 50 마이크로미터의 두께를 갖는 비스무스, 인듐, 주석 납 합금, 주석 은 합금, 주석 금 합금, 주석 은 구리 합금, 주석 금 합금 또는 금의 층일 수 있다. 금속 결합부들(89)은 칩들(68)의 상호접속부들 또는 금속 트레이스들(35b, 35c, 35d 및 35e)을 캐리어(11)의 도전층(18)의 금속 상호접속부들 또는 트레이스들에 접속시킬 수 있다. 다음으로, 언더 필(91)은 각 칩(68)의 패시베이션층(24)과 캐리어(11)의 상부면 사이에 형성되고 금속 조인트들(89)을 둘러싼다. 언더 필(91)은 에폭시, 유리 필러 또는 탄소 필러를 포함할 수 있고, 유리 필러 또는 탄소 필러는 에폭시에 분산될 수 있다.
다음으로, 도112를 참조하면, 다수의 별개의 더미 기판들(62)은 글루층(22)을 이용하여 캐리어(11)의 상부면과 접합될 수 있다. 글루층(22)은 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 갖는 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole), 폴리페닐렌 산화물(PPO), 또는 실록산과 같은 폴리머층일 수 있다. 이웃한 두 개의 칩들(68) 사이의 갭이 500 또는 1,000 마이크로미터보다 큰 것처럼 너무 크면, 하나 이상의 별개의 더미 기판들(62)이 갭에 배치될 수 있다. 대안적으로, 이웃한 두 칩들(68) 사이의 갭이 500 또는 1000 마이크로미터보다 작은 것처럼 충분히 작으면, 어떠한 별개의 더미 기판들(62)도 갭에 배치될 수 없다. 예를 들어, 별개의 더미 기판들(62)은 분리된 실리콘 바들, 분리된 더미 칩들, 분리된 더미 실리콘 다이들, 또는 폴리실리콘, 유리, 실리콘 또는 세라믹의 분리된 기판들일 수 있다. 일 실시예에서, 별개의 더미 기판들(62)은 캐리어(11)와 접합되기 전에 각각의 별개의 더미 기판(62)의 상부면 또는 바닥면 상에 또는 각각의 별개의 더미 기판(62)에 어떠한 회로들도 형성되지 않는다.
대안적으로, 글루층(22)은 별개의 더미 기판들(62) 각각의 바닥면 상에 형성되는 실리콘 산화물층으로 대체될 수 있다. 이러한 경우, 캐리어의 상부면과 별개의 더미 기판들(62)의 접합은 캐리어(11)의 유전체층 또는 절연층(20)의 다른 실리콘 산화물층과 별개의 더미 기판들(62) 각각 상에 형성된 실리콘 산화물층(22)을 본딩함으로써 수행될 수 있다. 따라서, 별개의 더미 기판들(62)은 이러한 실리콘 산화물층들을 이용하여 캐리어(11)과 접합될 수 있다.
도113은 실시예에 따라 도112에 도시된 칩들(68) 및 별개의 더미 기판들(62)을 도시하는 개략적인 평면도이며, 도112는 도113에 도시된 라인 C-C를 따라 절단한 단면도이다. 도112 및 113에 도시된 바와 같이, 다수의 갭들(4)이 각각 칩들(68) 중 하나와 별개의 더미 기판들(62) 중 하나 사이에 존재하며, 다수의 갭들(8)(이들 중 하나가 도시됨)이 각각 이웃한 두 칩들(68) 사이에 존재한다. 각각의 갭들(4)은 예를 들어, 1 내지 200 마이크로미터, 1 내지 50 마이크로미터 또는 1 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 횡단 거리 또는 간격(D1)을 가질 수 있다. 각각의 갭들(8)은 500 마이크로미터 미만, 예를 들어, 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 횡단 거리 또는 간격(D2)을 가질 수 있다.
별개의 더미 기판들(62)이 캐리어(11)와 접합된 후, 도114에 도시된 구조가 다음의 단계들에 의해 형성될 수 있다. 도112에 도시된 구조를 형성한 후, 도10에 도시된 캡슐화/갭 필링 재료(64)가 각각의 칩(68)의 반도체 기판(58)의 후면 상에, 별개의 더미 기판들(62)의 상부면 상에, 그리고 갭들(4 및 8)에 형성될 수 있다. 다음으로, 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T1)까지 칩들(68) 중 하나의 반도체 기판(58)이 얇게 될 때까지, 캡슐화/갭 필링 재료(64), 각 칩(68)의 반도체 기판(58)의 후면, 및 별개의 더미 기판들(62)이 예를 들어, 화학적 기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 연삭 또는 연마된다. 바람직하게, 연삭 또는 연마 프로세스 이후, 각각의 칩들(68)은 3 내지 105 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다. 연삭 또는 연마 프로세스 이후, 별개의 더미 기판들(62) 중 하나는 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T2)로 얇게 될 수 있으며, 갭들(4 및 8)에 잔존하는 캡슐화/갭 필링 재료(64)는 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T3)를 가질 수 있다. 각각의 칩(68)의 후면의 반도체 기판(58)의 연삭 또는 연마된 표면(58s) 및 별개의 더미 기판들(62)의 연삭 또는 연마된 표면들(62s)은 실질적으로 평평할 수 있으며 캡슐화/갭 필링 재료(64)에 의해 커버되지 않을 수 있다. 연삭 또는 연마된 표면들(62s)은 각각의 칩(68)의 연삭 또는 연마된 표면(58s) 및 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)의 연삭 또는 연마된 표면(64s)과 실질적으로 동일 평면에 있을 수 있다. 캡슐화/갭 필링 재료(64), 각각의 칩(68)의 반도체 기판(58)의 후면, 및 별개의 더미 기판들(62)이 전술한 프로세스에 의해 연삭 또는 연마된 이후, 도14에 도시된 유전체층(60)은 각각의 칩(68)의 반도체 기판(58)의 연삭 또는 연마된 표면(58s) 상에, 별개의 더미 기판들(62)의 연삭 또는 연마된 표면들(62s) 상에, 그리고 캡슐화/갭 필링 재료(64)의 연삭 또는 연마된 표면(64s) 상에 형성될 수 있다.
대안적으로, 도114에 도시된 구조는 다음 단계들에 의해 형성될 수 있다. 별개의 더미 기판들(62)이 캐리어(11)와 접합된 후, 도12에 도시된 캡슐화/갭 필링 재료(64)는 칩들(68)의 반도체 기판들(58)의 후면 상에, 별개의 더미 기판들(62)의 상부면들 상에, 그리고 갭들(4 및 8)에 형성될 수 있다. 다음으로, 도12에 도시된 폴리머(65)가 캡슐화/갭 필링 재료(64) 상에 그리고 갭들(4 및 8) 상에 형성될 수 있다. 다음으로, 도13에 도시된 단계들이 폴리머층(65)을 제거하고, 갭들(4 및 8)에 있지 않은 캡슐화/갭 필링 재료(64)를 제거하고, 칩들(68)의 반도체 기판들(58)을 얇게 하고, 그리고 별개의 더미 기판들(62)을 얇게 하도록 수행될 수 있다. 따라서, 각각의 칩(68)의 후면의 반도체 기판(58)의 연마된 표면(58s), 및 별개의 더미 기판들(62)의 연마된 표면들(62s)은 캡슐화/갭 필링 재료(64)에 의해 커버되지 않고 실질적으로 평평할 수 있다. 연마된 표면들(62s)은 각각의 칩(68)의 연마된 표면(58s) 및 갭(4 및 8)의 캡슐화/갭 필링 재료(64)의 연마된 표면(64s)과 실질적으로 동일 평면에 있을 수 있다. 연마된 표면들(58s, 62s 및 64s)은 예를 들어, 20 나노미터 미만의 미세 거칠기(micro-roughness)를 가질 수 있다. 각각의 칩들(68)은 예를 들어, 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께로 얇게 될 수 있다. 칩들(68) 중 하나의 반도체 기판(58)은 1 내지 30 마이크로미터, 및 바람직하게는 2 내지 5 마이크로미터, 2 내지 10 마이크로미터, 2 내지 20 마이크로미터, 또는 3 내지 30 마이크로미터의 두께(T1)로 얇게 될 수 있다. 별개의 더미 기판들(62) 각각은 예를 들어, 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께로 얇게 될 수 있다. 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)는 예를 들어, 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T3)로 얇게 될 수 있다. 그 후, 도14에 도시된 유전체층(60)은 각각의 칩(68)의 반도체 기판(58)의 연마된 표면(58s) 상에, 별개의 더미 기판들(62)의 연마된 표면들(62s) 상에 그리고 캡슐화/갭 필링 재료(64)의 연마된 표면(64s) 상에 형성될 수 있다.
도115를 참조하면, 도114에 도시된 구조를 형성한 후, 스루 비아들(170a, 170c, 17Od, 17Of 및 17Og)을 포함하는 다수의 스루 비아들(170v)이 적절한 프로세스 또는 프로세스들, 예를 들어, 다음 단계들에 의해 칩들(68)에 그리고 별개의 더미 기판들(62)에 형성되어 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26 및 34)을 노출시킨다. 첫 번째, 포토레지스트층, 예를 들어, 포지티브 타입의 감광성 레지스트층 또는 네거티브 타입의 광감성 레지스트층이 스핀 코팅 프로세스 또는 라미네이션 프로세스를 이용하여 유전체층(60) 상에 형성될 수 있다. 다음으로, 1X 스테퍼 광 노출 프로세스를 이용하는 광 노출 프로세스 및 화학적 용액을 이용하는 현상 프로세스가 포토레지스트층에, 유전체층(60)을 노출시키는 다수의 개구들을 형성하도록 사용될 수 있다. 포토레지스트층은 3 내지 50 마이크로미터의 두께를 가질 수 있다. 다음으로, 포토레지스트층의 개구들 아래의 유전체층(60)이 이방성 플라즈마 에칭 프로세스를 이용하여 제거될 수 있다. 다음으로, 포토레지스트층의 개구들 아래의 별개의 더미 기판들(62) 및 포토레지스트층의 개구들 아래의 칩들(68)이, 칩들(68)의 층들(26 및 34)의 미리 결정된 영역들 및 캐리어(11)의 도전층(18)의 미리 결정된 영역들이 포토레지스트층의 개구들에 의해 노출될 때까지 에칭될 수 있다. 다음으로, 포토레지스트층이 예를 들어, 유기 화학을 이용하여 제거될 수 있다. 이에 따라, 스루 비아들(170a, 170c, 17Od, 17Of 및 17Og)을 포함하는 스루 비아들(170v)이 칩들(68)에 그리고 별개의 더미 기판들(62)에 형성되어 캐리어(11)의 도전층(18)의 다수의 영역들 및 칩들(68)의 층들(26 및 34)의 다수의 영역들을 노출시킬 수 있다. 스루 비아들(170a)은 별개의 더미 기판들(62) 중 하나에 형성되고, 스루 비아들(170c, 17Od, 17Of 및 17Og)은 동일한 칩(68)에 형성된다. 스루 비아들(170a, 170c, 17Od, 17Of 또는 17Og)과 같은 스루 비아들(170v) 각각은 예를 들어, 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터, 또는 0.5 내지 5 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 폭 또는 직경을 가질 수 있다.
스루 비아(170a)와 같은 스루 비아들(170v) 중 하나는 유전체층(60), 별개의 더미 기판들(62) 중 하나, 글루층 또는 실리콘 산화물층(22) 및 캐리어(11)의 유전체층 또는 절연층(20)을 관통하여 캐리어(11)의 도전층(18)을 노출시킨다. 스루 비아(170c)와 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60), 별개의 더미 기판들(58) 및 칩들(68) 중 하나의 유전체층(48)을 관통하여 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35d)를 노출시킨다. 스루 비아(170d)와 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60), 반도체 기판들(58) 및 칩들(68) 중 하나의 유전체층(44, 46 및 48)을 관통하여 칩들(68) 중 하나의 패턴화된 금속층(26)의 상호접속부 또는 금속 트레이스(35c)를 노출시킨다. 스루 비아(170f)와 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60), 반도체 기판(58) 및 칩들(68) 중 하나의 유전체층(48)을 관통하여 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35b)를 노출시킨다. 스루 비아(170g)와 같은 스루 비아들(170v) 중 다른 하나는 유전체층(60), 반도체 기판들(58) 및 칩들(68) 중 하나의 유전체층(44, 46 및 48)을 관통하여 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나의 패턴화된 금속층(26)의 상호접속부 또는 금속 트레이스(35e)를 노출시킨다. 유전체층(44)에 의해 제공되는 지지체(804)는, 노출된 상호접속부 또는 금속 트레이스(35a)를 지지하기 위해 스루 비아(170g) 아래의 상호접속부 또는 금속 트레이스(35e)와 스루 비아(170g)에 의해 노출된 상호접속부 또는 금속 트레이스(35a) 사이에 있다. 지지체(804)는 예를 들어, 0.5 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 높이, 및 예를 들어, 0.3 내지 30 마이크로미터, 및 바람직하게는 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭을 가질 수 있다. 도116-119는 도115에 도시된 스루 비아(170g) 및 상호접속부들 또는 금속 트레이스들(35a 및 35e)을 도시하는 개략적인 상부 사시도의 3개의 예들이다.
도115 및 116에 도시된 바와 같이, 칩들(68) 중 하나의 스루 비아(170g)는 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35e)를 노출시킨다. 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170g)에 의해 노출되고, 스루 비아(170g)의 일측에서 스루 비아(170g)의 중심을 지나 스루 비아(170g)의 반대측으로 수평 방향으로 연장하는 빗금 친 영역을 갖는다. 스루 비아(170g) 아래의 상호접속부 또는 금속 트레이스(35e)와 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35a)의 노출된 빗금 친 영역 사이의 지지체(804)는 상호접속부 또는 금속 트레이스(35a)의 노출된 빗금 친 영역처럼 빗금 쳐질 수 있다. 바람직하게, 스루 비아(170g)는 상부 사시도에서 원형일 수 있지만 이에 한정되는 것은 아니다.
도115 및 117에 도시된 바와 같이, 칩들(68) 중 하나의 스루 비아(170g)는 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35e)의 영역을 노출시킨다. 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170g)에 의해 노출되고, 스루 비아(170g)의 일측으로부터 스루 비아(170g)의 적어도 중심까지 수평방향으로 연장하지만 스루 비아(170g)의 반대측에 도달하지 않는 반도 영역을 가지며; 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170g)에 의해 노출된 단부를 갖는다. 스루 비아(170g) 아래의 상호접속부 또는 금속 트레이스(35e)와 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35a)의 노출된 반도 영역 사이의 지지체(804)는 상호접속부 또는 금속 트레이스(35a)의 노출된 반도 영역같은 반도 형태일 수 있다. 바람직하게, 스루 비아(170g)는 상부 사시도에서 원통형일 수 있지만, 이에 한정되지는 않는다.
도115 및 118에 도시된 바와 같이, 칩들(68) 중 하나의 스루 비아(170g)는 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35e)의 영역을 노출시킨다. 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170g)에 의해 노출되고, 스루 비아(170g)의 일측으로부터 스루 비아(170g)의 적어도 중심까지 수평 방향으로 연장하지만 스루 비아(170g)의 반대측까지 도달하지 않는 반도 영역을 가지며; 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170g)에 의해 노출된 원형 단부를 갖는다. 스루 비아(170g) 아래의 상호접속부 또는 금속 트레이스(35e)와 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35a)의 노출된 반도 영역 사이의 지지체(804)는 상호접속부 또는 금속 트레이스(35a)의 노출된 반도 영역같은 반도 형태일 수 있다. 바람직하게, 스루 비아(170g)는 상부 사시도에서 원통형일 수 있지만, 이에 한정되지는 않는다.
도119는 도115에 도시된 상호접속부 또는 금속 트레이스(35a 및 35e)와 스루 비아(170g)를 통해 보이는 개략적인 상부 사시도의 예이다. 이 경우, 스루 비아(170g)는 타원형이고, 예를 들어, 1 내지 30 마이크로미터, 및 바람직하게는 1 내지 20 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 3 내지 10 마이크로미터의 폭(W7)을 갖지만, 이에 한정되지 않는다. 칩들(68) 중 하나의 타원형 스루 비아(170g)는 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35a)를 노출시키고 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35e)의 두 영역들을 노출시킨다. 상호접속부 또는 금속 트레이스(35a)는 타원형 스루 비아(170g)에 의해 노출되고, 타원형 스루 비아(170g)의 일측에서 타원형 스루 비아(170g)의 중심을 지나 타원형 스루 비아(170g)의 반대측으로 수평 방향으로 연장하는 빗금 친 영역을 갖는다. 스루 비아(170g) 아래의 상호접속부 또는 금속 트레이스(35e)와 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35a)의 노출된 빗금 친 영역 사이의 지지체(804)는 상호접속부 또는 금속 트레이스(35a)의 노출된 빗금 친 영역처럼 빗금 쳐질 수 있다. 타원형 스루 비아(170g)에 의해 노출된 상호접속부 또는 금속 트레이스(35a)는 0.3 내지 30 마이크로미터, 및 바람직하게는 0.3 내지 20 마이크로미터, 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭(W8)을 갖는다. 타원형 스루 비아(170g)의 장축의 엔드포인트와 타원형 스루 비아(170g)에 의해 노출된 상호접속부 또는 금속 트레이스(35a)의 에지 ―다른 반대편 에지보다 엔드포인트에 더 가까움― 사이의 수평 거리(S4)는 예를 들어, 1 내지 30 마이크로미터, 및 바람직하게는 1 내지 20 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 3 내지 10 마이크로미터일 수 있다.
다음으로, 도120을 참조하면, 유전체층(50)은 유전체층(60)의 상부 표면 상에, 캐리어(11)의, 스루 비아들(170v)(예를 들어, 스루 비아(170a))에 의해 노출된 도전층(18) 상에, 칩들(68)의, 스루 비아들(170v)(예를 들어, 스루 비아들(170c, 17Od, 17Of 및 17Og))에 의해 노출된 층들(26 및 34) 상에 그리고 스루 비아들(170v)의 측벽들 상에 형성될 수 있다. 도120에 도시된 유전체층(50)의 사양들은 도19에 도시된 유전체층(50)의 사양들로 참조될 수 있다.
다음으로, 도121을 참조하면, 포토레지스트층(168), 예를 들어, 포지티브 타입의 광감성 레지스트층 또는 네거티브 타입의 광감성 레지스트층이 예를 들어, 스핀 코팅 프로세스 또는 라미네이션 프로세스를 이용하여 유전체층(50) 상에 형성될 수 있다. 다음으로, 1X 스테퍼를 이용하는 광 노출 프로세스 및 습식 화학을 이용하는 현상 프로세스가 포토레지스트층(168)에, 유전체층(50)을 노출시키는 다수의 개구들(168a)을 형성하도록 사용될 수 있다. 포토레지스트층(168)은 예를 들어, 0.5 내지 30 마이크로미터의 두께를 가질 수 있다.
다음으로, 도122를 참조하면, 층들(18, 26 및 34) 상에 그리고 개구들(168a) 아래의 유전체층(60)의 상부 표면 상에 형성된 유전체층(50)이 예를 들어, 이방성 플라즈마 에칭 프로세스를 이용하여 개구들(168a) 아래의 유전체층(50)을 에칭함으로써 제거될 수 있다. 스루 비아들(170v)의 바닥부들의, 개구들(168a) 아래의 유전체층(60)의 상부 표면 상의, 그리고 지지체(804) 위의 상호접속부 또는 금속 트레이스(35a)의 상부 표면 상의 유전체층(50)이 에칭될 수 있다. 이에 따라, 스루 비아들(170v)의 바닥부들의 층들(18, 26 및 34), 개구들(168a) 아래의 유전체층(60)의 상부 표면, 및 지지체(804) 위의 상호접속부 또는 금속 트레이스(35a)는 개구들(168a)에 의해 노출되고, 유전체층(50)은 소위 스루 비아들(170v)의 측벽 유전체층들로 지칭되는 스루 비아들(170v)의 측벽 상에 잔존한다. 측벽 유전체층들(50)은 칩들(68) 또는 더미 기판(들)(62)의 스루 비아들(170v)의 측벽들 상에 형성되고 칩들(68)의 반도체 기판들(58)에 의해 또는 더미 기판(들)(62)에 의해 노출된다.
다음으로, 도123을 참조하면, 다수의 트렌치들(60t), 다마신 개구들인, 다마신 트렌치들(60t)이, 예를 들어, 이방성 플라즈마 에칭 프로세스를 이용하여 개구들(168a) 아래의 측벽 유전체층들(50) 및 유전체층(60)을 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께(D3)까지 에칭함으로써 유전체층(60)에 형성될 수 있다. 바람직하게, 유전체층(60) 및 측벽 유전체층들(50)은 동일한 재로, 예를 들어, 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물을 가질 수 있다. 에칭 프로세스 이후, 트렌치들(60t) 아래의 유전체층(60)은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 잔여 두께(T6)를 갖는다.
대안적으로, 에칭 스톱 기술은 유전체층(60)에 트렌치들을 형성하는 프로세스에 적용될 수 있다. 이 경우, 유전체층(60)은, 예를 들어, 표면들(58s, 62s 및 64s) 상의 제 1 실리콘 산화물층, 제 1 실리콘 산화물층 상의, 에칭 스톱층으로 사용되는 실리콘 산질화물층, 및 실리콘 산질화물층 상의 제 2 실리콘 산화물층을 포함하는, 전술한 무기물층들로 구성된다. 유전체층(60)의 실리콘 산질화물층이 개구들(168a)에 의해 노출될 때까지 트렌치들(60t)은 개구들(168a) 아래의 유전체층(60)의 제 2 실리콘 산화물층 및 개구들(168a) 아래의 측벽 유전체층들(50)을 에칭함으로써 유전체층(60)에 형성될 수 있다. 이에 따라, 트렌치들(60t)은 유전체층(60)의 실리콘 산화물층에 형성되며, 트렌치들(60t) 아래에 실리콘 산질화물층 및 제 1 실리콘 산화물층으로 구성된 잔여 유전체층(60)은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 두께(T6)를 갖는다.
다음으로, 도124를 참조하면, 포토레지스트층(168)은 예를 들어, 유기 화학을 이용함으로써 제거된다. 유전체층(60)에 형성된 트렌치들(60t)은 그 내부에 형성된 인터-칩 상호접속부들 및 인트라-칩 상호접속부들을 갖는 공간들을 제공하기 위해 사용된다. 칩들(68)의 스루 비아들(170v)(예를 들어, 스루 비아들(170c, 17Od, 17Of 및 17Og)의 측벽들 상에 형성된 측벽 유전체층들(50)은 전이 금속들, 예를 들어, 구리, 나트륨 또는 습기가 칩들(68)의 IC 디바이스들로 침투하는 것을 방지할 수 있다. 도125는 본 발명의 실시예에 따라 도124에 도시된 트렌치들(60t), 스루 비아들(170v) 및 측벽 유전체층들(50)을 도시하는 개략적인 상면 사시도이며, 도124는 도125의 D-D 라인을 따라 절단한 단면도이다.
다음으로, 도126을 참조하면, 스루 비아들(170v)에 의해 노출된 층들(18, 26 및 34) 상에, 트렌치들(60t)의 측벽들 및 바닥부들 상에, 그리고 지지체(804) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에 접착/배리어층(52)을 형성하는 단계, 접착/배리어층(52) 상에 시드층(54)을 형성하는 단계 및 시드층(54) 상에 도전층(56)을 형성하는 단계는 도125에 도시된 단계들로 참조될 수 있다. 도126에 도시된 층들(52, 54 및 56)의 사양은 각각 도125에 도시된 층들(52, 54 및 56)의 사양으로 참조될 수 있다.
다음으로, 도127을 참조하면, 연삭 또는 연마 프로세스, 예를 들어, 화학적 기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스를 이용함으로써, 트렌치들(60t) 외부의 층들(52, 54 및 56)은 제거될 수 있고, 유전체층(60)의 상부면 상의 유전체층(50)이 제거될 수 있다. 이에 따라, 유전체층(60)은 트렌치들(60t)의 도전층(56)의 연삭 또는 연마된 표면(56s)과 실질적으로 동일 평면일 수 있는 노출된 상부면(60s)을 가지며, 트레이스들(56s 및 60s)은 실질적으로 평평할 수 있다. 유전체층(60)은 노출된 상부면(60s)과 표면(58s 또는 62s) 사이에 예를 들어, 1 내지 10 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터 또는 2 내지 5 마이크로미터의 두께(T7)를 갖는다. 접착/배리어층(52) 및 시드층(54)은 트렌치들(60t)의 도전층(56)의 바닥부 및 측벽들에 위치하며, 트렌치들(60t)의 도전층(56)의 바닥부 및 측벽들은 접착/배리어층(52) 및 시드층(54)에 의해 커버된다.
제 1 대안예에서, 트렌치들(60t) 외부의 층들(52, 54 및 56)을 제거하고 유전체층(60)의 상부면 상의 유전체층(50)을 제거하는 단계 이후, 접착/배리어층(52)은 트렌치들(60t)의 측벽들 및 바닥부들 상에, 스루 비아들(170v)의 바닥부의 층들(18, 26 및 34) 상에, 측벽 유전체층들(50) 상에 그리고 지지체(804) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금, 또는 티타늄 질화물의 단일 층과 같은 티타늄 함유 층일 수 있다. 시드층(54)은 티타늄 함유 층 상에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(56)은 트렌치들(60t) 및 스루 비아(170v)의 구리 또는 티타늄 구리 합금의 단일 층 상의 전기 도금된 구리층일 수 있다. 트렌치들(60t)의 전기 도금된 구리층은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다.
제 2 대안예에서, 트렌치들(60t) 외부의 층들(52, 54 및 56)을 제거하고 유전체층(60)의 상부면 상의 유전체층(50)을 제거하는 단계 이후, 접착/배리어층(52)은 트렌치들(60t)의 측벽들 및 바닥부들 상에, 스루 비아들(170v)의 바닥부의 층들(18, 26 및 34) 상에, 측벽 유전체층들(50) 상에 그리고 지지체(804) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 탄탈룸 또는 탄탈룸 질화물의 단일 층과 같은 탄탈룸 함유 층일 수 있다. 시드층(54)은 탄탈룸 함유 층 상에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(56)은 트렌치들(60t) 및 스루 비아(170v)의 구리 또는 티타늄 구리 합금의 단일 층 상의 전기 도금된 구리층일 수 있다. 트렌치들(60t)의 전기 도금된 구리층은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다.
제 3 대안예에서, 트렌치들(60t) 외부의 층들(52, 54 및 56)을 제거하고 유전체층(60)의 상부면 상의 유전체층(50)을 제거하는 단계 이후, 접착/배리어층(52)은 트렌치들(60t)의 측벽들 및 바닥부들 상에, 스루 비아들(170v)의 바닥부의 층들(18, 26 및 34) 상에, 측벽 유전체층들(50) 상에 그리고 지지체(804) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 1 마이크로미터 미만, 예를 들어, 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 크롬의 단일 층과 같은 크롬 함유 층일 수 있다. 시드층(54)은 크롬 함유 층 상에 1 마이크로미터 미만, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일 층일 수 있다. 도전층(56)은 트렌치들(60t) 및 스루 비아(170v)의 구리 또는 티타늄 구리 합금의 단일 층 상의 전기 도금된 구리층일 수 있다. 트렌치들(60t)의 전기 도금된 구리층은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다.
트렌치들(60t) 외부의 층들(52, 54 및 56)을 제거하고 유전체층(60)의 상부면 상의 유전체층(50)을 제거하는 단계 이후, 트렌치들(60t)의 층들(52, 54 및 56)은 트렌치들(60t)에 금속 상호접속부들(또는 다마신 금속 트레이스들)(1a 및 1b)을 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)을 구성한다. 스루 비아들(170v)의 층들(52, 54 및 56)은 각각 도124에 도시된 스루 비아들(170a, 170c, 17Od, 17Of 및 17Og)에 금속 플러그들(또는 금속 비아들)(5a, 5c, 5d, 5f 및 5g)를 포함하는, 스루 비아들(170v)에 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 칩들(68) 및 별개의 더미 기판들(62)의 금속 플러그들(5p)은 금속 비아들(170v)의 측벽 유전체층들(50) 중 하나에 의해 둘러싸여 진다. 금속 플러그(5)는 별개의 더미 기판들(62) 중 하나에 형성되며, 금속 플러그들(5c, 5d, 5f 및 5g)은 동일한 칩(68)에 형성된다. 지지체(804) 및 지지체(804) 상의 상호접속부층의 상호접속부 또는 금속 트레이스(35a)는 금속 플러그(5g)의, 상호접속부층(34)의 상부면이 위치되는 수평 레벨보다 낮은 두 부분들 사이에 위치할 수 있다. 칩들(68) 및 별개의 더미 기판들(62)에 형성된 이러한 금속 플러그들(5p)은 칩들(68)의 반도체 디바이스들(36)과 금속 상호접속부들(1)을 접속시킬 수 있고 캐리어(11)의 도전층(18)의 다수의 콘택 포인트들과 금속 상호접속부들(1)을 접속시킬 수 있다. 트렌치들(60t)의 1a 및 1b와 같은 금속 상호접속부들(1)은 예를 들어, 1 내지 5 마이크로미터, 및 바람직하게는 1 and 3 마이크로미터의 두께를 가질 수 있다.
예를 들어, 금속 플러그(5a)와 같은 금속 플러그들(5p) 중 하나는 별개의 더미 기판들(62) 중 하나에 형성될 수 있고, 스루 비아(170a)와 같은 스루 비아들(170v) 중 하나의 바닥부의 도전층(18)의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5c)와 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나에 형성될 수 있고 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아들(170v)(예를 들어, 스루 비아(170c)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5d)와 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나에 형성될 수 있고 칩들(68) 중 하나의 패턴화된 금속층(26)의 상호접속부 또는 금속 트레이스(35c)의, 스루 비아들(170v)(예를 들어, 스루 비아(170d)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5f)와 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나에 형성될 수 있고 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35b)의, 스루 비아들(170v)(예를 들어, 스루 비아(170f)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그(5g)와 같은 금속 플러그들(5p) 중 다른 하나는 칩들(68) 중 하나에 형성될 수 있고, 금속 플러그들(5p)(예를 들어, 금속 플러그(5g)) 중 다른 하나의 두 하부 좌측 및 우측 부분들 사이에 위치하는 지지체(예를 들어, 지지체(804) 위의 상호접속부 또는 금속 트레이스(35a)의 콘택 포인트 상에 형성될 수 있고, 그리고 스루 비아들(170v)(예를 들어, 스루 비아(170g)) 중 하나의 아래의 상호접속부 또는 금속 트레이스(35e)의 하나 이상의 콘택 포인트들 상에 형성될 수 있다.
1a 또는 1b와 같은 금속 상호접속부들(1) 중 하나는 다수의 별개의 더미 기판들(62) 위에, 다수의 칩들(68) 위에, 다수의 칩들(68) 중 다수의 에지들에 걸쳐 그리고 다수의 별개의 더미 기판들(62)의 다수의 에지들에 걸쳐 형성될 수 있다. 금속 상호접속부(1a)는 별개의 더미 기판들(62) 중 하나의 금속 플러그(5)를 통해 도전층(18)의, 스루 비아(170a)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나의 금속 플러그(5c)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아(170c)의 바닥부의 콘택 포인트에 접속될 수 있고, 그리고 칩들(68) 중 하나의 금속 플러그(5d)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35c)의, 스루 비아(170d)의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 하나의 금속 플러그(5f)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35b)의, 스루 비아(170f)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나의 금속 플러그(5g)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35e)의, 스루 비아(170g)의 바닥부의 콘택 포인트(들)에 접속될 수 있고, 그리고 금속 플러그(5g)를 통해 지지체(804) 상의 상호접속부 또는 금속 트레이스(35a)에 접속될 수 있다. 금속 상호접속부(1a)는 칩들(68) 중 다른 하나의 하나 이상의 금속 플러그들(5p)을 통해 칩들(68) 중 다른 하나의 하나 이상의 반도체 디바이스들(36)에 추가로 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 다른 하나의 하나 이상의 금속 플러그들(5p)을 통해 칩들(68) 중 다른 하나의 하나 이상의 반도체 디바이스들(36)에 추가로 접속될 수 있다.
상응하게, 칩들(68) 중 하나의 반도체 디바이스들(36) 중 하나는 1a 또는 1b와 같은 금속 상호접속부들(1) 중 하나를 통해 칩들(68) 중 하나 또는 칩들(68) 중 다른 하나의 반도체 디바이스들(36) 중 다른 하나에 접속될 수 있고, 그리고 금속 상호접속부들(1) 중 하나를 통해 캐리어(11)의 도전층(18)의, 스루 비아들(170v)(예를 들어, 스루 비아(170a)) 중 하나의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부들(1) 각각은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다.
대안적으로, 엘리먼트(68)는 칩을 나타낼 뿐만 아니라 웨이퍼를 나타낼 수 있다. 엘리먼트(68)가 웨이퍼일 때, 캐리어(11)는 다른 웨이퍼일 수 있다. 이에 따라, 본 발명에 설명된 프로세스는 웨이퍼 대 웨이퍼 본딩에 사용될 수 있다.
도128을 참조하면, 도127에 도시된 구조를 형성한 이후, 다음 단계들은 도27-81에 도시된 바와 같이 후속하여 수행될 수 있으며, 그 다음, 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지들 또는 멀티칩 모듈들(555j 및 555k)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다.
대안적으로, 싱귤레이션 프로세스 이전에, 다수의 금속 플러그들 또는 비아들이, 기판(10) 및 유전체층(12)을 통과하는, 캐리어(11)의 유전체층(12) 및 기판(10)의 다수의 개구들에 형성될 수 있고, 캐리어(11)의 도전층(18)에 접속될 수 있다. 금속 플러그들 또는 비아들은 구리, 알루미늄, 금 또는 니켈을 포함하거나 이러한 것들일 수 있다. 대안적으로, 금속 플러그들 또는 비아들은 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물, 티타늄 구리 합금, 또는 크롬을 더 포함할 수 있다. 다음으로, 다수의 금속 트레이스들이 기판(10)의 바닥면에 형성될 수 있고 금속 플러그들 또는 비아들을 통해 캐리어(11)의 도전층(18)에 접속될 수 있다. 각각의 금속 트레이스들은 기판(10)의 바닥면 아래에 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 또는 티타늄 구리 합금의 층, 및 티타늄, 티타늄 텅스텐 합금, 티타늄 질화물, 크롬, 탄탈룸, 탄탈룸 질화물, 또는 티타늄 구리 합금의 층 아래에 전기 도금된 금속 층을 포함할 수 있다. 전기 도금된 층은 구리, 금 알루미늄 또는 니켈의 층을 포함하거나 이러한 층일 수 있다. 다음으로, 다수의 수동 소자들, 예를 들어, 캐패시터들, 인덕터들 또는 저항기들은 기판(10)의 바닥면에 부착될 수 있고 솔더들을 이용하여 금속 트레이스들과 본딩될 수 있다. 솔더들은 비스무스, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 은 구리 합금, 주석 금 합금 또는 주석 구리 합금을 포함할 수 있다. 수동 소자들이 금속 트레이스들과 본딩된 후, 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지들 또는 멀티칩 모듈들(555j 및 555k)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다.
이에 따라, 시스템-인 패키지 또는 멀티칩 모듈(555j)은, 순차적으로 솔더들 중 하나, 기판(10)의 바닥면의 금속 트레이스들 중 하나, 기판(10)의 금속 플러그들 또는 비아들 중 하나, 및 기판(10)의 상부면의 도전층(18)의 금속 상호접속부를 통해 도127에 도시된 금속 플러그(5a)에 접속된 제 1 단자를 갖는 수동 소자들 중 하나를 가질 수 있으며, 순차적으로 솔더들 중 다른 하나, 기판(10)의 바닥면의 금속 트레이스들 중 다른 하나, 기판(10)의 금속 플러그들 또는 비아들 중 다른 하나, 및 기판(10)의 상부면의 도전층(18)의 다른 금속 상호접속부를 통해 도127에 도시된 금속 플러그(5f 또는 5g)에 접속될 수 있는, 금속 결합부들(89) 중 하나에 접속된 제 2 단자를 갖는다.
대안적으로, 시스템-인 패키지 또는 멀티칩 모듈(555j)은 순차적으로 솔더들 중 하나, 기판(10)의 바닥면의 금속 트레이스들 중 하나, 기판(10)의 금속 플러그들 또는 비아들 중 하나, 및 기판(10)의 상부면의 도전층(18)의 금속 상호접속부를 통해 도127에 도시된 금속 플러그(5c 및 5d)에 접속될 수 있는, 금속 결합부들(89) 중 하나에 접속된 제 1 단자를 갖는 수동 소자들 중 하나를 가질 수 있으며, 순차적으로 솔더들 중 다른 하나, 기판(10)의 바닥면의 금속 트레이스들 중 다른 하나, 기판(10)의 금속 플러그들 또는 비아들 중 다른 하나, 및 기판(10)의 상부면의 도전층(18)의 다른 금속 상호접속부를 통해 도127에 도시된 금속 플러그(5f 또는 5g)에 접속될 수 있는, 금속 결합부들(89) 중 다른 하나에 접속된 제 2 단자를 갖는다.
시스템-인 패키지 또는 멀티칩 모듈(555j)은 솔더 범프들 또는 볼들(126)을 이용하여, 캐리어, 예를 들어, 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 접속 및 본딩될 수 있다. 예를 들어, 도129를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555j)은 예를 들어, 캐리어(176)의 상부면 상에 수행된 솔더 또는 금층과 솔더 범프들 또는 볼들(126)을 접속하는 플립 칩 기술을 이용하여 캐리어(176)의 상부면과 본딩될 수 있다. 다음으로, 언더 필(174)이 시스템-인 패키지 또는 멀티칩 모듈(555j)의 폴리머층(136)과 캐리어(176)의 상부면 사이에 형성될 수 있고, 솔더 범프들 또는 볼들(126)을 둘러싼다. 다음으로, 다수의 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다. 도129에 도시된 캐리어(176), 언더 필(174) 및 솔더 볼들(178)은 각각 도83에 도시된 캐리어(176), 언더 필(174) 및 솔더 볼들(178)의 사양으로 참조될 수 있다.
도130은 다음 단계들에 의해 수행될 수 있는, 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시한다. 도127에 도시된 구조를 형성한 후, 도27-29에 도시된 단계들이 후속하여 수행될 수 있다. 다음으로, 폴리머층(136) 상에, 그리고 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136a) 아래 및 절연층 또는 유전체층(122)의 개구들의 바닥부의 콘택 포인트들 상에 금속 범프들(668)을 형성하는 단계는 도84에 도시된 단계들로 참조될 수 있다. 다음으로, 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지 또는 멀티칩 모듈들(555m)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다. 시스템-인 패키지 또는 멀티칩 모듈(555m)에서, 상호접속부들(3) 각각은 하나 이상의 금속 범프들(668)에 접속될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555m)은 금속 범프들(668)을 이용하여, 캐리어, 예를 들어, 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 접속 및 본딩될 수 있다. 예를 들어, 도131을 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555m)은, 예를 들어, 금속 범프들(668)의 솔더 웨팅 층(146)을 캐리어(176)의 상부면 상에 수행된 솔더 또는 금 층과 접합하는 플립 칩 기술을 이용하여 도83에 도시된 캐리어(176)의 상부면과 본딩될 수 있다. 솔더 웨팅 층(146)과 캐리어(176)의 상부면 상에 수행된 솔더 또는 금 층을 접합한 후, 다수의 금속 결합부들(180)이 금속 범프들(668)의 배리어층(144)과 캐리어(176)의 상부면 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터의 두께를 갖는 주석 은 합금, 주석 은 구리 합금, 주석 금 합금 또는 주석 납 합금의 층일 수 있다. 대안적으로, 금속 결합부들(180)은 0.1 내지 10 마이크로미터의 두께를 갖는 금층일 수 있다. 다음으로, 도83에 도시된 언더 필(174)이 시스템-인 패키지 또는 멀티칩 모듈(555m)의 폴리머층(136)과 캐리어(176)의 상부면 사이에 형성될 수 있고 금속 범프들(668)과 금속 결합부들(180)을 둘러싼다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다.
대안적으로, 도128-131에 도시된 절연층 또는 유전체층(192)은 생략될 수 있다. 이 경우, 폴리머층(136)이 표면들(223, 225, 227 및 139s) 상에 형성되고, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들이 폴리머층(136)의 개구들(136a)의 단부들에 의해 그리고 단부들에서 노출된다. 또한, 접착/배리어층(134)이 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136)의 단부들에 의해 그리고 단부에서 노출된 콘택 포인트들 상에 형성된다.
도132는 예를 들어, 다음 단계들에 의해 형성될 수 있는, 와이어본딩된 와이어들(184)을 통해 도83에 도시된 캐리어(176)에 접속된 시스템-인 패키지 또는 멀티칩 모듈(555n)을 포함하는 멀티칩 패키지(566b)를 도시한다. 도127에 도시된 구조를 형성한 후, 도27-76에 도시된 단계들이 후속적으로 수행될 수 있다. 다음으로, 층들(125a 및 125b)의 연삭 또는 연마된 표면들 상에, 도전층(125c)의 연삭 또는 연마된 표면(227) 상에, 그리고 유전체층(139)의 노출된 상부면(139s) 상에 절연층 또는 유전체층(122)을 형성하는 단계, 절연층 또는 유전체층(122) 상에, 그리고 금속 상호접속부들(3)의 도전층(125c)의, 층(122)의 다수의 개구들(122a)에 의해 노출된 다수의 영역들 상에 다수의 금속 상호접속부들 또는 트레이스들(300)을 형성하는 단계, 및 절연층 또는 유전체층(122) 상에 그리고 금속 상호접속부들 또는 트레이스들(300) 상에 폴리머층(136)을 형성하는 단계는 도86에 도시된 단계들로 참조될 수 있다. 경화된 후 폴리머층(136)은 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 폴리머층(136)의 다수의 개구들(136a)은 금속 상호접속부들 또는 트레이스들(136)의 다수의 콘택 포인트들을 노출시킨다. 다음으로, 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지 또는 멀티칩 모듈(555n)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다.
다음으로, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555n)이, 캐리어(176)의 상부면 상에 예를 들어, 20 내지 150 마이크로미터의 두께를 갖는 글루층(182)을 형성하고 이어 글루층(182)을 이용하여 캐리어(11)의 상부면에 다수의 시스템-인 패키지 또는 멀티칩 모듈(555n)을 부착시킴으로써 도83에 도시된 캐리어(176)와 결합될 수 있다. 글루층(182)은 예를 들어, 20 내지 150 마이크로미터의 두께를 갖는 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), 폴리페닐렌 산화물(PPO), 실록산, 또는 SU-8과 같은 폴리머층일 수 있다. 다음으로, 다수의 와이어들(184), 예를 들어, 금 와이어들, 구리 와이어들, 또는 알루미늄 와이어들이 캐리어(176)의 상부면 상에 그리고 와이어본딩 프로세스에 의해 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136)의 개구들(136)에 의해 노출되는 콘택 포인트들 상에 와이어본딩될 수 있다. 이에 따라, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555n)의 금속 상호접속부들 또는 트레이스들(300)은 와이어본딩된 와이어들(184)을 통해 캐리어(176)에 물리적으로 그리고 전기적으로 접속될 수 있다. 다음으로, 몰딩 컴파운드(186)가 몰딩 프로세스에 의해 다수의 시스템-인 패키지 또는 멀티칩 모듈(555n) 상에, 캐리어(176)의 상부면 상에, 그리고 와이어본딩된 와이어들(184) 상에 형성되어, 와이어본딩된 와이어들(184) 및 다수의 시스템-인 패키지 또는 멀티칩 모듈(555n)을 캡슐화할 수 있다. 몰딩 컴파운드(186)는 에폭시, 탄소 필러 또는 유리 필러를 포함할 수 있고, 유리 필러 또는 탄소 필러는 에폭시에 분포될 수 있다. 다음으로, 도183에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다. 따라서, 캐리어(176) 및 몰딩 컴파운드(186)를 커팅하고 다수의 멀티칩 패키지(566b)를 싱귤레이션 처리하기 위해 싱귤레이션 프로세스가 수행될 수 있다. 멀티칩 패키지(566b)는 솔더 볼들(178)을 통해 캐리어, 예를 들어, 마더보드, 볼 그리드 어레이(BGA) 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판에 접속될 수 있다.
도133-136은 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다. 도133을 참조하면, 도120에 도시된 구조를 형성한 후, 층들(18, 26 및 34) 상에 그리고 유전체층(60)의 상부면 상에 형성된 유전체층(50)이 에칭되고, 유전체층(60)의 상부 부분이 에칭되는데, 이는 도89에 도시된 단계들로 참조될 수 있다. 이에 따라, 스루 비아들(170v)의 바닥부의, 유전체층(60)의 상부면 상의, 그리고 지지체(804) 위의 금속 트레이스(35a) 또는 상호접속부의 상부면 상의 유전체층(50)이 에칭되고, 유전체층(50)은 스루 비아들(170v)의 측벽들에, 소위 스루 비아들(170v)의 측벽 유전체층들로서 잔존한다. 측벽 유전체층들(50)은 더미 기판(들)(62) 또는 칩들(68)의 스루 비아들(170v)의 측벽들 상에 형성되고 더미 기판(들)(62)에 의해 또는 칩들(68)의 반도체 기판들(58)에 의해 둘러싸인다. 유전체층(60)은 0.3 내지 5 마이크로미터, 0.5 and 2 마이크로미터, 0.05 내지 2 마이크로미터, 0.05 내지 1 마이크로미터, 0.05 내지 0.5 마이크로미터, 또는 0.05 내지 0.3 마이크로미터의 잔여 두께(T22)를 가질 수 있다.
다음으로, 도134를 참조하면, 스루 비아들(170v)에 의해 노출되는 층들(18, 26, 및 34) 상에, 유전체층(60)의 에칭된 표면 상에, 측벽 유전체층들(50) 상에, 그리고 지지체(804) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에 접착/배리어층(52)을 형성하는 단계, 접착/배리어층(52) 상에 시드층(54)을 형성하는 단계, 시드층(54) 상에 포토레지스트층(194)을 형성하는 단계, 포토레지스트층(194)에 다수의 개구들(194s)을 형성하는 단계 및 시드층(54)의, 층(194)의 개구들(194a)에 의해 노출되는 다수의 영역들 상에 도전층(56)을 형성하는 단계는 도90에 도시된 단계들로 참조될 수 있다.
다음으로, 도135를 참조하면, 포토레지스트층(194)이 예를 들어, 유기 화학적 용액을 이용하여 제거된다. 다음으로, 도전층(56) 아래에 있지 않은 시드층(54)이 적절한 프로세스, 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스에 의해 제거된다. 다음으로, 도전층(56) 아래에 있지 않은 접착/배리어층(52)이 적절한 프로세스, 예를 들어, 습식 화학적 에칭 프로세스 또는 건식 플라즈마 에칭 프로세스에 의해 제거된다. 이에 따라, 유전체층(60) 위의 그리고 스루 비아들(170v) 위의 층들(52, 54 및 56)은 유전체층(60) 위에 그리고 스루 비아들(170v) 위에 금속 상호접속부들(1a 및 1b)을 포함하는 다수의 금속 상호접속부들(1)을 구성한다. 유전체층(60) 위의 금속 상호접속부들(1)의 접착/배리어층(52) 및 시드층(54)은 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 임의의 측벽(1w)에 있지 않고, 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 바닥부 아래에 있다. 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 측벽들(1w)은 층들(52 및 54)에 의해 커버되지 않는다. 스루 비아들(170v)의 층들(52, 54 및 56)은 각각 도133에 도시된 스루 비아들(170a, 170c, 17Od, 17Of 및 17Og)의 금속 플러그들(또는 금속 비아들)(5a, 5c, 5d, 5f 및 5g)을 포함하는, 스루 비아들(170v)의 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 더미 기판들(62) 및 칩들(68)의 금속 플러그들(5p) 각각은 스루 비아들(170v)의 측벽 유전체층들(50) 중 하나에 의해 둘러싸인다. 금속 플러그(5)는 별개의 더미 기판들(62) 중 하나에 형성되고, 금속 플러그들(5c, 5d, 5f 및 5g)은 동일한 칩(68)에 형성된다. 지지체(804) 및 지지체(804) 상의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35a)는 상호접속부층(34)이 위치하는, 금속 플러그(5g)의 수평 레벨보다 낮은 두 부분들 사이에 위치할 수 있다. 별개의 더미 기판들(62) 및 칩들(68)에 형성된 이러한 금속 플러그들(5p)은 칩들(68)의 반도체 디바이스들(36)과 금속 상호접속부들(1)을 접속시킬 수 있고, 캐리어(11)의 도전층(18)의 다수의 콘택 포인트들과 금속 상호접속부들(1)을 접속시킬 수 있다.
예를 들어, 금속 플러그들(5p) 중 하나, 예를 들어, 금속 플러그(5a)는 별개의 더미 기판들(62) 중 하나에 형성될 수 있고, 스루 비아(170a)와 같은 스루 비아들(170v) 중 하나의 바닥부의 도전층(18)의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(5p) 중 다른 하나, 예를 들어, 금속 플러그들(5c)은 칩들(68) 중 하나에 형성될 수 있고 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아들(170v)(예를 들어, 스루 비아(170c)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(5p) 중 다른 하나, 예를 들어, 금속 플러그들(5d)은 칩들(68) 중 하나에 형성될 수 있고 칩들(68) 중 하나의 패턴화된 금속층(26)의 상호접속부 또는 금속 트레이스(35c)의, 스루 비아들(170v)(예를 들어, 스루 비아(170d)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(5p) 중 하나, 예를 들어, 금속 플러그(5f)는 칩들(68) 중 하나에 형성될 수 있고 칩들(68) 중 하나의 상호접속부층(34)의 상호접속부층(34)의 상호접속부 또는 금속 트레이스(35b)의, 스루 비아들(170v)(예를 들어, 스루 비아(170f)) 중 다른 하나의 바닥부의 콘택 포인트 상에 형성될 수 있다. 금속 플러그들(5p) 중 다른 하나, 예를 들어, 금속 플러그들(5g)은 칩들(68) 중 하나에 형성될 수 있고 금속 플러그들(5p)(예를 들어, 금속 플러그(5g)) 중 다른 하나의 두 하부 좌측과 우측 부분들 사이에 있는 지지체(예를 들어, 지지체(804)) 위의 상호접속부 또는 금속 트레이스(35a)의 콘택 포인트 상에 형성되고, 그리고 스루 비아들(170v)(예를 들어, 스루 비아(170g)) 중 하나의 아래의 상호접속부 또는 금속 트레이스(35e)의 하나 이상의 콘택 포인트 상에 형성될 수 있다.
1a 또는 1b와 같은 금속 상호접속부들(1) 중 하나는 별개의 더미 기판들(62) 위에, 다수의 칩들(68) 위에, 다수의 칩들(68)의 다수의 에지들에 걸쳐, 그리고 다수의 별개의 더미 기판들(62)의 다수의 에지들에 걸쳐 형성될 수 있다. 접속부(1a)는 별개의 더미 기판들(62) 중 하나의 금속 플러그(5)를 통해 도전층(18)의, 스루 비아(170a)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나의 금속 플러그(5c)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35d)의, 스루 비아(170c)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나의 금속 플러그(5d)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35c)의, 스루 비아(170d)의 바닥부의 콘택 포인트에 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 하나의 금속 플러그(5f)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35b)의, 스루 비아(170f)의 바닥부의 콘택 포인트에 접속될 수 있고, 칩들(68) 중 하나의 금속 플러그(5g)를 통해 칩들(68) 중 하나의 상호접속부 또는 금속 트레이스(35e)의, 스루 비아(170g)의 바닥부의 콘택 포인트(들)에 접속될 수 있고, 금속 플러그(5g)를 통해 지지체(804) 상의 상호접속부 또는 금속 트레이스(35a)에 접속될 수 있다. 금속 상호접속부(1a)는 칩들(68) 중 다른 하나의 하나 이상의 금속 플러그들(5p)을 통해 칩들(68) 중 다른 하나의 하나 이상의 반도체 디바이스들(36)에 추가로 접속될 수 있다. 금속 상호접속부(1b)는 칩들(68) 중 다른 하나의 하나 이상의 금속 플러그들(5p)을 통해 칩들(68) 중 다른 하나의 하나 이상의 반도체 디바이스들(36)에 추가로 접속될 수 있다.
이에 따라, 칩들(68) 중 하나의 반도체 디바이스들(36) 중 하나는 1a 또는 1b와 같은 금속 상호접속부들(1) 중 하나를 통해 칩들(68) 중 하나 또는 칩들(68) 중 다른 하나의 반도체 디바이스들(36) 중 다른 하나에 접속될 수 있고, 금속 상호접속부들(1) 중 하나를 통해 캐리어(11)의 도전층(18)의, 스루 비아들(170v)(예를 들어, 스루 비아(170a)) 중 하나의 바닥부의, 콘택 포인트에 접속될 수 있다. 각각의 금속 상호접속부들(1)은 신호 트레이스, 비트 라인, 클록 버스, 전력 플레인, 전력 버스, 전력 트레이스, 접지 플레인, 접지 버스 또는 접지 트레이스일 수 있다.
대안적으로, 엘리먼트(68)는 칩을 나타낼 수 있을 뿐만 아니라 웨이퍼를 나타낼 수 있다. 엘리먼트(68)가 웨이퍼일 때, 캐리어(11)는 다른 웨이퍼일 수 있다. 이로 인해, 본 발명에 설명된 프로세스는 웨이퍼 대 웨이퍼 본딩에 사용될 수 있다.
도136을 참조하면, 도135에 도시된 구조를 형성한 후, 도92-103에 도시된 단계들이 후속하여 수행되어 시스템-인 패키지들 또는 멀티칩 모듈들(555o 및 555p)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 형성할 수 있다.
일부 경우들에서, 시스템-인 패키지 또는 멀티칩 모듈(555o)은 캐리어(11)에 다수의 금속 플러그들 또는 비아들, 캐리어(11) 아래에 다수의 금속 트레이스들 및 캐리어(11) 아래에 다수의 수동 소자들을 더 포함할 수 있다. 캐리어(11)의 금속 플러그들 또는 비아들 및 캐리어(11) 아래의 금속 트레이스들에 대한 상세한 설명은 도103에서 설명된 것들로 참조될 수 있다. 수동 소자들, 예를 들어, 캐패시터들, 인덕터들 또는 저항기들은 솔더들을 이용하여 금속 트레이스들에 본딩될 수 있다. 수동 소자들 중 하나는 순차적으로, 솔더들 중 하나, 기판(10)의 바닥면의 금속 트레이스들 중 하나, 기판(10)의 금속 플러그들 또는 비아들 중 하나, 및 기판(10)의 상부면의 도전층(18)의 금속 상호접속부를 통해 금속 플러그들(5p), 예를 들어, 금속 플러그(5a, 5c, 5d, 5f, 또는 5g)에 접속될 수 있다. 솔더들은 비스무스, 인듐, 주석, 주석 납 합금, 주석 은 합금, 주석 은 구리 합금, 주석 금 합금 또는 주석 구리 합금을 포함할 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555o)은 솔더 범프들 또는 볼들(126)을 이용하여 캐리어, 예를 들어, 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 접속 및 본딩될 수 있다. 예를 들어, 도137을 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555o)은 예를 들어, 솔더 범프들 또는 볼들(126)을 캐리어(176)의 상부면 상에 수행된 솔더 또는 금 층과 접합하는 플립 칩 기술을 이용하여 도83에 도시된 캐리어(176)의 상부면과 본딩된다. 다음으로, 도83에 도시된 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(555o)의 폴리머층(136)과 캐리어(176)의 상부면 사이에 형성되고 솔더 범프들 또는 볼들(126)을 둘러싼다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성된다.
도183은 다른 단계들에 의해 형성될 수 있는 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시한다. 도135에 도시된 구조를 형성한 후, 도92-102에 도시된 단계들이 후속적으로 수행될 수 있으며, 이어 도78 및 79에 도시된 단계들이 후속하여 수행될 수 있다. 다음으로, 금속 상호접속부(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136a) 아래에 그리고 절연층 또는 유전체층(122)의 개구들의 바닥부들의, 콘택 포인트들 상에 그리고 폴리머층(136) 상에 금속 범프들(668)을 형성하는 단계는 도84에 도시된 단계들로서 참조될 수 있다. 다음으로, 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지 또는 멀티칩 모듈(555q)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다. 시스템-인 패키지 또는 멀티칩 모듈(555q)에서, 상호접속부들(3) 각각은 하나 이상의 금속 범프들(668)에 접속될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555q)은 금속 범프들(668)을 이용하여, 캐리어, 예를 들어, 마더보드, 인쇄회로기판(PCB), 볼 그리드 어레이(BGA) 기판, 금속 기판, 유리 기판 또는 세라믹 기판에 접속 및 본딩될 수 있다. 예를 들어, 도139를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(555q)은 예를 들어, 금속 범프들(668)의 솔더 웨팅 층(146)을 캐리어(176)의 상부면 상에 수행된 솔더 또는 금 층과 접합하는 플립 칩 기술을 이용하여 도83에 도시된 캐리어(176)의 상부면과 본딩된다. 솔더 웨팅 층(146)을 캐리어(176)의 상부면 상에 수행된 솔더 또는 금 층과 접합한 후, 다수의 금속 결합부들(180)이 금속 범프들(668)의 배리어층(144)과 캐리어(176)의 상부면 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터 사이의 두께를 갖는 주석 은 합금, 주석 금 구리 합금, 주석 은 합금, 또는 주석 납 합금의 층일 수 있다. 대안적으로, 금속 결합부들(180)은 0.1 내지 10 마이크로미터의 두께를 갖는 금 층일 수 있다. 다음으로, 도83에 도시된 언더 필(174)이 시스템-인 패키지 또는 멀티칩 모듈(555q)의 폴리머층(136)과 캐리어(176)의 상부면 사이에 형성되어 금속 범프들(668)과 금속 결합부들(180)을 둘러싼다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성된다.
대안적으로, 도136-139에 도시된 절연층 또는 유전체층(122)은 생략될 수 있다. 이 경우, 폴리머층(136)이 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139)의 에칭된 표면 상에 그리고 금속 상호접속부들(3) 사이의 갭들에 형성되며, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들은 폴리머층(136)의 개구들(136a)의 단부에 의해 그리고 단부에서 노출된다. 또한, 접착/배리어층(134)이 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136)의 개구들(136)의 단부들에 의해 그리고 단부에서 노출된 콘택 포인트들 상에 형성된다.
도140은 예를 들어, 다음 단계들에 의해 형성될 수 있는, 와이어본딩된 와이어들(184)을 통해 도83에 도시된 캐리어(176)에 접속된 시스템-인 패키지 또는 멀티칩 모듈(555r)을 포함하는 멀티칩 패키지(566c)를 도시한다. 도135에 도시된 구조를 형성한 후, 도92-101에 도시된 단계들이 후속하여 수행될 수 있다. 다음으로, 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139)의 에칭된 표면 상에, 그리고 금속 상호접속부들(3) 사이의 갭들에 절연층 또는 유전체층(122)을 형성하는 단계, 절연층 또는 유전체층(122) 상에 그리고 금속 상호접속부들(3)의 도전층(125c)의, 층(122)의 다수의 개구들(122a)에 의해 노출된 다수의 영역들 상에 다수의 금속 상호접속부들 또는 트레이스들(300)을 형성하는 단계, 및 절연층 또는 유전체층(122) 상에 그리고 금속 상호접속부들 또는 트레이스들(300) 상에 폴리머층(136)을 형성하는 단계는 도107에 도시된 단계들로서 참조될 수 있다. 경화된 후, 폴리머층(136)은 예를 들어, 1 내지 20 마이크로미터, 및 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 폴리머층(136)의 다수의 개구들(136a)은 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출시킨다. 다음으로, 예를 들어, 기계적 쏘잉 또는 레이저 커팅을 이용하여 캐리어(11), 더미 기판들(62, 165 및 158), 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139 및 140)을 커팅하고 시스템-인 패키지 또는 멀티칩 모듈(555r)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 싱귤레이션 프로세스가 수행될 수 있다.
다음으로, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555r)은 캐리어(176)의 상부면 상에 20 내지 50 마이크로미터의 두께를 갖는 글루층(182)을 형성하고 그로 인해 글루층(182)을 이용하여 다수의 시스템-인 패키지 또는 멀티칩 모듈(555r)을 캐리어(11)의 상부면에 부착시킴으로 도83에 도시된 캐리어와 결합될 수 있다. 글루층(182)은 예를 들어, 20 내지 150 마이크로미터의 두께를 갖는 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), 폴리페닐렌 산화물(PPO), 실록산, 또는 SU-8과 같은 폴리머층일 수 있다. 다음으로, 다수의 와이어들(184), 예를 들어, 금 와이어들, 구리 와이어들, 또는 알루미늄 와이어들이 캐리어(176)의 상부면 상으로 그리고 와이어본딩 프로세스에 의해 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136)의 개구들(136a)에 의해 노출되는 콘택 포인트들 상으로 와이어본딩될 수 있다. 이에 따라, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555r)의 금속 상호접속부들 또는 트레이스들(300)은 와이어본딩된 와이어들(184)을 통해 캐리어(176)에 물리적으로 그리고 전기적으로 접속될 수 있다. 다음으로, 몰딩 컴파운드(186)가 몰딩 프로세스에 의해 다수의 시스템-인 패키지 또는 멀티칩 모듈(555r) 상에, 캐리어(176)의 상부면 상에, 그리고 와이어본딩된 와이어들(184) 상에 형성되어, 와이어본딩된 와이어들(184) 및 다수의 시스템-인 패키지 또는 멀티칩 모듈(555r)을 캡슐화할 수 있다. 몰딩 컴파운드(186)는 에폭시, 탄소 필러 또는 유리 필러를 포함할 수 있고, 유리 필러 또는 탄소 필러는 에폭시에 분포될 수 있다. 다음으로, 도83에 도시된 솔더 볼들(178)이 캐리어(176)의 바닥면 상에 형성될 수 있다. 따라서, 캐리어(176) 및 몰딩 컴파운드(186)를 커팅하고 다수의 멀티칩 패키지(566b)를 싱귤레이션 처리하기 위해 싱귤레이션 프로세스가 수행될 수 있다. 멀티칩 패키지(566c)는 솔더 볼들(178)을 통해 캐리어, 예를 들어, 마더보드, 볼 그리드 어레이(BGA) 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판에 접속될 수 있다.
대안적으로, 도7 내지 109에 도시된 칩들(68)은 얕은 트렌치 절연부(STI)(500b)보다 두꺼운 절연 링들(500a)을 더 포함하는 도141J에 도시된 다른 타입의 칩들(68)로 대체될 수 있다. 도141A-141J는 본 발명의 실시예에 따른 다른 타입의 칩들(68)을 형성하는 프로세스를 도시한다. 도141A를 참조하면, 10 내지 250 나노미터의 두께를 갖는 절연층(301)이 웨이퍼(680)의 반도체 기판(58) 상에 형성될 수 있다. 반도체 기판(58)은 100 마이크로미터 초과, 예를 들어, 100 내지 500 마이크로미터, 및 바람직하게는 150 내지 250 마이크로미터 또는 100 내지 300 마이크로미터의 두께를 갖는 실리콘 게르마늄(SiGe) 기판, 갈륨 아세나이드(GaAs) 기판 또는 실리콘 기판일 수 있다. 절연층(301), 예를 들어, 반도체 기판(58)의 상부 표면 상에 1 내지 20 나노미터의 두께를 갖는 패드 산화물, 및 패드 산화물 상에 10 내지 200 나노미터의 두께를 갖는 실리콘 질화물층으로 구성될 수 있다. 반도체 기판(58)의 상부표면 상에 절연층(301)을 형성한 후, 패턴화된 포토레지스트층(302)이 절연층(301)의 실리콘 질화물층 상에 형성될 수 있다. 패턴화된 포토레지스트층(302)의 다수의 개구들(302a)이 절연층(301)의 실리콘 질화물층의 다수의 영역들을 노출시킨다.
다음으로, 도141B를 참조하면, 다수의 얕은 트렌치들(303)이, 개구들(302a) 아래의 절연층(301)을 제거하고, 개구들(302a) 아래의 반도체 기판(58)을 에칭함으로써 반도체 기판(58)에 형성되는데, 반도체 기판(58)에 예를 들어, 0.1 내지 0.5 마이크로미터, 및 바람직하게는 0.15 내지 0.4 마이크로미터의 깊이(D10)를 갖는 얕은 트렌치(303)가 형성된다.
다음으로, 도141c를 참조하면, 패턴화된 포토레지스트층(302)이 화학적 용액을 사용하여 제거되며, 이어 패턴화된 포토레지스트층(304)이 절연층(301)의 실리콘 질화물층 상에 형성될 수 있다. 패턴화된 포토레지스트층(304)의 다수의 링형 개구들(304a)이 절연층(301)의 실리콘 질화물층의 다수의 링형 영역들을 노출시킨다.
다음으로, 도141D를 참조하면, 다수의 링형 트렌치들(305)이, 링형 개구들(304a) 아래의 절연층(301)을 제거하고, 링형 개구들(304a) 아래의 반도체 기판(58)을 에칭함으로써 반도체 기판(58)에 형성되는데, 반도체 기판(58)에 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터의 깊이(D11)를 갖는 링형 트렌치(305)가 형성된다. 링형 트렌치들(305)은 원형 링들, 타원형 링들, 정사각형 링들, 직사각형 링들 또는 다각형 링들과 같을 수 있다.
다음으로, 도141E를 참조하면, 패턴화된 포토레지스트층(304)이 화학적 용액을 이용하여 제거된다. 도141E는 도141F 에 도시된 바와 같은 트렌치들(303 및 305)의 개략적은 상면도를 도시하며, 도141F는 도141E에 도시된 L-L 라인을 따라 절단된 단면도일 수 있다. 반도체 기판(58)에 형성된 얕은 트렌치들(303)은 얕은 트렌치 절연(STI)을 제공하기 위해 사용될 수 있다. 반도체 기판(58)에 형성된 링형 트렌치들(305)은 절연 링들을 제공하기 위해 사용된다. 링형 트렌치들(305) 각각은 외부 둘레 상의 외부 포인트와 외부 포인트에 가장 근접한, 내부 둘레 상의 내부 포인트 사이의 횡단폭(W9)을 가질 수 있고, 횡단폭(W9)은 0.1 내지 20 마이크로미터, 0.1 내지 10 마이크로미터, 0.1 내지 5 마이크로미터, 0.1 내지 2 마이크로미터, 또는 0.1 내지 1 마이크로미터일 수 있다. 링형 트렌치들(305) 각각의 외부 둘레 상의 두 대향 포인트들 사이의 수평 거리(D12)는 2 내지 100 마이크로미터, 2 내지 50 마이크로미터, 2 내지 20 마이크로미터, 2 내지 10 마이크로미터, 또는 2 내지 5 마이크로미터일 수 있다. 외부 둘레가 원형이면, 수평 거리(D12)는 원형 외부 둘레의 직경(폭)이다. 대안적으로, 외부 둘레가 타원형이면, 수평 거리(D12)는 타원형 외부 둘레의 최장 직경(폭)이다.
다음으로, 도141G를 참조하면, 절연 재료인 무기 재료(500)가 화학적 기상 증착(CVD) 프로세스와 같은 적절한 프로세스를 이용하여 트렌치들(303 및 305)에 그리고 절연층(301)의 실리콘 질화물층 상에 형성될 수 있다. 무기 재료(500)는 실리콘 산화물 또는 실리콘 질화물일 수 있거나 이들을 포함할 수 있다.
다음으로, 도141H를 참조하면, 트렌치들(303 및 305) 외부의 무기 재료(500)가 화학적 기계적 연마(CMP) 프로세스와 같은 적절한 프로세스에 의해 제거될 수 있고, 절연층(301) 모두가 화학적 용액을 이용하여 추가로 에칭될 수 있다. 이에 따라, 무기 재료(500)는 측벽들을 둘러싸는, 소위 절연 링들(500A)로 지칭되는 링형 트렌치들(305)에 잔여하고 얕은 트렌치 절연(STI)(500b)으로 소위 지칭되는 얕은 트렌치들(303)에 잔여한다. 절연 링들(500a) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있고, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터의 두께(T26)를 가질 수 있다. 얕은 트렌치 절연(STI)(500b)은 실리콘 산화물 또는 실리콘 질화물일 수 있거나 이들을 포함할 수 있으며, 0.1 내지 0.5 마이크로미터, 및 바람직하게는 0.15 내지 0.4 마이크로미터의 두께를 가질 수 있다. 절연 링들(500a)과 얕은 트렌치 절연(500b)의 바닥부의 사이의 수직 거리(D13)는 0.1 마이크로미터 초과, 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터의 두께를 가질 수 있다.
다음으로, 도141I를 참조하면, 다수의 반도체 디바이스들(30)이 반도체 기판(58)에 및/또는 상에 형성될 수 있으며, 다수의 유전체층들(42, 44, 46 및 48), 다수의 비아 플러그들(26a 및 34a), 상호접속부층(34), 패턴화된 금속층(26) 및 패시베이션층(24)이 반도체 기판(58)의 상부 표면 상에 형성될 수 있다.
다음으로, 도141J를 참조하면, 싱귤레이션 프로세스가 웨이퍼(680)의 층들(24, 42, 44, 46 및 48) 및 반도체 기판(58)을 절단하고, 다수의 칩들(68)(이들 중 하나가 도시됨)을 싱귤레이션 처리하도록 수행될 수 있다. 각각의 칩들(68)은 앞서 설명된 상호접속부들 또는 금속 트레이스들(35a, 35b, 35c 및 35d)을 포함한다. 도7의 칩들(68)의 엘리먼트를 표시한 것과 동일한 참조번호로 표시된 도141J의 칩들(68)의 엘리먼트는 도7에 도시된 칩들(68)의 엘리먼트와 동일한 재료 및 스펙을 갖는다. 도141J에 도시된 칩들(68)은 도7에 도시된 칩들(68)의 반전된 배열이다.
대안적으로, 도33-109에 도시된 각각의 칩들(72)은 얕은 트렌치 절연(STI)(500b)보다 두꺼운 절연 링들(500a)을 더 포함하는 도141K에 도시된 다른 타입의 칩(72a 또는 72b)으로 대체될 수 있다. 도141K는 본 발명의 실시예에 따른 칩들(72a 및 72b)의 단면도를 도시한다. 도33의 칩들(72)의 엘리먼트를 표시하는 것과 동일한 참조번호로 표시된 도141K의 칩들(72a 및 72b)의 엘리먼트는 도33에 도시된 칩들(72)의 엘리먼트와 동일한 재료 및 스펙을 갖는다. 도141K에 도시된 칩들(72a 및 72b)은 도33에 도시된 칩들(72)의 반전된 배열이다. 도141K를 참조하면, 각각의 칩들(72a 및 72b)에는 반도체 기판(96), 절연 링들(500a), 얕은 트렌치 절연(STI)(500b), 반도체 디바이스들(102), 패시베이션층(74), 유전체층들(82, 108, 104 및 100), 패턴화된 금속층(114), 상호접속부층(106), 및 비아 플러그들(106a 및 114a)이 제공된다. 반도체 기판(96)의 링형 트렌치들(305)에 절연 링들(500a)을 형성하고 반도체 기판(96)의 얕은 트렌치들(303)에 얕은 트렌치 절연(STI)(500b)을 형성하는 단계는 반도체 기판(58)에 링형 트렌치들(305)의 절연 링들(500a)을 형성하는 단계 및 도141A-141H에 도시된 반도체 기판(58)에 얕은 트렌치들(303)에 얕은 트렌치 절연(STI)(500b)을 형성하는 단계로 참조될 수 있다. 얕은 트렌치들(303)의 사양들, 링형 트렌치들(305), 절연 링들(500a), 및 얕은 트렌치 절연(STI)(500b)은 도141A-141H에 각각 도시된 얕은 트렌치들(303), 링형 트렌치들(305), 절연 링들(500a) 및 얕은 트렌치 절연(STI)(500b)의 사양들로 참조될 수 있다.
어떤 한 경우, 칩(72a)은 칩(72b)의 회로 설계들과 상이한 회로 설계들을 가질 수 있다. 또한, 다른 경우, 칩(72a)은 칩(72b)의 회로 설계들과 동일한 회로 설계들을 가질 수 있다. 대안적으로, 칩(72a)은 칩(72b)의 영역 또는 크기와 상이한 영역(상부 표면) 또는 크기를 가질 수 있다. 또는, 다른 경우, 칩(72a)은 칩(72b)의 영역 또는 크기와 동일한 영역(상부 표면) 또는 크기를 가질 수 있다.
대안적으로, 도57-109에 도시된 각각의 칩들은 얕은 트렌치 절연(STI)(500b)보다 두꺼운 절연 링들(500a)을 더 포함하는 도141L에 도시된 다른 타입의 칩(118a 또는 118b)으로 대체될 수 있다. 도141L은 본 발명의 실시예에 따른 칩들(118a 및 118b)의 단면도를 도시한다. 도57의 칩들(118)의 엘리먼트를 표시하는 것과 동일한 참조번호에 의해 표시된 도141L의 칩들(118a 및 118b)의 엘리먼트는 도57에 도시된 칩들(118)의 엘리먼트와 동일한 재료 및 스펙을 갖는다. 도141L에 도시된 칩들(118a 및 118b)은 도57에 도시된 칩들(118)의 반전된 배열이다. 도141L을 참조하면, 각각의 칩들(118a 및 118b)에는 반도체 기판(124), 절연 링들(500a), 얕은 트렌치 절연(STI)(500b), 반도체 디바이스들(13), 패시베이션층(21), 유전체층들(78, 28, 38 및 40), 패턴화된 금속층(19), 상호접속부층(17), 및 비아 플러그들(17a 및 19a)이 제공된다. 반도체 기판(124)의 링형 트렌치들(305)에 절연 링들(500a)을 형성하고 반도체 기판(124)의 얕은 트렌치들(303)에 얕은 트렌치 절연(STI)(500b)을 형성하는 단계는 반도체 기판(58)의 링형 트렌치들(305)의 절연 링들(500a)을 형성하는 단계 및 도141A-141H에 도시된 반도체 기판(58)에 얕은 트렌치들(303)에 얕은 트렌치 절연(STI)(500b)을 형성하는 단계들로 참조될 수 있다. 얕은 트렌치들(303)의 사양들, 링형 트렌치들(305), 절연 링들(500a), 및 얕은 트렌치 절연(STI)(500b)은 도141A-141H에 각각 도시된 얕은 트렌치들(303), 링형 트렌치들(305), 절연 링들(500a) 및 얕은 트렌치 절연(STI)(500b)의 사양들로 참조될 수 있다.
어떤 한 경우, 칩(118a)은 칩(118b)의 회로 설계들과 상이한 회로 설계들을 가질 수 있다. 또한, 다른 경우, 칩(118a)은 칩(118b)의 회로 설계들과 동일한 회로 설계들을 가질 수 있다. 대안적으로, 칩(118a)은 칩(118b)의 영역 또는 크기와 상이한 영역(상부 표면) 또는 크기를 가질 수 있다. 또는, 다른 경우, 칩(118a)은 칩(118b)의 영역 또는 크기와 동일한 영역(상부 표면) 또는 크기를 가질 수 있다.
도142-181은 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하는 프로세스를 도시한다. 도142를 참조하면, 도141J에 도시된 다수의 칩들(68)과 이전에 설명된 더미 기판(들)(62)은 층(22)을 사용하는 캐리어(11)에 결합되는데, 이는 도109에 도시된 단계들로 참조될 수 있다.
다음으로, 도143을 참조하면, 캡슐화/갭 필링 재료(64), 예를 들어, 폴리실리콘, 실리콘 산화물 또는 폴리머가 각각의 칩(68)의 반도체 기판(58)의 후면 상에, 더미 기판(들)(62) 상에, 그리고 갭들(4 및 8)에 형성될 수 있으며, 이는 도10에 도시된 단계들로 참조될 수 있다.
도144를 참조하면, 칩들(68)의 절연 링들(500a) 모두가 반도체 기판(58)의 어떤 부분도 존재하지 않는 바닥 표면들(500s)을 노출시킬 때까지, 캡슐화/갭 필링 재료(64), 각각의 칩(68)의 반도체 기판(58)의 후면 및 더미 기판(들)(62)이 적절한 프로세스, 예를 들어, 화학적 기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 연삭 또는 연마된다.
이에 따라, 각각의 칩들(68)의 반도체 기판이 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T1)로 얇게 될 수 있다. 각각의 칩들(68)에 관하여, 연삭 또는 연마 프로세스 이후, 절연 링들(500a) 및 반도체 기판(58)이 동일한 두께(T1)를 가질 수 있다. 바람직하게, 연삭 또는 연마 프로세스 이후, 칩들(68) 각각은 예를 들어, 3 내지 105 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다. 연삭 또는 연마 프로세스 이후, 더미 기판(들)(62)은 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T2)로 얇게 될 수 있으며, 갭들(4 및 8)에 잔여하는 캡슐화/갭 필링 재료(64)는 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T3)를 가질 수 있다. 각각의 칩(68)의 후면에서, 반도체 기판(58)의 연삭 또는 연마된 표면(58s), 및 더미 기판(들)(62)의 연삭 또는 연마된 표면(들)은 실질적으로 평평할 수 있으며, 캡슐화/갭 필링 재료(64)에 의해 커버될 수 있다. 연삭 또는 연마된 표면(들)(62s)은 각각의 칩(68)의 연삭 또는 연마된 표면(58s)과, 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)의 연삭 또는 연마된 표면(64s)과, 그리고 절연 링들(500a)의 노출된 바닥 표면들(500s)과 실질적으로 동일 평면일 수 있다. 각각의 칩(68)에서, 반도체 기판(58)의 연삭 또는 연마된 표면(58s)과 얕은 트렌치 절연(STI)(500b) 사이의 수직 거리(D14)는 0.1 마이크로미터 초과, 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터일 수 있다.
대안적으로, 도145 및 146은 도144에 도시된 구조를 형성하기 위한 다른 기술을 도시한다. 도145를 참조하면, 도142에 도시된 구조를 형성한 후, 캡슐화/갭 필링 재료(64), 예를 들어, 폴리실리콘 또는 실리콘 산화물이 각각의 칩(68)의 반도체 기판(58)의 후면 상에, 더미 기판(들)(62) 상에, 그리고 갭들(4 및 8)에 형성될 수 있고, 폴리머(65), 예를 들어, 폴리이미드, 에폭시, benzocyclobutane (BCB), PBO(polybenzoxazole), 폴리페닐렌 산화물(PPO), 또는 몰딩 컴파운드가 갭들(4 및 8)에 그리고 캡슐화/갭 필링 재료(64) 상에 형성될 수 있다. 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)는 10 내지 100 마이크로미터, 및 바람직하게는 10 내지 50 마이크로미터 또는 20 내지 50 마이크로미터의 수직 두께(T4)를 가질 수 있다.
다음으로, 도146을 참조하면, 폴리머(65) 모두가 제거될 때까지 그리고 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)의 미리 결정된 수직 두께(T5)에 도달할 때까지 폴리머(65), 캡슐화/갭 필링 재료(64), 각각의 칩(68)의 반도체 기판(58)의 후면 및 더미 기판(들)(62)을 연삭하기 위해, 기계적 연삭 프로세스가 연마 또는 연삭 패드를 이용하여 웨이퍼에 대해 수행될 수 있다. 미리 결정된 수직 두께(T5)는 예를 들어, 10 내지 100 마이크로미터, 및 바람직하게는 10 내지 50 마이크로미터 또는 20 내지 50 마이크로미터일 수 있다. 연마 또는 연삭 패드에는 기계적 연삭 프로세스를 수행하기 위해 0.5 내지 15 마이크로미터의 평균 입도(grain size)를 갖는 거친 그릿(grit)이 제공될 수 있다. 단계에서, 각 칩(68)의 반도체 기판(58)은 절연 링들(500a) 위에 수직한 부분들을 갖는다. 그 후, 도144에 도시된 바와 같이 칩들(68)의 절연 링들(500a) 모두가 반도체 기판(58)의 어떤 부분도 존재하지 않는 바닥 표면들(500s)을 가질 때까지, 각각의 칩(68)의 반도체 기판(58)의 후면, 더미 기판(들)(62) 및 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)를 연마하기 위해, 0.02 내지 0.05 마이크로미터의 평균 입도를 갖는 실리카와 같은 미세한 연마재 및 슬러리 함유 화학 제품들을 갖는 연마 패드를 이용하여 화학적 기계적 연마(CMP) 프로세스가 수행될 수 있다. 이에 따라, 연삭 또는 연마 프로세스 이후, 각 칩들(68)의 반도체 기판(58)은 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T1)로 얇게 될 수 있다. 각각의 칩들(68)에 관하여, 연삭 또는 연마 프로세스 이후, 절연 링들(500a) 및 반도체 기판(58)은 동일한 두께(T1)를 가질 수 있다.
화학적 기계적 연마(CMP) 이후, 각각의 칩(68)의 후면의 반도체 기판(58)의 연마된 표면(58s) 및 더미 기판(들)(62)의 연마된 표면(들)(62s)dms 실질적으로 평평할 수 있으며, 캡슐화/갭 필링 재료(64)에 의해 커버되지 않는다. 연마된 표면(들)(62s)은 각 칩(68)의 연마된 표면(58s)과, 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)의 연마된 표면(64s)과, 그리고 절연 링들(500a)의 노출된 바닥 표면(500s)과 실질적으로 동일 평면일 수 있다. 연마된 표면들(58s, 62s 및 64s)은 예를 들어, 20 나노미터 미만인 마이크로 거칠기(micro-roughness)를 가질 수 있다. 실리카 및 매우 미세한 연마재 및 비교적 약한 화학적 침식을 이용하여, 화학적 기계적 연마(CMP) 프로세스는 변형 및 스크래치들이 거의 없는 표면들(58s, 62s 및 64s)을 생성할 것이며, 이는 화학적 기계적 연마(CMP) 프로세스가 청정 표면(clean surface)들(58s, 62s 및 64s)을 생성하는, 최종 연마 단계에 매우 적합하다는 것을 의미한다. 화학적 연삭 프로세스 및 화학적 기계적 연마(CMP) 프로세스의 이용은 각각의 칩(68)의 매우 얇은 반도체 기판(10)을 생성하도록 수행될 수 있다. 이에 따라, 화학적 기계적 연마(CMP) 프로세스 이후, 각각의 칩들(68)은 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께로 얇아질 수 있고, 더미 기판(들)(62)은 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T2)로 얇아질 수 있으며, 갭들(4 및 8)의 캡슐화/갭 필링 재료(64)는 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T3)로 얇아질 수 있다.
도147을 참조하면, 도144에 도시된 구조를 형성한 후, 도14에 도시된 유전체층(60)이 각각의 칩(68)의 반도체 기판(58)의 표면(58s) 상에, 더미 기판(들)(62)의 표면(들)(62s) 상에, 칩들(68)의 절연 링들(500a)의 노출된 바닥 표면들(500s) 상에 그리고 캡슐화/갭 필링 재료(64)의 표면(64s) 상에 형성된다.
다음으로, 도148을 참조하면, 스루 비아들(170a, 170b, 170c, 17Od, 17Oe 및 17Of)을 포함하는 다수의 스루 비아들(170v)이 더미 기판(들)(62s)에 그리고 칩들(68)에 형성되어, 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26 및 34)을 노출시킬 수 있는데, 이는 도15에 도시된 단계들로 참조될 수 있지만, 실시예에서, 칩들(68)에 스루 비아들(170v)(예를 들어, 비아들(170b-170f))을 형성하는 것은 칩들(68)의 절연 링들(500a)에 의해 둘러싸인 반도체 기판들(58)을 통한 에칭을 포함한다. 칩들(68)의 스루 비아들(170v) 각각은 칩들(68)의 절연 링들(500a) 중 하나를 관통한다.
예를 들어, 입들(68) 중 하나의 스루 비아들(170b, 170c, 17Od, 17Oe 및 17Of)은 칩들(68) 중 하나의 절연 링들(500a)을 관통한다. 스루 비아들(170b, 170c, 17Od, 17Oe 및 17Of)을 형성하는 것은 칩들(68) 중 하나에서 절연 링들(500a)에 의해 둘러싸인 반도체 기판(58)을 통한 에칭의 프로세스를 포함한다. 이에 따라, 스루 비아들(170b, 170c, 17Od, 17Oe 및 17Of) 각각은 칩들(68) 중 하나의 반도체 기판(58)을 관통하고 칩들(68) 중 하나에서 절연 링들(500a) 중 하나에 의해 둘러싸인다. 칩들(68) 중 하나의 반도체 기판(58)은 스루 비아들(170b, 170c, 17Od, 17Oe 및 17Of)을 둘러싸는 절연 링들(500a)의 내부 표면들의 부분들을 갖는다.
각각의 스루 비아들(170v), 예를 들어, 스루 비아들(170b, 170c, 17Od, 17Oe 및 17Of)은 예를 들어, 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터, 또는 0.5 내지 5 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 폭 또는 직경을 가질 수 있다. 스루 비아들(170v), 예를 들어, 스루 비아들(170a-170f)에 대한 더욱 상세한 설명을 위해, 도15의 설명을 참조하라.
도148에 도시된 바와 같이, 유전체층 또는 절연층(20)에 의해 제공된 지지체(801), 글루층 또는 실리콘 산화물층(22) 및 칩들(68) 중 하나의 층들(24, 42 및 44)은 노출된 상호접속부 또는 금속 트레이스(35a)를 지지하기 위해 스루 비아(170e)를 통해 노출된 상호접속부층(34)의 금속 트레이스(35a) 또는 상호접속부와 캐리어(11)의 도전층(18) 사이에 있다. 지지체(801)는 예를 들어, 0.5 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 높이 및 예를 들어, 0.3 내지 30 마이크로미터, 및 바람직하게는 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭을 가질 수 있다.
도149는 도148에 도시된, 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 링(500a) 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 사시도의 제 1 예이다. 도149에 도시된 개략적인 상부 사시도는, 도149에 도시된 스루 비아(170e)가 칩들(68) 중 하나의 절연 링들(500a) 중 하나 내에 형성된다는 점을 제외하면 도16에 도시된 개략적인 상부 사시도와 유사하다. 도148 및 149에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 더욱 상세한 설명을 위해, 도15 및 16을 참조하라.
도150은 도148에 도시된, 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 링(500a) 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 사시도의 제 2 예이다. 도150에 도시된 개략적인 상부 사시도는, 도150에 도시된 스루 비아(170e)가 칩들(68) 중 하나의 절연 링들(500a) 중 하나 내에 형성된다는 점을 제외하면 도17에 도시된 개략적인 상부 사시도와 유사하다. 도148 및 150에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 더욱 상세한 설명을 위해, 도15 및 17을 참조하라.
도151은 도148에 도시된, 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 링(500a) 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 사시도의 제 3 예이다. 도151에 도시된 개략적인 상부 사시도는, 도151에 도시된 스루 비아(170e)가 칩들(68) 중 하나의 절연 링들(500a) 중 하나 내에 형성된다는 점을 제외하면 도18에 도시된 개략적인 상부 사시도와 유사하다. 도148 및 151에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 더욱 상세한 설명을 위해, 도15 및 18을 참조하라.
도152는 도148에 도시된, 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 링(500a) 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 사시도의 제 4 예이다. 도152에 도시된 개략적인 상부 사시도는, 도152에 도시된 스루 비아(170e)가 칩들(68) 중 하나의 절연 링들(500a) 중 하나 내에 형성된다는 점을 제외하면 도16A에 도시된 개략적인 상부 사시도와 유사하다. 도152에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 더욱 상세한 설명을 위해, 도16A를 참조하라.
도153을 참조하면, 도148에 도시된 구조를 형성한 후, 포토레지스트층(168)이 유전체층(60) 상에 형성되며, 포토레지스트층(168)의 다수의 개구들(168a)이 유전체층(60) 및 스루 비아들(170v)을 노출시킨다. 포토레지스트층(168)은 0.5 내지 30 마이크로미터 사이의 두께를 가질 수 있다.
다음으로, 도154를 참조하면, 다수의 트렌치들(60t)이 개구들(168a) 아래의 절연층(60)을 이등방성 플라즈마 에칭 프로세스를 이용하여, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 and 3 마이크로미터의 깊이(D3)까지 에칭함으로써 유전체층(60)에 형성된다. 에칭 프로세스 이후, 트렌치들(60t) 아래의 유전체층(60)은 예를 들어, 0.1 내지 5 마이크로미터, 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 잔여 두께(T6)를 갖는다.
대안적으로, 에칭 스톱 기술이 유전체층(60)에 트렌치들(60t)을 형성하는 프로세스에 적용될 수 있다. 이러한 경우, 유전체층(60)은 도144에 도시된 표면들(58s, 62s, 64s 및 500s) 상에 제 1 실리콘 산화물층, 제 1 실리콘 산화물층 상에, 에칭 스톱층으로서 사용되는 실리콘 산질화물층, 및 실리콘 산질화물층 상에 예를 들어, 0.1 내지 5 마이크로미터 또는 0.3 내지 1.5 마이크로미터의 두께를 갖는 제 2 실리콘 산화물층을 포함할 수 있다. 유전체층(60)의 실리콘 산질화물층이 개구들(168a)에 의해 노출될 때까지, 포토레지스트층(168)의 개구들(168a) 아래의 유전체층(60)의 제 2 실리콘 산화물층을 에칭함으로써 트렌치들(60t)은 유전체층(60)에 형성될 수 있다. 이에 따라, 트렌치들(60t)이 유전체층(60)의 제2 실리콘 산화물층에 형성되며, 트렌치들(60t) 아래에, 제 1 실리콘 산화물층 및 실리콘 산질화물층으로 구성된 잔여 유전체층(60)은 0.1 내지 5 마이크로미터, 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 두께(T6)를 갖는다.
다음으로, 도155를 참조하면, 포토레지스트층(168)이 예를 들어, 유기 화학 물질을 이용하여 제거된다. 유전체층(60)에 형성된 트렌치들(60t)은 인터-입 상호접속부들과 그 내부에 형성된 인트라-칩 상호접속부들을 갖는 공간을 제공하기 위해 사용된다. 도156은 도155에 도시된 스루 비아들(170v)과 트렌치들(60t)을 도시하는 개략적인 상부 사시도의 예이며, 도155는 도156에 도시된 D-D 라인을 따른 절단면이다.
대안적으로, 도148에 도시된 스루 비아들(170v)이 더미 기판(들)(62)에 그리고 칩들(68)에 형성되기 전에 도155에 도시된 트렌치들(60t)이 유전체층(60)에 형성될 수 있다. 특히, 유전체층(60)이 표면들(58s, 62s, 64s 및 500s) 상에 형성된 후, 도155에 도시된 트렌치들(60t)은 유전체층(60)에 형성되고, 그 후 도148에 도시된 스루 비아들(170v)이 칩들(68) 및 더미 기판(들)(62)에 형성되어 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26 및 34)을 노출시킨다.
대안적으로, 도155를 참조하면, 도155에 도시된 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)은 다음 단계들에 의해 형성된다. 도144에 도시된 구조를 형성한 후, 예를 들어, 0.1 내지 5 마이크로미터, 0.2 내지 1.5 마이크로미터 또는 0.15 내지 2 마이크로미터의 두께(C1)를 갖는 절연층(60a), 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 , 질화탄소실리콘(silicon carbon nitride) 또는 실리콘 산탄화물이 각각의 칩(68)의 반도체 기판(58)의 표면(58s) 상에, 더미 기판(들)(62)의 표면(들)(62s) 상에, 칩들(68)의 절연 링들(500a)의 노출된 바닥 표면들(500s) 상에, 그리고 도144에 도시된 바와 같이 캡슐화/갭 필링 재료(64)의 표면(64s) 상에 형성된다.
다음으로, 폴리머층(60b), 예를 들어, 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), 또는 폴리페닐렌 산화물(PPO)의 층이 적절한 프로세스, 예를 들어, 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스를 이용하여 절연층(60a) 상에 형성된다. 다음으로, 노출 프로세스 및 현상 프로세스가 트렌치들(60t)을 형성하기 위해 사용되어 폴리머층(60b)의 절연층(60a)을 노출시킨다. 1X 스테퍼 또는 1X 콘택 얼라이너가 노출 프로세스 동안 폴리머층(60b)을 노출시키기 위해 사용될 수 있다. 다음으로, 폴리머층(60b)이 섭씨 150도 내지 400도, 바람직하게 섭씨 180도 내지 250도의 온도로 경화되고 가열된다. 경화 및 가열된 후의 폴리머층(60b)은 예를 들어, 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(C2)를 갖는다.
다음으로, 포토레지스트층이 트렌치들(60t)에 의해 노출된 절연층(60a) 상에 그리고 폴리머층(60b) 상에 형성되며, 포토레지스트층의 다수의 개구들이 트렌치들(60t)의 바닥부들의 절연층(60a)을 노출시킨다. 다음으로, 포토레지스트층의 개구들 아래의 절연층(60a)이 적절한 프로세스, 예를 들어, 이등방성 플라즈마 에칭 프로세스를 이용하여 제거된다. 다음으로, 칩들(68)의 층들(26 및 34)의 미리 결정된 영역들 및 캐리어(11)의 도전층(18)의 미리 결정된 영역들이 포토레지스트층의 개구들에 의해 노출될 때까지, 포토레지스트층의 개구들 아래의 더미 기판(들)(62) 및 포토레지스트층의 개구들 아래의 칩들(62)이 에칭된다. 다음으로, 포토레지스트층이 예를 들어, 유기 화학 물질을 이용하여 제거된다. 이에 따라, 스루 비아들(170a, 170b, 170c, 17Od, 17Oe 및 17Of)을 포함하는 스루 비아들(170v)이 칩들(68)에 그리고 더미 기판(들)(62)에 형성되어 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26 및 34)을 노출시킨다. 도155A에 도시된 스루 비아들(170v) 및 지지체(801)의 사양은 도148-152에 도시된 스루 비아들(170v) 및 지지체(801) 각각의 사양들로 참조될 수 있다.
따라서, 앞서 참조된 단계(step)들을 사용하여, 앞서 참조된 유전체층(60)에는 또한 절연층(60a) 및 상기 절연층(60a) 상의 폴리머층(60b)이 제공될 수 있다. 폴리머층(60b)의 트렌치들(60t)은 절연층(60a)을 노출시키며, 그 내부에 인터-칩 상호접속부 들 및 인트라-칩 상호접속부가 형성된 공간들을 제공하는데 이용된다. 스루 비아(through via)들(17Ov)이 트렌치들(60t) 아래에 형성된다. 또한, 도 156은 도 155a에 도시된 트렌치들(60t) 및 스루 비아들(170v)을 도시하는 개략적 상부 투시도의 예일 수 있으며, 도 155a는 도 156에 도시된 D-D 라인을 따라 절단된 횡단면도일 수 있다.
도 157을 참조로, 도 155 또는 도 155a에 예시된 구조를 형성한 후에, 1 마이크로미터보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터의 두께를 갖는 접착/배리어 층(52)이, 스루 비아들(170v)에 의해 노출되는 층들(18, 26, 34) 상에, 스루 비아들(170v)의 측벽들 상에, 트렌치들(60t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(60b)의 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들에서 절연층(60a)의 상부 표면상에), 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에 형성된다. 접착/배리어 층(52)은 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 원자층 증착(ALD)과 같은 다른 박막-증착 프로세스들에 의해 형성될 수 있다. 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(54)이, 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 원자층 증착(ALD)과 같은 다른 박막 증착 프로세스들에 의해, 접착/배리어 층상에 형성된다. 다음, 전기도금 프로세스와 같은 적절한 프로세스를 이용하여 시드층(54)상에 도전층(56)이 형성된다. 도 157에 도시된 접착/배리어 층(52), 시드층(54), 및 도전층(56)의 사양들(specifications)은, 각각, 도 25에 예시된 것처럼 접착/배리어 층(52), 시드층(54), 및 도전층(56)의 사양들로서 참조될 수 있다.
다음, 도 158을 참조로, 층들(52, 54, 56)은, 유전체층(60)이 노출된 상부 표면(60s)을 가질 때까지, 적절한 프로세스, 예컨대 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스를 이용하여 연삭되거나 연마되며, 노출된 상부 표면(60s) 위에는 층들(52, 54, 56)의 부분들이 존재하지 않으며 트렌치들(60t) 외부의 층들(52, 54, 56)은 제거된다.
따라서, 유전체층(60)의 노출된 상부 표면(60s)은 트렌치들(60t)의 도전층(56)의 연삭된 또는 연마된 표면(56s)과 실질적으로 동일평면이며, 표면들(56s, 60s)은 실질적으로 평탄할 수 있다. 접착/배리어 층(52) 및 시드층(54)은 트렌치들(60t)의 도전층(56)의 측벽들 및 바닥부에 있으며, 트렌치들(60t)의 도전층(56)의 측벽들 및 바닥부는 접착/배리어 층(52) 및 시드층(54)에 의해 커버된다.
유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 147-155에 예시된 것처럼 형성되는 경우, 층들(52, 54, 56)이 연삭되거나 연마된 후에, 유전체층(60)은 노출된 상부 표면(60s)과 표면(58s 또는 62s) 사이에, 예를 들어 1 내지 10 마이크로미터, 바람직하게는 1 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 155a에 예시된 것처럼 형성되는 경우, 층들(52, 54, 56)이 연삭 또는 연마된 후에, 유전체층(60)의 폴리머층(60b)은, 폴리머층(60b)의 노출된 상부 표면(60s)과 절연층(60a)의 상부 표면 사이에, 예를 들어 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 1 대안에서, 층들(52, 54, 56)이 연삭되고 연마된 후에, 접착/배리어 층(52)은, 트렌치들(60t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(60b)의 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들에서 절연층(60a)의 상부 표면 상에), 또는 트렌치 비아들(170v)의 측벽들 상에, 스루 비아들(170v)의 바닥부에서 층들(18, 26, 34) 상에, 그리고 지지체(801)상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 마이크로미터보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄-함유층, 예컨대 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물의 단일층일 수 있다. 시드층(54)은, 티타늄-함유층 상에, 트렌치들(60t)내에, 그리고 스루 비아들(170v) 내에, 1 마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄-구리 합금의 단일층 상의, 트렌치들(60t) 내의, 그리고 스루 비아들(170v) 내의 전기도금된 구리층일 수 있다. 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 147-155에 예시된 것처럼 형성되는 경우, 트렌치들(60t) 내의 전기도금된 구리층은, 이를 테면 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터, 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 155a에 예시된 것처럼 형성되는 경우, 트렌치들(60t)내의 전기도금된 구리층은, 이를 테면 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 2 대안에서, 층들(52, 54, 56)이 연삭(ground) 또는 연마된 후에, 접착/배리어 층(52)은, 트렌치들(60t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(60b) 내의 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들에서 절연층(60a)의 상부 표면 상에), 스루 비아들(170v)의 측벽들 상에, 스루 비아들(170v)의 바닥부들에서 층들(18, 26, 34) 상에, 그리고 지지체(801) 상에 있는 금속 트레이스(35a) 또는 상호접속부 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄-함유 층, 예컨대 티타늄 또는 티타늄 질화물의 단일층일 수 있다. 시드층(54)은, 티타늄-함유층 상에, 트렌치들(60t)내에, 그리고 스루 비아들(170v) 내에, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄-구리 합금의 단일층 상의, 트렌치들(60t) 내의, 그리고 스루 비아들(170v) 내의 전기도금된 구리층일 수 있다. 유전체층(60), 트렌치들(60t), 및 스루 비이들(170v)이 도 147-155에 예시된 것처럼 형성되는 경우, 트렌치들(60t) 내의 전기도금된 구리층은, 예컨대 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 155a에 예시된 것처럼 형성되는 경우, 트렌치들(60t)내의 전기도금된 구리층은, 예컨대 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 3 대안에서, 층들(52, 54, 56)이 연삭되거나 연마된 후에, 접착/배리어 층(52)은, 트렌치들(60t)의 측벽들 및 바닥부들 상에 (또는 폴미머층(60b)의 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들에서 절연층(60a)의 상부 표면 상에), 스루 비아들(170v)의 측벽들 상에, 스루 비아들(170v)의 바닥부들에서의 층들(18, 26, 34) 상에, 그리고 지지체(801) 상에 있는 금속 트레이스(35a) 또는 상호접속부 상에, 1 마이크로미터보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는, 크롬-함유층, 예컨대 크롬의 단일층일 수 있다. 시드층(54)은 크롬-함유층 상에, 트렌치들(60t) 내에, 그리고 스루 비아들(170v) 내에, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄-구리 합금의 단일층 상의, 트렌치들(60t) 내의, 그리고 스루 비아들(170v) 내의 전기도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기도금된 구리층은, 유전체층(60), 트렌치들(60t) 및 스루 비아(170v)가 도 147-155에 예시된 것처럼 형성되는 경우, 예컨대 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 155a에 예시된 것처럼 형성되는 경우, 트렌치들(60t) 내의 전기도금된 구리층은, 예컨대 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
층들(52, 54, 56)이 연삭 또는 연마된 후에, 층들(52, 54, 56)은 트렌치들(60t) 내에, 금속 상호접속부들(1a, 1b) (또는 다마신 금속 트레이스들)을 포함하는, 다수의 금속 상호접속부들(1)(또는 다마신 금속 트레이스)를 구성한다. 스루 비아들(170v) 내의 층들(52, 54, 56)은, 도 148에 도시된 것처럼, 각각, 스루 비아들(170a, 170b, 170c, 17Od, 17Oe 및 17Of) 내에 금속 플러그들(또는 금속 바이들)(5a, 5b, 5c, 5d, 5e 및 5f)을 포함하는, 스루 비아들(170v) 내에 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 금속 플러그(5a)는 더미 기판(62)에 형성되며, 금속 플러그들(5b, 5c, 5d, 5e 및 5f)은 동일한 칩(68)에 형성된다. 칩들(68) 및 더미 기판(들)(62) 내에 형성된 이들 금속 플러그들(5p)은 칩들(68) 내의 금속 상호접속부들(1) 및 반도체 디바이스들(36)을 결합하며 캐리어(11)내의 도전성층(18)의 다수의 콘택 포인트들 및 금속 상호접속부들(1)을 결합할 수 있다. 트렌치들(60t)내의 금속 상호접속부들(1, 이를 테면 1a 및 1b)은, 이를 테면 0.1 내지 5 마이크로미터, 바람직하게는 1 내지 3 마이크로미터의 두께를 가질 수 있다. 지지체(801) 및 지지체(801) 상의, 상호접속부층(34)내의 상호접속부들 또는 금속 트레이스(35a)는 수평 레벨보다 낮은, 2개의 부분들 사이에 있을 수 있으며, 상기 수평 레벨에서는 금속 플러그(5e)의 상호접속부층(34)의 상부 표면이 위치된다.
칩들(68) 내의 금속 플러그들(5p) 각각은 칩들(68) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(68) 중 하나에서의 금속 플러그들(5b, 5c, 5d, 5e 및 5f)은 칩들(68) 중 하나에서의 절연 링들(500a)을 통과한다. 특정하게, 금속 플러그들(5b, 5c, 5d, 5e 및 5f) 각각은 칩들(68) 중 하나의 반도체 기판(58)을 통과하며 칩들(68) 중 하나에서의 절연 링들(500a) 중 하나에 의해 둘러싸인다(enclosed). 칩들(68) 중 하나의 반도체 기판(58)은 금속 플러그들(5b, 5c, 5d, 5e 및 5f)을 둘러싸는 절연 링들(500a)의 내부 표면들 상에 부분들을 갖는다. 도 158에 도시된 (금속 플러그들(5a-5f)을 포함하는) 금속 플러그들(5p) 및 (금속 상호접속부들(1a, 1b)를 포함하는) 금속 상호접속부들(1)에 관한 보다 상세한 설명을 위해, 도 26의 도면을 참조하라.
대안적으로, 엘리먼트(68)는 칩을 표시할 수 있을 뿐만 아니라, 또한 웨이퍼를 표시할 수 있다. 엘리먼트(68)가 웨이퍼일 때, 캐리어(11)는 또 다른 웨이퍼일 수 있다. 이로써, 발명에 예시되는 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 159를 참조하면, 도 158에 예시된 구조를 형성한 후에, 도전층(56)의 연삭된 또는 연마된 표면(56s) 상에 그리고 유전체층(60)의 노출된 상부 표면(60s) 상에 도 27에 예시된 절연 또는 유전체 층(66)이 형성된다. 다음, 각각이, 도 141k에 칩(72a 또는 72b)과 같은, 다수의 칩들(72) 및 이전에 개시된 더미 기판(들)(165)은 층(116) 위에 배치되며, 이는 도 28-5에 예시된 단계들로서 칭해질 수 있다. 실시예에서, 절연 또는 유전체 층(66) 위에 칩들(72) 및 더미 기판(들)(165)을 배치하는 어레인지먼트(arrangement)는 도 34 또는 도 35에 예시된 것처럼 절연 또는 유전체 층(66) 위에 칩들(72) 및 더미 기판(들)(165)을 배치하는 것처럼 칭해질 수 있다.
다음, 도 160을 참조로, 캡슐화/갭 충진 물질(98)이 각각의 칩(72)의 반도체 기판(96)의 후면(backside)상에, 더미 기판(들)(165) 상에, 그리고 갭들(4a, 8a) 내에 형성된다. 다음, 캡슐화/갭 충진 물질(98), 각각의 칩(72)의 반도체 기판(96)의 후면 및 더미 기판(들)(165)은 적절한 프로세스, 이를 테면 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스에 의해, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해, 칩들(72)에 있는 절연 링들(500a) 모두가 바닥 표면들(500t)을 노출할 때까지 연삭되거나 연마되며, 상기 바닥부 표면들(500t) 위에는, 반도체 기판들(96)의 부분들이 존재하지 않는다. 도 160에 예시된 캡슐화/갭 충진 물질(98)을 형성하고, 캡슐화/갭 충진 물질(98), 각각의 칩(72)의 반도체 기판(96)의 후방측, 및 더미 기판(들)(165)을 연삭 또는 연마하는 단계들은 도 143-146에 예시된 것처럼, 캡슐화/갭 충진 물질(64)을 형성하고, 캡슐화/갭 충진 물질(64), 각각의 칩(68)의 반도체 기판(58)의 후방측, 및 더미 기판(들)(62)을 연삭 또는 연마하는 단계들로서 참조될 수 있다. 캡슐화/갭 충진 물질(98)은 폴리실리콘, 실리콘 산화물, 또는 폴리머일 수 있다.
따라서, 칩들(72) 각각의 반도체 기판(96)은, 이를 테면 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께 T8로 얇아질 수 있다. 칩들(72) 각각과 관련하여, 연삭 또는 연마 프로세스 이후에, 절연 링들(500a) 및 반도체 기판(96)은 동일한 두께 T8을 가질 수 있다. 바람직하게, 칩들(72) 각각은, 연삭 또는 연마 프로세스 이후에, 이를 테면 3 내지 105 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
연삭 또는 연마 프로세스 이후에, 더미 기판(들)(165)은, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께 T9로 얇아질 수 있으며 갭들(4a, 8b) 내에 남아있는 캡슐화/갭 충진 물질(98)은, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께 T10를 가질 수 있다. 각각의 칩(72)에서 반도체 기판(96)의 연삭된 또는 연마된 표면(96s), 및 더미 기판(들)(165)의 연삭된 또는 연마된 표면(들)(165s)은 실질적으로 평탄할 수 있으며 캡슐화/갭 충진 물질(98)에 의해 커버되지 않는다. 연삭된 또는 연마된 표면(들)(165s)은, 각각의 칩(72)의 연삭된 또는 연마된 표면(96s), 갭들(4a, 8a) 내의 캡슐화/갭 충진 물질(98)의 연삭된 또는 연마된 표면(98s), 및 칩들(72) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500t)과 실질적으로 공면일 수 있다. 각각의 칩(72)에서, 반도체 기판(96)의 연삭된 또는 연마된 표면(96s) 그리고 얕은 트렌치 절연부(500b)의 바닥부 사이의 수직 거리(D15)는, 예를 들어 0.1 마이크로미터를 초과하는, 예컨대 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터일 수 있다.
도 161을 참조로, 도 160에 예시된 구조를 형성한 후에, 도 40에 예시된 유전체층(88)이, 각각의 칩(72)의 반도체 기판(96)의 표면(96s) 상에, 더미 기판(들)(165)의 표면(들)(165s) 상에, 칩들(72) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500t) 상에, 그리고 캡슐화/갭 충진 물질(98)의 표면(98s) 상에 형성된다.
다음, 도 162를 참조로, 스루 비아들(164a, 164b, 164c, 164d 및 164e)을 포함하는, 다수의 스루 비아들(164v)이 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 형성되며, 금속 상호접속부들(1)의 도전층(56)을 노출하고 칩들(72)의 층들(114, 106)을 노출(이는 도 41에 예시된 단계들로서 참조될 수 있음)하나, 실시예에서 칩들(72) 내에 (비아들(164b-164e)과 같은) 스루 비아들(164v)를 형성하는 것은 칩들(72) 내의 절연 링들(500a)에 의해 둘러싸인 반도체 기판들(96)을 에칭하는 것을 포함한다. 칩들(72) 내의 스루 비아들(164v) 각각은 칩들(72) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(72) 중 좌측 칩에 있는 스루 비아들(164b, 164c)은 칩들(72) 중 우측 칩에 있는 절연 링들(500a)을 통과하며, 칩들(72) 중 중심 칩에 있는 스루 비아들(164d, 164e)은 칩들(72)중 중심 칩에 있는 절연 링들(500a)을 통과한다.
스루 비아들(164b, 164c, 164d 및 164e)을 형성하는 것은, 절연 링들(500a)에 의해 둘러싸인 반도체 기판(96)을 통한 에칭 프로세스를 포함한다. 특히, 스루 비아(164c 또는 164e)를 형성하는 것은 반도체 기판(96)의 절연 링들(500a) 중 하나에 의해 둘러싸인 전체 부분을 에칭하는 프로세스를 포함한다. 따라서, 스루 비아들(164a, 164c)은 칩들(72) 중 좌측 칩에 있는 반도체 기판(96)을 통과하고 칩들(72) 중 좌측 칩에 있는 절연 링들(500a)에 의해 둘러싸이며, 스루 비아들(164d, 164e)은 칩들(72) 중 중심 칩에 있는 반도체 기판(96)을 통과하며 칩들(72) 중 중심 칩에 있는 절연 링들(500a)에 의해 둘러싸인다. 칩들(72) 중 좌측 칩의 반도체 기판(96)은 칩들(72) 중 우측 칩에 있는 스루 비아(164b)를 둘러싸는 절연 링(500a)의 내부 표면상에 일부를 갖고, 칩들(72) 중 중심 칩의 반도체 기판(96)은 칩들(72) 중 중심 칩에 있는 스루 비아(164d)를 둘러싸는 절연 링(500a)의 내부 표면상에 일부를 갖는다. 스루 비아(164c)를 둘러싸는 절연 링(500a)은 스루 비아(164c)의 측벽에 있으며 스루 비아(164c)에 의해 노출되며, 스루 비아(164e)를 둘러싸는 절연 링(500a)은 스루 비아(164e)의 측벽에 있으며 스루 비아(164e)에 의해 노출된다.
스루 비아들(164a, 164b, 164c, 164d, 또는 164e)과 같은, 스루 비아들(164v) 각각은, 이를 테면, 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터, 또는 0.5 내지 5 마이크로미터, 바람직하게는 1 내지 3 마이크로미터의 폭 또는 직경을 가질 수 있다. 스루 비아들(164a-164e)과 같은 스루 비아들(164v)에 대한 보다 상세한 설명을 위해, 도 41의 도면을 참조하라.
도 162에 도시된 것처럼, 칩들(72) 중 중심 칩의 층(116) 및 층들(74, 82, 108), 절연 또는 유전체 층(66)에 의해 제공되는 지지체(802)는 노출된 상호접속부 또는 금속 트레이스(55a)의 지지를 목적으로 스루 비아(164e)에 의해 노출되는 상호접속부층(106)의 금속 상호접속부(1b)의 도전층(56) 및 상호접속부 또는 금속 트레이스(55a) 사이에 제공된다. 지지체(802)는 0.5 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 높이, 및 0.3 내지 30 마이크로미터, 바람직하게는 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터 또는 0.3 내지 1 마이크로미터의 폭을 가질 수 있다.
도 163은 도 162에 예시된 것과 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 링(500a), 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 1 예이다. 도 163에 도시된 개략적 상부 투시도는, 도 163에 도시된 스루 비아(164e)가 칩들(72) 중 중간 칩 내의 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 42에 도시된 개략적 상부 투시도와 유사하다. 도 162 및 도 163에 도시된 것과 같은 상호접속부 또는 금속 트레이드(55a) 및 스루 비아(164e)에 대한 보다 상세한 설명에 대해서는, 도 41 및 도 42의 예시도를 참조하라.
도 164는 도 162에 예시된 것과 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 링(500a), 및 상호접속 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 2 예이다. 도 164에 도시된 개략적 상부 투시도는, 도 164에 도시된 스루 비아(164e)가 칩들(72) 중 중간 칩에 있는 절연 링들(500a) 중 하나의 내부에 형성된다는 제외하고, 도 43에 도시된 개략적 상부 투시도와 유사하다. 도 162 및 도 164에 도시된 것과 같은 상호접속부 또는 금속 트레이스(55a) 및 스루 비아(164e)에 대한 보다 상세한 설명은, 도 41 및 도 43의 예시도를 참조하라.
도 165는 도 162에 예시된 것과 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 링(500a), 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 3 예이다. 도 165에 도시된 개략적 상부 투시도는, 도 165에 도시된 스루 비아(164e)가 칩들(72) 중 중간 칩에 있는 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 44에 도시된 개략적 상부 투시도와 유사하다. 도 162 및 도 165에 도시된 것과 같은 상호접속부 또는 금속 트레이스(55a) 및 스루 비아(164e)에 대한 보다 상세한 설명에 대해서는, 도 41 및 도 44의 예시도를 참조하라.
도 166은 도 162에 예시된 것과 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 링(500a), 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 4 예이다. 도 166에 도시된 개략적 상부 투시도는, 도 166에 도시된 스루 비아(164e)가 칩들(72) 중 중간 칩에 있는 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 42a에 도시된 개략적 상부 투시도와 유사하다. 도 166에 도시된 것과 같은 상호접속부 또는 금속 트레이스(55a) 및 스루 비아(164e)에 대한 보다 상세한 설명에 대해서는, 도 42a의 예시도를 참조하라.
도 167을 참조로, 도 162에 예시된 구조를 형성한 후에, 유전체층(88)내에 다수의 트렌치들(88t)이 형성된다. 유전체층(88) 내의 트렌치들(88t)은, 이를 테면 0.1 내지 5 마이크로미터, 바람직하게는 0.5 내지 3 마이크로미터의 깊이(D6)를 갖는다. 트렌치들(88t) 아래의 유전체층(88)은, 이를 테면 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 나머지 두께(T13)를 갖는다. 유전체층(88) 내에 트렌치들(88t)을 형성하는 단계들은 도 153-155에 예시된 것처럼 유전체층(60) 내에 트렌치들(60t)을 형성하는 단계들로 참조될 수 있다. 유전체층(88) 내에 형성된 트렌치들(88t)은 그 내부에 인터-칩 상호접속부들 및 인트라-칩 상호접속부들이 형성되는 공간들을 제공하는데 이용된다. 도 168은 도 162에 도시된 트렌치들(88t) 및 스루 비아들(164v)을 도시하는 개략적 상부 투시도의 예이며, 도 162는 도 168에 도시된 라인 H-H을 따라 절단된 단부도이다.
대안적으로, 도 167에 예시된 트렌치들(88t)은 도 162에 예시된 스루 비아들(164v)이 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 형성되기 이전에, 유전체층(88) 내에 형성될 수 있다. 특정하게, 유전체층(88)이 도 161에 도시된 것처럼 표면들(96s, 98s, 165s, 500t) 상에 형성된 이후에, 도 167에 예시된 트렌치들(88t)은 유전체층(88) 내에 형성되고, 그 후에 도 162에 예시된 스루 비아들(164v)이 칩들(72) 내부 그리고 더미 기판(들)(165) 내에 형성되어, 금속 상호접속부들(1)의 도전층(56) 및 칩들(72)의 층들(114, 106)이 노출된다.
대안적으로, 도 167a를 참조로, 도 167에 도시된 것과 같은 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)은 하기의 단계들에 의해 형성될 수 있다. 도 160에 예시된 구조를 형성한 후에, 이를 테면, 0.1 내지 5 마이크로미터, 바람직하게는 0.2 내지 1.5 마이크로미터 또는 0.15 내지 2 마이크로미터의 두께(C3)를 갖는 절연층(88a), 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 산탄화물의 층은 도 160에 도시된 것처럼, 각각의 칩(72)의 반도체 기판(96)의 표면(96s) 상에, 더미 기판(들)(165)의 표면(들)(165s) 상에, 칩들(72) 내의 절연 링들(500a)의 노출된 바닥 표면들(500t) 상에, 그리고 캡슐화/갭 충진 물질(98)의 표면(98s) 상에 형성된다.
다음, 폴리머층(88b), 예컨대 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)의 층은 적절한 프로세스, 예컨대 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스를 이용하여 절연층(88a) 상에 헝성된다. 다음, 폴리머층(88b)내에, 절연층(88a)을 노출하는 트렌치들(88t)을 형성하기 위해 노출(exposure) 프로세스 및 현상 프로세스가 이용될 수 있다. 1X 스테퍼 또는 1X 콘택 정렬기는 노출 프로세스 동안 폴릴머층(88b)을 노출시키는데 이용될 수 있다. 다음, 폴리머층(88b)은 섭씨 150도 내지 섭씨 400도의 온도, 바람직하게는 섭씨 180도 내지 섭씨 250도의 온도로 경화 또는 가열된다. 경화 또는 가열된 이후 폴리머층(88b)은, 예컨대 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(C4)를 갖는다.
다음, 포토레지스트층은 트렌치들(88t)에 의해 노출된 절연층(88a) 상에 그리고 폴리머층(88b) 상에 형성되며, 포토레지스트층 내의 다수의 개구들 트렌치들(88t)의 바닥부들에서 절연층(88a)을 노출한다. 다음, 포토레지스트층 내의 개구들 아래의 절연층(88a)은 적절한 프로세스, 예컨대 이방성 플라즈마 에칭 프로세스를 이용하여 제거된다. 다음, 포토레지스트층 내의 개구들 아래의 더미 기판(들)(165) 및 포토레지스트층 내의 개구들 아래의 칩들(72)은, 금속 상호접속부들(1)의 도전층(56)의 미리결정된 영역들 및 칩들(72) 내의 층들(106, 114)의 미리결정된 영역들이 포토레지스트층 내의 개구들에 의해 노출될 때까지 에칭된다. 다음, 포토레지스트층은, 이를 테면 유기 화학제를 이용함으로써 제거된다. 따라서, 금속 상호접속부들(1)의 도전층(56) 및 칩들(72)의 층들(106, 114)을 노출하는, 스루 비아들(164a, 164b, 164c, 164d, 164e)을 포함하는 스루 비아들(164v)은 칩들(72) 및 더미 기판(들)(165) 내에 형성된다. 도 167a에 도시된 스루 비아들(164v) 및 지지체(802)의 사양은, 각각, 도 162-166에 예시된 스루 비아들(164v) 및 지지체(802)의 사양으로 참조될 수 있다.
따라서, 앞서 논의된 단계들의 사용으로, 앞서 참조된 유전체층(88)에는 유전체층(88a) 및 유전체층(88a) 상의 폴리머층(88b)이 제공될 수 있다. 폴리머층(88b)내의 트렌치들(88t)은 절연층(88a)을 노출시키며 그 내부에 형성된 인트라-칩 상호접속부들 및 인터-칩 상호접속부들을 갖는 공간들을 제공하는데 이용된다. 스루 비아들(164a)은 트렌치들(88t) 아래에 형성된다. 또한, 도 168은 도 167a에 도시된 트렌치들(88t) 및 스루 비아들(164v)을 도시하는 개략적 상부 투시도의 예일 수 있으며 도 167a는 또한 도 168에 도시된 라인 H-H을 따라 절단된 횡단면도일 수 있다.
도 169를 참조로, 도 167 또는 도 167a에 예시된 구조를 형성한 후, 금속 상호접속부들(또는 다마신 금속 트레이스들)(2a, 2b)을 포함하는 다수의 금속 상호접속부들(또는 다마신 트레이스들)(2)이 트렌치(88t) 내에 형성되며, 다수의 금속 플러그(또는 금속 비아들)(6p)이 스루 비아들(164v) 내에 형성된다. 금속 플러그들(6p)은 각각, 스루 비아들(164a, 164b, 164c, 164d, 164e) 내의 금속 플러그들(또는 금속 비아들)(6a, 6b, 6c, 6d, 6e)을 포함한다. 금속 플러그(6a)는 더미 기판(165)에 형성되며, 금속 플러그들(6b, 6c)은 칩들(72) 중 좌측 칩에 형성되며, 금속 플러그들(6d, 6e)은 칩들(72) 중 중심 칩에 형성된다. 지지체(802) 및 지지체(802) 상에, 상호접속부층(106) 내의 상호접속부 또는 금속 트레이스(55a)는 금속 플러그(6e)의 수평 레벨 보다 낮은 2개의 부분들 사이에 있을 수 있으며, 수평 레벨에서 상호접속층(106)의 상부 표면이 위치된다.
트레이스들(88t) 내의 금속 상호접속부들(2) 및 스루 비아들(164v) 내의 금속 플러그들(6p)은 하기의 단계들에 의해 형성될 수 있다. 먼저, 도 51에 예시된 접착/배리어 층(92)은 스루 비아들(164v)에 의해 노출된 층들(56, 106, 114) 상에, 스루 비아들(164v)의 측벽들 상에, 트렌치들(88t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 상에 그리고 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면상에), 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스, 화화적 기상 증착(CVD) 프로세스, 또는 다른 박막 증착 프로세스들, 예컨대 원자층 증착(ALD)에 의해 형성된다. 다음, 도 51에 예시된 시드층(94)이 접착/배리어 층(92) 상에, 스루 비아들(164v) 내에, 그리고 트렌치들(88t) 내에, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스, 화화적 기상 증착(CVD) 프로세스, 또는 다른 박막 증착 프로세스들, 예컨대 원자층 증착(ALD)에 의해 형성된다. 다음, 도 51에 예시된 도전층(86)은 시드층(94) 상에, 스루 비아들(164v) 내에, 트렌치들(88t) 내에, 적절한 프로세스, 예컨대 전기도금 프로세스를 이용하여 형성된다. 다음, 층들(92, 94, 86)은, 유전체층(88)이 노출된 상부 표면(88s)을 가질 때까지, 적절한 프로세스, 예컨대 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스를 사용함으로써 연삭 또는 연마되며, 상기 노출된 상부 표면(88s) 상에는 층들(92, 94, 96)의 부분들이 제공되지 않으며 트렌치들(88t) 외부의 층들(92, 94, 96)은 제거된다. 따라서, 트렌치들(88t) 내의 층들(92, 94, 96)은 트렌치들(88t) 내에, 금속 상호접속부들(2a, 2b)을 포함하는 금속 상호접속부들(2)을 구성한다. 스루 비아들(164v) 내의 층들(92, 94, 96)은, 각각 스루 비아들(164a, 164b, 164c, 164d, 164e) 내에 금속 플러그들(6a, 6b, 6c, 6d, 6e)을 포함하는 스루 비아들(164v) 내의 금속 플러그들(6p)을 구성한다. 접착/배리어 층(92) 및 시드층(94)은 트렌치들(88t) 내의 도전층(86)의 바닥부 및 측벽들에 있으며, 트렌치들(88t) 내의 도전층(86)의 바닥부 및 측벽들은 접착/배리어 층(92) 및 시드층(94)에 의해 커버된다.
제 1 대안에서, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 접착/배리어 층(92)은, 트렌치들(88t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 및 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면상에), 스루 비아들(164v)의 바닥부들에서 층들(56, 106, 114) 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는, 티타늄-함유층, 예컨대 티타늄, 티타늄-텅스텐 합금, 또는 티타늄 질화물의 단일층일 수 있다. 시드층(94)은 티타늄-함유층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에, 1 나노미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(86)은 구리 또는 티타늄-구리 합금의 단일층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에 전기도금된 구리층일 수 있다. 트렌치들(88t) 내의 전기도금된 구리층은, 유전체층(88), 트렌치들(88t) 및 스루 비아들(164v)이 도 161-167에 예시된 것처럼 형성되는 경우, 예를 들어 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(88t)내의 전기도금된 구리층은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 167a에 예시된 것처럼 형성되는 경우, 이를 테면 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 2 대안에서, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 접착/배리어 층(92)은, 트렌치들(88t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 및 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면상에), 스루 비아들(164v)의 바닥부들에서 층들(56, 106, 114) 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는, 탄탈-함유층, 예컨대 탄탈 또는 탄탈 질화물의 단일층일 수 있다. 시드층(94)은 탄탈-함유층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에, 1 나노미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(86)은 구리 또는 티타늄-구리 합금의 단일층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에 전기도금된 구리층일 수 있다. 트렌치들(88t) 내의 전기도금된 구리층은, 유전체층(88), 트렌치들(88t) 및 스루 비아들(164v)이 도 161-167에 예시된 것처럼 형성되는 경우, 예를 들어 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(88t)내의 전기도금된 구리층은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 167a에 예시된 것처럼 형성되는 경우, 이를 테면 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 3 대안에서, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 접착/배리어 층(92)은, 트렌치들(88t)의 측벽들 및 바닥부들 상에 (또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 및 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면상에), 스루 비아들(164v)의 바닥부들에서 층들(56, 106, 114) 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는, 크롬-함유층, 예컨대 크롬의 단일층일 수 있다. 시드층(94)은 크롬-함유층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에, 1 나노미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(86)은 구리 또는 티타늄-구리 합금의 단일층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에 전기도금된 구리층일 수 있다. 트렌치들(88t) 내의 전기도금된 구리층은, 유전체층(88), 트렌치들(88t) 및 스루 비아들(164v)이 도 161-167에 예시된 것처럼 형성되는 경우, 예를 들어 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(88t)내의 전기도금된 구리층은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 167a에 예시된 것처럼 형성되는 경우, 이를 테면 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
유전체층(88)의 노출된 상부 표면(88s)은 트렌치들(88t) 내의 도전층(86)의 연삭된 또는 연마된 표면(86s)과 실질적으로 공면형이며, 표면들(86s, 88s)은 실질적으로 평탄할 수 있다. 층들(92, 94, 96)이 연삭 또는 연마된 후에, 유전체층(88)은, 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 161-167에 예시된 것처럼 형성된 경우, 노출된 상부 표면(88s)과 표면(96s 또는 165s) 사이에, 예컨대 1 내지 10 마이크로미터, 바람직하게는 1 내지 3 마이크로미터의 두께를 가질 수 있다. 대안적으로, 층들(92, 94, 96)이 연삭 또는 연마된 후에, 유전체층(88)의 폴리머층(88b)은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 167a에 예시된 것처럼 형성된 경우, 폴리머층(88b)의 노출된 상부 표면(88s)과 절연층(88a)의 상부 표면 사이에, 예컨대 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
칩들(72) 내의 금속 플러그들(6p) 각각은 칩들(72) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(72) 중 좌측 칩에 있는 금속 플러그들(6b, 6c)는 칩들(72) 중 좌측에 있는 절연 링들(500a)을 통과하며, 칩들(72) 중 중심 칩에 있는 금속 플러그들(6d, 6e)은 칩들(72) 중 중심 칩에 있는 절연 링들(500a)을 통과한다. 특정하게, 금속 플러그들(6b, 6c) 각각은 칩들(72) 중 좌측 칩의 반도체 기판(96)을 통과하며 칩들(72) 중 좌측 칩에 있는 절연 링들(500a) 중 하나에 의해 둘러싸이며, 금속 플러그들(6d, 6e) 각각은 칩들(72) 중 중심 칩의 반도체 기판(96)을 통과하며, 칩들(72)의 중심 칩에 있는 절연 링들(500a) 중 하나에 의해 둘러싸인다. 칩들(72) 중 좌측 칩의 반도체 기판(96)은 금속 플러그(6b)를 둘러싸는 절연 링(500a)의 내부 표면상에 일부를 포함하며, 칩들(72) 중 중심 칩의 반도체 기판(96)은 금속 플러그(6d)를 둘러싸는 절연 링(500a)의 내부 표면상의 일부를 포함한다. 금속 플러그(6c)를 둘러싸는 절연 링(500a)은 금속 플러그(6c)의 측벽들에 있으며 금속 플러그(6c)와 접촉하며, 금속 플러그(6e)를 둘러싸는 절연 링(500a)은 금속 플러그(6e)의 측벽에 있으며 금속 플러그(6e)와 접촉한다. 도 169에 도시된 금속 플러그들(6p)(금속 플러그들(6a-6e)을 포함함) 및 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)을 포함함)에 대한 더욱 상세한 설명을 위해, 도 52의 예시도를 참조하라.
대안적으로, 엘리먼트(72)는 칩을 표시할 수 있을 뿐만 아니라 웨이퍼를 표시할 수 있다. 엘리먼트(72)가 웨이퍼인 경우, 엘리먼트(68)는 또 다른 웨이퍼일 우 있다. 이로써, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 이용될 수 있다.
도 170을 참조하면, 도 169에 예시된 구조를 형성한 후에, 도 53에 예시된 절연 또는 유전체 층(1200)이, 도전층(86)의 연삭 또는 연마된 표면(86s) 상에 그리고 유전체층(88)의 노출된 상부 표면(88s) 상에 형성된다. 다음, 각각이 도 141l에 예시된 칩(118a 또는 118b)과 같은 다수의 칩들(118), 및 앞서 개시된 더미 기판(들)(158)은 층(140) 위에 배치되며, 이는 도 54-59에 예시된 단계들로서 참조될 수 있다. 일 실시예에서, 절연 또는 유전체층(120) 위에 칩들(118) 및 더미 기판(들)(158)을 배치하는 어레인지먼트는 도 58 또는 도 59에 예시된 것처럼 절연 또는 유전체 층(120) 위에 칩들(118) 및 더미 기판(들)(158)을 배치하는 것으로서 참조될 수 있다.
다음, 도 171을 참조로, 캡슐화/갭 충진 물질(138)이 각각의 칩(118)의 반도체 기판(124)의 후면(backside) 상에, 더미 기판(들)(158) 상에, 그리고 갭들(4b, 8b) 내에 형성된다. 다음, 캡슐화/갭 충진 물질(138), 각각의 칩(118)의 반도체 기판(124)의 후면, 및 더미 기판(들)(158)은, 칩들(118) 내의 절연 링들(500a) 모두가 바닥부 표면들(500u)을 노출할 때까지, 적절한 프로세스, 예컨대 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 연삭 또는 연마되며, 노출된 바닥부 표면들(500u) 위에서는 반도체 기판(124)의 부분들이 존재하지 않는다. 캡슐화/갭 충진 물질(138)의 형성 및 도 171에 예시된 캡슐화/갭 충진 물질(138), 각각의 칩(118)의 반도체 기판(124)의 후면, 및 더미 기판(들)(158)의 연삭 또는 연마 단계들은, 도 143-146에 예시된 것처럼 캡슐화/갭 충진 물질(64)의 형성 및 캡슐화/갭 충진 물질(64), 각각의 칩(68)의 반도체 기판(58)의 후면, 및 더미 기판(들)(62)을 연삭 또는 연마하는 단계들로서 참조될 수 있다.
따라서, 칩들(118) 각각의 반도체 기판(124)은 이를 테면 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T15)로 얇아질 수 있다. 칩들(118) 각각에 관해, 연삭 또는 연마 프로세스 이후에, 절연 링들(500a) 및 반도체 기판(124)은 동일한 두께(T15)를 가질 수 있다. 바람직하게, 칩들(118) 각각은, 연삭 또는 연마 프로세스 이후에, 이를 테면 3 내지 105 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 5 내지 25 마이크로미터의 두께를 가질 수 있다.
연삭 또는 연마 프로세스 이후, 더미 기판(들)(158)은 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T16)로 얇아질 수 있고, 갭들(4b, 8b)에 남아있는 캡슐화/갭 충진 물질(138)은 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T17)를 가질 수 있다. 각각의 칩(118)의 후면에서 반도체 기판(124)의 연삭된 또는 연마된 표면(124s) 및 더미 기판(들)(158)의 연삭된 또는 연마된 표면(들)(158s)은 실질적으로 평탄할 수 있으며 캡슐화/갭 충진 물질(138)에 의해 커버되지 않는다. 연삭된 또는 연마된 표면(들)(158s)은 각각의 칩(118)의 연삭된 또는 연마된 표면(124s)과, 캡들(4b, 8b) 내의 캡슐화/캡 충진 물질(138)의 연삭된 또는 연마된 표면(138s)과, 그리고 칩들(118) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500u)과 실질적으로 공면일 수 있다. 각각의 칩(118)에서, 얕은 트렌치 절연부(500b)의 바닥부와 반도체 기판(124)의 연삭된 또는 연마된 표면(124s) 간의 수직 거리(D16)는 이를 테면, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터와 같이, 0.1 마이크로미터 보다 클 수 있다.
도 172를 참조로, 도 171에 예시된 구조를 형성한 후에, 도 64에 예시된 유전체층(139)이, 각각의 칩(118)의 반도체 기판(124)의 표면(124s) 상에, 더미 기판(들)(158)의 표면(들) 상에, 칩들(118)의 절연 링들(500a)의 노출된 바닥부 표면들(500u) 상에, 그리고 캡슐화/갭 충진 물질(138)의 표면(138s) 상에 형성된다.
다음, 도 173을 참조로, 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f)을 포함하는, 다수의 스루 비아들(156v)이 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 형성되어, 금속 상호접속부들(2)의 도전층(86)을 노출하고 칩들(118)의 층들(17, 19)을 노출하며, 이는 도 65에 예시된 단계들로서 참조될 있으나, 실시예에서, 칩들(118) 내에 스루 비아들(156v)(예컨대 비아들(156b-156f))을 형성하는 것은, 칩들(118) 내의 절연 링들(500a)에 의해 둘러싸인 반도체 기판들(124)을 통하게 에칭하는 것을 포함한다. 칩들(118) 내의 스루 비아들(156v) 각각은 칩들(118) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(118) 중 좌측 칩에 있는 스루 비아들(156b, 156c, 156d)은 칩들(118) 중 좌측 칩에 있는 절연 링들(500a)을 통과하며 칩들(118) 중 중심 칩에 있는 스루 비아들(156e, 156f)은 칩들(118) 중 중심 칩에 있는 절연 링들(500a)을 통과한다.
스루 비아들(156b, 156c, 156d, 156e, 156f)을 형성하는 것은 절연 링들(500a)에 의해 둘러싸인 반도체 기판들(124)을 통하는 에칭 프로세스를 포함한다. 특히, 스루 비아(156b)를 형성하는 것은, 반도체 기판(124)의 절연 링들(500a) 중 하나에 의해 둘러싸인 전체 부분을 없애는(away) 에칭 프로세스를 포함한다. 따라서, 스루 비아들(156b, 156c, 156d)은 칩들(118) 중 좌측 칩에 있는 반도체 기판(124)을 통과하며 칩들(118) 중 좌측 칩에 있는 절연 링들(500a)에 의해 둘러싸이며, 스루 비아들(156e, 156f)은 칩들(118) 중 중심 칩에 있는 반도체 기판(124)을 통과하며 칩들(118) 중 중심 칩에 있는 절연 링들(500a)에 의해 둘러싸인다. 칩들(118) 중 좌측 칩의 반도체 기판(124)은 칩들(118) 중 우측 칩에 있는 스루 비아들(156c, 156d)을 둘러싸는 절연 링들(500a)의 내부 표면들 상에 일부들을 가지며, 칩들(118) 중 중심 칩의 반도체 기판은 칩들(118) 중 중심 칩에 있는 스루 비아들(156e, 156f)을 둘러싸는 절연 링들(500a)의 내부 표면들 상에 일부들을 갖는다. 스루 비아(156b)를 둘러싸는 절연 링(500a)은 스루 비아(156b)의 측벽에 있으며 스루 비아(156b)에 의해 노출된다. 스루 비아(156d)를 둘러싸는 절연 링(500a)은 스루 비아(156d)의 측벽에 일부를 가지며 스루 비아(156d)에 의해 노출된다. 스루 비아(156f)를 둘러싸는 절연 링(500a)은 스루 비아(156f)의 측벽에 일부를 가지며 스루 비아(156f)에 의해 노출된다.
예컨대 스루 비아(156a, 156b, 156c, 156d, 156e, 또는 156f)와 같은 스루 비아들(156v) 각각은, 이를 테면 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 and 20 마이크로미터, 0.5 내지 10 마이크로미터, 또는 0.5 내지 5 마이크로미터, 바람직하게는 1 내지 3 마이크로미터의 폭 또는 직경을 가질 수 있다. 예컨대 스루 비아들(156a-156f)과 같은 스루 비아들(156v)에 대한 보다 상세한 설명은, 도 65의 예시도를 참조하라.
도 173에 도시된 것처럼, 절연 또는 유전체 층(120), 층(140), 및 칩들(118) 중 중심 칩의 층들(21, 78, 28)에 의해 제공되는 지지체(803)는 노출된 상호접속부 또는 금속 트레이스(75a)의 지지를 목적으로 스루 비아(156e)에 의해 노출된 상호접속부층(17)에 있는 상호접속부 또는 금속 트레이스(75a) 및 금속 상호접속부(2b)의 도전층(86) 사이에 있다. 지지체(803)은, 이를 테면 0.5 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 높이를 가질 수 있고, 0.3 내지 30 마이크로미터, 바람직하게는 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭을 가질 수 있다.
도 174는 도 173에 예시된 것처럼 스루 비아(156e), 칩들(118) 중 중심 칩에 있는 절연 링들(500a) 중 하나, 그리고 칩들(118) 중 중심 칩에 있는 상호접속부 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 1 예이다. 도 174에 도시된 개략적 상부 투시도는, 도 174에 도시된 스루 비아(156e)가 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 66에 도시된 개략적 상부 투시도와 유사하다. 도 173 및 도 174에 도시된 것처럼 스루 비아(156e) 및 상호접속부 또는 금속 트레이스(75a)에 대한 보다 상세한 설명은, 도 65 및 도 66의 예시도를 참조해라.
도 175는 도 173에 예시된 것처럼 스루 비아(156e), 칩들(118) 중 중심 칩에 있는 절연 링들(500a) 중 하나, 그리고 칩들(118) 중 중심 칩에 있는 상호접속부 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 2 예이다. 도 175에 도시된 개략적 상부 투시도는, 도 175에 도시된 스루 비아(156e)가 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 67에 도시된 개략적 상부 투시도와 유사하다. 도 173 및 도 175에 도시된 것처럼 스루 비아(156e) 및 상호접속부 또는 금속 트레이스(75a)에 대한 보다 상세한 설명은, 도 65 및 도 67의 예시도를 참조해라.
도 176는 도 173에 예시된 것처럼 스루 비아(156e), 칩들(118) 중 중심 칩에 있는 절연 링들(500a) 중 하나, 그리고 칩들(118) 중 중심 칩에 있는 상호접속부 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 3 예이다. 도 176에 도시된 개략적 상부 투시도는, 도 176에 도시된 스루 비아(156e)가 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 68에 도시된 개략적 상부 투시도와 유사하다. 도 173 및 도 176에 도시된 것처럼 스루 비아(156e) 및 상호접속부 또는 금속 트레이스(75a)에 대한 보다 상세한 설명은, 도 65 및 도 68의 예시도를 참조해라.
도 177은 도 173에 예시된 것처럼 스루 비아(156e), 칩들(118) 중 중심 칩에 있는 절연 링들(500a) 중 하나, 그리고 칩들(118) 중 중심 칩에 있는 상호접속부 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 4 예이다. 도 177에 도시된 개략적 상부 투시도는, 도 177에 도시된 스루 비아(156e)가 절연 링들(500a) 중 하나의 내부에 형성된다는 것을 제외하고, 도 66a에 도시된 개략적 상부 투시도와 유사하다. 도 173 및 도 175에 도시된 것처럼 스루 비아(156e) 및 상호접속부 또는 금속 트레이스(75a)에 대한 보다 상세한 설명은, 도 65a의 예시도를 참조해라.
도 178을 참조로, 도 173에 예시된 구조를 형성한 후에, 다수의 트렌치들(139t)이 유전체층(139) 내에 형성된다. 유전체층(139) 내의 트렌치들(139t)은 이를 테면, 0.1 내지 5 마이크로미터, 바람직하게는 0.5 내지 3 마이크로미터의 깊이(D9)를 갖는다. 트렌치들(139t) 아래의 유전체층(139)은 이를 테면, 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 나머지 두께(T20)를 갖는다. 유전체층(139) 내에 트렌치들(139t)을 형성하는 단계들은 도 153-155에 예시된 것처럼 유전체층(60) 내에 트렌치들(60t)을 형성하는 단계들로서 참조될 수 있다. 유전체층(139) 내에 형성된 트렌치들(139t)은 그 내부에 형성된 인트라-칩 상호접속부들 및 인터-칩 상호접속부들을 갖는 공간들을 제공하는데 이용된다. 도 179는 도 178에 도시된 트렌치들(139t) 및 스루 비아들(156v)을 도시하는 개략적 상부 투시도의 예이며 도 178은 도 179에 도시된 라인 K-K을 따라 절단된 횡단면도가다.
대안적으로, 도 178에 예시된 트렌치들(139t)은 도 173에 예시된 스루 비아들(156v)이 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 형성되기 이전에 유전체층(139) 내에 형성될 수 있다. 특정하게, 유전체층(139)이 도 172에 도시된 것처럼 표면들(124s, 138s, 158s, 500u) 상에 형성된 후에, 도 178에 예시된 트렌치들(139t)은 유전체층(139) 내에 형성되며, 이후에 도 173에 예시된 스루 비아들(156v)은 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 형성되어, 금속 상호접속부들(2)의 도전층(86)을 노출시키고 및 칩들(118)의 층들(17, 19)을 노출시킨다.
대안적으로, 도 178a를 참조로, 도 178에 도시된 것처럼, 유전체층(139), 트렌치들(139t), 및 스루 비아들(156v)은 하기의 단계들에 의해 형성될 수 있다. 도 171에 예시된 구조를 형성한 후에, 도 171에 도시된 것처럼, 이를 테면 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터, 또는 0.15 내지 2 마이크로미터의 두께(C5)를 가지는, 예컨대 실리콘 산화물 층, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 산 탄화물과 같은 절연층(139a)이, 각각의 칩(118)의 반도체 기판(124)의 표면(124s) 상에, 더미 기판(들)(158)의 표면(들)(158s) 상에, 칩들(118) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500u) 상에, 그리고 캡슐화/갭 충진 물질(138)의 표면(138s) 상에 형성된다.
다음, 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)와 같은 폴리머층(139b)이, 적절한 프로세스, 예컨대 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스를 이용하여 절연층(139a) 상에 형성된다. 다음, 노출 프로세스 및 현상 프로세스가 이용되어 트렌치들(139t)를 형성하여, 폴리머층(139b)에서 절연층(139a)을 노출할 수 있다. 1X 스테퍼 또는 1X 콘택 정렬기가 노출 프로세스 동안 폴리머층(139b)을 노출하는데 이용될 수 있다. 다음, 폴리머층(139b)은 섭씨 150 도 내지 섭씨 400 도, 바람직하게는 섭씨 180 도 내지 섭씨 250 도의 온도로 경화 또는 가열된다. 경화 또는 가열 이후에 폴리머층(139b)은 이를 테면 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(C6)를 갖는다.
다음, 트렌치들(139t)에 의해 노출된 절연층(139a) 상에 그리고 폴리머층(139b) 상에 포토레지스트층이 형성되며, 포토레지스트층 내의 다수의 개구들(openings)은 트렌치들(139t) 바닥부에서 절연층(139a)을 노출시킨다. 다음, 포토레지스트층에 있는 개구들 아래의 절연층(139a)은 적절한 프로세스, 예컨대 이방성 플라즈마 에칭 프로세스를 이용하여 제거된다. 다음, 포토레지스트층에 있는 개구들 아래의 더미 기판(들)(158) 및 포토레지스트층에 있는 개구들 아래의 칩들(118)은, 칩들(118)에 있는 층들(17, 19)의 미리결정된 영역들 및 금속 상호접속부들(2)의 도전층(86)의 미리결정된 영역들이 포토레지스트층내의 개구들에 의해 노출될 때까지, 에칭된다. 다음, 포토레지스트층은 이를 테면 오가닉 케미컬(organic chemical)을 이용함으로써 제거된다. 따라서, 스루 비아들(156a, 156b, 156c, 156d, 156e , 156f)을 포함하는 스루 비아들(156v)이 칩들(118) 및 더미 기판(들)(158) 내에 형성되어, 금속 상호접속부들(2)의 도전층(86)을 노출시키고 칩들(118)의 층들(17, 19)을 노출시킨다. 도 178a에 도시된 지지체(803) 및 스루 비아들(156v)의 사양들은, 각각 도 173-177에 예시된, 스루 비아들(156v) 및 지지체(803)의 사양들로서 참조될 수 있다.
따라서, 앞서 참조된 단계들의 사용으로, 앞서 참조된 유전체층(139)에는 또는 절연층(139a) 및 절연층(139a) 상의 폴리머층(139b)이 제공될 수 있다. 폴리머층(139b) 내의 트렌치들(139t)은 절연층(139a)을 노출시키며 그 내부에 형성된 인트라-칩 상호접속부들 및 인터-칩 상호접속부들을 갖는 공간들을 제공하는데 이용된다. 스루 비아들(156v)은 트렌치들(139t) 아래에 형성된다. 또한, 도 179는 도 178a에 도시된 트렌치들(139t) 및 스루 비아들(156v)를 도시하는 개략적 상부 투시도의 예일 수 있으며, 도 178a는 또한 도 179에 도시된 라인 K-K을 따라 절단된 횡단면도일 수 있다.
도 180을 참조로, 도 178 또는 도 178a에 예시된 구조를 형성한 후에, 금속 상호접속부들(또는 다마신 금속 트레이스)(3a, 3b, 3c)를 포함하는, 다수의 금속 상호접속부들(또는 다마신 금속 트레이스)(3)가 트렌치들(139t) 내에 형성되며, 다수의 금속 플러그들(또는 금속 비아들)(7p)이 스루 비아들(156v) 내에 형성된다. 금속 플러그들(7p)은 각각, 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f) 내의 금속 플러그들(또는 금속 비아드)(7a, 7b, 7c, 7d, 7e, 7f)을 포함한다. 금속 플러그(7a)는 더미 기판(158) 내에 형성되며, 금속 플러그들(7b, 7c, 7d)는 칩들(118) 중 좌측 칩 내에 형성되며, 금속 플러그들(7e, 7f)은 칩들(118) 중 중심 칩 내에 형성된다. 지지체(803) 및 지지체(803) 상의, 상호접속부층(17)내의 상호접속부 또는 금속 트레이스(75a)는 수평 레벨 보다 낮은 2개의 부분들 사이에 있으며, 수평 레벨에, 금속 플러그(7e)의 상호접속부층(17)의 상부 표면이 위치된다.
트렌치들(139t) 내의 금속 상호접속부들(3) 및 스루 비아들(156v) 내의 금속 플러그들(7p)은 하기의 단계들에 의해 형성된다. 먼저, 도 75에 예시된 접착/배리어 층(125a)이, 스루 비아들(156v)에 의해 노출된 층들(17, 19, 86) 상에, 스루 비아들(156v)의 측벽들 상에, 트렌치들(139t)의 측벽들 및 바닥부들 상에(또는 폴리머층(139b) 내의 트렌치들(139t) 상에 그리고 트렌치들(139t)의 바닥부에서 절연층(139a)의 상부 표면상, 물리적 기상 증착(PVD) 프로세스, 예컨대, 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스들, 예컨대 원자층 증착(ALD)에 의해 형성된다. 다음, 도 75에 예시된 시드층(125b)이, 접착/배리어 층(125a) 상에, 스루 비아들(156v) 내에, 그리고 트렌치들(139t) 내에, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스들, 예컨대 원자층 증착(ALD)에 의해 형성된다. 도 75에 예시된 도전층(125c)은, 시드층(125b) 상에, 스루 비아들(156v) 내에, 그리고 트렌치들(139t) 내에, 적절한 프로세스, 예컨대 전기도금 프로세스를 이용하여 형성된다. 다음, 층들(125a, 125b, 125c)은 적절한 프로세스, 예컨대 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해, 유전체층(139)이 노출될 상부 표면(139s)을 가지며(노출된 상부 표면(139s) 위에는 층들(125a, 125b, 125c)의 부분들이 제공되지 않음), 트렌치들(139t) 외부의 층들(125a, 125b, 125c)이 제거될 때까지, 연삭 또는 연마된다. 따라서, 트렌치들(139t) 내의 층들(125a, 125b, 125c)은 트렌치들(139t) 내에 금속 상호접속부들(3a, 3b, 3c)을 포함하는 금속 상호접속부들(3)을 구성한다. 스루 비아들(156v) 내의 층들(125a, 125b, 125c)은 각각, 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f) 내의 금속 플러그들(7a, 7b, 7c, 7d, 7e, 7f)을 포함하는, 스루 비아들(156v) 내의 금속 플러그들(7p)를 구성한다. 접착/배리어 층(125a) 및 시드층(125b)은 트렌치들(139t) 내의 측벽들 및 바닥부에 있으며 트렌치들(139t) 내의 도전층(125c)의 측벽들 및 바닥부는 접착/배리어 층(125a) 및 시드층(125b)에 의해 커버된다.
제 1 대안에서, 층들(125a, 125b, 125c)이 연삭 또는 연마된 후에, 접착/배리어 층(125a)은, 트렌치들(139t)의 측벽 및 바닥부들 상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽 상에 그리고 트렌치들(139t)의 바닥부들에서 절연층(139a)의 상부 표면 상에), 스루 비아들(156v)의 바닥부들에서 층들(17, 19, 86) 상에, 스루 비아들(156v)의 측벽들 상에, 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a) 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 0.1 내지 0.2 마이크로미터의 두께를 갖는, 티타늄, 티타늄-텅스텐 합금, 또 티타늄 질화물과 같은 티타늄-함유층일 수 있다. 시드층(125b)은, 티타늄-함유층 상에, 트렌치들(139t) 내에, 그리고 스루 비아들(156v) 내에, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(125c)은, 트렌치들(139t) 내에, 그리고 스루 비아들(156v) 내에, 구리 또는 티타늄-구리 합금의 단일층 상의 전기도금된 구리층일 수 있다. 트렌치들(139t) 내에 전기도금된 구리층은, 유전체층(139), 및 스루 비아들(156v)이 도 172-178에 예시된 것처럼 형성되는 경우, 예컨대, 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터, 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(139t) 내의 전기도금된 구리층은, 층들(139a, 139b)로 구성된 유전체층(139), 트렌치들(139t), 및 스루 비아들(156v)이 도 178a에 예시된 것처럼 형성되는 경우, 예컨대, 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 2 대안에서, 층들(125a, 125b, 125c)이 연삭 또는 연마된 후에, 접착/배리어 층(125a)은, 트렌치들(139t)의 측벽 및 바닥부들 상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽 상에 그리고 트렌치들(139t)의 바닥부들에서 절연층(139a)의 상부 표면 상에), 스루 비아들(156v)의 바닥부들에서 층들(17, 19, 86) 상에, 스루 비아들(156v)의 측벽들 상에, 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a) 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 0.1 내지 0.2 마이크로미터의 두께를 갖는, 탄탈, 탄탈 질화물과 같은 탄탈-함유층일 수 있다. 시드층(125b)은, 탄탈-함유층 상에, 트렌치들(139t) 내에, 그리고 스루 비아들(156v) 내에, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(125c)은, 트렌치들(139t) 내에, 그리고 스루 비아들(156v) 내에, 구리 또는 티타늄-구리 합금의 단일층 상의 전기도금된 구리층일 수 있다. 트렌치들(139t)에서 전기도금된 구리층은 예컨대 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다. 트렌치들(139t) 내에 전기도금된 구리층은, 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 172-178에 예시된 것처럼 형성되는 경우, 예컨대, 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터, 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(139t) 내의 전기도금된 구리층은, 층들(139a, 139b)로 구성된 유전체층(139), 트렌치들(139t), 및 스루 비아들(156v)이 도 178a에 예시된 것처럼 형성되는 경우, 예컨대, 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 3 대안에서, 층들(125a, 125b, 125c)이 연삭 또는 연마된 후에, 접착/배리어 층(125a)은, 트렌치들(139t)의 측벽 및 바닥부들 상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽 상에 그리고 트렌치들(139t)의 바닥부들에서 절연층(139a)의 상부 표면 상에), 스루 비아들(156v)의 바닥부들에서 층들(17, 19, 86) 상에, 스루 비아들(156v)의 측벽들 상에, 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75) 상에, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 0.1 내지 0.2 마이크로미터의 두께를 갖는, 크롬의 단일층과 같은 크롬-함유층일 수 있다. 시드층(125b)은, 트렌치들(139t) 내에, 그리고 스루 비아들(156v) 내에, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(125c)은, 크롬-함유층 상에, 트렌치들(139t) 내에, 그리고 스루 비아들(156v) 내에, 구리 또는 티타늄-구리 합금의 단일층 상의 전기도금된 구리층일 수 있다. 트렌치들(139t)에서 전기도금된 구리층은 예컨대 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 가질 수 있다. 트렌치들(139t) 내에 전기도금된 구리층은, 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 172-178에 예시된 것처럼 형성되는 경우, 예컨대, 0.1 내지 5 마이크로미터, 바람직하게는 0.3 내지 1.5 마이크로미터, 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(139t) 내의 전기도금된 구리층은, 층들(139a, 139b)로 구성된 유전체층(139), 트렌치들(139t), 및 스루 비아들(156v)이 도 178a에 예시된 것처럼 형성되는 경우, 예컨대, 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
유전체층(139)의 노출된 상부 표면(139s)은 트렌치들(139t) 내의 도전층(125)의 연삭 또는 연마된 표면(227)과 실질적으로 공면일 수 있으며, 표면들(139s, 227)은 실질적으로 평탄할 수 있다. 층들(125a, 125b, 227)이 연삭 또는 연마된 후에, 유전체층(139)은, 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 172-178에 예시된 것처럼 형성되는 경우, 노출된 상부 표면(139s)과 표면(124s 또는 158s) 사이에, 예컨대 1 내지 10 마이크로미터, 바람직하게는 1 내지 3 마이크로미터의 두께를 가질 수 있다. 대안적으로, 층들(125a, 125b, 227)이 연삭 또는 연마된 후에, 유전체층(139)의 폴리머층(139b)은, 층들(139a, 139b)로 구성된 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 178a에 예시된 것처럼 형성되는 경우, 폴리머층(139b)의 노출된 상부 표면(139s)과 절연층(139a)의 상부 표면 사이에, 예컨대 1 내지 50 마이크로미터, 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
칩들(118)에 있는 금속 플러그들(7p) 각각은 칩들(118) 내에 있는 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(118) 중 좌측 칩에 내의 금속 플러그들(7b, 7c, 7d)은 칩들(118) 중 좌측 칩에 있는 절연 링들(500a)을 통과하고, 칩들(118) 중 중심 칩에 있는 금속 플러그들(7e, 7f)은 칩들(118) 중 중심 칩에 있는 절연 링들(500a)을 통과한다. 특정하게, 금속 플러그들(7b, 7c, 7d) 각각은 칩들(118) 중 좌측 칩의 반도체 기판(124)을 통과하며 칩들(118) 중 좌측 칩내의 절연 링들(500a) 중 하나에 의해 둘러싸이며, 금속 플러그들(7e, 7f) 각각은 칩들(118) 중 중심 칩의 반도체 기판(124)을 통과하며 칩들(118) 중 중심 칩내의 절연 링들(500a) 중 하나에 의해 둘러싸인다. 칩들(118) 중 좌측 칩의 반도체 기판(124)은 금속 플러그들(7c, 7d)을 둘러싸는 절연 링들(500a)의 내부 표면 상의 부분들을 가지며, 칩들(118) 중 중심 칩의 반도체 기판(124)은 금속 플러그들(7e, 7f)으 둘러싸는 절연 링들(500a)의 내부 표면들 상의 부분들을 갖는다. 금속 플러그(7b)를 둘러싸는 절연 링(500a)은 금속 플러그(7b)의 측벽들에 있으며 금속 플러그(7b)와 접촉한다. 금속 플러그(7d)를 둘러싸는 절연 링(500a)은 금속 플러그 (7d)의 측벽에서 접촉하는 부분을 갖는다. 금속 플러그(7f)를 둘러싸는 절연링(500a)은 금속 플러그(7f)의 측벽들에서 접촉하는 부분을 갖는다. 도 180에 도시된 금속 플러그들(7p)(금속 플러그들(7a-7f) 포함) 및 금속 상호접속부들(3)(금속 상호접속부들(3a, 3b, 3c) 포함)에 대한 상세한 설명에 대해서는, 도 76의 예시도를 참조해라.
대안적으로, 엘리먼트(118)는 칩을 표시할 뿐만 아니라, 웨이퍼를 표시할 수 있다. 엘리먼트(118)가 웨이퍼인 경우, 엘리먼트(72)는 또 다른 웨이퍼일 수 있다. 이로써, 발명에 예시되는 프로세스는 웨이퍼-대-웨이퍼 본딩에 이용될 수 있다.
도 181을 참조로, 도 180에 예시된 구조를 형성한 후에, 하기의 단계들은 도 77-81에 예시된 것처럼 이후에 수행될 수 있으며, 그 다음 싱귤레이션(singulation) 프로세스가 수행되어 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)이 이를 테면 기계적 쏘잉(sawing) 또는 레이저 절단을 이용함으로써 절단되고 시스템-인 패키지들(system-in packages) 또는 멀티칩 모듈들(555s, 555t)과 같은 멀티 시스템-칩 패키지들 또는 멀티칩 모듈들을 싱귤레이션처리된다.
시스템-인 패키지 또는 멀티칩 모듈(555s)은 솔더 범프들(solder bumps) 볼들(126)을 사용하여, 마더 보드(마더 보드), 인쇄 회로 보드(PCB), 볼-그리드-어레이(BGA) 기판, 금속 기판, 글래스 기판 또는 세라믹 기판과 같은 캐리어에 접속되고 이와 결합된다. 예를 들어, 도 182를 참조로, 시스템-인 패키지 또는 멀티칩 모듈(555s)은, 이를 테면 캐리어(176)의 상부측 상에서 수행되는 솔더 또는 금층과 솔더 범프들 또는 볼들(126)을 결합하는 플립 칩 기술을 이용하여, 캐리어(176)의 상부측에 본딩된다. 다음, 시스템-인 패키지 또는 멀티칩 모듈(555s)의 폴리머층(136)과 캐리어(176)의 상부측 사이에 언더 필(under fill)(174)이 형성되며 솔더 범프 또는 볼들(126)을 둘러싼다. 다음, 다수의 솔더 볼들(178)이 캐리어(176)의 바닥부측 상에 형성된다. 도 182에 도시된 캐리어(176), 언더 필(174), 및 솔더 볼들(178)의 사양들은, 각각 도 83에 예시된 것처럼 캐리어(176), 언더 필(174), 및 솔더 볼들(178)의 사양들로서 참조될 수 있다.
도 183은 하기의 단계들에 의해 형성될 수 있는, 본 개시물의 또 다른 실시예 따른 또 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시한다. 도 180에 예시된 구조를 형성한 후, 도 77-79에 예시된 것과 같은 단계들이 차후 수행될 수 있다. 다음, 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구들(136a) 아래에 그리고 절연 또는 유전체 층(122) 내의 개구들의 바닥부들에서, 콘택 포인트들 상에 그리고 폴리머층(122) 상에 금속 범프들(668)을 형성하는 것은 도 84에 예시된 단계들로서 참조될 수 있다. 다음, 싱귤레이션 프로세스가 수행되어, 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)이 예를 들어 기계적 쏘잉 또는 레이저 절단을 이용함으로써 절단되고 시스템-인 패키지 또는 멀티칩 모듈(555u)과 같은 시스템-인 패키지 또는 멀티칩 모듈을 싱귤레이션 처리한다. 시스템-인 패키지 또는 멀티칩 모듈(555u)에서, 상호접속부들(3) 각각은 금속 범프들(668) 중 하나 이상과 결합될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555u)은, 금속 범프들(668)을 사용하여, 마더 보드, 인쇄 회로 보드(PCB), 볼-그리드-어레이(BGA) 기판, 금속 기판, 글래스 기판, 또는 세라믹 기판과 같은 캐리어와 결합되고 이와 본딩된다. 예를 들어, 도 184를 참조로, 시스템-인 패키지 또는 멀티칩 모듈(555u)은, 이를 테면 캐리어(176)의 상부측 상에서 수행되는 솔더 또는 금속 층과 금속 범프들(668)의 솔더 웨팅층(solder wetting layer)을 결합하는 플립 칩 기술을 이용하여 도 83에 예시된 캐리어(176)의 상부측과 본딩된다. 캐리어(176)의 상부측에서 수행되는 솔더 또는 금 층과 솔더 웨팅층(146)의 결합 이후에, 캐리어(176)의 상부측과 금속 범프들(668)의 배리어층(144) 사이에 다수의 금속 결합부들(joints)(180)이 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터의 두께를 갖는 Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Au 합금, 또는 Sn-Pb 합금의 층일 수 있다. 대안적으로, 금속 결합부들(180)은 0.1 내지 10 마이크로미터의 두께를 갖는 금 층일 수 있다. 다음, 도 83에 예시된 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(555u)의 폴리머층(136)과 캐리어(176)의 상부층 사이에 형성되며 금속 범프들(668) 및 금속 결합부들(180)을 둘러싼다. 다음, 도 83에 예시된 솔더 볼들(178)은 캐리어(176)의 바닥부측 상에 형성된다.
대안적으로, 도 181-184에 도시된 것처럼, 절연 또는 유전체 층(122)은 생략될 수 있다. 이 경우, 폴리머층(136)은 표면들(223, 225, 227, 139s) 상에 형성되며, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들은 폴리머층(136) 내의 개구들(136a)의 단부들에 의해 상기 단부들에서 노출된다. 또한, 접착/배리어 층(134)은 콘택 포인트들 상에 형성되며, 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구들(136a)의 단부들에 의해 상기 단부들에서 노출된다.
도 185는, 이를 테면 하기의 단계들에 의해 형성될 수 있는, 와이어본딩된 와이어(184)를 통해 도 83에 예시된 캐리어(176)에 결합되는 시스템-인 패키지 또는 멀티칩 모듈(555v)을 포함하는 멀티칩 패키지(566d)를 도시한다.
도 180에 예시된 구조를 형성한 후에, 도 86에 예시된 단계들이 수행되어, 도전층(125c)의 연삭된 또는 연마된 표면(227) 상에 그리고 유전체층(139)의 노출된 상부 표면(139s) 상에 절연 또는 유전체 층(122)이 형성되고, 금속 상호접속부들(3)의 도전층(125c)의, 층(122) 내의 다수의 개구들(122a)에 의해 노출된, 다수의 영역들 상에 그리고 절연 또는 유전체 층(122) 상에 다수의 금속 상호접속부들 또는 트레이스들(300)을 형성하고, 절연 또는 유전체 층(122) 상에 그리고 금속 상호접속부들 또는 트레이스들(300) 상에 폴리머층(136)을 형성한다. 경화된 후 폴리머층(136)은 1 내지 20 마이크로미터, 바람직하게는 2 내지 15 마이크로미터, 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 폴리머층(136) 내의 다수의 개구들(136a)은 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출한다. 다음, 싱귤레이션 프로세스가가 수행되어 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)이 이를 테면 기계적 쏘잉 또는 레이저 절단을 이용함으로써 절단되고 다수의 시스템-인 패키지 또는 멀티칩 모듈(555v)이 싱귤레이션 처리될 수 있다.
다음, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555v)은, 이를 테면, 캐리어(176)의 상부측 상에 20 내지 150 마이크로미터의 두께를 갖는 아교층(182)을 형성하고, 아교층(182)을 사용하여 캐리어(11)의 상부측에 다수의 시스템-인 패키지 또는 멀티칩 모듈(555v)을 부착함으로써, 캐리어(176)과 결합된다. 아교층(182)은, 이를 테면, 20 내지 150 마이크로미터의 두께를 갖는, 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), PPO(poly-phenylene oxide), 실록산(silosane), 또는 SU-8의 층과 같은 폴리머층일 수 있다. 다음, 금 와이어들, 구리 와이어들, 또는 알루미늄 와이어들과 같은 다수의 와이어들(184)은 와이어본딩 프로세스에 의해 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136) 내의 개구들(136a)에 의해 노출되는, 콘택 포인트들 상에 그리고 캐리어(176)의 상부측 상에 와이어본딩된다. 따라서, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555v)의 금속 상호접속부들 또는 트레이스들(300)은 와이어본딩된 와이어들(184)을 통해 캐리어(176)에 물리적으로 그리고 전기적으로 결합될 수 있다. 다음, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555v) 상에, 캐리어(176)의 상부측 상에 그리고 와이어본딩된 와이어들(184) 상에 몰딩 화합물(compound)(186)이 형성되고, 몰딩(molding) 프로세스에 의해, 와이어본딩된 와이어들(184)과 다수의 시스템-인 패키지 또는 멀티칩 모듈(555v)이 캡슐화된다. 몰딩 화합물(186)은 에폭시, 카본 필러 또는 글래스 필러를 포함할 수 있으며, 글래스 필러 또는 카본 필러는 에폭시에 분산될 수 있다. 다음, 도 83에 예시된 솔러 볼들(178)은 캐리어(176)의 바닥측 상에 형성된다. 이후, 싱귤레이션 프로세스가 수행되어, 캐리어(176) 및 몰딩 화합물(186)이 절단되고 다수의 멀티칩 패키지(566d)을 싱귤레이션 처리한다. 멀티칩 패키지(566d)는, 솔더 볼들(178)을 통해, 마더 보드, 볼-그리드-어레이 (BGA) 기판, 인쇄 회로 보드, 금속 기판, 글래스 기판, 또는 세라믹 기판과 같은 캐리어에 멀티칩 패키지(566d)가 결합될 수 있다. 도 185에 도시된 캐리어(176)의 사양들은 도 83에 예시된 것처럼 캐리어(176)의 사양으로서 참조될 수 있다.
도 186-207은 본 개시물의 또 다른 실시예에 따라 또 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다. 도 186을 참조로, 도 144에 예시된 구조를 형성한 후, 예컨대 0.1 내지 100 마이크로미터, 0.2 내지 1.5 마이크로미터, 1 내지 5 마이크로미터, 5 내지 10 마이크로미터, 또는 1 내지 20 마이크로미터의 두께를 갖는 유전체층(60)이, 도 144에 도시된 것처럼, 각각의 칩(68)의 반도체 기판(58)의 표면(58s) 상에, 더미 기판(들)(62)의 표면(들)(62s) 상에, 칩들(68) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500s) 상에, 그리고 캡슐화/갭충진 물질(64)의 표면(64s) 상에 형성된다. 다음, 스루 비아들(170a, 170b, 170c, 17Od, 17Oe, 17Of)을 포함하는 다수의 스루 비아들(170v)은, 칩들(68) 내에 그리고 더미 기판(들)(62) 내에 형성될 수 있고, 캐리어(11)의 도전성층(18)을 노출하고 칩들(68)의 층들(26, 34)을 노출한다. 도 186에 예시된 칩들(68) 내에 그리고 더미 기판(들)(62) 내에 스루 비아들(170v)을 형성하는 단계들은 도 15에 예시된 것처럼 칩들(68) 내에 그리고 더미 기판(들)(62) 내에 스루 비아들(170v)을 형성하는 단계들로서 참조될 수 있으나, 실시예에서, 칩들(68) 내에 스루 비아들(170v)을 형성하는 단계는 칩들(68) 내의 절연 링들(500a)에 의해 둘러싸인 반도체 기판들(58)을 에칭하는 단계를 포함한다. 도 186에 도시된 스루 비아들(170v)(비아들(170a-170f) 포함), 스루 비아들(170v)을 둘러싸는 절연 링들(500a), 및 지지체(801)의 사양들은, 각각 도 148-152에 예시된, 스루 비아들(17Ov)(비아들(170a-170f) 포함), 스루 비아들(170v)을 둘러싸는 절연 링들(500a), 및 지지체(801)의 사양으로서 참조될 수 있다.
예를 들어, 도 186에 도시된 유전체층(60)은 적절한 프로세스, 예컨대 화학적 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학적 기상 증착(PECVD) 프로세스에 의해 형성되는 무기층일 수 있다. 무기층은 도 144에 도시된 표면들(58s, 62s, 500s, 64s) 상의 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물의 층을 포함하거나 이들의 층일 수 있다. 무기층은 이를 테면 0.1 내지 5 마이크로미터, 바람직하게는 0.2 내지 1.5 마이크로미터 또는 0.5 내지 2 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 186에 도시된 유전체층(60)은, 도 144에 도시된 표면들(58s, 62s, 500s, 64s) 상에, 3 내지 100 마이크로미터, 바람직하게는 5 내지 30 마이크로미터, 또는 10 내지 50 마이크로미터의 두께를 갖는, 폴리이미드, BCB(benzocyclobutane), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 또는 에폭시의 층과 같은 폴리머층일 수 있다.
대안적으로, 도 186에 도시된 유전체층(60)은 무기층 및 무기층 상의 폴리머층으로 구성될 수 있다. 무기층은, 적절한 프로세스, 예컨대 화학적 기상 증착(CVD) 프로세스를 이용하여, 도 144에 도시된 표면들(58s, 62s, 500s, 64s) 상에 형성될 수 있다. 무기층은, 도 144에 도시된 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물의 층이거나 이를 포함할 수 있다. 무기층은, 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터, 또는 0.5 내지 2 마이크로미터의 두께를 가질 수 있다. 폴리머층은, 무기층 상에, 3 내지 100 마이크로미터, 바람직하게는 5 내지 30 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는 폴리이미드, 에폭시, BCB(benzocyclobutane), PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)의 층일 수 있다.
다음, 도 187을 참조로, 1 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어 층(52)이, 스루 비아들(170v)에 의해 노출된 층들(18, 26, 34) 상에, 스루 비아들(170v)의 측벽들 상에, 유전체층(60) 상에, 그리고 지지체(801) 상에 있는 상호접속부 금속 트레이스(35a) 상에 형성될 수 있다. 접착/배리어 층(52)은 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스, 예컨대 원자층 증착(ALD)에 의해 형성될 수 있다. 다음, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(54)이, 접착/배리어 층(52) 상에 그리고 스루 비아들(170v) 내에, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스, 또는 다른 박막 증착 프로세스들, 예컨대 원자층 증착(ALD)에 의해 형성될 수 있다. 다음, 포토레스트층(194)은 이를 테면, 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스를 이용함으로써 시드층(54) 상에 형성될 수 있다. 다음, 광 노출 프로세스 및 현상 프로세스는 시드층(54)의 다수의 영역들을 노출하는 다수의 개구들(194a)을 포토레지스트층(194) 내에 형성하는데 이용된다. 패터닝된 포토레지스트층(194)은, 이를 테면 1 내지 30 마이크로미터, 바람직하게는 1 내지 20 마이크로미터, 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음, 1 마이크로미터를 초과하는, 예컨대 1 내지 20 마이크로미터, 바람직하게 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 도전층(56)이, 예컨대 전기도금 프로세스를 이용함으로써 시드층(54)의 층(194) 내의 개구들(194a)에 의해 노출되는 영역들 상에 형성될 수 있다. 도 187에 도시된 접착/배리어 층(52), 시드층(54), 및 도전층(56)의 사양들은 각각, 도 90에 예시된 것처럼 접착/배리어 층(52), 시드층(54), 및 도전층(56)으로서 참조될 수 있다.
다음, 도 188을 참조로, 포토레지스트층(194)은, 예컨대 유기 화학 용액을 사용하여 제거된다. 다음, 도전층(56) 아래에 있지 않은 시드층(54)은 습식 에칭 프로세스 또는 건식 에칭 프로세스를 이용함으로써 제거된다. 다음, 도전층(56) 아래에 있지 않은 접착/배리어 층(52)은 습식 에칭 프로세스 또는 건식 에칭 프로세스를 이용함으로써 제거된다. 따라서, 유전체층(60) 및 스루 비아들(170v) 위의 층들(52, 54, 56)은, 유전체층(60) 및 스루 비아들(170v) 위에, 금속 상호접속부들(1a, 1b)을 포함하는 다수의 금속 상호접속부들(1)을 구성한다. 유전체층(60) 위의 금속 상호접속부들(1)의 시드층(54) 및 접착/배리어 층(52)은 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 임의의 측벽(1w)에 있는 것이 아니라, 유전체층(60) 위의 금속상호접속부들(1)의 도전층(56)의 바닥부 아래에 있다. 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 임의의 측벽(1w)은 층들(52, 54)에 의해 커버되지 않는다. 스루 비아들(170v) 내의 층들(52, 54, 56)은, 도 186에 도시된 것처럼, 각각 스루 비아들(170a, 170b, 170c, 17Od, 17Oe, 17Of) 내의 금속 플러그들(또는 금속 비아들)(5a, 5b, 5c, 5d, 5e, 5f)을 포함하는, 스루 비아들(170v) 내의 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 금속 플러그(5a)는 더미 기판(62)에 형성되며, 금속 플러그들(5b, 5c, 5d, 5e, 5f)은 동일한 칩(68) 내에 형성된다. 칩들(68) 내에 그리고 더미 기판(들)(62) 내에 형성되는 이러한 금속 플러그들(5p)은 칩들(68) 내의 반도체 디바이스들(36) 및 금속 상호접속부들(1)을 결합할 수 있으며 캐리어(11) 내의 도전성층(18)의 다수의 콘택 포인트들 및 금속 상호접속부들(1)을 결합할 수 있다. 지지체(801) 상의, 상호접속부층(34) 내의 지지체(801) 및 상호접속부 또는 금속 트레이스(35a)는 수평 레벨 보다 낮은 2개의 부분들 사이에 있을 수 있으며, 상기 수평 레벨에는, 금속 플러그(5e)의 상호접속부층(34)의 상부 표면이 위치된다.
칩들(68) 내의 금속 플러그들(5p) 각각은 칩들(68) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(68) 중 하나의 금속 플러그들(5b, 5c, 5d, 5e, 5f)은 칩들(68) 중 하나의 칩 내의 절연 링들(500a)을 통과한다. 특히, 금속 플러그들(5b, 5c, 5d, 5e, 5f) 각각은 칩들(68) 중 하나의 칩의 반도체 기판(58)을 통과하며, 칩들(68) 중 하나의 칩 내의 절연 링들(500a) 중 하나에 의해 둘러싸인다. 칩들(68) 중 하나의 칩의 반도체 기판(58)은 금속 플러그들(5b, 5c, 5d, 5e, 5f)을 둘러싸는 절연 링들(500a)의 내부 표면들 상에 부분들을 갖는다. 도 188에 도시된 금속 플러그들(5p)(금속 플러그들(5a-5f) 포함) 및 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b))에 대한 보다 상세한 설명은, 도 91의 예시도를 참조해라.
대안적으로, 엘리먼트(68)는 칩을 표시할 뿐만 아니라, 웨이퍼를 포함할 수 있다. 엘리먼트(68)가 웨이퍼인 경우, 캐리어(11)는 또 다른 웨이퍼일 수 있다. 이로써, 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 이용될 수 있다.
다음, 도 189를 참조로, 절연 또는 유전체 층(66)은 금속 상호접속부들(1)의 도전층(56) 상에, 유전체층(60) 상에, 그리고 금속 상호접속부들(1) 사이의 갭들 내에 형성된다. 예를 들어, 절연 또는 유전체 층(66)은, 금속 상호접속부들(1)의 도전층(56) 상에, 유전체층(60) 상에, 그리고 금속 상호접속부들(1) 사이의 갭들 내에, 폴리이미드, BCB(benzocyclobutene), 에폭시, PPO(poly-phenylene oxide), 또는 PBO(polybenzoxazole)의 층과 같은 폴리머층이거나 또는 이를 포함할 수 있다. 도전층(56) 상의 폴리머층은, 예컨대 0.1 내지 50 마이크로미터, 바람직하게는 1 내지 30 마이크로미터, 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
대안적으로, 절연 또는 유전체 층(66)은, 금속 상호접속부들(1)의 도전층(56) 상의, 유전체층(60) 상의, 그리고 금속 상호접속부들(1) 사이의 갭들 내의, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 산탄화물과 같은 무기층이거나 또는 이를 포함할 수 있다. 도전층(56) 상의 무기층은 예컨대 0.1 내지 10 마이크로미터, 바람직하게는 0.1 내지 1 마이크로미터, 0.2 내지 2 마이크로미터, 0.3 내지 3 마이크로미터, 또는 0.5 내지 5 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 190을 참조로, 도 189에 도시된 것처럼, 절연 또는 유전체 층(66)은 하기의 단계들에 의해 형성될 수 있다. 먼저, 폴리이미드, BCB(benzocyclobutene), 에폭시, PPO(poly-phenylene), 또는 PBO(polybenzoxazole)의 층과 같은 폴리머층(66a)이, 금속 상호접속부들(1)의 도전층(56) 상에, 유전체층(60) 상에, 그리고 금속 상호접속부들(1) 사이의 갭들 내에 형성된다. 다음, 폴리머층(66a)은, 예컨대, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해, 금속 상호접속부들(1)의 도전층(56)이 폴리머층(66a)에 의해 커버되지 않는 상부 표면(56u)을 가질 때까지, 연삭 또는 연마된다. 따라서, 폴리머층(66a)은 금속 상호접속부들(1) 사이의 갭들 내에 그리고 유전체 층(60) 상에 유지되며, 1 마이크로미터를 초과하는, 예컨대 1 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께 갖는다. 폴리머층(66a)의 연삭된 또는 연마된 표면(66s)은 도전층(56)의 상부 표면(56u)과 실질적으로 공면이며 실질적으로 평탄할 수 있다. 다음, 예컨대 0.1 내지 3 마이크로미터, 바람직하게는 0.2 내지 1.5 마이크로미터의 두께를 갖는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 산탄화물의 층과 같은 무기층(66b)이 도전층(56)의 상부 표면(56u) 상에 그리고 폴리머층(66a)의 연삭된 또는 연마된 표면(66s) 상에 형성된다. 따라서, 도 189에 도시된 것과 같은 절연 또는 유전체 층(66)에는, 도 190에 도시된 것과 같은 폴리머층(66a) 및 무기층(66b)이 제공될 수 있다.
도 191을 참조로, 절연 또는 유전체 층(66)을 형성한 후에, 도 28에 예시된 더미 기판(165)이 도 28에 예시된 층(116)을 사용하여 절연 또는 유전체 층(66)과 결합되며, 이는 도 28에 예시된 단계들로서 간주될 수 있다. 다음, 다수의 개구들(165a)이 더미 기판(165) 내에 형성되고 층(116)을 노출하며, 이는 도 29-32에 예시된 단계들로서 간주될 수 있다. 대안적으로, 개구들(165a)은, 층(116)을 사용하여 더미 기판(165)이 절연 또는 유전체층(66)과 결합하기 이전에, 더미 기판(165)에 형성되고 이를 통과할 수 있다. 다음, 각각이 도 141k에 예시된 칩들(72a 또는 72b)과 같은 다수의 칩들(72)이 층(116)과 결합되고 개구들(165a) 내에 그리고 층(166) 위에 장착되며, 이는 도 33에 예시된 단계들로서 참조될 수 있다. 개구들(165a) 내에 칩들(72)을 장착한 후에, 칩들(72)은 칩들(72)의 상부들에서의 후면들 그리고 칩들(72)의 바닥부들에서의 활성측들을 갖는다. 도 192는 더미 기판(165) 내의 개구들(165a) 내에 장착되는 칩들(72)을 도시하는 개략적 상부도의 예이며, 도 191은 도 192의 개략적 상부도에 도시된 라인 G-G을 따라 절단된 횡단면도가다.
도 191 및 도 192에 도시된 것처럼, 다수의 갭들(4a)이 제공되며, 이 각각은 칩들(72) 중 하나의 칩과 더미 기판(165) 사이에 있으며, 다수의 갭들(8a)(이들 중 하나가 도시됨)가 제공되며, 이 각각은 이웃하는 2개의 칩들(72) 사이에 있다. 갭들(4a) 각각은, 이를 테면 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향(transverse) 거리 또는 간격(D4)을 갖는다. 갭들(8a) 각각은, 이를 테면 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D5)을 갖는다.
도 193은 도 191에 도시된 것과 동일한 횡단면도를 갖는 구조를 형성하기 위한 또 다른 기술을 도시한다. 도 191은 도 193의 개략적 상부도에 도시된 라인 G-G을 따라 절단된 횡단면도이다. 도 191 및 도 193에 도시된 구조는, 이를 테면 하기의 단계들에 의해 형성될 수 있다. 도 189 또는 도 190에 예시된 구조를 형성한 후에, 이를 테면 3 내지 100 마이크로미터, 바람직하게 5 내지 10 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 갖는 아교층(116)이 도 189에 도시된 절연 또는 유전체 층(66) 상에 또는 적절한 프로세스, 예컨대 스핀 코팅 프로세스, 라미네이팅 프로세스, 스프레잉 프로세스, 디스펜싱 프로세스, 또는 스크린 인쇄 프로세스를 이용함으로써 형성된다. 아교층(116)은, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 10 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 갖는, 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 또는 실록산의 층과 같은 폴리머층일 수 있다. 다음, 아교층(116)은 선택적으로 예비-경화 또는 베이킹될 수 있다. 다음, 각각이 도 141k에 예시된 칩들(72a 또는 72b)와 같은 다수의 칩들(72) 및 다수의 개별 더미 기판들(165)이 아교층(116) 상에 배치된다. 이웃하는 2개의 칩들(72) 사이의 갭이, 예컨대 500 또는 1,000 마이크로미터를 초과하듯 너무 크면, 개별 더미 기판들(165) 중 하나 이상은 갭 내에 배치될 수 있다. 대안적으로, 이웃하는 2개의 칩들(72) 사이의 갭이, 500 또는 1,000 마이크로미터 보다 더 작듯 너무 작으면, 개별 더미 기판들(165)은 갭 내에 배치되지 않는다. 다시, 아교층(116)이 아교층(116) 상에서 기계적 또는 열적 압력과 함께 섭씨 180도 내지 섭씨 350도의 온도에서 다시 경화될 수 있다. 따라서, 칩들(72)과 개별 더미 기파들(165)은 아교층(116)을 사용하여 절연 또는 유전체 층(66)과 결합된다. 예를 들어, 개별 더비 기판들(165)은 개별 실리콘 바들(bars), 개별 더미 칩들, 개별 더미 실리콘 다이들, 또는 폴리실리콘, 글래스, 실리콘, 또는 세라믹의 개별 기판들일 수 있다.
대안적으로, 도 191 및 193을 참조로, 아교층(116)은 도 189 또는 도 190에 도시된 절연 또는 유전체 층(66) 상에 형성되는 실리콘-산화물층으로 교체될 수 있다. 이 경우, 층(66)과 칩들(72)의 결합 및 층(66)과 개별 더미 기판들(165)의 결합은, 이를 테면 각각의 칩(72)의 활성측에서의 패시베이션층(74)의 또다른 실리콘-산화물층을 실리콘-산화물층(116)과 본딩함으로써 그리고 개별 더미 기판들(165) 각각의 또 다른 실리콘-산화물층과 실리콘-산화물층(116)을 본딩함으로써, 수행될 수 있다. 각각의 칩(72)의 패시베이션층(74)의 실리콘-산화물층은 실리콘-산화물층(116)을 접촉하며, 개별 더미 기판들(165) 각각의 실리콘-산화물층은 실리콘-산화물층(116)과 접촉한다. 따라서, 칩들(72) 및 개별 더미 기판들(165)은 이러한 실리콘-산화물층들을 사용하여 절연 또는 유전체층(66)과 결합될 수 있다.
도 191 및 도 193에 도시된 것처럼, 다수의 갭들(4a)이 제공되며 이들 각각은 개별 더미 기판들(165) 중 하나와 칩들(72) 사이에 있고, 다수의 갭들(8a)(이들 중 하나가 도시됨)이 제공되며 이들 각각은 이웃하는 2개의 칩들(72) 사이에 있다. 갭들(4a) 각각은 이를 테면 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D4)을 가질 수 있다. 갭들(8a) 각각은 이를 테면 500 마이크로미터 보다 작은, 예컨대 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D5)을 가질 수 있다. 일 실시예에서, 개별 더미 기판들(165)이 절연 또는 유전체층(66)과 결합되기 이전에 각각의 개별 더미 기판(165)의 상부 또는 바닥부 표면 상에 또는 각각의 더미 기판(165) 내에서 수행되는 어떠한 회로들도 없다.
도 194를 참조로, 도 191 및 도 192에 또는 도 191 내지 도 193에 예시된 단계들 이후에, 캡슐화/갭 충진 물질(98)은 각각의 칩(72)의 반도체 기판(96)의 후면 상에, 더미 기판(들)(165) 상에, 그리고 갭들(4a, 8a) 내에 형성된다. 다음, 캡슐화/갭 충진 물질(98), 각각의 칩(72)의 반도체 기판(96)의 후면, 그리고 더미 기판(들)(165)은, 칩들(72) 내의 절연 링들(500a) 모두가 노출된 바닥부 표면들(500t)을 가질 때까지, 적절한 프로세스, 예컨대 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적-연마(CMP) 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해 연삭 또는 연마되며, 상기 노출된 바닥부 표면들(500t) 위에는 어떠한 반도체 기판들(96)의 부분들도 존재하지 않는다. 캡슐화/갭 충진 물질(98)을 형성하고 캡슐화/갭 충진 물질(98), 각각의 칩(72)의 반도체 기판(96)의 후면, 및 도 194에 예시된 더미 기판(들)(165)을 연삭 또는 연마하는 단계들은, 도 143-146에 예시된 것처럼 캡슐화/갭 충진 물질(64)을 형성하고 캡슐화/갭 충진 물질(64), 각각의 칩(68)의 반도체 기판(58)의 후면, 및 더미 기판(들)(62)을 연삭 또는 연마하는 단계들로서 참조될 수 있다. 캡슐화/갭 충진 물질(98)은 폴리실리콘, 실리콘 산화물 또는 폴리머일 수 있다.
따라서, 칩들(72) 각각의 반도체 기판(96)은, 이를 테면 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 바람직하게는 2 내지 20 마이크로미터, 또는 3 내지 30 마이크로미터의 두께(T8)로 얇아질 수 있다. 칩들(72) 각각에 관해, 연삭 또는 연마 프로세스 이후에, 절연 링들(500a) 및 반도체 기판(96)은 동일한 두께(T8)를 가질 수 있다. 바람직하게, 칩들(72) 각각은, 연사 또는 연마 프로세스 이후에, 이를 테면 3 내지 105 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
연삭 또는 연마 프로세스 이후에, 더미 기판(들)(165)은 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T9)로 얇아질 수 있으며, 갭들(4a, 8a) 내에 남아있는 캡슐화/갭 충진 물질(98)은 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T10)를 가질 수 있다. 각각의 칩(72)의 후면에서, 반도체 기판(96)의 연삭 또는 연마된 표면(96s) 및 더미 기판(들)(165)의 연삭 또는 연마된 표면(들)(165)은 실질적으로 평탄하며 캡슐화/갭 충진 물질(98)에 의해 커버되지 않는다. 연삭 또는 연마된 표면(들)(165)은 각각의 칩(72)의 연삭된 또는 연마된 표면(96s)과, 갭들(4a, 8a) 내의 캡슐화/갭 충진 물질(98)의 연삭 또는 연마된 표면(98s)과, 그리고 칩들(72) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500t)과 실질적으로 공면일 수 있다. 각각의 칩(72)에서, 얕은 트렌치 절연(500b)의 바닥부 그리고 반도체 기판(96)의 연삭된 또는 연마된 표면(96s) 사이의 수직 거리(D15)는, 0.1 마이크로미터를 초과, 예컨대 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터일 수 있다.
다음, 도 195를 참조로, 이를 테면 0.1 내지 100 마이크로미터, 바람직하게는 0.2 내지 1.5 마이크로미터, 1 내지 5 마이크로미터, 5 내지 10 마이크로미터, 또는 1 내지 20 마이크로미터의 두께를 갖는 유전체 층(88)이, 각각의 칩(72)의 반도체 기판(96)의 표면(96s) 상에, 더미 기판(들)(165)의 표면(들)(165s) 상에, 칩들(72)의 절연 링들(500a)의 노출된 바닥부 표면들(500t) 상에, 그리고 캡슐화/필링 물질(98)의 표면(98s) 상에 형성된다. 다음, 스루 비아들(164a, 164b, 164c, 164d, 164e)을 포함하는 다수의 스루 비아들(164v)은, 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 형성될 수 있으며, 금속 상호접속부들(1)의 도전층(56)을 노출하고 칩들(72)의 층들(114, 106)을 노출한다. 도 195에 예시된 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 스루 비아들(164v)을 형성하는 단계들은, 도 41에 예시된 것처럼 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 스루 비아들(164v)을 형성하는 단계들로서 참조될 수 있으나, 실시예에서, 칩들(72) 내에 스루 비아들(164v)를 형성하는 것은 칩들(72) 내에 절연 링들(500a)에 의해 둘러싸인 반도체 기판들(96)을 통한 에칭을 포함한다. 도 195에 도시된 스루 비아들(164v)(비아들(164a-164e)을 포함), 스루 비아들(164v)을 둘러싸는 절연 링들(500a), 및 지지체(802)의 사양들은, 각각 도 162-166에 예시된 스루 비아들(164v)(비아들(164a-164e)을 포함), 스루 비아들(164v)을 둘러싸는 절연 링들(500a), 및 지지체(802)의 사양들로서 참조될 수 있다.
예를 들어, 도 195에 도시된 유전체 층(88)은, 적절한 프로세스, 예컨대 화학적 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학적 기상 증착(PECVD) 프로세스에 의해 형성된 무기층일 수 있다. 무기층은 표면들(96s, 165s, 50Ot, 98s) 상의 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물의 층이거나 이를 포함할 수 있다. 무기층은 0.1 내지 5 마이크로미터, 바람직하게는 0.2 내지 1.5 마이크로미터, 또는 0.5 내지 2 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 195에 도시된 유전체 층(88)은 표면들(96s, 165s, 500t, 98s) 상에 3 내지 100 마이크로미터, 바람직하게 5 내지 30 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는 폴리이미드, 에폭시, BCB(benzocyclobutane), PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)의 층과 같은 폴리머층일 수 있다.
대안적으로, 도 195에 도시된 유전체 층(88)은 무기층 및 무기층 상의 폴리머층으로 구성될 수 있다. 무기층은 적절한 프로세스, 예컨대 화학적 기상 증착(CVD) 프로세스를 이용하여 표면들(96s, 165s, 500t, 98s) 상에 형성될 수 있다. 무기층은 표면들(96s, 165s, 500t, 98s) 상의 실리콘 이산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물의 층이거나 이를 포함할 수 있다. 무기층은 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터 또는 0.5 내지 2 마이크로미터의 두께를 가질 수 있다. 폴리머층은 무기층 상에 3 내지 100 마이크로미터, 바람직하게 5 내지 30 마이크로미터 또는 10 내지50 마이크로미터의 두께를 갖는 폴리이미드, BCB(benzocyclobutane), 에폭시, PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)의 층일 수 있다.
다음, 도 196을 참조로, 마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어 층(92)은, 스루 비아들(164v)에 의해 노출된 층들(56, 106, 114), 스루 비아들(164v)의 측벽들 상에, 유전체층(88) 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에 형성된다. 접착/배리어 층(92)은 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 다른 박막 증착 프로세스, 예컨대 원자층 증착(ALD)에 의해 형성될 수 있다. 다음, 1 마이크로미터 보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(94)이, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적 기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스에 의해, 예컨대 원자층 증착(ALD)에 의해 접착/배리어 층(92) 상에 그리고 스루 비아들(164v) 내에 형성된다. 다음, 포토레지스트층(294)은, 이를 테면 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스를 이용함으로써 시드층(94) 상에 형성된다. 다음, 포토레지스트층(294)내에, 시드층(94)의 다수의 영역들을 노출하는 다수의 개구들(294a)을 형성하기 위해 광 노출 프로세스 및 현상 프로세스가 이용될 수 있다. 패터닝된 포토레지스트층(294)은 이를 테면 1 내지 30 마이크로미터, 바람직하게 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음, 1 마이크로미터를 초과하는, 예컨대 1 내지 20 마이크로미터, 바람직하게 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는 도전층(96)이, 전기도금 프로세스와 같은 적절한 프로세스를 이용함으로써 시드층(94)의 층(294) 내의 개구들(294a)에 의해 노출되는 영역들 상에 형성된다. 도 196에 도시된 접착/배리어 층(92), 시드층(94), 도전층(86)은 각각, 도 95에 예시된 것과 같은 접착/배리어 층(92), 시드층(94), 도전층(86)의 사양들로서 참조될 수 있다.
다음, 도 197을 참조로, 포토레지스트층(294)은 이를 테면 유기 화학 용액을 이용하여 제거된다. 다음, 도전층(86) 아래에 있지 않은 시드층(94)은 습식 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 다음, 도전층(86) 아래에 있지 않은 접착/배리어 층(92)은 습식 에칭 프로세스 또는 건식 에칭 프로세스를 이용함으로써 제거된다. 따라서, 유전체층(88) 위 그리고 스루 비아들(164v) 위의 층들(92, 94, 86)은 유전체층(88) 위 그리고 스루 비아들(164v) 위에, 금속 상호접속부들(2a, 2b)을 포함하는 다수의 금속 상호접속부들(2)을 구성한다. 유전체층(88) 위의 금속 상호접속부들(2)의 시드층(94) 및 접착/배리어 층(92)은 유전체층(88) 위에 있는 금속 상호접속부들(2)의 도전층(86)의 임의의 측벽(2w)에 있는 것이 아니라 유전체층(88) 위의 금속 상호접속부들(2)의 도전층(86)의 바닥부 아래에 있다. 유전체층(88) 위에 있는 금속 상호접속부들(2)의 도전층(86)의 임의의 측벽들(2w)은 층들(92, 94)에 의해 커버되지 않는다. 스루 비아들(164v) 내의 층들(92, 94, 86)은 각각, 도 195에 도시된 것처럼 스루 비아들(164a, 164b, 164c, 164d, 164e) 내에 금속 플러그들(또는 금속 비아들)(6a, 6b, 6c, 6d, 6e)을 포함하는, 스루 비아들(164v) 내의 다수의 금속 플러그들(또는 금속 비아들)(6p)을 구성한다. 금속 플러그(6a)는 더미 기판(165) 내에 형성되며, 금속 플러그들(6b, 6c)은 칩들(72) 중 좌측 칩 내에 형성되며, 금속 플러그들(6d, 6e)은 칩들(72) 중 중심 칩 내에 형성된다. 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 형성된 금속 플러그들(6p)은 칩들(72) 내의 반도체 디바이스들(102) 및 금속 상호접속부들(2)을 결합하며 금속 상호접속부들(1, 2)을 결합한다.
칩들(72) 내의 금속 플러그들(6p) 각각은 칩들(72) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(72) 중 좌측 칩 내의 금속 플러그들(6b, 6c)은 칩들(72) 중 좌측 칩 내의 절연 링들(500a)을 통과하며 칩들(72)의 중심 칩 내의 금속 플러그들(6d, 6e)은 칩들(72)의 중심 칩 내의 절연 링들(500a)을 통과한다. 특정하게, 금속 플러그들(6b, 6c) 각각은 칩들(72)의 좌측 칩의 반도체 기판(96)을 통과하며 칩들(72) 중 좌측 칩 내의 절연 링들(500a) 중 하나에 의해 둘러싸이며, 금속 플러그들(6d, 6e) 각각은 칩들(72) 중 중심 칩의 반도체 기판(96)을 통과하며 칩들(72)의 중심 칩 내의 절연 링들(500a) 중 하나에 의해 둘러싸인다. 칩들(72) 중 좌측 칩의 반도체 기판(96)은 금속 플러그(6b)를 둘러싸는 절연 링(500a)의 내부 표면 상의 부분을 가지며, 칩들(72) 중 중심 칩의 반도체 기판(96)은 금속 플러그(6d)를 둘러싸는 절연 링(500a)의 내부 표면 상의 부분을 갖는다. 금속 플러그(6c)를 둘러싸는 절연 링(500a)은 금속 플러그(6c)의 측벽에 있으며, 금속 플러그(6c)와 접촉하며, 금속 플러그(6e)를 둘러싸는 절연 링(500a)은 금속 플러그(6e)의 측벽에 있으며 금속 플러그(6e)와 접촉한다. 도 197에 도시된 금속 플러그들(6p)(금속 플러그들(6a- 6e) 포함) 및 금속 상호접속부(2)(금속 상호접속부들(2a, 2b) 포함)에 대한 보다 상세한 설명에 대해서는 도 96의 예시도를 참조해라.
대안적으로, 엘리먼트(72)는 칩을 표시할 뿐만 아니라 웨이퍼를 표시할 수 있다. 엘리먼트(72)가 웨이퍼인 경우, 엘리먼트(68)는 또 다른 웨이퍼일 수 있다. 엘리먼트(72)가 웨이퍼인 경우, 엘리먼트(68)는 또 다른 웨이퍼일 수 있다. 이로써, 발명에 예시되는 프로세스는 웨이퍼-대-웨이퍼 본딩에 이용될 수 있다.
다음, 도 198을 참조로, 절연 또는 유전체 링(120)은 금속 상호접속부들(2)의 도전층(86) 상에, 유전체층(88) 상에, 그리고 금속 상호접속부들(2) 사이의 갭들 내에 형성된다. 예를 들어, 절연 또는 유전체 층(120)은, 금속 상호접속부들(2)의 도전층(86) 상의, 유전체층(88) 상의, 그리고 금속 상호접속부들(2) 사이의 갭들 내의, 폴리이미드, BCB(benzocyclobutene), 에폭시, PPO(poly-phenylene oxide), 또는 PBO(polybenzoxazole)의 층과 같은 폴리머층이거나 이를 포함할 수 있다. 도전층(86)의 폴리머층은 이를 테면,0.1 내지 50 마이크로미터, 바람직하게 1 내지 30 마이크로미터, 2 내지 20 마이크로미터, 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
대안적으로, 절연 또는 유전체 층(120)은, 금속 상호접속부들(2)의 도전층(86) 상의, 유전체층(88) 상의, 그리고 금속 상호접속부들(2) 사이의 갭들 내의, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물의 층과 같은 무기층이거나 또는 이를 포함할 수 있다. 도전층(86) 상의 무기층은 이를 테면 0.1 내지 10 마이크로미터, 바람직하게는 0.1 내지 1 마이크로미터, 0.2 내지 2 마이크로미터, 0.3 내지 3 마이크로미터 또는 0.5 내지 5 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 199를 참조로, 도 198에 도시된 것과 같은 절연 또는 유전체 층(120)은 하기의 단계들에 의해 형성될 수 있다. 먼저, 폴리이미드, BCB(benzocyclobutene), 에폭시, PPO(poly-phenylene oxide), 또는 PBO(polybenzoxazole)과 같은 층의 폴리머층(120a)이, 금속 상호접속부들(2)의 도전층(86) 상에, 유전체층(88) 상에, 그리고 금속 상호접속부들(2) 사이의 갭들 내에 형성된다. 다음, 폴리머층(120a)이, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스에 의해, 금속 상호접속부들(2)의 도전층(86)이 폴리머층(120a)에 의해 커버되지 않는 상부 표면(86u)을 가질 때까지 연삭 또는 연마된다. 따라서, 폴리머층(120a)은 유전체층(88) 상에 그리고 금속 상호접속부들(2) 사이의 갭들 내에 유지되며 이를 테면 1 마이크로미터를 초과하는, 예컨대 1 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 갖는다. 폴리머층(120a)의 연삭 또는 연마된 표면(120s)은 실질적으로 평탄하며 도전층(86)의 상부 표면(86u)과 실질적으로 공면일 수 있다. 다음, 이를 테면, 0.1 내지 3 마이크로미터, 0.2 내지 1.5 마이크로미터의 두께를 갖는, 예컨대 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물, 또는 실리콘 산탄화물의 층과 같은 무기층(120b)이, 도전층(86)의 상부 표면(86u) 상에 그리고 폴리머층(120a)의 연삭 또는 연마된 표면(120s) 상에 형성된다. 따라서, 도 198에 도시된 것과 같은 절연 또는 유전체 층(120)은 도 199에 도시된 것과 같은 폴리머층(120a) 및 무기층(120b)으로 구성될 수 있다.
도 200을 참조로, 절연 또는 유전체 층(120)을 형성한 후에, 도 54에 예시된 더미 기판(158)은 도 54에 예시된 층(140)을 사용하여 절연 또는 유전체 층(120)과 결합되며, 이는 도 54에 예시된 단계들로서 참조될 수 있다. 다음, 다수의 개구들(158a)이 더미 기판(158) 내에 형성되며 층(140)을 노출하며, 이는 도 55 및 도 56에 예시된 단계들로서 참조될 수 있다. 대안적으로, 더미 기판(158)이 층(140)을 사용하여 절연 또는 유전체 층(120)과 결합되기 이전에, 개구들(158a)은 더미 기판(158) 내에 형성되고 이를 통과할 수 있다. 다음, 각각이, 도 141l에 예시된 칩(118a 또는 118b)과 같은 다수의 칩들(118)이 층(140)과 결합되며 개구들(158a) 내에 그리고 층(120) 위에 장착되며, 이는 도 57에 예시된 단계들로서 참조될 수 있다. 개구들(158a) 내에 칩들(118)을 장착한 후에, 칩들(118)은 칩들(118)의 바닥부에서 활성측들을 그리고 칩들(118)의 상부들에서 후면들을 갖는다. 도 201은 더미 기판(158) 내의 개구들(158a) 내에 장착되는 칩들(118)을 도시하는 개략적 상부도의 예이며, 도 200은 도 201의 개략적 상부도에 도시된 라인 J-J을 따라 절단된 횡단면도이다.
도 200 및 도 201에 도시된 것처럼, 각각이 칩들(118) 중 하나와 더미 기판(158) 사이에 있는 다수의 갭들(4b)이 제공되며, 각각이 이웃하는 2개의 칩들(118) 사이에 있는 다수의 갭들(8b)(이들 중 하나가 도시됨)이 제공된다. 갭들(4b) 각각은, 이를 테면 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D7)을 가질 수 있다. 갭들(8b) 각각은, 이를 테면 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D8)을 가질 수 있다.
도 202는 도 200에 도시된 것과 같은 횡단면도를 갖는 구조를 형성하기 위한 또 다른 기술을 도시한다. 도 200은 도 202의 개략적 상부도에 도시된 라인 J-J을 따라 절단된 횡단면도이다. 도 200 및 도 202에 도시된 구조는, 이를 테면 하기의 단계들에 의해 형성될 수 있다. 도 198 또는 도 199에 예시된 구조를 형성한 후, 이를 테면 3 내지 100 마이크로미터, 바람직하게 5 내지 10 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 갖는 아교층(140)이, 스핀 코팅 프로세스, 라미네이팅 프로세스, 스프레잉 프로세스, 디스펜싱 프로세스, 또는 스크린 인쇄 프로세스와 같은 적절한 프로세스에 의해, 도 198 또는 도 199에 도시된 절연 또는 유전체 층(120) 상에 형성된다. 아교층(140)은, 이를 테면 3 내지 100 마이크로미터, 바람직하게는 5 내지 10 마이크로미터 또는 10 내지 30 마이크로미터의 두께를 갖는, 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole), PPO(poly-phenylene oxide), 또는 실록산의 층과 같은 폴리머층일 수 있다. 다음, 아교층(140)은 선택적으로 예비-경화 또는 베이킹될 수 있다. 다음, 각각이 도 141l에 예시된 칩(118a, 118b)과 같은 다수의 칩들(118) 및 다수의 개별 더미 기판들(158)이 아교층(140) 상에 배치된다. 이웃하는 2개의 칩들(118) 간의 갭이 500 또는 1,000 마이크로미터를 초과하듯 너무 큰 경우, 하나 이상의 개별 더미 기판들(158)이 갭 내에 배치될 수 있다. 대안적으로, 이웃하는 2개의 칩들(118) 간의 갭이 500 또는 1,000 마이크로미터 보다 작듯 충분히 작은 경우, 갭 내에 배치되는 어떠한 개별 더미 기판들(158)이 존재하지 않는다. 다음, 아교층(140)은, 아교층(140) 상에 기계적 또는 열적 압력과 함께 다시 섭씨 180도 내지 섭씨 350도의 온도에서 경화될 수 있다. 따라서, 칩들(118) 및 개별 더미 기판들(158)은 아교층(140)을 사용하여 절연 또는 유전체 층(120)과 결합된다. 예를 들어, 개별 더미 기판들(158)은 개별 실리콘 바들, 개별 더미 칩들, 개별 더미 실리콘 다이들, 또는 폴리실리콘, 글래스, 실리콘 또는 세라믹의 개별 기판들일 수 있다.
대안적으로, 도 200 및 도 202를 참조로, 아교층(140)은 도 198 또는 도 199에 도시된 절연 또는 유전체 층(120) 상에 형성되는 실리콘-산화물층으로 대체될 수 있다. 이 경우, 칩들(118)과 층(120)의 결합 그리고 개별 더미 기판들(158)과 층(120)의 결합은, 이를 테면 각각의 칩(118)의 활성측에서 또 다른 실리콘-산화물층을 실리콘-산화물층(140)과 본딩함으로써 그리고 개별 더미 기판들(158) 각각의 또 다른 실리콘-산화물층을 실리콘-산화물층(140)과 본딩함으로써 수행될 수 있다. 각각의 칩(118)의 패시베이션층(21)의 실리콘-산화물층은 실리콘-산화물층(140)과 접촉하며, 개별 더미 기판들(158) 각각의 실리콘-산화물층은 실리콘-산화물층(140)과 접촉한다. 따라서, 칩들(118)과 개별 더미 기판들(158)은 이러한 실리콘-산화물층들을 이용하여 절연 또는 유전체 층(120)과 결합될 수 있다.
도 200 및 도 202에 도시된 것처럼, 각각이 칩들(118) 중 하나 그리고 개별 더미 기판들(158) 중 하나 사이에 있는 다수의 갭들(4b) 그리고 각각이 이웃하는 2개의 칩들(118) 사이에 있는 다수의 갭들(8b)(이들 중 하나가 도시됨)이 제공된다. 갭들(4b) 각각은, 이를 테면 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D7)을 가질 수 있다. 갭들(8b) 각각은, 500 마이크로미터 보다 작은, 예컨대 1 내지 200 마이크로미터, 1 내지 50 마이크로미터, 또는 1 내지 10 마이크로미터, 바람직하게는 1 내지 5 마이크로미터의 횡방향 거리 또는 간격(D8)을 가질 수 있다. 일 실시예에서, 개별 더미 기판들(158)이 절연 또는 유전체 층(120)과 결합되기 이전에 각각의 개별 더미 기판(158)의 상부 또는 바닥부 표면상에 그리고 각각의 개별 더미 기판(158) 내에서 수행되는 어떠한 회로들도 제공되지 않는다. 도 203을 참조로, 도 200 및 도 201 또는 도 200 및 도 202에 예시된 단계들 이후, 캡슐화/갭 충진 물질(138)이 각각의 칩(118)의 반도체 기판(124)의 후면 상에, 더미 기판(들)(158) 상에, 그리고 갭들(4b, 8b) 내에 형성된다. 다음, 캡슐화/갭 충진 물질(138), 각각의 칩(118)의 반도체 기판(124)의 후면, 그리고 더미 기판(들)(158)은, 칩들(118) 내의 절연 링들(500a) 모두가 노출된 바닥부 표면들(500u)을 가질 때까지, 적절한 프로세스, 예컨대 기계적 연삭 프로세스, 기계적 연마 프로세스, 화화적-기계적 연마(CMP) 프로세스 또는 기계적 연삭 및 화학적-기계적 연마를 포함하는 프로세스에 의해 연마 또는 연삭되며, 상기 노출된 바닥부 표면들(500u) 위에는 반도체 기판들(124)의 어떠한 부분들도 제공되지 않는다.
도 203에 예시된 것처럼 캡슐화/갭 충진 물질(138)을 형성하고 캡슐화/갭 충진 물질(138), 각각의 칩(118)의 반도체 기판(124)의 후면, 그리고 더미 기판(들)(158)을 연삭 또는 연마하는 단계들은, 도 143-146에 예시된 것처럼 캡슐화/갭 충진 물질(64)을 형성하고 캡슐화/갭 충진 물질(64), 각각의 칩(68)의 반도체 기판(58)의 후면, 그리고 더미 기판(들)(62)을 연삭 또는 연마하는 단계들로서 참조될 수 있다. 캡슐화/갭 충진 물질(138)은 폴리실리콘, 실리콘 산화물, 또는 폴리머일 수 있다.
따라서, 칩들(118) 각각의 반도체 기판(124)은 이를 테면, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T15)로 얇아질 수 있다. 각각의 칩들(118)과 관련하여, 연삭 또는 연마 프로세스 이후에, 절연 링들(500a) 및 반도체 기판(124)은 동일한 두께(T15)를 가질 수 있다. 바람직하게, 연삭 또는 연마 프로세스 이후, 각각의 칩들(118)은, 이를 테면 3 내지 105 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
연삭 또는 연마 프로세스 이후, 더미 기판(들)(158)은 이를 테면 3 내지 100 마이크로미터, 바람직하게 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T16)로 얇아질 수 있고, 갭들(4b, 8b)에 남아있는 캡슐화/갭 충진 물질(138)은 이를 테면 3 내지 100 마이크로미터, 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T17)를 가질 수 있다. 각각의 칩(118)의 후면에서, 반도체 기판(124)의 연삭된 또는 연마된 표면(124s), 그리고 더미 기판(들)(158)의 연삭된 또는 연마된 표면(들)(158s)은 실질적으로 평탄할 수 있으며 캡슐화/갭 충진 물질(138)에 의해 커버되지 않는다. 연삭된 또는 연마된 표면(들)(158s)은 칩들(118)의 연삭된 또는 연마된 표면들(124s)과, 캡슐화/갭 충진 물질(138) 갭들(4b, 8b) 내의 캡슐화/갭 충진 물질(138)의 연삭된 또는 연마된 표면들(138s)과, 그리고 칩들(118) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500u)과 실질적으로 공면일 수 있다. 각각의 칩(118)에서, 반도체 기판(124)의 연삭된 또는 연마된 표면(124s) 그리고 얕은 트렌치 절연부(500b)의 바닥부 사이의 수직 거리(D16)는 예컨대 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터와 같이, 0.1 마이크로미터를 초과할 수 있다.
다음, 도 204를 참조로, 이를 테면 0.1 내지 100 마이크로미터, 바람직하게는 0.2 내지 1.5 마이크로미터, 1 내지 5 마이크로미터, 5 내지 10 마이크로미터, 또는 1 내지 20 마이크로미터의 두께를 갖는 유전체층(139)이 각각의 칩(118)의 반도체 기판(124)의 표면(124s) 상에, 더미 기판(들)(158)의 표면(들)(158s) 상에, 칩들(118) 내의 절연 링들(500a)의 노출된 바닥부 표면들(500u) 상에, 그리고 캡슐화/갭 충진 물질(138)의 표면(138) 상에 형성된다. 다음, 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f)을 포함하는 다수의 스루 비아들(156v)은 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 형성될 수 있으며, 금속 상호접속부들(2)의 도전층(86)을 노출하고 칩들(118)의 층들(17, 19)을 노출한다. 도 204에 예시된 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 스루 비아들(156v)을 형성하는 단계들은, 도 65에 도시된 것과 같은 칩들(118) 내에 그리고 더미 기판(들)(156v) 내에 스루 비아들(156v)을 형성하는 단계로서 참조될 수 있지만, 실시예에서, 칩들(118) 내에 스루 비아들(156v)을 형성하는 것은 칩들(118) 내의 절연 링들(500a)에 의해 둘러싸는 반도체 기판들(124)을 통한 에칭을 포함한다. 도 204에 도시된 스루 비아들(156v)(비아들(156a-156f) 포함), 스루 비아들(156v)을 둘러싸는 절연 링들(500a), 그리고 지지체(803)의 사양은, 각각 도 173-177에 예시된 스루 비아들(156v)(비아들(156a-156f) 포함), 스루 비아들(156v)을 둘러싸는 절연 링들(500a), 그리고 지지체(803)의 사양으로서 참조될 수 있다.
예를 들어, 도 204에 도시된 유전체층(139)은, 적절한 프로세스, 예컨대 화학적 기상 증착(CVD) 프로세스 또는 플라즈마-강화 화학적 기상 증착(PECVD) 프로세스에 의해 형성된 무기층일 수 있다. 무기층은, 표면들(124s, 158s, 500u, 138s) 상의, 실리콘 산화물(예컨대 SiO2), 실리콘 질화물(예컨대, Si3N4), 실리콘 탄소 질화물(예컨대, SiCN), 실리콘 산질화물(예컨대, SiON), 또는 실리콘 산탄화물(예컨대, SiOC)의 층일이거나 또는 이를 포함할 수 있다. 무기층은, 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터 또는 0.5 내지 2 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 204에 도시된 유전체층(139)은, 표면들(124s, 158s, 500u, 138s) 상에, 3 내지 100 마이크로미터, 바람직하게는 5 내지 30 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는, 예컨대 폴리이미드, 에폭시, BCB(benzocyclobutane), PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)의 층과 같은 폴리머층일 수 있다.
대안적으로, 도 204에 도시된 유전체층(139)은 무기층 및 무기층 상의 폴리머층으로 구성될 수 있다. 무기층은, 화학적 기상 증착(CVD) 프로세스와 같은 적절한 프로세스를 이용하여 표면들(124s, 158s, 500u, 138s) 상에 형성될 수 있다. 무기층은, 표면들(124s, 158s, 500u, 138s) 상의, 실리콘 산화물(예컨대 SiO2), 실리콘 질화물(예컨대, Si3N4), 실리콘 탄소 질화물(예컨대, SiCN), 실리콘 산질화물(예컨대, SiON), 또는 실리콘 산탄화물(예컨대, SiOC)의 층일이거나 또는 이를 포함할 수 있다. 무기층은, 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터 또는 0.5 내지 2 마이크로미터의 두께를 가질 수 있다. 폴리머층은, 무기층 상에, 3 내지 100 마이크로미터, 바람직하게는 5 내지 30 마이크로미터 또는 10 내지 50 마이크로미터의 두께를 갖는 폴리이미드, BCB(benzocyclobutane), 에폭시, PBO(polybenzoxazole), 또는 PPO(poly-phenylene oxide)의 층일 수 있다.
다음, 도 205를 참조로, 1 마이크로미터, 1 나노미터 내지 0.5 마이크로미터, 바람직하게는 0.1 내지 0.2 마이크로미터와 같이 1 마이크로미터 보다 작은 두께를 갖는 접착/배리어 층(125a)은, 스루 비아들(156v)에 의해 노출된 층들(17, 19, 86) 상에, 스루 비아들(156v)의 측벽들 상에, 유전체층(139) 상에, 그리고 지지체(803) 상에 있는 상호접속부 또는 금속 트레이스(75a) 상에 형성된다. 접착/배리어 층(125a)은, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적-기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스, 예컨대 원자층 증착(ALD)에 의해 형성될 수 있다. 다음, 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터와 같이 1 마이크로미터 보다 작은 두께를 갖는 시드층(125b)은, 접착/배리어 층(125a) 상에 그리고 스루 비아들(156v) 내에, 물리적 기상 증착(PVD) 프로세스, 예컨대 스퍼터링 프로세스 또는 증발 프로세스에 의해, 화학적-기상 증착(CVD) 프로세스에 의해, 또는 다른 박막 증착 프로세스들, 예컨대 원자층 증착(ALD)에 의해 형성된다. 다음, 포토레지스트층(394)은 이를 테면, 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스를 이용함으로써 시드층(125b) 상에 형성된다. 다음, 광 노출 프로세스 및 현상 프로세스는 포토레지스트(394) 내에, 시드층(125b)의 다수의 영역들을 노출하는 다수의 개구들(394a)을 형성하도록 노출될 수 있다. 패터닝된 포토레지스트층(394)은 1 내지 30 마이크로미터, 바람직하게는 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음, 1 마이크로미터를 초과하는, 예컨대 1 내지 20 마이크로미터, 바람직하게는 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터와 같이 1 마이크로미터를 초과하는 두께를 갖는 도전층(125c)은, 전기도금 프로세스와 같은 적절한 프로세스를 이용함으로써, 시드층(125c)의 층(394) 내의 개구들(394a)에 의해 노출된 영역들 상에 형성된다. 도 205에 도시된 접착/배리어 층(125a), 시드층(125b), 및 도전층(125c)의 사양들은, 각각 도 100에 예시된 것처럼 접착/배리어 층(125a), 시드층(125b), 및 도전층(125c)의 사양들로서 참조될 수 있다.
다음, 도 206을 참조로, 포토레지스트층(394)은 이를 테면, 유기 화학 용액(organic chemical solution)을 이용하여 제거된다. 다음, 도전층(125c) 아래에 있지 않은 시드층(125b)은 습식 에칭 프로세스 또는 건식 에칭 프로세스를 이용하여 제거된다. 다음, 도전층(125c) 아래에 있지 않은 접착/배리어 층(125a)이 습식 에칭 프로세스 또는 건식 에칭 프로세스를 이용함으로써 제거된다. 따라서, 유전체층(139) 위 그리고 스루 비아들(156v) 위의 층들(125a, 125b, 125c)은 유전체층(139) 위 그리고 스루 비아들(156v) 위에 금속 상호접속부들(3a, 3b, 3c)을 포함하는 다수의 금속 상호접속부들(3)을 구성한다. 유전체층(139) 위의 금속 상호접속부들(3)의 접착/배리어 층(125a) 및 시드층(125b)은 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 임의의 측벽(3w)에 있는 것이 아니라, 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 바닥부 아래에 존재한다. 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 측벽(3w)은 층들(125a, 125b)에 의해 커버되지 않는다. 스루 비아들(156v) 내의 층들(125a, 125b, 125c)은, 각각 도 204에 도시된 것처럼 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f) 내의 금속 플러그들(또는 금속 비아들)(7a, 7b, 7c, 7d, 7e, 7f)을 포함하는, 스루 비아들(156v) 내의 다수의 금속 플러그들(or 금속 비아들)(7p)을 구성한다. 금속 플러그(7a)는 더미 기판(158) 내에 형성되며, 금속 플러그들(7b, 7c, 7d)는 칩들(118) 중 좌측 칩 내에 형성되며, 금속 플러그들(7e, 7f)은 칩들(118) 중 중심 칩 내에 형성된다. 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 형성된 이러한 금속 플러그들(7p)은 칩들(118) 내의 금속 상호접속부들(3) 및 반도체 디바이스(13)에 그리고 금속 상호접속부들(2, 3)에 접속된다. 상호접속부층(17) 내의, 지지체(803) 상의 지지체(803) 및 상호접속부 또는 금속 트레이스(75a)는 수평 레벨 보다 낮은 2개의 부분들 사이에 있을 수 있으며, 수평 레벨에, 금속 플러그(7e)의 상호접속부층(17)의 상부 표면이 위치된다.
칩들(118) 내의 금속 플러그들(7p) 각각은 칩들(118) 내의 절연 링들(500a) 중 하나를 통과한다. 예를 들어, 칩들(118) 중 좌측 칩 내의 금속 플러그들(7b, 7c, 7d)은 칩들(118) 중 좌측 칩 내의 절연 링들(500a)을 통과하며, 칩들(118) 중 중심 칩 내의 금속 플러그들(7e, 7f)은 칩들(118) 중 중심 칩 내의 절연 링들(500a)을 통과한다. 특별히, 금속 플러그들(7b, 7c, 7d) 각각은 칩들(118) 중 좌측 칩의 반도체 기판(124)을 통과하며 칩들(118) 중 좌측 칩 내의 절연 링들(500a)을 통과하며, 칩들(118) 중 좌측 칩 내의 절연 링들(500a) 중 하나에 의해 둘러싸이며, 각각의 금속 플러그들(7e, 7f)은 칩들(118) 중 중심 칩의 반도체 기판(124)을 통과하며 칩들(118) 중 중심 칩 내의 절연 링들(500a) 중 하나에 의해 둘러싸인다. 칩들(118) 중 좌측 칩의 반도체 기판(124)은 금속 플러그들(7c, 7d)를 둘러싸는 절연 링들(500a)의 내부 표면들 상의 부분들을 가지며, 칩들(118) 중 중심 칩의 반도체 기판(124)은 금속 플러그들(7e, 7f)를 둘러싸는 절연 링들(500a)의 내부 표면들 상의 부분들을 갖는다. 금속 플러그(7b)를 둘러싸는 절연 링(500a)은 금속 플러그(7b)의 측벽에 있으며 금속 플러그(7b)를 접촉한다. 금속 플러그(7d)를 둘러싸는 절연 링(500a)은 금속 플러그(7d)의 측벽에 있으며 이와 접촉하는 부분들을 갖는다. 금속 플러그(7f)를 둘러싸는 절연 링(500a)은 금속 플러그(7f)의 측벽들에 있으며 이와 접촉하는 부분들을 갖는다. 도 206에 도시된 금속 플러그들(7p)(금속 플러그들(7a-7f) 포함) 및 금속 상호접속부들(3)(금속 상호접속부들(3, 3b, 3c) 포함)에 대한 보다 상세한 설명은 도 101의 예시도를 참조해라.
대안적으로, 엘리먼트(118)는 칩을 표시할 수 있을 뿐만 아니라, 또한 웨이퍼를 표시할 수 있다. 엘리먼트(118)가 웨이퍼일 때, 엘리먼트(72)는 또 다른 웨이퍼일 수 있다. 이로써, 발명에 예시되는 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 207을 참조로, 도 206에 예시된 구조를 형성한 후에, 하기의 단계들은 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139) 상에, 그리고 금속 상호접속부들(3) 사이의 갭들 내에 절연 또는 유전체 층(122)을 형성하기 위해, 절연 또는 유전체 층(122) 상에 폴리머층(136)을 형성하기 위해 그리고 폴리머층(136) 내에 절연 또는 유전체 층(122)의 다수의 영역들을 노출하는 다수의 개구들(136a)을 형성하기 위해, 도 102에 예시된 것처럼 차후 수행될 수 있다. 다음, 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구들(136a) 아래에 그리고 절연 또는 유전체 층(122) 내의 다수의 개구들 바닥부들에서, 폴리머층(136) 상에 그리고 다수의 콘택 포인트들 상에 UBM(under bump metallurgic)층(66)을 형성하는 것 그리고 UBM층(666) 상에 다수의 솔더 범프들 또는 볼들(126)을 형성하는 것은 도 78-81에 예시된 단계들로서 참조될 수 있다. 다음, 싱귤레이션 프로세스는, 이를 테면 기계적 쏘잉 또는 레이저 절단을 이용함으로써 캐리어(11), 더미 기판들(62, 165, 158), 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고, 시스템-인 패키지 또는 멀티칩 모듈들(555w, 555x)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행된다.
시스템-인 패키지 또는 멀티칩 모듈(555w)은, 솔더 범프들 또는 볼들(126)을 사용하여 마더 보드, 인쇄 회로 보드 (PCB), 볼-그리드-어레이 (BGA) 기판, 금속 기판, 글래스 기판, 또는 세라믹 기판과 같은 캐리어에 접속되며 이와 본딩된다. 예를 들어, 도 208을 참조로, 시스템-인 패키지 또는 멀티칩 모듈(555w)은 이를 테면, 캐리어(176)의 상부측 상에서 수행되는, 솔더 또는 금 층과 솔더 범프들 또는 볼들(126)을 결합하는 플립 칩 기술을 이용하여, 도 83에 예시된 캐리어(176)의 상부측과 본딩된다. 다음, 도 83에 예시된 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(555w)의 폴리머층(136)과 캐리어(176)의 상부측 사이에 형성되며 솔더 범프들 또는 볼들(126)을 둘러싼다. 다음, 도 83에 예시된 솔더 볼들(178)은 캐리어(176)의 바닥부측 상에 형성된다.
도 209는 하기의 단계들에 의해 형성될 수 있는, 본 개시물의 또 다른 실시예에 따른 또 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시한다. 도 206에 예시된 구조를 형성한 후에, 금속 상호접속부들(3) 사이의 갭들 내에, 유전체층(139) 상에, 그리고 금속 상호접속부들(3)의 도전층(125c) 상에 절연 또는 유전체 층(122)을 형성하기 위해, 절연 또는 유전체 층(122) 상에 폴리머층(136)을 형성하기 위해, 그리고 폴리머층(136) 내에 절연 또는 유전체 층(122)을 노출하는 다수의 개구들(136a)을 형성하기 위해, 차후 도 102에 예시된 것처럼 하기 단계들이 수행된다. 다음, 도 78 및 도 79에 예시된 단계들을 차후 수행될 수 있다. 다음, 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구들(136a) 아래에 그리고 절연 또는 유전체 층(122) 내의 개구들의 바닥부들에서, 폴리머층(136) 상에 그리고 콘택 포인트들 상에 금속 범프들(668)을 형성하는 것은 도 84에 예시된 단계들로서 참조될 수 있다. 다음, 싱귤레이션 프로세스는, 이를 테면 기계적 쏘잉 또는 레이저 절단을 이용함으로써 캐리어(11), 더미 기판들(62, 165, 158), 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고, 시스템-인 패키지 또는 멀티칩 모듈(555y)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행된다. 시스템-인 패키지 또는 멀티칩 모듈(555y)에서, 상호접속부들(3) 각각은 금속 범프들(668)의 하나 이상과 결합될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(555y)은 금속 범프들(668)을 사용하여 마더 보드, 인쇄 회로 보드 (PCB), 볼-그리드-어레이 (BGA) 기판, 금속 기판, 글래스 기판, 또는 세라믹 기판과 같은 캐리어에 결합되고 이와 본딩될 수 있다. 예를 들어, 도 210을 참조로, 시스템-인 패키지 또는 멀티칩 모듈(555y)은, 이를 테면, 캐리어(176)의 상부측 상에서 수행되는, 솔더 또는 금 층과 금속 범프들(668)의 솔더 웨팅층(146)을 결합하는 플립 칩 기술을 사용하여, 도 83에 도시된 캐리어(176)의 상부측과 본딩된다. 캐리어(176)의 상부측에서 수행되는, 솔더 웨팅층(146) 및 솔더 또는 금 층의 결합 이후, 다수의 금속 결합부들(180)은 캐리어(176)의 상부측과 금속 범프들(668)의 배리어층(144) 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터의 두께를 갖는 Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Au 합금, 또는 Sn-Pb 합금의 층일 수 있다. 다음, 도 83에 예시된 언더 필(174)은 캐리어(176)의 상부측과 시스템-인 패키지 또는 멀티칩 모듈(555y)의 폴리머층(136) 사이에 형성되며 금속 범프들(668) 및 금속 결합부들(180)을 둘러싼다. 다음, 도 83에 예시된 솔더 볼들(178)은 캐리어(176)의 바닥부측 상에 형성될 수 있다.
대안적으로, 도 207-210에 도시된 것과 같은 절연 또는 유전체 층(122)은 생략될 수 있다. 이 경우, 폴리머층(136)은, 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139) 상에, 그리고 금속 상호접속부들(3) 사이의 갭들 사이에 형성되며, 금속 상호접속부들(3)의 도전층(135c)의 콘택 포인트들은 폴리머층(136) 내의 개구들(136a)의 단부들에 의해 상기 단부들에서 노출된다. 또한, 접착/배리어 층(134)은 금속 상호접속부들(3)의 도전층(135c)의, 폴리머층(136) 내의 개구들(136a)의 단부에 의해 상기 단부에서 노출되는 콘택 포인트들 상에 형성된다.
도 211은 이를 테면 하기의 단계들에 의해 형성될 수 있는, 와이어본딩된 와이어들(184)를 통해 도 83에 예시된 캐리어(176)에 결합된 시스템-인 패키지 또는 멀티칩 모듈(555z)을 포함하는 멀티칩 패키지(566e)을 도시한다. 도 206에 예시된 구조를 형성한 후, 금속 상호접속부들(3)의 도전층(125c) 상에, 유전체층(139) 상에, 그리고 금속 상호접속부들(3) 사이의 갭들 사이에 절연 또는 유전체 층(122)을 형성하기 위해, 금속 상호접속부들(3)의 도전층(125c)의, 층(122) 내의 다수의 개구들(122a)에 의해 노출되는, 다수의 영역들 상에 그리고 절연 또는 유전체 층(122) 상에 다수의 금속 상호접속부들 또는 트레이스들(300)을 형성하기 위해, 그리고 절연 또는 유전체 층(122) 상에 그리고 금속 상호접속부들 또는 트레이스들(300) 상에 폴리머층(136)을 형성하기 위해, 도 107에 예시된 것처럼 하기의 단계들이 차후 수행될 수 있다. 경화된 후에 폴리머층(136)은, 이를 테면 1 내지 20 마이크로미터, 바람직하게는 2 내지 15 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 폴리머층(136) 내의 다수의 개구들(136a)은 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출시킨다. 다음, 싱귤레이션 프로세스는, 이를 테면 기계적 쏘잉 또는 레이저 절단을 이용함으로써 캐리어(11), 더미 기판들(62, 165, 158), 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고, 시스템-인 패키지 또는 멀티칩 모듈(555z)과 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하도록 수행된다.
다음, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555z)은, 이를 테면 캐리어(176)의 상부측 상에 이를 테면 1 내지 20 마이크로미터 또는 20 내지 150 마이크로미터의 두께를 갖는 아교층(182)을 형성하고, 그 다음 아교층(182)을 사용하여 캐리어(11)의 상부측에 다수의 시스템-인 패키지 또는 멀티칩 모듈(555z)을 부착함으로써, 도 183에 의해 도시된 캐리어(176)와 결합될 수 있다. 아교층(182)은, 이를 테면 1 내지 20 마이크로미터 또는 20 내지 150 마이크로미터의 두께를 갖는, 폴리이미드, BCB(benzocyclobutene), 에폭시, PBO(polybenzoxazole), PPO(poly-phenylene oxide), 실록산, 또는 SU-8의 층과 같은 폴리머층일 수 있다. 다음, 금 와이어들, 구리 와이어들, 또는 알루미늄 와이어들과 같은 다수의 와이어들(184)은, 와이어본딩 프로세스에의해 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136) 내의 개구들(136a)에 의해 노출되는 콘택 포인트들 상에 그리고 캐리어(176)의 상부측 상에 와이어본딩될 수 있다. 따라서, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555z)의 금속 상호접속부들 또는 트레이스들(300)은, 와이어본딩된 와이어들(184)을 통해 캐리어(176)에 물리적으로 및 전기적으로 결합될 수 있다. 다음, 몰딩 화합물(186)은, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555z) 및 와이어본딩된 와이어들(184)을 캡슐화하며, 다수의 시스템-인 패키지 또는 멀티칩 모듈(555z) 상에, 와이어본딩된 와이어들(184) 상에 그리고 캐리어(176)의 상부측 상에, 몰딩 프로세스에 의해 형성될 수 있다. 몰딩 화합물(186)은 에폭시, 탄소 필러 또는 글래스 필러를 포함할 수 있으며, 글래스 필러 또는 탄소 필러는 에폭시내에 분포될 수 있다. 다음, 도 83에 예시된 솔러 볼들(178)은 캐리어(176)의 바닥부측 상에 형성될 수 있다. 이후, 싱귤레이션 프로세스는, 캐리어(176) 및 몰딩 화합물(186)을 절단하고 다수의 멀티칩 패키지(566e)를 싱귤레이션 처리하기 위해 수행될 수 있다. 멀티칩 패키지(566e)는 솔더 볼들(178)을 통해 캐리어, 마더 보드, 볼-그리드-어레이 (BGA) 기판, 인쇄 회로 보드, 금속 기판, 글래스 기판, 또는 세라믹 기판과 같은 캐리어에 결합될 수 있다.
대안적으로, 도 7-109에 도시된 칩들(68)은, 얕은 트렌치 절연부(STL)(345) 보다 두꺼운 절연 플러그들(789)을 추가로 포함하는 도 212l에 도시된 또 다른 형태의 칩들(68)로 교체될 수 있다. 도 212a-212l은 본 개시물의 실시예에 따른 또 다른 형태의 칩들(68)을 형성하기 위한 프로세스를 도시한다. 도 212a를 참조로, 절연층(301a)은 화학적 기상 증착(CVD) 프로세스와 같은 적절한 프로세스를 이용하여 웨이퍼(680a)의 반도체 기판(58) 상에 형성된다. 반도체 기판(58)은, 이를 테면 100 마이크로미터를 초과하는, 예컨대 100 내지 500 마이크로미터, 바람직하게는 150 내지 250 마이크로미터 또는 100 내지 300 마이크로미터의 두께를 갖는 실리콘-게르마늄(SiGe) 기판, 게르마늄-아세나이드(GaAs) 기판, 또는 실리콘 기판일 수 있다. 예를 들어, 절연층(301a) 반도체 기판(58)의 상부측 상에, 1 내지 20 나노미터, 바람직하게는 1 내지 10 나노미터의 두께를 갖는 패드 산화물일 수 있다. 반도체 기판(58)의 상부 표면 상에 절연층(301a)을 형성한 후, 패터닝된 포토레지스트층(306)이 절연층(301a) 상에 형성된다. 패터닝된 포토레지스트층(306) 내의 다수의 개구들(306a)은 절연층(301a)의 다수의 영역들을 노출시킨다.
다음으로, 도 212b를 참조하면, 다수의 개구들(307)이 개구들(306a) 아래의 절연층(301a)을 제거하고 개구들(306a) 아래의 반도체 기판(58)을 에칭함으로써 반도체 기판(58)에 형성되고, 이 개구들(307)은 반도체 기판(58)에 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터의 깊이(D17)를 갖는다. 각각의 개구들(307)은 예를 들어, 2 내지 100 마이크로미터, 2 내지 50 마이크로미터, 2 내지 20 마이크로미터, 2 내지 10 마이크로미터, 또는 2 내지 5 마이크로미터의 직경 또는 폭 (W10)을 가질 수도 있다.
다음으로, 도 212c를 참조하면, 패턴화된 포토레지스트층(306)은 화학 용액을 사용하여 제거된다. 다음으로, 도 212d를 참조하면, 예를 들어, 10 내지 250 나노미터, 및 바람직하게는 15 내지 150 나노미터의 두께(T27)를 갖는 절연층(567)이, 화학적 기상 증착(CVD) 프로세스와 같은 적절한 프로세스를 사용하여 절연층(301a) 상에, 그리고 개구들(307)의 측벽들과 바닥부들 상에 형성되며, 이후, 절연층(456)이, 화학적 기상 증착(CVD) 프로스세와 같은 적절한 프로세스를 사용하여 절연층(567) 상에, 그리고 개구들(307) 내에 형성된다.
제 1 대안에서, 절연층(567)은, 화학적 기상 증착(CVD)과 같은 적절한 프로세스를 사용하여 절연층(301a) 상에, 그리고 개구들(307)의 측벽들과 바닥부들 상에, 예를 들어 10 내지 250 나노미터, 및 바람직하게는 15 내지 150 나노미터의 두께를 갖는 실리콘 질화물 또는 실리콘 산질화물층을 증착함으로써 형성될 수도 있다. 절연층(456)은 화학적 기상 증착(CVD)과 같은 적절한 프로세스를 사용하여 개구들(307) 내에 그리고 실리콘 질화물 또는 실리콘 산질화물 상에 폴리실리콘 또는 실리콘 산화물층을 증착함으로써 형성될 수 있다.
제 2 대안에서, 절연층(567)은, 화학적 기상 증착(CVD)과 같은 적절한 프로세스를 사용하여 절연층(301a) 상에, 그리고 개구들(307)의 측벽들과 바닥부들 상에, 예를 들어 1 내지 20 나노미터, 및 바람직하게는 1 내지 10 나노미터의 두께를 갖는 실리콘 산화물층을 증착하고, 화학적 기상 증착(CVD)과 같은 적절한 프로세스를 사용하여 실리콘 산화물층 상에 그리고 개구들(307)의 측벽들과 바닥부들에, 예를 들어 10 내지 230 나노미터, 및 바람직하게는 15 내지 140 나노미터의 두께를 갖는 실리콘 질화물 또는 실리콘 산질화물층을 증착함으로써 형성될 수도 있다. 절연층(456)은 화학적 기상 증착(CVD)과 같은 적절한 프로세스를 사용하여 개구들(307)에서 그리고 절연층(567)의 실리콘 질화물 또는 실리콘 산질화물 상에 폴리실리콘 또는 실리콘 산화물층을 증착함으로써 형성될 수 있다.
다음으로, 도 212e를 참조하면, 개구들(307) 외부측에 있는 절연층(567), 예를 들어 절연층(567)의 실리콘 질화물 또는 실리콘 산질화물층이 절연층(456)에 의해 커버되지 않는 상부 표면(567a)을 가질 때까지, 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적에칭을 포함하는 프로세스에 의해, 절연층(456)이 연삭 또는 연마된다.
다음으로 도 212f를 참조하면, 패턴화된 포토레지스트층(302)은 절연층(567)의 상부 표면(567a) 상에 그리고 절연층(456) 상에 형성된다. 패턴화된 포트레지스트층(302) 내의 다수의 개구들(302a)이 절연층(567)의 상부 표면(567a)의 다수의 영역에 노출된다.
다음으로, 도 212g를 참조하면, 다수의 얕은 트렌치들(303)이 개구들(302a) 아래의 절연층(567)을 제거하고 개구들(302a) 아래의 절연층(301a)을 제거하고, 개구들(302a) 아래의 반도체 기판(58)을에칭함으로써 반도체 기판(58)에 형성되고, 이 얕은 트렌치들(303)은 반도체 기판(58)에 예를 들어, 0.1 내지 0.5 마이크로미터 및 바람직하게는 0.15 내지 0.4 마이크로미터의 깊이(D10)를 갖는다. 얕은 트렌치들(303)은 얕은 트렌치 절연부(STI)를 수용하기 위해서 이용된다.
다음으로, 도 212h를 참조하면, 패턴화된 포토레지스트층(302)은 화학 용액을 사용하여 제거된다. 다음으로, 도 212i를 참조하면, 무기 물질(345)이 화학적 기상 증착(CVD) 프로세스와 같은 적절한 프로세스를 사용함으로써 절연층(567)의 상부 표면(567a) 상에, 절연층(456) 상에, 그리고 얕은 트렌치들(303) 내에 형성된다. 무기 물질(345)은 실리콘 산화물을 포함할 수도 있고 또는 실리콘 산화물일 수 있다.
다음으로, 도 212j를 참조하면, 얕은 트렌치들(303) 외부측 무기 물질(345)은 화학적-기계적 연마(CMP) 프로세스와 같은 적절한 프로세스에 의해 제거되고, 이후, 개구들(307) 외부측 절연층(567)은 화학 용액을 사용하여에칭되고, 그리고 이후 절연층(301a) 모두가 화학 용액을 사용하여에칭된다. 따라서, 절연층들(456, 567)은 소위 절연 플러그들(789)로서 개구들(307)에 유지되고, 무기 물질(345)은 소위 얕은 트렌치 절연부(STI)로서 얕은 트렌치들(303)에 유지된다. 절연 플러그들(789)의 절연층(567)은 절연 플러그들(789)의 절연층(456)의 측벽들과 바닥부 상에 있으며, 절연층(456)의 측벽들과 바닥부는 절연층(567)에 의해 커버된다. 예를 들어, 절연 플러그들(789)의 절연층(567)은, 절연 플러그들(789)의 절연층(456)의 측벽들 및 바닥부 상에, 예를 들어, 10 내지 250 나노미터, 및 바람직하게는 15 내지 150 나노미터의 두께를 갖는 실리콘 질화물 또는 실리콘 산질화물층일 수 있다. 대안적으로, 절연 플러그들(789)의 절연층(567)은 절연 플러그들(789)의 절연층(456)의 측벽들과 바닥부 내에 예를 들어, 1 내지 20 나노미터, 및 바람직하게는 1 내지 10 나노미터의 두께를 갖는 실리콘 산화물층, 및 실리콘 산화물층과 절연층(456) 사이 그리고 절연층(456)의 측벽들 및 바닥부 상에 예를 들어, 10 내지 230 나노미터, 및 바람직하게는 15 내지 140 나노미터의 두께를 갖는 실리콘 질화물 또는 실리콘 산질화물로 구성되거나 이들의 층일 수 있다. 절연 플러그들(789)은 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터의 깊이(D17)와 2 내지 100 마이크로미터, 2 내지 50 마이크로미터, 2 내지 20 마이크로미터, 2 내지 10 마이크로미터, 또는 2 내지 5 마이크로미터의 직경 또는 폭(W10)을 가질 수도 있다. 얕은 트렌치 절연부(STI)(345)는 실리콘 산화물을 포함할 수도 있고 또는 실리콘 산화물일 수도 있으며, 그리고 반도체 기판(58) 내에 예를 들어, 0.1 내지 0.5 마이크로미터, 및 바람직하게는 0.15 내지 0.4 마이크로미터의 깊이(D10)를 갖는 얕은 트렌치들(303)에 존재한다. 절연 플러그들(789) 중 하나의 바닥부와 얕은 트렌치 절연부(345)의 바닥부 사이의 수직 거리(D18)는, 예를 들어, 0.1 마이크로미터 초과, 즉 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터일 수 있다.
다음으로, 도 212k를 참조하면, 다수의 반도체 디바이스(36)가 반도체 기판(58) 내에 및/또는 반도체 기판(58) 상에 형성될 수 있고, 이후 다수의 유전체층들(42, 44, 46, 48), 다수의 비아 플러그들(26a, 34a), 상호접속부층(34), 패턴화된 금속층(26) 및 패시베이션층(24)이 반도체 기판(58)의 상부 표면 위에 형성될 수 있다.
다음으로, 도 212l을 참조하면, 싱귤레이션(singulation) 프로세스가 실행되어 반도체 기판(58)과 웨이퍼(680a)의 층들(24, 42, 44, 46, 48)을 절단하고, 다수의 칩(68)(이들 중 하나가 도시됨)을 싱귤레이션 처리(singularize)할 수 있다. 칩들(68) 각각은 이미 설명된 상호접속부들 또는 금속 트레이스들(35a, 35b, 35c, 35d)을 포함한다. 도 7에서 칩들(68)의 엘리먼트를 도시하는 것과 동일한 도면부호로 도 212l에 나타낸 칩들(68)의 엘리먼트는 도 7에 나타낸 칩들(68)의 엘리먼트와 동일한 재료 및 사양을 갖는다. 도 212l에 도시된 칩들(68)은 도 7에 도시된 칩들(68)과 반대 구조이다.
대안적으로, 도 33 내지 도 109에 도시된 칩들(72) 각각은 얕은 트렌치 절연부(STI)(345) 보다 더 두꺼운 절연 플러그들(789)을 더 포함하는 도 212m에 도시된 다른 유형의 칩(72a 또는 72b)으로 대체될 수 있다. 도 212m은 본 개시물의 실시예에 따른 칩들(72a, 72b)의 횡단면도들을 도시한다. 도 33의 칩들(72)의 엘리먼트를 도시하는 것과 동일한 도면 부호로 나타낸 도 212m의 칩들(72a, 72b)의 엘리먼트는 도 33에 도시된 칩들(72)의 엘리먼트와 동일한 재료 및 사양을 갖는다. 도 212m에 도시된 칩들(72a, 72b)은 도 33에 도시된 칩들(72)과 반대 구조이다. 도 212m을 참조하면, 칩들(72a, 72b) 각각에는 반도체 기판(96), 절연 플러그들(789), 얕은 트렌치 절연부(STI)(345), 반도체 디바이스(102), 패시베이션층(74), 유전체층들(82, 108, 104, 100), 패턴화된 금속층(114), 상호접속부층(106) 및 비아 플러그들(106a, 114a)이 제공된다. 반도체 기판(96) 내의 개구들(307)에 절연 플러그들(789)을 형성하는 단계와 반도체 기판(96) 내의 얕은 트렌치들(303)에 얕은 트렌치 절연부(STI)(345)를 형성하는 단계는, 도 212a 내지 도 212l에 도시된 바와 같은 반도체 기판(58) 내의 개구들(307)에 절연 플러그들(789)을 형성하는 단계와 반도체 기판(58) 내의 얕은 트렌치들(303)에 얕은 트렌치 절연부(STI)(345)를 형성하는 단계로서 참조될 수 있다. 얕은 트렌치들(303), 개구들(307), 절연 플러그들(789) 및 얕은 트렌치 절연부(STI)(345)의 사양들은 도 212a 내지 도 212l에 각각 도시된 바와 같은 얕은 트렌치들(303), 개구들(307), 절연 플러그들(789) 및 얕은 트렌치 절연부(STI)(345)의 사양으로서 참조될 수 있다.
어느 하나의 경우에, 칩(72a)은 칩(72b)의 회로 설계들과 다른 회로 설계들을 가질 수도 있다. 또한, 다른 경우, 칩(72a)은 칩(72b)의 회로 설계들과 동일한 회로 설계들을 가질 수도 있다. 대안적으로, 칩(72a)은 칩(72b)의 영역(상부 표면) 또는 크기와 다른 영역(상부 표면) 또는 크기를 가질 수도 있다. 또한, 다른 경우, 칩(72a)은 칩(72b)의 영역(상부 표면) 또는 크기와 같은 영역(상부 표면) 또는 크기를 가질 수도 있다.
대안적으로, 도 57 내지 도 109에 도시된 칩들(118) 각각은, 얕은 트렌치 절연부(STI)(345)보다 두꺼운 절연 플러그들(789)을 더 포함하는 도 212n에 도시된 다른 유형의 칩(118a 또는 118b)으로 대체될 수 있다. 도 212n은 본 개시물의 실시예에 따른 칩들(118a, 118b)을 도시한다. 도 57의 칩들(118)의 엘리먼트를 나타내는 것과 동일한 도면 부호로 나타낸 도 212n의 칩들(118a, 118b)의 엘리먼트는 도 57에 도시된 칩들(118)의 엘리먼트와 동일한 재료 및 사양을 갖는다. 도 212n에 도시된 칩들(118a, 118b)은 도 57에 도시된 칩들(118)과 반대 구조이다. 도 212n을 참조하면, 칩들(118a, 118b) 각각에는 반도체 기판(124), 절연 플러그들(789), 얕은 트렌치 절연부(STI)(345), 반도체 디바이스(13), 패시베이션층(21), 유전체층들(78, 28, 38, 40), 패턴화된 금속층(19), 상호접속부층(17), 및 비아 플러그들(17a, 19a)이 제공된다. 반도체 기판(124) 내의 개구들(307)에 절연 플러그들(789)을 형성하는 단계와 반도체 기판(124) 내의 얕은 트렌치들(303)에 얕은 트렌치 절연부(STI)(345)를 형성하는 단계는, 도 212a 내지 도 212l에 도시된 바와 같은 반도체 기판(58) 내의 개구들(307)에 절연 플러그들(789)을 형성하는 단계와 반도체 기판(58) 내의 얕은 트렌치들(303)에 얕은 트렌치 절연부(STI)(345)를 형성하는 단계로서 참조될 수 있다. 얕은 트렌치들(303), 개구들(307), 절연 플러그들(789) 및 얕은 트렌치 절연부(STI)(345)의 사양들은 도 212a 내지 도 212l에 각각 도시된 바와 같은 얕은 트렌치들(303), 개구들(307), 절연 플러그들(789) 및 얕은 트렌치 절연부(STI)(345)의 사양으로서 참조될 수 있다.
어느 하나의 경우에, 칩(118a)은 칩(118b)의 회로 설계들과 다른 회로 설계들을 가질 수도 있다. 또한, 다른 경우, 칩(118a)은 칩(118b)의 회로 설계들과 동일한 회로 설계들을 가질 수도 있다. 대안적으로, 칩(118a)은 칩(118b)의 영역(상부 표면) 또는 크기와 다른 영역(상부 표면) 또는 크기를 가질 수도 있다. 또한, 다른 경우에, 칩(118a)은 칩(118b)의 영역(상부 표면) 또는 크기와 같은 영역(상부 표면) 또는 크기를 가질 수도 있다.
도 213 내지 도 250은 본 개시물의 다른 실시예에 따른 시스템-인 패키지 또는 멀티칩 모듈을 형성하는 프로세스를 도시한다. 도 213을 참조하면, 도 212l에 도시된 다수의 칩들(68)과 이미 참조된 더미 기판(들)(62)이 도 1 내지 도 9에 도시된 단계에서와 같이 참조될 수 있는 층(22)을 사용하여 캐리어(11)에 결합된다.
다음으로, 도 214를 참조하면, 폴리실리콘, 실리콘 산화물 또는 폴리머와 같은 캡슐화/갭 충진 물질(64)이 각 칩(68)의 반도체 기판(58)의 후면 상에, 더미 기판(들)(62) 상에, 그리고 도 10에 도시된 단계에서와 같이 참조될 수 있는 갭들(4, 8) 내에 형성될 수 있다.
다음으로, 도 215를 참조하면, 캡슐화/갭 충진 물질(64), 각 칩(68)의 반도체 기판(58)의 후면 및 더미 기판(들)(62)이 칩들(68) 내의 모든 절연 플러그들(789)이 반도체 기판들(58)의 어느 부분도 존재하지 않는 노출된 바닥부 표면들(789s)을 가질 때까지, 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적에칭을 포함하는 프로세스에 의해, 연삭 또는 연마된다. 도 212j에 도시된 바와 같이 절연 플러그들(789)의 절연층(567)이 실리콘 질화물 또는 실리콘 산질화물층으로만 구성되는 경우, 연삭 또는 연마 프로세스중, 노출된 바닥부 표면들(789s)이 실리콘 질화물 또는 실리콘 산질화물에 의해 절연 플러그들(789)의 상부들에 제공된다. 도 212j에 도시된 바와 같이 절연 플러그들(789)의 절연층(567)이 실리콘 산화물층 또는 실리콘 질화물 또는 실리콘 산질화물층으로 구성되는 경우, 연삭 또는 연마 프로세스중, 절연 플러그들(789)의 상부에서 실리콘 산화물층이 제거되고, 노출된 바닥부 표면들(789s)이 실리콘 질화물 또는 실리콘 산질화물에 의해 절연 플러그들(789)의 상부들에 제공된다.
따라서, 칩들(68) 각각의 반도체 기판(58)은 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T1)로 얇아질 수 있다. 칩들(68) 각각을 고려하면, 연삭 또는 연마 프로세스 후, 절연 플러그들(789) 및 반도체 기판(58)은 동일한 두께(T1)를 가질 수도 있다. 바람직하게는, 연삭 또는 연마 프로세스 후, 칩들(68) 각각은, 예를 들어, 3 내지 105 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수도 있다. 연삭 또는 연마 프로세스 후, 더미 기판(들)(62)은 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T2)로 얇아질 수 있고, 그리고 갭들(4, 8)에 남아있는 캡슐화/갭 충진 물질(64)은 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T3)를 가질 수도 있다. 각각의 칩(68)의 후면에서 반도체 기판(58)의 연삭된 또는 연마된 표면(58s) 및 더미 기판(들)(62)의 연삭된 또는 연마된 표면(들)(62s)은 실질적으로 평탄하며 캡슐화/갭 충진 물질(64)에 의해 커버되지 않을 수 있다. 연삭된 또는 연마된 표면(들)(62s)은 각각의 칩(68)의 연삭된 또는 연마된 표면(들)(62s), 갭들(4, 8) 내의 캡슐화/갭 충진 물질(64)의 연삭된 또는 연마된 표면(64s), 및 절연 플러그들(789)의 노출된 바닥부 표면들(789s)과 실질적으로 공면에 있을 수도 있다. 각각의 칩(68)에서, 반도체 기판(58)의 연삭된 또는 연마된 표면(58s)과 얕은 트렌치 절연부(345) 사이의 수직 거리(D14)는, 0.1 마이크로미터 초과, 예를 들어 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터일 수 있다.
대안적으로, 도 216 및 도 217은 도 215에 도시된 구조를 형성하는 다른 기술을 도시한다. 도 216을 참조하면, 도 213에 도시된 구조를 형성한 후, 폴리실리콘 또는 실리콘 산화물과 같은 캡슐화/갭 충진 물질(64)이 각각의 칩(68)의 반도체 기판(58)의 후면 상에, 더미 기판(들)(62) 상에, 그리고 갭들(4, 8) 내에 형성되며, 이후, 폴리이미드, 에폭시, 벤조시클로부탄 (BCB), 폴리벤즈옥사졸(PBO), 폴리-페닐렌 산화물(PPO) 또는 몰딩 화합물과 같은 폴리머(65)가 캡슐화/갭 충진 물질(64) 상에 그리고 갭들(4, 8) 내에 형성된다. 갭들(4, 8) 내의 캡슐화/갭 충진 물질(64)은, 예를 들어 10 내지 100 마이크로미터, 및 바람직하게는 10 내지 50 마이크로미터 또는 20 내지 50 마이크로미터의 수직 두께(T4)를 가질 수도 있다.
다음으로, 도 217을 참조하면, 폴리머(65) 모두가 제거될 때까지 그리고, 갭들(4, 8) 내의 캡슐화/갭 충진 물질(64)의 미리 정해진 수직 두께(T5)에 도달할 때까지, 예를 들어 폴리머(65), 캡슐화/갭 충진 물질(64), 각각의 칩(68)의 반도체 기판(58)의 후면, 및 더미 기판(들)(62)을 연삭하기 위해서 물과 연마제 또는 연마 패드를 사용함으로써 기계적 연삭 프로세스가 실행될 수 있다. 미리 정해진 수직 두께(T5)는, 예를 들어 10 내지 100 마이크로미터, 및 바람직하게는 10 내지 50 마이크로미터 또는 20 내지 50 마이크로미터일 수 있다. 연마제 또는 연삭 패드에는 기계적 연삭 프로세스를 실행하기 위해 예를 들어 0.5 내지 15 마이크로미터의 평균 입경 크기를 갖는 거친 그리트가 제공될 수 있다. 단계에서, 각각의 칩(68)의 반도체 기판(58)은 절연 플러그들(789)에 걸쳐 수직한 부분들을 갖는다. 이후, 도 215에 도시된 바와 같이, 칩들(68) 내의 모든 절연 플러그들(789)이 반도체 기판들(58)의 어느 부분도 존재하지 않는 노출된 바닥부 표면들(789s)을 가질 때까지, 각 칩(68)의 반도체 기판(58)의 후면, 더미 기판(들)(62), 및 갭들(4, 8) 내의 캡슐화/갭 충진 물질(64)을 연마하기 위해서 예를 들어, 0.02 내지 0.05 마이크로미터의 평균 입경 크기를 갖는 실리카와 같은 미세한 연마제와 슬러리를 포함하는 화학제를 갖는 연마 패드를 사용하여 화학적-기계적 연마(CMP) 프로세스가 실행될 수 있다. 따라서, 연삭 또는 연마 프로세스 후, 칩들(68) 각각의 반도체 기판(58)이, 예를 들어 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T1)로 얇아질 수 있다. 칩들(68) 각각을 고려하면, 연삭 또는 연마 프로세스 후, 절연 플러그들(789)과 반도체 기판(58)은 동일한 두께(T1)를 가질 수도 있다.
화학적-기계적 연마(CMP) 프로세스 후, 반도체 기판(58)의 연마면(58s), 각 칩(68)의 후면, 및 더미 기판(들)(62)의 연마면(들)(62s)은 실질적으로 평탄할 수 있어, 캡슐화/갭 충진 물질(64)에 의해 커버되지 않는다. 연마면(들)(62s)은 각 칩(68)의 연마면(58s), 갭들(4, 8) 내의 캡슐화/갭 충진 물질(64)의 연마면(64s) 및 절연 플러그들(789)의 노출된 바닥부 표면(789s)과 실질적으로 공면에 있을 수도 있다. 연마된 표면(58s, 62s, 64s)은, 예를 들어 20 나노미터 미만의 마이크로 거칠기를 가질 수도 있다. 실리카와 같은 매우 미세한 연마제 및 비교적 약한 화학적 어택을 이용한 화학적-기계적 연마(CMP) 프로세스가 거의 변형 및 스크래치들없는 표면들(58s, 62s, 64s)을 만들 것이며, 이는 화학적-기계적 연마(CMP) 프로세스가 최종 연마 단계에 매우 적합하여 청정 표면들(58s, 62s, 64s)을 만드는 것을 의미한다. 각각의 칩(68)의 매우 얇은 반도체 기판(10)을 만들 수 있게 기계적 연삭 프로세스 및 화학적-기계적 연마(CMP) 프로세스의 이용이 실행될 수 있다. 따라서, 화학적-기계적 연마(CMP) 프로세스 후, 각각의 칩들(68)이, 예를 들어 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께로 얇아질 수 있으며, 더미 기판(들)(62)이, 예를 들어 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T2)로 얇아질 수 있고, 그리고 갭들(4, 8)에서 캡슐화/갭 충진 물질(64)은, 예를 들어 3 내지 35 마이크로미터, 및 바람직하게는 5 내지 10 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T3)로 얇아질 수 있다.
도 218을 참조하면, 도 215에 예시된 구조를 형성한 후, 도 14에 예시된 유전체층(60)은, 각각의 칩(68)의 반도체 기판(58)의 표면들(58s) 상에, 더미 기판(들)(62)의 표면(들)(62s) 상에, 칩들(62) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789s) 상에, 그리고 캡슐화/갭 충진 물질(64)의 표면(64s) 상에 형성된다.
다음으로, 도 219를 참조하면, 스루 비아들(170a, 170b, 170c, 17Od, 17Oe, 17Of)을 포함하는 다수의 스루 비아들(170v)이, 도 15에 예시된 단계들과 같이 참조될 수 있는, 캐리어(11)의 도전층(18)에 노출되며 칩들(68)의 층들(26, 34)을 노출하는 칩들(68) 내에, 그리고 더미 기판(들)(62) 내에 형성되지만, 본 실시예에서, 칩들(68) 내의 스루 비아들(170v)(170b 내지 17Of 등)을 포함하는 스루 비아들(170v)을 형성하는 것은 칩들(68) 내의 절연 플러그들(789)을 통해에칭하는 것을 포함한다. 칩들(68) 내의 절연 플러그들(789)은 칩들(68)의 반도체 기판들(58)에 의해 둘러싸인다(enclosed). 칩들(68) 내의 스루 비아들(170v)이 통과하여, 칩들(68) 내의 절연 플러그들(789)에 의해 둘러싸이고, 절연 플러그들(789)의 내벽들을 노출한다. 예를 들어, 칩들(68)중 하나의 칩에 있는 스루 비아들(170b, 170c, 170d, 170e, 170f) 각각이 통과하여 칩들(68)중 하나의 칩에 있는 절연 플러그들(789) 중 하나의 절연층들(456, 567)에 의해 둘러싸이고, 절연 플러그들(789)중 하나의 내벽을 노출하며, 절연층(456)을 노출하고, 절연 플러그들(789)중 하나의 층(567)에 의해 둘러싸인다. 스루 비아(170a, 170b, 170c, 17Od, 17Oe 또는 17Of)와 같은 스루 비아들(170v) 각각은 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터 또는 0.5 내지 5 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 폭 또는 직경을 가질 수도 있다. 스루 비아(170a 내지 17Of)와 같은 스루 비아들(170v)에 대한 보다 상세한 설명에 대해서는, 도 15 의 예시도를 참조한다.
도 219에 도시된 바와 같이, 아교 또는 실리콘 산화물층(22) 및 칩들(68)중 하나의 층들(24, 42, 44) 및 절연 또는 유전체층(20)에 의해 제공된 지지체(801)가, 노출된 상호접속부 또는 금속 트레이스(35a)의 지지를 목적으로 스루 비아(170e)에 의해 노출된 상호접속부층(34) 내의 상호접속부 또는 금속 트레이스(35a)와 캐리어(11)의 도전층(18) 사이에 있다. 지지체(801)는, 예를 들어, 0.5 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 높이와, 예를 들어, 0.3 내지 30 마이크로미터, 및 바람직하게는 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭을 가질 수도 있다.
도 220은 도 219에 예시된 바와 같은 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 투시도의 제 1 예이다. 도 220에 도시된 개략적인 상부 투시도는, 도 220에 도시된 스루 비아(170e)가 칩들(68)중 하나의 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 16에 도시된 개략적인 상부 투시도와 유사하다. 도 219 및 도 220에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 보다 상세한 설명에 대해서는, 도 15 및 도 16의 예시도를 참조한다.
도 221은 도 219에 예시된 바와 같은 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 투시도의 제 2 예이다. 도 221에 도시된 개략적인 상부 투시도는, 도 221에 도시된 스루 비아(170e)가 칩들(68)중 하나의 집에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 17에 도시된 개략적인 상부 투시도와 유사하다. 도 219 및 도 221에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 보다 상세한 설명에 대해서는, 도 15 및 도 17의 예시도를 참조한다.
도 222는 도 219에 예시된 바와 같은 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 투시도의 제 3 예이다. 도 222에 도시된 개략적인 상부 투시도는, 도 222에 도시된 스루 비아(170e)가 칩들(68)중 하나의 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 18에 도시된 개략적인 상부 투시도와 유사하다. 도 219 및 도 222에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 보다 상세한 설명에 대해서는, 도 15 및 도 18의 예시도를 참조한다.
도 223은 도 219에 예시된 바와 같은 스루 비아(170e), 스루 비아(170e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적인 상부 투시도의 제 4 예이다. 도 223에 도시된 개략적인 상부 투시도는, 도 223에 도시된 스루 비아(170e)가 칩들(68)중 하나의 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 16a에 도시된 개략적인 상부 투시도와 유사하다. 도 223에 도시된 바와 같은 스루 비아(170e) 및 상호접속부 또는 금속 트레이스(35a)에 대한 보다 상세한 설명에 대해서는, 도 16a의 예시도를 참조한다.
도 224를 참조하면, 도 219에 예시된 구조를 형성한 후에, 유전체층(60)에 다수의 트렌치들(60t)이 형성된다. 유전체층(60) 내의 트렌치들(60t)은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 깊이 (D3)를 갖는다. 트렌치들(60t) 아래의 유전체층(60)은, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 나머지 두께(T6)를 갖는다. 도 224에 도시된 유전체층(60) 내의 트렌치들(60t)을 형성하는 단계들은, 도 153 내지 도 155에 예시된 바와 같은 유전체층(60) 내의 트렌치들(60t)을 형성하는 단계와 같이 참조될 수 있다. 유전체층(60) 내에 형성된 트렌치들(60t)은, 그 내부에 형성된 인터-칩 상호접속부들 및 인트라-칩 상호접속부들이 형성되는 공간을 제공하는데 이용된다. 또한, 도 156은 도 224에 도시된 트렌치들(60t) 및 스루 비아들(170v)을 도시하는 개략적인 상부 투시도의 예일 수 있고, 도 224는 도 156에 도시된 D-D 선을 따라 절단한 횡단면도일 수 있다.
대안적으로, 도 224에 예시된 트렌치들(60t)은 도 219에 예시된 스루 비아들(170v)이 칩들(68) 내에 그리고 더미 기판(들)(62) 내에 형성되기 이전에, 유전체층(60) 내에 형성될 수 있다. 특정하게, 유전체층(60)이 도 218에 도시된 바와 같은 표면들(58s, 62s, 64s, 789s) 상에 형성되고, 도 224에 예시된 트렌치들(60t)은 유전체층(60) 내에 형성된 이후에, 도 219에 예시된 스루 비아들(170v)이 칩들(68)에 그리고 더미 기판(들)(62) 내에 형성되어 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26, 34)이 노출된다.
대안적으로, 도 225를 참조하면, 도 224에 도시된 바와 같은 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)은 하기 단계에 의해 형성될 수 있다. 도 215에 예시된 구조를 형성한 후에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.2 내지 1.5 마이크로미터 또는 0.15 내지 2 마이크로미터의 두께(C1)를 갖는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 산탄화물의 층과 같은 절연층(60a)이, 도 215에 도시된 바와 같이 각각의 칩(68)의 반도체 기판(58)의 표면(58s) 상에, 더미 기판(들)(62)의 표면(들)(62s) 상에, 칩들(68) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789s) 상에, 그리고 캡슐화/갭 충진 물질(64)의 표면(64s) 상에 형성된다.
다음으로, 폴리이미드, 벤조시클로부텐(BCB), 에폭시, 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층과 같은 폴리머층(60b)이 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스와 같은 적절한 프로세스를 사용하여 절연층(60a) 상에 형성된다. 다음으로, 폴리머층(60b) 내에 절연층(60a)을 노출하는 트렌치들(60t)을 형성하기 위해 노출 프로세스 및 현상 프로세스가 이용될 수 있다. IX 스테퍼 또는 IX 컨택트 정렬기는 노출 프로세스 중에 폴리머층(60b)을 노출시키는데 이용될 수 있다. 다음으로, 폴리머층(60b)은 150 ℃ 내지 400 ℃, 및 바람직하게는 180 ℃ 내지 250 ℃ 의 온도로 경화 또는 가열된다. 경화 또는 가열된 이후 폴리머층(60b)은 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(C2)를 갖는다.
다음으로, 포토레지스트층은 트렌치들(60t)에 의해 노출된 절연층(60a) 상에, 그리고 폴리머층(60b) 상에 형성되고, 포토레지스트층 내의 다수의 개구들이 트렌치들(60t)의 바닥부들에서 절연층(60a)을 노출한다. 다음으로, 포토레지스트층내의 개구들 아래의 절연층(60a)은 이방성 플라즈마 에칭 프로세스와 같은 적절한 프로세스를 이용하여 제거된다. 다음으로, 포토레지스트층 내의 개구들 아래의 더미 기판(들)(62) 및 포토레지스트층 내의 개구들 아래의 칩들(68), 칩들(68) 내의 칩들(26, 34)의 미리 정해진 영역들과 캐리어(11) 내의 도전층(18)의 미리 정해진 영역들이 포토레지스트층에서 개구들에 의해 노출될 때까지 에칭된다. 다음으로, 포토레지스트층이 예를 들어, 유기 화학제를 이용함으로써 제거된다. 따라서, 스루 비아들(170a, 170b, 170c, 170d, 170e, 170f)을 포함하는 스루 비아들(170v)은 캐리어(11)의 도전층(18) 및 칩들(68)의 층들(26, 34)을 노출시키는 칩들(68) 및 더미 기판(들)(62)에 형성된다. 도 225에 도시된 스루 비아들(170v)과 지지체(801)의 사양들은 각각 도 219 내지 도 223에 예시된 스루 비아들(170v)과 지지체(801)의 사양들로서 참조될 수 있다.
따라서, 앞서 논의된 단계들의 사용으로, 앞서 참조된 유전체층(60)에는 절연층(60a)과 절연층(60a) 상의 폴리머층(60b)이 제공될 수 있다. 폴리머층(60b) 내의 트렌치들(60t)은 절연층(60a)을 노출시키며, 그 내부에 형성된 인터-칩 상호접속부들 및 인트라-칩 상호접속부들을 갖는 공간들을 제공하는데 이용된다. 스루 비아들(170v)은 트렌치들(60t) 아래에 형성된다. 또한, 도 156은 도 225에 도시된 트렌치들(60t) 및 스루 비아들(170v)을 도시하는 개략적 상부 투시도의 예일 수 있고, 또한 도 225는 도 156에 도시된 D-D 선을 따라 절단한 횡단면도일 수 있다.
도 226을 참조하면, 도 224 또는 도 225에 예시된 구조를 형성한 후에, 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 접착/배리어층(52)이 절연 플러그들(789)의, 스루 비아들(170v)에 의해 노출된 층들(18, 26, 34) 상에, 스루 비아들(170v)의 측벽 상에, 트렌치들(60t)의 측벽들 및 바닥부들 상에(또는 폴리머층(60b)에서 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들에서 절연층(60a)의 상부 표면 상에), 스루 비아들(170v)에 의해 노출된 내벽들 상에 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에 형성된다. 접착/배리어층(52)은 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학적 기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD)과 같은 다른 박막 증착 프로세스들에 의해 형성될 수 있다. 다음으로, 1 마이크로미터보다 작은, 예를 들어, 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 시드층(54)이 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학적 기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD)과 같은 다른 박막 증착 프로세스들에 의해 형성될 수 있다. 다음으로, 도전층(56)이 전기도금 프로세스와 같은 적절한 프로세스를 사용하여 시드층(54) 상에 형성된다. 도 226에 도시된 접착/배리어층(52), 시드층(54), 및 도전층(56)의 사양들은 도 25에 각각 예시된 접착/배리어층(52), 시드층(54), 및 도전층(56)의 사양들로서 참조될 수 있다.
다음으로, 도 227을 참조하면, 유전체층(60)이 층들(52, 54, 56)의 부분들이 그 위에 존재하지 않는 노출된 상부 표면(60s)을 가질 때까지, 층들(52, 54, 56)이 예를 들어, 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스, 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스를 사용하여 연삭 또는 연마되고, 그리고 트렌치들(60t) 외부측 층들(52, 54, 56)이 제거된다.
따라서, 유전체층(60)의 노출된 상부 표면(60s)이 트렌치들(60t)에서 도전층(56)의 연삭 또는 연마된 표면(56s)과 실질적으로 공면에 있을 수 있고, 표면들(56s, 60s)은 실질적으로 평탄할 수 있다. 접착/배리어층(52) 및 시드층(54)은 트렌치들(60t) 내의 도전층(56)의 측벽들과 바닥부에 있으며, 트렌치들(60t) 내의 도전층(56)의 측벽들과 바닥부는 접착/배리어층(52)과 시드층(54)에 의해 커버된다.
층들(52, 54, 56)이 연삭 또는 연마된 이후에, 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 218 내지 도 224에 예시된 바와 같이 형성되는 경우, 유전체층(60)은 노출된 상부 표면(60s)과 표면(58s 또는 62s) 사이에서, 예를 들어, 1 내지 10 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 층들(52, 54, 56)이 연삭 또는 연마된 이후에, 층(60a, 60b) 으로 구성된 유전체층(60), 트렌치들(60t) 및 스루 비아들(170v)이 도 225에 예시된 바와 같이 형성되는 경우, 유전체층(60)의 폴리머층(60b)은 폴리머층(60b)의 노출된 상부 표면(60s)과 절연층(60a)의 상부 표면 사이에서, 예를 들어 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 1 대안에서, 층들(52, 54, 56)이 연삭 또는 연마된 이후에, 접착/배리어층(52)은 티타늄, 티타늄 텅스텐 합금 또는 티타늄 질화물의 단일층과 같은 티타늄 함유층일 수 있고, 절연 플러그들(789)의, 트렌치들(60t)의 측벽들 및 바닥부들 상에(또는 폴리머층(60b) 내의 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들 내의 절연층(60a)의 상부 표면 상에), 스루 비아들(170v)의 측벽들 상에, 칩들(68) 내의 절연 플러그들(789)의 내벽 상에, 스루 비아들(170v)의 바닥부들 내의 층들(18, 26, 34) 상에, 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께로 형성된다. 시드층(54)은 티타늄 함유층 상에, 트렌치들(60t) 내에, 그리고 스루 비아들(170v) 내에, 1 마이크로미터보다 작은, 예를 들어 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(56)은 트렌치들(60t) 내에, 그리고 스루 비아들(170v) 내에, 구리 또는 티타늄 구리 합금의 단일층 상에 전기도금된 구리 층일 수 있다. 트렌치들(60t)에서 전기도금된 구리층은, 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 218 내지 도 224에 예시된 바와 같이 형성되는 경우에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(60t) 내의 전기도금된 구리층은, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 225에 예시된 바와 같이 형성되는 경우에, 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 2 대안에서, 층들(52, 54, 56)이 연삭 또는 연마된 이후에, 접착/배리어층(52)은 탄탈 또는 탄탈 질화물의 단일층과 같은 탄탈 함유층일 수 있고, 트렌치들(60t)의 측벽들 및 바닥부들 상에(또는 폴리머층(60b)에서 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들 내의 절연층(60a)의 상부 표면 상에), 스루 비아들(170v)의 측벽들 상에, 칩들(68) 내의 절연 플러그들(789)의 내벽 상에, 스루 비아들(170v)의 바닥부들 내의 층들(18, 26, 34) 상에, 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께로 형성된다. 시드층(54)은 트렌치들(60t) 내의, 그리고 스루 비아들(170v) 내의, 탄탈 함유층 상에, 1 마이크로미터보다 작은, 예를 들어 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(56)은 트렌치들(60t)에서, 그리고 스루 비아들(170v)에서, 구리 또는 티타늄 구리 합금의 단일층 상에 전기도금된 구리 층일 수 있다. 트렌치들(60t)에서 전기도금된 구리층은, 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 218 내지 도 224에 예시된 바와 같이 형성되는 경우에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(60t) 내의 전기도금된 구리층은, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 225에 예시된 바와 같이 형성되는 경우에, 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 3 대안에서, 층들(52, 54, 56)이 연삭 또는 연마된 이후에, 접착/배리어층(52)은 크롬의 단일층과 같은 크롬 함유층일 수 있고, 트렌치들(60t)의 측벽들 및 바닥부들 상에(또는 폴리머층(60b) 내의 트렌치들(60t)의 측벽들 상에 그리고 트렌치들(60t)의 바닥부들 내의 절연층(60a)의 상부 표면 상에), 스루 비아들(170v)의 측벽들 상에, 칩들(68) 내의 절연 플러그들(789)의 내벽 상에, 스루 비아들(170v)의 바닥부들 내의 층들(18, 26, 34) 상에, 그리고 지지체(801) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에, 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께로 형성된다. 시드층(54)은 트렌치들(60t) 내의, 그리고 스루 비아들(170v) 내의, 크롬 함유층 상에, 1 마이크로미터보다 작은, 예를 들어 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(56)은 트렌치들(60t) 내의, 그리고 스루 비아들(170v) 내의, 구리 또는 티타늄 구리 합금의 단일층 상의 전기도금된 구리 층일 수 있다. 트렌치들(60t) 내의 전기도금된 구리층은, 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 218 내지 도 224에 예시된 바와 같이 형성되는 경우에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(60t) 내의 전기도금된 구리층은, 층들(60a, 60b)로 구성된 유전체층(60), 트렌치들(60t), 및 스루 비아들(170v)이 도 225에 예시된 바와 같이 형성되는 경우에, 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
층들(52, 54, 56)이 연삭 또는 연마된 이후, 트렌치들(60t)에서 층들(52, 54, 56)은, 트렌치들(60t) 내에 금속 상호접속부(또는 다마신 금속 트레이스들)(1a, 1b)를 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(1)을 구성한다. 스루 비아들(170v) 내의 층들(52, 54, 56)은, 각각 스루 비아들(170a, 170b, 170c, 170d, 170e, 170f) 내에 금속 플러그들(또는 금속 비아들)(5a, 5b, 5c, 5d, 5e, 5f)을 포함하는, 스루 비아들(170v) 내에 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 금속 플러그(5a)는 더미 기판(62)에 형성되며, 금속 플러그들(5b, 5c, 5d, 5e, 5f)은 동일한 칩(62)에 형성된다. 칩들(68) 및 더미 기판(들)(62) 내에 형성된 이들 금속 플러그들(5p)은 금속 상호접속부들(1)과 칩들(68) 내의 반도체 디바이스들(36)을 연결하고, 금속 상호접속부들(1)과 캐리어(11) 내의 도전층(18)의 다수의 콘택 포인트들을 연결할 수 있다. 트렌치들(60t) 내의 금속 상호접속부들(1, 이를 테면, 1a 와 1b)은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 두께를 가질 수도 있다. 지지체(801)와 지지체(801) 상의 상호접속부층(34) 내의 상호접속부 또는 금속 트레이스(35a)는, 상호접속부층(34)의 상부 표면이 위치되는 금속 플러그(5e)의 수평 레벨보다 낮은 2 개의 부분들 사이에 있을 수 있다.
칩들(68) 내의 금속 플러그들(5p) 각각은 칩들(68) 내의 절연 플러그들(789)중 하나를 통과하며, 절연 플러그들(789)중 하나의 내벽과 접촉하고, 절연 플러그들(789)중 하나의 절연층(456)에 의해 둘러싸이고, 절연층(567)에 의해 둘러싸인다. 예를 들어, 칩들(68)중 하나에서 금속 플러그들(5b, 5c, 5d, 5e, 5f) 각각은 칩들(68)중 하나에서 절연 플러그들(789)중 하나를 통과하며, 절연 플러그들(789)중 하나의 내벽과 접촉하고, 절연 플러그들(789)중 하나의 절연층(456)에 의해 둘러싸이고, 절연층(567)에 의해 둘러싸인다. 도 227에 도시된 금속 플러그들(5p)(금속 플러그들(5a 내지 5f)을 포함함)과 금속 상호접속부들(1)(상호접속부들(1a, 1b)을 포함함)에 관한 보다 상세한 설명에 대해서는, 도 26의 예시도를 참조한다.
대안적으로, 엘리먼트(68)는 칩들을 표시할 뿐만 아니라, 웨이퍼를 표시할 수도 있다. 엘리먼트(68)가 웨이퍼일 때, 캐리어(11)는 또 다른 웨이퍼일 수 있다. 이로써, 본 발명에 예시되는 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 228을 참조하면, 도 227에 예시된 구조를 형성한 후, 도전층(56)의 연삭된 또는 연마된 표면(56s) 상에 그리고 유전체층(60)의 노출된 상부 표면(60s) 상에 도 27에 예시된 절연 또는 유전체층(66)이 형성된다. 다음으로, 각각이, 도 212m에 예시된 칩(72a 또는 72b)과 같은, 다수의 칩들(72) 및 이전에 개시된 더미 기판(들)(165)은 도 28 내지 도 35에 예시된 단계들로서 참조될 수 있는 층(116) 위에 배치된다. 실시예에서, 절연 또는 유전체층(66) 위에 칩들(72)과 더미 기판(들)(165)을 배치하는 어레인지먼트는 도 34 또는 도 35에 예시된 바와 같은 절연 또는 유전체층(66) 위에 칩들(72)과 더미 기판(들)(165)을 배치시키는 어레인지먼트로서 참조될 수 있다.
다음으로, 도 229를 참조하면, 캡슐화/갭 충진 물질(98)이 각각의 칩(72)의 반도체 기판(96)의 후면 상에, 더미 기판(들)(165) 상에 갭들(4a, 8a) 내에 형성된다. 다음으로, 캡슐화/갭 충진 물질(98), 각각의 칩(72)의 반도체 기판(96)의 후면, 및 더미 기판(들)(165)이, 칩들(72)에 있는 절연 플러그들(789) 모두가 반도체 기판들(96)의 부분들이 그 위에 존재하지 않는 노출된 바닥부 표면들(789t)을 가질 때까지, 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 또는 기계적 연삭 및 화학적-기계적 연마를 포함하는 프로세스와 같은 적절한 프로세스에 의해 연삭 또는 연마된다. 도 229에 예시된 캡슐화/갭 충진 물질(98) 형성 단계 및 캡슐화/갭 충진 물질(98), 각각의 칩(72)의 반도체 기판(96)의 후면 및 더미 기판(들)(165)을 연삭 또는 연마하는 단계들은, 도 214 내지 도 217에 예시된 캡슐화/갭 충진 물질(64) 형성 단계 및 캡슐화/갭 충진 물질(64), 반도체 기판(58)의 후면 및 더미 기판(들)(62)을 연삭 또는 연마하는 단계들로서 참조될 수 있다. 캡슐화/갭 충진 물질(98)은 폴리실리콘, 실리콘 산화물, 또는 폴리머일 수 있다. 절연 플러그들(789)의 절연층(567)이 연삭 또는 연마 프로세스중, 실리콘 질화물 또는 실리콘 산질화물층으로만 구성되는 경우, 노출된 바닥부 표면들(789t)은 절연 플러그들(789)의 상부에서 실리콘 질화물 또는 실리콘 산질화물층에 의해 제공된다. 절연 플러그들(789)의 절연층(567)이 연삭 또는 연마 프로세스중, 실리콘 산화물층 및 실리콘 질화물 또는 실리콘 산질화물층으로 구성되는 다른 경우에는, 절연 플러그들(789)의 상부에서 실리콘 산화물층이 제거되고, 노출된 바닥부 표면들(789t)은 절연 플러그들(789)의 상부에서 실리콘 질화물 또는 실리콘 산질화물층에 의해 제공된다
따라서, 칩들(72) 각각의 반도체 기판(96)은, 예를 들어, 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터, 또는 1 내지 5 마이크로미터, 및 바람직하게는 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께(T8)로 얇아질 수 있다. 칩들(72) 각각과 관련하여, 연삭 또는 연마 프로세스 이후에, 절연 플러그들(789)과 반도체 기판(96)은 동일한 두께(T8)를 가질 수도 있다. 바람직하게는, 칩들(72) 각각은, 연삭 또는 연마 프로세스 후에, 예를 들어, 3 내지 105 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수도 있다.
연삭 또는 연마 프로세스 후에, 더미 기판(들)(165)은 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(T9)로 얇아질 수 있으며, 갭들(4a, 8a) 내에 남아있는 캡슐화/갭 충진 물질(98)은, 예를 들어, 3 내지 100 마이크로미터, 및 바람직하게는 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 수직 두께(T10)를 가질 수도 있다. 반도체 기판(96)의 연삭된 또는 연마된 표면(96s), 각각의 칩(72)에서의 후면, 및 더미 기판(들)(165)의 연삭된 또는 연마된 표면(들)(165s)은 실질적으로 평탄할 수 있고, 캡슐화/갭 충진 물질(98)에 의해 커버되지 않을 수 있다. 연삭된 또는 연마된 표면(들)(165s)은, 각각의 칩(72)의 연삭된 또는 연마된 표면(96s), 갭들(4a, 8a) 내의 캡슐화/갭 충진 물질(98)의 연삭된 또는 연마된 표면(98s), 및 칩들(72) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789t)과 실질적으로 공면에 있을 수도 있다. 각각의 칩(72)에서, 반도체 기판(96)의 표면(96s)과 얕은 트렌치 절연부(345)의 바닥부 사이의 수직 거리 (D15)는, 예를 들어 0.1 마이크로미터 초과, 예컨대 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 0.1 내지 2 마이크로미터일 수 있다.
도 230을 참조하면, 도 229에 예시된 구조를 형성한 후, 도 40에 예시된 유전체층(88)이, 각각의 칩(72)의 반도체 기판(96)의 표면(96s) 상에, 더미 기판(들)(165)의 표면(들)(165s) 상에, 칩들(72) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789t) 상에, 그리고 캡슐화/갭 충진 물질(98)의 표면(98s) 상에 형성된다.
다음으로, 도 231을 참조하면, 스루 비아들(164a, 164b, 164c, 164d, 164e)을 포함하는 다수의 스루 비아들(164v)이, 칩들(72) 내에, 그리고 더미 기판(들)(165) 내에 형성되며 금속 상호접속부들(1)의 도전층(56)을 노출하고 칩들(72)의 층들(114, 106)을 노출 (도 41에 예시된 단계들로서 참조될 수 있음) 하나, 본 실시예에서, 칩들(72) 내에 스루 비아들(164v)(비아들(164b 내지 164e 등))을 형성하는 것은 칩들(72) 내의 절연 플러그들(789)을 통해 에칭하는 것을 포함한다. 칩들(72) 내의 절연 플러그들(789)은 칩들(72)의 반도체 기판들(96)에 의해 둘러싸인다. 칩들(72) 내의 스루 비아들(164v)이 통과하여, 칩들(72)에서 절연 플러그들(789)에 의해 둘러싸이고, 절연 플러그들(789)의 내벽들을 노출한다. 예를 들어, 칩들(72)중 좌측 칩에 있는 스루 비아(164b)가 통과하여, 칩들(72)중 좌측 칩에 있는 절연 플러그들(789)중 하나에 의해 둘러싸이고, 절연 플러그들(789)중 하나의 내벽을 노출하고, 절연층(456)을 노출하며, 절연 플러그들(789)중 하나의 절연층(567)에 의해 둘러싸인다. 칩들(72)중 좌측 칩에 있는 스루 비아(164c)가 통과하여, 칩들(72)중 좌측에 있는 것에서 절연 플러그들(789)중 다른 하나에 의해 둘러싸이고, 절연 플러그들(789)중 다른 하나의 내벽을 노출하고, 절연 플러그들(789)중 다른 하나의 절연층(567)을 노출한다. 칩들(72)중 중간 칩에 있는 스루 비아(164d)가 통과하여, 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 하나에 의해 둘러싸이고, 절연 플러그들(789)중 하나의 내벽을 노출하고, 절연층(456)을 노출하며, 절연 플러그들(789)중 하나의 절연층(567)에 의해 둘러싸인다. 칩들(72)중 중간 칩에 있는 스루 비아(164e)가 통과하여, 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 다른 하나에 의해 둘러싸이고, 절연 플러그들(789)중 다른 하나의 내벽을 노출하고, 절연 플러그들(789)중 다른 하나의 절연층(567)을 노출한다.
스루 비아(164a, 164b, 164c, 164d 또는 164e)와 같은 스루 비아들(164v) 각각은, 이를 테면 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터 또는 0.5 내지 5 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 폭 또는 직경을 가질 수도 있다. 스루 비아들(164a 내지 164e)과 같은 스루 비아들(164v)에 대한 보다 상세한 설명에 대해서는, 도 41의 예시도를 참조한다.
도 231에 도시된 바와 같이, 칩들(72)중 중간 칩의 층(116) 및 층들(74, 82, 108), 절연 또는 유전체층(66)에 의해 제공되는 지지체(802)는, 노출된 상호접속부 또는 금속 트레이스(55a)의 지지를 목적으로 스루 비아(164e)에 의해 노출된 상호접속부층(106)의 상호접속부 또는 금속 트레이스(55a)와 금속 상호접속부(1b)의 도전층(56) 사이에 있다. 지지체(802)는 예를 들어, 0.5 내지 10 마이크로미터, 및 바람직하게는 1 내지 5 마이크로미터의 높이와, 예를 들어, 0.3 내지 30 마이크로미터, 및 바람직하게는 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭을 가질 수도 있다.
도 232는 도 231에 예시된 바와 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 1 예이다. 도 232에 도시된 개략적 상부 투시도는 도 232에 도시된 스루 비아(164e)가 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 42에 도시된 개략적 상부 투시도와 유사하다. 도 231 및 도 232에 도시된 바와 같은 스루 비아(164e)와 상호접속부 또는 금속 트레이스(55a)에 대한 보다 상세한 설명에 대해서는, 도 41 및 도 42의 예시도를 참조한다.
도 233은 도 231에 예시된 바와 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 2 예이다. 도 233에 도시된 개략적 상부 투시도는 도 233에 도시된 스루 비아(164e)가 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 43에 도시된 개략적 상부 투시도와 유사하다. 도 231 및 도 233에 도시된 바와 같은 스루 비아(164e)와 상호접속부 또는 금속 트레이스(55a)에 대한 보다 상세한 설명에 대해서는, 도 41 및 도 43의 예시도를 참조한다.
도 234은 도 231에 예시된 바와 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 플러그(789), 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 3 예이다. 도 234에 도시된 개략적 상부 투시도는, 도 234에 도시된 스루 비아(164e)가 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 44에 도시된 개략적 상부 투시도와 유사하다. 도 231 및 도 234에 도시된 바와 같은 스루 비아(164e)와 상호접속부 또는 금속 트레이스(55a)에 대한 보다 상세한 설명에 대해서는 도 41 및 도 44의 예시도를 참조한다.
도 235는 도 231에 예시된 바와 같은 스루 비아(164e), 스루 비아(164e)를 둘러싸는 절연 플러그(789) 및 상호접속부 또는 금속 트레이스(55a)를 도시하는 개략적 상부 투시도의 제 4 예이다. 도 235에 도시된 개략적 상부 투시도는 도 235에 도시된 스루 비아(164e)가 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 하나의 내부에 형성된다는 것을 제외하고, 도 42a에 도시된 개략적 상부 투시도와 유사하다. 도 235에 도시된 바와 같은 스루 비아(164e)와 상호접속부 또는 금속 트레이스(55a)에 대한 보다 상세한 설명에 대해서는, 도 42a의 예시도를 참조한다.
도 236을 참조하면, 도 231에 예시된 구조를 형성한 후에, 유전체층(88) 내에 다수의 트렌치들(88t)이 형성된다. 유전체층(88) 내의 트렌치들(88t)은 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.5 내지 3 마이크로미터의 깊이 (D6)를 갖는다. 트렌치들(88t) 아래의 유전체층(88)은, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 나머지 두께(T13)를 갖는다. 도 236에 도시된 유전체층(88) 내에 트렌치들(88t)을 형성하는 단계들은, 도 153 내지 도 155에 예시된 바와 같은 유전체층(60) 내에 트렌치들(60t)을 형성하는 단계들로 참조될 수 있다. 유전체층(88) 내에 형성된 트렌치들(88t)은, 그 내부에 인터-칩 상호접속부들 및 인트라-칩 상호접속부들이 형성되는 공간들을 제공하는데 이용된다. 또한, 도 168은 도 236에 도시된 트렌치들(88t) 및 스루 비아들(164v)을 도시하는 개략적인 상부 투시도의 예일 수 있고, 도 236은 도 168에 도시된 H-H 선을 따라 절단한 횡단면도일 수 있다.
대안적으로, 도 236에 예시된 트렌치들(88t)은 도 231에 예시된 스루 비아들(164v)이 칩들(78) 내에 그리고 더미 기판(들)(165) 내에 형성되기 이전에, 유전체층(88) 내에 형성될 수 있다. 특정하게, 유전체층(88)이 도 230에 도시된 바와 같은 표면들(96s, 98s, 165s, 789t) 상에 형성되고, 도 236에 예시된 트렌치들(88t)은 유전체층(88)에 먼저 형성된 이후에, 도 231에 예시된 스루 비아들(164v)이 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 형성되어 금속 상호접속부들(1)의 도전층(18) 및 칩들(72)의 층들(114, 106)이 노출된다.
대안적으로, 도 237을 참조하면, 도 236에 도시된 바와 같은 유전체층(88), 트렌치들(88t) 및 스루 비아들(164v)은 하기 단계들에 의해 형성될 수 있다. 도 229에 예시된 구조를 형성한 후에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.2 내지 1.5 마이크로미터 또는 0.15 내지 2 마이크로미터의 두께(C3)를 갖는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 산탄화물층과 같은 절연층(88a)이, 도 229에 도시된 바와 같이 각각의 칩(72)의 반도체 기판(96)의 표면(96s) 상에, 더미 기판(들)(165)의 표면(들)(165s) 상에, 칩들(72) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789t) 상에, 그리고 캡슐화/갭 충진 물질(98)의 표면(98s) 상에 형성된다.
다음으로, 폴리이미드, 벤조시클로부텐(BCB), 에폭시, 폴리벤조옥사졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층과 같은 폴리머층(88b)이 스핀 코팅 프로세스, 스크린 인쇄 프로세스, 또는 라미네이션 프로세스와 같은 적절한 프로세스를 사용하여 절연층(88a) 상에 형성된다. 다음으로, 폴리머층(88b) 내에 절연층(88a)을 노출하는, 트렌치들(88t)을 형성하기 위해 노출 프로세스 및 현상 프로세스가 이용될 수 있다. IX 스테퍼 또는 IX 컨택트 정렬기는 노출 프로세스 중에 폴리머층(88b)을 노출시키는데 이용될 수 있다. 다음으로, 폴리머층(88b)은 150 ℃ 내지 400 ℃, 및 바람직하게는 180 ℃ 내지 250 ℃ 의 온도로 경화 또는 가열된다. 경화 또는 가열된 이후 폴리머층(88b)은 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께(C4)를 갖는다.
다음으로, 포토레지스트층은 트렌치들(88t)에 의해 노출된 절연층(88a) 상에, 그리고 폴리머층(88b) 상에 형성되고, 포토레지스트층 내의 다수의 개구들이 트렌치들(88t)의 바닥부들에서 절연층(88a)을 노출한다. 다음으로, 포토레지스트층내의 개구들 아래의 절연층(88a)은 이방성 플라즈마에칭 프로세스와 같은 적절한 프로세스를 이용하여 제거된다. 다음으로, 포토레지스트층내의 개구들 아래의 더미 기판(들)(165)과 포토레지스트층내의 개구들 아래의 칩들(72)이, 칩들(72) 내의 층들(106, 114)의 미리 정해진 영역들과 금속 상호접속부들(1)의 도전층(18)의 미리 정해진 영역들이 포토레지스트층에서 개구들에 의해 노출될 때까지 에칭된다. 다음으로, 포토레지스트층이 예를 들어, 유기 화학제를 이용함으로써 제거된다. 따라서, 스루 비아들(164a, 164b, 164c, 164d, 164e)을 포함하는 스루 비아들(164v)이 칩들(72) 및 더미 기판(들)(165) 내에 형성되어 금속 상호접속부들(1)의 도전층(56) 및 칩들(72)의 층들(106, 114)을 노출한다. 도 237에 도시된 스루 비아들(164v)과 지지체(802)의 사양들은, 각각 도 231 내지 도 235에 예시된 스루 비아들(164v)과 지지체(802)의 사양들로서 참조될 수 있다.
따라서, 앞서 논의된 단계들의 사용으로, 또한, 앞서 참조된 유전체층(88)에는 절연층(88a)과 이 절연층(88a) 상의폴리머층(88b)이 제공될 수 있다. 폴리머층(88b) 내의 트렌치들(88t)은 절연층(88a)을 노출시키며, 그 내부에 형성된 인터-칩 상호접속부들 및 인트라-칩 상호접속부들을 갖는 공간들을 제공하는데 이용된다. 스루 비아들(164v)은 트렌치들(88t) 아래에 형성된다. 또한, 도 168은 도 237에 도시된 트렌치들(88t) 및 스루 비아들(164v)을 도시하는 개략적 상부 투시도의 예일 수 있고, 또한 도 237은 도 168에 도시된 H-H 선을 따라 절단한 횡단면도일 수 있다.
도 238을 참조하면, 도 236 또는 도 237에 예시된 구조를 형성한 후, 금속 상호접속부(또는 다마신 금속 트레이스들)(2a, 2b)를 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(2)이 트렌치들(88t) 내에 형성되고, 다수의 금속 플러그들(또는 금속 비아들)(6p)이 스루 비아들(164v) 내에 형성된다. 금속 플러그들(6p)은, 각각 스루 비아들(164a, 164b, 164c, 164d, 164e) 내의 금속 플러그들(또는 금속 비아들)(6a, 6b, 6c, 6d, 6e)을 포함한다. 금속 플러그(6a)는 더미 기판(165)에 형성된다. 금속 플러그들(6b, 6c)은 칩들(72)중 좌측 칩에 형성되고, 금속 플러그들(6d, 6e)은 칩들(72)중 중간 칩에 형성된다. 지지체(802)와, 지지체(802) 상에서, 상호접속부층(106) 내의 상호접속부 또는 금속 트레이스(55a)는, 상호접속부층(106)의 상부 표면이 위치되는 금속 플러그(6e)의 수평 레벨보다 낮은 2 개의 부분들 사이에 있을 수 있다
트렌치들(88t) 내의 금속 상호접속부들(2)과 스루 비아들(164e) 내의 금속 플러그들(6p)은 하기의 단계들에 의해 형성될 수 있다. 먼저, 도 51에 예시된 접착/배리어층(92)은 절연 플러그들(789)의, 스루 비아들(164v)에 의해 노출된 층들(56, 106, 114) 상에, 스루 비아들(164v)의 측벽들 상에, 트렌치들(88t)의 측벽들 및 바닥부들 상에(또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 그리고 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면 상에), 스루 비아들(164v)에 의해 노출된 내벽들 상에 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학적 기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD)과 같은 다른 박막 증착 프로세스들에 의해 형성될 수 있다. 다음으로, 도 51에 예시된 시드층(94)이 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학적 기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD)과 같은 다른 박막 증착 프로세스들에 의해 접착/배리어층(92) 상에서, 스루 비아들(164v) 내에, 그리고 트렌치들(88t) 내에 형성된다. 다음으로, 도 51에 예시된 도전층(86)은 전기도금 프로세스와 같은 적절한 프로세스를 사용함으로써 시드층(94) 상에서, 스루 비아들(164v) 내에, 그리고 트렌치들(88t) 내에 형성된다. 다음으로, 유전체층(88)이 층들(92, 94, 86)의 부분들이 그 위에 존재하지 않는 노출된 상부 표면(88s)을 가질 때까지, 층들(92, 94, 86)이 예를 들어, 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스, 또는 기계적 연마 및 화학적에칭을 포함하는 프로세스를 사용함으로써 연삭 또는 연마되고, 그리고 트렌치들(88t) 외부측 층들(92, 94, 86)이 제거된다. 따라서, 트렌치들(88t) 내의 층들(92, 94, 86)은 트렌치들(88t) 내에 금속 상호접속부들(2a, 2b)을 포함하는 금속 상호접속부들(2)을 구성한다. 스루 비아들(164v) 내의 층들(92, 94,86)은 각각 스루 비아들(164a, 164b, 164c, 164d, 164e) 내의 금속 플러그들(6a, 6b, 6c, 6d, 6e)을 포함하는 스루 비아들(164e) 내의 금속 플러그들(6p)을 구성한다. 접착/배리어층(92) 및 시드층(94)은 트렌치들(88t)에서 도전층(86)의 측벽들과 바닥부에 있으며, 트렌치들(88t) 내의 도전층(86)의 측벽들과 바닥부는 접착/배리어층(92)과 시드층(94)에 의해 커버된다.
제 1 대안에서, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 접착/배리어층(92)은, 트렌치들(88t)의 측벽들 및 바닥부들 상에(또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 그리고 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면 상에), 스루 비아들(164e)의 바닥부들에서 층들(56, 106, 114) 상에, 스루 비아들(164v)의 측벽들 상에, 칩들(72)에서 절연 플러그들(789)의 내벽 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(35a) 상에 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 티타늄, 티타늄 텅스텐 합금 또는 티타늄 질화물의 단일층과 같은 티타늄 함유층일 수 있다. 시드층(94)은 티타늄 함유층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(16v) 내에, 1 마이크로미터보다 작은, 예를 들어 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(86)은 구리 또는 티타늄 구리 합금의 단일층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에, 전기도금된 구리 층일 수 있다. 트렌치들(88t) 내의 전기도금된 구리층은, 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 230 내지 도 236에 예시된 바와 같이 형성되는 경우에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(88t) 내의 전기도금된 구리층은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 225에 예시된 바와 같이 형성되는 경우에, 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 2 대안에서, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 접착/배리어층(92)은, 트렌치들(88t)의 측벽들 및 바닥부들 상에(또는 폴리머층(88b) 내의 트렌치들(88t)의 측벽들 그리고 트렌치들(88t)의 바닥부들내의 절연층(88a)의 상부 표면 상에), 스루 비아들(164v)의 측벽들 상에, 칩들(72)에서 절연 플러그들(789)의 내벽들 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 탄탈 또는 탄탈 질화물의 단일층과 같은 탄탈 함유층일 수 있다. 시드층(94)은 탄탈 함유층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에, 1 마이크로미터보다 작은, 예를 들어 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(86)은 구리 또는 티타늄 구리 합금의 단일층 상에 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에 전기도금된 구리 층일 수 있다. 트렌치들(88t) 내의 전기도금된 구리층은, 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 230 내지 도 236에 예시된 바와 같이 형성되는 경우에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(88t) 내의 전기도금된 구리층은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 237에 예시된 바와 같이 형성되는 경우에, 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
제 3 대안에서, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 접착/배리어층(92)은, 트렌치들(88t)의 측벽들 및 바닥부들 상에(또는 폴리머층(88b)에서 트렌치들(88t)의 측벽들 그리고 트렌치들(88t)의 바닥부들에서 절연층(88a)의 상부 표면 상에), 스루 비아들(164v)의 측벽들 상에, 칩들(72) 내의 절연 플러그들(789)의 내벽들 상에, 그리고 지지체(802) 상에 있는 상호접속부 또는 금속 트레이스(55a) 상에, 1 마이크로미터보다 작은, 예를 들어 1 나노미터 내지 0.5 마이크로미터, 및 바람직하게는 0.1 내지 0.2 마이크로미터의 두께를 갖는 크롬의 단일층과 같은 크롬 함유층일 수 있다. 시드층(94)은 크롬 함유층 상에, 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에, 1 마이크로미터보다 작은, 예를 들어 10 나노미터 내지 0.8 마이크로미터, 및 바람직하게는 80 나노미터 내지 0.15 마이크로미터의 두께를 갖는 구리 또는 티타늄 구리 합금의 단일층일 수 있다. 도전층(86)은 구리 또는 티타늄 구리 합금의 단일층 상에 트렌치들(88t) 내에, 그리고 스루 비아들(164v) 내에 전기도금된 구리 층일 수 있다. 트렌치들(88t) 내의 전기도금된 구리층은, 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 230 내지 도 236에 예시된 바와 같이 형성되는 경우에, 예를 들어, 0.1 내지 5 마이크로미터, 및 바람직하게는 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 갖는다. 대안적으로, 트렌치들(88t) 내의 전기도금된 구리층은, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t), 및 스루 비아들(164v)이 도 237에 예시된 바와 같이 형성되는 경우에, 예를 들어, 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 갖는다.
유전체층(88)의 노출된 상부 표면(88s)은 트렌치들(88t) 내의 도전층(86)의 연삭 또는 연마된 표면(86s)과 실질적으로 공면에 있을 수 있고, 표면들(86s, 88s)은 실질적으로 평탄할 수 있다. 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 유전체층(88), 트렌치들(88t) 및 스루 비아들(164v)이 도 230 내지 도 236에 예시된 바와 같이 형성되는 경우, 유전체층(88)은 노출된 상부 표면(88s)과 표면(96s 또는 165s) 사이에서, 예를 들어, 1 내지 10 마이크로미터, 및 바람직하게는 1 내지 3 마이크로미터의 두께를 가질 수도 있다. 대안적으로, 층들(92, 94, 86)이 연삭 또는 연마된 이후에, 층들(88a, 88b)로 구성된 유전체층(88), 트렌치들(88t) 및 스루 비아들(164v)이 도 237에 예시된 바와 같이 형성되는 경우, 유전체층(88)의 폴리머층(88b)은 폴리머층(88b)의 노출된 상부 표면(88s)과 절연층(88a)의 상부 표면 사이에서, 예를 들어 1 내지 50 마이크로미터, 및 바람직하게는 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수도 있다.
칩들(72) 내의 금속 플러그들(6p) 각각을 통과하여 칩들(72)에서 절연 플러그들(789)중 하나에 의해 둘러싸이고, 절연 플러그들(789)중 하나의 내벽과 접촉한다. 예를 들어, 칩들(72)중 좌측 칩에 있는 금속 플러그(6b)가 통과하여, 칩들(72)중 좌측 칩에 있는 절연 플러그들(789)중 하나에 의해 둘러싸이고, 절연 플러그들(789)중 하나의 내벽과 접촉하고, 절연 플러그들(789)중 하나의 절연층(567)에 의해 둘러싸인다. 칩들(72)중 좌측 칩에 있는 금속 플러그(6c)가 통과하여, 칩들(72)중 좌측에 있는 것에서 절연 플러그들(789)중 다른 하나에 의해 둘러싸이고, 절연 플러그들(789)중 다른 하나의 내벽과 접촉하고, 절연 플러그들(789)중 다른 하나의 절연층(567)과 접촉한다. 칩들(72)중 중간 칩에 있는 금속 플러그(6d)가 통과하여, 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 하나에 의해 둘러싸이고, 절연 플러그들(789)중 하나의 내벽과 접촉하고, 절연층(456)과 접촉하며, 절연 플러그들(789)중 하나의 절연층(567)에 의해 둘러싸인다. 칩들(72)중 중간 칩에 있는 스루 비아(6e)가 통과하여, 칩들(72)중 중간 칩에 있는 절연 플러그들(789)중 다른 하나에 의해 둘러싸이고, 절연 플러그들(789)중 다른 하나의 내벽과 접촉하고, 절연 플러그들(789)중 다른 하나의 절연층(567)과 접촉한다. 도 238에 도시된 금속 플러그들(6P)(금속 플러그들(6a 내지 6e)을 포함함)과 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)을 포함함)에 대한 보다 상세한 설명에 대해서는, 도 52 의 예시도를 참조한다.
대안적으로, 엘리먼트(72)는 칩을 표시할 뿐만아니라 웨이퍼를 표시할 수 있다. 엘리먼트(72)가 웨이퍼일 때, 엘리먼트(68)는 다른 웨이퍼일 수 있다. 그렇게 함으로써, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 239를 참조하면, 도 238에 예시된 구조를 형성한후에, 도 53에 예시된 절연 또는 유전체 층(120)은 접지상에 형성되거나 또는 유전체 층(88)의 노출된 최상부 표면(88s)상에 그리고 도전층(86)의 연마된 표면(86s)상에 형성된다. 다음으로, 각각이 도 212N에 예시된 칩들(118a 또는 118b)과 유사한 다수의 칩들(118) 및 이전에 기술된 더미 기판(들)(158)은 층(140) 위에 배치되며, 이는 도 54-59에 예시된 스텝들로서 지칭될 수 있다. 절연 또는 유전체 층(120) 위에 칩들(118) 및 더미 기판(들)(158)을 배치하는 어레인지먼트는 실시예에서 도 58 또는 도 59에 예시된 바와같이 절연 또는 유전체 층(120) 위에 칩들(118) 및 더미 기판(들)(158)을 배치하는 어레인지먼트로서 지칭될 수 있다.
다음으로, 도 240를 참조하면, 캡슐화/갭 필링 재료(138)는 각각의 칩(118)의 반도체 기판(124)의 후면상에, 더미 기판(들)(158)상에 그리고 갭들(4b 및 8b) 내에 형성된다. 다음으로, 캡슐화/갭 필링 재료(138), 각각의 칩(118)의 반도체 기판(124)의 후면, 및 더미 기판(들)(158)은 칩들(118) 내의 절연 플러그들(789) 모두가 노출된 바닥 표면들(789u)을 가질때까지 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 또는 기계적 연삭 및 화학적-기계적 연마을 포함하는 프로세스와 같은 적절한 프로세스에 의하여 연삭 또는 연마되며, 노출된 바닥 표면들(789u) 위에는 반도체 기판(124)의 부분들이 존재하지 않는다. 도 240에 예시된 바와같이 캡슐화/갭 필링 재료(138), 각각의 칩(118)의 반도체 기판(124)의 후면 및 더미 기판(들)(158)을 연삭 또는 연마하는 단계 및 캡슐화/갭 필링 재료(138)를 형성하는 단계는 도 214-217에 예시된 바와같이 캡슐화/갭 필링 재료(64), 각각의 칩(68)의 반도체 기판(58)의 후면 및 더미 기판(들)(62)을 연삭 또는 연마하는 단계 및 캡슐화/갭 필링 재료(64)를 형성하는 단계들로서 지칭될 수 있다. 캡슐화/갭 필링 재료(138)는 폴리실리콘, 실리콘 산화물 또는 폴리머일 수 있다. 절연 플러그들(789)의 절연 층(567)이 실리콘 질화물 또는 실리콘 산질화물의 층만으로 구성되는 경우에, 연삭 또는 연마 프로세스 동안, 노출된 바닥 표면들(789u)은 실리콘 질화물 또는 실리콘 산질화물의 층에 의하여 절연 플러그들(789) 최상부들에 제공된다. 절연 플러그들(789)의 절연층(567)이 실리콘 산화물의 층 및 실리콘 질화물 또는 실리콘 산질화물의 층으로 구성되는 다른 경우에, 연삭 또는 연마 프로세스 동안, 절연 플러그들(789)의 최상부들에 있는 실리콘 산화물의 층은 제거되며, 노출된 바닥 표면들(789u)은 실리콘 질화물 또는 실리콘 산질화물의 층에 의하여 절연 플러그들(789)의 최상부들에 제공된다.
따라서, 칩들(118) 각각의 반도체 기판(124)은 두께 T15로, 예컨대 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 30 마이크로미터, 1 내지 10 마이크로미터 또는 1 내지 5 마이크로미터, 바람직하게 2 내지 20 마이크로미터 또는 3 내지 30 마이크로미터의 두께로 씬(thin)될 수 있다. 칩들(118)의 각각에 대하여, 연삭 또는 연마 프로세스 이후에, 절연 플러그들(789) 및 반도체 기판(124)은 동일한 두께 T15)를 가질 수 있다. 바람직하게, 칩들(118) 각각은, 연삭 또는 연마 프로세스 이후에, 두께, 예컨대 3 내지 105 마이크로미터, 바람직하게 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
연삭 또는 연마 프로세스 이후에, 더미 기판(들)(158)은 두께 T16, 예컨대 3 내지 100 마이크로미터, 바람직하게 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께로 씬될 수 있으며, 갭들(4b 및 8b)내에 남아 있는 캡슐화/갭 필링 재료(138)는 수직 두께 T17, 예컨대 3 내지 100 마이크로미터, 바람직하게 3 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다. 각각의 칩(118)의 후면에 있는 반도체 기판(124)의 연삭 또는 연마된 표면(124s) 및 더미 기판(들)(158)의 연삭 또는 연마 표면(들)(158s)은 실질적으로 평탄화될 수 있으며, 캡슐화/갭 필링 재료(138)에 의하여 커버되지 않는다. 연삭 또는 연마된 표면(들)(158s)은 각각의 칩(118)의 연삭 또는 연마 표면(124s), 갭들(4b, 8b) 내의 캡슐화/갭 필링 재료(138)의 연삭 또는 연마 표면(138s), 그리고 칩들(118) 내의 절연 플러그들(789)의 노출된 바닥 표면들(789u)과 실질적으로 동일한 평면상에 있을 수 있다. 각각의 칩(118)에서, 반도체 기판(124)의 연삭 또는 연마된 표면(124s) 및 얕은 트렌치 격리부(345)의 바닥 간의 수직 거리 D16는 예컨대 0.1 마이크로미터보다 클 수 있으며, 예컨대 1 내지 100 마이크로미터, 1 내지 50 마이크로미터, 1 내지 25 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터 또는 0.1 내지 2 마이크로미터일 수 있다.
도 241를 참조하면, 도 240에 예시된 구조를 형성한후에, 도 64에 예시된 유전체층(139)은 각각의 칩(118)의 반도체 기판(124)의 표면(124S)상에, 더미 기판(들)(158)의 표면(들)(158s)상에, 칩들(118)의 절연 플러그들(789)의 노출된 바닥 표면들(789u)상에 그리고 캡슐화/갭 필링 재료(138)의 표면(138s)상에 형성된다.
다음으로, 도 242를 참조하면, 스루 비아들(156a, 156b, 156c, 156d, 156e 및 156f)을 포함하는 다수의 스루 비아들(156v)은 칩들(118) 및 더미 기판(들)(158) 내에 형성되어 금속 상호접속부들(2)의 도전층(86)을 노출시키며 칩들(118)의 층들(17 및 19)을 노출시키며, 이는 도 65에 예시된 스텝들로서 지칭될 수 있으나, 실시예에서 칩들(118)에 스루 비아들(156v)(예컨대, 비아들(156b-156f))을 형성하는 것은 칩들(118)의 절연 플러그들(789)을 에칭하는 것을 포함한다. 칩들(118) 내의 절연 플러그들(789)은 칩들(118)의 반도체 기판들(124)에 의하여 둘러싸여진다. 칩들(118) 내의 스루 비아들(156v)은 칩들(118)의 절연 플러그들(789)을 관통하여 이들에 의하여 둘러싸여 지며, 절연 플러그들(789)의 내부 벽들을 노출시킨다. 예컨대, 칩들(118) 중 좌측 칩 내의 스루 비아(156b)는 칩들(118) 중 좌측 칩 내의 절연 플러그들(789)을 관통하여 이들에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 내부 벽을 노출시키며, 절연 플러그들(789) 중 하나의 절연층(567)을 노출시킨다. 칩들(118) 중 좌측 칩의 스루 비아(156d)는 칩들(118) 중 좌측 칩의 절연 플러그들(789)의 다른 하나를 통과하고 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 다른 하나의 내부 벽을 노출시키며, 절연 플러그들(789)의 다른 하나의, 층(567)에 의하여 둘러싸여지는 절연층(456) 및 절연층(567)을 노출시킨다. 칩들(118)의 중간 칩의 스루 비아(156e)는 칩들(118)의 중간 칩의 절연 플러그들(789) 중 하나를 통과하고 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나 플러그의 내부벽을 노출시키며, 절연 플러그들(789) 중 하나의, 절연층(567)에 의하여 둘러싸여 지는 절연층(456)을 노출시킨다. 칩들(118)의 중간 칩의 스루 비아(156f)는 칩들(118)의 중간 칩의 절연 플러그들(789) 중 다른 하나를 통과하고 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 다른 하나 플러그의 내부벽을 노출시키며, 절연 플러그들(789) 중 다른 하나의, 절연층(567)에 의하여 둘러싸여 지는 절연층(456)을 노출시킨다.
스루 비아(156a, 156b, 156c, 156d, 156e, 또는 156f)와 같은 스루 비아들(156v) 각각은 예컨대 0.5 내지 100 마이크로미터, 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터, 또는 0.5 내지 5 마이크로미터, 바람직하게 1 내지 3 마이크로미터의 폭 또는 직경을 가진다. 스루 비아들(156a-156f)와 같은 스루 비아들(156v)에 대한 더 상세한 설명에 대해서는 도 65를 참조하라.
도 242에 도시된 바와같이, 칩들(118) 중 중간 칩의 절연 또는 유전체 층(120), 층(140), 및 층들(21, 78, 28)에 의하여 제공되는 지지체(803)는 노출된 상호접속 또는 금속 트레이스(75a)를 지원하기 위하여 스루 비아(156e)에 의하여 노출되는 상호접속 층(17)의 상호접속 또는 금속 트레이스(75a) 및 금속 상호접속부(2b)의 도전층(86) 사이에 있다. 지지체(803)는 예컨대 0.5 내지 10 마이크로미터, 및 바람직하게 1 내지 5 마이크로미터들의 높이, 및 예컨대 0.3 내지 30 마이크로미터, 바람직하게 0.3 내지 10 마이크로미터, 또는 0.3 내지 5 마이크로미터, 또는 0.3 내지 1 마이크로미터의 폭을 가질 수 있다.
도 243은 스루 비아(156e), 스루 비아(156e)를 둘러싸여 지는 절연 플러그(789), 및 도 242에 도시된 칩들(118) 중 하나의 칩의 상호접속 또는 금속 트레이스(75a)를 도시한 개략적 상부 투시도의 제 1 예이다. 도 243에 도시된 개략적 상부 투시도는 도 243에 도시된 스루 비아(156e)가 칩들(118) 중 중간 칩의 절연 플러그들(789) 중 하나 내에 형성된다는 점을 제외하고 도 66에 도시된 개략적 상부 투시도와 유사하다. 도 242 및 도 243에 도시된 스루 비아(156e) 및 상호접속 또는 금속 트레이스(75a)에 대한 상세한 설명에 대해서는 도 65 및 도 66의 예시를 참조하라.
도 244는 스루 비아(156e), 스루 비아(156e)를 둘러싸는 절연 플러그(789), 및 도 242에 예시된 상호접속 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 2 예이다. 도 244에 도시된 개략적 상부 투시도는 도 244에 도시된 스루 비아(156e)가 칩들(118) 중 중간 칩의 절연 플러그들(789) 중 하나 내에 형성된다는 점을 제외하고 도 67에 도시된 개략적 상부 투시도와 유사하다. 도 242 및 도 244에 도시된 스루 비아(156e) 및 상호접속 또는 금속 트레이스(75a)에 대한 상세한 설명에 대해서는 도 65 및 도 67의 예시를 참조하라.
도 245는 스루 비아(156e), 스루 비아(156e)를 둘러싸는 절연 플러그(789), 및 도 242에 예시된 상호접속 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 3 예이다. 도 245에 도시된 개략적 상부 투시도는 도 245에 도시된 스루 비아(156e)가 칩들(118) 중 중간 칩의 절연 플러그들(789) 중 하나 내에 형성된다는 점을 제외하고 도 68에 도시된 개략적 상부 투시도와 유사하다. 도 242 및 도 245에 도시된 스루 비아(156e) 및 상호접속 또는 금속 트레이스(75a)에 대한 상세한 설명에 대해서는 도 65 및 도 6의 예시를 참조하라.
도 246는 스루 비아(156e), 스루 비아(156e)를 둘러싸는 절연 플러그(789), 및 도 242에 예시된 상호접속 또는 금속 트레이스(75a)를 도시하는 개략적 상부 투시도의 제 4 예이다. 도 246에 도시된 개략적 상부 투시도는 도 246에 도시된 스루 비아(156e)가 칩들(118) 중 중간 칩의 절연 플러그들(789) 중 하나 내에 형성된다는 점을 제외하고 도 66A에 도시된 개략적 상부 투시도와 유사하다. 도 246에 도시된 스루 비아(156e) 및 상호접속 또는 금속 트레이스(75a)에 대한 상세한 설명에 대해서는 도 66A의 예시를 참조하라.
도 247를 참조하면, 도 242에 예시된 구조를 형성한 후에, 다수의 트렌치들(139t)은 유전체층(139)내에 형성된다. 유전체층(139)의 트렌치들(139t)은 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.5 내지 3 마이크로미터의 깊이 D9를 가진다. 트렌치들(139t) 아래의 유전체층(139)은 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.5 내지 5 마이크로미터, 0.5 내지 2 마이크로미터, 0.1 내지 3 마이크로미터, 또는 0.2 내지 1.5 마이크로미터의 나머지 두께 T20을 가진다. 유전체층(139)에 트렌치들(139t)을 형성하는 단계들은 도 153-155에 예시된 바와같이 유전체층(60)에 트렌치들(60t)을 형성하는 단계로서 지칭될 수 있다. 유전체층(139)에 형성된 트렌치들(139t)은 인터-칩 상호접속부들 및 인트라-칩 상호접속부들을 가진 공간들을 제공하기 위하여 사용된다. 또한, 도 179는 도 247에 도시된, 트렌치들(139t) 및 스루 비아들(156v)을 도시하는 개략적 상부 투시도의 예일 수 있으며, 도 247는 또한 도 179에 도시된, 라인 K-K를 따라 절단된 단면도일 수 있다.
대안적으로, 도 247에 예시된 트렌치들(139t)은 도 242에 예시된 스루 비아들(156v)이 칩들(118) 및 더미 기판(들)(158)에 형성되기 전에 유전체층(139)에 형성될 수 있다. 특히, 유전체층(139)이 도 241에 도시된 표면들(124s, 138s, 158s, 789u)상에 형성된 후에, 도 247에 예시된 트렌치들(139t)은 유전체층(139)에 형성되며, 다음으로 도 242에 예시된 스루 비아들(156v)은 칩들(118) 및 더미 기판(들)(158)에 형성되어 금속 상호접속부들(2)의 도전층(86)을 노출시키고 칩들(118)의 층들(17, 19)를 노출시킨다.
대안적으로, 도 248을 참조하면, 유전체층(139), 트렌치들(139t) 및 도 247에 도시된 스루 비아들(156v)은 이하의 단계들에 의하여 형성될 수 있다. 도 240에 도시된 구조를 형성한후에, 예를들어 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터 또는 0.15 내지 2 마이크로미터의 두께 C5를 가진, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 실리콘 산탄화물와 같은 절연체층(139a)은 각각의 칩(118)의 반도체 기판(124)의 표면(124s)상에, 더미 기판(들)(158)의 표면(158s)상에, 칩들(118) 내의 절연 플러그들(789)의 노출된 하부 표면들(789u)상에, 그리고 도 240에 도시된 캡슐화/갭 필링 재료(138)의 표면(138s)상에 형성된다.
다음으로, 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리벤조자졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층이 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스와 같은 적절한 프로세스를 사용하여 절연층(139a)상에 형성된다. 다음으로, 노출 프로세스 및 현상 프로세스는 트렌치들(139t)를 형성하여 폴리머 층(139b)에서 절연층(139a)을 노출시키기 위하여 사용될 수 있다. 1X 스테퍼 또는 1X 콘택 정렬기는 노출 프로세스 동안 폴리머층(139b)을 노출시키기 위하여 사용될 수 있다. 다음으로, 폴리머층(139b)은 섭씨 150도 내지 섭씨 400 도, 바람직하게 섭씨 180도 내지 섭씨 250의 온도로 경화 또는 가열된다. 폴리머층(139b)은 경화 또는 가열된후에 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께 C6를 가진다.
다음으로, 포토레지스트층은 트렌치들(139t)에 의하여 노출된 절연층(139a) 및 폴리머층(130b)상에 형성되며, 포토레지스트층 내의 다수의 개구부들은 트렌치들(139t)의 바닥부들에 있는 절연층(139a)을 노출시킨다. 다음으로, 포토레지스트 층 내의 개구부들 아래의 절연층(139a)은 비등방 플라즈마 에칭 프로세스와 같은 적절한 프로세스에 의하여 제거된다. 다음으로, 포토레지스트층 내의 개구부들 아래의 더미 기판(들)(158) 및 포토레지스트층 내의 개구부들 아래의 칩들(118)은 칩들(118) 내의 층들(17, 19)의 미리 결정된 영역들 및 금속 상호접속부들(2)의 도전층(86)의 미리 결정된 영역들이 포토레지스트층내의 개구부들에 의하여 노출될때까지 에칭된다. 다음으로, 포토레지스트층은 예컨대 유기 화학물을 사용하여 제거된다. 따라서, 스루 비아들(156a,156b, 156c, 156d, 156e, 156f)를 포함하는 스루 비아들(156v)은 칩들(118) 및 더미 기판(들)(158)에 형성되어 금속 상호접속부들(2)의 도전층(86) 및 칩들(118)의 층들(17, 19)을 노출시킨다. 도 248에 도시된 지지체(803) 및 스루 비아들(156v)의 사양은 도 242-246에 예시된 스루 비아들(156v) 및 지지체(803)의 사양으로 각각 지칭된다.
따라서, 앞서 언급된 단계들을 사용하여, 앞서 언급된 유전체층(139)에는 절연층(139a) 및 절연층(139a)상의 폴리머층(139b)이 제공될 수 있다. 폴리머층(139b)의 트렌치들(139t)은 절연층(139a)을 노출시키며, 그 내부에 형성된 인터-칩 상호접속부들 및 인트라-칩 상호접속부들을 가진 공간들을 제공하기 위하여 사용된다. 스루 비아들(156v)은 트렌치들(139t) 아래에 형성된다. 또한, 도 179는 도 248에 도시된 트렌치들(139t) 및 스루 비아들(156v)을 도시하는 개략적 투시도의 일례일 수 있으며, 도 248은 또한 도 179에 도시된 라인 K-K을 따라 절단된 단면도일 수 있다.
도 249를 참조하면, 도 247 또는 도 248에 예시된 구조를 형성한후에, 금속 상호접속부들(또는 다마신 금속 트레이스들)(3a, 3b, 3c)을 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(3)은 트렌치들(139t)상에 형성되며, 다수의 금속 플러그들(또는 금속 비아들)(7b)은 스루 비아들(156v) 내에 형성된다. 금속 플러그들(7p)은 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f)에서 각각 금속 플러그들(또는 금속 비아들)(7a, 7b, 7c, 7d, 7e, 7f)을 포함한다. 금속 플러그(7a)는 더미 기판(158)에 형성된다. 금속 플러그들(7b, 7c, 7d)은 칩들(118)의 좌측 칩에 형성되며, 금속 플러그들(7e, 7f)은 칩들(118)의 중간 칩에 형성된다. 지지체(803)상에서 상호접속층(17)의 지지체(803) 및 상호접속부 또는 금속 트레이스(75a)는 상호접속층(17)의 상부 표면이 배치되는, 금속 플러그(7e)의 수평 레벨보다 낮게 두개의 부분들 사이에 있을 수 있다.
트렌치들(139t)의 금속 상호접속부들(3) 및 스루 비아들(156v)의 금속 플러그들(7p)는 이하의 단계들에 의하여 형성될 수 있다. 첫째, 도 75에 예시된 접착/배리어층(125a)은 스루 비아들(156v)에 의하여 노출되는 층들(17, 19, 86)상에, 스루 비아들(156v)의 측벽들상에, 트렌치들(139t)의 측벽들 및 바닥부들상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽들 및 트렌치들(139t)의 바닥부들에 있는 절연층(139a)의 상부 표면들상에) 그리고 스루 비아(156v)에 의하여 노출되는 절연 플러그들(789)의 내부벽들상에, 그리고 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스, 또는 원자층 증착(ALD)와 같은 다른 박막 증착 프로세스들에 의하여 지지체(803)상에 있는 상호접속부 또는 금속 트레이스(75a)상에 형성된다. 다음으로, 도 75에 예시된 시드층(125b)은 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스 또는 원자층 증착(ALD)와 같은 다른 박막 증착 프로세스들에 의하여 접착/배리어층(125a), 스루 비아들(156v) 내에 그리고 트렌치들(139t) 내에 형성된다. 다음으로, 도 75에 예시된 도전층(125c)은 전기도금 프로세스와 같은 적절한 프로세스를 사용함으로써 시드층(125b)상에, 스루 비아들(156b) 내에 그리고 트렌치들(139t) 내에 형성된다. 다음으로, 층들(125a, 125b, 125c)은 유전체층(139)이 노출된 상부 표면(139s)을 가질때까지 예컨대 화학-기계적-연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적 연마를 포함하는 프로세스를 사용하여 연삭 또는 연마되며, 노출된 상부표면(139s) 위에서는 트렌치들(139t) 외부의 층들(125a, 125b, 125c) 및 층들(125a, 125b, 125c)의 부분들이 제거되지 않는다. 따라서, 트렌치들(139t) 내의 층들(125a, 125b, 125c)은 트렌치들(139t)에서 금속 상호접속부들(3a, 3b, 3c)을 포함하는 금속 상호접속부들(3)을 구성한다. 스루 비아들(156v) 내의 층들(125a, 125b, 125c)은 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f)에서 각각 금속 플러그들(7a, 7b, 7c, 7d, 7f)을 포함하는 금속 플러그들(7p)을 스루 비아들(156v)에서 구성한다. 접착/배리어층(125a) 및 시드층(125b)은 트렌치들(139t) 내의 도전층(125c)의 바닥부 및 측벽들에 있으며, 트렌치들(139t) 내의 도전층(125c)의 바닥부 및 측벽들은 접착/배리어층(125a) 및 시드층(125b)에 의하여 커버된다.
제 1 대안으로, 층들(125a, 125b, 125c)가 연삭 또는 연마된후에, 접착/배리어층(125a)은 트렌치들(139t)의 측벽들 및 바닥부들상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽들상에 그리고 트렌치들(139t)의 바닥부들에 있는 절연층(139a)의 상부 표면상에), 스루 비아들(156v)의 바닥부들에 있는 층들(17, 19, 86)상에, 스루 비아들(156v)의 측벽들상에, 칩들(118) 내의 절연 플러그들(789)의 내부벽들상에, 그리고 지지체(803)상에 있는 상호접속부 또는 금속 트레이스(75a)상에서 1마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 티타늄, 티타늄-텅스텐 합금 또는 티타늄 질화물의 단일층과 같은 티타늄-함유층일 수 있다. 시드층(125b)은 티타늄-함유층상에서, 트렌치들(139t)내에서, 그리고 스루 비아들(156v)내에서 1마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(125c)은 트렌치들(139t) 내에서 그리고 스루 비아(156v) 내에서 구리 또는 티타늄-구리 합금의 단일층상의 전기도금된 구리층일 수 있다. 트렌치들(139t) 내의 전기도금된 구리층은 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 241-247에 예시된 바와같이 형성되는 경우에 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 가진다. 대안적으로, 트렌치들(139t) 내의 전기도금된 구리층은 층들(139a, 139b)로 구성되는 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 248에 예시된 바와같이 형성되는 경우에 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
제 2 대안으로, 층들(125a, 125b, 125c)가 연삭 또는 연마된후에, 접척/배리어층(125a)은 트렌치들(139t)의 측벽들 및 바닥부들상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽들상에 그리고 트렌치들(139t)의 바닥부들에 있는 절연층(139a)의 상부 표면상에), 스루 비아들(156v)의 바닥부들에 있는 층들(17, 19, 86)상에, 스루 비아들(156v)의 측벽들상에, 칩들(118) 내의 절연 플러그들(789)의 내부벽들상에, 그리고 지지체(803)상에 있는 상호접속부 또는 금속 트레이스(75a)상에서 1마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 탄탈 또는 탄탈-질화물의 단일층과 같은 탄탈-함유층일 수 있다. 시드층(125b)은 탄탈-함유층상에서, 트렌치들(139t)내에서, 그리고 스루 비아들(156v)내에서 1마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(125c)은 트렌치들(139t) 내에서 그리고 스루 비아(156v) 내에서 구리 또는 티타늄-구리 합금의 단일층상의 전기도금된 구리층일 수 있다. 트렌치들(139t) 내의 전기도금된 구리층은 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 241-247에 예시된 바와같이 형성되는 경우에 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 가진다. 대안적으로, 트렌치들(139t) 내의 전기도금된 구리층은 층들(139a, 139b)로 구성되는 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 248에 예시된 바와같이 형성되는 경우에 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
제 3 대안으로, 층들(125a, 125b, 125c)가 연삭 또는 연마된후에, 접척/배리어층(125a)은 트렌치들(139t)의 측벽들 및 바닥부들상에(또는 폴리머층(139b) 내의 트렌치들(139t)의 측벽들상에 그리고 트렌치들(139t)의 바닥부들에 있는 절연층(139a)의 상부 표면상에), 스루 비아들(156v)의 바닥부들에 있는 층들(17, 19, 86)상에, 스루 비아들(156v)의 측벽들상에, 칩들(118) 내의 절연 플러그들(789)의 내부벽들상에, 그리고 지지체(803)상에 있는 상호접속부 또는 금속 트레이스(75a)상에서 1마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 크롬의 단일층과 같은 크롬-함유층일 수 있다. 시드층(125b)은 크롬-함유층상에서, 트렌치들(139t)내에서, 그리고 스루 비아들(156v)내에서 1마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(125c)은 트렌치들(139t) 내에서 그리고 스루 비아(156v) 내에서 구리 또는 티타늄-구리 합금의 단일층상의 전기도금된 구리층일 수 있다. 트렌치들(139t) 내의 전기도금된 구리층은 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 241-247에 예시된 바와같이 형성되는 경우에 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.3 내지 1.5 마이크로미터 또는 0.5 내지 3 마이크로미터의 두께를 가진다. 대안적으로, 트렌치들(139t) 내의 전기도금된 구리층은 층들(139a, 139b)로 구성되는 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 248에 예시된 바와같이 형성되는 경우에 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
유전체층(139)의 노출된 상부 표면(130s)은 트렌치들(139t) 내의 도전층(125c)의 연삭 또는 연마된 표면(227)과 실질적으로 동일평면상에 있을 수 있다. 층들(125a, 125b, 125c)가 연삭 또는 연마된후에, 유전체층(139)은 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 241-247에 예시된 바와같이 형성되는 경우에 노출된 상부 표면(139s) 및 표면(124s 또는 158s)사이에서 예컨대 1 내지 10 마이크로미터, 바람직하게 1 내지 3 마이크로미터의 두께를 가질 수 있다. 대안적으로, 층들(125a, 125b, 125c)가 연삭 또는 연마된후에, 유전체층(139)의 폴리머층(139b)은 층들(139a, 139b)로 구성된 유전체층(139), 트렌치들(139t) 및 스루 비아들(156v)이 도 248에 예시된 바와같이 형성되는 경우에 폴리머층(139b)의 노출된 상부 표면(139s) 및 절연층(139a)의 상부 표면사이에서 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가질 수 있다.
칩들(118) 내의 금속 플러그들(7b) 각각은 칩들(118) 내의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 플러그의 내부 벽과 접촉한다. 예컨대, 칩들(118)의 좌측 칩의 금속 플러그들(7b)은 칩들(118)의 좌측 칩의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 하나의 플러그의 절연층(567)과 접촉한다. 칩들(118)의 좌측 칩의 금속 플러그들(7c)은 칩들(118)의 좌측 칩의 절연 플러그들(789) 중 다른 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 다른 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 다른 하나의 플러그의, 층(567)에 의하여 둘러싸여진 절연층(456)과 접촉한다. 칩들(118)의 좌측 칩의 금속 플러그들(7d)은 칩들(118)의 좌측 칩의 절연 플러그들(789) 중 다른 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 다른 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 다른 하나의 플러그의, 층(567)에 의하여 둘러싸여진 절연층(456)과 접촉한다. 칩들(118)의 중간 칩의 금속 플러그들(7e)은 칩들(118)의 중간 칩의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 하나의 플러그의, 층(567)에 의하여 둘러싸여진 절연층(456)과 접촉한다. 칩들(118)의 중간 칩의 금속 플러그들(7f)은 칩들(118)의 중간 칩의 절연 플러그들(789) 중 다른 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 다른 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 다른 하나의 플러그의, 층(567)에 의하여 둘러싸여진 절연층(456)과 접촉한다. 도 249에 도시된 금속 플러그(7p)(금속 플러그(7a-7f)를 포함하는) 및 금속 상호접속부들(3)(금속 상호접속부들(3a, 3b, 3c)을 포함하는)에 대한 상세한 설명에 대해서는 도 76의 예시를 참조하라.
대안적으로, 엘리먼트(118)는 칩을 표시할 뿐만아니라 웨이퍼를 표시한다. 엘리먼트(118)가 웨이퍼일때, 엘리먼트(72)는 다른 웨이퍼일 수 있다. 따라서, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 250을 참조하면, 도 249에 예시된 구조를 형성한후에, 이하의 단계들은 도 77-81에 예시된 바와같이 이후에 수행될 수 있으며, 다음으로 싱귤레이션 프로세스는 예컨대 기계적 쏘잉(sawing) 또는 레이저 커팅(cutting)을 사용함으로써 캐리어(11), 더미 기판(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고, 시스템-인 패키지들 또는 멀티칩 모듈들(556a, 556b)와 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 생귤레이션 처리하기 위하여 수행될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(556a)은 솔더 범프들 또는 볼들(126)을 사용하여 마더 보드, 인쇄회로기판(PCB), 볼-그래드-어레이(BGA) 기판, 금속 기판, 유리 기판, 또는 세라믹 기판과 같이 캐리어에 연결되어 캐리어와 본딩될 수 있다. 예컨대, 도 251를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(556a)은 예컨대 캐리어(176)의 상부 측면상에서 수행되는 솔더 또는 금 층을 가진 솔더 범프들 또는 볼들(126)을 결합하는 플립 칩 기술을 사용하여 캐리어(176)의 상부 측면과 본딩될 수 있다. 다음으로, 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(556a)의 폴리머층(136)과 및 캐리어(176)의 상부 측면사이에 형성될 수 있으며, 솔더 범프들 또는 볼들(126)을 둘러싼다. 다음으로, 다수의 솔더 볼들(178)은 캐리어(176)의 바닥부 측면상에 형성될 수 있다. 도 251에 도시된, 캐리어(176), 언더 필(174) 및 솔더 볼들(178)의 사양들은 도 83에 예시된 캐리어(176), 언더 필(174), 및 솔더 볼들(178)의 사양들로 각각 지칭될 수 있다.
도 252는 이하의 단계들에 의하여 형성될 수 있는, 본 발명의 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시한다. 도 249에 예시된 구조를 형성한후에, 도 77-29에 예시된 단계들은 이후에 수행될 수 있다. 다음으로, 폴리머층(136) 및 콘택 포인트들상에, 절연 또는 유전체층(122)의 개구부들의 바닥부들에, 그리고 금속 상호접속부들(3)의 도전층(125c)의, 폴리머 층(136) 내의 개구부들(136a) 아래에 금속 범프들(668)을 형성하는 것은 도 84에 예시된 단계들로서 지칭될 수 있다. 다음으로, 싱귤레이션 프로세스는 예컨대 기계적 쏘잉 또는 레이저 커팅을 사용함으로써 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 122, 136, 139, 140)을 절단하고 시스템-인 패키지 또는 멀티칩 모듈(556c)와 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 생귤레이션 처리하기 위하여 수행될 수 있다. 시스템-인 패키지 또는 멀티칩 모듈(556c)에서, 상호접속부들(3) 각각은 금속 범프들(668)의 하나 이상에 연결될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(556c)은 솔더 범프들(668)을 사용하여 마더 보드, 인쇄회로기판(PCB), 볼-그래드-어레이(BGA) 기판, 금속 기판, 유리 기판, 또는 세라믹 기판과 같이 캐리어에 연결되어 캐리어와 본딩될 수 있다. 예컨대, 도 253를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(556c)은 예컨대 캐리어(176)의 상부 측면상에서 수행되는 솔더 또는 금 층을 가진 금속 범프들(668)의 솔더 웨팅층(146)을 결합하는 플립 칩 기술을 사용하여 도 83에 예시된 캐리어(176)의 상부 측면과 본딩될 수 있다. 캐리어(176)의 상부 측면상에서 수행되는 솔더 또는 금 층과 솔더 웨팅층(146)을 결합한후에, 다수의 금속 결합기들(180)은 금속 범프들(668)의 배리어층(144) 및 캐리어(176)의 상부 측면 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터들의 두께를 가진, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Au 합금 또는 Sn-Pb 합금의 층일 수 있다. 대안적으로, 금속 결합부들(180)은 0.1 내지 10 마이크로미터의 두께를 가진 금 층일 수 있다. 다음으로, 도 83에 예시된 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(556c)의 폴리머층(136) 및 캐리어(176)의 상부 측면 사이에 형성될 수 있으며, 금속 범프들(668) 및 금속 결합기들(180)을 둘러싼다. 다음으로, 도 83에 예시된 솔더 볼들(178)은 캐리어(176)의 바닥부 측면상에 형성될 수 있다.
대안적으로, 도 250-253에 도시된 절연 또는 유전체층(122)은 생략될 수 있다. 이 경우에, 폴리머층(136)은 표면들(227, 139)상에 형성되며, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들은 폴리머층(136)의 개구부들(136a)에 의하여 이 개구부들(136a)의 단부들에서 노출된다. 게다가, 접착/배리어층(134)은 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구부들(136a)에 의하여 이 개구부들(136a)의 단부에서 노출되는 콘택 포인트들상에서 형성된다.
도 254는 예컨대 이하의 단계들에 의하여 형성될 수 있는, 와이어본딩된 와이어들(184)을 통해 도 83에 예시된 캐리어(176)에 연결된 시스템-인 패키지 또는 멀티칩 모듈(556d)을 포함하는 멀티칩 패키지(556f)를 도시한다.
도 249에 예시된 구조를 형성한후에, 도 86에 예시된 단계들은 도전층(125c)의 연삭 또는 연마된 표면(227)상에 그리고 유전체층(139)의 노출된 상부 표면(139s)상에 절연 또는 유전체층(122)을 형성하고, 절연 또는 유전체층(122)상에 그리고 금속 상호접속부들(3)의 도전층(125c)의, 층(122) 내의 다수의 개구부들(122a)에 의하여 노출된 다수의 영역들상에 다수의 금속 상호접속부들 또는 트레이스들(300)을 형성하며, 절연 또는 유전체층(122) 또는 금속 상호접속부들 또는 트레이스들(300)상에 폴리머층(136)을 형성하기 위하여 수행된다. 폴리머층(136)은 경화된후에 예컨대 1 내지 20 마이크로미터, 바람직하게 2 내지 15 마이크로미터, 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 폴리머층(136)의 다수의 개구부들(136a)은 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출시킨다. 다음으로, 싱귤레이션 프로세스는 예컨대 기계적 쏘잉 또는 레이저 커팅을 사용함으로써 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고 다수의 시스템-인 패키지 또는 멀티칩 모듈(556d)을 생귤레이션 처리하기 위하여 수행될 수 있다.
다음으로, 다수의 시스템-인 패키지 또는 멀티칩 모듈(556d)은 예컨대 캐리어(176)의 상부 측면상에서 20 내지 150 마이크로미터의 두께를 가진 글루 층(182)을 형성한후 글루 층(182)을 사용하여 캐리어(11)의 상부 측면에 다수의 시스템-인 패키지 또는 멀티칩 모듈(556d)을 부착함으로써 캐리어(176)과 결합될 수 있다. 글루 층(182)은 예컨대 20 내지 150 마이크로미터의 두께를 가진, 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리벤조자졸(PBO), 또는 폴리-페닐렌 산화물(PPO), 실로산 또는 SU-8의 층과 같은 폴리머층일 수 있다. 다음으로, 금 와이어들, 구리 와이어들, 또는 알루미늄 와이어들과 같은 다수의 와이어들(184)은 와이어본딩 프로세스에 의하여 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136) 내의 개구부들(136a)에 의하여 노출되는 접촉 포인트들상에 그리고 캐리어(176)의 상부 측면상에 와이어본딩될 수 있다. 따라서, 다수의 시스템-인 패키지 또는 멀티칩 모듈(556d)의 금속 상호접속부들 또는 트레이스들(300)은 와이어본딩된 와이어들(184)를 통해 캐리어(176)에 물리적 그리고 전기적으로 연결될 수 있다. 다음으로, 몰딩 화합물(186)은, 몰딩 프로세스에 의하여, 다수의 시스템-인 패키지 또는 멀티칩 모듈(556d)상에, 캐리어(176)의 상부 측면상에 그리고 와이어본딩된 와이어들(184)상에 형성될 수 있어서, 와이어본딩된 와이어들(184) 및 다수의 시스템-인 패키지 또는 멀티칩 모듈(556d)을 캡슐화할 수 있다. 몰딩 화합물(186)은 에폭시, 탄소 필러 또는 유리 필러를 포함할 수 있거나 또는 탄소 필러는 에폭시에 분배될 수 있다. 다음으로, 도 83에 예시된 솔러 볼들(178)은 캐리어(176)의 바닥부 측면상에 형성될 수 있다. 그 후에, 싱귤레이션 프로세스는 캐리어(176) 및 몰딩 화합물(186)을 절단하고, 다수의 멀티칩 패키지(566f)를 싱귤레이션 처리하기 위하여 수행될 수 있다. 멀티칩 패키지(566f)는 솔더 볼들(178)을 통해, 마더 보드, 볼-그리드-어레이(BGA), 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 캐리어에 연결될 수 있다. 도 254에 도시된 캐리어(176)의 사양들은 도 83에 예시된 캐리어(176)의 사양들로서 지칭될 수 있다.
도 255-270은 본 발명의 다른 실시예에 따라 다른 시스템-인 패키지 또는 멀티칩 모듈을 형성하기 위한 프로세스를 도시한다. 도 255를 참조하면, 도 215에 예시된 구조를 형성한후에, 도 186에 예시된 유전체층(60)은 각각의 칩(68)의 반도체 기판(58)의 표면(58s)상에, 더미 기판(들)(62)의 표면(들)(62s)상에, 칩들(68) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789s), 그리고 캡슐화/갭 필링 재료(64)의 표면(64s)상에 형성된다. 다음으로, 스루 비아들(170a, 170b, 170c, 170d, 170e, 170f)을 포함하는 다수의 스루 비아들(170v)은 칩들(68)내에 그리고 더미 기판(들)(62) 내에 형성되어 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26, 34)을 노출시킨다. 도 255에 예시된 칩들(68) 및 더미 기판(들)(62) 내에 스루 비아들(170v)을 형성하는 단계들은 도 15에 예시된 칩들(68) 및 더미 기판들(62) 내에 스루 비아들(170v)을 형성하는 단계로서 지칭될 수 있으나, 실시예에서는 칩들(68)내에 (비아들(170b-170f)와 같은) 스루 비아들(170v)을 형성하는 단계들이 칩들(68)내에 절연 플러그들(789)을 통해 에칭하는 단계를 포함한다. 도 255에 도시된 스루 비아들(170v)(비아들(170a-170f))을 포함하는), 스루 비아들(170v)을 노출시키는 절연 플러그들(789), 및 지지체(801)의 사양들은 도 219-223에 예시된 스루 비아들(170v)(비아들(170a-170f)을 포함하는), 스루 비아들(170v)을 노출시키는 절연 플러그들(789) 및 지지체(801)의 사양들로 각각 지칭될 수 있다.
다음으로, 도 256을 참조하면, 도 90에 예시된 접착/배리어층(52)은 스루 비아들(170v)에 의하여 노출된 층들(18, 26, 34)상에, 스루 비아들(170v)의 측벽들상에, 유전체층(60)상에, 절연 플러그들(789)의, 스루 비아들(170v)에 의하여 노출된 내부 벽들상에, 그리고 지지체(801)상에 있는 상호접속부 또는 금속 트레이스(35a)상에 형성된다. 다음으로, 도 90에 도시된 시드층(54)은 접착/배리어층(52) 및 스루 비아들(170v)내에 형성된다. 다음으로, 포토레지스트층(194)은 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스와 같은 적절한 프로세스를 사용함으로써 시드층(54)상에 형성된다. 다음으로, 포토 노출 프로세스 및 현상 프로세스는 다수의 개구부들(194a)을 형성하여 포토레지스트층(194) 내에서 시드층(54)의 다수의 영역들을 노출시키기 위하여 사용될 수 있다. 패터닝된 포토레지스트층(194)은 예컨대 1 내지 30 마이크로미터, 바람직하게 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음으로, 도 90에 예시된 도전층(56)은 시드층(54)의 층(194)내의 개구부들(194a)에 의하여 노출된 영역들상에 형성된다.
다음으로, 도 257를 참조하면, 포토레지스트층(194)은 예컨대 유기 화학 용액을 사용하여 제거된다. 다음으로, 도전층(56) 아래에 있지 않는 시드층(54)은 웨이팅 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 다음으로, 도전층(56) 아래에 있지 않는 접착/배리어층(52)은 웨이팅 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 따라서, 유전체층(60) 및 스루 비아들(170v) 위에 있는 층들(52, 54, 56)은 유전체층(60) 및 스루 비아들(170v) 위에서 금속 상호접속부들(1a, 1b)을 포함하는 다수의 금속 상호접속부들(1)을 구성한다. 유전체층(60) 위의 금속 상호접속부(1)의 시드층(54) 및 접착/배리어층(52)은 유전체층(60) 위의 금속 상호접속부(1)의 도전층(56)의 임의의 측벽(1w)에 있지 않고 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 바닥부 아래에 있다. 유전체층(60) 위의 금속 상호접속부들(1)의 도전층(56)의 측벽들(1w)은 층들(52, 54)에 의하여 커버되지 않는다. 스루 비아들(170v) 내의 층들(52, 54, 56)은 도 255에 도시된 바와같이 스루 비아들(170a, 170b, 170c, 170d, 170e, 170f)에서 금속 플러그들(또는 금속 비아들)(5a, 5b, 5c, 5d, 5e, 5f)을 각각 포함하는, 스루 비아들(170v) 내의 다수의 금속 플러그들(또는 금속 비아들)(5p)을 구성한다. 금속 플러그(5a)는 더미 기판(62)내에 형성되며, 금속 플러그들(5b, 5c, 5d, 5e, 5f)은 동일한 칩(68)내에 형성된다. 칩들(68) 및 더미 기판(들)(62) 내에 형성된 이들 금속 플러그들(5p)은 칩들(68) 내의 반도체 디바이스들(36) 및 금속 상호접속부(1)를 연결시킬 수 있으며, 캐리어(11)의 도전층(18)의 다수의 콘택 포인트들 및 금속 상호접속부들(1)을 연결시킬 수 있다. 지지체(801) 및 지지체(801) 상에서 상호접속부층(34) 내의 상호접속부 또는 금속 트레이스(35a)는 상호접속부층(34)의 상부 표면이 배치되는 수평 레벨 보다 낮은 금속 플러그(5e)의 2개의 위치들 사이에 있을 수 있다.
칩들(68) 내의 금속 플러그들(5p) 각각은 칩들(68) 내의 절연 플러그들(789) 중 하나를 통과하며, 절연 플러그들(789) 중 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789) 중 하나의, 절연층(567)에 의하여 노출되는 절연층(456)에 의하여 노출된다. 예컨대, 칩들(68)중 하나 칩의 금속 플러그들(5b, 5c, 5d, 5e, 5f) 각각은 칩들(68) 중 하나의 칩의 절연 플러그들(789) 중 하나를 통과하며, 절연 플러그들(789) 중 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 하나의 플러그의, 절연층(567)에 의하여 둘러싸여지는 절연층(456)에 의하여 둘러싸여 진다. 도 257에 도시된 금속 플러그(5p)(금속 플러그(5a-5f)를 포함하는) 및 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b)을 포함하는)에 대한 상세한 설명에 대해서는 도 91의 예시를 참조하라.
대안적으로, 엘리먼트(68)는 칩을 표시할 뿐만아니라 웨이퍼를 표시한다. 엘리먼트(68)가 웨이퍼일때, 캐리어(11)는 다른 웨이퍼일 수 있다. 따라서, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 258을 참조하면, 도 257에 예시된 구조를 형성한후에, 절연 또는 유전체층(66)은 금속 상호접속부들(1)의 도전층(56)상에, 유전체층(60)상에 그리고 금속 상호접속부들(1) 사이의 갭들내에 형성된다. 예컨대, 절연 또는 유전체층(66)은 금속 상호접속부들(1)의 도전층(56)상에, 유전체층(60)상에 그리고 금속 상호접속부들(1)사이의 갭들내에 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리-페닐렌 산화물(PPO), 또는 폴리벤조자졸(PBO)의 층과 같은 폴리머층을 포함하거나 또는 이 폴리머층일 수 있다. 도전층(56)상의 폴리머층은 0.1 내지 50 마이크로미터, 바람직하게 1 내지 30 마이크로미터, 2 내지 20 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
대안적으로, 절연 또는 유전체층(66)은 금속 상호접속부들(1)의 도전층(56)상에, 유전체층(60)상에 그리고 금속 상호접속부들(1) 사이의 갭들내에 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 실리콘 산탄화물의 층과 같은 무기층을 포함하거나 또는 이 무기층일 수 있다. 도전층(56) 상의 무기층은 예컨대 0.1 내지 10 마이크로미터, 바람직하게 0.1 내지 1 마이크로미터, 0.2 내지 2 마이크로미터, 0.3 내지 3 마이크로미터 또는 0.5 내지 5 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 259를 참조하면, 도 258에 도시된 절연 또는 유전체층(66)은 이하의 단계들에 의하여 형성될 수 있다. 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리-페닐렌 산화물(PPO), 또는 폴리벤조자졸(PBO)의 층과 같은 폴리머층(66a)은 금속 상호접속부들(1)의 도전층(56)상에, 유전체층(60)상에 그리고 금속 상호접속부들(1) 사이의 갭내에 형성된다. 다음으로, 폴리머층(66a)은 금속 상호접속부들(1)의 도전층(56)이 폴리머층(66a)에 의하여 커버되지 않은 상부 표면(56u)을 가질때까지 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 또는 기계적 연삭 및 화학적 에칭을 포함하는 프로세스와 같은 적절한 프로세스에 의하여 연삭 또는 연마된다. 따라서, 폴리머층(66a)은 유전체층(6)상에 그리고 금속 상호접속부들(1)사이의 갭들 내에 남으며, 예컨대 1 마이크로미터 보다 큰, 예컨대 1 내지 20 마이크로미터, 바람직하게 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 가진다. 폴리머층(66a)의 연삭 또는 연마된 표면(66s)은 실질적으로 평탄하며, 도전층(56)의 상부 표면(56u)과 실질적으로 동일평면상에 있을 수 있다. 다음으로, 예컨대 0.1 내지 3 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터의 두께를 가진, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 실리콘 산탄화물의 층과 같은 무기층(66b)은 도전층(56)의 상부 표면(56u) 및 폴리머층(66a)의 연삭 또는 연마된 표면(66s) 상에 형성된다. 따라서, 도 258에 도시된 절연 또는 유전체층(66)에는 또한 도 259에 도시된 폴리머층(66a) 또는 유전체층(66)이 제공될 수 있다.
도 260을 참조하면, 절연 또는 유전체층(66)을 형성한후에, 이하의 단계들은, 반도체 기판들(96)의 부분들이 존재하지 않은 노출된 바닥부 표면들(789t)을 칩들(72) 내의 절연 플러그들(789) 모두가 가질때까지, 층(66)상에 형성된 층(116)위에 도 212M에 예시된 칩(72a 또는 72b)과 각각 유사한 칩들(72) 및 이전에 기술된 더미 기판(들)(165)을 배치하고, 각각의 칩(72)의 반도체 기판(96)의 후면상에, 더미 기판(들)(165)상에 그리고 갭들(4a, 8a) 내에 캡슐화/갭 필링 재료(98)를 형성하며, 캡슐화/갭 필링 재료(98), 각각의 칩(72)의 반도체 기판(96)의 후면 및 더미 기판(들)(165)을 연삭 또는 연마하기 위하여 도 228 및 도 229에 예시된 바와같이 후속하여 수행될 수 있다.
다음으로, 도 261을 참조하면, 도 195에 예시된 유전체층(88)은 각각의 칩(72)의 반도체 기판(96)의 표면(96s)상에, 더미 기판(들)(165)의 표면(들)(165s)상에, 칩들(72) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789t)상에 그리고 캡슐화/갭 필링 재료(98)의 표면(98s)상에 형성된다. 다음으로, 스루 비아들(164a, 164b, 164c, 164d, 164f)을 포함하는 다수의 스루 비아들(164v)은 칩들(72) 내에 그리고 더미 기판(들)(165)내에 형성되어, 금속 상호접속부들(1)의 도전층(56)을 노출시키고 칩들(72)의 층들(114, 106)을 노출시킨다. 도 261에 예시된 더미 기판(들)(165) 내에 그리고 칩들(72) 내에 스루 비아들(164v)을 형성하는 단계들은 도 41에 예시된 바와같이 칩들(72) 내에 그리고 더미 기판(들)(165) 내에 스루 비아들(164v)을 형성하는 단계들로서 지칭될 수 있으나, 실시예에서 칩들(72) 내에 스루 비아들(164v)(비아들(164b-164e)와 같은)을 형성하는 것은 칩들(72) 내의 절연 플러그들(789)를 통해 에칭하는 것을 포함한다. 도 261에 도시된, 스루 비아들(164v)(비아들(164a-164e), 스루 비아들(164v)을 둘러싸는 절연 플러그들(789) 및 지지체(802)의 사양들은 도 231-235에 예시된 스루 비아들(164v)(비아들(164a-164e)를 포함하는), 스루 비아들(164v)을 둘러싸는 절연 플러그들(789) 및 지지체(802)의 사양들로서 각각 지칭될 수 있다.
다음으로, 도 262를 참조하면, 도 95에 예시된 접착/배리어층(92)은 스루 비아들(164v)에 의하여 노출된 층들(56, 106, 114)상에, 스루 비아들(164v)의 측벽들상에, 유전체층(88)상에, 칩들(72) 내의 절연 플러그들(789)의, 스루 비아들(164v)에 의하여 노출된 내부 벽들상에, 그리고 지지체(802)상에 있는 상호접속부 또는 금속 트레이스(55a)상에 형성된다. 다음으로, 도 95에 도시된 시드층(94)은 접착/배리어층(92) 및 스루 비아들(164v)내에 형성된다. 다음으로, 포토레지스트층(294)은 예컨대 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스를 사용함으로써 시드층(94)상에 형성된다. 다음으로, 포토 노출 프로세스 및 현상 프로세스는 다수의 개구부들(294a)을 형성하여 포토레지스트층(294) 내에서 시드층(94)의 다수의 영역들을 노출시키기 위하여 사용될 수 있다. 패터닝된 포토레지스트층(294)은 예컨대 1 내지 30 마이크로미터, 바람직하게 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음으로, 도 95에 예시된 도전층(86)은 시드층(94)의, 층(294)내의 개구부들(294a)에 의하여 노출된 영역들상에 형성된다.
다음으로, 도 263를 참조하면, 포토레지스트층(294)은 예컨대 유기 화학 용액을 사용하여 제거된다. 다음으로, 도전층(86) 아래에 있지 않는 시드층(94)은 웨이팅 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 다음으로, 도전층(86) 아래에 있지 않는 접착/배리어층(92)은 웨이팅 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 따라서, 유전체층(88) 및 스루 비아들(164v) 위에 있는 층들(92, 94, 86)은 유전체층(88) 및 스루 비아들(164v) 위에서 금속 상호접속부들(2a, 2b)을 포함하는 다수의 금속 상호접속부들(2)을 구성한다. 유전체층(88) 위의 금속 상호접속부(2)의 시드층(94) 및 접착/배리어층(92)은 유전체층(88) 위의 금속 상호접속부(2)의 도전층(86)의 임의의 측벽(2w)에 있지 않고 유전체층(88) 위의 금속 상호접속부들(2)의 도전층(86)의 바닥부 아래에 있다. 유전체층(88) 위의 금속 상호접속부들(2)의 도전층(86)의 측벽들(2w)은 층들(92, 94)에 의하여 커버되지 않는다. 스루 비아들(164v) 내의 층들(92, 94, 96)은 도 261에 도시된 바와같이 스루 비아들(164a, 164b, 164c, 164d, 164e)에서 금속 플러그들(또는 금속 비아들)(6a, 6b, 6c, 6d, 6e)을 각각 포함하는, 스루 비아들(164v) 내의 다수의 금속 플러그들(또는 금속 비아들)(6p)을 구성한다. 금속 플러그(6a)는 더미 기판(165)내에 형성되며, 금속 플러그들(6b, 6c)은 칩들(72)의 좌측 칩내에 형성되며, 금속 플러그들(6d, 6e)은 칩들(72)의 중간 칩에 형성된다. 지지체(802) 및 지지체(802) 상에서 상호접속부층(106) 내의 상호접속부 또는 금속 트레이스(55a)는 상호접속부층(106)의 상부 표면이 배치되는 수평 레벨 보다 낮은 금속 플러그(6e)의 2개의 위치들 사이에 있을 수 있다. 칩들(72) 및 더미 기판(들)(165) 내에 형성된 이들 금속 플러그들(6p)은 칩들(72) 내에서 금속 상호접속부들(2) 및 반도체 디바이스들(102)을 연결시킬 수 있으며, 금속 상호접속부들(1, 2)을 연결시킬 수 있다.
칩들(72) 내의 금속 플러그들(6p) 각각은 칩들(72) 내의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여지며, 절연 플러그들(789) 중 하나의 플러그의 내부벽과 접촉한다. 예컨대, 칩들(72)중 좌측 칩의 금속 플러그들(6b)은 칩들(72) 중 좌측 칩의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 하나의 플러그의, 절연층(567)에 의하여 둘러싸여 지는 절연층(456)과 접촉한다. 칩들(72)의 좌측 칩에 있는 금속 플러그(6c)는 칩들(72)의 좌측 칩 내의 절연 플러그들(789) 중 다른 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 다른 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789)의 다른 하나의 플러그의 절연층(567)과 접촉한다. 칩들(72)의 중간 칩에 있는 금속 플러그(6d)는 칩들(72)의 중간 칩 내의 절연 플러그들(789) 중 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789)의 하나의 플러그의, 절연층(567)에 의하여 둘러싸여 지는 절연층(456)과 접촉한다. 칩들(72)의 중간 칩에 있는 금속 플러그(6e)는 칩들(72) 중 중간 칩 내의 절연 플러그들(789) 중 다른 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 다른 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789)의 다른 하나의 플러그의 절연층(567)과 접촉한다. 도 263에 도시된 금속 플러그(6p)(금속 플러그들(6a-6e)을 포함하는) 및 금속 상호접속부(2)(금속 상호접속부들(2a, 2b)을 포함하는)에 대한 상세한 설명에 대해서는 도 96의 예시를 참조하라.
대안적으로, 엘리먼트(72)는 칩을 표시할 뿐만아니라 웨이퍼를 표시한다. 엘리먼트(72)가 웨이퍼일때, 엘리먼트(68)는 다른 웨이퍼일 수 있다. 따라서, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 264을 참조하면, 절연 또는 유전체층(120)은 금속 상호접속부들(2)의 도전층(86)상에, 유전체층(88)상에 그리고 금속 상호접속부들(2) 사이의 갭들내에 형성된다. 예컨대, 절연 또는 유전체층(120)은 금속 상호접속부들(2)의 도전층(86)상에, 유전체층(88)상에 그리고 금속 상호접속부들(2)사이의 갭들내에 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리-페닐렌 산화물(PPO), 또는 폴리벤조자졸(PBO)의 층과 같은 폴리머층을 포함하거나 또는 이 폴리머층일 수 있다. 도전층(86)상의 폴리머층은 예컨대 0.1 내지 50 마이크로미터, 바람직하게 1 내지 30 마이크로미터, 2 내지 20 마이크로미터 또는 5 내지 10 마이크로미터의 두께를 가질 수 있다.
대안적으로, 절연 또는 유전체층(120)은 금속 상호접속부들(2)의 도전층(86)상에, 유전체층(88)상에 그리고 금속 상호접속부들(2) 사이의 갭들내에 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 실리콘 산탄화물의 층과 같은 무기층을 포함하거나 또는 이 무기층일 수 있다. 도전층(86) 상의 무기층은 예컨대 0.1 내지 10 마이크로미터, 바람직하게 0.1 내지 1 마이크로미터, 0.2 내지 2 마이크로미터, 0.3 내지 3 마이크로미터 또는 0.5 내지 5 마이크로미터의 두께를 가질 수 있다.
대안적으로, 도 265를 참조하면, 도 264에 도시된 절연 또는 유전체층(120)은 이하의 단계들에 의하여 형성될 수 있다. 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리-페닐렌 산화물(PPO), 또는 폴리벤조자졸(PBO)의 층과 같은 폴리머층(120a)은 금속 상호접속부들(2)의 도전층(86)상에, 유전체층(88)상에 그리고 금속 상호접속부들(2) 사이의 갭내에 형성된다. 다음으로, 폴리머층(120a)은 금속 상호접속부들(2)의 도전층(86)이 폴리머층(120a)에 의하여 커버되지 않은 상부 표면(86u)을 가질때까지 기계적 연삭 프로세스, 기계적 연마 프로세스, 화학적-기계적 연마(CMP) 프로세스, 또는 기계적 연삭 및 화학적 에칭을 포함하는 프로세스와 같은 적절한 프로세스에 의하여 연삭 또는 연마된다. 따라서, 폴리머층(120a)은 유전체층(88)상에 그리고 금속 상호접속부들(2)사이의 갭들 내에 남으며, 예컨대 1 마이크로미터 보다 큰, 예컨대 1 내지 20 마이크로미터, 바람직하게 1 내지 10 마이크로미터, 1 내지 5 마이크로미터, 또는 2 내지 20 마이크로미터의 두께를 가진다. 폴리머층(120a)의 연삭 또는 연마된 표면(120s)은 실질적으로 평탄하며, 도전층(86)의 상부 표면(86u)과 실질적으로 동일평면상에 있을 수 있다. 다음으로, 예컨대 0.1 내지 3 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터의 두께를 가진, 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 산질화물 또는 실리콘 산탄화물의 층과 같은 무기층(120b)은 도전층(86)의 상부 표면(86u) 및 폴리머층(120a)의 연삭 또는 연마된 표면(120s) 상에 형성된다. 따라서, 도 264에 도시된 절연 또는 유전체층(120)에는 또한 도 265에 도시된 폴리머층(120a) 또는 유전체층(120b)이 제공될 수 있다.
도 266을 참조하면, 절연 또는 유전체층(120)을 형성한후에, 이하의 단계들은, 반도체 기판들(124)의 부분들이 존재하지 않은 노출된 바닥부 표면들(789u)을 칩들(118) 내의 절연 플러그들(789) 모두가 가질때까지, 층(120)상에 형성된 층(140)위에 도 212M에 예시된 칩(118a 또는 118b)과 각각 유사한 칩들(118) 및 이전에 기술된 더미 기판(들)(158)을 배치하고, 각각의 칩(118)의 반도체 기판(124)의 후면상에, 더미 기판(들)(158)상에 그리고 갭들(4b, 88) 내에 캡슐화/갭 필링 재료(138)를 형성하며, 캡슐화/갭 필링 재료(138), 각각의 칩(118)의 반도체 기판(124)의 후면 및 더미 기판(들)(158)을 연삭 또는 연마하기 위하여 도 239 및 도 240에 예시된 바와같이 후속하여 수행될 수 있다.
다음으로, 도 267을 참조하면, 도 204에 예시된 유전체층(139)은 각각의 칩(118)의 반도체 기판(124)의 표면(124s)상에, 더미 기판(들)(158)의 표면(들)(158s)상에, 칩들(118) 내의 절연 플러그들(789)의 노출된 바닥부 표면들(789u)상에 그리고 캡슐화/갭 필링 재료(138)의 표면(138s)상에 형성된다. 다음으로, 스루 비아들(156a, 156b, 156c, 156d, 156f)을 포함하는 다수의 스루 비아들(156v)은 칩들(118) 내에 그리고 더미 기판(들)(158)내에 형성되어, 금속 상호접속부들(2)의 도전층(86)을 노출시키고 칩들(118)의 층들(17, 19)을 노출시킨다. 도 267에 예시된 더미 기판(들)(158) 내에 그리고 칩들(118) 내에 스루 비아들(156v)을 형성하는 단계들은 도 65에 예시된 바와같이 칩들(118) 내에 그리고 더미 기판(들)(158) 내에 스루 비아들(156v)을 형성하는 단계들로서 지칭될 수 있으나, 실시예에서 칩들(118) 내에 스루 비아들(156v)(비아들(156b-156f)와 같은)을 형성하는 것은 칩들(118) 내의 절연 플러그들(789)를 통해 에칭하는 것을 포함한다. 도 267에 도시된, 스루 비아들(156v)(비아들(156a-156f), 스루 비아들(156v)을 둘러싸는 절연 플러그들(789) 및 지지체(803)의 사양들은 도 242-246에 예시된 스루 비아들(156v)(비아들(156a-156f)를 포함하는), 스루 비아들(156v)을 둘러싸는 절연 플러그들(789) 및 지지체(802)의 사양들로서 각각 지칭될 수 있다.
다음으로, 도 268를 참조하면, 도 100에 예시된 접착/배리어층(125a)은 스루 비아들(156v)에 의하여 노출된 층들(17, 19, 86)상에, 스루 비아들(156v)의 측벽들상에, 유전체층(139)상에, 칩들(118) 내의 절연 플러그들(789)의, 스루 비아들(156v)에 의하여 노출된 내부 벽들상에, 그리고 지지체(803)상에 있는 상호접속부 또는 금속 트레이스(75a)상에 형성된다. 다음으로, 도 100에 예시된 시드층(125b)은 접착/배리어층(125a) 및 스루 비아들(156v)상에 형성된다. 다음으로, 포토레지스트층(394)은 예컨대 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스를 사용함으로써 시드층(125b)상에 형성된다. 다음으로, 포토 노출 프로세스 및 현상 프로세스는 다수의 개구부들(394a)을 형성하여 포토레지스트층(394) 내에서 시드층(125b)의 다수의 영역들을 노출시키기 위하여 사용될 수 있다. 패터닝된 포토레지스트층(394)은 예컨대 1 내지 30 마이크로미터, 바람직하게 1 내지 20 마이크로미터 또는 1 내지 10 마이크로미터의 두께를 가질 수 있다. 다음으로, 도 100에 예시된 도전층(125c)은 시드층(125b)의, 층(394)내의 개구부들(394a)에 의하여 노출된 영역들상에 형성된다.
다음으로, 도 269를 참조하면, 포토레지스트층(394)은 예컨대 유기 화학 용액을 사용하여 제거된다. 다음으로, 도전층(125c) 아래에 있지 않는 시드층(125b)은 웨이팅 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 다음으로, 도전층(125c) 아래에 있지 않는 접착/배리어층(125a)은 웨이팅 에칭 프로세스 또는 건식 에칭 프로세스를 사용함으로써 제거된다. 따라서, 유전체층(139) 및 스루 비아들(156v) 위에 있는 층들(125a, 125b, 125c)은 유전체층(139) 및 스루 비아들(156v) 위에서 금속 상호접속부들(3a, 3b, 3c)을 포함하는 다수의 금속 상호접속부들(3)을 구성한다. 유전체층(139) 위의 금속 상호접속부(3)의 시드층(125b) 및 접착/배리어층(125a)은 유전체층(139) 위의 금속 상호접속부(3)의 도전층(125c)의 임의의 측벽(3w)에 있지 않고 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 바닥부 아래에 있다. 유전체층(139) 위의 금속 상호접속부들(3)의 도전층(125c)의 측벽들(3w)은 층들(125a, 125b)에 의하여 커버되지 않는다. 스루 비아들(156v) 내의 층들(125a, 125b, 125c)은 도 267에 도시된 바와같이 스루 비아들(156a, 156b, 156c, 156d, 156e, 156f)에서 금속 플러그들(또는 금속 비아들)(7a, 7b, 7c, 7d, 7e, 7f)을 각각 포함하는, 스루 비아들(156v)내의 다수의 금속 플러그들(또는 금속 비아들)(7p)을 구성한다. 금속 플러그(7a)는 더미 기판(158)내에 형성된다. 금속 플러그들(7b, 7c, 7d)은 칩들(118)의 좌측 칩내에 형성되며, 금속 플러그들(7e, 7f)은 칩들(118)의 중간 칩에 형성된다. 칩들(118) 및 더미 기판(들)(158) 내에 형성된 이들 금속 플러그들(7p)은 칩들(118) 내에서 금속 상호접속부들(3) 및 반도체 디바이스들(13)을 연결시킬 수 있으며, 금속 상호접속부들(2, 3)을 연결시킬 수 있다. 지지체(803) 및 지지체(803) 상에서 상호접속부층(17) 내의 상호접속부 또는 금속 트레이스(75a)는 상호접속부층(17)의 상부 표면이 배치되는 수평 레벨 보다 낮은 금속 플러그(7e)의 2개의 위치들 사이에 있을 수 있다.
칩들(118) 내의 금속 플러그들(7p) 각각은 칩들(118) 내의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 플러그의 내부벽과 접촉한다. 예컨대, 칩들(118) 중 좌측 칩의 금속 플러그들(7b)은 칩들(118) 중 좌측 칩의 절연 플러그들(789) 중 하나를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789) 중 하나의 플러그의 내부 벽과 접촉하며, 절연 플러그들(789) 중 하나의 플러그의 절연층(567)과 접촉한다. 칩들(118)의 좌측 칩에 있는 금속 플러그(7c)는 칩들(118)의 좌측 칩 내의 절연 플러그들(789) 중 다른 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 다른 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789)의 다른 하나의 플러그의, 층(567)에 의하여 둘러싸여 지는 절연층(456)과 접촉한다. 칩들(118)의 좌측 칩에 있는 금속 플러그(7d)는 칩들(118)의 좌측 칩 내의 절연 플러그들(789) 중 다른 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 다른 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789)의 다른 하나의 플러그의, 절연층(567)에 의하여 둘러싸여 지는 절연층(456)과 접촉한다. 칩들(118)의 중간 칩에 있는 금속 플러그(7e)는 칩들(118) 중 중간 칩 내의 절연 플러그들(789) 중 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 하나의 플러그의 내부벽과 접촉하며, 절연 플러그들(789)의 하나의 플러그의, 절연층(567)에 의하여 둘러싸여진 절연층(456)과 접촉한다. 칩들(118)의 중간 칩에 있는 금속 플러그(7f)는 칩들(118) 중 중간 칩 내의 절연 플러그들(789) 중 다른 하나의 플러그를 통과하여 이에 의하여 둘러싸여 지며, 절연 플러그들(789)의 다른 하나의 플러그의 내부벽과 접촉하며, 절연층(567) 및 절연 플러그들(789)의 다른 하나의 플러그의, 절연층(567)에 의하여 둘러싸여지는 절연층(456)과 접촉한다. 도 269에 도시된 금속 플러그(7p)(금속 플러그들(7a-7f)을 포함하는) 및 금속 상호접속부(3)(금속 상호접속부들(3a, 3b, 3c)을 포함하는)에 대한 상세한 설명에 대해서는 도 101의 예시를 참조하라.
대안적으로, 엘리먼트(118)는 칩을 표시할 뿐만아니라 웨이퍼를 표시한다. 엘리먼트(118)가 웨이퍼일때, 엘리먼트(72)는 다른 웨이퍼일 수 있다. 따라서, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 270을 참조하면, 도 269에 예시된 구조를 형성한후에, 이하의 단계들은 금속 상호접속부들(3)의 도전층(125c)상에, 유전체층(139)상에 그리고 금속 상호접속부들(3) 사이의 갭들내에 절연 또는 유전체층(122)을 형성하고, 절연 또는 유전체층(122)상에 폴리머층(136)을 형성하며 다수의 개구부들(136a)을 형성하여, 폴리머층(136) 내에서 절연 또는 유전체층(122)의 다수의 영역들을 노출시키기 위하여 도 102에 예시된 바와같이 후속하여 수행될 수 있다. 다음으로, 폴리머층(136) 및 다수의 콘택 포인트들상에, 절연 또는 유전체층(122)의 다수의 개구부들의 바닥부들에, 그리고 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구부들(136a) 아래에 언더 범프 금속(UBM)층(666)을 형성하는 것과 UBM 층(666)상에 다수의 솔더 범프들 또는 볼들(126)을 형성하는 것은 도 78-81에 예시된 단계들로서 지칭될 수 있다. 다음으로, 싱귤레이션 프로세스는 예컨대 기계적 쏘잉(sawing) 또는 레이저 커팅(cutting)을 사용함으로써 캐리어(11), 더미 기판(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고, 다수의 시스템-인 패키지들 또는 멀티칩 모듈들, 예컨대 시스템-인 패키지들 또는 멀티칩 모듈들(556e, 556f)을 싱귤레이션 처리하기 위하여 수행된다.
시스템-인 패키지 또는 멀티칩 모듈(556e)은 솔더 범프들 또는 볼들(126)을 사용하여 마더 보드, 인쇄회로기판(PCB), 볼-그래드-어레이(BGA) 기판, 금속 기판, 유리 기판, 또는 세라믹 기판과 같이 캐리어에 연결되어 캐리어와 본딩될 수 있다. 예컨대, 도 271를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(556e)은 예컨대 캐리어(176)의 상부 측면상에서 수행되는 솔더 또는 금 층을 가진 솔더 범프들 또는 볼들(126)을 결합하는 플립 칩 기술을 사용하여 도 83에 예시된 캐리어(176)의 상부 측면과 본딩될 수 있다. 다음으로, 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(556e)의 폴리머층(136)과 및 캐리어(176)의 상부 측면사이에 형성되며, 솔더 범프들 또는 볼들(126)을 둘러싼다. 다음으로, 도 83에 예시된 솔더 볼들(178)은 캐리어(176)의 바닥부 측면상에 형성된다.
도 272는 이하의 단계들에 의하여 형성될 수 있는, 본 발명의 또 다른 실시예에 따른 다른 시스템-인 패키지 또는 멀티칩 모듈을 도시한다. 도 269에 예시된 구조를 형성한후에, 이하의 단계들은 금속 상호접속부들(3)의 도전층(125c)상에, 유전체층(139)상에 그리고 금속 상호접속부들(3) 사이의 갭들내에 절연 또는 유전체층(122)을 형성하고, 절연 또는 유전체층(122)상에 폴리머층(136)을 형성하며 다수의 개구부들(136a)을 형성하여, 폴리머층(136) 내에서 절연 또는 유전체층(122)의 다수의 영역들을 노출시키기 위하여 도 102에 예시된 바와같이 후속하여 수행될 수 있다. 도 78 및 도 79에 예시된 단계들은 후속하여 수행될 수 있다. 다음으로, 폴리머층(136) 및 콘택 포인트들상에, 절연 또는 유전체층(122)의 개구부들의 바닥부들에, 그리고 금속 상호접속부들(3)의 도전층(125c)의, 폴리머 층(136) 내의 개구부들(136a) 아래에 금속 범프들(668)을 형성하는 것은 도 84에 예시된 단계들로서 지칭될 수 있다. 다음으로, 싱귤레이션 프로세스는 예컨대 기계적 쏘잉 또는 레이저 커팅을 사용함으로써 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고 시스템-인 패키지 또는 멀티칩 모듈(556g)와 같은 다수의 시스템-인 패키지들 또는 멀티칩 모듈들을 싱귤레이션 처리하기 위하여 수행될 수 있다. 시스템-인 패키지 또는 멀티칩 모듈(556g)에서, 상호접속부들(3) 각각은 금속 범프들(668)의 하나 이상에 연결될 수 있다.
시스템-인 패키지 또는 멀티칩 모듈(556g)은 솔더 범프들(668)을 사용하여 마더 보드, 인쇄회로기판(PCB), 볼-그래드-어레이(BGA) 기판, 금속 기판, 유리 기판, 또는 세라믹 기판과 같이 캐리어에 연결되어 캐리어와 본딩될 수 있다. 예컨대, 도 273를 참조하면, 시스템-인 패키지 또는 멀티칩 모듈(556g)은 예컨대 캐리어(176)의 상부 측면상에서 수행되는 솔더 또는 금 층을 가진 금속 범프들(668)의 솔더 웨팅층(146)을 결합하는 플립 칩 기술을 사용하여 도 83에 예시된 캐리어(176)의 상부 측면과 본딩될 수 있다. 캐리어(176)의 상부 측면상에서 수행되는 솔더 또는 금 층과 솔더 웨팅층(146)을 결합한후에, 다수의 금속 결합기들(180)은 금속 범프들(668)의 배리어층(144) 및 캐리어(176)의 상부 측면 사이에 형성된다. 금속 결합부들(180)은 5 내지 50 마이크로미터들의 두께를 가진, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Au 합금 또는 Sn-Pb 합금의 층일 수 있다. 다음으로, 도 83에 예시된 언더 필(174)은 시스템-인 패키지 또는 멀티칩 모듈(556g)의 폴리머층(136) 및 캐리어(176)의 상부 측면 사이에 형성될 수 있으며, 금속 범프들(668) 및 금속 결합기들(180)을 둘러싼다. 다음으로, 도 83에 예시된 솔더 볼들(178)은 캐리어(176)의 바닥부 측면상에 형성될 수 있다.
대안적으로, 도 270-273에 도시된 절연 또는 유전체층(122)은 생략될 수 있다. 이 경우에, 폴리머층(136)은 금속 상호접속부들(3)의 도전층(125c)상에, 유전체층(139)상에 그리고 금속 상호접속부들(3)사이의 갭들내에 형성되며, 금속 상호접속부들(3)의 도전층(125c)의 콘택 포인트들은 폴리머층(136)의 개구부들(136a)에 의하여 이 개구부들(136a)의 단부들에서 노출된다. 게다가, 접착/배리어층(134)은 금속 상호접속부들(3)의 도전층(125c)의, 폴리머층(136) 내의 개구부들(136a)에 의하여 이 개구부들(136a)의 단부에서 노출되는 콘택 포인트들상에서 형성된다.
도 274는 예컨대 이하의 단계들에 의하여 형성될 수 있는, 와이어본딩된 와이어들(184)을 통해 도 83에 예시된 캐리어(176)에 연결된 시스템-인 패키지 또는 멀티칩 모듈(556h)을 포함하는 멀티 칩 패키지(566g)를 도시한다. 도 269에 예시된 구조를 형성한후에, 이하의 단계들은 금속상호접속부들(3)의 도전층(125c)상에, 유전체층(139)상에 그리고 금속 상호접속부들(3) 사이의 갭들내에 절연 또는 유전체층(122)을 형성하고, 금속 상호접속부들(3)의 도전층(125c)의 층(122) 내의 다수의 개구부들(122a)에 의하여 노출된 다수의 영역들상에 그리고 절연 또는 유전체층(122)상에 다수의 금속 상호접속부들 또는 트레이스들(300)을 형성하고 절연 또는 유전체층(122) 및 금속 상호접속부들 또는 트레이스들(300)상에 폴리머층(136)을 형성하기 위하여 도 107에 예시된 바와같이 후속하여 수행될 수 있다. 폴리머층(136)은 경화된후에 예컨대 1 내지 20 마이크로미터, 바람직하게 2 내지 15 마이크로미터, 또는 5 내지 10 마이크로미터의 두께를 가질 수 있으며, 폴리머층(136)의 다수의 개구부들(136a)은 금속 상호접속부들 또는 트레이스들(300)의 다수의 콘택 포인트들을 노출시킨다. 다음으로, 싱귤레이션 프로세스는 예컨대 기계적 쏘잉 또는 레이저 커팅을 사용함으로써 캐리어(11), 더미 기판들(62, 165, 158) 및 층들(22, 60, 66, 88, 116, 120, 122, 136, 139, 140)을 절단하고 다수의 시스템-인 패키지 또는 멀티칩 모듈들, 예컨대 시스템-인 패키지 또는 멀티칩 모듈(556h)을 싱귤레이션 처리하기 위하여 수행될 수 있다.
다음으로, 다수의 시스템-인 패키지 또는 멀티칩 모듈(556h)은 예컨대 캐리어(176)의 상부 측면상에서 1 내지 20 마이크로미터 또는 20 내지 150 마이크로미터의 두께를 가진 글루 층(182)을 형성한후 글루 층(182)을 사용하여 캐리어(11)의 상부 측면에 다수의 시스템-인 패키지 또는 멀티칩 모듈(556h)을 부착함으로써 캐리어(176)과 결합될 수 있다. 글루 층(182)은 예컨대 1 내지 20 마이크로미터 또는 20 내지 150 마이크로미터의 두께를 가진, 폴리이미드, 에폭시, 벤조사이클로부텐(BCB), 에폭시, 폴리벤조자졸(PBO), 폴리-페닐렌 산화물(PPO), 실로산 또는 SU-8의 층과 같은 폴리머층일 수 있다. 다음으로, 금 와이어들, 구리 와이어들, 또는 알루미늄 와이어들과 같은 다수의 와이어들(184)은 와이어본딩 프로세스에 의하여 금속 상호접속부들 또는 트레이스들(300)의 도전층(150)의, 폴리머층(136) 내의 개구부들(136a)에 의하여 노출되는 접촉 포인트들상에 그리고 캐리어(176)의 상부 측면상에 와이어본딩될 수 있다. 따라서, 다수의 시스템-인 패키지 또는 멀티칩 모듈(556h)의 금속 상호접속부들 또는 트레이스들(300)은 와이어본딩된 와이어들(184)를 통해 캐리어(176)에 물리적 그리고 전기적으로 연결될 수 있다. 다음으로, 몰딩 화합물(186)은, 몰딩 프로세스에 의하여, 다수의 시스템-인 패키지 또는 멀티칩 모듈(556h)상에, 캐리어(176)의 상부 측면상에 그리고 와이어본딩된 와이어들(184)상에 형성될 수 있어서, 와이어본딩된 와이어들(184) 및 다수의 시스템-인 패키지 또는 멀티칩 모듈(556h)을 캡슐화할 수 있다. 몰딩 화합물(186)은 에폭시, 탄소 필러 또는 유리 필러를 포함할 수 있거나 또는 유리 필러 또는 탄소 필러는 에폭시에 분배될 수 있다. 다음으로, 도 83에 예시된 솔러 볼들(178)은 캐리어(176)의 바닥부 측면상에 형성될 수 있다. 그 후에, 싱귤레이션 프로세스는 캐리어(176) 및 몰딩 화합물(186)을 절단하고, 다수의 멀티칩 패키지(566g)를 싱귤레이션 처리하기 위하여 수행된다. 멀티칩 패키지(566g)는 솔더 볼들(178)을 통해, 마더 보드, 볼-그리드-어레이(BGA), 기판, 인쇄회로기판, 금속 기판, 유리 기판 또는 세라믹 기판과 같은 캐리어에 연결될 수 있다. 도 274에 도시된 캐리어(176)의 사양들은 도 83에 예시된 캐리어(176)의 사양들로서 지칭될 수 있다.
도 275a-도275l은 도 26에 도시된 바와같이 유전체층(60), 트렌치들(60t), 측벽 유전체층들(50), 및 스루 비아들(170v)을 형성하기 위한 또 다른 프로세스를 도시한다. 도 275a를 참조하면, 도 11에 예시된 구조를 형성한후에, 예컨대 0.1 내지 5 마이크로미터, 바람직하게 0.2 내지 1.5 마이크로미터 또는 0.15 내지 2 마이크로미터의 두께 C1을 가진, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 또는 실리콘 실리콘 산탄화물의 층과 같은 절연층(60a)은 각각의 칩(68)의 반도체 기판(58)의 표면(58s)상에, 더미 기판(들)(62)의 표면(들)(62s)상에 그리고 캡슐화/갭 필링 재료(64)의 표면(64s)상에 형성된다.
다음으로, 스루 비아들(170a, 170b, 170c, 170d, 170e, 170f)을 포함하는 다수의 스루 비아들(170v)은 예컨대 이하의 단계들에 의하여 칩들(68) 내에 그리고 더미 기판(들)(62)내에 형성되어 캐리어(11)의 도전층(18)을 노출시키고 칩들(68)의 층들(26, 34)을 노출시킨다. 첫째, 포토레지스트층은 스핀 코팅 프로세스 또는 라미네이션 프로세스와 같은 적절한 프로세스를 사용함으로써 절연층(60a)상에 형성된다. 다음으로, 포토 노출 프로세스 및 현상 프로세스는 포토레지스트 층에 다수의 개구부들을 형성하여 절연층(60a)의 다수의 영역들을 노출시키기 위하여 사용될 수 있다. 다음으로, 포토레지스트층 내의 개구부들 아래의 절연층(60a)은 이방성 플라즈마 에칭 프로세스와 같은 적절한 프로세스를 사용함으로써 제거된다. 다음으로, 포토레지스트층 내의 개구부들 아래의 더미 기판(들)(62) 및 포토레지스트층내의 개구부들 아래의 칩들(68)은 칩들(68) 내의 층들(26, 34)의 미리 결정된 영역들 및 캐리어(11) 내의 도전층(18)의 미리 결정된 영역들이 포토레지스트층의 개구부들에 의하여 노출될때까지 에칭된다. 다음으로, 포토레지스트층은 예컨대 유기 화학물을 사용함으로써 제거된다. 따라서, 비아들(170a-170f)을 포함하는 스루 비아들(170v)은 칩들(68) 및 더미 기판(들)(62) 내에 형성되어 캐리어(11)의 도전층(18)의 미리 결정된 영역들을 노출시키고 칩들(68)의 층들(26, 34)의 미리 결정된 영역들을 노출시킨다. 도 275b에 도시된 지지체(801) 및 스루 비아들(170v)의 사양들은 도 15에 예시된 지지체(801) 및 스루 비아들(170v)의 사양들로서 지칭될 수 있다. 도 275c 및 도 275d는 도 275b에 도시된 스루 비아들(270e) 및 상호접속부 또는 금속 트레이스(35a)를 도시하는 개략적 상부 투시도들의 두가지 예들이다.
도 275b 및 도 275c에 도시된 바와같이, 스루 비아(170e)는 타원형일 수 있으나 이에 제한되지 않으며, 1 내지 30 마이크로미터, 바람직하게 1 내지 20 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터 또는 3 내지 10 마이크로미터의 폭 W1을 가진다. 칩들(68) 중 하나의 칩의 타원형 스루 비아(170e)는 칩들(68) 중 하나의 칩 내의 상호접속부 또는 금속 트레이스(35a)를 노출시키고, 칩들(68) 중 하나의 칩 아래의 캐리어(11) 내의 도전층(18)의 두개의 영역들을 노출시킨다. 상호접속부 또는 금속 트레이스(35a)는 타원형 스루 비아(170e)에 의하여 노출되는 라인형 영역을 가지며, 따라서 타원형 스루 비아(170e)의 중심을 통해 타원형 스루 비아(170e)의 측면으로부터 타원형 스루 비아(170e)의 반대 측면으로 수평방향으로 연장한다. 캐리어(11)의 도전층(18) 및 상호접속층(34) 내의 상호접속부 또는 금속 트레이스(35a)의 노출된 라인형 영역 사이의 지지체(801)는 상호접속부 또는 금속 트레이스(35a)의 노출된 라인형 영역과 같이 라인형일 수 있다. 타원형 스루 비아(170e)에 의하여 노출된 상호접속부 또는 금속 트레이스(35a)는 예컨대 0.3 내지 30 마이크로미터, 바람직하게 0.3 내지 20 마이크로미터, 0.3 내지 10 마이크로미터, 0.3 내지 5 마이크로미터 또는 0.3 또는 1 마이크로미터의 폭 W2를 가진다. 타원형 스루 비아(170e)의 긴 축 및 타원형 스루 비아(170e)에 의하여 노출된 상호접속부 또는 금속 트레이스(35a)의, 다른 대향 에지보다 엔드포인트에 더 가까운 에지 사이의 수평 거리 S1은 1 내지 30 마이크로미터, 바람직하게 1 내지 20 마이크로미터, 1 내지 10 마이크로미터, 1 내지 5 마이크로미터 또는 3 내지 10 마이크로미터일 수 있다.
도 275b 및 도 275d에 도시된 바와같이, 스루 비아(170e)는 원형일 수 있으나 이에 제한되지 않으며, 0.5 내지 100 마이크로미터, 바람직하게 0.5 내지 50 마이크로미터, 0.5 내지 30 마이크로미터, 0.5 내지 20 마이크로미터, 0.5 내지 10 마이크로미터, 또는 0.5 내지 5 마이크로미터, 바람직하게 1 내지 3 마이크로미터의 직경을 가진다. 칩들(68) 중 하나의 칩의 타원형 스루 비아(170e)는 칩들(68) 중 하나의 칩 내의 상호접속부 또는 금속 트레이스(35a)를 노출시키고, 칩들(68) 중 하나의 칩 아래의 캐리어(11) 내의 도전층(18)의 영역들을 노출시킨다. 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170e)에 의하여 노출되는 반도형 영역을 가져서 스루 비아(170e)의 한 측면으로부터 적어도 스루 비아(170e)의 중심으로 수평 방향으로 연장하나, 스루 비아(170e)의 반대 측면에 도달하지 않으며, 상호접속부 또는 금속 트레이스(35a)는 스루 비아(170e)에 의하여 노출된 단부를 가진다. 캐리어(11)의 도전층(18) 및 상호접속층(34) 내의 상호접속부 또는 금속 트레이스(35a)의 노출된 반도형 영역 사이의 지지체(801)는 상호접속부 또는 금속 트레이스(35a)의 노출된 반도형 영역과 같이 반도형일 수 있다.
다음으로, 도 275e를 참조하면, 도 19에 예시된 유전체층(50)은 절연층(60a)의 상부 표면상에, 캐리어(11)의, 스루 비아들(170v)(비아들(170a, 170b, 170e)와 같은)에 의하여 노출된 도전층(18)상에, 칩들(68)의, 스루 비아들(170v)(예컨대, 비아들(170c, 170d, 170e, 170f)와 같은)에 의하여 노출된 층들(26, 34)상에, 그리고 스루 비아들(170v)의 측벽들상에 형성된다.
다음으로, 도 275f를 참조하면, 절연층(60a)의 상부 표면 및 층들(18, 26, 34)상에 형성된 유전체층(50)은 이방성 플라즈마 에칭 프로세스와 같은 적절한 프로세스에 의하여 제거된다. 따라서, 스루 비아들(170v)의 바닥부들에, 절연층(60a)의 상부 표면상에, 그리고 지지체(801)상의 상호접속부 또는 금속 트레이스(35a)의 상부 표면상에 있는 유전체층(50)은 스루 비아들(170v)의 측벽들상에 남으며 스루 비아들(170v) 내의 측벽 유전체층들로서 지칭된다. 측벽 유전체층들(50)은 더미 기판(들)(62) 또는 칩들(68) 내의 스루 비아들(170v)의 측벽들상에 형성되며, 칩들(68)의 반도체 기판들(58) 또는 더미 기판(들)(62)에 의하여 둘러싸여진다. 도 275g 및 도 275h는 도 275f에 도시된, 스루 비아(170e), 스루 비아(170e)의 측벽 및 지지체(801)의 측벽들상의 측별 유전체층(50) 및 상호접속부 또는 금속 트레이스(35a)를 도시한 개략적 평면도들의 2가지 예들이다.
다음으로, 도 275i를 참조하면, 폴리이미드, 벤조사이클로부텐(BCB), 에폭시, 폴리벤조자졸(PBO), 또는 폴리-페닐렌 산화물(PPO)의 층이 스핀 코팅 프로세스, 스크린 프린팅 프로세스 또는 라미네이션 프로세스와 같은 적절한 프로세스를 사용하여 절연층(60a)상에 형성된다. 다음으로, 노출 프로세스 및 현상 프로세스는 다수의 트렌치들(60t)를 형성하여 폴리머 층(139b)에서 절연층(60a), 스루 비아들(170v) 및 스루 비아들(170v)에 의하여 노출된 층들(18, 26, 34)을 노출시킬 수 있다. 1X 스테퍼 또는 1X 콘택 정렬기는 노출 프로세스 동안 폴리머층(60b)을 노출시키기 위하여 사용될 수 있다. 다음으로, 폴리머층(60b)은 섭씨 150도 내지 섭씨 400 도, 바람직하게 섭씨 180도 내지 섭씨 250의 온도로 경화 또는 가열된다. 폴리머층(60b)은 경화 또는 가열된후에 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께 C2를 가진다. 도 275j는 본 발명의 일 실시예에 따라 도 275i에 도시된, 트렌치들(60t), 측벽 유전체층(50) 및 스루 비아들(170v)(비아들(170a-170f)을 포함하는)을 도시한 개략적 상부 투시도이며, 도 275i는 도 275j에 도시된 라인 D-D을 따라 절단된 단면도이다.
따라서, 전술한 단계들을 사용하여, 전술한 유전체(60)에는 또한 절연층(60a) 및 절연층(60a)상의 폴리머층(60b)가 제공될 수 있다. 폴리머층(60b) 내의 트렌치들(60t)은 그 내부에 형성된 인터-칩 상호접속부들 및 인트라-칩 상호접속부들을 가진 공간들을 제공하기 위하여 사용된다. 스루 비아들(170v)은 트렌치들(60t) 아래에 형성된다.
다음으로, 도 275k를 참조하면, 1마이크로미터보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진 접착/배리어층(52)은 스루 비아들(170v)에 의하여 노출된 층들(18, 26, 34)상에, 스루 비아들(170v)의 측벽들상에, 폴리머층(60b)의 상부 표면상에, 폴리머층(60b) 내의 트렌치들(60t)의 측벽들상에, 트렌치들(60t)에 있는 절연층(60a)의 상부 표면상에 그리고 지지체(801)상에 있는 상호접속부 또는 금속 트레이스(35a)상에 형성된다. 접착/배리어층(52)은 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스 또는 원자층 증착(ALD)와 같은 다른 박막 증착 프로세스들에 의하여 형성될 수 있다. 다음으로, 1 마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진 시드층(54)은 스퍼터링 프로세스 또는 증발 프로세스와 같은 물리적 기상 증착(PVD) 프로세스, 화학-기상 증착(CVD) 프로세스 또는 원자층 증착(ALD)와 같은 다른 박막 증착 프로세스들에 의하여 접착/배리어층(52)상에 형성된다. 다음으로, 도전층(56)은 전기도금 프로세스와 같은 적절한 프로세스를 사용하여 시드층(54)상에 형성된다.
접착/배리어층(52)은 예컨대 1 마이크미터보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 티타늄, 티타늄-텅스텐 합금, 티타늄 질화물, 크롬, 탄탈, 탄탈 질화물, 니켈 또는 니켈 바나듐의 층을 포함하거나 또는 이 층일 수 있다. 시드층(54)은 접착/배리어층(52)상에서, 예컨대 1 마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리, 티타늄-구리 합금, 니켈, 금 또는 은의 층을 포함하거나 또는 이 층일 수 있다. 도전층(56)은 시드층(54)상에서 구리, 금 또는 은의 전기도금된 금속층을 포함하거나 또는 이 층일 수 있다.
다음으로, 도 275l를 참조하면, 층들(52, 54, 56)은 층들(52, 54, 56)의 부분들이 존재하지 않는 노출된 상부 표면(60s)를 유전체층(60)의 폴리머층(60b)이 가지고 트렌치들(60t) 외부의 층들(52, 54, 56)이 제거될때까지 화학적-기계적 연마(CMP) 프로세스, 기계적 연마 프로세스, 기계적 연삭 프로세스 또는 기계적 연마 및 화학적 에칭을 포함하는 프로세스와 같은 적절한 프로세스를 사용하여 연삭 또는 연마된다.
따라서, 폴리머층(60b)의 노출된 상부 표면(60s)은 트렌치들(60t)에서 도전층(56)의 연삭 또는 연마된 표면(56s)과 실질적으로 동일 평면상에 있을 수 있으며, 표면들(56s, 60s)은 실질적으로 평탄할 수 있다. 접착/배리어층(52) 및 시드층(54)은 트렌치들(60t)에서 도전층(56)의 측벽들 및 바닥부에 있으며, 트렌치들(60t)에서 도전층(56)의 측벽들 및 바닥부는 접착/배리어층(52) 및 시드층(54)에 의하여 커버된다. 층들(52, 54, 56)이 연삭 또는 연마된후에, 유전체층(60)은 폴리머층(60b)의 노출된 상부 표면(60s) 및 절연층(60a)의 상부 표면사이에서 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
제 1 대안으로, 층들(52, 54, 56)이 연삭 또는 연마된후에, 접착/배리어층(52)은 폴리머층(60b) 내의 트렌치들(60t)의 측벽들상에, 트렌치들(60t)의 바닥부들에 있는 절연층(60a)의 상부 표면상에, 스루 비아들(170v)의 측벽들상에, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26, 34)상에, 그리고 지지체(801)상에 있는 상호접속부 또는 금속 트레이스(35a)상에서 1마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 티타늄, 티타늄-텅스텐 합금 또는 티타늄 질화물의 단일층과 같은 티타늄-함유층일 수 있다. 시드층(54)은 티타늄-함유층상에서, 트렌치들(60t)내에서, 그리고 스루 비아들(170v)내에서 1마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄-구리 합금의 단일층상에, 트렌치들(60t)내에 그리고 스루 비아들(170v) 내에 있는 전기도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기도금된 구리층은 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
제 2 대안으로, 층들(52, 54, 56)이 연삭 또는 연마된후에, 접착/배리어층(52)은 폴리머층(60b) 내의 트렌치들(60t)의 측벽들상에, 트렌치들(60t)의 바닥부들에 있는 절연층(60a)의 상부 표면상에, 스루 비아들(170v)의 측벽들상에, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26, 34)상에, 그리고 지지체(801)상에 있는 상호접속부 또는 금속 트레이스(35a)상에서 1마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 탄탈, 또는 탄탈 질화물의 단일층과 같은 탄탈-함유층일 수 있다. 시드층(54)은 탄탈-함유층상에서, 트렌치들(60t)내에서, 그리고 스루 비아들(170v)내에서 1마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄-구리 합금의 단일층상에, 트렌치들(60t)내에 그리고 스루 비아들(170v) 내에 있는 전기도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기도금된 구리층은 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
제 3 대안으로, 층들(52, 54, 56)이 연삭 또는 연마된후에, 접착/배리어층(52)은 폴리머층(60b) 내의 트렌치들(60t)의 측벽들상에, 트렌치들(60t)의 바닥부들에 있는 절연층(60a)의 상부 표면상에, 스루 비아들(170v)의 측벽들상에, 스루 비아들(170v)의 바닥부들에 있는 층들(18, 26, 34)상에, 그리고 지지체(801)상에 있는 상호접속부 또는 금속 트레이스(35a)상에서 1마이크로미터 보다 작은, 예컨대 1 나노미터 내지 0.5 마이크로미터, 바람직하게 0.1 내지 0.2 마이크로미터의 두께를 가진, 크롬의 단일층과 같은 크롬-함유층일 수 있다. 시드층(54)은 크롬-함유층상에서, 트렌치들(60t)내에서, 그리고 스루 비아들(170v)내에서 1마이크로미터보다 작은, 예컨대 10 나노미터 내지 0.8 마이크로미터, 바람직하게 80 나노미터 내지 0.15 마이크로미터의 두께를 가진, 구리 또는 티타늄-구리 합금의 단일층일 수 있다. 도전층(56)은 구리 또는 티타늄-구리 합금의 단일층상에, 트렌치들(60t)내에 그리고 스루 비아들(170v) 내에 있는 전기도금된 구리층일 수 있다. 트렌치들(60t) 내의 전기도금된 구리층은 예컨대 1 내지 50 마이크로미터, 바람직하게 2 내지 30 마이크로미터 또는 5 내지 25 마이크로미터의 두께를 가진다.
층들(52, 54, 56)이 연삭 또는 연마된 후에, 트렌치들(60t) 내의 층들(52, 54, 56)은 트렌치들(60t) 내에서 (또는 다마신 금속 트레이스들)(1a, 1b)을 포함하는 다수의 금속 상호접속부들(또는 다마신 금속 트레이스들)(1)을 구성한다. 스루 비아들(170v)의 층들(52, 54, 56)은 스루 비아들(170a, 170b, 170c, 170d, 170e, 170f)의 금속 플러그들(또는 금속 비아들)(5a, 5b, 5c, 5d, 5e, 5f)을 각각 포함하는 스루 비아들(170v)의 다수의 금속 플러그들(또는 금속 비아들)(5p)를 구성한다. 칩들(68) 및 더미 기판(들)(62)의 금속 플러그들(5p) 각각은 스루 비아들(170v)의 측벽 유전체층(50) 중 하나에 의하여 둘러싸여 진다. 금속 플러그(5a)는 더미 기판(62)내에 형성되며, 금속 플러그들(5b, 5c, 5d, 5e, 5f)는 동일한 칩(68)내에 형성된다. 지지체(801) 및 지지체(801)상에서 상호접속층(34)의 상호접속부 또는 금속 트레이스(35a)는 상호접속층(34)의 상부 표면이 배치되는 수평 레벨보다 낮은 금속 플러그(5e)의 2개의 부분들 사이에 있을 수 있다. 칩들(68) 및 더미 기판(들)(62)내에 형성된 이들 금속 플러그들(5p)은 칩들(68)에서 반도체 디바이스들(36) 및 금속 상호접속부들(1)을 연결시킬 수 있으며, 캐리어(11)에서 도전층(18)의 다수의 콘택 포인트들 및 금속 상호접속부들(1)을 연결시킬 수 있다. 트렌치들(60t)에서 1a 및 1b와 같은 금속 상호접속부들(1)은 0.1 내지 5 마이크로미터, 바람직하게 1 내지 3 마이크로미터의 두께를 가질 수 있다. 도 275l에 도시된 금속 플러그들(5p)(금속 플러그들(5a-5f)을 포함하는) 및 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b)을 포함하는)에 대한 상세한 설명에 대해서는 도 26의 예시를 참조하라.
대안적으로, 엘리먼트(68)는 칩을 표시할 뿐만아니라 웨이퍼를 표시한다. 엘리먼트(68)가 웨이퍼일때, 캐리어(11)는 다른 웨이퍼일 수 있다. 따라서, 본 발명에 예시된 프로세스는 웨이퍼-대-웨이퍼 본딩에 사용될 수 있다.
도 275l에 예시된 구조를 형성한후에, 도 27-88에 예시된 단계들은 시스템-인 패키지 또는 멀티칩 모듈(555, 555b 또는 555c)을 형성하기 위하여 수행될 수 있다.
도 82, 83, 84, 85, 87, 88, 103, 104, 105, 106, 108, 109, 128, 129, 130, 131, 132, 136, 137, 138, 139, 181, 140, 182, 183, 184, 185, 207, 208, 209, 250, 210, 211, 251, 252, 253, 254, 270, 271, 272, 273, 또는 274에서, 칩들(68) 중 어느 하나는 칩들(72, 118) 중 어느 하나의 설계와 상이한 회로 설계를 가질 수 있으며, 칩들(72, 118) 중 어느 하나의 영역(상부 표면) 또는 크기와 상이한 영역 또는 크기를 가질 수 있으며, 칩들(72) 중 어느 하나는 칩들(118) 중 어느 하나의 회로 설계와 상이한 회로 설계를 가질 수 있으며, 칩들(118) 중 어느 하나의 영역(상부 표면) 또는 크기와 상이한 영역 또는 크기를 가질 수 있다. 대안적으로, 금속 플러그(6d)를 포함하는 칩(72)은 금속 플러그(7e)를 포함하는 칩(118)의 회로 설계, 영역(상부 표면) 또는 크기와 상이한 회로 설계, 영역 또는 크기를 가질 수 있으며, 금속 플러그(7d)를 포함하는 칩(118)의 회로 설계, 영역(상부 표면) 또는 크기와 동일한 회로 설계, 영역 또는 크기를 가질 수 있으며, 금속 플러그(6c)를 포함하는 칩(72)은 금속 플러그(6d)를 포함하는 칩(72)의 회로 설계, 영역(상부 표면) 또는 크기와 동일한 회로 설계, 영역 또는 크기를 가질 수 있거나 또는 금속 플러그(6d)를 포함하는 칩(72)의 회로 설계, 영역(상부 표면) 또는 크기와 상이한 회로 설계, 영역 또는 크기를 가질 수 있다.
이전에 기술된 시스템-인 패키지 또는 멀티칩 모듈(555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n,555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g, 또는 556h에 대하여, 칩들(68, 72, 118)이 어느 위치에 제공될지라도, 칩들(68, 72, 118) 각각은 x86 아키텍처에 의하여 설계된 중앙처리장치(CPU) 칩, ARM, 강한 ARM 또는 MIP들과 같은 비-x86 아키텍처에 의하여 설계된 중앙처리장치(CPU) 칩, 그래픽-처리 유닛(GPU) 칩, 디지털-신호-처리(DSP) 칩, 기저대역 칩, 무선 근거리통신망(WLAN) 칩, 플래시 메모리 칩, 동적-랜덤-액세스-메모리(DRAM) 칩 또는 정적-랜덤-액세스 메모리(SRAM) 칩과 같은 메모리 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 조절기, 전력 관리 디바이스, 글로벌 위치결정 시스템(GPS) 칩, "블루투스" 칩, 그래픽-처리 유닛(GPU) 회로 블록, 무선 근거리 통신망(WLAN) 회로 블록 및 x86 아키텍처 또는 비-x86 아키텍처들에 의하여 설계된 중앙처리장치(CPU) 회로 블록을 포함하는 시스템-온 칩(SOC), 기저대역 회로 블록, 무선 근거리 통신망(WLAN) 회로 블록 및 x86 아키텍처 또는 비-x86 아키텍처들에 의하여 설계된 중앙처리장치(CPU) 회로 블록을 포함하는 시스템-온 칩(SOC), 기저대역 회로 블록, 그래픽 처리 유닛(GPU) 회로 블록 및 x86 아키텍처 또는 비-x86 아키텍처들에 의하여 설계된 중앙처리장치(CPU) 회로 블록을 포함하는 시스템-온 칩(SOC), 또는 중앙처리장치(CPU) 회로 블록, 그래픽-처리-유닛(GPU) 회로 블록 및 메모리 회로 블록(플래시 메모리 회로 블록, 동적-랜덤-액세스-메모리(DRAM) 회로 블록 또는 정적-랜덤-액세스-메모리(SRAM) 회로 블록과 같은)을 포함하는 시스템-온 칩(SOC)일 수 있다. 대안적으로, 칩들(68, 72, 118) 각각은 중앙처리장치(CPU) 회로 블록, 그래픽-처리-유닛(GPU) 회로 블록, 디지털-신호-처리(DSP) 회로 블록, 메모리 회로 블록(동적-랜덤-액세스-메모리(DRAM) 회로 블록, 정적-랜덤-액세스-메모리(SRAM) 회로 블록, 또는 플래시 메모리 회로 블록과 같은), 기저대역 회로 블록, 블루투스 회로 블록, 글로벌 위치측정 시스템(GPS) 회로 블록, 무선 근거리 통신망(WLAN) 회로 블록 및 모뎀 회로 블록일 수 있다.
이전에 기술된 시스템-인 패키지 또는 멀티칩 모듈(555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n,555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g, 또는 556h에 대하여, 칩들(68, 72, 118) 각각은 솔더 범프들 또는 볼들(125)을 통해, 금속 범프들(668)을 통해 그리고 와이어본딩된 와이어들(184)을 통해 칩 프로빙 테스팅(CP 테스팅), 빌트-인 자체 테스팅 또는 외부 신호 전송을 위한 로딩 입력/출력(I/O) 회로들을 포함할 수 있다. 로딩 입력/출력(I/O) 회로들 각각은 10pF(피코 패럿)보다 큰, 예컨대 15 pF 내지 50 pF의 전체 로딩(전체 커패시턴스)를 가질 수 있다. 칩들(68, 72, 118) 각각은 0.1 pF 내지 10 pF, 바람직하게 0.1 pF 내지 2 pF의 전체 로딩(전체 커패시턴스)를 각각 가진 작은 로딩 입력/출력(I/O) 회로들을 추가로 포함할 수 있다.
예컨대, 칩들(68)의 각각은 32 내지 2,048, 128 내지 2,048, 256 내지 1,024, 512 내지 1,024 또는 128 이상인 데이터 비트 폭을 가진 인트라-칩 신호 접속부가 금속 플러그들(5p) 및 금속 상호접속부들(1)을 통해 칩들(68)의 다른 칩들에 접속되게 하는 기능을 하는 작은 로딩 입력/출력(I/O) 회로들의 일부를 포함할 수 있으며, 32 내지 2,048, 128 내지 2,048, 256 내지 1,024, 512 내지 1,024 또는 128 이상의 데이터 비트 폭을 가진 인터-칩 신호 접속부가 금속 플러그들(5p, 6p)를 통해 그리고 금속 상호접속부들(1, 2)을 통해 칩들(72)중 하나 이상에 접속되게 하는 기능을 하는 작은 로딩 입력/출력(I/O) 회로들을 포함할 수 있으며, 32 내지 2,048, 128 내지 2,048, 256 내지 1,024, 512 내지 1,024 또는 128 이상의 데이터 비트 폭을 가진 인터-칩 신호 접속부가 금속 플러그들(5p, 6p, 7p) 및 그리고 금속 상호접속부들(1, 2, 3)을 통해 칩들(118)중 하나에 접속되게 하는 기능을 하는 작은 로딩 입력/출력(I/O) 회로들의 일부를 포함할 수 있다. 칩들(72)의 각각은 32 내지 2,048, 128 내지 2,048, 256 내지 1,024, 512 내지 1,024 또는 128 이상인 데이터 비트 폭을 가진 인트라-칩 신호 접속부가 금속 플러그들(6p) 및 금속 상호접속부들(2)을 통해 칩들(72)의 다른 칩들에 접속되게 하는 기능을 하는 작은 로딩 입력/출력(I/O) 회로들의 일부를 포함할 수 있으며, 32 내지 2,048, 128 내지 2,048, 256 내지 1,024, 512 내지 1,024 또는 128 이상의 데이터 비트 폭을 가진 인터-칩 신호 접속부가 금속 플러그들(6p, 7p)를 통해 그리고 금속 상호접속부들(2, 3)을 통해 칩들(118)중 하나 이상에 접속되게 하는 기능을 하는 작은 로딩 입력/출력(I/O) 회로들을 포함할 수 있다. 칩들(118)의 각각은 32 내지 2,048, 128 내지 2,048, 256 내지 1,024, 512 내지 1,024 또는 128 이상인 데이터 비트 폭을 가진 인트라-칩 신호 접속부가 금속 플러그들(7p) 및 금속 상호접속부들(3)을 통해 칩들(118)의 또 다른 칩들에 접속되게 하는 기능을 하는 작은 로딩 입력/출력(I/O) 회로들의 일부를 포함할 수 있다.
이전에 기술된 시스템-인 패키지 또는 멀티칩 모듈(555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n,555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g, 또는 556h에 대하여, 칩들(68)은 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b)와 같은) 및 금속 플러그들(5p)을 통해 캐리어(11)의 도전층(18)의 다수의 금속 상호접속부들에 연결될 수 있으며, 금속 플러그들(5p, 6p), 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b)와 같은) 및 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)와 같은)을 통해 칩들(72)에 연결될 수 있으며, 금속 플러그들(5p, 6p, 7p)을 통해, 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b)와 같은)을 통해, 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)와 같은)을 통해, 그리고 금속 상호접속부(3)(금속 상호접속부들(3a, 3c)와 같은)를 통해 칩들(72)에 연결될 수 있다. 칩들(72)은 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)와 같은)을 통해, 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b)와 같은) 및 및 금속 플러그들(5p, 6p)을 통해 캐리어(11)의 도전층(18)의 금속 상호접속부들에 연결될 수 있으며, 금속 플러그들(6p, 7p)을 통해, 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)와 같은)을 통해 및 금속 상호접속부들(3)(금속 상호접속부들(3a, 3b)와 같은)을 통해 캐리어(11)의 도전층(18)의 금속 상호접속부들에 연결될 수 있다. 칩들(118)은 금속 상호접속부들(3)(금속 상호접속부들(3a, 3b)와 같은)을 통해, 금속 상호접속부들(2)(금속 상호접속부들(2a, 2b)와 같은), 금속 상호접속부들(1)(금속 상호접속부들(1a, 1b) 및 및 금속 플러그들(5p, 6p, 7p)을 통해 캐리어(11)의 도전층(18)의 금속 상호접속부들에 연결될 수 있다.
도 276은 두개의 칩들 간의 인터페이스 회로들을 도시하는 회로도의 일례이다. 회로들(700, 800)은 도 82, 83, 84, 85, 87, 88, 103, 104, 105, 106, 108, 109, 128, 129, 130, 131, 132, 136, 137, 138, 139, 181, 140, 182, 183, 184, 185, 207, 208, 209, 250, 210, 211, 251, 252, 253, 254, 270, 271, 272, 273, 또는 274에 예시된 이전의 기술된 시스템-인 패키지 또는 멀티칩 모듈의 이전에 기술된 칩들(68, 72, 118) 중 어느 2개의 칩들에 제공될 수 있다. 회로(700)는 이전에 기술된 기술(176)과 같이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는 금속 상호접속부들(350)을 통해 회로들(800)의 콘택 포인트들(P3, P4)에 연결된 콘택 포인트들(P1, P2)을 포함한다. 회로(700)는 칩 프로빙 테스팅(CP 테스팅), 빌트-인 자체 테스팅, 또는 외부 신호 접속을 위하여 기능을 하는 접촉 포인트들(P5, P6)을 추가로 포함한다. 회로들(800)은 칩 프로빙 테스팅(CP 테스팅), 빌트-인 자체 테스팅, 또는 외부 신호 접속을 위하여 기능을 하는 접촉 포인트들(P7, P8)을 추가로 포함한다. 대안적으로, 회로(700)의 콘택 포인트들(P5, P6) 및 회로(800)의 콘택 포인트들(P7, P8)은 이전에 기술된 솔더 범프들 또는 볼들(126)을 통해, 이전에 기술된 금속 범프들(672)을 통해 또는 이전에 기술된 와이어본딩된 와이어들(184)을 통해 마더 보드, 금속 기판, 유리 기판, 세라믹 기판 또는 이전에 기술된 캐리어(176)와 같이 시스템-인 패키지 또는 멀티칩 모듈의 오부 회로에 연결될 수 있다.
제 1 대안에서, 회로들(700)은 칩들(68) 중 하나에 제공될 수 있으며, 회로들(800)은 칩들(68) 중 다른 하나에 제공될 수 있다. 이 경우에, 회로들(700)의 2개의 콘택 포인트들(P1, P2)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는, 칩들(68) 중 하나의 칩의 층들(26 및/또는 34)의, 칩들(68) 중 하나의 칩의 스루 비아들(170v) 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이며, 회로들(800)의 2개의 콘택 포인트들(P3, P4)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않은, 칩들(68)의 다른 하나의 칩의 층들(26 및/또는 34)의, 칩들(68)의 다른 하나의 칩의 스루 비아들(170v)의 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이다. 예컨대, 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(5c 또는 5d)에 연결되는, 상호접속부 또는 금속 트레이스(35d 또는 35c)의, 이전에 기술된 스루 비아(170c 또는 170d)의 바닥부에 있는 콘택 포인트일 수 있으며, 회로(700)의 콘택 포인트(P6)는 이전에 기술된 금속 플러그(5f)에 연결하는, 상호접속부들 또는 금속 트레이스(35b)의, 이전에 기술된 스루 비아(170f)의 바닥부에 있는 콘택 포인트일 수 있다. 대안적으로, 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(5c 또는 5d)에 연결되는, 상호접속부 또는 금속 트레이스(35d 또는 35c)의, 이전에 기술된 스루 비아(170c 또는 170d)의 바닥부에 있는 콘택 포인트일 수 있으며, 회로(700)의 콘택 포인트(P6)는 이전에 기술된 금속 플러그(5e)에 연결되는, 이전에 기술된 지지체(801)상의 상호접속부 또는 금속 트레이스(35a)의 콘택 포인트일 수 있다. 대안적으로, 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(5e)에 연결되는, 이전에 기술된 지지체(801)상의 상호접속부 또는 금속 트레이스(35a)의 콘택 포인트일 수 있으며, 회로(700)의 콘택 포인트(P6)는 이전에 기술된 금속 플러그(5c 또는 5d)에 연결되는, 상호접속부 또는 금속 트레이스(35d 또는 35c)의, 이전에 기술된 스루 비아(170c 또는 170d)의 바닥부에 있는 콘택 포인트일 수 있다. 회로(700)의 콘택 포인트(P1) 및 회로(800)의 콘택 포인트(P3)를 연결하는 금속 상호접속부(350)는 칩들(68) 중 하나의 칩의 금속 플러그들(5p) 중 하나, 칩들(68) 중 다른 하나의 칩의 금속 플러그들(5p) 중 하나, 및 금속 상호접속부들(1) 중 하나를 포함한다. 회로(700)의 콘택 포인트(P2) 및 회로(800)의 콘택 포인트(P4)를 연결하는 금속 상호접속부(350)는 칩들(68) 중 하나의 칩의 금속 플러그들(5p) 중 다른 하나, 칩들(68) 중 다른 하나의 칩의 금속 플러그들(5p) 중 다른 하나, 및 금속 상호접속부들(1) 중 다른 하나를 포함한다.
제 2 대안에서, 회로들(700)은 칩들(68) 중 하나에 제공될 수 있으며, 회로들(800)은 칩들(72) 중 다른 하나에 제공될 수 있다. 이 경우에, 회로들(700)의 2개의 콘택 포인트들(P1, P2)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는, 칩들(68) 중 하나의 칩의 층들(26 및/또는 34)의, 칩들(68) 중 하나의 칩의 스루 비아들(170v) 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이며, 회로들(800)의 2개의 콘택 포인트들(P3, P4)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않은, 칩들(72)의 하나의 칩의 층들(106 및/또는 114)의, 칩들(72)의 다른 하나의 칩의 스루 비아들(164v)의 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들인 것으로 가정될 수 있다. 이 경우에, 회로들(700)의 콘택 포인트들(P1 또는 P2) 및 회로(800)의 콘택 포인트(P3, P4)을 연결하는 금속 상호접속부(350)는 금속 상호접속부(2) 중 어느 하나의 상호접속부를 통하지 않는 접촉 포인트(P1 또는 P2)로 직접 향하는 콘택 포인트들(P3 또는 P4)을 연결하는, 이하의 도 297에 도시된 크로스 라인들을 가진 원들에 의하여 표시된 직접 경로일 수 있거나, 또는 금속 상호접속부들(2) 중 하나의 상호접속부를 통해 콘택 포인트(P1 또는 P2)에 콘택 포인트들(P3 또는 P4)을 연결하는 간접 경로일 수 있다. 직접 경로는 회로들(800)을 가진 칩(72)을 통해 완전하게 통과하며, 금속 플러그들(5c, 5d 또는 5f)와 같은 금속 플러그들(5p) 중 하나를 통해 콘택 포인트(P1 또는 P2)에 연결되는 금속 상호접속부들(1) 중 하나에 지지체(802)를 통해 콘택 포인트(P3 또는 P4)를 연결하며, 회로들(700)을 가진 칩(68)을 통해 맹목적으로 통과하는 금속 플러그(6e)와 같은 상호접속부를 포함할 수 있다. 간접 경로는 금속 플러그들(6p) 중 하나를 통해 상호접속부들(2) 중 하나에 연결되는 상호접속부들(1) 중 하나 및 회로(800)을 가진 칩(72)을 통해 맹목적으로 통과하는 금속 플러그(6c 또는 6d)와 같은, 더미 기판(165)을 통해 완전하게 통과하는 금속 플러그(6a) 또는 회로(800)를 가지거나 또는 회로(800)을 가지지 않고 금속 플러그들(5p) 중 하나를 통해 콘택 포인트(P1 또는 P2)에 연결되는 칩(72)을 통해 완전하게 통과하는 금속 플러그(6b)와 같은, 회로들(700)을 가진 칩(68)을 통해 맹목적으로 통과하는 금속 플러그(5c, 5d 또는 5f)와 같은 금속 플러그들(6p) 중 하나를 통해 콘택 포인트(P3 또는 P4)에 연결된 상호접속부들(2) 중 하나를 포함할 수 있다.
이외에, 이 경우에, 칩들(68) 중 하나에 제공된 회로들(700)의 2개의 콘택 포인트들(P1 또는 P2)은 금속 상호접속부들(1) 중 하나를 통해, 회로들(700)을 가진 칩들(68)을 통해 맹목적으로 통과하는 금속 플러그들(5c, 5d 또는 5f)과 같은 금속 플러그들(5p) 중 하나를 통해, 더미 기판(165)을 통해 완전하게 통과하는 금속 플러그(6a) 또는 금속 상호접속부들(2) 중 하나를 통해, 칩들(72) 중 하나를 통해 완전하게 통과하는 금속 플러그(6b)와 같은 금속 플러그들(6p) 중 하나를 통해, 더미 기판(158)을 통해 완전하게 통과하는 금속 플러그(7a) 또는 칩들(118)중 하나, 상호접속부들(3)중 하나 그리고 솔더 범프들 또는 볼들(126), 금속 범프들(668) 또는 와이어본딩된 와이어들(184) 중 하나를 통해 완전하게 통과하는 금속 플러그(7b)와 같은 금속 플러그들(7p) 중 하나를 통해 시스템-인 패키지 또는 멀티칩 모듈의 외부 회로에 연결되는, 상호접속부 또는 금속 트레이스(35d, 35c 또는 35b)의 이전에 기술된 스루 비아(170c, 170d 또는 170f)의 바닥부에 있는 콘택 포인트인 것으로 가정될 수 있다. 칩들(72) 중 하나에 제공된 회로들(800)의 2개의 콘택 포인트들(P7 또는 P8)은 금속 상호접속부들(2) 중 하나를 통해, 회로들(800)을 가진 칩들(72)을 통해 맹목적으로 통과하는 금속 플러그들(6c 또는 6d)과 같은 금속 플러그들(6p) 중 하나를 통해, 더미 기판(158)을 통해 완전하게 통과하는 금속 플러그(7a) 또는 칩들(118)중 하나, 상호접속부들(3)중 하나 그리고 솔더 범프들 또는 볼들(126), 금속 범프들(668) 또는 와이어본딩된 와이어들(184) 중 하나를 통해 완전하게 통과하는 금속 플러그(7b)와 같은 금속 플러그들(7p) 중 하나를 통해 시스템-인 패키지 또는 멀티칩 모듈의 외부 회로에 연결되는, 상호접속부 또는 금속 트레이스(55c 또는 55b)의 이전에 기술된 스루 비아(164c 또는 164d)의 바닥부에 있는 콘택 포인트인 것으로 가정될 수 있다.
제 3 대안에서, 회로들(700)은 칩들(68) 중 하나에 제공될 수 있으며, 회로들(800)은 칩들(118) 중 다른 하나에 제공될 수 있다. 이 경우에, 회로들(700)의 2개의 콘택 포인트들(P1, P2)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는, 칩들(68) 중 하나의 칩의 층들(26 및/또는 34)의, 칩들(68) 중 하나의 칩의 스루 비아들(170v) 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이며, 회로들(800)의 2개의 콘택 포인트들(P3, P4)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않은, 칩들(118)의 하나의 칩의 층들(17 및/또는 19)의, 칩들(118)의 하나의 칩의 스루 비아들(156v)의 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이다. 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(5c 또는 5d)에 연결되는, 이전에 상호접속부 또는 금속 트레이스들(35d 또는 35c)의, 이전에 기술된 스루 비아(170c 또는 170d)의 바닥부에 있는 콘택 포인트들일 수 있으며, 회로(800)의 콘택 포인트(P7)은 이전에 기술된 금속 플러그(7e)에 연결된 이전에 기술된 지지체(803)상의 상호접속부 또는 금속 트레이스(75a)의 콘택 포인트일 수 있다. 회로들(700)의 콘택 포인트(P1) 및 회로들(800)의 콘택 포인트(P3)를 연결하는 금속 상호접속부(350)는 칩들(72) 중 하나 또는 더미 기판(165)을 통과하는 금속 플러그들(6p) 중 하나를 포함하며, 칩들(118) 중 하나, 더미 기판(158) 또는 칩들(118) 중 다른 하나를 관통하는 금속 플러그들(7p) 중 하나를 더 포함한다. 회로들(700)의 콘택 포인트(P2) 및 회로들(800)의 콘택 포인트(P4)를 연결하는 금속 상호접속부(350)는 칩들(72) 중 하나 또는 더미 기판(165)을 통과하는 금속 플러그들(6p) 중 다른 하나를 포함하며, 칩들(118) 중 하나, 더미 기판(158) 또는 칩들(118) 중 다른 하나를 관통하는 금속 플러그들(7p) 중 다른 하나를 더 포함한다.
제 4 대안에서, 회로들(700)은 칩들(72) 중 하나에 제공될 수 있으며, 회로들(800)은 칩들(72) 중 다른 하나에 제공될 수 있다. 이 경우에, 회로들(700)의 2개의 콘택 포인트들(P1, P2)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는, 칩들(72) 중 하나의 칩의 층들(106 및/또는 114)의, 칩들(72) 중 하나의 칩의 스루 비아들(164v) 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이며, 회로들(800)의 2개의 콘택 포인트들(P3, P4)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않은, 칩들(72)의 다른 하나의 칩의 층들(106 및/또는 114)의, 칩들(72)의 다른 하나의 칩의 스루 비아들(164v)의 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이다. 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(6e)에 연결되는, 이전에 기술된 지지체(802)상의 상호접속부 또는 금속 트레이스(55a)의 콘택 포인트일 수 있으며, 회로(800)의 콘택 포인트(P7)는 이전에 기술된 금속 플러그(6c)에 연결하는, 상호접속부들 또는 금속 트레이스(55c)의, 이전에 기술된 스루 비아(164c)의 바닥부에 있는 콘택 포인트일 수 있다. 대안적으로, 회로들(700)의 콘택 포인트(P6)는 이전에 기술된 금속 플러그(6e)에 연결되는, 이전에 기술된 지지체(802)상의 상호접속부 또는 금속 트레이스(55a)의 콘택 포인트일 수 있으며, 회로(800)의 콘택 포인트(P8)는 이전에 기술된 금속 플러그(6c)에 연결되는, 상호접속부 또는 금속 트레이스(55c)의, 이전에 기술된 스루 비아(164c)의 바닥부에 있는 콘택 포인트일 수 있다. 회로(700)의 콘택 포인트(P1) 및 회로(800)의 콘택 포인트(P3)를 연결하는 금속 상호접속부(350)는 칩들(72) 중 하나의 칩의 금속 플러그들(6p) 중 하나, 칩들(72) 중 다른 하나의 칩의 금속 플러그들(6p) 중 하나, 및 금속 상호접속부들(2) 중 하나를 포함한다. 회로들(700)의 콘택 포인트(P2) 및 회로들(800)의 콘택 포인트(P4)를 연결하는 금속 상호접속부(350)는 칩들(72) 중 하나의 칩의 금속 플러그들(6p) 중 다른 하나, 칩들(72) 중 다른 하나의 칩의 금속 플러그들(6p) 중 다른 하나, 및 금속 상호접속부들(2) 중 다른 하나를 포함한다.
제 5 대안에서, 회로들(700)은 칩들(72) 중 하나에 제공될 수 있으며, 회로들(800)은 칩들(118) 중 하나에 제공될 수 있다. 이 경우에, 회로들(700)의 2개의 콘택 포인트들(P1, P2)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는, 칩들(72) 중 하나의 칩의 층들(106 및/또는 114)의, 칩들(72) 중 하나의 칩의 스루 비아들(164v) 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이며, 회로들(800)의 2개의 콘택 포인트들(P3, P4)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않은, 칩들(118)중 하나의 칩의 층들(17 및/또는 19)의, 칩들(118)의 하나의 칩의 스루 비아들(156v)의 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이다. 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(6e)에 연결되는, 이전에 기술된 지지체(802)상의 상호접속부 또는 금속 트레이스(55a)의 콘택 포인트일 수 있으며, 회로(800)의 콘택 포인트(P7)는 이전에 기술된 금속 플러그(7c, 7d 또는 7f)에 연결하는, 상호접속부들 또는 금속 트레이스(75d, 75c 또는 75b)의, 스루 비아(156c, 156d 또는 156f)의 바닥부에 있는 콘택 포인트일 수 있다. 대안적으로, 회로들(700)의 콘택 포인트(P6)는 이전에 기술된 금속 플러그(6c 또는 6d)에 연결되는, 상호접속부 또는 금속 트레이스(55c 또는 55b)의, 스루 비아(164c 또는 164d)의 바닥부에 있는 콘택 포인트일 수 있으며, 회로(800)의 콘택 포인트(P8)는 이전에 기술된 금속 플러그(7e)에 연결되는, 이전에 기술된 지지체(803)상의 상호접속부 또는 금속 트레이스(75a)의 콘택 포인트일 수 있다. 회로(700)의 콘택 포인트(P1) 및 회로(800)의 콘택 포인트(P3)를 연결하는 금속 상호접속부(350)는 칩들(118) 중 하나, 더미 기판(158) 또는 칩들(118) 중 다른 하나를 관통하는 금속 플러그들(7p) 중 하나를 포함한다. 회로(700)의 콘택 포인트(P2) 및 회로(800)의 콘택 포인트(P4)를 연결하는 금속 상호접속부(350)는 칩들(118) 중 하나, 더미 기판(158) 또는 칩들(118) 중 다른 하나를 관통하는 금속 플러그들(7p) 중 다른 하나를 포함한다.
제 6 대안에서, 회로들(700)은 칩들(118) 중 하나에 제공될 수 있으며, 회로들(800)은 칩들(118) 중 다른 하나에 제공될 수 있다. 이 경우에, 회로들(700)의 2개의 콘택 포인트들(P1, P2)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않는, 칩들(118) 중 하나의 칩의 층들(17 및/또는 19)의, 칩들(118) 중 하나의 칩의 스루 비아들(156v) 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이며, 회로들(800)의 2개의 콘택 포인트들(P3, P4)은 2개의 콘택 포인트들이 시스템-인 패키지 또는 멀티칩 모듈의 임의의 외부 회로에 연결되지 않은, 칩들(118)의 다른 하나의 칩의 층들(17 및/또는 19)의, 칩들(118)의 다른 하나의 칩의 스루 비아들(156v)의 중 2개의 스루 비아들의 바닥부들에 있는 2개의 콘택 포인트들이다. 회로들(700)의 콘택 포인트(P5)는 이전에 기술된 금속 플러그(7c)에 연결되는, 상호접속부 또는 금속 트레이스(75d)의, 이전에 기술된 스루 비아(156c)의 바닥부에 있는 콘택 포인트일 수 있으며, 회로(800)의 콘택 포인트(P7)는 이전에 기술된 금속 플러그(7e)에 연결하는, 이전에 기술된 지지체(803)상의 상호접속부들 또는 금속 트레이스(75a)의 콘택 포인트일 수 있다. 대안적으로, 회로들(700)의 콘택 포인트(P6)는 이전에 기술된 금속 플러그(7c)에 연결되는, 상호접속부 또는 금속 트레이스(75d)의, 이전에 기술된 스루 비아(156c)의 바닥부에 있는 콘택 포인트일 수 있으며, 회로(800)의 콘택 포인트(P8)는 이전에 기술된 금속 플러그(7f)에 연결되는, 상호접속부 또는 금속 트레이스(75b)의, 이전에 기술된 스루 비아(156f)의 바닥부에 있는 콘택 포인트일 수 있다. 회로(700)의 콘택 포인트(P1) 및 회로(800)의 콘택 포인트(P3)를 연결하는 금속 상호접속부(350)는 칩들(118) 중 하나의 칩의 금속 플러그들(7p) 중 하나, 칩들(118) 중 다른 하나의 칩의 금속 플러그들(7p) 중 하나, 및 금속 상호접속부들(3) 중 하나를 포함한다. 회로들(700)의 콘택 포인트(P2) 및 회로들(800)의 콘택 포인트(P4)를 연결하는 금속 상호접속부(350)는 칩들(118) 중 하나의 칩의 금속 플러그들(7p) 중 다른 하나, 칩들(118) 중 다른 하나의 칩의 금속 플러그들(7p) 중 다른 하나, 및 금속 상호접속부들(3) 중 다른 하나를 포함한다.
도 276를 참조하면, 회로들(700)은 2개의 인터-칩 회로들(200a, 200b), 2개의 내부 회로들(200c, 200d), 2개의 오프-칩 회로들(57a, 57b), 및 2개의 테스팅 인터페이스 회로들(333a, 333b)을 포함할 수 있다. 회로들(800)은 2개의 인터-칩 회로들(200e, 200f), 2개의 내부 회로들(200g, 200h), 2개의 오프-칩 회로들(57c, 57d), 및 2개의 테스팅 인터페이스 회로들(333c, 333d)을 포함할 수 있다.
회로들(700)의 인터-칩 회로(200a)는 인터-칩 버퍼(701a) 및 인터-칩 ESD(정전기 방전) 회로(701b)를 포함할 수 있다. 인터-칩 버퍼(701a)는 제 1 노드 FN1 및 제 2 노드 SN1을 가지며, 인터-칩 ESD 회로(701b)는 제 1 노드 FN1에 연결된 노드 En을 가진다. 인터-칩 버퍼(701a)은 NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)로 구성된 인버터일 수 있는 인터-칩 수신기일 수 있다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 게이트들은 인터-칩 버퍼(701a)의 제 1 노드 FN1인 입력 노드로서 기능을 한다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 드레인들은 인터-칩 버퍼(701a)의 제 2 노드 SN1인 출력 노드로서 기능을 한다.
대안적으로, 인터-칩 버퍼(701a)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 크스케이드 인터-칩 수신기일 수 있다. 예컨대, 도 277를 참조하면, 인터-칩 버퍼(701a)는 2-스테이지 캐스케이드 인터-칩 수신기일 수 있다. 2-스테이지 캐스케이드 인터-칩 수신기의 제 1 스테이지(584a)는 NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)로 구성된 인버터이며, 2-스테이지 캐스케이드 인터-칩 수신기의 제 2 스테이지(584b)(마지막 스테이지)는 NMOS 트랜지스터(751c) 및 PMOS 트랜지스터(751d)로 구성된 인버터이다. NMOS 트랜지스터(751c)의 크기는 NMOS 트랜지스터(751a)의 크기보다 크며, PMOS 트랜지스터(751d)의 크기는 PMOS 트랜지스터(751b)의 크기보다 크다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 게이트들은 인터-칩 버퍼(701a)의 제 1 노드 FN1인 입력 노드로서 기능을 한다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 드레인들은 인터-칩 버퍼(701a)의 제 2 노드 SN1인 출력 노드로서 기능을 한다. NMOS 트랜지스터(751a) 및 PMOS 트랜지스터(751b)의 드레인들은 NMOS 트랜지스터(751c) 및 PMOS 트랜지스터(751d)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(700)의 인터-칩 회로(200b)는 인터-칩 버퍼(702a) 및 인터-칩 ESD(정전기 방전) 회로(702b)를 포함할 수 있다. 인터-칩 버퍼(702a)는 제 1 노드 FN2 및 제 2 노드 SN2을 가지며, 인터-칩 ESD 회로(702b)는 제 2 노드 SN2에 연결된 노드 En을 가진다. 인터-칩 버퍼(702a)은 NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)로 구성된 인버터일 수 있는 인터-칩 드라이버일 수 있다. NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 게이트들은 인터-칩 버퍼(702a)의 제 1 노드 FN2인 입력 노드로서 기능을 한다. NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 인터-칩 버퍼(702a)의 제 2 노드 SN2인 출력 노드로서 기능을 한다.
대안적으로, 인터-칩 버퍼(702a)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 인터-칩 드라이버일 수 있다. 예컨대, 도 278을 참조하면, 인터-칩 버퍼(702a)는 2-스테이지 캐스케이드 인터-칩 드라이버일 수 있다. 2-스테이지 캐스케이드 인터-칩 드라이버의 제 1 스테이지(585a)는 NMOS 트랜지스터(752c) 및 PMOS 트랜지스터(752d)로 구성된 인버터이며, 2-스테이지 캐스케이드 인터-칩 드라이버의 제 2 스테이지(585b)(마지막 스테이지)는 NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)로 구성된 인버터이다. NMOS 트랜지스터(752a)의 크기는 NMOS 트랜지스터(752c)의 크기보다 크며, PMOS 트랜지스터(752b)의 크기는 PMOS 트랜지스터(752d)의 크기보다 크다. NMOS 트랜지스터(752c) 및 PMOS 트랜지스터(752d)의 게이트들은 인터-칩 버퍼(702a)의 제 1 노드 FN2인 입력 노드로서 기능을 한다. NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 인터-칩 버퍼(702a)의 제 2 노드 SN2인 출력 노드로서 기능을 한다. NMOS 트랜지스터(752c) 및 PMOS 트랜지스터(752d)의 드레인들은 NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(800)의 인터-칩 회로(200e)는 인터-칩 버퍼(703a) 및 인터-칩 ESD(정전기 방전) 회로(703b)를 포함할 수 있다. 인터-칩 버퍼(703a)는 제 1 노드 FN3 및 제 2 노드 SN3을 가지며, 인터-칩 ESD 회로(703b)는 제 2 노드 SN3에 연결된 노드 En을 가진다. 인터-칩 버퍼(703a)은 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)로 구성된 인버터일 수 있는 인터-칩 드라이버일 수 있다. NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 게이트들은 인터-칩 버퍼(703a)의 제 1 노드 FN3인 입력 노드로서 기능을 한다. NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 인터-칩 버퍼(703a)의 제 2 노드 SN3인 출력 노드로서 기능을 한다.
대안적으로, 인터-칩 버퍼(703a)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 인터-칩 드라이버일 수 있다. 예컨대, 도 279을 참조하면, 인터-칩 버퍼(703a)는 2-스테이지 캐스케이드 인터-칩 드라이버일 수 있다. 2-스테이지 캐스케이드 인터-칩 드라이버의 제 1 스테이지(586a)는 NMOS 트랜지스터(753c) 및 PMOS 트랜지스터(753d)로 구성된 인버터이며, 2-스테이지 캐스케이드 인터-칩 드라이버의 제 2 스테이지(586b)(마지막 스테이지)는 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)로 구성된 인버터이다. NMOS 트랜지스터(753a)의 크기는 NMOS 트랜지스터(753c)의 크기보다 크며, PMOS 트랜지스터(753b)의 크기는 PMOS 트랜지스터(753d)의 크기보다 크다. NMOS 트랜지스터(753c) 및 PMOS 트랜지스터(753d)의 게이트들은 인터-칩 버퍼(703a)의 제 1 노드 FN3인 입력 노드로서 기능을 한다. NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 인터-칩 버퍼(703a)의 제 2 노드 SN3인 출력 노드로서 기능을 한다. NMOS 트랜지스터(753c) 및 PMOS 트랜지스터(753d)의 드레인들은 NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(800)의 인터-칩 회로(200f)는 인터-칩 버퍼(704a) 및 인터-칩 ESD(정전기 방전) 회로(704b)를 포함할 수 있다. 인터-칩 버퍼(704a)는 제 1 노드 FN4 및 제 2 노드 SN4을 가지며, 인터-칩 ESD 회로(704b)는 제 1 노드 SN4에 연결된 노드 En을 가진다. 인터-칩 버퍼(704a)은 NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)로 구성된 인버터일 수 있는 인터-칩 수신기일 수 있다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 게이트들은 인터-칩 버퍼(704a)의 제 1 노드 FN4인 입력 노드로서 기능을 한다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 드레인들은 인터-칩 버퍼(704a)의 제 2 노드 SN4인 출력 노드로서 기능을 한다.
대안적으로, 인터-칩 버퍼(704a)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 인터-칩 수신기일 수 있다. 예컨대, 도 280을 참조하면, 인터-칩 버퍼(704a)는 2-스테이지 캐스케이드 인터-칩 수신기일 수 있다. 2-스테이지 캐스케이드 인터-칩 수신기의 제 1 스테이지(587a)는 NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)로 구성된 인버터이며, 2-스테이지 캐스케이드 인터-칩 수신기의 제 2 스테이지(587b)(마지막 스테이지)는 NMOS 트랜지스터(754c) 및 PMOS 트랜지스터(754d)로 구성된 인버터이다. NMOS 트랜지스터(754c)의 크기는 NMOS 트랜지스터(754a)의 크기보다 크며, PMOS 트랜지스터(754d)의 크기는 PMOS 트랜지스터(754b)의 크기보다 크다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 게이트들은 인터-칩 버퍼(704a)의 제 1 노드 FN4인 입력 노드로서 기능을 한다. NMOS 트랜지스터(755c) 및 PMOS 트랜지스터(754d)의 드레인들은 인터-칩 버퍼(704a)의 제 2 노드 SN4인 출력 노드로서 기능을 한다. NMOS 트랜지스터(754a) 및 PMOS 트랜지스터(754b)의 드레인들은 NMOS 트랜지스터(754c) 및 PMOS 트랜지스터(754d)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(700)의 오프-칩 회로(57a)는 오프-칩 버퍼(61a) 및 오프-칩 ESD(정전기 방전) 회로(59a)를 포함할 수 있다. 오프-칩 버퍼(61a)는 제 1 노드 FN5 및 제 2 노드 SN5을 가지며, 오프-칩 ESD 회로(59a)는 제 1 노드 FN5에 연결된 노드 En을 가진다. 오프-칩 버퍼(61a)은 NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)로 구성된 인버터일 수 있는 오프-칩 수신기일 수 있다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 게이트들은 오프-칩 버퍼(61a)의 제 1 노드 FN5인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 드레인들은 오프-칩 버퍼(61a)의 제 2 노드 SN5인 출력 노드로서 기능을 한다.
대안적으로, 오프-칩 버퍼(61a)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 오프-칩 수신기일 수 있다. 예컨대, 도 281을 참조하면, 오프-칩 버퍼(61a)는 2-스테이지 캐스케이드 오프-칩 수신기일 수 있다. 2-스테이지 캐스케이드 오프-칩 수신기의 제 1 스테이지(425a)는 NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)로 구성된 인버터이며, 2-스테이지 캐스케이드 오프-칩 수신기의 제 2 스테이지(425b)(마지막 스테이지)는 NMOS 트랜지스터(4207) 및 PMOS 트랜지스터(4208)로 구성된 인버터이다. NMOS 트랜지스터(4207)의 크기는 NMOS 트랜지스터(4205)의 크기보다 크며, PMOS 트랜지스터(4208)의 크기는 PMOS 트랜지스터(4206)의 크기보다 크다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 게이트들은 오프-칩 버퍼(61a)의 제 1 노드 FN5인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4207) 및 PMOS 트랜지스터(4208)의 드레인들은 오프-칩 버퍼(61a)의 제 2 노드 SN5인 출력 노드로서 기능을 한다. NMOS 트랜지스터(4205) 및 PMOS 트랜지스터(4206)의 드레인들은 NMOS 트랜지스터(4207) 및 PMOS 트랜지스터(4208)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(700)의 오프-칩 회로(57b)는 오프-칩 버퍼(61b) 및 오프-칩 ESD(정전기 방전) 회로(59b)를 포함할 수 있다. 오프-칩 버퍼(61b)는 제 1 노드 FN6 및 제 2 노드 SN6을 가지며, 오프-칩 ESD 회로(59b)는 제 2 노드 FN6에 연결된 노드 En을 가진다. 오프-칩 버퍼(61b)은 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)로 구성된 인버터일 수 있는 오프-칩 드라이버일 수 있다. NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 게이트들은 오프-칩 버퍼(61b)의 제 1 노드 FN6인 입력 노드로서 기능을 하며, NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 오프-칩 버퍼(61b)의 제 2 노드 SN6인 출력 노드로서 기능을 한다.
대안적으로, 오프-칩 버퍼(61b)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 오프-칩 드라이버일 수 있다. 예컨대, 도 282을 참조하면, 오프-칩 버퍼(61b)는 2-스테이지 캐스케이드 오프-칩 드라이버일 수 있다. 2-스테이지 캐스케이드 오프-칩 드라이버의 제 1 스테이지(426a)는 NMOS 트랜지스터(4201) 및 PMOS 트랜지스터(4202)로 구성된 인버터이며, 2-스테이지 캐스케이드 오프-칩 드라이버의 제 2 스테이지(426b)(마지막 스테이지)는 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)로 구성된 인버터이다. NMOS 트랜지스터(4203)의 크기는 NMOS 트랜지스터(4201)의 크기보다 크며, PMOS 트랜지스터(4204)의 크기는 PMOS 트랜지스터(4202)의 크기보다 크다. NMOS 트랜지스터(4201) 및 PMOS 트랜지스터(4202)의 게이트들은 오프-칩 버퍼(61b)의 제 1 노드 FN6인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 오프-칩 버퍼(61b)의 제 2 노드 SN6인 출력 노드로서 기능을 한다. NMOS 트랜지스터(4201) 및 PMOS 트랜지스터(4202)의 드레인들은 NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(800)의 오프-칩 회로(57c)는 오프-칩 버퍼(61c) 및 오프-칩 ESD(정전기 방전) 회로(59c)를 포함할 수 있다. 오프-칩 버퍼(61c)는 제 1 노드 FN7 및 제 2 노드 SN7을 가지며, 오프-칩 ESD 회로(59c)는 제 2 노드 SN7에 연결된 노드 En을 가진다. 오프-칩 버퍼(61c)은 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)로 구성된 인버터일 수 있는 오프-칩 드라이버일 수 있다. NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 게이트들은 오프-칩 버퍼(61c)의 제 1 노드 FN7인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 오프-칩 버퍼(61c)의 제 2 노드 SN7인 출력 노드로서 기능을 한다.
대안적으로, 오프-칩 버퍼(61c)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 오프-칩 드라이버일 수 있다. 예컨대, 도 283을 참조하면, 오프-칩 버퍼(61c)는 2-스테이지 캐스케이드 오프-칩 드라이버일 수 있다. 2-스테이지 캐스케이드 오프-칩 드라이버의 제 1 스테이지(427a)는 NMOS 트랜지스터(4301) 및 PMOS 트랜지스터(4302)로 구성된 인버터이며, 2-스테이지 캐스케이드 오프-칩 드라이버의 제 2 스테이지(427b)(마지막 스테이지)는 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)로 구성된 인버터이다. NMOS 트랜지스터(4303)의 크기는 NMOS 트랜지스터(4301)의 크기보다 크며, PMOS 트랜지스터(4304)의 크기는 PMOS 트랜지스터(4302)의 크기보다 크다. NMOS 트랜지스터(4301) 및 PMOS 트랜지스터(4302)의 게이트들은 오프-칩 버퍼(61c)의 제 1 노드 FN7인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 오프-칩 버퍼(61c)의 제 2 노드 SN7인 출력 노드로서 기능을 한다. NMOS 트랜지스터(4301) 및 PMOS 트랜지스터(4302)의 드레인들은 NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 게이트들에 연결된다.
도 276을 참조하면, 회로들(800)의 오프-칩 회로(57d)는 오프-칩 버퍼(61d) 및 오프-칩 ESD(정전기 방전) 회로(59d)를 포함할 수 있다. 오프-칩 버퍼(61d)는 제 1 노드 FN8 및 제 2 노드 SN8을 가지며, 오프-칩 ESD 회로(59d)는 제 2 노드 FN8에 연결된 노드 En을 가진다. 오프-칩 버퍼(61d)은 NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)로 구성된 인버터일 수 있는 오프-칩 수신기일 수 있다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 게이트들은 오프-칩 버퍼(61d)의 제 1 노드 FN8인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 드레인들은 오프-칩 버퍼(61d)의 제 2 노드 SN8인 출력 노드로서 기능을 한다.
대안적으로, 오프-칩 버퍼(61d)는 인버터들의 다수의 스테이지들을 포함하는 멀티-스테이지 캐스케이드 오프-칩 수신기일 수 있다. 예컨대, 도 284을 참조하면, 오프-칩 버퍼(61d)는 2-스테이지 캐스케이드 오프-칩 수신기일 수 있다. 2-스테이지 캐스케이드 오프-칩 수신기의 제 1 스테이지(428a)는 NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)로 구성된 인버터이며, 2-스테이지 캐스케이드 오프-칩 수신기의 제 2 스테이지(428b)(마지막 스테이지)는 NMOS 트랜지스터(4307) 및 PMOS 트랜지스터(4308)로 구성된 인버터이다. NMOS 트랜지스터(4307)의 크기는 NMOS 트랜지스터(4305)의 크기보다 크며, PMOS 트랜지스터(4308)의 크기는 PMOS 트랜지스터(4306)의 크기보다 크다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 게이트들은 오프-칩 버퍼(61d)의 제 1 노드 FN8인 입력 노드로서 기능을 한다. NMOS 트랜지스터(4307) 및 PMOS 트랜지스터(4308)의 드레인들은 오프-칩 버퍼(61d)의 제 2 노드 SN8인 출력 노드로서 기능을 한다. NMOS 트랜지스터(4305) 및 PMOS 트랜지스터(4306)의 드레인들은 NMOS 트랜지스터(4307) 및 PMOS 트랜지스터(4308)의 게이트들에 연결된다.
도 285는 회로도의 다른 예이다. 도 285에 도시된 회로도는 도 285에 도시된 인터-칩 버퍼들(701a, 702a, 703a, 704a)이 인터-칩 수신기들 및 드라이버들 대신에 3-상태 드라이버 및 3-상태 수신기를 각각 가진 인터칩 3-상태 버퍼들로 설계되며 도 285에 도시된 오프-칩 버퍼들(61a, 61b, 61c, 61d)이 오프-칩 수신기들 및 드라이버들 대신에 3-상태 드라이버 및 3-상태 수신기를 각각 가진 오프-칩 3-상태 버퍼들로 설계되는 것을 제외하고 도 276에 도시된 회로도와 유사하다. 도 285에서, 회로들(700)의 인터-칩 버퍼(701a)는 인터-칩 버퍼(701a)의 제 1 노드 FN1로서 기능을 하는 제 1 I/O(입력/출력) 노드를 가지며 인터-칩 버퍼(701a)의 제 2 노드 SN1으로서 기능을 하는 제 2 I/O 노드를 가진 인터-칩 3-상태 버퍼일 수 있다. 회로들(700)의 인터-칩 버퍼(702a)는 인터-칩 버퍼(702a)의 제 1 노드 FN2로서 기능을 하는 제 1 I/O 노드를 가지며 인터-칩 버퍼(702a)의 제 2 노드 SN2로서 기능을 하는 제 2 I/O 노드를 가진 인터-칩 3-상태 버퍼일 수 있다. 회로들(800)의 인터-칩 버퍼(703a)는 인터-칩 버퍼(703a)의 제 1 노드 FN3로서 기능을 하는 제 1 I/O 노드를 가지며 인터-칩 버퍼(703a)의 제 2 노드 SN3로서 기능을 하는 제 2 I/O 노드를 가진 인터-칩 3-상태 버퍼일 수 있다. 회로들(800)의 인터-칩 버퍼(704a)는 인터-칩 버퍼(704a)의 제 1 노드 FN4로서 기능을 하는 제 1 I/O 노드를 가지며 인터-칩 버퍼(704a)의 제 2 노드 SN2로서 기능을 하는 제 2 I/O 노드를 가진 인터-칩 3-상태 버퍼일 수 있다. 회로들(700)의 오프-칩 버퍼(61a)는 오프-칩 버퍼(61a)의 제 1 노드 FN5로서 기능을 하는 제 1 I/O 노드를 가지며 오프-칩 버퍼(61a)의 제 2 노드 SN5로서 기능을 하는 제 2 I/O 노드를 가진 오프-칩 3-상태 버퍼일 수 있다. 회로들(700)의 오프-칩 버퍼(61b)는 오프-칩 버퍼(61b)의 제 1 노드 FN6로서 기능을 하는 제 1 I/O 노드를 가지며 오프-칩 버퍼(61b)의 제 2 노드 SN6로서 기능을 하는 제 2 I/O 노드를 가진 오프-칩 3-상태 버퍼일 수 있다. 회로들(800)의 오프-칩 버퍼(61c)는 오프-칩 버퍼(61c)의 제 1 노드 FN7로서 기능을 하는 제 1 I/O 노드를 가지며 오프-칩 버퍼(61c)의 제 2 노드 SN7로서 기능을 하는 제 2 I/O 노드를 가진 오프-칩 3-상태 버퍼일 수 있다. 회로들(800)의 오프-칩 버퍼(61d)는 오프-칩 버퍼(61d)의 제 1 노드 FN8로서 기능을 하는 제 1 I/O 노드를 가지며 오프-칩 버퍼(61d)의 제 2 노드 SN8로서 기능을 하는 제 2 I/O 노드를 가진 오프-칩 3-상태 버퍼일 수 있다.
도 276 또는 도 285를 참조하면, 내부 회로들(200c, 200d, 200g, 200h) 각각은 NOR 게이트, NAND 게이트, AND 게이트, OR 게이트, 연산 증폭기, 플래시 메모리 셀, 동적-랜덤-액세스-메모리(DRAM) 셀, 정적-랜덤-액세스-메모리(SRAM) 셀, 비휘발성 메모리 셀, 소거가능 프로그램가능 판독전용 메모리(EPROM) 셀, 판독전용 메모리(ROM) 셀, 자기 랜덤 액세스 메모리(MRAM) 셀, 센스 증폭기, 아날로그 대 디지털(A/D) 변환기, 디지털 대 아날로그(D/A) 변환기, 인버터, 가산기, 멀티플렉서, 디플렉서, 곱셈기, 상보형-금속-산화물-반도체(CMOS) 디바이스, 바이-폴라 CMOS 디바이스, 바이폴라 회로 또는 아날로그 회로일 수 있다. 내부 회로들(200c, 200d, 200g, 200h) 각각은 그의 물리적 채널 폭 대 예컨대 약 0.1 내지 20, 0.1 내지 10 또는 약 0.2 내지 2의 물리적 채널 길이의 비를 가진 NMOS 트랜지스터(n-형 금속-산화물-반도체 트랜지스터)를 포함할 수 있다. 대안적으로, 내부 회로들(200c, 200d, 200g, 200h) 각각은 그의 물리적 채널 폭 대 예컨대 약 0.2 내지 40, 0.2 내지 20 또는 약 0.4 내지 4의 물리적 채널 길이의 비를 가진 PMOS 트랜지스터(p-형 금속-산화물-반도체 트랜지스터)를 포함할 수 있다. 각각의 인터-칩 ESD 회로들(701b, 702b, 703b, 704b) 및 각각의 오프-칩 ESD 회로들(59a, 59b, 59c, 35d)은 PMOS 트랜지스터 및 NMOS 트랜지스터 또는 2개의 역-바이어싱된 다이오드들으로 각각 구성된 하나 이상의 ESD(정전기 방전) 유닛들을 포함할 수 있다.
인터-칩 버퍼(701a)의 제 1 노드 FN1은 인터-칩 ESD 회로(701b)의 노드 En에, 회로(700)의 금속 상호접속부(740b)를 통해 테스팅 인터페이스 회로(333a)의 제 1 단자 F1에, 그리고 금속 상호접속부(740b)를 통해 회로들(700)의 콘택 포인트 P1에 연결될 수 있다. 인터-칩 버퍼(701a)의 제 2 노드 SN1은 회로들(700)의 금속 상호접속부(740a)를 통해 내부 회로(200c)에 연결될 수 있다.
인터-칩 버퍼(702a)의 제 2 노드 FN2은 회로(700)의 금속 상호접속부(740c)를 통해 내부 회로(200d)에 연결될 수 있다. 인터-칩 버퍼(702a)의 제 2 노드 SN2는 인터-칩 ESD 회로(702b)의 노드 En에, 회로(700)의 금속 상호접속부(740d)를 통해 테스팅 인터페이스 회로(333b)의 제 1 단자 F2에 그리고 금속 상호접속부(740d)를 통해 회로들(700)의 콘택 포인트 P2에 연결될 수 있다.
인터-칩 버퍼(703a)의 제 1 노드 FN3은 회로(800)의 금속 상호접속부(740e)를 통해 내부 회로(200g)에 연결될 수 있다. 인터-칩 버퍼(703a)의 제 2 노드 SN3는 인터-칩 ESD 회로(703b)의 노드 En에, 회로(800)의 금속 상호접속부(740f)를 통해 테스팅 인터페이스 회로(333c)의 제 1 단자 F3에 그리고 금속 상호접속부(740f)를 통해 회로들(800)의 콘택 포인트 P3에 연결될 수 있다.
인터-칩 버퍼(704a)의 제 1 노드 FN4은 인터-칩 ESD 회로(704b)의 노드 En에, 회로(800)의 금속 상호접속부(740h)를 통해 테스팅 인터페이스 회로(333d)의 제 1 단자 F4에 그리고 금속 상호접속부(740h)를 통해 회로들(800)의 콘택 포인트 P4에 연결될 수 있다. 인터-칩 버퍼(704a)의 제 2 노드 SN4는 회로(800)의 금속 상호접속부(740g)를 통해 내부 회로(200h)에 연결될 수 있다.
오프-칩 버퍼(61a)의 제 1 노드 FN5은 오프-칩 ESD 회로(59a)의 노드 En에 그리고 회로(700)의 금속 상호접속부(740j)를 통해 회로들(700)의 콘택 포인트 P5에 연결될 수 있다. 인터-칩 버퍼(61a)의 제 2 노드 FN5은 회로(700)의 금속 상호접속부(740i)를 통해 테스팅 인터페이스 회로(333a)의 제 2 단자 S1에 연결될 수 있다.
인터-칩 버퍼(61b)의 제 1 노드 FN6은 회로(700)의 금속 상호접속부(740k)를 통해 테스팅 인터페이스 회로(333b)의 제 2 단자 S2에 연결될 수 있다. 오프-칩 버퍼(61b)의 제 2 노드 SN6은 오프-칩 ESD 회로(59b)의 노드 En에 그리고 회로(700)의 금속 상호접속부(740m)를 통해 회로들(700)의 콘택 포인트 P6에 연결될 수 있다.
인터-칩 버퍼(61c)의 제 1 노드 FN7은 회로들(800)의 금속 상호접속부(740n)를 통해 테스팅 인터페이스 회로(333c)의 제 2 단자 S3에 연결될 수 있다. 오프-칩 버퍼(61c)의 제 2 노드 SN7은 오프-칩 ESD 회로(59c)의 노드 En에 그리고 회로(800)의 금속 상호접속부(740p)를 통해 회로들(800)의 콘택 포인트 P7에 연결될 수 있다.
오프-칩 버퍼(61d)의 제 1 노드 FN8은 오프-칩 ESD 회로(59d)의 노드 En에 그리고 회로(800)의 금속 상호접속부(740r)를 통해 회로들(800)의 콘택 포인트 P8 에 연결될 수 있다. 인터-칩 버퍼(61d)의 제 2 노드 SN8은 회로(800)의 금속 상호접속부(740q)를 통해 테스팅 인터페이스 회로(333d)의 제 2 단자 S4에 연결될 수 있다.
회로(700)의 금속 상호접속부들(740a, 740b, 740c, 740d, 740i, 740j, 740k, 740m)은 칩(68)의 비아 플러그들(26a, 34a) 및 층들(26, 34)에 의하여 제공될 수 있는 반면에, 회로들(700)은 칩(68)내에 제공되며; 대안적으로, 회로(700)의 금속 상호접속부들(740a, 740b, 740c, 740d, 740i, 740j, 740k, 740m)은 칩(72)의 비아 플러그들(106a, 114a) 및 층들(106, 114)에 의하여 제공될 수 있는 반면에, 회로들(700)은 칩(72)내에 제공되며; 대안적으로 회로(700)의 금속 상호접속부들(740a, 740b, 740c, 740d, 740i, 740j, 740k, 740m)은 칩(118)의 비아 플러그들(17a, 19a) 및 층들(17, 19)에 의하여 제공될 수 있는 반면에, 회로들(700)은 칩(118)내에 제공된다.
회로(800)의 금속 상호접속부들(740e, 740f, 740g, 740h, 740n, 740p, 740q, 740r)은 칩(68)의 비아 플러그들(26a, 34a) 및 층들(26, 34)에 의하여 제공될 수 있는 반면에, 회로들(800)은 칩(68)내에 제공되며; 대안적으로, 회로(800)의 금속 상호접속부들(740e, 740f, 740g, 740h, 740n, 740p, 740q, 740r)은 칩(72)의 비아 플러그들(106a, 114a) 및 층들(106, 114)에 의하여 제공될 수 있는 반면에, 회로들(800)은 칩(72)내에 제공되며; 대안적으로 회로(800)의 금속 상호접속부들(740e, 740f, 740g, 740h, 740n, 740p, 740q, 740r)은 칩(118)의 비아 플러그들(17a, 19a) 및 층들(17, 19)에 의하여 제공될 수 있는 반면에, 회로들(800)은 칩(118)내에 제공된다.
작은 인터-칩 버퍼들(710a, 702a, 703a, 704a)은 회로들(700) 및 800)사이에서의 신호, 클록 또는 데이터 전송을 위한 회로들(700, 800)로 설계된다. 회로들(700)을 가진 칩상에서 인터-칩 버퍼들(701a, 702a)를 포함하는 인터-칩 버퍼들의 전체 수는 예컨대 512 이상일 수 있으며, 바람직하게 예컨대 1024 이상일 수 있다. 회로들(800)을 가진 칩상에서 인터-칩 버퍼들(703a, 704a)를 포함하는 인터-칩 버퍼들의 전체 수는 예컨대 512 이상일 수 있으며, 바람직하게 예컨대 1024 이상일 수 있다.
오프-칩 드라이버들, 오프-칩 수신기들 또는 오프-칩 3-상태 버퍼들과 같은 큰 오프-칩 버퍼들(61a, 61b, 61c, 61d)은 이전에 기술된 솔더 범프들 또는 볼들(126), 이전에 기술된 금속 범프들(672) 또는 이전에 기술된 와이어본딩된 와이어들(184)을 통해 마더 보드, 금속 기판, 유리 기판, 세라믹 기판 또는 이전에 기술된 캐리어(176)와 같은 시스템-인 패키지 또는 멀티칩 모듈의 외부로부터/로 신호, 클록 또는 데이터 전송을 위하여 그리고/또는 회로 테스팅을 위하여 회로들(700, 800)로 설계된다. 테스팅 회로는 (i) 회로들(700 또는 800)을 가진 칩이 웨이퍼로부터 절단 또는 다이싱되기 전에 수행되는 웨이퍼 레벨 테스팅 또는 (ii) 회로들(800)을 가진 칩 및 회로들(700)을 가진 칩이 서로 연결되기 전에 패키지 레벨 테스팅(최종 테스팅) 중 하나이다.
테스팅 인터페이스 회로들(333a, 333b)은 회로들(700)로 설계되며, 테스팅 인터페이스 회로들(333c, 333d)은 회로들(800)로 설계된다. 인터-칩 버퍼(701a 또는 704a)로부터 인식되는 바와같이 도 276에 도시된 테스팅 인터페이스 회로(333a 또는 333d)의 제 1 단자 F1 또는 F4에서의 출력 커패시턴스는 2pF보다 낮으며, 예시적으로 1pF 보다 낮으며 또는 0.2 pF보다 낮다. 도 276에 도시된 테스팅 인터페이스 회로(333a 또는 333d)의 제 1 단자 F1 또는 F4에서의 출력 로딩 커패시턴스는 2pF보다 낮으며, 예시적으로 1pF 보다 낮으며 또는 0.2 pF보다 낮다. 인터-칩 버퍼(702a 또는 703a)로부터 인식되는 바와같이 도 285에 도시된 테스팅 인터페이스 회로(333b 또는 333c)의 제 1 단자 F2 또는 F3에서의 입력 커패시턴스는 2pF보다 낮으며, 예시적으로 1pF 보다 낮으며 또는 0.2 pF보다 낮다. 도 276에 도시된 테스팅 인터페이스 회로(333b 또는 333c)의 제 1 단자 F2 또는 F3에서의 입력 로딩 커패시턴스는 2pF보다 낮으며, 예시적으로 1pF 보다 낮으며 또는 0.2 pF보다 낮다. 인터-칩 버퍼(701a, 702a, 703a 또는 704a)로부터 인식되는 바와같이 도 285에 도시된 테스팅 인터페이스 회로(333a, 333b, 333c 또는 333d)의 제 1 단자 F1, F2, F3 또는 F4에서의 입력 또는 출력 커패시턴스는 2pF보다 낮으며, 예시적으로 1pF 보다 낮으며 또는 0.2 pF보다 낮다. 도 285에 도시된 테스팅 인터페이스 회로(333a, 333b, 333c 또는 333d)의 제 1 단자 F1, F2, F3 또는 F4에서의 입력 또는 출력 로딩 커패시턴스는 2pF보다 낮으며, 예시적으로 1pF 보다 낮으며 또는 0.2 pF보다 낮다. 도 276 또는 도 285에 도시된 테스팅 인터페이스 회로(333a, 333b, 333c 또는 333d) 각각은 스캔 테스트 회로일 수 있으며, 스캔 테스트 회로는 회로들(700)을 가진 칩 및 회로들(800)을 가진 칩이 이전에 기술된 프로세스를 사용하여 서로 연결된후에 패키지 레벨 테스팅(최종 테스팅)에서 또는 회로들(700 또는 800)을 가진 칩이 웨이퍼로부터 절단 또는 다이싱되기 전에 웨이퍼 레벨 테스팅에서 수행되는 스킨 테스팅을 위하여 사용될 수 있다. 스캔 테스트 회로는 스캔-인 신호를 입력하거나 또는 스캔-아웃 신호를 출력함으로써 플립 플롭들을 테스트하기 위하여 사용된다.
도 276 또는 도 285을 참조하면, 금속 상호접속부들(350)은 비트 라인들, 비트 상호접속부들, 어드레스 라인들 또는 어드레스 상호접속부들과 같은, 클록 라인들 또는 상호접속부들 또는 신호 라인들 또는 상호접속부들을 위하여 사용될 수 있다.
회로들(700)을 가진 칩 및 회로들(800)을 가진 칩 간의 병렬 데이터 통신에서 2개의 상호접속부들(350)에 의하여 제공되는 비트 라인들 또는 비트 상호접속부들의 전체 수는 예컨대 도 276 또는 도 285에 도시된 바와같이 2일 수 있다. 이 경우에, 회로들(700)을 가진 칩 및 회로들(800)을 가진 칩 간의 병렬 데이터 통신의 비트 폭은 2이다. 대안적으로, 회로들(700)을 가진 칩 및 회로(800)을 가진 칩 간의 병렬 데이터 통신에서 비트 라인들 또는 비트 상호접속부들의 전체 수는 4, 8, 16, 32, 64, 128, 256, 512 또는 1024 이상일 수 있으며, 병렬 데이터 통신의 비트 폭은 4, 8, 16, 32, 64, 128, 256, 512 또는 1024 이상일 수 있다. 이들 대안들에서 단지 2개의 비트 라인들 또는 비트 상호접속부들(350)(및 이들의 대응하는 인터-칩 버퍼들(701a, 702a, 703a, 704a)은 도 276 또는 도 285에 도시되지 않고, 그들(그리고 이들의 대응하는 인터-칩 버퍼들)은 도 276 또는 도 285에 도시된 2개의 비트 라인들 또는 비트 상호접속부들(및 이들의 대응하는 인터-칩 버퍼들(701a, 702a, 703a, 704a)와 동일하게 설계된다는 것에 유의해야 한다. 비트 라인들 또는 비트 상호접속부들을 위하여 사용되는 금속 상호접속부들(350) 각각은 회로들(700)의 인터-칩 버퍼(701a 또는 702a)를 회로들(800)의 인터-칩 버퍼(703a 또는 704a)에 연결시킨다. 1024의 비트 폭의 경우에 대한 예로서, 350과 같은 1024 개의 비트 라인들 또는 상호접속부들에 연결된후 회로(800)를 가진 칩의, 703a 또는 704a와 같은 1024개의 인터-칩 버퍼들에 연결된 회로(700)를 가진 칩의, 701a 또는 702a와 같은 1024개의 인터-칩 버퍼들이 존재한다. 따라서, 회로들(700)을 가진 칩 및 회로들(800)을 가진 칩 간의 병렬 데이터 통신에서 비트 라인들 또는 비트 상호접속부들과 연결된 인터-칩 버퍼들(701a, 702a)의 총수는 비트 라인들 또는 비트 상호접속부들의 총수와 동일하며, 또한 비트 라인들 또는 비트 상호접속부들과 연결된 인터-칩 버퍼들(703a, 703a)의 총수와 동일하다. 회로들(700)를 가진 칩 및 회로들(800)을 가진 칩 간의 금속 상호접속부들(350)와 같은 비트 라인들 또는 비트 상호접속부들의 데이터 통신은 예컨대 2, 4, 8, 16, 32, 64, 128, 256, 512 또는 1024 이상, 바람직하게 512 또는 1024 이상의 데이터 비트 폭을 가질 수 있다.
도 276 또는 도 285를 참조하면, 작은 인터-칩 ESD 회로들(701b, 702b, 703b, 704b)은 칩 패키징 또는 어셈블리 제조 프로세스 동안 정전기 전하 보호를 위하여 회로들(700)을 가진 칩 및 회로들(800)을 가진 칩 간의 작은 인터-칩 버퍼들(701a, 702a, 703a, 704a)을 위하여 사용된다. 대안적으로, 회로들(700)을 가진 칩 및 회로들(800)을 가진 칩 간의 작은 인터-칩 버퍼들(701a, 702a, 703a, 704a)을 위해서는 ESD 회로는 필요치 않으며, 즉 인터-칩 ESD 회로들(701b, 702b, 703b, 704b)은 생략될 수 있다. 다시 말해서, 금속 상호접속부들(740b, 740d, 740f, 740h)에 연결된 ESD 회로가 존재하지 않는다.
큰 오프-칩 버퍼들(61a, 61b, 61c, 61d)을 위하여 필요한 큰 오프-칩 ESD 회로들(59a, 59b, 59c, 59d)는 이전에 기술된 솔더 범프들 또는 볼들(126)을 통해, 이전에 기술된 금속 범프들(672)을 통해, 또는 이전에 기술된 와이어본딩된 와이어들(184)을 통해 마더 보드, 금속 기판, 유리 기판, 세라믹 기판 또는 이전에 기술된 캐리어(176)과 같은 시스템-인 패키지 또는 멀티칩 모듈의 외부 회로로부터/로 신호, 클록 또는 데이터 전송을 위해 그리고/또는 회로 테스팅을 위하여 회로들(700, 800) 모두로 설계된다. 회로 테스팅은 (i) 회로들(700 또는 800)을 가진 칩이 웨이퍼로부터 절단 또는 다이싱되기 전에 수행되는 웨이퍼 레벨 테스팅 또는 (ii) 회로들(800)을 가진 칩 및 회로들(700)을 가진 칩이 서로 연결된 후에 패키지 레벨 테스팅(최종 테스팅) 중 하나이다. 큰 오프-칩 ESD 회로들(59a, 59b, 59c, 59d)은 웨이퍼 레벨 테스팅 또는 패키지 레벨 테스팅(최종 테스팅)과 같은 회로 테스팅 동안 정전기 전하 보호를 위하여 사용된다.
작은 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b)의 크기는 각각 큰 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)의 크기보다 작을 수 있다. 예컨대, 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b)의 크기는 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b)의 로딩 또는 커패시턴스로서 정의될 수 있으며, 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)의 크기는 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)의 로딩 또는 커패시턴스로서 정의될 수 있다. 이 경우에, 작은 인터-칩 ESD 회로들(701b, 702b, 703b, 704b) 각각은 2pF(피코 패럿)보다 작은, 예컨대 0.01 내지 2 pF, 예시적으로 0.5pF 보다 작은, 예컨대 0.01 내지 0.5 pF의 크기(로딩 또는 커패시턴스)를 가지며, 큰 오프-칩 ESD(59a, 59b, 59c, 59d) 각각은 2pF(피코 패럿)보다 큰, 예컨대 2 내지 100 pF, 예시적으로 5pF 보다 큰, 예컨대 5 내지 100 pF의 크기(로딩 또는 커패시턴스)를 가진다. 다른 경우에, 작은 인터-칩 ESD 회로들(701b, 702b, 703b, 704b) 각각은 1pF보다 작은, 예컨대 0.01 내지 1 pF의 크기(로딩 또는 커패시턴스)를 가지며, 큰 오프-칩 ESD(59a, 59b, 59c, 59d) 각각은 1pF보다 큰, 예컨대 1 내지 100 pF의 크기(로딩 또는 커패시턴스)를 가진다.
대안적으로, 작은 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b)의 크기 또는 큰 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)의 크기가 이하에서 정의될 수 있다. 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b) 또는 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)와 같은 ESD(정전기 방전) 회로는 하나 이상의 ESD 유닛을 포함할 수 있으며, ESD 유닛들 각각은 도 276 또는 도 285에 도시된 칩의 콘택 포인트(P1, P2, P3, P4, P5, P6, P7, 또는 P8)와 같은 I/O(입력/출력) 콘택 포인트 또는 테스팅 콘택 포인트 및 P+ 활성 영역에 연결된 N+ 활성 영역 및 P+ 활성 영역을 포함할 수 있다. P+ 활성 영역의 영역 + N+ 활성 영역의 영역은 ESD 유닛들 각각의 유닛의 활성 영역과 동일하다. ESD 유닛들의 총 활성 영역들은 ESD 회로의 활성 영역과 동일하다. 만일 ESD 회로가 단지 하나의 ESD 유닛으로 구성되면, ESD 회로의 활성 영역은 단지 하나의 ESD 유닛의 활성 영역과 동일하다. 만일 ESD 회로가 다수의 ESD 유닛들로 구성되면, ESD 회로의 활성 영역은 병렬로 연결된 ESD 유닛들의 총 활성 영역과 동일하다. ESD 회로의 활성 영역은 ESD 회로의 크기를 정의하기 위하여 사용될 수 있다. 도 286-291은 칩의 ESD 유닛의 활성 영역을 계산하고 하나 이상의 ESD 유닛들로 구성된 ESD 회로의 크기를 정의하는 방법을 도시한다.
도 286을 참조하면, 칩의 정전기 방전(ESD) 유닛(759)은 2개의 역-바이어스된 다이오드들(5931, 5932)로 구성될 수 있다. 도 288은 도 286에 도시된 ESD 유닛(759)의 단면도를 도시하며, 도 289는 도 288에 도시된 p-형 실리콘 기판(401)의 상부 표면 Z-Z'로부터 유도된 ESD 유닛(759)의 토포그래프를 도시하는 상부 투시도이다.
도 286, 도 288 및 도 289를 참조하면, ESD 유닛(759)은 두개의 P+ 활성 영역들(757a, 757b) 및 두개의 N+ 활성 영역들(758a, 758b)을 포함한다. P+ 활성 영역(757a)은 p-형 실리콘 기판(401)의 N-웰(755)에 있으며, N+ 활성 영역(758a)은 p-형 실리콘 기판(401)에 있다. P+ 활성 영역(757a)은 도 276 또는 도 285에 도시된 회로들(700)의 콘택 포인트(P1, P2, P3 또는 P4)와 같은 I/O 콘택 포인트 또는 테스팅 콘택 포인트에 또는 칩의 금속 상호접속부(763a)를 통해 도 276 또는 도 285에 도시된 칩의 회로(800)의 콘택 포인트(P5, P6, P7 또는 P8)에 연결된다. N+ 활성 영역(758a)은 금속 상호접속부(763a)를 통해 칩의 테스팅 콘택 포인트 또는 I/O 콘택 포인트에 그리고 P+ 활성 영역(757a)에 연결된다. 금속 상호접속부(763a)는 p-형 실리콘 기판(401) 위의 유전체층(330)상에 형성된 정밀-라인 금속층(660a), P+ 활성 영역(757a)의 콘택 영역(764a) 상에 그리고 유전체층(330)내에 형성된 제 1 비아 플러그(661), 및 N+ 활성 영역(758a)의 콘택 영역(764b)상에 그리고 유전체층(330)내에 형성된 제 2 비아 플러그(661)를 포함한다. P+ 활성 영역(757b)은 p-형 실리콘 기판(401) 내에 있으며, N+ 활성 영역(758a)은 p-형 실리콘 기판(401)내의 N-웰(755)내에 있다. P+ 활성 영역(757b)은 금속 상호접속부(763a)를 통해 그라운드 버스에 연결되며, N+ 활성 영역(758b)은 금속 상호접속부(763c)를 통해 전력 버스에 연결된다. 금속 상호접속부(763b)는 p-형 실리콘 기판(401) 위의 유전체층(330)상에 형성된 정밀-라인 금속층(660b) 및 P+ 활성 영역(757b)의 콘택 영역(764c) 상에 그리고 유전체층(330)내에 형성된 제 3 비아 플러그(661)를 포함한다. 금속 상호접속부(763c)는 p-형 실리콘 기판(401) 위의 유전체층(330)상에 형성된 정밀-라인 금속층(660c) 및 N+ 활성 영역(758b)의 콘택 영역(764d) 상에 그리고 유전체층(330)내에 형성된 제 4 비아 플러그(661)를 포함한다.
도 289를 참조하면, 칩의 테스팅 콘택 포인트 또는 I/O 콘택 포인트에 연결된 P+ 활성 영역(757a)은 상면도로부터 p-형 실리콘 기판(401)내의 필드 산화물(762)에 의하여 둘러싸여진 영역(AR1)을 가진다. 칩의 테스팅 콘택 포인트 또는 I/O 콘택 포인트에 연결된 N+ 활성 영역(758a)은 상면도로부터 p-형 실리콘 기판(401)내의 필드 산화물(762)에 의하여 둘러싸여진 영역(AR2)을 가진다. ESD 유닛(759)의 활성 영역은 영역 AR1 + AR2와 동일하다.
대안적으로, 도 287를 참조하면, 칩의 ESD 유닛(759)는 PMOS 트랜지스터(681) 및 NMOS 트랜지스터(682)로 구성될 수 있다. 도 290은 도 287에 도시된 ESD 유닛(759)의 단면도이며, 도 291은 도 290에 도시된 p-형 실리콘 기판(401)의 상부 표면 Z-Z'로부터 유도된 ESD 유닛(759)의 토포그리패를 도시한 상부 투시도이다.
도 287, 도 290 및 도 291를 참조하면, ESD 유닛(759)은 PMOS 트랜지스터(681)은 게이트(761a)의 2개의 대항 측면들에서 게이트(761a) 및 2개의 P+ 활성 영역들(757a, 757c)을 포함하며, ESD 유닛(759)의 NMOS 트랜지스터(682)는 게이트(761b)의 두개의 대향 측면들에서 게이트(761b) 및 두개의 N+ 활성 영역들(758a, 758c)을 포함한다. P+ 활성 영역(757a)은 p-형 실리콘 기판(401)의 N-웰(755)에 있으며, N+ 활성 영역(758a)은 p-형 실리콘 기판(401)에 있다. P+ 활성 영역(757a)은 도 276 또는 도 285에 도시된 회로들(700)의 콘택 포인트(P1, P2, P3 또는 P4)와 같은 I/O 콘택 포인트 또는 테스팅 콘택 포인트에 또는 칩의 금속 상호접속부(763a)를 통해 도 276 또는 도 285에 도시된 칩의 회로(800)의 콘택 포인트(P5, P6, P7 또는 P8)에 연결된다.
N+ 활성 영역(758a)은 금속 상호접속부(763a)를 통해 칩의 테스팅 콘택 포인트 또는 I/O 콘택 포인트에 그리고 P+ 활성 영역(757a)에 연결된다. 금속 상호접속부(763a)는 p-형 실리콘 기판(401) 위의 유전체층(330)상에 형성된 정밀-라인 금속층(660a), P+ 활성 영역(757a)의 콘택 영역(764a) 상에 그리고 유전체층(330)내에 형성된 제 1 비아 플러그(661), 및 N+ 활성 영역(758a)의 콘택 영역(764b)상에 그리고 유전체층(330)내에 형성된 제 2 비아 플러그(661)를 포함한다. P+ 활성 영역(757b)은 p-형 실리콘 기판(401) 내에 있으며, N+ 활성 영역(758a)은 p-형 실리콘 기판(401)내의 N-웰(755)내에 있다. P+ 활성 영역(757c)은 p-형 실리콘 기판(755) 내의 N-웰(755) 내에 있으며, N+ 활성 영역(758b)은 p-형 실리콘 기판(401)내에 있다. N+ 활성 영역(758c)은 칩의 금속 상호접속부(763b)를 통해 칩의 그라운드 버스에 그리고 금속 상호접속부(763b)를 통해 P+ 활성 영역(757b)에 연결되며, P+ 활성 영역(757b)은 금속 상호접속부(763b)를 통해 그라운드 버스에 연결된다. P+ 활성 영역(757c)은 칩의 금속 상호접속부(763c)를 통해 칩의 전력 버스에 그리고 금속 상호접속부(763c)을 통해 N+ 활성 영역(758b)에 연결되며, N+ 활성 영역(758b)은 금속 상호접속부(763c)를 통해 전력 버스에 연결된다. 금속 상호접속부(763b)는 p-형 실리콘 기판(401) 위의 유전체층(330)상에 형성된 정밀-라인 금속층(660b), P+ 활성 영역(757b)의 콘택 영역(764c) 상에 그리고 유전체층(330)내에 형성된 제 3 비아 플러그(661), 및 N+ 활성 영역(758c)의 콘택 영역(764e) 상에 그리고 유전체층(330)내에 형성된 제 4 비아 플러그(661)를 포함한다. 금속 상호접속부(763c)는 p-형 실리콘 기판(401) 위의 유전체층(330)상에 형성된 정밀-라인 금속층(660c), N+ 활성 영역(758b)의 콘택 영역(764D) 상에 형성된 제 5 비아 플러그(661), 및 P+ 활성 영역(757c)의 콘택 영역(764f) 상에 형성된 제 6 비아 플러그(661)를 포함한다. 게이트(761a)는 금속 상호접속부(763c)를 통해 칩의 전력 버스 및 콘택 영역들(764d, 764f)에 연결된 콘택 영역(764g)을 가진다. 게이트(761b)는 금속 상호접속부(763b)를 통해 칩의 그라운드 버스 및 콘택 영역들(764c, 764e)에 연결된 콘택 영역(764h)을 가진다.
도 291를 참조하면, 칩의 테스팅 콘택 포인트 또는 I/O 콘택 포인트에 연결된 P+ 활성 영역(757a)은 상면도로부터 필드 산화물(762) 및 P+ 활성 영역(757a) 간의 가장자리 및 게이트(761a)의 측벽(748)에 의하여 정의된 경계에 의하여 둘러싸여진 영역(AR3)을 가진다. 칩의 테스팅 콘택 포인트 또는 I/O 콘택 포인트에 연결된 N+ 활성 영역(758a)은 상면도로부터 필드 산화물(762) 및 N+ 활성 영역(758a) 간의 가장자리 및 게이트(761b)의 측벽(749)에 의하여 정의된 경계에 의하여 둘러싸여진 영역(AR4)을 가진다. ESD 유닛(759의 활성 영역은 AR3 + 영역 AR4와 동일하다.
도 286-291에 예시된 이전에 기술된 정의 또는 계산에 기초하여, ESD 회로의 ESD 유닛들 각각의 활성 영역이 계산될 수 있으며, ESD 유닛들의 활성 총 활성 영역은 ESD 회로의 활성 영역과 동일하다. 만일 ESD 회로가 단지 하나의 ESD 유닛으로 구성되면, ESD 회로의 활성 영역은 단지 하나의 ESD 유닛의 활성 영역과 동일하다. 만일 ESD 회로가 다수의 ESD 유닛들로 구성되면, ESD 회로의 활성 영역은 병렬로 연결된 ESD 유닛들의 총 활성 영역과 동일하다.
따라서, 인터-칩 ESD 회로들(701b, 702b, 703b, 704b) 각각의 활성 영역 및 오프-칩 ESD 회로들(59a, 59b, 59c, 59d) 각각의 활성 영역이 계산될 수 있다. 예컨대, 작은 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b)은 1300 제곱 밀리미터보다 작은, 예컨대 6,5 내지 1300 제곱 밀리미터, 예시적으로 325 제곱 밀리미터보다 작은, 예컨대 6,5 내지 325 제곱 밀리미터의 활성 영역을 가질 수 있으며, 큰 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)은 1300 제곱 밀리미터보다 큰, 예컨대 1300 내지 65,000 제곱 밀리미터, 예시적으로 3250 제곱 밀리미터보다 큰, 예컨대 3250 내지 65,000 제곱 밀리미터의 활성 영역을 가질 수 있다. 대안적으로, 작은 인터-칩 ESD 회로(701b, 702b, 703b 또는 704b)은 650 제곱 밀리미터보다 작은 활성 영역을 가질 수 있으며, 큰 오프-칩 ESD 회로(59a, 59b, 59c 또는 59d)은 640 제곱 밀리미터보다 큰 활성 영역을 가질 수 있다.
큰 오프-칩 ESD 회로(59a)의 로딩 또는 커패시턴스 또는 큰 오프-칩 ESD 회로(59a) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(700)의 큰 오프-칩 ESD 회로(59a)의 크기는 3배 이상, 10배, 25 배 또는 50배, 예컨대 3배 내지 50 배 만큼, 작은 인터-칩 ESD 회로(701b)의 로딩 또는 커패시턴스 또는 작은 인터-칩 ESD 회로(701b) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(700)의 작은 인터-칩 ESD 회로(701b)의 크기 보다 클 수 있다.
큰 오프-칩 ESD 회로(59b)의 로딩 또는 커패시턴스 또는 큰 오프-칩 ESD 회로(59b) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(700)의 큰 오프-칩 ESD 회로(59b)의 크기는 3배 이상, 10배, 25 배 또는 50배, 예컨대 3배 내지 50 배 만큼, 작은 인터-칩 ESD 회로(702b)의 로딩 또는 커패시턴스 또는 작은 인터-칩 ESD 회로(702b) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(700)의 작은 인터-칩 ESD 회로(702b)의 크기 보다 클 수 있다.
큰 오프-칩 ESD 회로(59c)의 로딩 또는 커패시턴스 또는 큰 오프-칩 ESD 회로(59c) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(800)의 큰 오프-칩 ESD 회로(59c)의 크기는 3배 이상, 10배, 25 배 또는 50배, 예컨대 3배 내지 50 배 만큼, 작은 인터-칩 ESD 회로(703b)의 로딩 또는 커패시턴스 또는 작은 인터-칩 ESD 회로(703b) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(800)의 작은 인터-칩 ESD 회로(703b)의 크기 보다 클 수 있다.
큰 오프-칩 ESD 회로(59d)의 로딩 또는 커패시턴스 또는 큰 오프-칩 ESD 회로(59d) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(800)의 큰 오프-칩 ESD 회로(59d)의 크기는 3배 이상, 10배, 25 배 또는 50배, 예컨대 3배 내지 50 배 만큼, 작은 인터-칩 ESD 회로(704b)의 로딩 또는 커패시턴스 또는 작은 인터-칩 ESD 회로(704b) 내의 하나 이상의 ESD 유닛들의 총 활성 영역으로서 정의되는, 회로들(800)의 작은 인터-칩 ESD 회로(704b)의 크기 보다 클 수 있다.
도 276을 참조하면, 인터-칩 버퍼(702a 또는 703a)의 크기는 인터-칩 버퍼(702a 또는 703a)의 로드 또는 로딩에 의하여 특징지워질 수 있다. 인터-칩 버퍼(702a 또는 703a)의 로드 또는 로딩은 인터-칩 버퍼(702a 또는 703a)의 총 등가 커패시턴스 로드이다. 마지막 스테이지 인버터(585b 또는 586b)의 로드 또는 로딩(커패시턴스)와 같은 인터-칩 버퍼(702a 또는 703a)의 로드 또는 로딩(커패시턴스) ―PMOS 트랜지스터(752b 또는 753b) 및 NMOS 트랜지스터(752a 또는 753a)의 드레인들은 도 278 또는 도 279에 도시된 2-스테이지 캐스케이드 인터-칩 드라이버의, 콘택 포인트(P2 또는 P3)에 연결됨 ―은 10 pF 보다 작은, 예컨대 0.01 pF 내지 10 pF, 또는 0.1 pF 내지 5 pF, 2 pF보다 작은, 예컨대 0.001 pF 내지 2 pF, 또는 1 p 보다 작은, 예컨대 0.01 pF 내지 1 pF일 수 있다. 인터-칩 버퍼(701a 또는 704a)의 크기는 인터-칩 버퍼(701a 또는 704a)의 입력 커패시턴스(로딩)에 의하여 특징지워질 수 있으며, 인터-칩 버퍼(701a 또는 704a)의 입력 커패시턴스(로딩)은 10 pF 보다 작은, 예컨대 0.01 pF 내지 10 pF, 또는 0.1 pF 내지 5 pF, 2 pF보다 작은, 예컨대 0.001 pF 내지 2 pF, 또는 1 p 보다 작은, 예컨대 0.01 pF 내지 1 pF일 수 있다.
도 285를 참조하면, 인터-칩 버퍼(701a, 702a, 703a 또는 704a)의 크기는 인터-칩 버퍼(701a, 702a, 703a 또는 704a)의 로드 또는 로딩에 의하여 특징지워질 수 있다. 인터-칩 버퍼(701a, 702a, 703a 또는 704a)의 로드 또는 로딩은 인터-칩 버퍼(701a, 702a, 703a 또는 704a)의 총 등가 커패시턴스 로드이다. 마지막 스테이지 3-상태 드라이버의 로드 또는 로딩(커패시턴스)와 같은 인터-칩 버퍼(701a, 702a, 703a 또는 704a)의 로드 또는 로딩(커패시턴스) ―PMOS 트랜지스터 및 NMOS 트랜지스터의 드레인들은 멀티-스테이지 캐스케이드 3-상태 버퍼의, 콘택 포인트(P1, P2, P3 또는 P4)에 연결됨 ―은 10 pF 보다 작은, 예컨대 0.01 pF 내지 10 pF, 또는 0.1 pF 내지 5 pF, 2 pF보다 작은, 예컨대 0.001 pF 내지 2 pF, 또는 1 p 보다 작은, 예컨대 0.01 pF 내지 1 pF일 수 있다.
도 276을 참조하면, 오프-칩 버퍼(61b 또는 61c)의 크기는 오프-칩 버퍼(61b 또는 61c)의 로드 또는 로딩에 의하여 특징지워질 수 있다. 오프-칩 버퍼(61b 또는 61c)의 로드 또는 로딩은 오프-칩 버퍼(61b 또는 61c)의 총 등가 커패시턴스 로드이다. 마지막 스테이지 인버터(426b 또는 427b)의 로드 또는 로딩(커패시턴스)와 같은 오프-칩 버퍼(61b 또는 61c)의 로드 또는 로딩(커패시턴스) ―PMOS 트랜지스터(4204 또는 4304) 및 NMOS 트랜지스터(4203 또는 4303)의 드레인들은 도 282 또는 도 283에 도시된 멀티-스테이지 캐스케이드 오프-칩 드라이버의, 콘택 포인트(P6 또는 P7)에 연결됨 ―은 10 pF 보다 큰, 예컨대 10 pF 내지 100 pF, 또는 2 pF보다 큰, 예컨대 2 pF 내지 100 pF, 또는 1 p 보다 큰, 예컨대 1 pF 내지 100 pF일 수 있다. 오프-칩 버퍼(61b 또는 61d)의 크기는 오프-칩 버퍼(61b 또는 61d)의 입력 커패시턴스(로딩)에 의하여 특징지워질 수 있으며, 오프-칩(61b 또는 61d)의 입력 커패시턴스(로딩)는 10 pF 보다 큰, 예컨대 10 pF 내지 100 pF, 또는 2 pF보다 큰, 예컨대 2 pF 내지 100 pF, 또는 1 p 보다 큰, 예컨대 1 pF 내지 100 pF일 수 있다.
도 285을 참조하면, 오프-칩 버퍼(61a, 61b, 61c 또는 61d)의 크기는 오프-칩 버퍼(61a, 61b, 61c 또는 61d)의 로드 또는 로딩에 의하여 특징지워질 수 있다. 오프-칩 버퍼(61a, 61b, 61c 또는 61d)의 로드 또는 로딩은 오프-칩 버퍼(61a, 61b, 61c 또는 61d)의 총 등가 커패시턴스 로드이다. 마지막 스테이지 3-상태 드라이버의 로드 또는 로딩(커패시턴스)와 같은 오프-칩 버퍼(61a, 61b, 61c 또는 61d)의 로드 또는 로딩(커패시턴스) ― PMOS 트랜지스터 및 NMOS 트랜지스터의 드레인들은 멀티-스테이지 캐스케이드 오프-칩 버퍼의, 콘택 포인트(P5, P6, P7, 또는 P8)에 연결됨 ―은 10 pF 보다 큰, 예컨대 10 pF 내지 100 pF, 또는 2 pF보다 큰, 예컨대 2 pF 내지 100 pF, 또는 1 p 보다 큰, 예컨대 1 pF 내지 100 pF일 수 있다.
도 276 또는 도 285에 도시된 오프-칩 버퍼(61b)의 로드 또는 로딩(커패시턴스)는 3배 이상, 10배, 25배, 또는 50배, 예컨대 2 내지 100배 만큼 도 276 또는 도 285에 도시된 인터-칩 버퍼(702a)의 로드 또는 로딩(커패시턴스)보다 크다. 도 276 또는 도 285에 도시된 오프-칩 버퍼(61c)의 로드 또는 로딩(커패시턴스)는 3배 이상, 10배, 25배, 또는 50배, 예컨대 3 내지 100배 만큼 도 276 또는 도 285에 도시된 인터-칩 버퍼(703a)의 로드 또는 로딩(커패시턴스)보다 크다.
도 276 또는 도 285을 참조하면, 인터-칩 버퍼(702a 또는 703a)의 크기는 인터-칩 버퍼(702a 또는 703a)의 피크 구동 전류에 의하여 특징지워질 수 있으며, 오프-칩 버퍼(61b 또는 61c)의 크기는 오프-칩 버퍼(61b 또는 61c)의 피크 구동 전류에 의하여 특징지워질 수 있다. 오프-칩 버퍼(61b 또는 61c)의 피크 구동 전류는 3배 이상, 10배, 25배, 또는 50배, 예컨대 3 내지 100배 만큼 인터-칩 버퍼(702a 또는 703a)의 피크 구동 전류 보다 크다.
예컨대,도 276에 도시된 인터-칩 버퍼(702a)에 대하여, PMOS 트랜지스터(752b)가 온이고 NMOS 트랜지스터(752a)가 오프일때 인터-칩 버퍼(702a)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 충전 전류로 충전된다. NMOS 트랜지스터(752a)가 온이고 PMOS 트랜지스터(752b)가 오프일때 인터-칩 버퍼(702a)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 방전 전류로 방전된다. NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 피크 충전 또는 방전 전류(바이어스-전압의 함수)는 인터-칩 버퍼(702a)의 피크 구동 전류를 정의하기 위하여 사용될 수 있다. 도 276에 도시된 오프-칩 버퍼(61b)에 대하여, PMOS 트랜지스터(4204)가 온이고 NMOS 트랜지스터(4203)가 오프일때 오프-칩 버퍼(61b)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 충전 전류로 충전된다. NMOS 트랜지스터(4203)가 온이고 PMOS 트랜지스터(4204)가 오프일때 오프-칩 버퍼(61b)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 방전 전류로 방전된다. NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 피크 충전 또는 방전 전류(바이어스-전압의 함수)는 오프-칩 버퍼(61b)의 피크 구동 전류를 정의하기 위하여 사용될 수 있다. 오프-칩 버퍼(61b)의 피크 구동 전류는 3배 이상, 10배, 25배, 또는 50배, 예컨대 3 내지 100배 만큼 인터-칩 버퍼(702a)의 피크 구동 전류 보다 크다.
도 276 또는 도 285을 참조하면, 인터-칩 버퍼(702a 또는 703a)의 크기는 인터-칩 버퍼(702a 또는 703a)의 마지막 스테이지 드라이버의 트랜지스터의 온-레지스턴스에 의하여 특징지워질 수 있으며, 오프-칩 버퍼(61b 또는 61c)의 크기는 오프-칩 버퍼(61b 또는 61c)의 마지막 스테이지 드라이버의 트랜지스터의 온-레지스턴스에 의하여 특징지워질 수 있다. 오프-칩 버퍼(61b 또는 61c)의 온-레지스턴스는 3배 이상, 10배, 25배, 또는 50배, 예컨대 3 내지 100배 만큼 인터-칩 버퍼(702a 또는 703a)의 온-레지스턴스 보다 크다.
예컨대,도 276에 도시된 인터-칩 버퍼(702a)에 대하여, PMOS 트랜지스터(752b)가 온이고 NMOS 트랜지스터(752a)가 오프일때 인터-칩 버퍼(702a)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 충전되며, PMOS 트랜지스터(752b)는 온-레지스턴스를 가진 저항기와 동등하다. NMOS 트랜지스터(752a)가 온이고 PMOS 트랜지스터(752b)가 오프일때 인터-칩 버퍼(702a)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 방전되며, NMOS 트랜지스터(752a)는 온-레지스턴스의 레지스턴스를 가진 저항기와 동등하다. NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 온-레지스턴스(바이어스-전압의 함수)는 인터-칩 버퍼(702a)의 크기를 특징지우기 위하여 사용될 수 있다. 도 276에 도시된 오프-칩 버퍼(61b)에 대하여, PMOS 트랜지스터(4204)가 온이고 NMOS 트랜지스터(4203)가 오프일때 오프-칩 버퍼(61b)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 충전되며, PMOS 트랜지스터(4204)는 온-레지스턴스를 가진 저항기와 동등하다. NMOS 트랜지스터(4203)가 온이고 PMOS 트랜지스터(4204)가 오프일때 오프-칩 버퍼(61b)에 의하여 구동되는 이전에 기술된 로드 또는 로딩은 방전 전류로 방전되며, NMOS 트랜지스터(4203)은 온-레지스턴스를 가진 저항기와 동등하다. NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 온-레지스턴스(바이어스-전압의 함수)는 오프-칩 버퍼(61b)의 크기를 특징지우기 위하여 사용될 수 있다.
도 276 또는 도 285을 참조하면, 인터-칩 버퍼(701a, 702a, 703a 또는 703d)의 크기 또는 오프-칩 버퍼(61a, 61b, 61c 또는 61d)의 크기는 물리적 채널 폭 대 MNOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도 292 또는 도 293은 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 길이 및 물리적 채널 폭을 정의 또는 계산하는 방법을 도시한다.
도 292 또는 도 293은 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있는 MOS 트랜지스터(금속-산화물-반도체 트랜지스터)의 평면도를 도시한다. 도 292를 참조하면, 칩의 MOS 트랜지스터는 활성 영역(600), 칩의 반도체 기판 내의 확산 영역, 반도체 기판 내 그리고 활성 영역(600) 주변의 필드 산화물 영역(602), 필드 산화물 영역(602) 상의 그리고 활성 영역(600)을 가로지르는 게이트(604), 활성 영역(600) 및 게이트(604) 사이의 게이트 산화물(도시안됨)을 포함한다. 활성 영역(600)은 게이트(604)의 측면에 있는 소스(606) 및 게이트(604)의 다른 측면에 있는 드레인(608)로서 정의될 수 있다. 게이트(604)의 재료는 폴리 실리콘, 금속 실리사이드 또는 앞의 재료들의 합성 층일 수 있으며, 금속 실리사이드는 NiSi, CoS, TiSi2, 또는 WSi일 수 있다. 대안적으로, 게이트(604)의 재료는 W, WN, TiN, Ta, TaN, Mo 또는 앞의 재료들의 합금 또는 합성 층과 같은 금속일 수 있다. 게이트 산화물의 재료는 실리콘 산화물, 또는 높은 k 산화물, 예컨대 Hf 함유 산화물일 수 있다. Hf 함유 산화물은 HfO2, HfSiON 또는 HfSiO일 수 있다. W의 기준 마크는 MOS 트랜지스터의 물리적 채널 폭, 확산 영역(600)에 걸쳐 교차하는 게이트(604)의 길이로서 정의되며, L의 기준 마크는 MOS 트랜지스터의 물리적 채널 길이, 확산 영역(600)에 걸친 게이트(604)의 폭으로서 정의된다.
도 293을 참조하면, 대안적으로, MOS 트랜지스터는 하나 이상의 확산 영역들(600)에 걸쳐 다수의 부분들(6041-604n)을 가진 게이트(604)를 포함할 수 있다. W1-W2의 기준 마크들은 각각의 부분들(6041-604n)의 물리적 채널 폭, 확산 영역(들)(600)에 걸쳐 교차하는 게이트(604)의 각각의 부분들(6041-604n)의 길이로서 정의되며, L의 기준 마크는 게이트(604)의 각각의 부분들(6041-604n)중 하나의 부분의 물리적 채널 길이, 확산 영역(들)(600)에 걸친 게이트(604)의 부분들(6041-604n) 중 하나의 폭으로서 정의된다. 이 경우에, MOS 트랜지스터의 물리적 채널 폭은 게이트(604)의 각각의 부분들(6041-604n)의 물리적 채널 폭들 W1-Wn의 합이며, MOS 트랜지스터의 물리적 채널 길이는 게이트(604)의 부분들(6041-604n) 중 하나의 부분의 물리적 채널 길이 L이다.
따라서, 도 292 또는 도 293에 예시된, MOS 트랜지스터의 물리적 채널 폭 및 물리적 채널 길이의 정의는 여기에 기술된 다양한 특징들/구조들에 적용가능할 수 있다.
도 276에 도시된 인터-칩 버퍼(702a)의 크기는 NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 금속 상호접속부 라인(740d)를 통해 회로들(700)의 콘택 포인트(P2)에 연결될 수 있다. 만일 인터-칩 버퍼(702a)가 도 278에 도시된 2-스테이지 캐스케이드 인터-칩 드라이버이면, 인터-칩 버퍼(702a)의 크기는 마지막 스테이지 드라이버(585b)에서 NMOS 트랜지스터(752a) 또는 PMOS 트랜지스터(752b)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있으며, NMOS 트랜지스터(752a) 및 PMOS 트랜지스터(752b)의 드레인들은 금속 상호접속부(740d)를 통해 회로들(700)의 콘택 포인트(P2)에 연결된다. NMOS 트랜지스터(752a)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 50일 수 있으며, 예시적인 실시예에서는 비가 1 내지 20일 수 있다. PMOS 트랜지스터(752b)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 100의 적절한 값일 수 있으며, 예시적인 실시예들에서는 비가 1 내지 40일 수 있다.
도 276에 도시된 인터-칩 버퍼(703a)의 크기는 NMOS 트랜지스터(753a) 또는 PMOS 트랜지스터(753b)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 금속 상호접속부 라인(740f)를 통해 회로들(800)의 콘택 포인트(P3)에 연결될 수 있다. 만일 인터-칩 버퍼(703a)가 도 279에 도시된 2-스테이지 캐스케이드 인터-칩 드라이버이면, 인터-칩 버퍼(703a)의 크기는 마지막 스테이지 드라이버(586b)에서 NMOS 트랜지스터(753a) 또는 PMOS 트랜지스터(753b)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있으며, NMOS 트랜지스터(753a) 및 PMOS 트랜지스터(753b)의 드레인들은 금속 상호접속부(740f)를 통해 회로들(800)의 콘택 포인트(P3)에 연결된다. NMOS 트랜지스터(753a)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 50일 수 있으며, 예시적인 실시예에서는 비가 1 내지 20일 수 있다. PMOS 트랜지스터(753b)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 100의 적절한 값일 수 있으며, 예시적인 실시예들에서는 비가 1 내지 40일 수 있다.
도 276에 도시된 오프-칩 버퍼(61b)의 크기는 NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 금속 상호접속부 라인(740m)를 통해 회로들(700)의 콘택 포인트(P6)에 연결될 수 있다. 만일 오프-칩 버퍼(61b)가 도 282에 도시된 2-스테이지 캐스케이드 오프-칩 드라이버이면, 오프-칩 버퍼(61b)의 크기는 마지막 스테이지 드라이버(426b)에서 NMOS 트랜지스터(4203) 또는 PMOS 트랜지스터(4204)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있으며, NMOS 트랜지스터(4203) 및 PMOS 트랜지스터(4204)의 드레인들은 금속 상호접속부(740m)를 통해 회로들(700)의 콘택 포인트(P6)에 연결된다. NMOS 트랜지스터(4203)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 30보다 큰, 예컨대 30 내지 20,000일 수 있으며, 예시적인 실시예에서는 비가 50보다 큰, 50 내지 300일 수 있다. PMOS 트랜지스터(4204)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 60보다 큰, 예컨대 60 내지 40,000일 수 있으며, 예시적인 실시예에서는 비가 100보다 큰, 100 내지 600일 수 있다. 예시적인 실시예들에서, NMOS 트랜지스터(4203)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50배, 예컨대 3 내지 100 만큼 NMOS 트랜지스터(752a)의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다. 또한, 예시적인 실시예들에서, PMOS 트랜지스터(4204)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50배, 예컨대 3 내지 100 만큼 PMOS 트랜지스터(752b)의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다.
도 276에 도시된 오프-칩 버퍼(61c)의 크기는 NMOS 트랜지스터(4303) 또는 PMOS 트랜지스터(4304)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 금속 상호접속부 라인(740p)를 통해 회로들(800)의 콘택 포인트(P7)에 연결될 수 있다. 만일 오프-칩 버퍼(61c)가 도 283에 도시된 2-스테이지 캐스케이드 오프-칩 드라이버이면, 오프-칩 버퍼(61c)의 크기는 마지막 스테이지 드라이버(427b)에서 NMOS 트랜지스터(4303) 또는 PMOS 트랜지스터(4304)의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있으며, NMOS 트랜지스터(4303) 및 PMOS 트랜지스터(4304)의 드레인들은 금속 상호접속부(740p)를 통해 회로들(800)의 콘택 포인트(P7)에 연결된다. NMOS 트랜지스터(4303)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 30보다 큰, 예컨대 30 내지 20,000일 수 있으며, 예시적인 실시예에서는 비가 50보다 큰, 50 내지 300일 수 있다. PMOS 트랜지스터(4304)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 60보다 큰, 예컨대 60 내지 40,000일 수 있으며, 예시적인 실시예에서는 비가 100보다 큰, 100 내지 600일 수 있다. NMOS 트랜지스터(4303)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배, 또는 50배, 예컨대 3 내지 100 만큼 NMOS 트랜지스터(753a)의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다. PMOS 트랜지스터(4304)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50배, 예컨대 3 내지 100 만큼 PMOS 트랜지스터(753b)의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다.
도 285에 도시된 인터-칩 버퍼(701a 또는 702a)의 크기는 인터-칩 3-상태 버퍼의 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 3-상태 드라이버는 금속 상호접속부 라인(740a 또는 740d)를 통해 회로들(700)의 콘택 포인트(P1 또는 P2)에 연결될 수 있다. 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 50일 수 있으며, 예시적인 실시예에서는 비가 1 내지 20일 수 있다. 3-상태 드라이버의 PMOS 트랜지스터(753b)의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 100의 적절한 값일 수 있으며, 예시적인 실시예들에서는 비가 1 내지 40일 수 있다.
만일 도 285에 도시된 인터-칩 버퍼(701a 또는 702a)의 크기가 멀티-스테이지 3-상태 버퍼이면, 인터-칩 버퍼(701a 또는 702a)의 크기는 멀티-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 마지막 스테이지 3-상태 드라이버는 금속 상호접속부 라인(740b 또는 740d)를 통해 회로들(700)의 콘택 포인트(P1 또는 P2)에 연결될 수 있다. 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 50일 수 있으며, 예시적인 실시예는 비가 1 내지 20일 수 있다. 마지막 스테이지 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 100의 적절한 값일 수 있으며, 예시적인 실시예들에서는 비가 1 내지 40일 수 있다.
도 285에 도시된 인터-칩 버퍼(703a 또는 704a)의 크기는 인터-칩 3-상태 버퍼의 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 3-상태 드라이버는 금속 상호접속부 라인(740f 또는 740h)를 통해 회로들(800)의 콘택 포인트(P3 또는 P4)에 연결될 수 있다. 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 50일 수 있으며, 예시적인 실시예에서는 비가 1 내지 20일 수 있다. 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 100이며, 예시적인 실시예들에서는 비가 1 내지 40일 수 있다.
만일 도 285에 도시된 인터-칩 버퍼(703a 또는 704a)의 크기가 멀티-스테이지 3-상태 버퍼이면, 인터-칩 버퍼(703a 또는 704a)의 크기는 멀티-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 마지막 스테이지 3-상태 드라이버는 금속 상호접속부 라인(740f 또는 740h)를 통해 회로들(800)의 콘택 포인트(P3 또는 P4)에 연결될 수 있다. 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 50일 수 있으며, 예시적인 실시예는 비가 1 내지 20일 수 있다. 마지막 스테이지 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 1 내지 100의 적절한 값일 수 있으며, 예시적인 실시예들에서는 비가 1 내지 40일 수 있다.
도 285에 도시된 오프-칩 버퍼(61a 또는 61b)의 크기는 오프-칩 3-상태 버퍼의 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 3-상태 드라이버는 금속 상호접속부 라인(740j 또는 740m)를 통해 회로들(700)의 콘택 포인트(P5 또는 P6)에 연결될 수 있다. 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 30보다 큰, 예컨대 30 내지 20,000일 수 있으며, 예시적인 실시예에서는 비가 50보다 큰, 예컨대 50 내지 300일 수 있다. 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 60보다 큰, 예컨대 60 내지 40,000이며, 예시적인 실시예들에서는 비가 100보다 큰, 예컨대 100 내지 600일 수 있다.
만일 도 285에 도시된 인터-칩 버퍼(61a 또는 61b)이 멀티-스테이지 3-상태 버퍼이면, 오프-칩 버퍼(61a 또는 61b)의 크기는 멀티-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 마지막 스테이지 3-상태 드라이버는 금속 상호접속부 라인(740j 또는 740m)를 통해 회로들(700)의 콘택 포인트(P5 또는 P6)에 연결될 수 있다. 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 30보다 큰, 예컨대 30 내지 20,000일 수 있으며, 예시적인 실시예는 비가 50보다 큰, 예컨대 50 내지 300일 수 있다. 마지막 스테이지 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 60보다 큰, 예컨대 60 내지 40,000일 수 있으며, 예시적인 실시예들에서는 비가 100보다 큰, 예컨대 100 내지 600일 수 있다.
도 285에 도시된 오프-칩 3-상태 버퍼(61a 또는 61b)의 3-상태 드라이버(마지막 스테이지에 있는)의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50 배, 예컨대 3배 내지 100 배 만큼 도 285에 도시된 인터-칩 3-상태 버퍼(701a 또는 702a)의 3-상태 드라이버(마지막 스테이지에 있는)의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다. 도 285에 도시된 오프-칩 3-상태 버퍼(61a 또는 61b)의 3-상태 드라이버(마지막 스테이지에 있는)의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50 배, 예컨대 3배 내지 100 배 만큼 도 285에 도시된 인터-칩 3-상태 버퍼(701a 또는 702a)의 3-상태 드라이버(마지막 스테이지에 있는)의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다.
도 285에 도시된 오프-칩 3-상태 버퍼(61a 또는 61b)의 크기는 오프-칩 3-상태 버퍼의 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 3-상태 드라이버는 금속 상호접속부 라인(740p 또는 740r)를 통해 회로들(800)의 콘택 포인트(P7 또는 P8)에 연결될 수 있다. 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 30보다 큰, 예컨대 30 내지 20,000일 수 있으며, 예시적인 실시예에서는 비가 50보다 큰, 예컨대 50 내지 300일 수 있다. 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 60보다 큰, 예컨대 60 내지 40,000이며, 예시적인 실시예들에서는 비가 100보다 큰, 예컨대 100 내지 600일 수 있다.
만일 도 285에 도시된 인터-칩 버퍼(61c)가 멀티-스테이지 3-상태 버퍼이면, 오프-칩 버퍼(61c 또는 61d)의 크기는 멀티-스테이지 3-상태 버퍼의 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터 또는 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비에 의하여 특징지워질 수 있다. 도시된 바와같이, 마지막 스테이지 3-상태 드라이버는 금속 상호접속부 라인(740p 또는 740r)를 통해 회로들(800)의 콘택 포인트(P7 또는 P8)에 연결될 수 있다. 마지막 스테이지 3-상태 드라이버의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 30보다 큰, 예컨대 30 내지 20,000일 수 있으며, 예시적인 실시예는 비가 50보다 큰, 예컨대 50 내지 300일 수 있다. 마지막 스테이지 3-상태 드라이버의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 60보다 큰, 예컨대 60 내지 40,000일 수 있으며, 예시적인 실시예들에서는 비가 100보다 큰, 예컨대 100 내지 600일 수 있다.
도 285에 도시된 오프-칩 3-상태 버퍼(61c 또는 61c)의 3-상태 드라이버(마지막 스테이지에 있는)의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50 배, 예컨대 3배 내지 100 배 만큼 도 285에 도시된 인터-칩 3-상태 버퍼(703a 또는 704a)의 3-상태 드라이버(마지막 스테이지에 있는)의 NMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다. 도 285에 도시된 오프-칩 3-상태 버퍼(61c 또는 61d)의 3-상태 드라이버(마지막 스테이지에 있는)의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비는 예컨대 3배 이상, 10배, 25배 또는 50 배, 예컨대 3배 내지 100 배 만큼 도 285에 도시된 인터-칩 3-상태 버퍼(703a 또는 704a)의 3-상태 드라이버(마지막 스테이지에 있는)의 PMOS 트랜지스터의 물리적 채널 폭 대 물리적 채널 길이의 비보다 클 수 있다.
도 294를 참조하면, 대안적으로, 회로(700)의 내부 회로(200c)는 회로(700)의 어느 테스팅 인터페이스 회로 및 인터-칩 회로도 통과하지 않고 회로(700)의 금속 상호접속부(740a)를 통해 오프-칩 버퍼(61a)의 제 2 노드 SN5에 연결될 수 있다. 회로(800)의 내부 회로(200g)는 회로(800)의 어느 테스팅 인터페이스 회로 및 인터-칩 회로도 통과하지 않고 회로(800)의 금속 상호접속부(740e)를 통해 오프-칩 버퍼(61c)의 제 1 노드 FN7에 연결될 수 있다. 도 276의 회로도와 비교하면, 인터-칩 회로들(200a, 200e) 및 테스팅 인터페이스 회로들(333a, 333c)은 생략될 수 있다. 도 276의 엘리먼트를 표시하는 동일한 참조부호에 의하여 표시된 도 294의 엘리먼트는 도 276에 예시된 엘리먼트와 동일한 재료 및 사양을 가진다.
도 295를 참조하면, 대안적으로, 회로(700)의 내부 회로(200c)는 회로(700)의 어느 테스팅 인터페이스 회로 및 인터-칩 회로도 통과하지 않고 회로(700)의 금속 상호접속부(740a)를 통해 오프-칩 버퍼(61a)의 제 2 노드 SN5에 연결될 수 있다. 회로(800)의 내부 회로(200g)는 회로(800)의 어느 테스팅 인터페이스 회로 및 인터-칩 회로도 통과하지 않고 회로(800)의 금속 상호접속부(740e)를 통해 오프-칩 버퍼(61c)의 제 1 노드 FN7에 연결될 수 있다. 도 285의 회로도와 비교하면, 인터-칩 회로들(200a, 200e) 및 테스팅 인터페이스 회로들(333a, 333c)은 생략될 수 있다. 도 276 및 도 285의 엘리먼트를 표시하는 동일한 참조부호에 의하여 표시된 도 295의 엘리먼트는 도 276 및 도 285에 예시된 엘리먼트와 동일한 재료 및 사양을 가진다.
도 296은 도 296의 라인 Q-Q을 따라 절단된 단면도로 도시된, 이전에 기술된 시스템-인 패키지 또는 멀티칩 모듈(555, 555b, 555c, 555e, 555g, 555h, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g 또는 556h)의 어레인지먼트를 도시하는 개략적 상부 투시도의 예이다. 도 296을 참조하면, 칩들(68)은 더미 기판(62)에 형성되는 개구부들(62a)에 배치되며, 캡슐화/갭 필링 재료(64)는 횡단 거리 또는 공간 D1을 각각 가진 갭들(4) 및 횡단 거리 또는 공간 D2을 각각 가진 갭들(8)에 형성된다. 사선들이 채워지지 않은 빈 원들은 캐리어(11)의 도전층(18)의 하위 콘택 포인트들과 접촉하는 이전에 기술된 금속 상호접속부(1a)와 같은 상위 금속 접속부들(1)에 연결되며 더미 기판(62)내에 그리고 더미 기판(62)을 통해 형성되는 이전에 기술된 금속 플러그(5a)와 같은 금속 플러그들(5p)를 표시한다. 삼각형들이 채워진 원들은 캐리어(11)의 도전층(18)의 하위 콘택 포인트들과 접촉하는 이전에 기술된 금속 상호접속부(1a)와 같은 상위 금속 접속부들(1)에 연결되며 더미 기판(68)내에 그리고 더미 기판(68)을 통해 형성되는 이전에 기술된 금속 플러그(5c, 5d 또는 5f)와 같은 금속 플러그들(5p)를 표시한다. 교차선들이 채워진 원들은 캐리어(11)의 도전층(18)의 하위 콘택 포인트들과 접촉하는 이전에 기술된 금속 상호접속부(1a)와 같은 상위 금속 접속부들(1)에 연결되며 더미 기판(68)내에 그리고 더미 기판(68)을 통해 형성되는 이전에 기술된 금속 플러그(5c, 5d 또는 5f)와 같은 금속 플러그들(5p)를 표시한다. 교차선들이 채워진 원들은 캐리어(11)의 도전층(18)의 하위 콘택 포인트들 아래의 칩들(68)에서 이전에 기술된 지지체(801)와 같은 지지체 상에서, 이전에 기술된 상호접속부 또는 금속 트레이스(35a)와 같은 상호접속부들 또는 금속 트레이스들과 접촉하는 이전에 기술된 금속 상호접속부(1b)와 같은 상위 금속 접속부들(1)에 연결되며 더미 기판(68)내에 그리고 더미 기판(68)을 통해 형성되는 이전에 기술된 금속 플러그(5e)와 같은 금속 플러그들(5p)를 표시한다.
도 297는 도 297의 라인 Q-Q을 따라 절단된 단면도로 도시된, 이전에 기술된 시스템-인 패키지 또는 멀티칩 모듈(555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g 또는 556h)의 금속 상호접속부(2)(금속 상호접속부들(2a, 2b)를 포함하는), 금속 플러그들(6p)(금속 플러그들(6a-6e)을 포함하는), 더미 기판(165) 및 칩들(72)의 어레인지먼트를 도시하는 개략적 상부 투시도의 예이다. 도 297을 참조하면, 칩들(72)은 더미 기판(165)에 형성되는 개구부들(165a)에 배치되며, 캡슐화/갭 필링 재료(98)는 횡단 거리 또는 공간 D4을 각각 가진 갭들(4a) 및 횡단 거리 또는 공간 D5을 각각 가진 갭들(8a)내에 형성된다. 사선들이 채워지지 않은 빈 원들은 이전에 기술된 금속 상호접속부(1b)와 같은 하위 금속 상호접속부들(1)과 접촉하는 상위 금속 접속부들(2)에 연결되며 더미 기판(165)내에 그리고 더미 기판(165)을 통해 형성되는 이전에 기술된 금속 플러그(6a)와 같은 금속 플러그들(6p)를 표시한다. 삼각형들이 채워진 원들은 이전에 기술된 금속 상호접속부(1a)와 같은 하위 금속 상호접속부들(1)과 접촉하는, 이전에 기술된 금속 상호접속부(2a)와 같은 상위 금속 접속부들(2)에 연결되며 칩들(72)내에 그리고 칩들(72)을 통해 형성되는, 이전에 기술된 금속 플러그(6b)와 같은 금속 플러그들(6p)를 표시한다. 사선들로 채워진 원들은 칩들(72)에서, 이전에 기술된 금속 상호접속부(2a) 또는 금속 트레이스들(55c 또는 55b)와 같은 하위 상호접속부들 또는 금속 트레이스들과 접촉하는, 이전에 기술된 금속 상호접속부(2a)와 같은 상위 금속 접속부들(2)에 연결되며 칩들(72)내에 형성된 이전에 기술된 금속 플러그(6c 또는 6d)와 같은 금속 플러그들(6p)를 표시한다. 교차선들이 채워진 원들은 이전에 기술된 금속 상호접속부(1b)와 같은 하위 금속 상호접속부들(1) 아래의 칩들(7)에서 이전에 기술된 지지체(802)와 같은 지지체들 상에서, 이전에 기술된 상호접속부 또는 금속 트레이스(55a)와 같은 상호접속부들 또는 금속 트레이스들과 접촉하는 이전에 기술된 금속 상호접속부(2b)와 같은 상위 금속 접속부들(2)에 연결되며 칩들(72) 내에 그리고 칩들(72)을 통해 형성되는 이전에 기술된 금속 플러그(6e)와 같은 금속 플러그들(5p)를 표시한다.
도 298는 도 298의 라인 Q-Q을 따라 절단된 단면도로 도시된, 이전에 기술된 시스템-인 패키지 또는 멀티칩 모듈(555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g 또는 556h)의 금속 상호접속부(3)(금속 상호접속부들(3a, 3b, 3c)를 포함하는), 금속 플러그들(7p)(금속 플러그들(7a-7f)을 포함하는), 더미 기판(165) 및 칩들(118)의 어레인지먼트를 도시하는 개략적 상부 투시도의 예이다. 도 298을 참조하면, 칩들(118)은 더미 기판(158)에 형성되는 개구부들(158a)에 배치되며, 캡슐화/갭 필링 재료(138)는 횡단 거리 또는 공간 D7을 각각 가진 갭들(4b) 및 횡단 거리 또는 공간 D8을 각각 가진 갭들(8b)내에 형성된다. 사선들이 채워지지 않은 빈 원들은 하위 금속 상호접속부들(2)과 접촉하는, 이전에 기술된 금속 상호접속부(3c)와 같은 상위 금속 접속부들(3)에 연결되며 더미 기판(158)내에 그리고 더미 기판(158)을 통해 형성되는 이전에 기술된 금속 플러그(7a)와 같은 금속 플러그들(7p)를 표시한다. 삼각형들이 채워진 원들은 이전에 기술된 금속 상호접속부(2a)와 같은 하위 금속 상호접속부들(2)과 접촉하는, 이전에 기술된 금속 상호접속부(3a)와 같은 상위 금속 접속부들(3)에 연결되며 칩들(118)내에 그리고 칩들(118)을 통해 형성되는, 이전에 기술된 금속 플러그(7b)와 같은 금속 플러그들(7p)를 표시한다. 사선들로 채워진 원들은 칩들(118)에서, 이전에 기술된 금속 상호접속부 또는 금속 트레이스들(75a, 75c 또는 75b)와 같은 하위 상호접속부들 또는 금속 트레이스들과 접촉하는, 이전에 기술된 금속 상호접속부(3a 또는 3b)와 같은 상위 금속 접속부들(3)에 연결되며 칩들(118)내에 형성된 이전에 기술된 금속 플러그(7c, 7d 또는 7f)와 같은 금속 플러그들(7p)를 표시한다. 교차선들이 채워진 원들은 이전에 기술된 금속 상호접속부(2b)와 같은 하위 금속 상호접속부들(2) 아래의 칩들(118)에서 이전에 기술된 지지체(803)와 같은 지지체들 상에서, 이전에 기술된 상호접속부 또는 금속 트레이스(75a)와 같은 상호접속부들 또는 금속 트레이스들과 접촉하는 이전에 기술된 금속 상호접속부(3b)와 같은 상위 금속 접속부들(3)에 연결되며 칩들(118) 내에 그리고 칩들(118)을 통해 형성되는 이전에 기술된 금속 플러그(7e)와 같은 금속 플러그들(7p)를 표시한다.
도 82, 84, 103, 105, 128, 130, 136, 138, 181, 183, 207, 209, 250, 252, 270 또는 272에 도시된 시스템-인 패키지 또는 멀티칩 모듈 또는 도 83, 85, 88, 104, 106, 109, 129, 131, 132, 137, 139, 140, 182, 184, 185, 208, 210, 211, 251, 253, 254, 271, 273 또는 274에 도시된 멀티칩 패키지는 예컨대 전화, 코드리스 전화, 이동 전화, 스마트 폰, 넷북 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 디지털 비디오 카메라, 디지털 픽쳐 프레임, 개인 휴대 정보 단말(PDA), 포켓 퍼스널 컴퓨터, 휴대용 퍼스널 컴퓨터, 전자 북, 디지털 북, 데스크톱 컴퓨터, 태블릿 또는 슬레이트 컴퓨터, 자동자 전자 제품(automobile electronic product), 모바일 인터넷 기기(MID), 모바일 텔레비젼, 프로젝터, 모바일 프로젝터, 피코 프로젝터, 스마트 프로젝터, 3-차원(3D) 비디오 디스플레이, 3D 텔레비젼(3D TV), 3D 비디오 게임 플레이어, 모바일 컴퓨터 기기, 컴퓨터들 또는 폰들기능들을 결합하여 제공하는 디바이스 또는 시스템인 모바일 컴퓨폰(또한, 모바일 폰퓨터(mobile phoneputer) 또는 모바일 퍼스널 컴퓨터 폰이라고도 불림) 또는 예컨대 클라우드 컴퓨팅(cloud computing)에 이용되는 고 성능 및/또는 저 전력 컴퓨터 또는 서버를 포함하는(그러나, 이에 제한되지 않음) 다양한 전자 디바이스들에 사용될 수 있다. 논의된 컴포넌트들, 단계들, 피쳐들, 이점들 및 장점들은 단지 예시적인 것이다. 이들 중 어느 것도 또는 이들과 관련된 논의 중 어느 것도 어떤 방식으로든 본 개시의 보호 범위를 제한하도록 의도되지는 않는다. 다수의 다른 실시예들이 또한 고려된다. 이러한 것들은 더 적은, 부가적인, 및/또는 상이한 컴포넌트들, 단계들, 피쳐들, 이점들 및 장점들을 갖는 실시예들을 포함한다. 이러한 것들은 또한 컴포넌트들 및/또는 단계들이 상이한 순서로 배열 및/또는 정렬되는 실시예들을 포함한다.
본 개시내용의 판독시, 본 기술분야의 당업자는 본 개시의 실시예들이 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합들에서 그리고 하나 이상의 네트워크들 상에서 구현될 수 있다는 것을 인지할 것이다. 적합한 소프트웨어는 맞추어진 RF 펄스 트레인들의 구현을 설계 및/또는 제어하는 방법들 및 기술들(또는 그 일부들)을 수행하기 위한 컴퓨터-판독가능한 또는 머신-판독가능한 명령들을 포함할 수 있다. 임의의 적합한 소프트웨어 언어(기계-종속 또는 기계-독립)가 이용될 수 있다. 또한, 본 개시내용의 실시예들은 예컨대 무선 RF 또는 IR 통신 링크를 통해 전송되거나 인터넷으로부터 다운로드되는 것과 같이, 다양한 신호들에 포함되거나 그것에 의하여 운반될 수 있다.
다르게 설명되지 않는 한, 청구범위에 포함되는, 본 명세서에 설명되는 모든 측정들, 값들, 정격들, 위치들, 규모들, 크기들 및 다른 사양들은 근사치이며, 정확한 것은 아니다. 이들은 그들이 속하는 기술분야에서 관습적인 그리고 그들이 관련되는 기능들과 일치하는 합당한 범위를 갖도록 의도된다. 또한, 달리 언급하지 않는한, 제공된 수치 범위는 언급된 하위 값 및 상위값이 포함된 것으로 의도된다. 또한, 달리 언급하지 않는 한, 모든 재료 선택들 및 수치 값들은 바람직한 실시예들을 대표하며, 다른 범위들 및/또는 재료들이 사용될 수 있다.
보호 범위는 오로지 청구범위에 의해서만 제한되며, 이러한 범위는 이러한 명세서 및 이하의 출원경과 금반언을 고려하여 해석할때 청구범위에서 사용되는 용어의 통상적인 의미에 따르는 것으로 넓게 해석되어야 하며, 모든 구조적 및 기능적 균등물들을 포함하는 것으로 해석되어야 한다.

Claims (22)

  1. 시스템-인 패키지로서,
    캐리어(11);
    상기 캐리어(11)에 연결된 제 1 칩(68) ― 상기 제 1 칩(68)은 1 내지 50 마이크로미터의 두께를 가지는 제 1 반도체 기판(58), 상기 캐리어와 동일측 상에서 상기 제 1 반도체 기판(58)의 제 2 표면에 연결된 제 1 전도층(34 또는 26), 및 상기 제 1 반도체 기판(58)의 제 2 표면에 연결되고 그리고 상기 제 1 전도층 (34 또는 26)에 연결된 제 1 유전체층(48)을 포함함 ―;
    상기 캐리어(11)에 연결된 제 2 칩(68) ― 상기 제 2 칩(68)은 상기 제 1 반도체 기판(58)의 제 1 표면(58s)과 동일 평면상에 위치하는 제 1 표면(58s)을 가지는 제 2 반도체 기판(58)을 포함하며, 상기 제 2 칩(68)은 상기 제 1 칩(68)으로부터 분리됨 ―;
    상기 제 1 칩(68) 및 상기 제 2 칩(68) 사이의 갭에 배치된 갭 필링 재료(64);
    제 1 칩(68) 내의 제 1 전도 플러그(5p) ― 상기 제 1 전도 플러그(5p)는 상기 제 1 반도체 기판(58) 및 상기 제 1 유전체층(48)을 수직으로 관통하여 상기 제 1 전도층(34 또는 26)과 접촉함 ―;
    상기 제 1 전도 플러그(5p)를 둘러싸는 제 1 절연 재료(50 또는 500a) ― 상기 제 1 절연재료(50 또는 500a)는 상기 제 1 반도체 기판(58)에 의하여 둘러싸여짐 ―
    상기 제 1 반도체 기판(58)의 상기 제 1 표면(58s)에 연결되고, 상기 제 2 반도체 기판(58)의 제 1 표면(58s)에 연결되고 그리고 상기 갭 필링 재료(64)에 연결된 제 1 유전체 구조(60 또는 66);
    상기 제 1 유전체 구조(60 또는 66) 내 그리고 상기 제 1 칩(68)에 연결된 제 1 전도 상호접속부(1) ― 상기 제 1 전도 상호접속부(1)는 상기 제 1 전도 플러그(5p)에 연결됨 ―;
    상기 제 1 유전체 구조(60 또는 66)에 연결되고 그리고 상기 제 1 전도 상호접속부(1)에 연결된 제 3 칩(72) ― 상기 제 3 칩은 1 내지 50 마이크로미터의 두께를 가지는 제 3 반도체 기판(96)을 포함함 ―;
    상기 제 3 칩(72) 내의 제 2 전도 플러그(6p) ― 상기 제 2 전도 플러그(6p)는 상기 제 3 칩(72)의 상기 제 3 반도체 기판(96)을 수직으로 관통하여 상기 제 1 전도 상호접속부(1)와 접촉함 ―;
    상기 제 2 전도 플러그(6p)를 둘러싸는 제 2 절연 재료(90 또는 500a) ― 상기 제 2 절연 재료(90 또는 500a)는 상기 제 3 반도체 기판(96)에 의하여 둘러싸여짐 ―;
    상기 제 3 반도체 기판(96)의 제 1 표면(96s)에 연결된 제 2 유전체 구조(88 또는 120); 및
    상기 제 2 유전체 구조(88 또는 120) 내 그리고 상기 제 3 칩(72)에 연결된 제 2 전도 상호접속부(2)를 포함하며, 상기 제 2 전도 상호접속부(2)는 상기 제 2 전도 플러그(6p)에 연결되는,
    시스템-인 패키지.
  2. 제 1항에 있어서, 상기 캐리어(11)는 실리콘 기판, 유리 기판, 세라믹 기판, 전도성 기판 또는 유기 폴리머 기판을 포함하는, 시스템-인 패키지.
  3. 제 1항에 있어서, 상기 제 1 칩(68)은 중앙처리장치(CPU) 칩, 그래픽-처리 유닛(GPU) 칩, 디지털-신호-처리(DSP) 칩, 플래시 메모리 칩, 동적-랜덤-액세스-메모리(DRAM) 칩, 정적-랜덤-액세스 메모리(SRAM) 칩, 무선 근거리 통신망(WLAN) 칩, 기저대역 칩, 논리 칩, 아날로그 칩, 전력 디바이스, 조절기, 전력 관리 디바이스, 글로벌-위치측정-시스템(GPS) 칩, 블루투스 칩, 또는 시스템-온 칩(SOC)을 포함하며, 상기 시스템-온 칩(SOC)는 중앙처리장치(CPU) 회로 블록, 그래픽-처리-유닛(GPU) 회로 블록, 디지털-신호-처리(DSP) 회로 블록, 메모리 회로 블록, 기저대역 회로 블록, 블루투스 회로 블록, 글로벌-위치측정-시스템(GPS) 회로 블록, 무선 근거리 통신망(WLAN) 회로 블록 및 모뎀 회로 블록 중 하나 이상을 포함하는, 시스템-인 패키지.
  4. 제 1항에 있어서, 상기 제 1 반도체 기판(58)은 2 내지 20 마이크로미터의 두께를 가지는, 시스템-인 패키지.
  5. 제 1항에 있어서, 상기 제 2 전도 플러그(6p)는 상기 제 3 칩(72)의 제 2 전도층(106 또는 114)을 더 포함하며, 상기 제 2 전도층(106 또는 114)은 상기 제 3 반도체 기판(96)에 연결되는, 시스템-인 패키지.
  6. 제 1항에 있어서, 상기 제 2 칩(68)내의 제 3 전도 플러그(5p)를 더 포함하며, 상기 제 3 전도 플러그(5p)는 상기 제 2 반도체 기판(58)을 수직으로 관통하여 상기 제 2 칩(68)의 제 2 전도층(34 또는 26)과 접촉하며, 상기 제 2 전도층(34 또는 26)은 상기 제 2 반도체 기판(58)에 연결되며, 상기 제 1 전도 상호접속부(1)는 추가적으로 상기 제 2 칩(68)에 연결되고 그리고 상기 제 3 전도 플러그(5p)에 연결되는, 시스템-인 패키지.
  7. 제 1항에 있어서, 상기 제 1 전도 플러그(5p)는 상기 캐리어(11)의 콘택 포인트(18)과 접촉하는, 시스템-인 패키지.
  8. 제 1항에 있어서, 상기 제 1 칩(68)내의 제 3 전도 플러그(5p), 상기 제 2칩(68) 내의 제 4 전도 플러그(5p), 및 상기 제 1 유전체 구조(60 또는 66) 내 그리고 상기 제 1 및 제 2 칩들(68)에 연결된 제 3 전도 상호접속부(1)를 더 포함하며, 상기 제 3 전도 플러그(5p)는 상기 제 1 반도체 기판(58)을 수직으로 관통하여 상기 제 1 칩(68)의 제 2 전도층(34 또는 26)과 접촉하며, 상기 제 2 전도층(34 또는 26)은 상기 제 1 반도체 기판(58)의 제 2 표면에 연결되며, 상기 제 4 전도 플러그(5p)는 상기 제 2 반도체 기판(58)을 수직으로 관통하여 상기 제 2 칩(68)의 제 3 전도층(34 또는 26)과 접촉하며, 상기 제 3 전도층(34 또는 26)은 상기 제 2 반도체 기판(58)의 제 2 표면에 연결되며, 상기 제 3 전도 상호접속부(1)는 상기 제 3 전도 플러그(5p) 및 상기 제 4 전도 플러그(5p)에 연결되는, 시스템-인 패키지.
  9. 제 1항에 있어서, 상기 제 1 칩(68)은 상기 제 2 칩(68)의 제 1 표면의 크기와 상이한 크기의 제 1 표면을 가지는, 시스템-인 패키지.
  10. 제 1항에 있어서, 상기 캐리어(11)에 연결되고 그리고 상기 갭 내의 더미 기판(62)을 더 포함하며, 상기 더미 기판(62)은 상기 제 1 반도체 기판(58)의 상기 제 1 표면(58s)과 동일평면상에 위치하는 제 1 표면(62s)을 가지며, 상기 제 1 유전체 구조(60 또는 66)는 추가적으로 상기 더미 기판(62)의 상기 제 1 표면(62s)에 연결되는, 시스템-인 패키지.
  11. 제 1항에 있어서, 상기 제 2 전도 상호접속부에 연결된 전도 범프(126 또는 666)을 더 포함하며, 상기 전도 범프는 주석, 구리, 니켈 또는 금을 포함하는, 시스템-인 패키지.
  12. 제 1항에 있어서, 상기 제 1 전도 상호접속부(1)는 신호 트레이스, 전력 트레이스 또는 그라운드 트레이스를 포함하는, 시스템-인 패키지.
  13. 제 1항에 있어서, 상기 제 1 절연 재료(50 또는 500a)는 상기 제 1 전도 플러그(5p)의 측벽상에 있으며 상기 제 1 전도층(34 또는 26)의 제 1 표면과 접촉하는 제 2 유전체층(50)을 포함하며, 상기 제 1 전도 플러그(5p)는 상기 제 2 유전체층(50)에 의하여 둘러싸여지는, 시스템-인 패키지.
  14. 제 1항에 있어서, 상기 제 2 절연 재료(90 또는 500a)는 상기 제 3 반도체 기판 내의 절연링(500a)을 포함하며, 상기 제 2 전도 플러그(6p)는 상기 절연링(500a)을 수직으로 관통하여 상기 절연링(500a)에 의하여 둘러싸여지는, 시스템-인 패키지.
  15. 제 1항에 있어서, 상기 제 2 전도 플러그(6p)는 상기 제 2 절연 재료(90 또는 500a)내의 전기도금된 구리(86) 및 상기 제 2 전도 플러그(6p)의 가장자리에 있는 티타늄 함유 또는 탄탈 함유 층(92)을 포함하는, 시스템-인 패키지.
  16. 제 1항에 있어서, 상기 제 1 전도 상호접속부(1)는 전기도금된 구리 층(56) 및 상기 전기도금된 구리 층(56)의 측벽 및 인접 측부에 있는 티타늄 함유 또는 탄탈 함유 층(52)을 포함하는, 시스템-인 패키지.
  17. 제 1항에 있어서, 상기 제 1 전도 상호접속부(1)는 티타늄 함유 또는 탄탈 함유 층(52) 및 상기 티타늄 함유 또는 탄탈 함유 층(52)에 연결된 전기도금된 구리 층(56)을 포함하며, 상기 전기도금된 구리 층(56)은 상기 티타늄 함유 또는 탄탈 함유 층(52)에 의하여 커버되지 않는 측벽을 가지는, 시스템-인 패키지.
  18. 제 1항에 있어서, 상기 제 3 칩(72) 내의 제 3 전도 플러그(6p)를 더 포함하며, 상기 제 3 전도 플러그(6p)는 상기 제 3 반도체 기판(96)을 수직으로 관통하여 상기 제 3 칩(72)의 제 2 전도층(106 또는 114)와 접촉하며, 상기 제 2 전도층(106 또는 114)는 상기 제 3 반도체 기판(96)의 제 1 표면에 연결되며, 상기 제 2 전도 상호접속부(2)는 상기 제 3 전도 플러그(6p)에 추가로 연결되는, 시스템-인 패키지.
  19. 제 18항에 있어서, 상기 제 1 및 제 3 칩들(68, 72) 간의 병렬 데이터 통신에서 비트 라인들의 총 수는 128 보다 많으며, 상기 비트 라인들 중 하나는 상기 제 1, 제 2 및 제 3 전도 플러그들(5p, 6p)와 상기 제 1 및 제 2 전도 상호접속부들(1, 2)에 의하여 제공되는, 시스템-인 패키지.
  20. 제 1항에 있어서, 상기 제 1 전도 상호접속부(1)는 상기 제 1 유전체 구조(60)의 제 1 표면과 동일평면상에 있는 제 1 표면을 가지는, 시스템-인 패키지.
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