BR112012002138B1 - Sistema em pacote - Google Patents

Abstract

PACOTES DE SISTEMAS. Pacotes de sistemas ou modos de multi-chips são descritos, os quais podem incluir chips de multi-camadas e substratos simulados de multi-camadas sobre um portador, múltiplas vias diretas cega ou completamente através dos chips de multi-camadas e completamente através de substratos simulados multi-camadas, plugues múltiplos de metal nas vias diretas, e interconexões de metal múltiplas, conectadas aos plugues de metal, entre os chips de multi- camadas. Os chips de multi-camadas podem ser conectados uns aos outros ou em um circuito ou estrutura externa, tal como uma placa-mãe, substrato de matriz de grade de esfera ( BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através dos plugues de metal e das interconexões de metal.

Description

Pedido Relacionado

[0001] Este pedido reivindica a prioridade do pedido provisório US 61/229,756, depositado em 30 de julho de 2009, que é incorporado aqui como referência em sua totalidade.

Campo da Invenção

[0002] A descrição refere-se a um sistema em um pacote e, mais particularmente, a um sistema em um pacote que inclui vias diretas formadas em chips empilhados e em substratos simulados empilhados e utiliza plugues de metal formados nas vias diretas para interconexão elétrica entre os chips empilhados.

Descrição da Técnica Anterior

[0003] Pastilhas semicondutoras são processadas para produzir chips de CI (circuitos integrados) tendo densidade de dispositivo sempre crescente e geometrias de aspectos de contração. As camadas de isolamento e condutivas múltiplas são necessárias para permitir a interconexão e o isolamento do grande número de dispositivos semicondutores em camadas diferentes. A integração em grande escala resulta em um crescente número de conexões elétricas entre diversas camadas e dispositivos semicondutores. Isso também leva a um número crescente de terminais internos para o chip CI resultante. Estes terminais internos são expostos através de uma camada de passivação do chip CI, terminando em atenuadores I/O que permitem conexões com estruturas de contato externas em um pacote de chip.

[0004] O Empacotamento de Nível de Pastilha (WLP) refere-se usualmente à tecnologia para empacotar um chip CI em nível de pastilha, ao invés do processo tradicional de montagem do pacote de cada unidade individual após o corte da pastilha. O WLP permite a integração da fabricação de pastilhas, empacotamento de pastilhas, teste e burn-in no nível de pastilha, antes de ser singularizado pelo corte para a montagem final em um pacote de portador de chip, ou seja, um pacote de matriz de grade de esfera (BGA). As vantagens oferecidas pelo WLP incluem menor tamanho (área ocupada e espessura reduzida), menos peso, processo de montagem relativamente mais simples, custos gerais de produção menores, e aperfeiçoamento no desempenho elétrico. O WLP, portanto, dinamiza o processo de fabricação submetido por um dispositivo a partir do início de silício até o carregamento para o consumidor. Enquanto o WLP tem uma alta produtividade e baixa abordagem de custo para o empacotamento do chip CI, ele, no entanto, atrai desafios significativos em capacidade de manufatura e confiabilidade estrutural.

Sumário da Invenção

[0005] A presente descrição é direcionada para um sistema em um pacote ou módulo de multi-chip que inclui chips de multicamadas e substratos simulados multicamadas através de um portador, vias múltiplas diretas cega ou completamente através de chips multicamadas e completamente através de substratos simulados, plugues de metal múltiplos nas vias diretas, e interconexões de metal múltiplas, conectadas aos plugues de metal, entre os chips multicamadas. Os chips multicamadas podem ser conectados uns aos outros ou a um circuito externo do pacote de sistema interno ou módulo de multi-chip, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através dos plugues de metal e interconexões de metal.

[0006] As modalidades exemplificativas da presente descrição proveem sistema em pacotes ou módulos de multi-chip tendo chips de multicamadas e utilizando plugues de metal cega ou completamente através de chips multicamadas para interconexão inter-chip ou interconexão intra-chip. Em um aspecto, a invenção está direcionada a um pacote de sistema compreendendo um portador, e um primeiro chip através do portador, em que o primeiro chip compreende um primeiro substrato semicondutor tendo uma espessura entre 1 e 50 micrômetros, uma primeira camada de metal sob uma superfície inferior do primeiro substrato do semicondutor, e uma camada dielétrica sob a superfície inferior do primeiro substrato semicondutor e sobre a primeira camada de metal. O pacote do sistema ainda inclui um segundo chip sobre o portador, em que o segundo chip compreende um segundo substrato semicondutor, em que o segundo substrato semicondutor tem uma superfície superior substancialmente coplanar em relação a uma superfície superior do primeiro substrato semicondutor, em que o segundo chip está separado do primeiro chip. Também incluído está um material de preenchimento de lacuna disposto em uma lacuna entre o primeiro chip e o segundo chip, um primeiro plugue de metal no primeiro chip, em que o primeiro plugue de metal passa através do primeiro substrato semicondutor e camada dielétrica e contata a primeira camada de metal, e um primeiro material de isolamento contendo o primeiro plugue de metal, em que o primeiro material de isolamento é envolvido pelo primeiro substrato semicondutor. O pacote de sistema ainda inclui uma primeira estrutura dielétrica na superfície superior do primeiro substrato semicondutor, na superfície superior do segundo substrato semicondutor, e no material de preenchimento de lacuna, e uma primeira interconexão de metal na primeira estrutura dielétrica e sobre o primeiro chip, em que a primeira interconexão de metal está conectada ao primeiro plugue de metal. Também incluído no pacote de sistema interno estão um terceiro chip sobre a primeira estrutura dielétrica e sobre a primeira interconexão de metal, em que o terceiro chip compreende um terceiro substrato semicondutor tendo uma espessura entre 1 e 50 micrômetros, e um segundo plugue de metal no terceiro chip, em que o segundo plugue de metal passa através do terceiro chip e contata a primeira interconexão de metal. O pacote de sistema ainda inclui um segundo material de isolamento contendo o segundo plugue de metal, em que o segundo material de isolamento é envolvido pelo terceiro substrato semicondutor, uma segunda estrutura dielétrica em uma superfície superior do terceiro substrato semicondutor, e uma segunda interconexão de metal na segunda estrutura dielétrica e sobre o terceiro chip, em que a segunda interconexão de metal está conectada ao segundo plugue de metal.

[0007] Ademais, as modalidades exemplificativas podem prover facilitar a fabricação de integração de chip multicamada.

[0008] Ademais, as modalidades exemplificativas podem prover substratos simulados colocados entre os chips para alcançar boa uniformidade de decréscimo de silício.

[0009] Estes, bem como outros componentes, etapas, aspectos, benefícios, e vantagens da presente invenção, se tornarão claros agora a partir de uma revisão da seguinte descrição detalhada das modalidades ilustrativas, dos desenhos apensos e das reivindicações.

Breve Descrição dos Desenhos

[0010] Os desenhos revelam modalidades ilustrativas da presente descrição. Eles não definem todas as modalidades. Outras modalidades podem ser utilizadas em adição ou ao invés. Os detalhes que podem ser aparentes ou desnecessários podem ser omitidos para economizar espaço ou para ilustração mais efetiva. Reciprocamente, algumas modalidades podem ser praticadas sem todos os detalhes que estão revelados. Quando o mesmo numeral aparece em desenhos diferentes, ele refere-se ao mesmo ou a componentes ou etapas similares.

[0011] Os aspectos da descrição podem ser inteiramente entendidos a partir da seguinte descrição quando lidos juntos com os desenhos apensos, que devem ser considerados como ilustrativos por natureza, e não como limitativos. Os desenhos não estão necessariamente em escala, ênfase ao invés de estarem colocados nos princípios da descrição. Nos desenhos:

[0012] Figuras 1 a 82 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade exemplificativa da presente invenção;

[0013] Figura 83 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0014] Figura 84 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0015] Figura 85 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0016] Figuras 86 e 87 - são vistas transversais ilustrando um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0017] Figura 88 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0018] Figuras 89 a 103 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0019] Figura 104 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0020] Figura 105 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0021] Figura 106 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0022] Figuras 107 e 108 - são vistas transversais ilustrando um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0023] Figura 109 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0024] Figuras 110 a 128 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0025] Figura 129 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0026] Figura 130 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0027] Figura 131 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0028] Figura 132 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0029] Figuras 133 a 136 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0030] Figura 137 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0031] Figura 138 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0032] Figura 139 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0033] Figura 140 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0034] Figuras 141A a 141J - ilustram um processo para formar chips de acordo com uma modalidade da presente invenção;

[0035] Figura 141K - ilustra vistas transversais de chips de acordo com uma modalidade da presente invenção;

[0036] Figura 141L - ilustra vistas transversais de chips de acordo com uma modalidade da presente invenção;

[0037] Figuras 142 a 181 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0038] Figura 182 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0039] Figura 183 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0040] Figura 184 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0041] Figura 185 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0042] Figuras 186 a 207 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0043] Figura 208 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0044] Figura 209 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0045] Figura 210 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0046] Figura 211 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0047] Figuras 212A a 212L - ilustra um processo para formar chips de acordo com uma modalidade da presente invenção;

[0048] Figura 212M - ilustra vistas transversais de chips de acordo com uma modalidade da presente invenção;

[0049] Figura 212N - ilustra vistas transversais de chips de acordo com uma modalidade da presente invenção;

[0050] Figuras 213 a 250 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0051] Figura 251 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0052] Figura 252 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0053] Figura 253 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0054] Figura 254 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0055] Figuras 255 a 270 - ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0056] Figura 271 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0057] Figura 272 - ilustra uma vista transversal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0058] Figura 273 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0059] Figura 274 - ilustra uma vista transversal de um pacote de multi-chip de acordo com uma modalidade da presente invenção;

[0060] Figuras 275A a 275L - ilustram outro processo para formar a estrutura ilustrada na Figura 26;

[0061] Figuras 276 e 285 - são diagramas de circuitos cada um ilustrando circuitos de interface entre dois chips de acordo com uma modalidade da presente invenção;

[0062] Figuras 277 e 280 - ilustram circuitos inter-chip cada qual incluindo um receptor inter-chip de cascata de dois estágios e um circuito ESD inter-chip (descarga eletrostática) de acordo com uma modalidade da presente invenção;

[0063] Figuras 278 e 279 - ilustram circuitos inter-chip cada qual incluindo um driver inter-chip de cascata de dois estágios e um circuito ESD inter-chip (descarga eletrostática) de acordo com uma modalidade da presente invenção;

[0064] Figuras 281 e 284 - ilustram receptores off-chip de cascata de dois estágios de acordo com uma modalidade da presente invenção;

[0065] Figuras 282 e 283 - ilustram drivers off- chip de cascata de dois estágios de acordo com uma modalidade da presente invenção;

[0066] Figuras 286 a 291 - ilustram um método para calcular uma área ativa de uma unidade ESD de um chip e define um tamanho de um circuito ESD composto por uma ou mais unidades ESD de acordo com uma modalidade da presente invenção;

[0067] Figuras 292 e 293 - ilustram um método para definir ou calcular uma largura de canal físico e um comprimento de canal físico de um transistor MOS de acordo com uma modalidade da presente invenção;

[0068] Figuras 294 e 295 - são diagramas de circuitos cada qual ilustrando circuitos de interface entre dois chips, de acordo com uma modalidade da presente invenção; e

[0069] Figura 296 - é uma vista em perspectiva superior esquemática ilustrando o arranjo de um nível de chips inferior, um substrato simulado, plugues de metal e interconexões de metal de um pacote de sistema interno ou módulo de multi-chip de acordo com uma modalidade da presente invenção;

[0070] Figura 297 - é uma vista em perspectiva superior esquemática ilustrando o arranjo de um nível de chips médio, um substrato simulado, plugues de metal e interconexões de metal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção; e

[0071] Figura 298 - é uma vista em perspectiva superior esquemática ilustrando o arranjo de um nível de chips superior, um substrato simulado, plugues de metal e interconexões de metal de um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade da presente invenção.

[0072] Enquanto determinadas modalidades estão representadas nos desenhos, uma pessoa versada na técnica irá apreciar que as modalidades representadas são ilustrativas e que variações das ilustradas, bem como outras modalidades descritas aqui, podem ser vislumbradas e praticadas dentro do escopo da presente descrição.

Descrição Detalhada da Invenção

[0073] As modalidades ilustrativas serão descritas agora. Outras modalidades podem ser utilizadas em adição ou ao invés. Os detalhes que podem ser aparentes ou desnecessários podem ser omitidos para economizar espaço ou para uma apresentação mais eficaz. Reciprocamente, algumas modalidades podem ser praticadas sem todos os detalhes que estão revelados.

[0074] As Figuras 1 a 82 ilustram um processo para formar um pacote de sistema ou módulo de multi-chip de acordo com uma modalidade exemplificativa da presente invenção.

[0075] Com referência à Figura 1, um substrato simulado 62 pode ser anexado sobre um portador 11, ou seja, pelas seguintes etapas. Primeiro, uma camada de cola 22 tendo uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros, pode ser formada em uma superfície superior do portador 11 ou em uma superfície inferior do substrato simulado 62 pela utilização, por exemplo, de um processo de revestimento por giro, um processo de laminação, um processo de pulverização, um processo de distribuição, ou um processo de impressão de tela. A seguir, a camada de cola 22 pode ser pré-curada ou cozida opcionalmente. A seguir, o substrato simulado 62 pode ser colocado sobre o portador 11 com a camada de cola 22 entre o portador 11 e o substrato simulado 62. A seguir, a camada de cola 22 pode ser curada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica sobre a camada de cola 22. Consequentemente, o substrato simulado 62 pode ser juntado com o portador 11 utilizando a camada de cola 22. A camada de cola 22 pode ser uma camada de polímero, tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de polifenileno (PPO) ou silosano, com uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros.

[0076] Alternativamente, a camada de cola 22 pode ser substituída por uma camada de óxido de silício que pode ser formada na camada dielétrica ou de isolamento 20 do portador 11. Neste caso, o substrato simulado 62 pode ser juntado com o portador 11, por exemplo, unindo uma camada de óxido de silício do substrato simulado 62 com a camada de óxido de silício 22. A camada de óxido de silício do substrato simulado 62 contata a camada de óxido de silício 22.

[0077] O substrato simulado 62 pode, por exemplo, ser uma pastilha redonda, uma pastilha de silício simulada, um painel retangular, ou um substrato de poli- silício, vidro, silício ou cerâmica. O substrato simulado 62, antes de ser retificado ou polido conforme mencionado nos seguintes processos, pode ter uma espessura, por exemplo, maior do que 100 micrômetros, tal como entre 100 e 1.500 micrômetros e, preferencialmente, entre 200 e 500 micrômetros ou entre 100 e 300 micrômetros.

[0078] Em uma modalidade, não existe circuitos desempenhados no substrato simulado 62 ou em uma superfície superior ou inferior do substrato simulado 62 antes de o substrato simulado 62 ser juntado com o portador 11. O substrato simulado 62 pode ter uma superfície superior com um perfil que seja substancialmente o mesmo que aquele de uma superfície superior do portador 11.

[0079] O portador 11 pode ser uma pastilha, um painel, uma placa de circuito impresso (PCB), ou um substrato de matriz de grade de esfera orgânica (BGA), o portador 11 pode incluir um substrato 10, uma camada dielétrica 12 em um lado superior do substrato 10, uma camada condutiva 18 na camada dielétrica 12, e uma camada dielétrica ou de isolamento 20 na camada condutiva 18. O substrato 10 pode ser um substrato de silício, um substrato de vidro, um substrato de cerâmica, um substrato de alumínio, um substrato de cobre, ou um substrato de polímero orgânico. O substrato 10 pode ter uma espessura, por exemplo, entre 10 e 1.000 micrômetros, entre 10 a 100 micrômetros, ou entre 100 e 500 micrômetros. A camada dielétrica 12 pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), oxicarboneto de silício (tal como SiOC), ou polímero (tal como poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), epóxi ou silosano). A camada dielétrica 12 pode ter uma espessura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 1 e 10 micrômetros. A camada condutiva 18, por exemplo, pode ser uma camada de metal padronizada, e a camada de metal padronizada pode incluir uma camada de adesão/barreira, tal como uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou vanádio de níquel, com uma espessura, por exemplo, entre 1 nanômetro e 0,5 micrômetros, uma camada de semente pulverizada, tal como uma camada de cobre, prata, ouro, ou uma liga de titânio-cobre, com uma espessura, por exemplo, entre 10 nanômetros e 0,8 micrômetros na camada de adesão/barreira, e uma camada de metal eletro galvanizado, tal como uma camada de cobre, prata ou ouro com uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros e, preferencialmente, entre 50 nanômetros e 1 micrômetro, ou com uma espessura, por exemplo, entre 2 e 30 micrômetros e, preferencialmente, entre 3 e 10 micrômetros, na camada de semente pulverizada. A camada dielétrica ou de isolamento 20, por exemplo, pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como SiN4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como, SDiON), oxicarboneto de silício (tal como SiOC), máscara de solda, ou polímero (tal como poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de polifenileno (PPO), epóxi ou silosano). A espessura da camada dielétrica ou de isolamento 20 acima da camada condutiva 18 pode estar na faixa entre 0.3 e 30 micrômetros e, preferencialmente, entre 1 e 10 micrômetros.

[0080] Em uma primeira modalidade, o portador 11 pode ser uma pastilha redonda incluindo o substrato de silício 10, dispositivos ativos múltiplos, tais como transistores, no e/ou sobre o substrato de silício 10, a camada dielétrica 12 no substrato de silício 10, a camada de metal padronizada 18 na camada dielétrica 12, e a camada dielétrica ou de isolamento 20, tal como uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), oxinitreto de silício (tal como SiON), oxicarboneto de silício (tal como SiOC), nitreto de carbono de silício (tal como SiCN), ou polímero (tal como poliimida, benzociclobuteno, polibenzoxazolo ou óxido de poli- fenileno), na camada de metal padronizado 18.

[0081] Em uma segunda modalidade, o portador 11 pode ser uma pastilha redonda incluindo o substrato de silício 10, dispositivos passivos múltiplos, tal como resistores, indutores ou capacitores, no e/ou sobre o substrato de silício 10, a camada dielétrica 12 no substrato de silício 10, a camada de metal padronizada 18 na camada dielétrica 12, e a camada dielétrica ou de isolamento 20, tal como uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), oxicarboneto de silício (tal como SiOC), ou polímero (tal como poliimida, benzociclobuteno, polibenzoxazolo, ou óxido de poli-fenileno), na camada de metal padronizada 18 e sobre os dispositivos passivos, mas não incluindo qualquer dispositivo ativo, tal como transistores, no e/ou sobre o substrato de silício 10.

[0082] Em uma terceira modalidade, o portador 11 pode ser um painel retangular incluindo o substrato de vidro 10, a camada dielétrica 12 no substrato de vidro 10, a camada condutiva 18, tal como uma camada de óxido de estanho índio (ITO), na camada dielétrica 12, e a camada dielétrica ou de isolamento 20 na camada condutiva 18.

[0083] Em uma quarta modalidade, o portador 11 pode ser uma placa de circuito impresso (PCB) ou um substrato de matriz de grade de esfera orgânica (BGA) incluindo o substrato de polímero orgânico 10, a camada dielétrica 12 no substrato de polímero orgânico 10, a camada de metal padronizada 18 na camada dielétrica 12, e a camada dielétrica ou de isolamento 20, tal como uma camada de máscara de solda ou polímero (tal como epóxi), na camada de metal padronizada 18.

[0084] Alternativamente, o portador 11 pode ser formado sem as camadas 12, 18 e 20 sobre o substrato 10, ou seja, o portador 11 somente tem o substrato 10 sem qualquer circuito no portador 11. Neste caso, a camada 22 pode ser diretamente formada no substrato 10.

[0085] A seguir, com referência à Figura 2, uma camada foto-resistente 172 pode ser formada no substrato simulado 62 utilizando-se, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, com referência à Figura 3, um processo de foto-exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 172a, regiões de exposição múltiplas do substrato simulado 62, na camada foto-resistente 172. A camada foto- resistente 172, após o processo de foto exposição e o processo de desenvolvimento, pode ter uma espessura, por exemplo, entre 10 e 200 micrômetros. A Figura 4 ilustra uma vista superior esquemática da camada foto-resistente 172 com as aberturas 172a, conforme ilustrado na Figura 3, e a Figura 3 pode ser uma vista transversal cortada ao longo da linha A-A ilustrada na Figura 4.

[0086] A seguir, com referência à Figura 5, aberturas múltiplas 62a são formadas no substrato simulado 62 e sob as aberturas 172a na camada foto-resistente 172, expondo a camada de cola 22, utilizando um processo de decapagem químico ou um processo de decapagem de plasma, e então a camada foto-resistente padronizado 172 é removido utilizando-se, por exemplo, uma química orgânica. Alternativamente, quando a camada de cola 22 é substituída pela camada de óxido de silício e o substrato simulado 62 tem a camada de óxido de silício unida com a camada de óxido de silício 22, as aberturas 62a são formadas no substrato simulado 62 e sob as aberturas 62, utilizando um processo de decapagem químico ou um processo de decapagem de plasma, e então, o foto-resistente padronizado 172 é removido utilizando, por exemplo, uma química orgânica. A Figura 6 ilustra uma vista superior esquemática do substrato simulado 62 com as aberturas 62a conforme ilustrado na Figura 5, e a Figura 5 pode ser uma vista transversal cortada ao longo da linha B-B ilustrada na Figura 6.

[0087] Alternativamente, uma máscara dura (não ilustrada), tal como óxido de silício ou nitreto de silício, pode ser formada no substrato simulado 62 ilustrado na Figura 5, ou seja, pelas seguintes etapas. Primeiro, a máscara rígida do óxido de silício ou nitreto de silício pode ser formada no substrato simulado 62 ilustrado na Figura 1. A seguir, a camada foto-resistente 172 pode ser formada na máscara rígida utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto exposição e um processo de desenvolvimento podem ser empregados para formar as aberturas múltiplas 172a, regiões de exposição múltipla da máscara rígida, na camada foto- resistente 172. A seguir, as aberturas múltiplas são formadas na máscara rígida e sob as aberturas 172a na camada foto- resistente 172, expondo as múltiplas regiões do substrato simulado 62, utilizando, por exemplo, um processo de decapagem molhado ou um processo de decapagem de plasma. A seguir, a camada foto-resistente padronizada 172 pode ser removida utilizando, por exemplo, química orgânica. A seguir, as aberturas múltiplas 62a são formadas no substrato simulado 62 e sob as aberturas na máscara dura, expondo a camada de cola 22, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma. Alternativamente, quando a camada de cola 22 é substituída pela camada de óxido de silício e o substrato simulado 62 tem a camada de óxido de silício juntado com a camada de óxido de silício 22, as aberturas 62a são formadas no substrato simulado 62 e sob as aberturas na máscara dura, expondo a camada de óxido de silício do substrato simulado 62, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma. A máscara dura será removida pelo processo de polimento ou de retificação.

[0088] A seguir, com referência à Figura 7, os chips múltiplos 68 são montados sobre o portador 11 e nas aberturas 62a no substrato simulado 62, e os chips 68 têm lados ativos nos fundos dos chips 68 e nos lados posteriors nos topos dos chips 68. Em um caso, um dos chips 68 pode ter projetos de circuitos diferentes a partir de outro de um dos chips 68. Também, em outro caso, um dos chips 68 pode ter os mesmos projetos de circuito que os de outro dos chips 68. Alternativamente, um dos chips 68 pode ter uma área diferente (superfície superior) ou tamanho diferente de outro dos chips 68. Também, em outro caso, um dos chips 68 pode ter uma mesma área (superfície superior) ou tamanho que a de outro dos chips 68. A Figura 8 é um exemplo de uma vista superior esquemática ilustrando os chips 68 montados nas aberturas 62a no substrato simulado 62, e a Figura 7 é uma vista transversal cortada ao longo da linha C-C ilustrada na vista superior esquemática da Figura 8.

[0089] A montagem dos chips 68 sobre o portador 11 e nas aberturas 62a pode ser desempenhada, por exemplo, primeiro formando um material de cola (não ilustrado) nos lados ativos dos chips 68 ou na camada de cola 22, a seguir colocando os chips 68 nas aberturas 62a e sobre a camada de cola 22 com o material contatando a camada de cola 22, e então curando o material de cola em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica sobre o material de cola. Consequentemente, os chips 68 podem ser fixados com o portador 11 utilizando o material de cola.

[0090] Cada um dos chips 68 pode incluir um substrato semicondutor 58, os dispositivos semicondutores múltiplos 36 no e/ou sobre o substrato semicondutor 58, uma camada de passivação 24 sob o substrato semicondutor 58, camadas dielétricas múltiplas 42, 44, 46 e 48 entre o substrato semicondutor 58 e a camada de passivação 24, uma camada de metal padronizada 26 entre o substrato semicondutor 58 e a camada de passivação 24, uma camada de interconexão 24 entre o substrato semicondutor 58 e a camada de passivação 24, plugues múltiplos de vias 26a na camada dielétrica 44, e plugues de vias múltiplos 34a na camada dielétrica 48. O substrato semicondutor 58 está no lado posterior de cada chip 68, e os dispositivos semicondutores 36, a camada de passivação 24, a camada de metal padronizado 26, a camada de interconexão 34, as camadas dielétricas 42, 44, 46 e 48, e os plugues de via 26a e 34a estão no lado ativo de cada chip 68.

[0091] O substrato semicondutor 58 pode ser um substrato adequado, tal como substrato de silício, substrato de silício-germânio (SiGe), ou substrato de gálio-arsênio (GaAs). O substrato semicondutor 58 antes de ser decrescido conforme mencionado nos processos seguintes pode ter uma espessura, por exemplo, maior do que 100 micrômetros, tais como, entre 100 e 500 micrômetros e, preferencialmente, entre 150 e 250 micrômetros ou entre 100 e 300 micrômetros.

[0092] Cada um dos dispositivos semicondutores 36 pode ser um transistor semicondutor-óxido-metálico de canal P (PMOS), um transistor semicondutor-óxido-metálico de canal N (NMOS), um transistor bipolar, ou um transistor semicondutor-óxido-metálico duplo difuso (DMOS). Cada um dos dispositivos semicondutores 36 pode ser provido com uma porta NOR, uma porta NAND, uma porta AND, uma porta OR, uma célula de memória flash, uma célula de memória estática de acesso aleatório (SRAM), uma célula de memória dinâmica de acesso aleatório (DRAM), uma célula de memória não volátil, uma célula de memória de leitura programável e apagável (EPROM), uma célula de memória de leitura (ROM), uma célula de memória de acesso aleatório magnética (MRAM), um amplificador de detecção, um inversor, um amplificador operacional, um somador, um multiplexador, um duplexador, um multiplicador, um conversor analógico para digital (A/D), um conversor digital para analógico (D/A), um circuito analógico, um sensor semicondutor de óxido de metal complementar (CMOS), ou um dispositivo de carga acoplada (CCD).

[0093] A camada de passivação 24 pode incluir ou pode ser uma camada dielétrica inorgânica tendo uma superfície inferior anexada à camada de cola 22, e a camada dielétrica inorgânica pode ser uma camada de nitreto de silício (tal como, Si3N4), nitreto de carbono de silício (tal como SiCN) ou oxinitreto de silício (tal como SiON) com uma espessura, por exemplo, entre 0.3 e 1.5 micrômetros. Alternativamente, cada um dos chips 68 pode ainda conter uma camada de polímero orgânico, tal como uma camada de poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), epóxi ou silosano, com uma espessura, por exemplo, maior do que 3 micrômetros, tal como entre 3 e 20 micrômetros e, preferencialmente, entre 5 e 12 micrômetros, sob e na superfície inferior da camada dielétrica inorgânica da camada de passivação 24. Neste caso, a camada de polímero orgânico tem uma superfície inferior anexada à camada de cola 22. A camada de polímero orgânico tem uma superfície superior contatando a superfície inferior da camada dielétrica inorgânica da camada de passivação 24. Alternativamente, as aberturas múltiplas (não ilustradas) cada qual tendo uma largura, por exemplo, entre 0,5 e 100 micrômetros, e preferencialmente, entre 20 e 60 micrômetros, podem ser formadas na camada de passivação 24 e expõe pontos de contato múltiplos da camada de metal padronizado 26.

[0094] A camada dielétrica 42 pode estar entre a camada de passivação 24 e camada dielétrica 44. A camada dielétrica 44 pode estar entre as camadas dielétricas 42 e 46 e entre as camadas 26 e 34. A camada dielétrica 46 pode estar entre as camadas dielétricas 44 e 48. Cada uma das camadas dielétricas 42, 44 e 46 pode incluir óxido de silício (tal como SiO2), nitreto de silício (tal como, Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), oxicarboneto de silício (tal como SiOC), ou um material k baixo tendo uma constante dielétrica entre 1,8 e 3 (tal como vidro de silicato fluorado (FSG) ou DiamanteNegro). Cada uma das camadas dielétricas 42, 44 e 46 pode ter uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros ou entre 50 nanômetros e 1 micrômetro.

[0095] A camada dielétrica 48 entre a camada dielétrica 46 e o substrato semicondutor 58 e entre a camada de interconexão 34 e o substrato semicondutor 58 pode incluir ou pode ser uma camada de vidro de silicato fosforoso (PSG), vidro de silicato boro-fosforoso (BPSG), óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como, SiCN), oxinitreto de silício (tal como SiON), ou um material k baixo tendo uma constante dielétrica entre 1,8 e 3 (tal como vidro de silicato fluorado (FSG) ou Diamante-Negro). A camada dielétrica 48 pode ter uma espessura, por exemplo, entre 10 nanômetros e 1 micrômetro.

[0096] A camada de metal padronizada 26, por exemplo, pode incluir uma camada de liga de cobre-alumínio tendo uma espessura, por exemplo, entre 0,3 e 3 micrômetros e uma camada contendo titânio, tendo uma espessura, por exemplo, menos do que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros. A camada contendo titânio pode estar entre a camada dielétrica 44 e a camada de liga de cobre- alumínio e uma camada de liga de cobre-alumínio, e a camada de liga de cobre-alumínio pode estar entre a camada de passivação 24 e a camada contendo titânio. A camada contendo titânio pode ser uma única camada de titânio, nitreto de titânio, ou uma liga de titânio-tungstênio tendo uma espessura, por exemplo, menor que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros.

[0097] Alternativamente, a camada de metal padronizada 26 pode incluir uma camada de níquel tendo uma espessura, por exemplo, entre 0,5 e 3 micrômetros e uma camada de ouro tendo uma espessura, por exemplo, entre 0,01 e 1 micrômetros e na camada de níquel, na vista a partir do lado da camada dielétrica 44 até o lado da camada de passivação 24. A camada de níquel está entre a camada dielétrica 44 e a camada de ouro, e a camada de ouro está entre a camada de níquel e a camada de passivação 24.

[0098] Alternativamente, a camada de metal padronizado 26 pode ser formada por um processo de damasceno ou de duplo damasceno incluindo um processo de eletro galvanização e um processo de polimento mecânico químico (CMP) e pode ser composto de uma camada de cobre eletro galvanizado tendo um fundo contatando a camada de passivação 24, uma camada de metal de adesão/barreira em um topo e paredes laterais da camada de cobre eletro galvanizado, e uma camada de semente entre a camada de cobre eletro galvanizado e a camada de metal adesão/barreira e no topo e paredes laterais da camada de cobre eletro galvanizado. A camada de metal de adesão/barreira tem uma primeira parte entre o topo da camada de cobre eletro galvanizado e a camada dielétrica 44 e uma segunda parte das paredes laterais da camada de cobre eletro galvanizado. A camada de cobre eletro galvanizado pode ter uma espessura, por exemplo, menor do que 1,5 micrômetros, tais como entre 0,15 e 1,2 micrômetros, ou menos do que 3 micrômetros, tal como entre 0,3 e 3 micrômetros. A camada de cobre eletro galvanizado pode ter uma largura, por exemplo, menor do que 1 micrômetro, tal como entre 0,05 e 1 micrômetro. A camada de semente pode incluir ou pode ser uma camada de cobre ou uma liga de titânio-cobre formada por um processo adequado, tal como processo de pulverização. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo ou nitreto de tântalo formado por um processo adequado, tal como processo de pulverização. A camada de metal de adesão/barreira pode ter uma espessura, por exemplo, menor do que 0,1 micrômetros, tal como entre 0,005 e 0,1 micrômetros. As paredes laterais da camada de cobre eletro galvanizado são cobertas pela camada de metal de adesão/barreira e a camada de semente.

[0099] A camada de interconexão 34, por exemplo, pode incluir nano tubo de carbono. Alternativamente, a camada de interconexão 34 pode ser composta por uma camada de metal padronizado na camada dielétrica 46. Em uma primeira alternativa, a camada de metal padronizada 34 pode incluir uma camada de liga de alumínio- cobre tendo uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros e uma camada contendo titânio, tal como uma única camada de nitreto de titânio, liga de titânio- tungstênio ou titânio, tendo uma espessura, por exemplo, menor do que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros. A camada contendo titânio pode estar entre a camada dielétrica 48 e a camada de liga de alumínio-cobre e na camada de liga de alumínio-cobre, e a camada de liga de alumínio-cobre pode estar na camada dielétrica 46. Em uma segunda alternativa, a camada de metal padronizada 34 pode ser formada por um processo de damasceno ou damasceno duplo incluindo um processo de eletro galvanização e um processo de polimento mecânico químico (CMP) e pode ser composto por uma camada de cobre eletro galvanizado tendo um fundo contatando a camada dielétrica 44, uma camada de metal de adesão/barreira em um topo e paredes laterais da camada de cobre eletro galvanizado, e uma camada de semente entre a camada de cobre eletro galvanizado e a camada de metal de adesão/barreira e no topo e paredes laterais da camada de cobre eletro galvanizado. A camada de metal de adesão/barreira tem uma primeira parte entre o topo da camada de cobre eletro galvanizado e a camada dielétrica 48 e uma segunda parte das paredes laterais da camada de cobre eletro galvanizado. A camada de cobre eletro galvanizado pode ter uma espessura, por exemplo, menor que 2 micrômetros, tal como entre 0,15 e 1 micrômetros ou entre 10 nanômetros e 2 micrômetros. A camada de cobre eletro galvanizado pode ter uma largura, por exemplo, menor que 1 micrômetro, tal como entre 0,05 e 1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre ou uma liga de cobre-titânio formada por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo ou nitreto de tântalo formado por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode ter uma espessura, por exemplo, menor do que 0,1 micrômetros, tal como entre 0,005 e 0,1 micrômetros. As paredes laterais da camada de cobre eletro galvanizado são cobertas pela camada de metal de adesão/barreira e a camada de semente.

[0100] A camada de metal padronizado 26 na camada dielétrica 42 pode ser conectada à camada de interconexão 34 na camada dielétrica 46 através dos plugues de via 26a na camada dielétrica 44. A camada de interconexão 34 na camada dielétrica 46 pode estar conectada aos dispositivos semicondutores 36 através dos plugues de via 34a na camada dielétrica 48. Os plugues de via 26a podem incluir nano tubo de cobre eletro galvanizado, de tungstênio, ou de carbono na camada dielétrica 44. Os plugues de via 34a podem incluir nano tubo de carbono, de tungstênio e de cobre eletro galvanizado na camada dielétrica 48.

[0101] Cada um dos chips 68 pode incluir interconexões múltiplas ou traços de metal 35a, 35b, 35c e 35d provida pela camada de metal padronizada 26, a camada de interconexão 34 e os plugues de via 26a e 34a. Cada uma das interconexões ou traços de metal 35a, 35b, 35c e 35d pode estar conectada a um ou mais dispositivos semicondutores 36 e podem ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base, ou um traço de base.

[0102] Alternativamente, cada um dos chips 68 pode ainda incluir uma camada de metal padronizado (não ilustrado), tendo uma espessura maior do que a da camada de metal padronizada 26 e maior do que a da camada de interconexão 34, entre a camada de cola 22 e a camada de passivação 34. A camada de metal padronizada sob a camada de passivação 24 pode incluir uma camada de metal eletro galvanizado sob a camada de passivação 24, uma camada de metal de adesão/barreira entre a camada de metal eletro galvanizado e a camada de passivação 24, e uma camada de semente entre a camada de metal eletro galvanizado e a camada de metal de adesão/barreira. Na vista a partir do lado da camada de passivação 24 até o lado da camada de cola 22, a camada de metal de adesão/barreira pode estar na camada de semente, e a camada de semente pode estar na camada de metal eletro galvanizado. As paredes laterais da camada de metal eletro galvanizado não estão cobertas pela camada de metal de adesão/barreira e a camada de semente. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo ou níquel com uma espessura, por exemplo, menor que 0,6 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros ou entre 0,005 e 0,1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre, uma liga de titânio-cobre, prata, ouro ou níquel com uma espessura, por exemplo, menor que 0,8 micrômetros, tal como entre 5 nanômetros e 0,1 micrômetros ou entre 10 nanômetros e 0,8 micrômetros. Cada uma das camadas de metal de adesão/barreira e a camada de semente podem ser formadas por um processo adequado, tal como um processo de pulverização. A camada de metal eletro galvanizado pode incluir ou pode ser uma camada de cobre eletro galvanizado, prata eletro galvanizada ou ouro eletro galvanizado com uma espessura, por exemplo, maior que 2 micrômetros, tal como entre 2 e 30 micrômetros e, preferencialmente, entre 3 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0103] Alternativamente, quando a camada de óxido de silício do substrato simulado 62 permanece na camada de óxido de silício 22, após formar as aberturas 62a, e é exposta pelas aberturas 62a no substrato simulado 62, montando os chips 68 sobre o portador 11 e nas aberturas 62a pode ser desempenhado, por exemplo, pela junção de outra camada de óxido de silício da camada de passivação 24, no lado ativo de cada chip 68, com a camada de óxido de silício remanescente do substrato simulado 62 sob a camada de passivação 24. A camada de óxido de silício da camada de passivação 24 contata a camada de óxido de silício do substrato simulado 62. Consequentemente, os chips 68 podem ser fixados com o portador 11 utilizando estas camadas de óxido de silício.

[0104] Alternativamente, outra técnica para formar a estrutura ilustrada nas Figuras 7 e 8 é desempenhada primeiro provendo um substrato simulado padronizado 62, tal como uma pastilha simulada padronizada, painel padronizado, quadro de silício padronizado, ou substrato padronizado de poli-silício, vidro, silício, cerâmica, ou polímero, com aberturas múltiplas 62a passando através do substrato simulado padronizado 62, a seguir, juntando o substrato simulado padronizado 62 com o portador 11 utilizando a camada 22, que podem ser chamadas de etapas ilustradas na Figura 1, e então, montando os chips 68 sobre o portador 11 e nas aberturas 62a no substrato simulado padronizado 62, que pode ser referido como as etapas ilustradas na Figura 7.

[0105] Como ilustrado nas Figuras 7 e 8, existem lacunas múltiplas 4 cada entre o substrato simulado 62 e um dos chips 68, e existem lacunas múltiplas 8 (um deles é ilustrado) cada entre dois chips 68 vizinhos. Cada uma das lacunas 4 pode ter uma distância ou espaçamento transverso D1, por exemplo, 1 e 200 micrômetros, entre 1 a 50 micrômetros ou entre 1 e 10 micrômetros, preferencialmente entre 1 e 5 micrômetros. Cada uma das lacunas 8 pode ter uma distância ou espaçamento transverso D2, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0106] A Figura 9 ilustra outra técnica para formar a estrutura com a mesma vista transversal como ilustrado na Figura 7. A Figura 7 é uma vista transversal cortada ao longo da linha C-C ilustrada em uma vista superior esquemática da Figura 9. A estrutura ilustrada nas Figuras 7 e 9 pode ser formada, por exemplo, pelas seguintes etapas. Primeiro, a camada de cola 22 descrita anteriormente pode ser formada no portador 11 descrita anteriormente utilizando, por exemplo, um processo de revestimento por giro, um processo de laminação, um processo de pulverização, um processo de distribuição, ou um processo de impressão em tela. A camada de cola 22 pode ser formada na camada dielétrica ou de isolamento 20 do portador 11 ou formada no substrato 10 do portador 11 se o portador 11 é formada sem as camadas 12, 18 e 20. A seguir, a camada de cola 22 pode ser pré-curada ou cozida opcionalmente. A seguir, os chips 68 descritos anteriormente e os substratos simulados separados 62 pode ser colocado na camada de cola 22. Quando uma lacuna entre dois chips 68 vizinhos é grande demais, tal como maior do que 500 ou 1.000 micrômetros, um ou mais dos substratos simulados separados 62 podem ser colocados na lacuna. Alternativamente, quando uma lacuna entre dois chips 68 vizinhos é pequena o suficiente, tal como menor que 500 ou 1.000 micrômetros, não pode haver nenhum substrato simulado 62 separado colocado na lacuna. A seguir, a camada de cola 22 pode ser curada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica na camada de cola 22. Consequentemente, os substratos simulados 62 separados e os chips 68 podem ser fixados com o portador 11 utilizando a camada de cola 22. Os substratos simulados 62 separados, por exemplo, podem ser barras de silício separadas, chips simulados separados, matrizes de silício simulado separadas, ou substratos separados de poli-silício, vidro, silício ou cerâmica.

[0107] Alternativamente, com referência às Figuras 7 e 9, a camada de cola 22 pode ser substituída por uma camada de óxido de silício que é formada na camada dielétrica ou de isolamento 20 do portador 11 ou formada no substrato 10 do portador 11 se o portador 11 for formado sem as camadas 12, 18 e 20. Neste caso, juntando os chips 68 com o portador 11 e juntando os substratos simulados 62 separados com o portador 11 pode ser desempenhado, por exemplo, juntando outra camada de óxido de silício da camada de passivação 24, no lado ativo de cada chip 68, com a camada de óxido de silício 22 e juntando outra camada de óxido de silício de cada um dos substratos simulados 62 separados com a camada de óxido de silício 22. A camada de óxido de silício da camada de passivação 24 de cada chip 68 contata a camada de óxido de silício 22, e a camada de óxido de silício de cada um dos substratos simulados 62 separados contata a camada de óxido de silício 22. Consequentemente, os chips 68 e os substratos simulados 62 separados podem ser fixados com o portador 11 utilizando estas camadas de óxido de silício.

[0108] Conforme ilustrado nas Figuras 7 e 9, existem múltiplas lacunas 4 cada entre um dos chips 68 e um dos substratos simulados 62 separados, e existem múltiplas lacunas 8 (um deles é ilustrado) cada entre os dois chips 68 vizinhos. Cada uma das lacunas 4 pode ter uma distância ou espaçamento transverso D1, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8 pode ter uma distância ou espaçamento transverso D2, por exemplo, menor do que 500 micrômetros, tal como entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Em uma modalidade, não existem circuitos desempenhados em cada substrato simulado 62 separados ou em uma superfície superior ou inferior de cada substrato simulado 62 separados antes que os substratos simulados 62 separados sejam fixados com o portador 11.

[0109] Com referência à Figura 10, após as etapas ilustradas nas Figuras 7 e 8 ou nas Figuras 7 e 9, um material de preenchimento de lacuna/encapsulamento 64, tal como poli-silício, óxido de silício ou um polímero, pode ser formado em um lado posterior do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) simulados 62, e nas lacunas 4 e 8. Se o material de preenchimento de lacuna/encapsulamento 64 é poli-silício, o poli-silício pode ser formado por um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). Se o material de preenchimento de lacuna/encapsulamento 64 é óxido de silício, o óxido de silício pode ser formado por um processo de deposição de vapor químico (CVD), um processo de deposição de vapor químico de plasma aprimorado (PECVD), ou um processo de deposição de vapor químico de pressão atmosférica (APCVD). Se o material de preenchimento de lacuna/encapsulamento 64 é um polímero, tal como poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), o polímero pode ser formado por um processo incluindo um processo de revestimento por giro, um processo de distribuição, um processo de modelagem, ou um processo de impressão de tela.

[0110] A seguir, com referência à Figura 11, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68,e o(s) substrato(s) simulado(s) 62 são retificados ou polidos por, por exemplo, um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química até que o substrato semicondutor 58 de um dos chips 68 seja diminuído até uma espessura T1, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Preferencialmente, cada um dos chips 68, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. Após o processo de retificação ou polimento, o(s) substrato(s) simulado(s) 62 pode(m) ser diminuído(s) até uma espessura T2, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 permanecendo nas lacunas 4 e 8 podem ter uma espessura vertical T3, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e a(s) superfície(s) retificada ou polida(s) 62s do(s) substrato(s) simulado(s) 62 podem ser substancialmente planas e não cobertas pelo material de preenchimento de lacuna/encapsulamento 64. A(s) superfície(s) polida(s) ou retificada(s) 62s pode ser substancialmente coplanar com a superfície retificada ou polida 58s de cada chip 68 e com a superfície retificada ou polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8.

[0111] Alternativamente, as Figuras 12 e 13 ilustram outra técnica para formar a estrutura ilustrada na Figura 11. Com referência à Figura 12, após as etapas ilustradas nas Figuras 7 e 8 ou nas Figuras 7 e 9, um material de preenchimento de lacuna/encapsulamento 64, tal como poli- silício ou óxido de silício, pode ser formado no lado posterior do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) simulado(s) 62 e nas lacunas 4 e 8, e então, um polímero 65, tal como composto de modelagem, poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), pode ser formado no material de preenchimento de lacuna/encapsulamento 64 e nas lacunas 4 e 8. O material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 podem ter uma espessura vertical T4, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros.

[0112] A seguir, com referência à Figura 13, um processo de polimento mecânico pode ser desempenhado, por exemplo, utilizando um disco abrasivo ou de polimento com água para polir o polímero 65, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68 e o(s) substrato(s) simulado(s) 62 até que todos os polímeros 65 sejam removidos e até uma espessura vertical predeterminada T5 do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 sejam alcançados. A espessura vertical predeterminada T5 pode estar, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros. O disco abrasivo ou de polimento pode ser provido com cascalho rústico tendo um tamanho de grão médio, por exemplo, entre 0,5 e 15 micrômetros para desempenhar o processo de polimento mecânico. Após isso, um processo de polimento químico-mecânico (CMP) pode ser desempenhado, por exemplo, utilizando um disco de polimento com uma pasta contendo químicas e um abrasivo fino como sílica com um tamanho de grão médio, por exemplo, entre 0,02 e 0,05 micrômetros para polir o lado posterior do substrato semicondutor 58 de cada chip 68, o(s) substrato(s) simulado(s) 62 e o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 até que o substrato semicondutor 58 de um dos chips 68 seja diminuído até a espessura T1 entre 1 e 30 micrômetros e, preferencialmente, entre 2 e 5 micrômetros, entre 2 e 10 micrômetros, entre 2 e 20 micrômetros, ou entre 3 e 30 micrômetros, conforme ilustrado na Figura 11.

[0113] Após o processo de polimento químico-mecânico (CMP), a superfície polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e a(s) superfície(s) polida(s) 62s do(s) substrato(s) simulado(s) 62 podem ser substancialmente planos e não cobertos pelo material de preenchimento de lacuna/encapsulamento 64. A(s) superfície(s) polida(s) 62s podem ser substancialmente coplanares com a superfície polida 58s de cada chip 68 e com a superfície polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8. As superfícies polidas 58s, 62s e 64s podem ter pouca aspereza, por exemplo,menor do que 20 nanômetros. O processo de polimento químico- mecânico (CMP), utilizando um abrasivo muito fino tipo silica e um ataque químico relativamente fraco, irá criar as superfícies 58s, 62s e 64s quase sem deformação ou arranhões,e isso significa que o processo de polimento químico-mecânico (CMP) é muito bem adequado para a etapa final de polimento, criando as superfícies limpas 58s, 62s e 64s. Utilizar o processo de polimento mecânico e o processo de polimento químico-mecânico (CMP) pode ser desempenhado para criar um substrato semicondutor muito fino 10 de cada chip 68. Consequentemente, após o processo de polimento químico- mecânico (CMP), cada um dos chips 68 pode ser diminuído até uma espessura, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, o(s) substrato(s) simulado(s) 62 pode(m) ser diminuídos até a espessura T2, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 pode ser diminuído até a espessura T3, por exemplo, entre 3 e 35 micrômetros, e preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0114] Com referência à Figura 14, após formar a estrutura ilustrada na Figura 11, uma camada dielétrica 60 pode ser formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62s do(s) substrato(s) simulado(s) 62, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64. A camada dielétrica 60 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros ou entre 1 e 3 micrômetros.

[0115] A camada dielétrica 60, por exemplo, pode ser uma camada inorgânica formada por, por exemplo, um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). A camada inorgânica pode ser, por exemplo, uma camada de óxido de silício (tal como SiO2), o nitreto de silício (tal como, Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC), ou uma camada incluindo óxido de silício, nitreto de silício, nitreto de carbono de silício e oxinitreto de silício. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0116] Alternativamente, a camada dielétrica 60 pode ser uma camada de polímero, tal como uma camada de poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), formado por, por exemplo, um processo incluindo um processo de revestimento por giro, um processo de distribuição, um processo de modelagem, ou um processo de impressão de tela. A camada de polímero pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0117] Alternativamente, a camada dielétrica 60 pode ser composta por múltiplas camadas inorgânicas que incluem uma camada de parada de decapagem, tal como uma camada de parada de decapagem de oxinitreto de silício. A camada de parada de decapagem será utilizada depois para parar a decapagem quando se cauteriza os padrões na camada dielétrica 60. Neste caso, a camada dielétrica 60, por exemplo, pode ser composta por uma primeira camada de óxido de silício nas superfícies 58s, 62s, e 64s, uma camada de oxinitreto de silício, utilizado com a camada de parada de decapagem, na primeira camada de óxido de silício, e uma segunda camada de óxido de silício tendo uma espessura, por exemplo, entre 0,1 e 5 micrômetros ou entre 0,3 e 1,5 micrômetros na camada de oxinitreto de silício.

[0118] A seguir, com referência à Figura 15, vias diretas múltiplas 170v, incluindo vias diretas 170a, 170b, 170c, 170d, 170e e 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68, pelas seguintes etapas, por exemplo. Primeiro, uma camada foto-resistente, tal como uma camada resistente fotossensível do tipo positivo ou uma camada resistente fotossensível do tipo negativo, é formada na camada dielétrica 60 utilizando um processo adequado, tal como um processo de revestimento por giro ou processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química pode ser empregado para formar aberturas múltiplas, expondo a camada dielétrica 60, na camada foto- resistente. A camada foto-resistente pode ter uma espessura, por exemplo, entre 3 e 50 micrômetros. A seguir, a camada dielétrica 60 sob as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como um processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 62 sobre as aberturas na camada foto-resistente e os chips 68 sobre as aberturas na camada foto-resistente são cauterizadas para fora até as regiões predeterminadas das camadas 26 e 34 nos chips 68 e as regiões predeterminadas da camada condutiva 18 no portador 11 estão expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, uma química orgânica. Consequentemente, as vias diretas 170v, incluindo as vias 170a até 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo as regiões predeterminadas da camada condutiva 18 do portador 11 e expondo as regiões predeterminadas das camadas 26 e 34 dos chips 68. A via direta 170a é formada no substrato simulado 62, e as vias diretas 170b, 170c, 170d, 170e e 170f são formadas no mesmo chip 68.

[0119] Alternativamente, outra técnica para formar as vias diretas 170v nos chips 68 e no(s) substrato(s) simulado(s) 62 pode ser desempenhada pelas seguintes etapas. Primeiro, uma camada foto-resistente, tal como uma camada resistente fotossensível do tipo positivo ou uma camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 60 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química pode ser empregado para formar aberturas múltiplas, expondo a camada dielétrica 60, na camada foto- resistente. A seguir, as aberturas múltiplas são formadas na camada dielétrica 60 e sobre as aberturas na camada foto- resistente, expondo o(s) substrato(s) simulado(s) 62 e os substratos semicondutores 58 dos chips 68, removendo a camada dielétrica 60 sobre as aberturas na camada foto-resistente utilizando, por exemplo, um processo de decapagem de plasma anisotrópico. A seguir, a camada foto-resistente é removida utilizando, por exemplo, uma química orgânica. A seguir, o(s) substrato(s) simulado(s) 62 sobre as aberturas na camada dielétrica 60 e os chips 68 sobre as aberturas na camada dielétrica 60 podem ser cauterizados para fora até as regiões predeterminadas das camadas 26 e 34 dos chips 68 e as regiões predeterminadas da camada condutiva 18 do portador 11 estão expostas pelas aberturas na camada dielétrica 60. Consequentemente, as vias diretas 170v, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, podem ser formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68. A via direta 170a é formada no substrato simulado 62, e as vias diretas 170b, 170c, 170d, 170e e 170f são formadas no mesmo chip 68. Cada uma das vias diretas 170v, tal como a via direta 170a, 170b, 170c, 170d, 170e ou 170f, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0120] Uma das vias diretas 170v, tal como a via direta 170a, passa através da camada dielétrica 60, do substrato simulado 62, da camada de cola ou da camada de óxido de silício 22, e da camada dielétrica ou de isolamento 20 do portador 11, expondo a camada condutora 18 do portador 11. Uma outra das vias diretas 170v, tal como a via direta 170b, passa através da camada dielétrica 60, através do substrato semicondutor 58, das camadas dielétricas 42, 44, 46 e 48, e a camada de passivação 24 de um dos chips 68, até a camada de cola ou a camada de óxido de silício 22, e através da camada dielétrica ou de isolamento 20 do portador 11, expondo a camada condutiva 18 do portador 11. Uma outra de uma das vias diretas 170v, tal como a via direta 170c, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e da camada dielétrica 48 de um dos chips 68, expondo a interconexão ou traço de metal 35d na camada de interconexão 34 de um dos chips 68. Uma outra de uma via direta 170v, tal como a via direta 170d, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e das camadas dielétricas 44, 46 e 48 de um dos chips 68, expondo a interconexão ou traço de metal 35c na camada de metal padronizada 26 de um dos chips 68. Uma outra de uma via direta 170v, tal como a via direta 170f, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e da camada dielétrica 48 de um dos chips 68, expondo a interconexão ou traço de metal 35b na camada de interconexão 34 de um dos chips 68. Uma outra via das vias diretas 170v, tal como a via direta 170e, passa através da camada dielétrica 60, através do substrato semicondutor 58, das camadas dielétricas 42, 44, 46 e 48, e da camada de passivação 24 de um dos chips 68, até a camada de cola ou a camada de óxido de silício 22, e até a camada dielétrica ou de isolamento 20 do portador 11, expondo a interconexão ou o traço de metal 35a na camada de interconexão 34 de um dos chips 68 e expondo a camada condutiva 18 do portador 11. Um sustentador 801 provido pelas camadas 20, 22, 24, 42 e 44 está entre a camada condutiva 18 do portador 11 e a interconexão ou traço de metal 35a na camada de interconexão 34 exposta pela via direta 170e com o propósito de sustentar a interconexão ou traço de metal 35a exposto. O sustentador 801 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros, e preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. As Figuras 16 a 18 são três exemplos de vistas em perspectiva superior esquemática ilustrando a via direta 170e e a interconexão ou traço de metal 35a ilustrado na Figura 15.

[0121] Conforme ilustrado nas Figuras 15 e 16, a via direta 170e em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe duas regiões da camada condutiva 18 no portador 11 sobre um dos chips 68. A interconexão ou traço de metal 35a tem uma região em forma de linha, exposta pela via direta 170e, estendendo em uma direção horizontal a partir de um lado da via direta 170e até o lado oposto da via direta 170e através de um centro da via direta 170e. O sustentador 801 descrito anteriormente, entre a camada condutiva 18 do portador 11 e a região em forma de linha exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ser em forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 35a. Preferencialmente, a via direta 170e pode ser, mas não está limitada e, uma forma circular a partir de uma vista em perspectiva superior.

[0122] Conforme ilustrado nas Figuras 15 e 17, a via direta 170e em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe uma região da camada condutiva 18 no portador 11 sobre um dos chips 68. A interconexão ou traço de metal 35a tem uma região da península, exposta pela via direta 170e, estendendo em uma direção horizontal a partir de um lado da via direta 170e pelo menos até um centro da via direta 170e, mas não alcança o lado oposto da via direta 170e; a interconexão ou traço de metal 35a tem uma extremidade exposta pela via direta 170e. O sustentador 801 descrito anteriormente, entre a camada condutiva 18 do portador 11 e a região da península exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ter a forma de península, como a região da península exposta da interconexão ou traço de metal 35a. Preferencialmente, a via direta 170e pode ter, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0123] Conforme ilustrado nas Figuras 15 e 18, a via direta 170e em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe uma região da camada condutiva 18 no portador 11 sobre um dos chips 68. A interconexão ou traço de metal 35a tem uma região de península, exposta pela via direta 170e, estendendo em uma direção horizontal a partir de um lado da via direta 170e pelo menos até um centro da via direta 170e, mas não alcança o lado oposto da via direta 170e; a interconexão ou traço de metal 35a tem uma extremidade circular exposta pela via direta 170e. O sustentador 801 descrito anteriormente, entre a camada condutiva 18 do portador 11 e a região da península exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ter a forma de península, como a região de península exposta da interconexão ou traço de metal 35a. Preferencialmente, a via direta 170e pode ter, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0124] A Figura 16A é um exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e e a interconexão ou traço de metal 35a ilustrado na Figura 15. Neste caso, a via direta 170e pode ter, mas não está limitada a, forma oval e tem uma largura W1, por exemplo, entre 1 e 30 micrômetros, preferencialmente entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros. A via direta com forma oval 170e em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe duas regiões da camada condutiva 18 no portador 11 sobre um dos chips 68. A interconexão ou traço de metal 35a tem uma região em forma de linha, exposta pela via direta com forma oval 170e até o lado oposto da via direta em forma oval 170e até um centro da via direta em forma oval 170e. O sustentador 801 descrito anteriormente, entre a camada condutiva 18 do portador 11 e a região em forma de linha exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ter a forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 35a. A interconexão ou traço de metal 35a exposto pela via direta em forma oval 170e tem uma largura W2, por exemplo, entre 0,3 e 30 micrômetros, e preferencialmente, entre 0,3 e 20 micrômetros, entre 0,3 e 10 micrômetros, entre 0,3 e 5 micrômetros ou entre 0,3 e 1 micrômetros. Uma distância horizontal S1 entre um ponto da extremidade do eixo geométrico longo da via direta em forma oval 170e e uma borda, que está mais perto do ponto final do que a outra borda oposta, da interconexão ou traço de metal 35a exposto pela via direta em forma oval 170e pode ter, por exemplo, entre 1 e 30 micrômetros, e preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros.

[0125] A seguir, com referência à Figura 19,uma camada dielétrica 50 é formada em uma superfície superior da camada dielétrica 60, na camada condutiva 18, exposta pelas vias diretas 170v (tal como, as vias diretas 170a, 170b e 170e), do portador 11, nas camadas 26 e 34, expostas pelas vias diretas 170v (tal como as vias diretas 170c, 170d, 170e e 170f), dos chips 68, e nas paredes laterais das vias diretas 170v.

[0126] A camada dielétrica 50 pode ser composta por um material de isolamento. Por exemplo, a camada dielétrica 50 pode ser uma camada inorgânica tendo uma espessura, por exemplo, entre 20 nanômetros e 1 micrômetro, e a camada inorgânica pode ter uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC).Alternativamente, a camada dielétrica 50 pode ser uma camada de polímero tendo uma espessura, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e a camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO).

[0127] Agora, com referência à Figura 20, uma camada foto-resistente 168, tal como uma camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 50 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando um químico úmido pode ser empregado para formar aberturas múltiplas 168a, expondo a camada dielétrica 50, na camada foto-resistente 168. A camada foto-resistente 168 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros.

[0128] A seguir, com referência à Figura 21, a camada dielétrica 50 formada nas camadas 18, 26 e 34 e na superfície superior da camada dielétrica 60 sobre as aberturas 168a pode ser removida por, por exemplo, cauterizando a camada dielétrica 50 sobre as aberturas 168a utilizando um processo de decapagem de plasma anisotrópico. A camada dielétrica 50 nos fundos das vias diretas 170v, na superfície superior da camada dielétrica 60 sobre as aberturas 168a, e em uma superfície superior da interconexão ou traço de metal 35a sobre o sustentador 801 pode ser cauterizado para fora. Consequentemente, as camadas 18, 26 e 34 nos fundos das vias diretas 170v, a superfície superior da camada dielétrica 60 sobre as aberturas 168a, e a interconexão ou traço de metal 35a sobre o sustentador 801 estão expostos pelas aberturas 168a, e a camada dielétrica 50 permanece nas paredes laterais das vias diretas 170v, tão chamadas de camadas dielétricas da parede lateral nas vias diretas 170v. As camadas dielétricas da parede lateral 50 são formadas nas paredes laterais das vias diretas 170v nos chips 68 ou no(s) substrato(s) simulado(s) 62 e estão contidos pelos substratos semicondutores 58 dos chips 68 ou pelo(s) substrato(s) simulado(s) 62.

[0129] A seguir, com referência à Figura 22, os sulcos múltiplos 60t, as aberturas de damasceno, são formados na camada dielétrica 60 pela cauterização da camada dielétrica 60 e as camadas dielétricas da parede lateral 50 sobre as aberturas 168a até uma profundidade D3, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente entre 0,52 e 3 micrômetros, utilizando, por exemplo, um processo de decapagem de plasma anisotrópico. Preferencialmente, a camada dielétrica 60 e as camadas dielétricas da parede lateral 50 têm um mesmo material, tal como nitreto de silício, óxido de silício, ou oxinitreto de silício. Após o processo de decapagem, a camada dielétrica 60 sobre os sulcos 60t tem uma espessura remanescente T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros ou entre 0,2 e 1,5 micrômetros.

[0130] Alternativamente, uma técnica para cessar a decapagem pode ser empregada ao processo de formação dos sulcos 60t na camada dielétrica 60. Neste caso, a camada dielétrica 60 é composta pelas camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 58s, 62s e 64s, a camada de oxinitreto de silício, utilizada como a camada para cessar a decapagem, na primeira camada de óxido de silício, e a segunda camada de óxido de silício na camada de oxinitreto de silício. Os sulcos 60t podem ser formados na camada dielétrica 60 pela cauterização da segunda camada de óxido de silício da camada dielétrica 60 sobre as aberturas 168a e as camadas dielétricas da parede lateral 50 sobre as aberturas 168a até a camada de oxinitreto de silício da camada dielétrica 60 estar exposta pelas aberturas 168a. Consequentemente, os sulcos 60t são formados na segunda camada de óxido de silício da camada dielétrica 60, e a camada dielétrica remanescente 60, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, sobre os sulcos 60t tem uma espessura T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0131] A seguir, com referência à Figura 23, a camada foto-resistente 168 é removida utilizando, por exemplo, uma química orgânica. Os sulcos 60t formados na camada dielétrica 60 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chips formadas nelas. As camadas dielétricas da parede lateral 50 formadas nas paredes laterais das vias diretas 170v (tal como as vias diretas 170b, 170c, 170d, 170e e 170f) nos chips 68 podem impedir que metais de transição, tais como cobre, sódio ou umidade penetre nos dispositivos CI dos chips 68. A Figura 24 é uma vista em perspectiva superior esquemática ilustrando as vias diretas 170v, os sulcos 60t e as camadas dielétricas da parede lateral 50 ilustradas na Figura 23 de acordo com uma modalidade da presente invenção, e a Figura 23 é uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 24.

[0132] A seguir, com referência à Figura 25, uma camada de adesão/barreira 52 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, pode ser formada nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, nas paredes laterais e nos fundos dos sulcos 60t, na camada dielétrica 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de adesão/barreira 52 pode ser formada por um processo de deposição de vapor físico (PVD), tal como um processo de pulverização ou de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tais como deposição de camada atômica (ALD). A seguir, uma camada de semente 54 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode ser formada na camada de adesão/barreira 52 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de condução 56 tendo uma espessura, por exemplo, entre 0,5 e 20 micrômetros ou entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, pode ser formada na camada de semente 54 utilizando, por exemplo, um processo de eletro galvanização.

[0133] A camada de adesão/barreira 52 pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura, por exemplo, menos do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 54 pode incluir ou ser uma camada de cobre, uma liga de titânio- cobre, níquel, ouro ou prata tendo uma espessura, por exemplo, menor do que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros. A camada de condução 56 pode incluir ou ser uma camada de metal eletro galvanizado de cobre, ouro ou prata tendo uma espessura, por exemplo, entre 0,5 e 20 micrômetros ou entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0134] A seguir, com referência à Figura 26, utilizando um processo de retificação ou de polimento, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, as camadas 52, 54 e 56 fora dos sulcos 60t podem ser removidas, e a camada dielétrica 50 na superfície superior da camada dielétrica 60 pode ser removida. Consequentemente, a camada dielétrica 60 tem uma superfície superior 60s exposta que pode ser substancialmente coplanar em relação à superfície retificada ou polida 56s da camada de condução 56 nos sulcos 60t, e as superfícies 56s e 60s podem ser substancialmente planas. A camada dielétrica 60 tem uma espessura T7, entre a superfície superior 60s exposta e a superfície 58s ou 62s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros ou entre 2 e 5 micrômetros. A camada de adesão/barreira 52 e a camada de semente 54 estão nas paredes laterais e um fundo da camada de condução 56 nos sulcos 60t, e as paredes laterais e o fundo da camada de condução 56 nos sulcos 60t estão cobertos pela camada de adesão/barreira 52 e a camada de semente 54.

[0135] Em uma primeira alternativa, após as etapas de remoção das camadas 52, 54 e 56 fora dos sulcos 60t e de remoção da camada dielétrica 50 na superfície superior da camada dielétrica 60, a camada de adesão/barreira 52 pode ser uma camada contendo titânio, tal como uma camada única de titânio, liga de titânio-tungstênio, ou nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma única camada de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros na camada contendo titânio. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e preferencialmente entre 0,5 e 3 micrômetros.

[0136] Em uma segunda alternativa, após as etapas de remoção das camadas 52, 54 e 56 fora dos sulcos 60t e da remoção da camada dielétrica 50 na superfície superior da camada dielétrica 60, a camada de adesão/barreira 52 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou de nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor do que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0137] Em uma terceira alternativa, após as etapas de remoção das camadas 52, 54 e 56 fora dos sulcos 60t e da remoção da camada dielétrica 50 na superfície superior da camada dielétrica 60, a camada de adesão/barreira 52 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e preferencialmente entre 0,1 e 0,2 micrômetros, nas paredes laterais e nos fundos dos sulcos 60t, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de cobre-titânio com uma espessura menor do que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo.A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio- cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0138] Após as etapas de remoção das camadas 52, 54 e 56 fora dos sulcos 60t e da remoção da camada dielétrica 50 na superfície superior da camada dielétrica 60, as camadas 52, 54 e 56 nos sulcos 60t compõem interconexões de metal múltiplas (ou traços de metal damasceno) 1, incluindo interconexões de metal (ou traços de metal damasceno) 1a e 1b, nos sulcos 60t. As camadas 52, 54 e 56 nas vias diretas 170v compõem múltiplos plugues de metal (ou vias de metal) 5p nas vias diretas 170v, incluindo plugues de metal (ou vias de metal) 5a, 5b, 5c, 5d, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f conforme ilustrado na Figura 23, respectivamente. Cada um dos plugues de metal 5p nos chips 68 e no(s) substrato(s) simulado(s) 62 é envolvido por uma das camadas dielétricas da parede lateral 50 nas vias diretas 170v. O plugue de metal 5a é formado no substrato simulado 62, e os plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 está posicionada, do plugue de metal 5e. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e os pontos múltiplos de contato da camada condutiva 18 no portador 11. As interconexões de metal 1, tal como 1a e 1b, nos sulcos 60t podem ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0139] Por exemplo, um dos plugues de metal 5p, tal como o plugue de metal 5a, pode ser formado no substrato simulado 62 e formado em um primeiro contato da camada condutiva 18 em um fundo de uma das vias diretas 170v, tal como a via direta 170a. Um outro de um plugue de metal 5p, tal como o plugue de metal 5b, pode ser formado em um dos chips 68 e formado em um segundo ponto de contato da camada condutiva 18 em um fundo de uma outra de uma das vias diretas 170v, tal como a via direta 170b. Um outro dos plugues de metal 5p, tal como o plugue de metal 5c, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170c), da interconexão ou traço de metal 35d na camada de interconexão 34 de um dos chips 68. Um outro de um dos plugues de metal 5p, tal como o plugue de metal 5d, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170d), da interconexão ou traço de metal 35c na camada de metal padronizada 26 de um dos chips 68. Um outro de um dos plugues de metal 5p, tal como o plugue de metal 5f, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra de uma das vias diretas 170v (tal como a via direta 170f), da interconexão ou traço de metal 35b na camada de interconexão 34 de um dos chips 68. Um outro de um dos plugues de metal 5p, tal como o plugue de metal 5e, pode ser formado em um dos chips 68, formado em um ponto de contato da interconexão ou traço de metal 35a sobre um sustentador (tal como o sustentador 801) que está entre duas partes inferiores esquerda e direita do outro de um dos plugues de metal 5p (tal como o plugue de metal 5e), e formado em um terceiro ponto de contato da camada condutiva 18 em um fundo de uma das vias diretas 170v (tal como a via direta 170e). Os primeiro, segundo e terceiro pontos de contato descritos anteriormente da camada condutiva 18 podem ser separados um do outro pela camada dielétrica ou de isolamento 20 do portador 11.

[0140] Uma das interconexões de metal 1, tal como 1a ou 1b, pode ser formada sobre o(s) substrato(s) simulado(s) 62, sobre múltiplos dos chips 68, e através das bordas múltiplas dos múltiplos dos chips 68. A interconexão de metal 1a pode ser conectada ao primeiro ponto de contato descrito anteriormente da camada condutiva 18 no fundo da via direta 170a através do plugue de metal 5a no substrato simulado 62, pode ser conectado ao segundo ponto de contato descrito anteriormente da camada condutiva 18 no fundo da via direta 170b através do plugue de metal 5b em um dos chips 68, pode ser conectado ao ponto de contato, no fundo da via direta 170c, da interconexão ou traço de metal 35d em um dos chips 68 através do plugue de metal 5c em um dos chips 68, e pode ser conectado ao ponto de contato, no fundo da via direta 170d, da interconexão ou traço de metal 35c em um dos chips 68 através do plugue de metal 5d em um dos chips 68. A interconexão de metal 1b pode ser conectada ao ponto de contato, no fundo da via direta 170f, da interconexão ou traço de metal 35b em um dos chips 68 através do plugue de metal 5f em um dos chips 68, pode ser conectado ao terceiro ponto de contato descrito anteriormente da camada condutiva 18 no fundo da via direta 170e através do plugue de metal 5e em um dos chips 68, e pode ser conectado à interconexão ou traço de metal 35a no sustentador 801 até o plugue de metal 5e em um dos chips 68. A interconexão de metal 1a pode ainda ser conectada a um ou mais dos dispositivos semicondutores 36 em um outro dos chips 68 através de um ou mais plugues de metal 5p em um outro dos chips 68. A interconexão de metal 1b pode ainda ser conectada a um ou mais dos dispositivos semicondutores 36 em um outro dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68.

[0141] Consequentemente, um dos dispositivos semicondutores 36 em um dos chips 68 pode ser conectado em um outro dos dispositivos semicondutores 36 em um dos chips 68 ou em um outro dos chips 68 através de uma das interconexões de metal 1, tal como 1a ou 1b, e pode ser conectado a um ponto de contato, em um fundo de uma das vias diretas 170v (tal como a via direta 170a, 170b ou 170e), da camada condutiva 18 no portador 11 através de uma das interconexões de metal 1. Cada uma das interconexões de metal 1 pode ter um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base, ou um traço de base.

[0142] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0143] Com referência à Figura 27, após formar a estrutura ilustrada na Figura 26, uma camada dielétrica ou de isolamento 66 pode ser formada na superfície retificada ou polida 52s da camada de adesão/barreira 52, na superfície retificada ou polida 54s da camada de semente 54, na superfície retificada ou polida 56s da camada de condução 56, e na superfície superior 60s exposta da camada dielétrica 60. A camada dielétrica ou de isolamento 66 pode ter uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros.

[0144] A camada dielétrica ou de isolamento 66, por exemplo, pode incluir ou pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboneto de silício (tal como SiOC) com uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetro, ou entre 0,05 e 0,5 micrômetros, formada por um processo de deposição de vapor químico (CVD) ou processo de deposição de vapor químico de plasma aprimorado (PECVD).

[0145] Alternativamente, a camada dielétrica ou de isolamento 66 pode incluir ou pode ser uma camada de polímero com uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros, formada por, por exemplo, um processo incluindo um processo de revestimento por giro e um processo de ressecagem. A camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO).

[0146] A seguir, com referência à Figura 28, um substrato simulado 165 pode ser anexado sobre a camada dielétrica ou de isolamento 66, por exemplo, pelas seguintes etapas. Primeiro, uma camada de cola 116 tendo uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros, pode ser formada em uma superfície superior da camada dielétrica ou de isolamento 66 ou em uma superfície inferior do substrato simulado 165 utilizando, por exemplo, um processo de revestimento por giro, um processo de laminação, um processo de pulverização, um processo de distribuição, ou um processo de impressão de tela. A seguir, a camada de cola 116 pode ser pré-curtida ou cozida opcionalmente. A seguir, o substrato simulado 165 pode ser substituído através da camada dielétrica ou de isolamento 66 com a camada de cola 116 entre a camada dielétrica ou de isolamento 66 e o substrato simulado 165. A seguir, a camada de cola 116 pode ser ressecada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica sobre a camada de cola 116. Consequentemente, o substrato simulado 165 pode ser fixado com a camada dielétrica ou de isolamento 66 utilizando a camada de cola 116. A camada de cola 116 pode ser uma camada de polímero,tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou silosano, com uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros.

[0147] Alternativamente, a camada de cola 116 pode ser substituída por uma camada de isolamento inorgânico, tal como óxido de silício, que pode ser formada na camada dielétrica ou de isolamento 66. Neste caso, o substrato simulado 165 pode ser fixado com a camada dielétrica ou de isolamento 66, por exemplo, pela junção de uma camada de isolamento inorgânico, tal como óxido de silício, do substrato simulado 165 sobre a camada de isolamento inorgânico 116, tal como óxido de silício. A camada de óxido de silício do substrato simulado 165 contata a camada de óxido de silício 116.

[0148] O substrato simulado 165 pode ser uma pastilha redonda, uma pastilha de silício simulado, um painel retangular, ou um substrato de poli-silício, vidro, silício ou cerâmica. O substrato simulado 165, antes de ser retificado ou polido conforme mencionado nos processos seguintes, pode ter uma espessura, por exemplo, maior que 100 micrômetros, tal como entre 100 e 1.500 micrômetros e, preferencialmente, entre 200 e 500 micrômetros ou entre 100 e 300 micrômetros.

[0149] Em uma modalidade, não existem circuitos desempenhados no substrato simulado 165 ou em uma superfície superior ou inferior do substrato simulado 165 antes que o substrato simulado 165 seja fixado com a camada dielétrica ou de isolamento 66. O substrato simulado 165 pode ter uma superfície superior com o perfil que seja substancialmente o mesmo que o da superfície superior do portador 11.

[0150] A seguir, com referência à Figura 29, uma camada foto-resistente 166 pode ser formada no substrato simulado 165 utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação, e então, um processo de foto exposição e um processo de desenvolvimento pode ser empregado para formar múltiplas aberturas 166a, expondo múltiplas regiões do substrato simulado 165, na camada foto-resistente 166. A camada foto-resistente 166, após o processo de foto exposição e o processo de desenvolvimento, pode ter uma espessura, por exemplo, entre 10 e 200 micrômetros. A Figura 30 ilustra uma vista superior esquemática da camada foto- resistente 166 com as aberturas 166a conforme ilustrado na Figura 29 e a Figura 30 pode ser uma vista transversal cortada ao longo da linha E-E ilustrada na Figura 29.

[0151] A seguir, com referência à Figura 31, múltiplas aberturas 165a são formadas no substrato simulado 165 e sobre as aberturas 166a na camada foto-resistente 166, expondo a camada de cola 116, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma, e então a camada foto-resistente padronizada 166 é removida utilizando, por exemplo, uma química orgânica. Alternativamente, quando a camada de cola 116 é substituída pela camada de óxido de silício e o substrato simulado 165 tem a camada de óxido de silício fixada com a camada de óxido de silício 116, as aberturas 165a são formadas no substrato simulado 165 e sobre as aberturas 166a na camada foto- resistente 166, expondo a camada de óxido de silício do substrato simulado 165, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma, e então, a camada foto-resistente padronizada 166 é removida utilizando, por exemplo, uma química orgânica. A Figura 32 ilustra uma vista superior esquemática do substrato simulado 165 com as aberturas 165a conforme ilustrado na Figura 31, e a Figura 31 pode ser uma vista transversal cortada ao longo da linha F-F ilustrada na Figura 32.

[0152] Alternativamente, uma máscara rígida (não ilustrada), tal como óxido de silício ou nitreto de silício, pode ser formada no substrato simulado 165 ilustrado na Figura 31, por exemplo, pelas etapas seguintes. Primeiro, a máscara rígida de óxido de silício ou de nitreto de silício pode ser formada no substrato simulado 165 ilustrado na Figura 28. A seguir, a camada foto-resistente 166 pode ser formada na máscara dura utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto exposição e um processo de desenvolvimento podem ser empregados para formar múltiplas aberturas 166a, expondo múltiplas regiões da máscara dura, na camada foto-resistente 166. A seguir, múltiplas aberturas são formadas na máscara dura e sobre as aberturas 166a na camada foto-resistente 166, expondo múltiplas regiões do substrato simulado 165, utilizando, por exemplo, um processo de decapagem úmido ou um processo de decapagem de plasma. A seguir, a camada foto- resistente padronizada 166 é removida utilizando, por exemplo, uma química orgânica. A seguir, múltiplas aberturas 165a são formadas no substrato simulado 165 e sobre as aberturas na máscara dura, expondo a camada de cola 116, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma. Alternativamente, quando a camada de cola 116 é substituída pela camada de óxido de silício e o substrato simulado 165 tem a camada de óxido de silício fixada com a camada de óxido de silício 116, as aberturas 165a são formadas no substrato simulado 165 e sobre as aberturas na máscara dura, expondo a camada de óxido de silício do substrato simulado 165, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma. A máscara dura será removida pelo seguinte processo de retificação ou de polimento.

[0153] A seguir, com referência à Figura 33, múltiplos chips 72 podem ser montados sobre a camada dielétrica ou de isolamento 66 e nas aberturas 165a no substrato simulado 165, e os chips 72 têm lados ativos nos fundos dos chips 72 e nos lados posteriores nos topos dos chips 72. Em um caso, um dos chips 72 pode ter projetos de circuito diferentes dos outros chips 72. Também, em outro caso, um dos chips 72 pode ter os mesmos projetos de circuito dos de outros chips 72. Alternativamente, um dos chips 72 pode ter uma área (superfície superior) ou tamanho diferente do outro dos chips 72. Também, em outro caso, um dos chips 72 pode ter uma mesma área (superfície superior) ou mesmo tamanho do que o outro dos chips 72. A Figura 34 em um exemplo de uma vista superior esquemática ilustrando os chips 72 montados nas aberturas 165a no substrato simulado 165, e a Figura 33 é uma vista transversal cortada ao longo da linha G-G ilustrada na vista superior esquemática da Figura 34.

[0154] Montar os chips 72 sobre a camada dielétrica ou de isolamento 66 e nas aberturas 165a pode ser desempenhado, por exemplo, primeiro formando um material de cola (não ilustrado) nos lados ativos dos chips 72 ou na camada de cola 116, a seguir colocando os chips 72 nas aberturas 165a e sobre a camada de cola 116 com o material de cola contatando a camada de cola 116, e então, ressecando o material de cola em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica no material de cola. Consequentemente, os chips 72 podem ser fixados com a camada de cola 116 utilizando o material de cola.

[0155] Cada um dos chips 72 pode incluir um substrato semicondutor 96, múltiplos dispositivos semicondutores 102 em e/ou no substrato semicondutor 96, uma camada de passivação 74 sobre o substrato semicondutor 96, camadas dielétricas múltiplas 82, 108, 104 e 100 entre o substrato semicondutor 96 e a camada de passivação 74, uma camada de metal padronizada 114 entre o substrato semicondutor 96 e a camada de passivação 74, uma camada de interconexão 106 entre o substrato semicondutor 96 e a camada de passivação 74, os múltiplos plugues de via 114a na camada dielétrica 108, e múltiplos plugues de via 106a na camada dielétrica 100. O substrato semicondutor 96 está no lado posterior de cada chip 72, e os dispositivos semicondutores 102, a camada de passivação 74, a camada de metal padronizada 114, a camada de interconexão 106, as camadas dielétricas 82, 108, 104 e 100, e os plugues de via 106a e 114a estão no lado ativo de cada chip 72.

[0156] O substrato semicondutor 96 pode ser um substrato adequado, tal como substrato de silício, substrato de silício-germânio (SiGe), ou substrato de gálio-arsênio (GaAs). O substrato semicondutor 96 antes de ser diminuído conforme mencionado nos processos seguintes pode ter uma espessura, por exemplo, maior que 100 micrômetros, tal como entre 100 e 500 micrômetros e, preferencialmente, entre 150 e 250 micrômetros ou entre 100 e 300 micrômetros.

[0157] Cada um dos dispositivos semicondutores 102 pode ser um transistor bipolar, um transistor semicondutor de óxido de metal (PMOS), um transistor semicondutor de óxido de metal de canal N (NMOS) ou um transistor semicondutor de óxido de metal duplo difuso (DMOS). Cada um dos dispositivos semicondutores 102 pode ser provido com uma porta NOR, uma porta NAND, uma porta AND, uma porta OR, uma célula de memória estática de acesso aleatório (SRAM), uma célula de memória dinâmica de acesso aleatório (DRAM), uma célula de memória flash, uma célula de memória não volátil, uma célula de memória de leitura programável e apagável (EPROM), uma célula de memória de leitura (ROM), uma célula de memória de acesso aleatório magnética (MRAM), um amplificador de detecção, um inversor, um amplificador operacional, um somador, um multiplexador, um diplexador, um multiplicador, um conversor analógico para digital (A/D), um conversor digital para analógico (D/A), um circuito analógico, um sensor semicondutor de óxido de metal complementar (CMOS), ou um dispositivo acoplado a carga (CCD).

[0158] A camada de passivação 74 pode incluir ou pode ser uma camada dielétrica inorgânica tendo uma superfície inferior anexada à camada de cola 116, e a camada dielétrica inorgânica pode ser uma camada de nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN) ou oxinitreto de silício (tal como SiON) com uma espessura, por exemplo, entre 0,3 e 1,5 micrômetros. Alternativamente, cada um dos chips 72 pode ainda conter uma camada de polímero orgânico, tal como uma camada de poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), epóxi ou silosano, com uma espessura, por exemplo, maior que 3 micrômetros, tal como entre 3 e 20 micrômetros e, preferencialmente, entre 5 e 12 micrômetros, sob e sobre a superfície inferior da camada dielétrica inorgânica da camada de passivação 74. Neste caso, a camada de polímero orgânico tem uma superfície inferior anexada à camada de cola 116. A camada de polímero orgânico tem uma superfície superior que contata a superfície inferior da camada dielétrica inorgânica da camada de passivação 74.

[0159] Alternativamente, as aberturas múltiplas (não ilustradas) tendo cada largura, por exemplo, entre 0,5 e 100 micrômetros e, preferencialmente, entre 20 e 60 micrômetros, podem ser formadas na camada de passivação 74 e exposta nos pontos de contato múltiplos da camada de metal padronizada 114.

[0160] A camada dielétrica 82 pode estar entre a camada de passivação 74 e a camada dielétrica 108. A camada dielétrica 108 pode estar entre as camadas dielétricas 82 e 104 e entre as camadas 106 e 114. A camada dielétrica 104 pode estar entre as camadas dielétricas 100 e 108. Cada uma das camadas dielétricas 82, 108 e 104 pode incluir óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), oxicarboreto de silício (tal como SiOC), ou um material k baixo tendo uma constante dielétrica entre 1,8 e 3 (tal como vidro de silicato fluorado (FSG) ou diamante-negro). Cada uma das camadas dielétricas 82, 108 e 104 pode ter uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros e, preferencialmente, entre 50 nanômetros e 1 micrômetro.

[0161] A camada dielétrica 100 entre a camada dielétrica 104 e o substrato semicondutor 96 e entre a camada de interconexão 106 e o substrato semicondutor 96 pode incluir ou pode ser uma camada de vidro de silicato fosforoso (PSG), vidro de silicato de boro fósforo (BPSG), óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou material k baixo tendo uma constante dielétrica entre 1,8 e 3 (tal como vidro de silicato fluorado (FSG) ou diamante-negro). A camada dielétrica 100 pode ter uma espessura, por exemplo, entre 10 nanômetros e 1 micrômetro.

[0162] A camada de metal padronizada 114, por exemplo, pode incluir uma liga de cobre-alumínio tendo uma espessura, por exemplo, 0,3 e 3 micrômetros e uma camada contendo titânio tendo uma espessura, por exemplo, menor do que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros. A camada contendo titânio pode estar entre a camada dielétrica 105 e a camada de liga de cobre-alumínio e na camada de liga de cobre-alumínio, e a camada de liga de cobre-alumínio está entre a camada de passivação 74 e a camada contendo titânio. A camada contendo titânio pode ser uma única camada de titânio, nitreto de titânio, ou uma liga de titânio-tungstênio tendo uma espessura, por exemplo, menor que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros.

[0163] Alternativamente, a camada de metal padronizada 114 pode incluir uma camada de níquel tendo uma espessura, por exemplo, entre 0,5 e 3 micrômetros, e uma camada de ouro tendo uma espessura, por exemplo, entre 0,01 e 1 micrômetros sob e sobre a camada de níquel, na vista a partir do lado da camada dielétrica 108 até o lado da camada de passivação 74. A camada de níquel está entre a camada dielétrica 108 e a camada de ouro, e a camada de ouro está entre a camada de níquel e a camada de passivação 74.

[0164] Alternativamente, a camada de metal padronizada 114 pode ser formada por um damasceno ou um processo de damasceno duplo incluindo um processo de eletro galvanização e um processo de polimento químico mecânico (CMP) e pode ser composto por uma camada de cobre eletro galvanizado tendo um fundo contatando a camada de passivação 74, uma camada de metal de adesão/barreira em um topo ou paredes laterais da camada de cobre eletro galvanizado, e uma camada de semente entre a camada de cobre eletro galvanizado e a camada de metal de adesão/barreira no topo e paredes laterais da camada de cobre eletro galvanizado. A camada de metal de adesão/barreira tem uma primeira parte entre o topo da camada de cobre eletro galvanizado e a camada dielétrica 108 e uma segunda parte das paredes laterais da camada de cobre eletro galvanizado. A camada de cobre eletro galvanizado pode ter uma espessura, por exemplo, menor que 1,5 micrômetros, tal como entre 0,15 e 1,2 micrômetros, ou menor que 3 micrômetros, tal como entre 0,3 e 3 micrômetros. A camada de cobre eletro galvanizado pode ter uma largura, por exemplo, menor que 1 micrômetro, tal como entre 0,05 e 1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre ou uma liga de titânio-cobre formada por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, ou nitreto de tântalo formado por um processo adequado, tal como processo de pulverização. A camada de metal de adesão/barreira pode ter uma espessura, por exemplo, menor do que 0,1 micrômetros, tal como entre 0,005 e 0,1 micrômetros. As paredes laterais da camada de cobre eletro galvanizado estão cobertas pela camada de metal de adesão/barreira e pela camada de semente.

[0165] A camada de interconexão 106, por exemplo, pode incluir nanotubo de carbono. Alternativamente, a camada de interconexão 106 pode ser composta por uma camada de metal padronizada na camada dielétrica 104. Em uma primeira alternativa, a camada de metal padronizada 106 pode incluir uma camada de alumínio-cobre tendo uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros e uma camada contendo titânio, tal como uma camada única de nitreto de titânio, liga de titânio-tungstênio ou titânio, tendo uma espessura, por exemplo, menor que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros. A camada contendo titânio pode estar na camada de liga de alumínio-cobre e entre a camada dielétrica 100 e a camada de liga de alumínio-cobre, e a camada de liga de alumínio-cobre podem estar na camada dielétrica 104. Em uma segunda alternativa, a camada de metal padronizada 106 pode ser formada por um damasceno ou processo duplo de damasceno incluindo um processo de eletro galvanização e um processo de polimento químico mecânico (CMP) e pode ser composto por uma camada de cobre eletro galvanizado tendo um fundo contatando a camada dielétrica 108, uma camada de metal de adesão/barreira em um topo e paredes laterais da camada de cobre eletro galvanizado, e uma camada de semente entre a camada de cobre eletro galvanizado e a camada de metal de adesão/barreira e no topo e paredes laterais da camada de cobre eletro galvanizado. A camada de metal de adesão/barreira tem uma primeira parte entre o topo da camada de cobre eletro galvanizado e a camada dielétrica 100 e uma segunda parte das paredes laterais da camada de cobre eletro galvanizado. A camada de cobre eletro galvanizado pode ter uma espessura, por exemplo, menor que 2 micrômetros, tal como entre 0,15 e 1 micrômetros ou entre 10 nanômetros e 2 micrômetros. A camada de cobre eletro galvanizado pode ter uma largura, por exemplo, menor que 1 micrômetro, tal como entre 0,05 e 1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre ou uma liga de titânio-cobre formada por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, nitreto de titânio, uma liga de titânio-tungstênio, cromo, tântalo ou nitreto de tântalo formado por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode ter uma espessura, por exemplo, menor que 0,1 micrômetros, tal como entre 0,005 e 0,1 micrômetros. As paredes laterais da camada de cobre eletro galvanizado são cobertas pela camada de metal de adesão/barreira e a camada de semente.

[0166] A camada de metal padronizado 114 na camada dielétrica 82 pode ser conectada à camada de interconexão 106 na camada dielétrica 104 através dos plugues de via 114a na camada dielétrica 108. A camada de interconexão 106 na camada dielétrica 104 pode ser conectada aos dispositivos semicondutores 102 através dos plugues de via 106a na camada dielétrica 100. Os plugues de via 114a podem incluir nanotubo de cobre eletro galvanizado, tungstênio ou de carbono na camada dielétrica 108. Os plugues de via 106a podem incluir nanotubo de cobre eletro galvanizado, tungstênio ou de carbono na camada dielétrica 100.

[0167] Cada um dos chips 72 pode incluir interconexões múltiplas ou traços de metal 55a, 55b e 55c providos pela camada de interconexão 106, a camada de metal padronizada 114 e os plugues de via 106a e 114a. Cada uma das interconexões ou traços de metal 55a, 55b e 55c pode ser conectada a um ou mais dispositivos semicondutores 102 e pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0168] Alternativamente, cada um dos chips 72 pode ainda incluir uma camada de metal padronizada (não ilustrada), tendo uma espessura maior que a da camada de metal padronizada 114 e maior que a da camada de interconexão 106, entre a camada de cola 116 e a camada de passivação 74. A camada de metal padronizada sobre a camada de passivação 74 pode incluir uma camada de metal eletro galvanizado sobre a camada de passivação 74, uma camada de metal de adesão/barreira entre a camada de metal eletro galvanizado e a camada de passivação 74, e uma camada de semente entre a camada de metal eletro galvanizado e a camada de metal de adesão/barreira. Na vista do lado da camada de passivação 74 até o lado da camada de cola 116, a camada de metal de adesão/barreira pode estar na camada de semente, e a camada de semente pode estar na camada de metal eletro galvanizado. As paredes laterais da camada de metal eletro galvanizado não estão cobertas pela camada de metal de adesão/barreira e pela camada de semente. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou níquel com uma espessura, por exemplo, menor que 0,6 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros ou entre 0,005 e 0,1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre, uma liga de titânio-cobre, prata, ouro ou níquel com uma espessura, por exemplo, menor que 0,8 micrômetros, tal como entre 5 nanômetros e 0,1 micrômetros ou entre 10 nanômetros e 0,8 micrômetros. Cada uma das camadas de metal de adesão/barreira e a camada de semente podem ser formadas por um processo adequado, tal como um processo de pulverização. A camada de metal eletro galvanizado por incluir ou pode ser uma camada de cobre eletro galvanizado, prata eletro galvanizada ou ouro eletro galvanizado com uma espessura, por exemplo, maior que 2 micrômetros, tal como entre 2 e 30 micrômetros, e preferencialmente, entre 3 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0169] Alternativamente, quando a camada de óxido de silício do substrato simulado 165 permanece na camada de óxido de silício 116, após formar as aberturas 165a, e é exposta pelas aberturas 165a no substrato simulado 165, montando os chips 72 sobre a camada dielétrica ou de isolamento 66 e nas aberturas 165a pode ser desempenhado, por exemplo, pela junção de outra camada de óxido de silício da camada de passivação 74, no lado ativo de cada chip 72, com a camada de óxido de silício remanescente do substrato simulado 165 sobre a camada de passivação 74. A camada de óxido de silício da camada de passivação 74 contata a camada de óxido de silício do substrato simulado 165. Consequentemente, os chips 72 podem ser fixados com a camada dielétrica ou de isolamento 66 utilizando estas camadas de óxido de silício.

[0170] Alternativamente, outra técnica para formar a estrutura ilustrada nas Figuras 33 e 34 é desempenhada, primeiro provendo um substrato simulado padronizado 165, tal como uma pastilha simulada padronizada, painel padronizado, quadro de silício padronizado, ou substrato padronizado de poli-silício, vidro, silício, cerâmica, ou polímero, com aberturas múltiplas 165a passando através do substrato simulado padronizado 165, depois fixando o substrato simulado padronizado 165 com a camada dielétrica ou de isolamento 66 utilizando a camada 116, que pode ser referida como as etapas ilustradas na Figura 28, e então montando os chips 72 sobre a camada dielétrica ou de isolamento 66 e nas aberturas 165a no substrato simulado padronizado 165, que podem ser chamadas como as etapas ilustradas na Figura 33.

[0171] Como ilustrado nas Figuras 33 e 34, existem as lacunas múltiplas 4a cada entre o substrato simulado 165 e um dos chips 72, e existem lacunas múltiplas 8a (uma delas é ilustrada) cada entre os dois chips vizinhos 72. Cada uma das lacunas 4a pode ter uma distância transversa ou de lacuna D4, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8a pode ter uma distância transversa ou de lacuna D5, por exemplo, 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0172] A Figura 35 ilustra outra técnica para formar a estrutura com a mesma vista transversal conforme ilustrado na Figura 33. A Figura 33 é uma vista transversal cortada ao longo da linha G-G ilustrada em uma vista superior esquemática da Figura 35. A estrutura ilustrada nas Figuras 33 e 35 pode ser formada, por exemplo, pelas seguintes etapas. Primeiro, a camada de cola descrita anteriormente 116 pode ser formada sobre a camada dielétrica ou de isolamento 66 ilustrada na Figura 27 utilizando, por exemplo, um processo de revestimento por giro, um processo de laminação, um processo de pulverização, um processo de distribuição, ou um processo de impressão de tela. A seguir, a camada de cola 116 pode ser pré-curada ou cozida opcionalmente. A seguir, os chips descritos anteriormente 72 e substratos simulados separados múltiplos 165 podem ser colocados na camada de cola 116. Quando uma lacuna entre os dois chips 72 vizinhos é grande demais, tal como maior que 500 ou 1.000 micrômetros, um ou mais substratos simulados separados 165 pode ser colocado na lacuna. Alternativamente, quando um intervalo entre os dois chips 72 vizinhos é pequeno demais, tal como menor que 500 ou 1.000 micrômetros, não pode existir nenhum substrato simulado 165 colocado na lacuna. A seguir, a camada de cola 116 pode ser ressecada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica sobre a camada de cola 116. Consequentemente, os substratos simulados separados 165 e os chips 72 podem ser juntados com a camada dielétrica ou de isolamento 66 utilizando a camada de cola 116. Os substratos simulados 165 separados, por exemplo, podem ser barras de silício separadas, chips simulados separados, matrizes de silício simuladas separadas, ou substratos separados de poli-silício, vidro, silício ou de cerâmica.

[0173] Alternativamente, com referência às Figuras 33 e 35, a camada de cola 116 pode ser substituída por uma camada de óxido de silício que é formada na camada dielétrica ou de isolamento 66. Neste caso, juntar os chips 72 com a camada 66 e juntar os substratos simulados 165 separados com a camada 66 pode ser desempenhado, por exemplo, pela junção de outra camada de óxido de silício da camada de passivação 74, no lado ativo de cada chip 72, com a camada de óxido de silício 116 e pela junção de outra camada de óxido de silício de cada um dos substratos simulados 165 separados com a camada de óxido de silício 116. A camada de óxido de silício da camada de passivação 74 de cada chip 72 contata a camada de óxido de silício 116, e a camada de óxido de silício de cada um dos substratos simulados 165 separados contata a camada de óxido de silício 116. Consequentemente, os chips 72 e os substratos simulados separados 165 podem ser juntados com a camada dielétrica ou de isolamento 66 utilizando estas camadas de óxido de silício.

[0174] Conforme ilustrado nas Figuras 33 e 35, existem lacunas múltiplas 4a cada entre um dos chips 72 e um dos substratos simulados 165 separados, e existem lacunas múltiplas 8a (uma delas é ilustrada) cada entre os dois chips 72 vizinhos. Cada uma das lacunas 4a pode ter uma distância transversa ou de lacuna D4, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8a pode ter uma distância transversa ou lacuna D5, por exemplo, menor que 500 micrômetros, tal como entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Em uma modalidade, não existem circuitos desempenhados em cada substrato simulado 165 separado ou em uma superfície superior ou inferior de cada substrato simulado 165 separado antes que os substratos simulados 165 separados sejam fixados com a camada dielétrica ou de isolamento 66.

[0175] Com referência à Figura 36, após as etapas ilustradas nas Figuras 33 e 35, um material de preenchimento de lacuna/encapsulamento 98, tal como poli- silício, óxido de silício, ou um polímero, pode ser formado em um lado posterior do substrato semicondutor 96 de cada chip 72, no(s) substrato(s) 165, e nas lacunas 4a e 8a. Se o material de preenchimento da lacuna/encapsulamento 98 é poli-silício, o poli-silício pode ser formado por um processo de deposição química (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). Se o material de preenchimento de lacuna/encapsulamento 98 é óxido de silício, o óxido de silício pode ser formado por um processo de deposição de vapor químico (CVD), um processo de deposição de vapor químico de plasma aprimorado (PECVD), ou um processo de deposição de vapor químico de pressão atmosférica (APCVD). Se o material de preenchimento de lacuna/encapsulamento 98 for um polímero, tal como poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), o polímero pode ser formado por um processo incluindo um processo de revestimento por giro, um processo de distribuição, um processo de modelagem, ou um processo de impressão de tela.

[0176] A seguir, com referência à Figura 37, o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 são retificados ou polidos por, por exemplo, um processo de polimento químico- mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química até que o substrato semicondutor 96 de um dos chips 72 seja diminuído até uma espessura T8, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Preferencialmente, cada um dos chips 72, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 165 pode(m) ser diminuído(s) até uma espessura T9, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 98 permanece nas lacunas 4a e 8a e pode ter uma espessura vertical T10, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 96s do substrato semicondutor 96, no lado posterior de cada chip 72, e a(s) superfície(s) retificada(s) ou polida(s) 165s do(s) substrato(s) simulado(s) 165 pode ser substancialmente plana e não coberta pelo material de preenchimento de lacuna/encapsulamento 98. A(s) superfície(s) polida(s) ou retificada(s) 165s pode ser substancialmente coplanar com a superfície retificada ou polida 96s de cada chip 72 e com a superfície retificada ou polida 98s do material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a.

[0177] Alternativamente, as Figuras 38 e 39 ilustram outra técnica para formar a estrutura ilustrada na Figura 37. Com referência à Figura 38, após as etapas ilustradas nas Figuras 33 e 34 ou nas Figuras 33 e 35, um material de preenchimento de lacuna/encapsulamento 98, tal como poli-silício ou óxido de silício, pode ser formado no lado posterior do substrato semicondutor 96 de cada chip 72, no(s) substrato(s) simulado(s) 165 e nas lacunas 4a e 8a, e então um polímero 99, tal como composto de modelagem, poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), pode ser formado no material de preenchimento de lacuna/encapsulamento 98 e nas lacunas 4a e 8a. O material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a pode ter uma espessura vertical T11, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros.

[0178] A seguir, com referência à Figura 39, um processo de retificação mecânica pode ser desempenhado, por exemplo, utilizando um disco abrasivo ou de retificação com água para retificar o polímero 99, o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72 e o(s) substrato(s) simulado(s) 165 até que todos os polímeros 99 sejam removidos e até que uma espessura vertical predeterminada T12 do material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a seja alcançada. A espessura vertical T12 predeterminada pode ser, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros. O disco abrasivo ou de retificação pode ser provido com cascalho rústico tendo um tamanho de grão médio, por exemplo, entre 0,5 e 15 micrômetros para desempenhar o processo de retificação mecânica. Após isso, um processo de polimento químico-mecânico (CMP) pode ser desempenhado, por exemplo, utilizando um disco de polimento com uma pasta contendo químicas e um abrasivo fino como sílica com um tamanho de grão médio, por exemplo, entre 0,02 e 0,05 micrômetros para polir o(s) substrato(s) simulado(s) 165, o lado posterior do substrato semicondutor 96 de cada chip 72 e o material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a até que o substrato semicondutor 96 de um dos chips 72 seja diminuído até a espessura T8 entre 1 e 30 micrômetros e, preferencialmente, entre 2 e 5 micrômetros, entre 2 e 10 micrômetros, entre 2 e 20 micrômetros, ou entre 3 e 30 micrômetros, conforme ilustrado na Figura 37.

[0179] Após o processo de polimento químico- mecânico (CMP), a superfície polida 96s do substrato semicondutor 96, no lado posterior de cada chip 72, e a(s) superfície(s) polida(s) 165s do(s) substrato(s) simulado(s) 165 pode(m) ser substancialmente plana(s) e não coberta(s) pelo material de preenchimento de lacuna/encapsulamento 98. A(s) superfície(s) polida(s) 165s pode(m) ser substancialmente coplanar(es) com a superfície polida 96s de cada chip 72 e com a superfície polida 98s do material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a. As superfícies polidas 96s, 165s e 98s podem ter uma micro-aspereza, por exemplo, menos que 20 nanômetros. O processo de polimento químico-mecânico (CMP), utilizando um abrasivo muito fino como sílica e um ataque químico relativamente fraco, irá criar as superfícies 96s, 165s e 98s quase sem deformação e arranhões, e isto significa que o processo de polimento químico-mecânico (CMP) é bem adequado para a etapa de polimento final, criando as superfícies limpas 96s, 165s e 98s. Utilizando o processo de retificação mecânico e o processo de polimento químico-mecânico (CMP) pode ser desempenhado para criar um substrato semicondutor muito fino 96 de cada chip 72. Consequentemente, após o processo de polimento químico-mecânico (CMP), cada um dos chips 72 pode ser diminuído até uma espessura, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, o(s) substrato(s) simulado(s) 165 pode(m) ser diminuído(s) até a espessura T9, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a podem ser diminuídos até a espessura T10, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0180] Com referência à Figura 40, após formar a estrutura ilustrada na Figura 37, uma camada dielétrica 88 é formada nas superfícies 96s, 165s e 98s. A camada dielétrica 88 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0181] A camada dielétrica 88, por exemplo, pode ser uma camada inorgânica formada por, por exemplo, um processo de deposição de vapor químico (CVD) ou processo de deposição de vapor químico de plasma aprimorado (PECVD). A camada inorgânica pode ser, por exemplo, uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC), ou uma camada incluindo óxido de silício, nitreto de silício, nitreto de carbono de silício e oxinitreto de silício. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0182] Alternativamente, a camada dielétrica 88 pode ser uma camada de polímero, tal como uma camada de poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), formada por, por exemplo, um processo incluindo um processo de revestimento por giro, um processo de distribuição, um processo de modelagem ou um processo de impressão de tela. A camada de polímero pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros, e preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0183] Alternativamente, a camada dielétrica 88 pode ser composta por camadas inorgânicas múltiplas que incluem uma camada para cessar cauterização, tal como uma camada para cessar cauterização de oxinitreto de silício. A camada para cessar a cauterização irá ser utilizada mais tarde para parar a decapagem quando se cauteriza padrões na camada dielétrica 88. Neste caso, a camada dielétrica 88, por exemplo, pode ser composta por uma primeira camada de óxido de silício nas superfícies 96s, 165s e 98s, uma camada de oxinitreto de silício, utilizada como a camada para cessar a cauterização, na primeira camada de óxido de silício, e uma segunda camada de óxido de silício tendo uma espessura, por exemplo, entre 0,1 e 5 micrômetros ou entre 0,3 e 1,5 micrômetros na camada de oxinitreto de silício.

[0184] A seguir, com referência à Figura 41, as múltiplas vias diretas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e, são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72, pelas seguintes etapas. Primeiro, uma camada foto-resistente, tal como a camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, é formada na camada dielétrica 88 utilizando um processo adequado, tal como um processo de revestimento por giro ou processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química pode ser empregado para formar múltiplas aberturas, expondo a camada dielétrica 88, na camada foto- resistente. A camada foto-resistente pode ter uma espessura, por exemplo, entre 3 e 50. A seguir, a camada dielétrica 88 sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 165 sobre as aberturas na camada foto-resistente e os chips 72 sobre as aberturas na camada foto-resistente são cauterizadas para fora até que as regiões das camadas 106 e 114 e predeterminadas nos chips 72 e regiões predeterminadas da camada de condução 56 das interconexões de metal sejam expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, uma química orgânica. Consequentemente, as vias diretas 164v, incluindo as vias 164a até 164e, são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo as regiões predeterminadas da camada de condução 56 das interconexões de metal 1 e expondo as regiões predeterminadas das camadas 114 e 106 dos chips 72. A via direta 164a é formada no substrato simulado 165, as vias diretas 164b e 164c são formadas em um dos chips 72, e as vias diretas 164d e 164e são formadas em um outro dos chips 72.

[0185] Alternativamente, outra técnica para formar as vias diretas 164v nos chips 72 e no(s) substrato(s) simulado(s) 165 pode ser desempenhada pelas seguintes etapas. Primeiro, uma camada foto-resistente, tal como camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 88 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química pode ser empregado para formar múltiplas aberturas, expondo a camada dielétrica 88, na camada foto- resistente. A seguir, as múltiplas aberturas são formadas na camada dielétrica 88 e sobre as aberturas na camada foto- resistente, expondo o(s) substrato(s) simulado(s) 165 e os substratos semicondutores 96 dos chips 72, removendo a camada dielétrica 88 sobre as aberturas na camada foto-resistente utilizando, por exemplo, um processo de decapagem de plasma anisotrópico. A seguir, a camada foto-resistente é removida utilizando, por exemplo, um químico orgânico. A seguir, o(s) substrato(s) simulado(s) 165 sobre as aberturas na camada dielétrica 88 e os chips 72 sobre as aberturas na camada dielétrica 88 pode(m) ser cauterizado(s) para fora até que as regiões predeterminadas das camadas 114 e 106 nos chips 72 e as regiões predeterminadas da camada de condução 56 da interconexão de metal 1 sejam expostas pelas aberturas na camada dielétrica 88. Consequentemente, as vias diretas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e, podem ser formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 da interconexão de metal 1 e expondo as camadas 114 e 106 dos chips 72. A via direta 164a é formada no substrato simulado 165, as vias diretas 164b e 164c são formadas em um dos chips 72, e as vias diretas 164d e 164e são formadas em um outro dos chips 72. Cada uma das vias diretas 164v, tal como a via direta 164a, 164b, 164c, 164d ou 164e, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0186] Uma das vias diretas 164v, tal como a via direta 164a, passa através da camada dielétrica 88, do substrato simulado 165, da camada 116, e da camada dielétrica ou de isolamento 66, expondo a camada de condução 56 de uma das interconexões de metal 1. Uma outra das vias diretas 164v, tal como a via direta 164b, passa através da camada dielétrica 88, através do substrato semicondutor 96, das camadas dielétricas 82, 108, 104 e 100 e da camada de passivação 74 de um dos chips 72, através da camada 116, e através da camada dielétrica ou de isolamento 66, expondo a camada de condução 56 de uma das interconexões de metal 1. Uma outra de uma das vias diretas 164v, tal como a via direta 164c, passa através da camada dielétrica 88 e através do substrato semicondutor 96 e camada dielétrica 100 de um dos chips 72, expondo a interconexão ou traço de metal 55c na camada de interconexão 106 de um dos chips 72. Uma outra de uma das vias diretas 164v, tal como a via direta 164d, passa através da camada dielétrica 88 e através do substrato semicondutor 96 e das camadas dielétricas 100, 104 e 108 de um dos chips 72, expondo a interconexão ou traço de metal 55b na camada de metal padronizada 114 de um dos chips 72. Uma outra de uma das vias diretas 164v, tal como a via direta 164e, passa através da camada dielétrica 88, através do substrato semicondutor 96, das camadas dielétricas 82, 108, 104 e 100, e da camada de passivação 74 de um dos chips 72, através da camada 116, e através da camada dielétrica ou de isolamento 66, expondo a interconexão ou traço de metal 55a na camada de interconexão 106 de um dos chips 72 e expondo a camada de condução 56 de uma das interconexões de metal 1. Um sustentador 802 provido pelas camadas 66, 116, 74, 82 e 108 está entre a camada de condução 56 da interconexão de metal 1b e a interconexão ou traço de metal 55a na camada de interconexão 106 exposta pela via direta 164e com o propósito de suportar a interconexão ou traço de metal 55a exposto. O sustentador 802 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. As Figuras 42 e 44 são três exemplos de vistas em perspectiva superiores esquemáticas ilustrando a via direta 164e e a interconexão ou traço de metal 55a ilustrado na Figura 41.

[0187] Conforme ilustrado nas Figuras 41 e 42, a via direta 164e em um dos chips 72 expõe a interconexão ou traço de metal 55a em um dos chips 72 e expõe duas regiões da camada de condução 56 da interconexão de metal 1b que está sobre um dos chips 72. A interconexão ou traço de metal 55a tem uma região em forma de linha, exposta pela via direta 164e, estendendo em uma direção horizontal a partir de um lado da via direta 164e até o lado oposto da via direta 164e através de um centro da via direta 164e. O sustentador descrito anteriormente 802, entre a camada de condução 56 da interconexão de metal 1b e a região em forma de linha exposta da interconexão ou traço de metal 55a na camada de interconexão 106, pode ser em forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 55a. Preferencialmente, a via direta 164e pode ser, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0188] Conforme ilustrado nas Figuras 41 e 43, a via direta 164e em um dos chips 72 expõe a interconexão ou traço de metal 55a em um dos chips 72 e expõe uma região da camada de condução 56 da interconexão de metal 1b que está sob um dos chips 72. A interconexão ou traço de metal 55a tem uma região de península, exposta pela via direta 164e, estendendo em uma direção horizontal de um lado da via direta 164e pelo menos até um centro da via direta 164e, mas não alcança até o lado oposto da via direta 164e; a interconexão ou traço de metal 55a tem uma extremidade exposta pela via direta 164e. O sustentador 802 descrito anteriormente, entre a camada de condução 56 da interconexão de metal 1b e a região de península exposta da interconexão ou traço de metal 55a na camada de interconexão 106, pode ter uma forma de península, como a região de península exposta da interconexão ou traço de metal 55a. Preferencialmente, a via direta 164e pode ter, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0189] Conforme ilustrado nas Figuras 41 e 44, a via direta 164e em um dos chips 72 expõe a interconexão ou traço de metal 55a em um dos chips 72 e expõe uma região da camada de condução 56 da interconexão de metal 1b que está sob um dos chips 72. A interconexão ou traço de metal 55a tem uma região de península, exposta pela via direta 164e, estendendo em uma direção horizontal de um lado da via direta 164e pelo menos até um centro da via direta 164e, mas não alcança até o lado oposto da via direta 164e; a interconexão ou traço de metal 55a tem uma extremidade circular exposta pela via direta 164e. O sustentador 802 descrito anteriormente, entre a camada de condução 56 da interconexão de metal 1b e a região de península exposta da interconexão ou traço de metal 55a na camada de interconexão 106, pode ter uma forma de península, como a região de península exposta da interconexão ou traço de metal 55a. Preferencialmente, a via direta 164e pode ter, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0190] A Figura 42A é um exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e e a interconexão ou traço de metal 55a ilustrado na Figura 41. Neste caso, a via direta 164e pode ter, mas não está limitada a, uma forma oval e tem uma largura W3, por exemplo, entre 1 e 30 micrômetros, e preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros. A via direta com forma oval 164e em um dos chips 72 expõe a interconexão ou traço de metal 55a em um dos chips 72 e expõe as duas regiões da camada de condução 56 da interconexão de metal 1b que está sobre um dos chips 72. A interconexão ou traço de metal 55a tem uma região em forma de linha, exposta pela via direta em forma oval 164e, estendendo em uma direção horizontal a partir de um lado da via direta com forma oval 164e até o lado oposto da via direta em forma oval 164e através de um centro da via direta em forma oval 164e. O sustentador 802 descrito anteriormente, entre a camada de condução 56 da interconexão de metal 1b e a região em forma de linha exposta da interconexão ou traço de metal 55a na camada de interconexão 106, pode ter uma forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 55a. A interconexão ou traço de metal 55a exposta pela via direta em forma oval 164e tem uma largura W4, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 20 micrômetros, entre 0,3 e 10 micrômetros, entre 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. Uma distância horizontal S2 entre um ponto da extremidade do eixo geométrico longo da via direta em forma oval 164e e uma borda, que está mais perto do ponto final que a outra borda oposta, da interconexão ou traço de metal 55a exposta pela via direta em forma oval 164e pode ser, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros.

[0191] A seguir, com referência à Figura 45, uma camada dielétrica 90 é formada em uma superfície superior da camada dielétrica 88, na camada de condução 56, exposta pelas vias diretas 164v (tal como as vias diretas 164a, 164b e 164e), das interconexões de metal 1, nas camadas 106 e 114, exposta pelas vias diretas 164v (tal como as vias diretas 164c, 164d e 164e), dos chips 72, e nas paredes laterais das vias diretas 164v.

[0192] A camada dielétrica 90 pode ser composta por um material de isolamento. Por exemplo, a camada dielétrica 90 pode ser uma camada inorgânica tendo uma espessura, por exemplo, entre 20 nanômetros e 1 micrômetro, e a camada inorgânica pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON) ou oxicarboreto de silício (tal como SiOC). Alternativamente, a camada dielétrica 90 pode ser uma camada de polímero tendo uma espessura, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e a camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO) ou polibenzoxazolo (PBO).

[0193] A seguir, com referência à Figura 46, uma camada foto-resistente 162, tal como uma camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 90 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando um químico úmido pode ser empregado para formar aberturas múltiplas 162a, expondo a camada dielétrica 90, na camada foto-resistente 162. A camada foto-resistente 162 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros.

[0194] A seguir, com referência à Figura 47, a camada dielétrica 90 formada nas camadas 56, 106 e 114 e na superfície superior da camada dielétrica 88 sob as aberturas 162a podem ser removidos por, por exemplo, cauterização da camada dielétrica 90 sobre as aberturas 162a utilizando um processo de cauterização de plasma anisotrópico. A camada dielétrica 90 nos fundos das vias diretas 164v, na superfície superior da camada dielétrica 88 sobre as aberturas 162a, e em uma superfície superior da interconexão ou do traço de metal 55a através do sustentador 802 pode ser cauterizada para fora. Consequentemente, as camadas 56, 106 e 114 nos fundos das vias diretas 164v, a superfície superior da camada dielétrica 88 sobre as aberturas 162a, e a interconexão ou traço de metal 55a sobre o sustentador 802 são expostos pelas aberturas 162a, e a camada dielétrica 90 permanece nas paredes laterais das vias diretas 164v, tão chamadas de camadas dielétricas das paredes laterais nas vias diretas 164v. As camadas dielétricas das paredes laterais 90 são formadas nas paredes laterais das vias diretas 164v nos chips 72 ou no substrato(s) simulado(s) 165 e estão contidos pelos substratos semicondutores 96 dos chips 72 ou pelo(s) substrato(s) simulado(s) 165.

[0195] A seguir, com referência à Figura 48, os sulcos múltiplos 88t, as aberturas de damasceno, podem ser formados na camada dielétrica 88 pela cauterização da camada dielétrica 88 e as camadas dielétricas das paredes laterais 90 sobre as aberturas 162a até uma profundidade D6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros, utilizando, por exemplo, um processo de cauterização de plasma anisotrópico. Preferencialmente, a camada dielétrica 88 e as camadas dielétricas das paredes laterais 90 têm um mesmo material, tal como nitreto de silício, óxido de silício ou oxinitreto de silício. Após o processo de cauterização, a camada dielétrica 88 sobre os sulcos 88t tem uma espessura remanescente T13, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0196] Alternativamente, uma técnica para cessar a cauterização pode ser empregada no processo de formação dos sulcos 88t na camada dielétrica 88. Neste caso, a camada dielétrica 88 é composta pelas camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 96s, 165s e 98s, a camada de oxinitreto de silício, utilizada como a camada para cessar a cauterização, na primeira camada de óxido de silício, e a segunda camada de óxido de silício na camada de oxinitreto de silício. Os sulcos 88t podem ser formados na camada dielétrica 88 cauterizando a segunda camada de óxido de silício da camada dielétrica 88 sobre as aberturas 162a e as camadas dielétricas da parede lateral 90 sob as aberturas 162a até que a camada de oxinitreto de silício da camada dielétrica 88 esteja exposta pelas aberturas 162a. Consequentemente, os sulcos 88t são formados na segunda camada de óxido de silício da camada dielétrica 88, e a camada dielétrica remanescente 88, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, sobre os sulcos 88t tem uma espessura T13, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0197] A seguir, com referência à Figura 49, a camada foto-resistente 162 é removida utilizando, por exemplo, uma química orgânica. Os sulcos 88t formados na camada dielétrica 88 são utilizados para prover espaços tendo as interconexões inter-chips e interconexões intra-chip formadas neles. As camadas dielétricas das paredes laterais 90 formadas nas paredes laterais das vias diretas 164v (tal como as vias diretas 164b, 164c, 164d e 164e) nos chips 72 pode impedir que os metais de transição, tal como cobre, sódio ou umidade penetrem nos dispositivos CI dos chips 72. A Figura 50 é uma vista em perspectiva superior esquemática ilustrando as vias diretas 164v, os sulcos 88t e as camadas dielétricas da parede lateral 90 ilustradas nas Figuras 49 de acordo com uma modalidade da presente invenção, e a Figura 49 é uma vista transversal cortada ao longo da linha H-H ilustrada na Figura 50.

[0198] A seguir, com referência à Figura 51, uma camada de adesão/barreira 92 tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, pode ser formada nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, nas paredes laterais e fundos dos sulcos 88t, na camada dielétrica 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de adesão/barreira 92 pode ser formada por um processo de posição de vapor físico (PVD), tal como um processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 94 tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode ser formada na camada de adesão/barreira 92 por um processo de deposição de vapor físico (PVD), tal como um processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de condução 86 tendo uma espessura, por exemplo, entre 0,5 e 20 micrômetros ou entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, pode ser formada na camada de semente 94 utilizando, por exemplo, um processo de eletro galvanização.

[0199] A camada de adesão/barreira 92 pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou vanádio de níquel tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 94 pode incluir ou pode ser uma camada de cobre, uma liga de cobre- titânio, níquel, ouro, ou prata tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros. A camada de condução 86 pode incluir ou pode ser uma camada de metal eletro galvanizado de cobre, ouro ou prata tendo uma espessura, por exemplo, entre 0,5 e 20 micrômetros ou entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0200] A seguir, com referência à Figura 52, utilizando um processo de retificação ou de polimento, tal como um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química, as camadas 92, 84 e 86 fora dos sulcos 88t podem ser removidas, e a camada dielétrica 90 na superfície superior da camada dielétrica 88 pode ser removida. Consequentemente, a camada dielétrica 88 pode ter uma superfície superior 88s exposta que pode ser substancialmente coplanar em relação à superfície retificada ou polida 86s da camada de condução 86 nos sulcos 88t, e as superfícies 86s e 88s podem ser substancialmente planas. A camada dielétrica 88 tem uma espessura T14, entre a superfície superior exposta 88s e a superfície 96s ou 165s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros ou entre 2 e 5 micrômetros. A camada de adesão/barreira 92 e a camada de semente 94 estão nas paredes laterais e um fundo da camada de condução 86 nos sulcos 88t, e as paredes laterais e o fundo da camada de condução 86 nos sulcos 88t são cobertos pela camada de adesão/barreira 92 e a camada de semente 94.

[0201] Em uma primeira alternativa, após as etapas de remoção das camadas 92, 94 e 86 fora dos sulcos 88t e de remoção da camada dielétrica 90 na superfície superior da camada dielétrica 88, a camada de adesão/barreira 92 pode ser uma camada contendo titânio, tal como uma camada única de titânio, liga de titânio-tungstênio, ou nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e nos fundos dos sulcos 88t, nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas camadas dielétricas das paredes laterais 90, e na interconexão ou no traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma única camada de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio- cobre, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0202] Em uma segunda alternativa, após as etapas de remoção das camadas 92, 94 e 86 fora dos sulcos 88t e de remoção da camada dielétrica 90 na superfície superior da camada dielétrica 88, a camada de adesão/barreira 92 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou de nitreto de tântalo, com uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e dos fundos dos sulcos 88t, nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas camadas dielétricas das paredes laterais 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de cobre-titânio, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0203] Em uma terceira alternativa, após as etapas de remoção das camadas 92, 94 e 86 fora dos sulcos 88t e da remoção da camada dielétrica 90 na superfície superior da camada dielétrica 88, a camada de adesão/barreira 92 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e dos fundos dos sulcos 88t, nas camadas 56, 106 e 114 dos fundos das vias diretas 164v, nas camadas dielétricas da parede lateral 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de cobre-titânio com uma espessura menor que 1 nanômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de cobre- titânio, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0204] Após as etapas de remoção das camadas 92, 94 e 86 fora dos sulcos 88t e da remoção da camada dielétrica 90 na superfície superior da camada dielétrica 88, as camadas 92, 94 e 86 nos sulcos 88t compõem múltiplas interconexões de metal (ou traços de metal damasceno) 2, incluindo interconexões de metal 2a e 2b, nos sulcos 88t. As camadas 92, 94 e 86 nas vias diretas 164v compõem plugues de metal múltiplos (ou vias de metal) 6p nas vias diretas 164v, incluindo plugues de metal (ou vias de metal) 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e conforme ilustrado na Figura 49, respectivamente. Cada um dos plugues de metal 6p nos chips 72 e no(s) substrato(s) simulado(s) 165 é envolvido por uma das camadas dielétricas das paredes laterais 90 nas vias diretas 164v. O plugue de metal 6a é formado no substrato simulado 165, os plugues de metal 6b e 6c são formados em um dos chips 72, e os plugues de metal 6d e 6e são formados em um outro dos chips 72. Estes plugues de metal 6p formados nos chips 72 e no(s) substrato(s) simulado(s) 165 podem conectar as interconexões de metal 2 e os dispositivos semicondutores 102 nos chips 72 e conectar as interconexões de metal 1 e 2. O sustentador 802 e a interconexão ou o traço de metal 55a, na camada de interconexão 106, no sustentador 802 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 106, estão posicionados, do plugue de metal 6e. As interconexões de metal 2, tal como 2a e 2b, nos sulcos 88t podem ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0205] Por exemplo, um dos plugues de metal 6p, tal como o plugue de metal 6a, pode ser formado no substrato simulado 165 e formado em um ponto de contato, em um fundo de uma das vias diretas 164v (tal como a via direta 164a), da camada de condução 56 de uma das interconexões de metal 1, tal como a interconexão de metal 1b. Um outro dos plugues de metal 6p, tal como o plugue de metal 6e, pode ser formado em um dos chips 72, formado em um ponto de contato da interconexão ou traço de metal 55a sobre um sustentador (tal como o sustentador 802) que está entre duas partes inferiores esquerda e direita de um outro dos plugues de metal 6p (tal como o plugue de metal 6e), e formado em outro ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164e), da camada de condução 56 em uma das interconexões de metal 1, tal como a interconexão de metal 1b. Um outro dos plugues de metal 6p, tal como o plugue de metal 6d, pode ser formado em um dos chips 72 e formado em um ponto de contato, em um fundo de um outro das vias diretas 164v (tal como a via direta 164d), da interconexão ou traço de metal 55b em um dos chips 72. Um outro dos plugues de metal 6p, tal como o plugue de metal 6b, pode ser formado em um dos chips 72 e formado em outro ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164b), da camada de condução 56 em uma outra das interconexões de metal 1, tal como a interconexão de metal 1a. Um outro dos plugues de metal 6p, tal como o plugue de metal 6c, pode ser formado em um outro dos chips 72 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164c), da interconexão ou traço de metal 55c em um outro dos chips 72.

[0206] A interconexão de metal 2a pode ser formada sobre o(s) substrato(s) simulado(s) 165, sobre múltiplos chips 72, e através das bordas múltiplas dos múltiplos chips 72. A interconexão de metal 2a pode ser conectada a um ponto de contato, em um fundo da via direta 164b, da interconexão de metal 1a através do plugue de metal 6b em um dos chips 72, pode ser conectado a um ponto de contato, em um fundo da via direta 164c, da interconexão ou traço de metal 55c em um dos chips 72 através do plugue de metal 6c em um dos chips 72, e pode ser conectado a um ponto de contato, em um fundo da via direta 164d, da interconexão ou traço de metal 55b em um dos chips 72 através do plugue de metal 6d em um outro dos chips 72. Estes pontos de contato nos fundos das vias diretas 164b, 164c e 164d podem estar conectados uns com os outros através da interconexão de metal 2a.

[0207] A interconexão de metal 2b pode ser formada sobre múltiplos chips 72 para conectar múltiplos dos dispositivos semicondutores 102 nos múltiplos chips 72. A interconexão de metal 2b pode estar conectada a um ponto de contato, em um fundo da via direta 164e, da interconexão de metal 1b através do plugue de metal 6e em um dos chips 72, pode estar conectado a um ou mais dispositivos semicondutores 102 em um dos chips 72 através do plugue de metal 6e e da interconexão ou traço de metal 55a em um dos chips 72, e pode estar conectado a um dos pontos de contato, em um fundo de uma outra das vias diretas 164v, da interconexão ou traço de metal 55a, 55b ou 55c em um outro dos chips 72 através de um outro dos plugues de metal 6p em um outro dos chips 72.

[0208] Consequentemente, um dos dispositivos semicondutores 102 em um dos chips 72 pode estar conectado a um outro dos dispositivos semicondutores 102 em um dos chips 72 ou em outro dos chips 72 através de uma das interconexões de metal 2, tal como 2a ou 2b, e pode estar conectado a um ponto de contato, em um fundo de uma das vias diretas 164v (tal como a via direta 164a, 164b ou 164e), da camada de condução 56 de uma das interconexões de metal 1, tal como 1a ou 1b, através de uma das interconexões de metal 2. Cada uma das interconexões de metal 2 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0209] Alternativamente, o elemento 72 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento 72 for uma pastilha, o elemento 68 pode ser outra pastilha. Desta forma, o processo ilustrado da invenção pode ser empregado na junção de pastilha com pastilha.

[0210] Com referência à Figura 53, após formar a estrutura ilustrada na Figura 52, uma camada dielétrica ou de isolamento 120 pode ser formada na superfície retificada ou polida 92s da camada de adesão/barreira 92, na superfície retificada ou polida 94s da camada de semente 94, na superfície retificada ou polida 86s da camada de condução 86, e na superfície superior 88s exposta da camada dielétrica 88. A camada dielétrica ou de isolamento 120 pode ter uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros.

[0211] A camada dielétrica ou de isolamento 120, por exemplo, pode incluir ou pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC) com uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros, formada por um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD).

[0212] Alternativamente, a camada dielétrica ou de isolamento 120 pode incluir ou pode ser uma camada de polímero com uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros, formado por, por exemplo, um processo incluindo um processo de revestimento por giro e um processo de ressecamento. A camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou epóxi.

[0213] A seguir, com referência à Figura 54, um substrato simulado 158 pode ser anexado na camada dielétrica ou de isolamento 120, por exemplo, pelas seguintes etapas. Primeiro, uma camada de cola 140 tendo uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros, pode ser formada em uma superfície superior da camada dielétrica ou de isolamento 120 ou em uma superfície inferior do substrato simulado 158 utilizando, por exemplo, um processo de revestimento por giro, um processo de laminação, um processo de pulverização, um processo de distribuição, ou um processo de impressão de tela. A seguir, na camada de cola 140 pode ser pré-curada ou cozida opcionalmente. A seguir, o substrato simulado 158 pode ser colocado sobre a camada dielétrica ou de isolamento 120 com a camada de cola 140 entre a camada dielétrica ou de isolamento 120 e o substrato simulado 158. A seguir, a camada de cola 140 pode ser curada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica na camada de cola 140. Consequentemente, o substrato simulado 158 pode ser fixado com a camada dielétrica ou de isolamento 120 utilizando a camada de cola 140. A camada de cola 140 pode ser uma camada de polímero, tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou silosano, com uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros.

[0214] Alternativamente, a camada de cola 140 pode ser substituída por uma camada de isolamento inorgânico, tal como óxido de silício, que pode ser formada na camada dielétrica ou de isolamento 120. Neste caso, o substrato simulado 158 pode ser fixado com a camada dielétrica ou de isolamento 120, por exemplo, pela junção de uma camada de isolamento inorgânico, tal como óxido de silício, do substrato simulado 158 sobre a camada de isolamento inorgânico 140, tal como óxido de silício. A camada de óxido de silício do substrato simulado 158 contata a camada de óxido de silício 140.

[0215] O substrato simulado 158 pode ser uma pastilha redonda, uma pastilha de silício simulado, um painel retangular, ou um substrato de poli-silício, vidro, silício ou cerâmica. O substrato simulado 158, antes de ser retificado ou polido conforme mencionado nos seguintes processos, pode ter uma espessura, por exemplo, maior que 100 micrômetros, tal como entre 100 e 1.500 micrômetros e, preferencialmente, entre 200 e 500 micrômetros ou entre 100 e 300 micrômetros.

[0216] Em uma modalidade, não há circuitos desempenhados no substrato simulado 158 ou em uma superfície superior ou inferior do substrato simulado 158 antes do substrato simulado 158 é fixado com a camada dielétrica ou de isolamento 120. O substrato simulado 158 pode ter a superfície superior com um perfil que seja substancialmente o mesmo que o da superfície superior do portador 11.

[0217] A seguir, com referência à Figura 55, as múltiplas aberturas 158a são formadas no substrato simulado 158, expondo a camada de cola 140, por um processo, por exemplo, incluindo um processo de fotolitografia e um processo de decapagem, que pode ser chamado de ilustração anterior das Figuras 29 e 31. Alternativamente, quando a camada de cola 140 é substituída pela camada de óxido de silício e o substrato simulado 158 tem a camada de óxido de silício fixada com a camada de óxido de silício 140, as aberturas 158a são formadas no substrato simulado 158, expondo a camada de óxido de silício do substrato simulado 158, por um processo, por exemplo, incluindo um processo de fotolitografia e um processo de decapagem, que pode ser chamado como a ilustração anterior das Figuras 29 e 31. A Figura 56 ilustra uma vista superior esquemática do substrato simulado 158 com as aberturas 158a conforme ilustrado na Figura 55, e a Figura 55 pode ter uma vista transversal cortada ao longo da linha I-I ilustrada na Figura 56.

[0218] Alternativamente, uma máscara dura (não ilustrada), tal como óxido de silício ou nitreto de silício, pode ser formada no substrato simulado 158 ilustrado na Figura 55, por exemplo, pelas seguintes etapas. Primeiro, a máscara dura de óxido de silício ou de nitreto de silício pode ser formada no substrato simulado 158 ilustrado na Figura 54. A seguir, uma camada foto-resistente pode ser formada na máscara dura utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto exposição e um processo de desenvolvimento podem ser empregados para formar as aberturas múltiplas, regiões múltiplas de exposição da máscara dura, na camada foto- resistente. A seguir, as aberturas múltiplas são formadas na mascara dura e sob as aberturas na camada foto-resistente, regiões múltiplas de exposição do substrato simulado 158, utilizando, por exemplo, um processo de decapagem úmida ou um processo de decapagem de plasma. A seguir, a camada foto- resistente é removida utilizando, por exemplo, uma química orgânica. A seguir, aberturas múltiplas 158a são formadas no substrato simulado 158 e sobre as aberturas na máscara dura, expondo a camada de cola 140, utilizando, por exemplo, um processo de decapagem química ou um processo de decapagem de plasma. Alternativamente, quando a camada de cola 140 é substituída pela camada de óxido de silício e o substrato simulado 158 tem a camada de óxido de silício fixada com a camada de óxido de silício 140, as aberturas 158a são formadas no substrato simulado 158 e sobre as aberturas na máscara dura, expondo a camada de óxido de silício do substrato simulado 158, utilizando, por exemplo, um processo de decapagem químico ou um processo de decapagem de plasma. A máscara dura será removida pelo seguinte processo de retificação ou de polimento.

[0219] A seguir, com referência à Figura 57, chips múltiplos 118 podem ser montados sobre a camada dielétrica ou de isolamento 120 e nas aberturas 158a no substrato simulado 158, e os chips 118 têm os lados ativos nos fundos dos chips 118 e nos lados posteriores nos topos dos chips 118. Em um caso, um dos chips 118 pode ter projetos de circuitos diferentes dos outros chips 118. Também, em outro caso, um dos chips 118 pode ter os mesmos projetos de circuitos do que os outros chips 118. Alternativamente, um dos chips 118 pode ter uma área diferente (superfície superior) ou tamanho do que aquele de um outro dos chips 118. Também, em outro caso, um dos chips 118 pode ter uma mesma área (superfície superior) ou mesmo tamanho do que aquele de um outro dos chips 118. A Figura 58 é um exemplo de uma vista superior esquemática ilustrando os chips 118 montados nas aberturas 158a no substrato simulado 158, e a Figura 57 é uma vista transversal cortada ao longo da linha J-J ilustrada na vista superior esquemática da Figura 58.

[0220] Montar os chips 118 sobre a camada dielétrica ou de isolamento 120 e nas aberturas 158a pode ser desempenhado, por exemplo, primeiro formando um material de cola (não ilustrado) nos lados ativos dos chips 118 ou na camada de cola 140, colocando a seguir os chips 118 nas aberturas 158a e sobre a camada de cola 140 com o material de cola contatando a camada de cola 140, e então curando o material de cola em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica no material de cola. Consequentemente, os chips 118 podem ser fixados com a camada de cola 140 utilizando o material de cola.

[0221] Cada um dos chips 118 pode incluir um substrato semicondutor 124, múltiplos dispositivos semicondutores 13 no e/ou sobre o substrato semicondutor 124, uma camada de passivação 21 sobre o substrato semicondutor 124, camadas dielétricas múltiplas 78, 28, 38 e 40 entre o substrato semicondutor 124 e da camada de passivação 21, uma camada de metal padronizada 19 entre o substrato semicondutor 124 e a camada de passivação 21, uma camada de interconexão 17 entre o substrato semicondutor 124 e a camada de passivação 21, plugues de via múltiplos 19a na camada dielétrica 28, e plugues de via múltiplos 17a na camada dielétrica 40. O substrato semicondutor 124 está no lado posterior de cada chip 118, e os dispositivos semicondutores 13, a camada de passivação 21, a camada de metal padronizado 19, a camada de interconexão 17, as camadas dielétricas 78, 28, 38 e 40 e os plugues de via 17a e 19a estão no lado ativo de cada chip 118.

[0222] O substrato semicondutor 124 pode ser um substrato adequado, tal como substrato de silício, substrato de silício-germânio (SiGe), ou substrato de gálio-arsênio (GaAs). O substrato semicondutor 124 antes de ser diminuído conforme mencionado nos seguintes processos pode ter uma espessura, por exemplo, maior que 100 micrômetros, tal como entre 100 e 500 micrômetros e, preferencialmente, entre 150 e 250 micrômetros ou entre 100 e 300 micrômetros.

[0223] Cada um dos dispositivos semicondutores 13 pode ser um transistor semicondutor de óxido de metal de canal P (PMOS), um transistor semicondutor de óxido de metal de canal N (NMOS), um transistor semicondutor de óxido de metal duplo difuso (DMOS), ou um transistor bipolar. Cada um dos dispositivos semicondutores 13 pode ser provido com uma porta NOR, uma porta NAND, uma porta AND, uma porta OR, uma célula de memória estática de acesso aleatório (SRAM), uma célula de memória dinâmica de acesso aleatório (DRAM), uma célula de memória flash, uma célula de memória não volátil, uma célula de leitura programável e apagável (EPROM), uma célula de memória de leitura (ROM), uma célula de memória de acesso aleatório magnética (MRAM), um amplificador de detecção, um inversor, um amplificador operacional, um somador, um multiplexador, um diplexador, um multiplicador, um conversor analógico para digital (A/D), um conversor digital para analógico (D/A), um circuito analógico, um sensor semicondutor de óxido de metal complementar (CMOS), um dispositivo acoplado de carga (CCD).

[0224] A camada de passivação 21 pode incluir ou pode ser uma camada dielétrica inorgânica tendo uma superfície inferior anexada à camada de cola 140, e a camada dielétrica inorgânica pode ser uma camada de nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN) ou oxinitreto de silício (tal como SiON) com uma espessura, por exemplo, entre 0,3 e 1,5 micrômetros. Alternativamente, cada um dos chips 118 pode ainda conter uma camada de polímero orgânico, tal como uma camada de poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), epóxi ou silosano, com uma espessura, por exemplo, maior que 3 micrômetros, tal como entre 3 e 20 micrômetros e, preferencialmente, entre 5 e 12 micrômetros, sob e sobre a superfície inferior da camada dielétrica inorgânica da camada de passivação 21. Neste caso, a camada de polímero orgânico tem uma superfície inferior anexada à camada de cola 140. A camada de polímero orgânico tem uma superfície superior que contata a superfície inferior da camada dielétrica inorgânica da camada de passivação 21.

[0225] Alternativamente, as aberturas múltiplas (não ilustradas), tendo cada largura, por exemplo, entre 0,5 e 100 micrômetros e, preferencialmente, entre 20 e 60 micrômetros, podem ser formadas na camada de passivação 21 e expõem pontos de contato múltiplos da camada de metal padronizada 19.

[0226] A camada dielétrica 78 pode estar entre a camada de passivação 21 e a camada dielétrica 28. A camada dielétrica 28 pode estar entre as camadas dielétricas 78 e 38 e entre as camadas 17 e 19. A camada dielétrica 38 pode estar entre as camadas dielétricas 40 e 28. Cada uma das camadas dielétricas 78, 28 e 38 pode incluir óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), oxicarboreto de silício (tal como SiOC), ou um material k baixo tendo uma dielétrica constante entre 1,8 e 3 (tal como vidro de silicato fluorado (FSG) ou diamantenegro). Cada uma das camadas dielétricas 78, 28 e 38 pode ter uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros e, preferencialmente, entre 50 nanômetros e 1 micrômetro.

[0227] A camada dielétrica 40 entre a camada dielétrica 38 e o substrato semicondutor 124 e entre a camada de interconexão 17 e o substrato semicondutor 124 pode incluir ou pode ser uma camada de vidro de silicato fosforoso (PSG), vidro de borofosfo-silicato (BPSG), óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou um material k baixo tendo uma constant dielétrica entre 1,8 e 3 (tal como vidro de silicato fluorado (FSG) ou diamante-negro). A camada dielétrica 40 pode ter uma espessura, por exemplo, entre 10 nanômetros e 1 micrômetro.

[0228] A camada de metal padronizado 19, por exemplo, pode incluir uma camada de liga de cobre-alumínio tendo uma espessura, por exemplo, entre 0,3 e 3 micrômetros e uma camada contendo titânio tendo uma espessura, por exemplo, menor do que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros. A camada contendo titânio pode estar entre a camada dielétrica 28 e a camada de liga de alumínio- cobre e na camada de liga de alumínio-cobre, e a camada de liga de alumínio-cobre pode estar entre a camada de passivação 21 e a camada contendo titânio. A camada contendo titânio pode ser uma camada única de titânio, nitreto de titânio, ou uma liga de titânio-tungstênio tendo uma espessura, por exemplo, menor do que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros.

[0229] Alternativamente, a camada de metal padronizada 19 pode incluir uma camada de níquel tendo uma espessura, por exemplo, entre 0,5 e 3 micrômetros, e uma camada de ouro tendo uma espessura, por exemplo, entre 0,01 e 1 micrômetros sob e sobre a camada de níquel, na vista a partir do lado da camada dielétrica 28 até o lado da camada de passivação 21. A camada de níquel está entre a camada dielétrica 28 e a camada de ouro, e a camada de ouro está entre a camada de níquel e a camada de passivação 21.

[0230] Alternativamente, a camada de metal padronizada 19 pode ser formada por um damasceno ou processo de duplo damasceno incluindo um processo de eletro galvanização e um processo de polimento químico mecânico (CMP) e pode ser composto por uma camada de cobre eletro galvanizado tendo um fundo que contata a camada de passivação 21, uma camada de metal de adesão/barreira em um topo e paredes laterais da camada de cobre eletro galvanizado, e uma camada de semente entre a camada de cobre eletro galvanizado e a camada de metal de adesão/barreira e no topo e paredes laterais da camada de cobre eletro galvanizado. A camada de metal de adesão/barreira tem uma primeira parte entre o topo da camada de cobre eletro galvanizado e a camada dielétrica 28 e uma segunda parte nas paredes laterais da camada de cobre eletro galvanizado. A camada de cobre eletro galvanizado pode ter uma espessura, por exemplo, menor do que 1,5 micrômetros, tal como entre 0,15 e 1,2 micrômetros, ou menor do que 3 micrômetros, tal como entre 0,3 e 3 micrômetros. A camada de cobre eletro galvanizado pode ter uma largura, por exemplo, menor do que 1 micrômetro, tal como entre 0,05 e 1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre ou uma liga de titânio-cobre formada por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, ou nitreto de tântalo formado por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode ter uma espessura, por exemplo, menor do que 0,1 micrômetros, tal como entre 0,005 e 0,1 micrômetros. As paredes laterais da camada de cobre eletro galvanizado estão cobertas pela camada de metal de adesão/barreira e pela camada de semente.

[0231] A camada de interconexão 17, por exemplo, pode incluir nanotubo de carbono. Alternativamente, a camada de interconexão 17 pode ser composta por uma camada de metal padronizado na camada dielétrica 38. Em uma primeira alternativa, a camada de metal padronizado 17 pode incluir uma camada de liga de alumínio-cobre tendo uma espessura, por exemplo, entre 10 nanômetros e 2 micrômetros e uma camada contendo titânio, tal como uma camada única de nitreto de titânio, liga de titânio-tungstênio ou titânio, tendo uma espessura, por exemplo, menor que 0,2 micrômetros, tal como entre 0,02 e 0,15 micrômetros. A camada contendo titânio pode estar na camada de liga de alumínio-cobre e entre a camada dielétrica 40 e a camada de liga de alumínio-cobre, e a camada de liga de alumínio-cobre podem estar na camada dielétrica 38. Em uma segunda alternativa, a camada de metal padronizado 17 pode ser formada por um damasceno ou processo de duplo damasceno incluindo um processo de eletro galvanização e um processo de polimento químico-mecânico (CMP) e pode ser composto por uma camada de cobre eletro galvanizado tendo um fundo que contata a camada dielétrica 28, uma camada de metal de adesão/barreira em um topo e paredes laterais da camada de cobre eletro galvanizado, e uma camada de semente entre a camada de cobre eletro galvanizado e a camada de metal de adesão/barreira no topo e paredes laterais da camada de cobre eletro galvanizado. A camada de metal de adesão/barreira tem uma primeira parte entre o topo da camada de cobre eletro galvanizado e a camada dielétrica 40 e uma segunda parte nas paredes laterais da camada de cobre eletro galvanizado. A camada de cobre eletro galvanizado pode ter uma espessura, por exemplo, menor que 2 micrômetros, tal como entre 0,15 e 1 micrômetros ou entre 10 nanômetros e 2 micrômetros. A camada de cobre eletro galvanizado por ter uma largura, por exemplo, menor que 1 micrômetro, tal como entre 0,05 e 1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre ou uma liga de cobre-titânio formada por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, nitreto de titânio, uma liga de titânio-tungstênio, cromo, tântalo ou nitreto de tântalo formado por um processo adequado, tal como um processo de pulverização. A camada de metal de adesão/barreira pode ter uma espessura, por exemplo, menor que 0,1 micrômetros, tal como entre 0,005 e 0,1 micrômetros. As paredes laterais da camada de cobre eletro galvanizado estão cobertas pela camada de metal de adesão/barreira e pela camada de semente.

[0232] A camada de metal padronizado 19 na camada dielétrica 78 pode estar conectada à camada de interconexão 17 na camada dielétrica 38 através dos plugues de via 19a na camada dielétrica 28. A camada de interconexão 17 na camada dielétrica 38 pode estar conectada aos dispositivos semicondutores 13 através dos plugues de via 17a na camada dielétrica 40. Os plugues de via 19a podem incluir nanotubo de cobre eletro galvanizado, tungstênio ou carbono na camada dielétrica 28. Os plugues de via 17a podem incluir o nanotubo de cobre eletro galvanizado, tungstênio ou de carbono na camada dielétrica 40.

[0233] Cada um dos chips 118 pode incluir múltiplas interconexões ou traços de metal 75a, 75b, 75c e 75d providas pela camada de interconexão 17, pela camada de metal padronizado 19 e pelos plugues de via 17a e 19a. Cada uma das interconexões ou traços de metal 75a, 75b, 75c e 75d pode estar conectada a um ou mais dispositivos semicondutores 13 e pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base, ou um traço de base.

[0234] Alternativamente, cada um dos chips 118 pode ainda incluir uma camada de metal padronizado (não ilustrada), tendo uma espessura maior que a da camada de metal padronizado 19 e maior que a da camada de interconexão 17, entre a camada de cola 140 e a camada de passivação 21. A camada de metal padronizado sobre a camada de passivação 21 pode incluir uma camada de metal eletro galvanizado sobre a camada de passivação 21, uma camada de metal de adesão/barreira entre a camada de metal eletro galvanizado e a camada de passivação 21, e uma camada de semente entre a camada de metal eletro galvanizado e a camada de metal de adesão/barreira. Na vista do lado da camada de passivação 21 até o lado da camada de cola 140, a camada de metal de adesão/barreira pode estar na camada de semente, e a camada de semente pode estar na camada de metal eletro galvanizado. As paredes laterais da camada de metal eletro galvanizado não estão cobertas pela camada de metal de adesão/barreira e pela camada de semente. A camada de metal de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou níquel com uma espessura, por exemplo, menor do que 0,6 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros ou entre 0,005 e 0,1 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre, uma liga de titânio-cobre, prata, ouro, ou níquel com uma espessura, por exemplo, menor do que 0,8 micrômetros, tal como entre 5 nanômetros e 0,1 micrômetros ou entre 10 nanômetros e 0,8 micrômetros. Cada uma das camadas de metal de adesão/barreira e a camada de semente podem ser formadas por um processo adequado, tal como um processo de pulverização. A camada de metal eletro galvanizado pode incluir ou pode ser uma camada de cobre eletro galvanizado, prata eletro galvanizado, ou ouro eletro galvanizado com uma espessura, por exemplo, maior que 2 micrômetros, tal como entre 2 e 30 micrômetros e, preferencialmente, entre 3 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0235] Alternativamente, quando a camada de óxido de silício do substrato simulado 158 permanece na camada de óxido de silício 140, após formar as aberturas 158a, e é exposto pelas aberturas 158a no substrato simulado 158, montando os chips 118 sobre a camada dielétrica ou de isolamento 120 e nas aberturas 158a pode ser desempenhado, por exemplo, pela junção de outra camada de óxido de silício da camada de passivação 21, no lado ativo de cada chip 118, com a camada de óxido de silício remanescente do substrato simulado 158 sobre a camada de passivação 21. A camada de óxido de silício da camada de passivação 21 contata a camada de óxido de silício do substrato simulado 158. Consequentemente, os chips 118 podem ser juntados com a camada dielétrica ou de isolamento 120 utilizando estas camadas de óxido de silício.

[0236] Alternativamente, outra técnica para formar a estrutura ilustrada nas Figuras 57 e 58 é desempenhada, primeiro provendo um substrato simulado padronizado 158, tal como a pastilha simulada padronizada, um painel padronizado, um quadro de silício padronizado, ou substrato padronizado de poli-silício, vidro, silício, cerâmica ou polímero, com as aberturas múltiplas 158a passando através do substrato simulado padronizado 158, a seguir juntando o substrato simulado padronizado 158 com a camada dielétrica ou de isolamento 120 utilizando a camada 140, que pode se chamar de as etapas ilustradas na Figura 54, e então, montar os chips 118 sobre a camada dielétrica ou de isolamento 120 e nas aberturas 158a no substrato simulado padronizado 158, que podem ser chamadas de as etapas ilustradas na Figura 57.

[0237] Conforme ilustrado nas Figuras 57 e 58, existem múltiplas lacunas 4b cada entre o substrato simulado 158 e um dos chips 118, e existem múltiplas lacunas 8b (um deles é ilustrado) cada entre os dois chips 118 vizinhos. Cada uma das lacunas 4b pode ter uma distância ou espaçamento transverso D7, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8b pode ter uma distância ou espaçamento D8, por exemplo, 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0238] A Figura 59 ilustra outra técnica para formar a estrutura com a mesma vista transversal conforme ilustrado na Figura 57. A Figura 57 é uma vista transversal cortada ao longo da linha J-J ilustrada em uma vista superior esquemática da Figura 59. A estrutura ilustrada nas Figuras 57 e 59 pode ser formada, por exemplo, pelas etapas seguintes. Primeiro, a camada de cola descrita anteriormente 140 pode ser formada na camada dielétrica ou de isolamento 120 ilustrada na Figura 53 utilizando, por exemplo, um processo de revestimento por giro, um processo de laminação, um processo de pulverização, um processo de distribuição, ou um processo de impressão de tela. A seguir, a camada de cola 140 pode ser pré-curada ou cozida opcionalmente. A seguir, os chips descritos anteriormente 118 e múltiplos substratos simulados separados 158 podem ser colocados na camada de cola 140. Quando uma lacuna entre dois chips 118 vizinhos é grande demais, tal como maior que 500 ou 1.000 micrômetros, um ou mais dos substratos simulados 158 separados podem ser colocados na lacuna. Alternativamente, quando uma lacuna entre dois chips 118 vizinhos é pequena demais, tal como menor que 500 ou 1.000 micrômetros, não podem existem quaisquer substratos simulados 158 separados colocados na lacuna. Alternativamente, quando uma lacuna entre dois chips 118 vizinhos é pequena o suficiente, tal como menor que 500 ou 1.000 micrômetros, não podem existir quaisquer substratos simulados 158 separados colocados na lacuna. A seguir, a camada de cola 140 pode ser curada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica sobre a camada de cola 140. Consequentemente, os substratos simulados 158 separados e os chips 118 podem ser fixados com a camada dielétrica ou de isolamento 120 utilizando a camada de cola 140. Os substratos simulados 158 separados, por exemplo, podem ser barras de silício separadas, chips simulados separados, matrizes de silício simuladas separadas, ou substratos separados de poli-silício, vidro, silício ou cerâmica.

[0239] Alternativamente, com referência às Figuras 57 e 59, a camada de cola 140 pode ser substituída por uma camada de óxido de silício que seja formada na camada dielétrica ou de isolamento 120. Neste caso, juntar os chips 118 com a camada 120 e juntar os substratos simulados 158 separados com a camada 120 pode ser desempenhado, por exemplo, pela junção de outra camada de óxido de silício da camada de passivação 21, no lado ativo de cada chip 118, com a camada de óxido de silício 140 e pela junção de outra camada de óxido de silício de cada um dos substratos simulados 158 separados com a camada de óxido de silício 140. A camada de óxido de silício da camada de passivação 21 de cada chip 118 contata a camada de óxido de silício 140, e a camada de óxido de silício de cada um dos substratos simulados 158 separados contata a camada de óxido de silício 140. Consequentemente, os chips 118 e os substratos simulados 158 separados podem ser fixados com a camada dielétrica ou de isolamento 120 utilizando estas camadas de óxido de silício.

[0240] Conforme ilustrado nas Figuras 57 e 59, existem múltiplas lacunas 4b cada entre um dos chips 118 e um dos substratos simulados 158 separados, e existem múltiplas lacunas 8b (um deles é ilustrado) cada entre os dois chips 118 vizinhos. Cada uma das lacunas 4b pode ter uma distância ou espaçamento transverso D7, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8b pode ter uma distância ou espaçamento transverso D8, por exemplo, menor que 500 micrômetros, tal como entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Em uma modalidade, não existem quaisquer circuitos desempenhados em cada substrato simulado 158 separado ou em uma superfície superior ou inferior de cada substrato simulado 158 separado antes que os substratos simulados 158 separados sejam fixados com a camada dielétrica ou de isolamento 120.

[0241] Com referência à Figura 60, após as etapas ilustradas nas Figuras 57 e 58 ou nas Figuras 57 e 59, um material de preenchimento de lacuna/encapsulamento 138, tal como poli-silício, óxido de silício, ou um polímero, é formado em um lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158, e nas lacunas 4b e 8b. Se o material de preenchimento de lacuna/encapsulamento 138 é poli-silício, o poli-silício pode ser formado por um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). Se o material de preenchimento de lacuna/encapsulamento 138 é óxido de silício, o óxido de silício pode ser formado por um processo de deposição de vapor químico (CVD), um processo de deposição de vapor químico de plasma aprimorado (PECVD), ou um processo de deposição de vapor químico de pressão atmosférica (APCVD). Se o material de preenchimento de lacuna/encapsulamento 138 for um polímero, tal como poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), o polímero pode ser formado por um processo incluindo um processo de revestimento por giro, um processo de distribuição, um processo de modelagem ou um processo de impressão de tela.

[0242] A seguir, com referência à Figura 61, o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e o(s) substrato(s) simulado(s) 158 é/são retificado(s) ou polidos por um processo adequado, tal como processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, até que o substrato semicondutor 124 de um dos chips 118 seja diminuído até uma espessura T15, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Preferencialmente, cada um dos chips 118, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 158 pode(m) ser diminuído até uma espessura T16, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 ou entre 5 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 138 remanescente nas lacunas 4b e 8b pode ter uma espessura vertical T17, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 124s do substrato semicondutor 124, no lado posterior de cada chip 118, e a(s) superfície(s) retificada(s) ou polida(s) 158s do(s) substrato(s) simulado(s) 158 pode(m) ser substancialmente planas e não cobertas pelo material de preenchimento de lacuna/encapsulamento 138. A(s) superfície(s) retificada(s) ou polida(s) 158s pode(m) ser substancialmente coplanar(es) com a superfície retificada ou polida 124s de cada chip 118 e com a superfície retificada ou polida 138s do material de preenchimento da lacuna/encapsulamento 138 nas lacunas 4b e 8b.

[0243] Alternativamente, as Figuras 62 e 63 ilustram outra técnica para formar a estrutura ilustrada na Figura 61. Com referência à Figura 62, após as etapas ilustradas nas Figuras 57 e 58 ou nas Figuras 57 e 59, um material de preenchimento de lacuna/encapsulamento 138, tal como poli-silício ou óxido de silício, pode ser formado no lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158 e nas lacunas 4b e 8b, e então um polímero 137, tal como composto de modelagem, poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), pode ser formado no material de preenchimento de lacuna/encapsulamento 138 e nas lacunas 4b e 8b. O material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b pode ter uma espessura vertical T18, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros.

[0244] A seguir, com referência à Figura 63, um processo de retificação mecânica pode ser desempenhado, por exemplo, utilizando um disco abrasivo ou de retificação com água para polir o polímero 137, o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118 e o(s) substrato(s) simulado(s) 158 até que todos os polímeros 137 sejam removidos e até que uma espessura vertical predeterminada T19 do material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b seja alcançada. A espessura vertical predeterminada T19 pode ser, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros. O disco abrasivo ou de retificação pode ser provido com um cascalho rústico tendo um tamanho de grão médio, por exemplo, entre 0,5 e 15 micrômetros para desempenhar o processo de retificação mecânico. Após isso, um processo de polimento químico- mecânico (CMP) pode ser desempenhado, por exemplo, utilizando um disco de polimento com uma pasta contendo químicas e um abrasivo fino como sílica tem um tamanho de grão médio, por exemplo, entre 0,02 e 0,05 micrômetros para polir o(s) substrato(s) simulado(s) 158, o lado posterior do substrato semicondutor 124 de cada chip 118 e o material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b até que o substrato semicondutor 124 de um dos chips 118 seja diminuído até a espessura T15 entre 1 e 30 micrômetros e, preferencialmente, entre 2 e 5 micrômetros, entre 2 e 10 micrômetros, entre 2 e 20 micrômetros, ou entre 3 e 30 micrômetros, como ilustrado na Figura 61.

[0245] Após o processo de polimento químico- mecânico (CMP), a superfície polida 124s do substrato semicondutor 124, no lado posterior de cada chip 118, e a(s) superfície(s) polida(s) 158s do(s) substrato(s) simulado(s) 158 pode(m) ser substancialmente plano(s) e não coberto(s) pelo material de preenchimento de lacuna/encapsulamento 138. A(s) superfície(s) polida(s) 158s pode(m) ser substancialmente coplanar(es) com a superfície polida 124s de cada chip 118 e com a superfície polida 138s do material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b. As superfícies polidas 124s, 158s e 138s têm uma micro- aspereza, por exemplo, menor que 20 nanômetros. O processo de polimento químico-mecânico (CMP), utilizando um abrasivo muito fino como sílica e um ataque químico relativamente fraco, irá criar as superfícies 124s, 158s e 138s quase sem deformação e arranhões, e isso significa que o processo de polimento químico-mecânico (CMP) é muito bem adequado para a etapa de polimento final, criando as superfícies limpas 124s, 158s e 138s. Utilizar o processo de retificação mecânica e o processo de polimento químico-mecânico (CMP) pode ser desempenhado para criar um substrato semicondutor muito fino 124 de cada chip 118. Consequentemente, após o processo de polimento químico-mecânico (CMP), cada um dos chips 118 pode ser diminuído até uma espessura, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 ou entre 5 e 25 micrômetros, o(s) substrato(s) simulado(s) 158 pode(m) ser diminuído(s) até a espessura T16, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b pode ser diminuído até a espessura T17, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0246] Com referência à Figura 64, após formar a estrutura ilustrada na Figura 61, uma camada dielétrica 139 é formada nas superfícies 124s, 158s e 138s. A camada dielétrica 139 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0247] A camada dielétrica 139, por exemplo, pode ser uma camada inorgânica formada por, por exemplo, um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). A camada inorgânica pode ser, por exemplo, uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC), ou uma camada incluindo óxido de silício, nitreto de silício, nitreto de carbono de silício e oxinitreto de silício. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0248] Alternativamente, a camada dielétrica 139 pode ser uma camada de polímero, tal como uma camada de poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), formada por, por exemplo, um processo incluindo um processo de revestimento por giro, um processo de distribuição, um processo de modelagem, ou um processo de impressão de tela. A camada de polímero pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 1 e 3 micrômetros.

[0249] Alternativamente, a camada dielétrica 139 pode ser composta por múltiplas camadas inorgânicas que incluem uma camada para cessar decapagem, tal como camada para cessar decapagem de oxinitreto de silício. A camada para cessar a decapagem será utilizada mais tarde para cessar a decapagem quando cauterizar os padrões na camada dielétrica 139. Neste caso, a camada dielétrica 139, por exemplo, pode ser composta por uma primeira camada de óxido de silício nas superfícies 124s, 158s e 138s, uma camada de oxinitreto de silício, utilizada como a camada para cessar a decapagem, na primeira camada de óxido de silício, e uma segunda camada de óxido de silício tendo uma espessura, por exemplo, entre 0,1 e 5 micrômetros ou entre 0,3 e 1,5 micrômetros na camada de oxinitreto de silício.

[0250] A seguir, com referência à Figura 65, múltiplas vias diretas 156v, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118, pelas etapas seguintes. Primeiro, uma camada foto-resistente, tal como camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, é formada na camada dielétrica 139 utilizando um processo adequado, tal como processo de revestimento por giro ou processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química podem ser empregados para formar aberturas múltiplas, expondo a camada dielétrica 139, na camada foto-resistente. A camada foto-resistente pode ter uma espessura, por exemplo, entre 3 e 50 micrômetros. A seguir, a camada dielétrica 139 sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como um processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 158 sobre as aberturas na camada foto-resistente e os chips 118 sobre as aberturas na camada foto-resistente são cauterizadas para fora até que as regiões predeterminadas das camadas 17 e 19 nos chips 118 e as regiões predeterminadas da camada de condução 86 das interconexões de metal 2 sejam expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, uma química orgânica. Consequentemente, as vias diretas 156v, incluindo as vias 156a a 156f, são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo as regiões predeterminadas da camada de condução 86 das interconexões de metal 2 e expondo as regiões predeterminadas das camadas 17 e 19 dos chips 118. A via direta 156a é formada no substrato simulado 158, as vias diretas 156b, 156c e 156d são formadas em um dos chips 118, e as vias diretas 156e e 156f são formadas em um outro dos chips 118.

[0251] Alternativamente, outra técnica para formar as vias diretas 156v nos chips 118 e no(s) substrato(s) simulado(s) 158 pode ser desempenhada pelas etapas seguintes. Primeiro, uma camada foto-resistente, tal como camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 139 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química podem ser empregados para formar múltiplas aberturas, expondo a camada dielétrica 139, na camada foto-resistente. A seguir, aberturas múltiplas são formadas na camada dielétrica 139 e sobre as aberturas na camada foto-resistente, expondo o(s) substrato(s) simulado(s) 158 e o(s) substrato(s) semicondutor(es) 124 dos chips 118, removendo a camada dielétrica 139 sobre as aberturas na camada foto-resistente utilizando, por exemplo, um processo de decapagem de plasma anisotrópico. A seguir, a camada foto-resistente é removida utilizando, por exemplo, uma química orgânica. A seguir, o(s) substrato(s) simulado(s) 158 sobre as aberturas na camada dielétrica 139 e os chips 118 sobre as aberturas na camada dielétrica 139 podem ser cauterizados para fora até que as regiões predeterminadas das camadas 17 e 19 nos chips 118 e as regiões predeterminadas na camada de condução 86 das interconexões de metal 2 sejam expostas pelas aberturas na camada dielétrica 139. Consequentemente, as vias diretas 156v, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, podem ser formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118. A via direta 156a é formada no substrato simulado 158, as vias diretas 156b, 156c e 156d são formadas em um dos chips 118, e as vias diretas 156e e 156f são formadas em um outro dos chips 118. Cada uma das vias diretas 156v, tal como a via direta 156a, 156b, 156c, 156d, 156e ou 156f, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0252] Uma das vias diretas 156v, tal como a via direta 156a, passa através da camada dielétrica 139, do substrato simulado 158, da camada 140 e da camada dielétrica ou de isolamento 120, expondo a camada de condução 86 de uma das interconexões de metal 2. Uma outra das vias diretas 156v, tal como a via direta 156b, passa através da camada dielétrica 139, através do substrato semicondutor 124, das camadas dielétricas 78, 28, 38 e 40, e da camada de passivação 21 de um dos chips 118, através da camada 140, e através da camada dielétrica ou de isolamento 120, expondo a camada de condução 86 de uma das interconexões de metal 2. Uma outra das vias diretas 156v, tal como a via direta 156c, passa através da camada dielétrica 139 e através do substrato semicondutor 124 e da camada dielétrica 40 de um dos chips 118, expondo a interconexão ou traço de metal 75d na camada de interconexão 17 de um dos chips 118. Uma outra das vias diretas 156v, tal como a via direta 156d, passa através da camada dielétrica 139 e através do substrato semicondutor 124 e das camadas dielétricas 40, 38 e 28 de um dos chips 118, expondo a interconexão ou traço de metal 75c na camada de metal 19 padronizada de um dos chips 118. Uma outra das vias diretas 156v, tal como a via direta 156f, passa através da camada dielétrica 139 e através do substrato semicondutor 124 e das camadas dielétricas 40, 38 e 28 de um dos chips 118, expondo a interconexão ou traço de metal 75b na camada de metal 19 padronizada de um dos chips 118. Uma outra das vias diretas 156v, tal como a via direta 156e, passa através da camada dielétrica 139, através do substrato semicondutor 124, das camadas dielétricas 78, 28, 38 e 40, e da camada de passivação 21 de um dos chips 118, através da camada 140, e através da camada dielétrica ou de isolamento 120, expondo a interconexão ou traço de metal 75a na camada de interconexão 17 de um dos chips 118 e expondo a camada de condução 86 de uma das interconexões de metal 2. Um sustentador 803 provido pelas camadas 120, 140, 21, 78 e 28 está entre a camada de condução 86 da interconexão de metal 2b e a interconexão ou traço de metal 75a na camada de interconexão 17 exposta pela via direta 156e com o propósito de suportar a interconexão ou traço metal 75a exposto. O sustentador 803 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. As Figuras 66 a 68 são três exemplos de vistas em perspectiva superior esquemáticas ilustrando a via direta 156e e a interconexão ou traço de metal 75a ilustrado na Figura 65.

[0253] Conforme ilustrado nas Figuras 65 e 66, a via direta 156e em um dos chips 118 expõe a interconexão ou traço de metal 75a em um dos chips 118 e expõe as duas regiões da camada de condução 86 da interconexão de metal 2b que está sobre um dos chips 118. A interconexão ou traço de metal 75a tem uma região em forma de linha, exposta pela via direta 156e, que estende em uma direção horizontal a partir de um lado da via direta 156e até o lado oposto da via direta 156e através de um centro da via direta 156e. O sustentador 803 descrito anteriormente, entre a camada de condução 86 da interconexão de metal 2b e a região em forma de linha exposta da interconexão ou traço de metal 75a na camada de interconexão 17, pode ser em forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 75a. Preferencialmente, a via direta 156e pode ter, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0254] Conforme ilustrado nas Figuras 65 e 67, a via direta 156e em um dos chips 118 expõe a interconexão ou traço de metal 75a em um dos chips 118 e expõe uma região da camada de condução 86 da interconexão de metal 2b que está sobre um dos chips 118. A interconexão ou traço de metal 75a tem uma região de península, exposta pela via direta 156e, que estende em uma direção horizontal a partir de um lado da via direta 156e pelo menos até um centro da via direta 156e, mas não alcança até o lado oposto da via direta 156e; a interconexão ou traço de metal 75a tem uma extremidade exposta pela via direta 156e. O sustentador 803 descrito anteriormente, entre a camada de condução 86 da interconexão de metal 2b e a região de península exposta da interconexão ou traço de metal 75a na camada de interconexão 17, pode ter a forma de península, como a região de península exposta da interconexão ou traço de metal 75a. Preferencialmente, a via direta 156e pode ser, mas não está limitado a, uma forma circular a partir de uma vista em perspectiva superior.

[0255] Conforme ilustrado nas Figuras 65 e 68, a via direta 156e em um dos chips 118 expõe a interconexão ou traço de metal 75a em um dos chips 118 e expõe uma região da camada de condução 86 da interconexão de metal 2b que está sobre um dos chips 118. A interconexão ou traço de metal 75a tem uma região de península, exposta pela via direta 156e, que se estende em uma direção horizontal a partir de um lado da via direta 156e pelo menos até um centro da via direta 156e, mas não alcança até o lado oposto da via direta 156e; a interconexão ou traço de metal 75a tem uma extremidade circular exposta pela via direta 156e. O sustentador 803 descrito anteriormente, entre a camada de condução 86 da interconexão de metal 2b e a região de península exposta da interconexão ou traço de metal 75a na camada de interconexão 17, pode ter uma forma de península, como a região de península exposta da interconexão ou traço de metal 75a. Preferencialmente, a via direta 156e pode ter, mas não está limitado a, uma forma circular a partir de uma vista em perspectiva superior.

[0256] A Figura 66A é um exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e e a interconexão ou traço de metal 75a ilustrado na Figura 65. Neste caso, a via direta 156e pode ter, mas não está limitado a, uma forma oval e tem uma largura W5, por exemplo, entre 1 e 30 micrômetros, e preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros. A via direta em forma oval 156e em um dos chips 118 expõe a interconexão ou traço de metal 75a em um dos chips 118 e expõe duas regiões da camada de condução 86 da interconexão de metal 2b que está sob um dos chips 118. A interconexão ou traço de metal 75a tem uma região em forma de linha, exposta pela via direta em forma oval 156e, que estende em uma direção horizontal a partir de um lado da via direta em forma oval 156e até o lado oposto da via direta em forma oval 156e através de um centro da via direta em forma oval 156e. O sustentador 803 descrito anteriormente, entre a camada de condução 86 da interconexão de metal 2b e a região em forma de linha exposta da interconexão ou traço de metal 75a na camada de interconexão 17, pode ter a forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 75a. A interconexão ou traço de metal 75a exposto pela via direta em forma oval 156e tem uma largura W6, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 20 micrômetros, entre 0,3 e 10 micrômetros, entre 0,3 e 5 micrômetros ou entre 0,3 e 1 micrômetros. Uma distância horizontal S3 entre um ponto da extremidade do eixo geométrico longo da via direta em forma oval 156e e uma borda, que está mais perto do ponto final do que a outra borda oposta, da interconexão ou traço de metal 75a exposta pela via direta em forma oval 156e pode ter, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros.

[0257] A seguir, com referência à Figura 69, uma camada dielétrica 127 pode ser formada em uma superfície superior da camada dielétrica 139, na camada de condução 86, exposta pelas vias diretas 156v (tal como as vias diretas 156a, 156b e 156e), das interconexões de metal 2, nas camadas 17 e 19, exposta pelas vias diretas 156v (tal como as vias diretas 156v, 156d, 156e e 156f), dos chips 118, e nas paredes laterais das vias diretas 156v.

[0258] A camada dielétrica 127 pode ser composta por um material de isolamento. Por exemplo, a camada dielétrica 127 pode ser uma camada inorgânica tendo uma espessura, por exemplo, entre 20 nanômetros e 1 micrômetro, e a camada inorgânica pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC). Alternativamente, a camada dielétrica 127 pode ser uma camada de polímero tendo uma espessura, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e a camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO).

[0259] A seguir, com referência à Figura 70,uma camada foto-resistente 154, tal como uma camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 127 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação, e então, um processo de foto exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma química úmida pode ser empregado para formar múltiplas aberturas 154a, expondo a camada dielétrica 127, na camada foto-resistente 154. A camada foto-resistente 154 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros.

[0260] A seguir, com referência à Figura 71, a camada dielétrica 127 formada nas camadas 17, 19 e 86 e na superfície superior da camada dielétrica 139 sobre as aberturas 154a pode ser removida por, por exemplo, cauterizar a camada dielétrica 127 sobre as aberturas 154a utilizando um processo de decapagem de plasma anisotrópico. A camada dielétrica 127 nos fundos das vias diretas 156v, na superfície superior da camada dielétrica 139 sobre as aberturas 154a, e uma superfície superior da interconexão ou traço de metal 75a sobre o sustentador 803 pode ser cauterizada para fora. Consequentemente, as camadas 17, 19 e 86 nos fundos das vias diretas 156v, a superfície superior da camada dielétrica 139 sobre as aberturas 154a, e a interconexão ou traço de metal 75a sobre o sustentador 803 estão expostos pelas aberturas 154a, e a camada dielétrica 127 permanece nas paredes laterais das vias diretas 156v, tão chamadas camadas dielétricas da parede lateral nas vias diretas 156v. As camadas dielétricas da parede lateral 127 são formadas nas paredes laterais das vias diretas 156v nos chips 118 ou no(s) substrato(s) 158 e estão contidos pelos substratos semicondutores 124 dos chips 118 ou pelo(s) substrato(s) simulado(s) 158.

[0261] A seguir, com referência à Figura 72, múltiplos sulcos 139t, aberturas de damasceno, podem ser formados na camada dielétrica 139 cauterizando a camada dielétrica 139 e as camadas dielétricas da parede lateral 127 sobre as aberturas 154a até uma profundidade D9, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros, utilizando, por exemplo, um processo de cauterização de plasma anisotrópico. Preferencialmente, a camada dielétrica 139 e as camadas dielétricas da parede lateral 127 têm um mesmo material, tal como nitreto de silício, óxido de silício, ou oxinitreto de silício. Após o processo de decapagem, a camada dielétrica 139 sobre os sulcos 139t tem uma espessura remanescente T20, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0262] Alternativamente, uma técnica para cessar a cauterização pode ser empregada ao processo de formação dos sulcos 139t na camada dielétrica 139. Neste caso, a camada dielétrica 139 é composta pelas camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 124s, 138s e 158s, a camada de oxinitreto de silício, utilizada como a camada para cessar a cauterização, na primeira camada de óxido de silício, e a segunda camada de óxido de silício na camada de oxinitreto de silício. Os sulcos 139t podem ser formados na camada dielétrica 139 cauterizando a segunda camada de óxido de silício da camada dielétrica 139 sobre as aberturas 154a e nas camadas dielétricas da parede lateral 127 sobre as aberturas 154a até que a camada de oxinitreto de silício da camada dielétrica 139 seja exposta pelas aberturas 154a. Consequentemente, os sulcos 139t são formados na segunda camada de óxido de silício da camada dielétrica 139, e a camada dielétrica 139 remanescente, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, sobre os sulcos 139t tem uma espessura T20, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0263] A seguir, com referência à Figura 73, a camada foto-resistente 154 é removida utilizando, por exemplo, uma química orgânica. Os sulcos 139t formados na camada dielétrica 139 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas neles. As camadas dielétricas da parede lateral 127 formadas nas paredes laterais das vias diretas 156v (tal como as vias diretas 156b, 156c, 156d, 156e e 156f) nos chips 118 podem impedir que os metais de transição, tal como cobre, sódio ou umidade penetrem nos dispositivos CI dos chips 118. A Figura 74 é uma vista em perspectiva superior esquemática ilustrando as vias diretas 156v, os sulcos 139t e as camadas dielétricas da parede lateral 127 ilustradas nas Figuras 73 de acordo com uma modalidade da presente invenção, e a Figura 73 é uma vista transversal cortada ao longo da linha K-K ilustrada na Figura 74.

[0264] A seguir, com referência à Figura 75, uma camada de adesão/barreira 125a tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, é formado sobre as camadas 17, 19 e 86 expostos pelas vias diretas 156v, sobre as paredes laterais e fundos dos sulcos 139t, sobre a camada dielétrica 127, e sobre a interconexão ou traço de metal 75a que está sobre o sustentador 803. A camada de adesão/barreira 125a pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 125b tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode ser formado na camada de adesão/barreira 125a por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de condução 125c tendo uma espessura, por exemplo, entre 0,5 e 20 micrômetros ou entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, pode ser formada na camada de semente 125b utilizando, por exemplo, um processo de eletro galvanização.

[0265] A camada de adesão/barreira 125a pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura, por exemplo, menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 125b pode incluir ou pode ser uma camada de cobre, uma liga de titânio- cobre, níquel, ouro, ou prata tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros. A camada de condução 125c pode incluir ou pode ser uma camada de metal eletro galvanizado de cobre, ouro ou prata tendo uma espessura, por exemplo, entre 0,5 e 20 micrômetros ou entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0266] A seguir, com referência à Figura 76, utilizando um processo de retificação ou de polimento, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, as camadas 125a, 125b e 125c fora dos sulcos 139t podem ser removidas, e a camada dielétrica 127 na superfície superior da camada dielétrica 139 pode ser removida. Consequentemente, a camada dielétrica 139 tem uma superfície superior 139s exposta que pode ser substancialmente coplanar em relação à superfície retificada ou polida 227 da camada de condução 125c nos sulcos 139t, e as superfícies 139s e 227 da podem ser substancialmente planas. A camada dielétrica 139 tem uma espessura T21, entre a superfície superior exposta 139s e a superfície 124s ou 158s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros ou entre 2 e 5 micrômetros. A camada de adesão/barreira 125a e a camada de semente 125b estão nas paredes laterais e em um fundo da camada de condução 125c nos sulcos 139t, e as paredes laterais e o fundo da camada de condução 125c nos sulcos 139t são cobertos pela camada de adesão/barreira 125a e a camada de semente 125b.

[0267] Em uma primeira alternativa, após as etapas de remoção das camadas 125a, 125b e 125c fora dos sulcos 139t e de remoção da camada dielétrica 127 na superfície superior da camada dielétrica 139, a camada de adesão/barreira 125a pode ser uma camada contendo titânio, tal como uma única camada de titânio, liga de titânio- tungstênio, ou de nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t, nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está sobre o sustentador 803. A camada de semente 125b pode ser uma única camada de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros, preferencialmente entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado sobre a camada única de cobre ou uma liga de cobre-titânio, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0268] Em uma segunda alternativa, após as etapas de remoção das camadas 125a, 125b e 125c fora dos sulcos 139t e a remoção da camada dielétrica 127 na superfície superior da camada dielétrica 139, a camada de adesão/barreira 125a pode ser uma camada contendo tântalo, tal como uma única camada de tântalo ou de nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros, preferencialmente entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t, nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está sobre o sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de cobre-titânio com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, sobre a camada contendo tântalo. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0269] Em uma terceira alternativa, após as etapas de remoção das camadas 125a, 125b e 125c fora dos sulcos 139t e da remoção da camada dielétrica 127 na superfície superior da camada dielétrica 139, a camada de adesão/barreira 125a pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t, nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou de uma liga de cobre-titânio com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de cobre-titânio, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0270] Após as etapas de remoção das camadas 125a, 125b e 125c fora dos sulcos 139t e da remoção da camada dielétrica 127 na superfície superior da camada dielétrica 139, as camadas 125a, 125b e 125c nos sulcos 139t compõem as interconexões de metal múltiplas (ou traços de metal damasceno) 3, incluindo as interconexões de metal (ou traços de metal damasceno) 3a, 3b e 3c, nos sulcos 139t. As camadas 125a, 125b e 125c nas vias diretas 156v compõem os plugues de metal múltiplos (ou vias de metal) 7p nas vias diretas 156v, incluindo plugues de metal (ou vias de metal) 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f conforme ilustrados na Figura 73, respectivamente. Cada um dos plugues de metal 7p nos chips 118 e no(s) substrato(s) simulado(s) 158 é contido por uma das camadas dielétricas da parede lateral 127 nas vias diretas 156v. O plugue de metal 7a é formado no substrato simulado 158, nos plugues de metal 7b, 7c e 7d são formados em um dos chips 118, e os plugues de metal 7f e 7e são formados em um outro dos chips 118. O sustentador 803 e a interconexão ou traço de metal 75a, na camada de interconexão 17, no sustentador 803 podem estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 17 está posicionada, do plugue de metal 7e. Estes plugues de metal 7p formados nos chips 118 e no(s) substrato(s) simulado(s) 158 podem conectar as interconexões de metal 3 e os dispositivos semicondutores 13 nos chips 118 e conectar as interconexões de metal 2 e 3. As interconexões de metal 3, tal como 3a, 3b e 3c, nos sulcos 139t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, 1 e 3 micrômetros.

[0271] Um dos plugues de metal 7p, tal como o plugue de metal 7a, pode ser formado no substrato simulado 158 e formado em um ponto de contato, em um fundo de uma das vias diretas 156v (tal como a via direta 156a), da camada de condução 86 de uma das interconexões de metal 2. Um outro dos plugues de metal 7p, tal como o plugue de metal 7b, pode ser formado em um dos chips 118 e formado em outro ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156b), da camada de condução 86 em uma outra das interconexões de metal 2, tal como a interconexão de metal 2a. Um outro dos plugues de metal 7p, tal como o plugue de metal 7c, pode ser formado em um dos chips 118 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156c), da interconexão ou traço de metal 75d em um dos chips 118. Um outro dos plugues de metal 7p, tal como o plugue de metal 7d, pode ser formado em um dos chips 118 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156d), da interconexão ou traço de metal 75c em um dos chips 118. Um outro dos plugues de metal 7p, tal como o plugue de metal 7f, pode ser formado em um outro dos chips 118 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156f), da interconexão ou traço de metal 75b em um outro dos chips 118. Um outro dos plugues de metal 7p, tal como o plugue de metal 7e, pode ser formado em um outro dos chips 118, formado em um ponto de contato da interconexão ou traço de metal 75a sobre um sustentador (tal como o sustentador 803) que está entre duas partes inferiores esquerda e direita de um outro dos plugues de metal 7p (tal como o plugue de metal 7e), e formado em outro ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156e), da camada de condução 86 em uma outra das interconexões de metal 2, tal como a interconexão de metal 2b.

[0272] A interconexão de metal 3a pode ser formada sobre um ou mais chips 118. A interconexão de metal 3b pode ser formada sobre múltiplos dos chips 118 e através de bordas múltiplas dos múltiplos dos chips 118. A interconexão de metal 3c pode ser formada sobre um ou mais dos chips 118 e sobre o(s) substrato(s) simulado(s) 158.

[0273] A interconexão de metal 3a pode ser conectada a um ponto de contato, em um fundo da via direta 156b, da interconexão de metal 2a através do plugue de metal 7b em um dos chips 118 e pode ser conectado a um ponto de contato, em um fundo da via direta 156c, da interconexão ou do traço de metal 75d em um dos chips 118 através do plugue de metal 7c em um dos chips 118. A interconexão de metal 3b pode ser conectada a um ponto de contato, em um fundo da via direta 156d, da interconexão ou traço de metal 75c em um dos chips 118 através do plugue de metal 7d em um dos chips 118 e pode ser conectado a um ponto de contato, em um fundo da via direta 156f, da interconexão ou traço de metal 75d em um outro dos chips 118 através do plugue de metal 7f em um outro dos chips 118. A interconexão de metal 3c pode ser conectada a um ponto de contato, em um fundo da via direta 156e, da interconexão de metal 2b através do plugue de metal 7e em um dos chips 118, pode ser conectado a um ou mais dos dispositivos semicondutores 13 em um outro dos chips 118 através do plugue de metal 7e e a interconexão ou traço de metal 75a em um outro dos chips 118, e pode ser conectado a um ponto de contato, em um fundo da via direta 156a, de uma outra das interconexões de metal 1 através do plugue de metal 7a no substrato simulado 158. Consequentemente, os pontos de contato nos fundos das vias diretas 156b e 156c podem ser conectados uns aos outros através da interconexão de metal 3a, os pontos de contato nos fundos das vias diretas 156d e 156f podem ser conectados uns com os outros através da interconexão de metal 3b, e os pontos de contato nos fundos das vias diretas 156a e 156e podem ser conectados uns com os outros através da interconexão de metal 3c.

[0274] Consequentemente, um dos dispositivos semicondutores 13 em um dos chips 118 pode ser conectado a um outro dos dispositivos semicondutores 13 em um dos chips 118 ou em um outro dos chips 118 através de uma das interconexões de metal 3, tal como 3a e 3b, pode ser conectado a um ponto de contato, em um fundo de uma das vias diretas 156v (tal como a via direta 156a, 156b ou 156e), da camada de condução 86 de uma das interconexões de metal 2, tal como 2a ou 2b, através de uma das interconexões de metal 3. Cada uma das interconexões de metal 3 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0275] Alternativamente, o elemento 118 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento 118 é uma pastilha, o elemento 72 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado a uma junção de pastilha com pastilha.

[0276] Com referência à Figura 77, após formar a estrutura ilustrada na Figura 76, uma camada dielétrica ou de isolamento 122 pode ser formada na superfície retificada ou polida 223 da camada de adesão/barreira 125a, na superfície retificada ou polida 225 da camada de semente 125b, na superfície retificada ou polida 227 da camada de condução 125c, e na superfície superior exposta 139s da camada dielétrica 139. A seguir, uma camada de polímero 136, tal como a camada de polímero fotossensível, pode ser formada na camada dielétrica ou de isolamento 122 utilizando, por exemplo, um processo de revestimento por giro. A seguir, um processo de foto exposição e um processo de desenvolvimento químico podem ser empregados para formar múltiplas aberturas 136a, expondo as regiões múltiplas da camada dielétrica ou de isolamento 122, na camada de polímero 136. A seguir, a camada de polímero 136 pode ser curada em uma temperatura entre 180 graus centígrados e 300 graus centígrados ou entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros. A camada de polímero 136 pode ser uma camada de poliimida, uma camada de benzociclobuteno (BCB), uma camada de polibenzoxazolo (PBO), uma camada de óxido de poli-fenileno (PPO), uma camada de epóxi, ou uma camada de SU-8.

[0277] A camada dielétrica ou de isolamento 122 pode ter uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros. A camada dielétrica ou de isolamento 122, por exemplo, pode incluir ou pode ser uma camada de óxido de silício (tal como SiO2), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC) com uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros, ou entre 0,05 e 0,5 micrômetros, formados por um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). Alternativamente, a camada dielétrica ou de isolamento 122 pode incluir ou pode ser uma camada de polímero com uma espessura, por exemplo, entre 0,05 e 20 micrômetros e, preferencialmente, entre 0,05 e 5 micrômetros, entre 0,05 e 3 micrômetros, entre 0,05 e 1 micrômetros ou entre 0,05 e 0,5 micrômetros, formados por, por exemplo, um processo incluindo um processo de revestimento por giro e por um processo de ressecagem, e a camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO) ou epóxi.

[0278] A seguir, com referência à Figura 78, a camada dielétrica ou de isolamento 122 sobre as aberturas 136a na camada de polímero pode ser removida por um processo de decapagem. Consequentemente, as aberturas múltiplas podem ser formadas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a e expor os pontos de contato múltiplos, servindo como atenuadores de energia, atenuadores de base, ou atenuadores de entrada/saída de sinal (I/O), da camada de condução 125c das interconexões de metal 3.

[0279] A seguir, com referência à Figura 79, uma camada de adesão/barreira 134 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros, pode ser formada na camada de polímero 136 e nos pontos de contato, expostos pelas aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 132 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros, pode ser formada na camada de adesão/barreira 134 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto- resistente 152, tal como camada foto-resistente do tipo positivo ou camada foto-resistente do tipo negativo, tendo uma espessura, por exemplo, entre 20 e 200 micrômetros, entre 20 e 150 micrômetros, entre 20 e 130 micrômetros, entre 20 e 100 micrômetros ou entre 20 e 50 micrômetros pode ser formada na camada de semente 132 por, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, a camada foto-resistente 152 é padronizada com os processos de foto exposição e o desenvolvimento químico para formar aberturas múltiplas 152a, expondo as regiões múltiplas da camada de semente 132, na camada foto-resistente 152. Um escalonador 1X ou alinhados de contato 1X pode ser utilizado para expor a camada foto- resistente 152 durante o processo de foto exposição.

[0280] A camada de adesão/barreira 134 pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 132 pode incluir ou pode ser uma camada de cobre, uma liga de titânio-cobre, níquel, ouro ou prata tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros.

[0281] Por exemplo, quando a camada de adesão/barreira 134 é formada por um processo ou processos adequados, por exemplo, pulverizando uma camada contendo titânio, tal como uma camada única de titânio, uma liga de titânio-tungstênio ou nitreto de titânio, tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, na camada de polímero 136 e nos pontos de contato, expostos pelas aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3, a camada de semente 132 pode ser formada por um processo ou processos adequados, por exemplo, pulverizando uma camada de cobre, uma liga de titânio-cobre, níquel, ouro ou prata com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio.

[0282] Alternativamente, quando a camada de adesão/barreira 134 é formada por um processo ou processos adequados, por exemplo, pulverizando uma camada contendo tântalo, tal como uma camada única de tântalo ou de nitreto de tântalo, tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, na camada de polímero 136 e nos pontos de contato, expostos pelas aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3, a camada de semente 132 pode ser formada por um processo ou processos adequados, por exemplo, pulverizando uma camada de cobre, uma liga de titânio-cobre, níquel, ouro ou prata com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo.

[0283] A seguir, com referência à Figura 80, uma camada de condução 130 tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros, pode ser formada nas aberturas 152a e nas regiões, expostas pelas aberturas 152a, da camada de semente 132 utilizando, por exemplo, um processo de eletro galvanização. A seguir, uma camada de barreira 128 tendo uma espessura, por exemplo, entre 0,5 e 10 micrômetros, entre 0,5 e 5 micrômetros ou entre 0,5 e 3 micrômetros pode ser formada nas aberturas 152a e na camada de condução 130 utilizando, por exemplo, um processo de eletro galvanização ou um processo de revestimento químico. A seguir, uma camada de solda molhada, tal como camada de ouro, pode ser formada opcionalmente nas aberturas 152a e na camada de barreira 128 utilizando, por exemplo, um processo de eletro galvanização ou um processo de revestimento químico. A seguir, uma camada soldada 126 tendo uma espessura, por exemplo, maior que 5 micrômetros pode ser formada nas aberturas 152a e na camada de barreira 128 ou camada de solda molhada utilizando, por exemplo, um processo de eletro galvanização.

[0284] A camada de condução 130 pode ser uma camada de metal que pode incluir ou pode ser uma camada de cobre, ouro ou prata com uma espessura maior que 1 micrômetro, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros, formada por um processo de eletro galvanização. A camada de barreira 128 pode ser uma camada de metal que pode incluir ou pode ser uma camada de níquel, níquel vanádio ou uma liga de níquel com uma espessura, por exemplo, entre 0,5 e 10 micrômetros, entre 0,5 e 5 micrômetros ou entre 0,5 e 3 micrômetros formada por um processo de eletro galvanização. A camada de solda 126 pode ser uma camada contendo bismuto, uma camada contendo índio ou uma camada contendo estanho de uma liga de estanho-chumbo, uma liga de estanho-prata, uma liga de estanho-prata-cobre ou uma liga de estanho-ouro com uma espessura maior que 5 micrômetros.

[0285] Com referência à Figura 81, após formar a camada de solda 126 ilustrada na Figura 80, a camada foto- resistente 152 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 132 não abaixo da camada de condução 130 é removida utilizando, por exemplo, um processo de decapagem molhada química ou processo de decapagem seca de plasma. A seguir, a camada de adesão/barreira 134 não abaixo da camada de condução 130 é removida utilizando, por exemplo, um processo de decapagem molhada química ou um processo de decapagem seca de plasma. A seguir, a camada de solda 126 pode ser formada com ressaltos ou bolas de soldas sólidas múltiplas 126 na camada de barreira 128 ou na camada de solda molhada por, por exemplo, um processo de revestimento decapante, um processo de re-fluxo e um processo de limpeza decapante, subsequentemente. Os ressaltos ou bolas de solda 126 são utilizados para conexão externa.

[0286] Consequentemente, as camadas 128, 130, 132 e 134 compõem uma camada metalúrgica sob ressalto (UBM) 666 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3, e os ressaltos ou bolas de solda 126 podem ser formados na camada UBM 666. Alternativamente, a camada UBM 666 pode ainda incluir a camada de solda molhada ilustrada na Figura 80 na camada de barreira 128, e nos ressaltos ou bolas de solda 126 podem ser formados na camada de solda molhada da camada UBM 666.

[0287] Os ressaltos ou bolas de solda 126 podem ter uma altura de ressalto, por exemplo, maior que 5 micrômetros, tais como entre 5 e 200 micrômetros e, preferencialmente, entre 10 e 100 micrômetros, ou entre 10 e 30 micrômetros, e uma largura ou diâmetro, por exemplo, entre 10 e 200 micrômetros e, preferencialmente, entre 50 e 100 micrômetros ou entre 10 e 30 micrômetros. Os ressaltos ou bolas de solda 126 podem incluir bismuto, índio, estanho, uma liga de estanho-chumbo, uma liga de estanho-prata, uma liga de estanho-prata-cobre, ou uma liga de estanho-ouro. Cada uma das interconexões 3, tal como a interconexão 3a, 3b ou 3c conforme ilustrada na Figura 76, pode ser conectada a um ou mais ressaltos ou bolas de solda 126 através da camada UBM 666.

[0288] A seguir, com referência à Figura 82, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, um corte mecânico com serra ou laser e para singularizar múltiplos sistema em pacotes ou módulos de multi-chip, tal como sistema em pacotes ou módulos de multi-chip 555 e 555a.

[0289] Alternativamente, antes do processo de singulação, os plugues ou vias de metal múltiplos podem ser formados em aberturas múltiplas no substrato 10 e na camada dielétrica 12 do portador 11, passando através do substrato 10 e da camada dielétrica 12, e conectado à camada condutiva 18 do portador 11. Os plugues ou vias de metal podem incluir ou podem ser cobre, alumínio, ouro, ou níquel. Alternativamente, os plugues ou vias de metal podem ainda incluir titânio, uma liga de titânio-tungstênio, nitreto de titânio, tântalo, nitreto de tântalo, uma liga de titânio- cobre, ou cromo. A seguir, os traços de metal múltiplos podem ser formados em um lado inferior do substrato 10 e conectados à camada condutiva 18 do portador 11 através dos plugues ou vias de metal. Cada um dos traços de metal pode incluir uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou uma liga de titânio-cobre sob o lado inferior do substrato 10, e uma camada de metal eletro galvanizado sob a camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou uma liga de titânio-cobre. A camada de metal eletro galvanizado pode incluir ou pode ser uma camada de cobre, ouro, alumínio, ou níquel. A seguir, os componentes passivos múltiplos, tal como capacitores, indutores ou resistores, podem ser anexados ao lado inferior do substrato 10 e unidos com traços de metal utilizando soldas. As soldas podem incluir bismuto, índio, estanho, uma liga de estanho-chumbo, uma liga de estanho-prata, uma liga de estanho-prata-cobre, uma liga de estanho-ouro, ou uma liga de estanho-cobre. Após os componentes passivos serem unidos com traços de metal, o processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar sistema em pacotes múltiplos ou módulos de multi-chip, tal como os sistema em pacotes ou módulos de multi-chip 555 e 555a.

[0290] Consequentemente, o pacote de sistema ou módulo de multi-chip 555 pode ter um dos componentes passivos que tenha um primeiro terminal conectado ao plugue de metal 5a ou 5b como ilustrado na Figura 26 até, em sequência, uma das soldas, um dos traços de metal no lado inferior do substrato 10, um dos plugues ou vias de metal no substrato 10, e uma interconexão de metal da camada condutiva 18 no lado superior do substrato 10, e tenha um segundo terminal conectado ao plugue de metal 5e conforme ilustrado na Figura 26 até, em sequência, uma outra das soldas, um outro dos traços de metal no lado inferior do substrato 10, um outro dos plugues ou vias de metal no substrato 10, e outra interconexão de metal da camada condutiva 18 no lado superior do substrato 10.

[0291] O pacote de sistema ou módulo multi-chip 555 pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 83, o pacote de sistema ou módulo de multi-chip 555 pode ser fixado com um lado superior de um portador 176 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma camada de solda ou de ouro pré-moldada no lado superior do portador 176. A seguir, um preenchimento inferior 174 pode ser formado entre a camada de polímero 136 do pacote do sistema ou módulo de multi-chip 555 e o lado superior do portador 176 e conter os ressaltos ou bolas de solda 126. O preenchimento inferior 174 pode incluir epóxi, preenchedor de vidro ou preenchedor de carbono, e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda múltiplas 178 podem ser formadas em um lado inferior do portador 176. Cada uma das bolas de solda 178 pode ser uma bola de uma liga Sn-Ag, uma liga Sn-Ag-Cu, uma liga Sn- Au, ou uma liga Sn-Pb tendo um diâmetro entre 0,25 e 1,2 milímetros. O portador 176 pode ter uma espessura, por exemplo, entre 0,1 e 2 milímetros e pode ser um substrato de matriz de grade de esfera (BGA) ou uma placa de circuito impresso (PCB). O portador 176 pode incluir um núcleo contendo BT, FR4, epóxi e fibra de vidro, e camadas de metal múltiplas nos dois lados do núcleo.

[0292] A Figura 84 ilustra outro pacote de sistema ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formada pelas seguintes etapas. Após as etapas ilustradas na Figura 79, uma camada de metal 142, tal como uma camada de cobre, ouro ou prata, tendo uma espessura, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 20 e 60 micrômetros, pode ser formada nas regiões, expostas pelas aberturas 152a na camada foto-resistente 152, da camada de semente 132 e nas aberturas 152a utilizando, por exemplo, um processo de eletro galvanização. A seguir, uma camada de barreira 144, tal como uma camada de níquel ou de uma liga de vanádio- níquel, tendo uma espessura, por exemplo, entre 0,2 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, pode ser formado nas aberturas 152a e na camada de metal 142 utilizando, por exemplo, um processo de eletro galvanização ou um processo de revestimento químico. A seguir, uma camada de umedecimento de solda 146, tal como uma camada de ouro, prata, cobre ou estanho, tendo uma espessura, por exemplo, entre 0,02 e 5 micrômetros e, preferencialmente, entre 0,1 e 1 micrômetros, pode ser formada nas aberturas 152a e na camada de barreira 144 utilizando, por exemplo, um processo de eletro galvanização ou um processo de revestimento químico. A seguir, a camada foto-resistente 152 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 132 não abaixo da camada de metal 142 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. A seguir, a camada de adesão/barreira 134 não abaixo da camada de metal 142 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. Consequentemente, as camadas 132, 134, 142, 144 e 146 compõem múltiplos ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3. Os ressaltos de metal 668 podem ter uma largura, por exemplo, entre 20 e 400 micrômetros e, preferencialmente, entre 50 e 100 micrômetros, e uma altura, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 20 e 60 micrômetros. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar múltiplos sistema em pacotes ou módulos de multi-chip, tal como pacote de sistema ou módulo de multi-chip 555b conforme ilustrado na Figura 84. No pacote de sistema ou módulo de multi-chip 555b, cada uma das interconexões 3, tal como a interconexão 3a, 3b ou 3c conforme ilustrado na Figura 76, pode ser conectada a um ou mais ressaltos de metal 668, e os ressaltos de metal 668 podem ser utilizados para conexão externa.

[0293] O pacote de sistema ou módulo de multi-chip 555b pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 85, o pacote de sistema ou módulo de multi-chip 555b pode ser fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro pré-formadas no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro pré-formada no lado superior do portador 176, as juntas de metal múltiplas 180 são formadas entre a camada de barreira 144 dos ressaltos de metal 668 e o lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au, ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. Alternativamente, as juntas de metal 180 podem ser uma camada de ouro tendo uma espessura entre 0,1 e 10 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 pode ser formado entre a camada de polímero 136 do pacote de sistema ou módulo de multi-chip 555b e o lado superior do portador 176 e conter os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176.

[0294] Alternativamente, a camada dielétrica ou de isolamento 122 conforme ilustrada nas Figuras 77 a 85 pode ser omitida. Neste caso, a camada de polímero 136 é formada nas superfícies 223, 225, 227 e 139s, e os pontos de contato da camada de condução 125c das interconexões de metal 3 são expostas pelas e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos pelas e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0295] As Figuras 86 e 87 ilustram um processo para formar outro pacote de sistema ou módulo de multi-chip de acordo com outra modalidade da presente invenção. Com referência à Figura 86, após formar a estrutura ilustrada na Figura 76, a camada dielétrica ou de isolamento 122 ilustrada na Figura 77 pode ser formada nas superfícies retificadas ou polidas das camadas 125a e 125b, na superfície retificada ou polida 227 da camada de condução 125c, e na superfície superior exposta 139s da camada dielétrica 139. A seguir, as aberturas múltiplas 122a são formadas na camada dielétrica ou de isolamento 122 utilizando, por exemplo, um processo de foto-litografia e um processo de decapagem dielétrica e expõe múltiplas regiões da camada de condução 125c das interconexões de metal 3. A seguir, as interconexões ou traços de metal múltiplos 300 podem ser formados na camada dielétrica ou de isolamento 122 e nas regiões, expostas pelas aberturas 122a na camada 122, da camada de condução 125c das interconexões de metal 3. A seguir, uma camada de polímero 136, tal como a camada de polímero fotossensível, pode ser formada na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300 utilizando, por exemplo, um processo de revestimento por giro. A seguir, um processo de foto exposição e um processo de desenvolvimento químico podem ser empregados para formar múltiplas aberturas 136a, expondo os pontos de contato múltiplos das interconexões ou traços de metal 300, na camada de polímero 136. A seguir, a camada de polímero 136 pode ser curada em uma temperatura entre 180 graus centígrados e 300 graus centígrados ou entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 136 após ser curada por ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros. A camada de polímero 136 pode ser uma camada de poliimida, uma camada de benzociclobuteno (BCB), uma camada de polibenzoxazolo (PBO), uma camada de óxido de poli-fenileno (PPO), uma camada de epóxi ou uma camada de SU-8.

[0296] Cada uma das interconexões ou traços de metal 300 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base, ou um traço de base. Em uma primeira alternativa, as interconexões ou traços de metal 300 podem ser formados pelas seguintes etapas. Primeiro, uma camada de metal 148 pode ser formada na camada dielétrica ou de isolamento 122 e nas regiões, exposta pelas aberturas 122a na camada 122, da camada de condução 125c das interconexões de metal 3 pela pulverização de uma camada de adesão/barreira com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros, na camada dielétrica ou de isolamento 122 e nas regiões, expostas pelas aberturas 122a na camada 122, da camada 125c das interconexões de metal 3, e então, pulverizando uma camada de semente com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros, na camada de adesão/barreira. A camada de adesão/barreira pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura menor que 1 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros. A camada de semente pode incluir ou pode ser uma camada de cobre, uma liga de titânio- cobre, níquel, ouro ou prata tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros. A seguir, uma camada foto-resistente padrão pode ser formada na camada de semente da camada de metal 148, e aberturas múltiplas na camada foto-resistente padronizadas expõe regiões múltiplas da camada de semente. A seguir, uma camada de condução 150 pode ser formada nas regiões, exposta pelas aberturas na camada foto-resistente padronizada, da camada de semente da camada de metal 148 utilizando um processo de eletro galvanização. A camada de condução 150, por exemplo, pode ser uma camada de ouro, utilizado para junção com fios ligados por ouro, cobre ou alumínio no processo seguinte, com uma espessura entre 0,5 e 5 micrômetros formados na camada de semente, preferencialmente a camada de semente de ouro descrita anteriormente, da camada de metal 148 por um processo de eletro galvanização. Alternativamente, a camada de condução 150 pode ser uma camada de cobre, utilizada para juntar fios ligados por ouro, de cobre ou de alumínio no seguinte processo, com uma espessura entre 2 a 10 micrômetros formada na camada de semente, preferencialmente a camada de semente de liga de titânio-cobre ou de cobre descrita anteriormente, da camada de metal 148 por um processo de eletro galvanização. Alternativamente, a camada de condução 150 pode incluir uma camada de níquel tendo uma espessura entre 1 e 10 micrômetros formada na ou sobre a camada de semente, preferencialmente a camada de semente de liga de titânio-cobre ou de cobre, da camada de metal 148 por um processo de eletro galvanização ou um processo de revestimento químico, e uma camada de ouro, utilizada para junção de fios ligados por ouro, de cobre ou de alumínio no seguinte processo, tendo uma espessura entre 0,01 e 2 micrômetros formada na camada de níquel por um processo de eletro galvanização ou um processo de revestimento químico. A seguir, a camada foto-resistente padronizada pode ser removida. A seguir, a camada de metal 148 não abaixo da camada de condução 150 pode ser removida por um processo de decapagem. Consequentemente, as interconexões ou traços de metal 300 podem ser compostos pela camada de metal 148 e pela camada de condução 150, e as paredes laterais da camada de condução 150 não são cobertas pela camada de metal 148.

[0297] Em uma segunda alternativa, as interconexões ou traços de metal 300 podem ser formados pelas seguintes etapas. Primeiro, uma camada de adesão/barreira 148 tendo uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros, pode ser formada na camada dielétrica ou de isolamento 122 e nas regiões, expostas pelas aberturas 122a na camada 122, da camada de condução 125c das interconexões de metal 3 por um processo de pulverização. A camada de adesão/barreira 148 pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros. A seguir, uma camada de condução amarrável com fio 150 tendo uma espessura entre 0,5 e 5 micrômetros pode ser formada na camada de adesão/barreira 148 por um processo de pulverização. A camada de condução amarrável com fio 150 pode ser uma camada de uma liga de alumínio-cobre, utilizada para juntar fios amarráveis com ouro, cobre ou alumínio no processo seguinte, tendo uma espessura entre 0,5 e 5 micrômetros formada por um processo de pulverização. A seguir, uma camada foto-resistente padronizada pode ser formada na camada de condução amarrável com fio 150. A seguir, utilizando um processo de decapagem, a camada de condução amarrável com fio 150 não abaixo da camada foto- resistente padronizada e a camada de adesão/barreira 148 não abaixo da camada foto-resistente padronizada pode ser removida. A seguir, a camada foto-resistente padronizada pode ser removida. Consequentemente, as interconexões ou traços de metal 300 podem ser compostos pela camada de adesão/barreira 148 e pela camada de condução amarrável com fio 150, e as paredes laterais da camada de condução amarrável com fio 150 não estão cobertas pela camada de adesão/barreira 18.

[0298] A seguir, com referência à Figura 87, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158 e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar múltiplos sistema em pacotes ou módulos multi-chip, tal como sistema em pacotes ou módulos multichip 555c e 555d.

[0299] A Figura 88 ilustra um pacote multi-chip 566 incluindo o sistema em um pacote ou módulo de multi-chip 555c conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados com fios 184, que podem ser formados, por exemplo, pelas seguintes etapas. Primeiro, uma pluralidade de sistema em pacotes ou módulos multi-chip 555c pode ser juntada com o portador 176 ilustrado na Figura 83 por, por exemplo, formando uma camada de cola 182 com uma espessura entre 20 e 150 micrômetros no lado superior do portador 176, e então anexando a pluralidade de sistema em pacotes ou módulos multi-chip 555c no lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), silosano, ou SU-8, com uma espessura, por exemplo, entre 20 e 150 micrômetros. A seguir, os fios múltiplos 184, tal como fios de ouro, fios de cobre ou fios de alumínio, podem ser ligados no lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração com fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade do sistema em um pacote ou módulo de multi-chip 555c pode ser conectado física ou eletricamente no portador 176 através dos fios ligados com fios 184. A seguir, um composto de modelagem 186 pode ser formado na pluralidade de sistema em pacotes ou módulos de multi-chip 555c, no lado superior do portador 176 e nos fios ligados com fios 184, encapsulando os fios ligados com fios 184 e a pluralidade de sistema em pacotes ou módulos de multi-chip 555c, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro, e preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176. Após isso, um processo de singulação pode ser desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade de pacotes de multi-chip 566. O pacote de multi-chip 566 pode ser conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através das bolas de solda 178.

[0300] As Figuras 89 a 103 ilustram um processo para formar outro pacote de sistema ou módulo de multi-chip de acordo com outra modalidade da presente descrição. Com referência à Figura 89, após formar a estrutura ilustrada na Figura 19, utilizando um processo de decapagem (tal como processo de decapagem anisotrópica), a camada dielétrica 50 formada nas camadas 18, 26 e 34 e na superfície superior da camada dielétrica 60 pode ser decapada para fora e uma parte superior da camada dielétrica 60 pode ser ainda decapada para fora. Após o processo de decapagem, a camada dielétrica 60 pode ter uma espessura remanescente T22 entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0301] Alternativamente, uma técnica para cessar a decapagem pode ser empregada ao processo de decapar para fora a parte superior da camada dielétrica 60. Neste caso, a camada dielétrica 60 é composta pelas camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 58s, 62s e 64s, a camada de oxinitreto de silício, utilizada como a camada para cessar a decapagem, na primeira camada de óxido de silício, e na segunda camada de óxido de silício na camada de oxinitreto de silício. Durante o processo de decapagem, a parte superior da camada dielétrica 60, ou seja, a segunda camada de óxido de silício, pode ser decapada para fora até a camada para cessar a decapagem, ou seja, a camada de oxinitreto de silício, ser exposta e toda a segunda camada de óxido de silício ser removida. A camada dielétrica remanescente 60, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, pode ter uma espessura T22 entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0302] Consequentemente, a camada dielétrica 50 nos fundos das vias diretas 170v, na superfície superior da camada dielétrica 60 e em uma superfície superior da interconexão ou traço de metal 35a no sustentador 801 pode ser decapada para fora, e a camada dielétrica 50 permanece nas paredes laterais das vias diretas 170v, tão chamadas como as camadas dielétricas da parede lateral nas vias diretas 170v. As camadas dielétricas da parede lateral 50 são formadas nas paredes laterais das vias diretas 170v nos chips 68 ou no(s) substrato(s) simulado(s) 62 e estão contidos pelos substratos semicondutores 58 dos chips 68 ou pelo(s) substrato(s) simulado(s) 62.

[0303] A seguir, com referência à Figura 90, uma camada de adesão/barreira 52 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, pode ser formada nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, na superfície decapada da camada dielétrica 60, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de adesão/barreira 52 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 54 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode ser formada na camada de adesão/barreira 52 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto-resistente 194 pode ser formada na camada de semente 54 utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 194a, expondo regiões múltiplas da camada de semente 54, na camada foto-resistente 194. A camada foto- resistente padronizada 194 pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, uma camada de condução 56 tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, pode ser formado nas regiões, exposta pelas aberturas 194a na camada 194, da camada de semente 54 utilizando, por exemplo, um processo de eletro galvanização.

[0304] A camada de adesão/barreira 52 pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 54 pode inclui ou ser uma camada de cobre, uma liga de titânio-cobre, níquel, ouro, ou prata tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros. A camada de condução 56 pode incluir ou pode ser uma camada de metal eletro galvanizado de cobre, ouro, ou prata tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros.

[0305] Por exemplo, a camada de adesão/barreira 52 pode ser uma camada contendo titânio, tal como uma camada única de liga de titânio-tungstênio, titânio, ou nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, na superfície decapada da camada dielétrica 60, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior de 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, na camada única de cobre ou de uma liga de cobre-titânio.

[0306] Alternativamente, a camada de adesão/barreira 52 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, na superfície decapada da camada dielétrica 60, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de cobre-titânio com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, na camada única de cobre ou uma liga de cobre-titânio.

[0307] Alternativamente, a camada de adesão/barreira 52 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, na superfície decapada da camada dielétrica 60, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de cobre- titânio com uma espessura menor que 1 micrômetros, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, na camada única de cobre ou uma liga de cobre-titânio.

[0308] A seguir, com referência à Figura 91, a camada foto-resistente 194 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 54 não abaixo a camada de condução 56 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. A seguir, a camada de adesão/barreira 52 não abaixo da camada de condução 56 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. Consequentemente, as camadas 52, 54 e 56 sobre a camada dielétrica 60 e sobre as vias diretas 170v compõem interconexões de metal múltiplas 1, incluindo interconexões de metal 1a e 1b, sobre a camada dielétrica 60 e sobre as vias diretas 170v. A camada de adesão/barreira 52 e a camada de semente 54 das interconexões de metal 1 sobre a camada dielétrica 60 não estão em qualquer parede lateral 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60, mas sob um fundo da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60. As paredes laterais 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60 não estão cobertas pelas camadas 52 e 54. As camadas 52, 54 e 56 nas vias diretas 170v compõem plugues de metal múltiplos (ou vias de metal) 5p nas vias diretas 170v, incluindo os plugues de metal (ou vias de metal) 5a, 5b, 5c, 5d, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f conforme ilustrado na Figura 89, respectivamente. Cada um dos plugues de metal 5p nos chips 68 e no(s) substrato(s) simulado(s) 62 é envolvido por uma das camadas dielétricas da parede lateral 50 nas vias diretas 170v. O plugue de metal 5a é formado no substrato simulado 62, e os plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 pode estar entre duas partes, abaixo de um nível horizontal, na qual uma superfície superior da camada de interconexão 34 está posicionada, do plugue de metal 5e. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 pode conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e pontos de contato múltiplos da camada condutiva 18 no portador 11.

[0309] Por exemplo, um dos plugues de metal 5p, tal como o plugue de metal 5a, pode ser formado no substrato simulado 62 e formado em um primeiro ponto de contato da camada condutiva 18 na parte inferior de uma das vias diretas 170v, tal como a via direta 170a. Um outro dos plugues de metal 5p, pode ser formado em um dos chips 68 e formado em um segundo ponto de contato da camada condutiva 18 em um fundo de uma outra das vias diretas 170v, tal como a via direta 170b. Um outro dos plugues de metal 5p, tal como o plugue de metal 5c, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de um outro das vias diretas 170v (tal como a via direta 170c), da interconexão ou traço de metal 35d na camada de interconexão 34 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5d, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170d), da interconexão ou traço de metal 35c na camada de metal padronizado 26 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5f, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170f), da interconexão ou traço de metal 35b na camada de interconexão 34 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5e, pode ser formado em um dos chips 68, formado em um ponto de contato da interconexão ou traço de metal 35a sobre um sustentador (tal como o sustentador 801) que está entre duas partes inferiores esquerda e direita de um outro dos plugues de metal 5p (tal como o plugue de metal 5e), e formado em um terceiro ponto de contato da camada condutiva 18 em um fundo de uma das vias diretas 170v (tal como a via direta 170e). Os primeiro, segundo e terceiro pontos de contato descritos anteriormente da camada condutiva 18 podem ser separados um do outro pela camada de isolamento ou dielétrica 20 do portador 11.

[0310] Uma das interconexões de metal 1, tal como 1a ou 1b, pode ser formada sobre o(s) substrato(s) simulado(s) 62, sobre múltiplos dos chips 68, e através das bordas múltiplas dos chips 68. A interconexão de metal 1a pode ser conectada ao primeiro ponto de contato descrito anteriormente da camada condutiva 18 no fundo da via direta 170a através do plugue de metal 5a no substrato simulado 62, pode ser conectado ao segundo ponto de contato descrito anteriormente da camada condutiva 18 no fundo da via direta 170b através do plugue de metal 5b em um dos chips 68, pode ser conectado ao ponto de contato, no fundo da via direta 170c, da interconexão ou traço de metal 35d em um dos chips 68 através do plugue de metal 5c em um dos chips 68, e pode ser conectado ao ponto de contato, no fundo da via direta 170d, da interconexão ou traço de metal 35c em um dos chips 68 através do plugue de metal 5d em um dos chips 68. A interconexão de metal 1b pode ser conectada ao ponto de contato, no fundo da via direta 170f, da interconexão ou traço de metal 35b em um dos chips 68 através do plugue de metal 5f em um dos chips 68, pode ser conectado ao terceiro ponto de contato descrito anteriormente da camada condutiva 18 no fundo da via direta 170e através do plugue de metal 5e em um dos chips 68, e pode ser conectado à interconexão ou traço de metal 35a no sustentador 801 através do plugue de metal 5e em um dos chips 68. A interconexão de metal 1a pode ser ainda conectada a um ou mais dos dispositivos semicondutores 36 em um outro dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68. A interconexão de metal 1b pode ainda ser conectada a um ou mais dos dispositivos semicondutores 36 em um dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68.

[0311] Consequentemente, um dos dispositivos semicondutores 36 em um dos chips 68 pode ser conectado a um outro dos dispositivos semicondutores 36 em um dos chips 68 ou em um outro dos chips 68 através de uma das interconexões de metal 1, tal como 1a ou 1b, e pode ser conectado a um ponto de contato, em um fundo de uma das vias diretas 170v (tal como a via direta 170a, 170b ou 170e), da camada condutiva 18 no portador 11 através de uma das interconexões de metal 1. Cada uma das interconexões de metal 1 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base, ou um traço de base.

[0312] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0313] A seguir, com referência à Figura 92, uma camada dielétrica ou de isolamento 66 tendo uma espessura, ou seja, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros, pode ser formada na camada de condução 56 das interconexões de metal 1, na superfície decapada da camada dielétrica 60, e em intervalos entre as interconexões de metal 1.

[0314] A camada dielétrica ou de isolamento 66, por exemplo, pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), na camada de condução 56 das interconexões de metal 1, na superfície decapada da camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada de polímero na camada de condução 56 pode ter uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros.

[0315] Alternativamente, a camada dielétrica ou de isolamento 66 pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC), na camada de condução 56 das interconexões de metal 1, na superfície decapada da camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada inorgânica na camada de condução 56 pode ter uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros.

[0316] Alternativamente, com referência à Figura 93, a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 92 pode ser formada pelas seguintes etapas. Primeiro, uma camada de polímero 66a, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), é formada na camada de condução 56 das interconexões de metal 1, na superfície decapada da camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A seguir, a camada de polímero 66a é retificada ou polida por, por exemplo, um processo de retificação mecânica, um processo de polimento mecânico, um processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química até a camada de condução 56 das interconexões de metal 1 ter uma superfície superior 56u não coberta pela camada de polímero 66a. Consequentemente, a camada de polímero 66a permanece na superfície decapada da camada dielétrica 60 e nas lacunas entre as interconexões de metal 1 e tem uma espessura, por exemplo, maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros. A superfície retificada ou polida 66s da camada de polímero 66a pode ser substancialmente plana e substancialmente coplanar em relação à superfície superior 56u da camada de condução 56. A seguir, uma camada inorgânica 66b, tal como uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício, ou oxicarboreto de silício, tendo uma espessura, por exemplo, entre 0,1 e 3 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, é formada na superfície superior 56u da camada de condução 56 e na superfície retificada ou polida 66s da camada de polímero 66a. Consequentemente, a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 92 pode ser provida também com a camada de polímero 66a e a camada inorgânica 66b conforme ilustradas na Figura 93.

[0317] Com referência à Figura 94, após formar a camada dielétrica ou de isolamento 66, as seguintes etapas podem ser desempenhadas subsequentemente, conforme ilustrado nas Figuras 28 a 45, para colocar os chips 72 e o(s) substrato(s) simulado(s) 165 sobre a camada 116 formada na camada 66, para formar o material de preenchimento de lacuna/encapsulamento 98 no lado posterior do substrato semicondutor 96 de cada chip 72, no(s) substrato(s) simulado(s) 165, e nas lacunas 4a e 8a, para retificar ou polir o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165, para formar a camada dielétrica 88 nas superfícies retificadas ou polidas 96s, 165s e 98s, para formar as vias diretas 164v nos chips 72 e no(s) substrato(s) simulado(s) 165, e para formar a camada dielétrica 90 na superfície superior da camada dielétrica 88, nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, e nas paredes laterais das vias diretas 164v. A seguir, utilizando um processo de decapagem (tal como um processo de decapagem anisotrópico), a camada dielétrica 90 formada nas camadas 56, 106 e 114 e na superfície superior da camada dielétrica 88 é decapada para fora, e uma parte superior da camada dielétrica 88 é ainda decapada para fora. Após o processo de decapagem, a camada dielétrica 88 pode ter uma espessura remanescente T23 entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0318] Alternativamente, uma técnica para cessar a decapagem pode ser empregada no processo de decapagem fora da parte superior da camada dielétrica 88. Neste caso, a camada dielétrica 88 é composta pelas camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 96s, 98s e 165s, a camada de oxinitreto de silício, utilizada com a camada para cessar a decapagem, na primeira camada de óxido de silício, e na segunda camada de óxido de silício na camada de oxinitreto de silício. Durante o processo de decapagem, a parte superior da camada dielétrica 88, ou seja, a segunda camada de óxido de silício, pode ser decapada para fora até a camada para cessar a decapagem, ou seja, a camada de oxinitreto de silício, ser exposta e toda a segunda camada de óxido de silício ser removida. A camada dielétrica remanescente 88, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, pode ter uma espessura T23 entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0319] Consequentemente, a camada dielétrica 90 nos fundos das vias diretas 164v, na superfície superior da camada dielétrica 88 e em uma superfície superior da interconexão ou traço de metal 55a no sustentador 802 é decapada para fora, e a camada dielétrica 90 permanece nas paredes laterais das vias diretas 164v, tão chamados de camadas dielétricas nas vias diretas 164v. As camadas dielétricas da parede lateral 90 são formadas nas paredes laterais das vias diretas 164v nos chips 72 ou no(s) substrato(s) simulado(s) 165 e estão contidas pelos substratos semicondutores 96 dos chips 72 ou pelo(s) substrato(s) simulado(s) 165.

[0320] A seguir, com referência à Figura 95, uma camada de adesão/barreira 92 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, pode ser formada nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, na superfície decapada da camada dielétrica 88, nas camadas dielétricas da parede lateral 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de adesão/barreira 92 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 94 tendo uma espessura menor do que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode ser formada na camada de adesão/barreira 92 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto-resistente 294 pode ser formada na camada de semente 94 utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela ou um processo de laminação. A seguir, um processo de foto exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 294a, expondo regiões múltiplas da camada de semente 94, na camada foto-resistente 294. A camada foto- resistente padronizada 294 pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, uma camada de condução 86 tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, pode ser formada nas regiões, expostas pelas aberturas 294a na camada 294, da camada de semente 94 utilizando um processo adequado, tal como processo de eletro galvanização.

[0321] A camada de adesão/barreira 92 pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 94 pode incluir ou pode ser uma camada de cobre, uma liga de titânio-cobre, níquel, ouro ou prata tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros. A camada de condução 86 pode incluir ou pode ser uma camada de metal eletro galvanizado de cobre, ouro ou prata tendo uma espessura maior que 1 micrômetros, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros.

[0322] Por exemplo, a camada de adesão/barreira 92 pode ser uma camada contendo titânio, tal como uma única camada de liga de titânio-tungstênio, titânio ou nitreto de titânio, com uma espessura menor que 1 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, na superfície decapada da camada dielétrica 88, nas camadas dielétricas da parede lateral 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, na camada única de cobre ou uma liga de titânio- cobre.

[0323] Alternativamente, a camada de adesão/barreira 92 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, na superfície decapada da camada dielétrica 88, nas camadas dielétricas da parede lateral 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, na camada única de cobre ou de uma liga de titânio-cobre.

[0324] Alternativamente, a camada de adesão/barreira 92 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, as camadas 56, 106 e 114 expostas pelas vias diretas 164v, na superfície decapada da camada dielétrica 88, nas camadas dielétricas da parede lateral 90, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, na camada única de cobre ou de uma liga de titânio-cobre.

[0325] A seguir, com referência à Figura 96, a camada foto-resistente 294 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 94 não abaixo da camada de condução 86 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. A seguir, a camada de adesão/barreira 92 não abaixo da camada de condução 86 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. Consequentemente, as camadas 92, 94 e 86 sobre a camada dielétrica 88 e sobre as vias diretas 164v compõem múltiplas interconexões de metal 2, incluindo duas interconexões de metal 2a e 2b, sobre a camada dielétrica 88 e sobre as vias diretas 164v. A camada de adesão/barreira 92 e a camada de semente 94 das interconexões de metal 2 sobre a camada dielétrica 88 não estão em qualquer uma das paredes laterais 2w da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88, mas sob um fundo da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88. As paredes laterais 2w da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88 não estão cobertas pelas camadas 92 e 94. As camadas 92, 94 e 86 nas vias diretas 164v compõem múltiplos plugues de metal (ou vias de metal) 6p nas vias diretas 164v, incluindo os plugues de metal (ou vias de metal) 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e conforme ilustrado na Figura 94, respectivamente. Cada um dos plugues de metal 6p nos chips 72 e o(s) substrato(s) simulado(s) 165 está contido por uma das camadas dielétricas da parede lateral 90 nas vias diretas 164v. O plugue de metal 6a é formado no substrato simulado 165, os plugues de metal 6b e 6c são formados em um dos chips 72, e os plugues de metal 6d e 6e são em um outro dos chips 72. O sustentador 802 e a interconexão ou traço de metal 55a, na camada de interconexão 106, no sustentador 802 podem estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 106 está posicionada, do plugue de metal 6e. Estes plugues de metal 6p formados nos chips 72 e no(s) substrato(s) simulado(s) 165 podem se conectar com as interconexões de metal 2 e com os dispositivos semicondutores 102 nos chips 72 e conectar as interconexões de metal 1 e 2.

[0326] Por exemplo, um dos plugues de metal 6p, tal como o plugue de metal 6a, pode ser formado no substrato simulado 165 e formado em um ponto de contato, em um fundo de uma das vias diretas 164v (tal como a via direta 164a), da camada de condução 56 de uma das interconexões de metal 1, tal como a interconexão de metal 1b. Um outro dos plugues de metal 6p, tal como o plugue de metal 6e, pode ser formado em um dos chips 72, formado em um ponto de contato da interconexão ou traço de metal 55a sobre um sustentador (tal como o sustentador 802) que está entre duas partes inferiores esquerda e direita de um outro dos plugues de metal 6p (tal como o plugue de metal 6e), e formado em outro ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164e), da camada de condução 56 em uma das interconexões de metal 1, tal como a interconexão de metal 1b. Um outro dos plugues de metal 6p, tal como o plugue de metal 6d, pode ser formado em um dos chips 72 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164d), da interconexão ou traço de metal 55b em um dos chips 72. Um outro dos plugues de metal 6p, tal como o plugue de metal 6b, pode ser formado em um outro de um dos chips 72 e formado em outro ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164b), da camada de condução 56 em uma outra das interconexões de metal 1, tal como a interconexão de metal 1a. Um outro dos plugues de metal 6p, tal como o plugue de metal 6c, pode ser formado em um outro dos chips 72 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 164v (tal como a via direta 164c), da interconexão ou traço de metal 55c em um outro dos chips 72.

[0327] A interconexão de metal 2a pode ser formada sobre o(s) substrato(s) simulado(s) 165, sobre múltiplos dos chips 72, e através das bordas múltiplas dos múltiplos dos chips 72. A interconexão de metal 2a pode ser conectada a um ponto de contato, em um fundo da via direta 164b, da interconexão de metal 1a através do plugue de metal 6b em um dos chips 72, pode ser conectada a um ponto de contato, em um fundo da via direta 164c, da interconexão ou traço de metal 55c em um dos chips 72 através do plugue de metal 6c em um dos chips 72, e pode ser conectada a um ponto de contato, em um fundo da via direta 164d, da interconexão ou traço de metal 55b em um outro dos chips 72 através do plugue de metal 6d em um outro dos chips 72. Estes pontos de contato nos fundos das vias diretas 164b, 164c e 164d podem ser conectados uns com os outros através da interconexão de metal 2a.

[0328] A interconexão de metal 2b pode ser formada sobre múltiplos dos chips 72 para conectar múltiplos dos dispositivos semicondutores 102 nos múltiplos dos chips 72. A interconexão de metal 2b pode ser conectada a um ponto de contato, em um fundo da via direta 164e, da interconexão de metal 1b através do plugue de metal 6e em um dos chips 72, pode ser conectada a um ou mais dos dispositivos semicondutores 102 em um dos chips 72 através do plugue de metal 6e e a interconexão ou traço de metal 55a em um dos chips 72, e pode ser conectada a um ponto de contato, em um fundo de uma outra das vias diretas 164v, da interconexão ou traço de metal 55a, 55b ou 55c em um outro dos chips 72 através de um outro dos plugues de metal 6p em um outro dos chips 72.

[0329] Consequentemente, um dos dispositivos semicondutores 102 em um dos chips 72 pode ser conectado a um outro dos dispositivos semicondutores 102 em um dos chips 72 ou em um outro dos chips 72 através de uma das interconexões de metal 2, tal como 2a ou 2b, e pode ser conectada a um ponto de contato, em um fundo de uma das vias diretas 164v (tal como a via direta 164a, 164b ou 164e), da camada de condução 56 de uma das interconexões de metal 1, tal como 1a ou 1b, até uma das interconexões de metal 2. Cada uma das interconexões de metal 2 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0330] Alternativamente, o elemento 72 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 72 é uma pastilha, o elemento 68 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0331] A seguir, com referência à Figura 97, uma camada dielétrica ou de isolamento 120 tendo uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros, é formada na camada de condução 86 das interconexões de metal 2, na superfície cauterizada da camada dielétrica 88, e nas lacunas entre as interconexões de metal 2.

[0332] A camada dielétrica ou de isolamento 120, por exemplo, pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), na camada de condução 86 das interconexões de metal 2, na superfície cauterizada da camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada de polímero na camada de condução 86 pode ter uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros.

[0333] Alternativamente, a camada dielétrica ou de isolamento 120 pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC), na camada de condução 86 das interconexões de metal 2, na superfície cauterizada da camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada inorgânica na camada de condução 86 pode ter uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros.

[0334] Alternativamente, com referência à Figura 98, a camada dielétrica ou de isolamento 120 conforme ilustrada na Figura 97 pode ser formada pelas seguintes etapas. Primeiro, uma camada de polímero 120a, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), é formada na camada de condução 86 das interconexões de metal 2, na superfície cauterizada da camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A seguir, a camada de polímero 120a é retificada ou polida, por exemplo, por um processo de retificação mecânica, um processo de polimento mecânico, um processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química até que a camada de condução 86 das interconexões de metal 2 tenha uma superfície superior 86u não coberta pela camada de polímero 120a. Consequentemente, a camada de polímero 120a permanece na camada dielétrica 88 e nas lacunas entre as interconexões de metal 2 e tem uma espessura, por exemplo, maior que 1 micrômetros, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros. A superfície retificada ou polida 120s da camada de polímero 120a pode ser substancialmente plana e substancialmente coplanar em relação à superfície superior 86u da camada de condução 86. A seguir, uma camada inorgânica 120b, tal como uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício, ou oxicarboreto de silício, tendo uma espessura, por exemplo, entre 0,1 e 3 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, é formada na superfície superior 86u da camada de condução 86 e na superfície retificada ou polida 120s da camada de polímero 120a. Consequentemente, a camada dielétrica ou de isolamento 120 conforme ilustrada na Figura 97 pode ser composta pela camada de polímero 120a e a camada inorgânica 120b conforme ilustrada na Figura 98.

[0335] Com referência à Figura 99, após formar a camada dielétrica ou de isolamento 120, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustradas nas Figuras 54 a 69 para colocar os chips 118 e o(s) substrato(s) simulado(s) 158 sobre a camada 140 formada na camada 120, para formar o material de preenchimento de lacuna/encapsulamento 138 no lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158, e nas lacunas 4b e 8b, para retificar ou polir o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e o(s) substrato(s) simulado(s) 158, para formar a camada dielétrica 139 nas superfícies retificadas ou polidas 124s, 138s e 158s, para formar as vias diretas 156v nos chips 118 e no(s) substrato(s) simulado(s) 158, e para formar a camada dielétrica 127 na superfície superior da camada dielétrica 139, nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, e nas paredes laterais das vias diretas 156v. A seguir, utilizando um processo de decapagem (tal como processo de decapagem anisotrópica), a camada dielétrica 127 formada nas camadas 17, 19 e 86 e na superfície superior da camada dielétrica 139 é cauterizada para fora, e uma parte superior da camada dielétrica 139 é ainda cauterizada para fora. Após o processo de decapagem, a camada dielétrica 139 pode ter uma espessura remanescente T24 entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0336] Alternativamente, uma técnica para cessar a decapagem pode ser empregada ao processo de decapagem fora da parte superior da camada dielétrica 139. Neste caso, a camada dielétrica 139 é composta pelas camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 124s, 138s e 158s, a camada de oxinitreto de silício, utilizada com a camada para cessar a cauterização, na primeira camada de óxido de silício, e a segunda camada de óxido de silício na camada de oxinitreto de silício. Durante o processo de decapagem, a parte superior da camada dielétrica 139, ou seja, a segunda camada de óxido de silício, pode ser cauterizada para fora até a camada para cessar a cauterização, ou seja, a camada de oxinitreto de silício, é exposta e toda a segunda camada de óxido de silício é removida. A camada dielétrica 139 remanescente, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, pode ter uma espessura T24 entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0337] Consequentemente, a camada dielétrica 127 nos fundos das vias diretas 156v, na superfície superior da camada dielétrica 139 e uma superfície superior da interconexão ou traço de metal 75a no sustentador 803 é cauterizada para fora, e a camada dielétrica 127 permanece nas paredes laterais das vias diretas 156v, as tão-chamadas camadas dielétricas da parede lateral nas vias diretas 156v. As camadas dielétricas da parede lateral 127 são formadas nas paredes laterais das vias diretas 156v nos chips 118 ou no(s) substrato(s) simulado(s) 158 e estão contidos pelos substratos semicondutores 124 dos chips 118 ou pelo(s) substrato(s) simulado(s) 158.

[0338] A seguir, com referência à Figura 100, uma camada de adesão/barreira 125a tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, pode ser formada nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, na superfície cauterizada da camada dielétrica 139, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de adesão/barreira 125a pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 125b tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode ser formada na camada de adesão/barreira 125a, por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto-resistente 394 pode ser formada na camada de semente 125b utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto-exposição e um processo de desenvolvimento podem ser empregados para formar múltiplas aberturas 394a, expondo as regiões múltiplas da camada de semente 125b, na camada foto-resistente 394. A camada foto-resistente padronizada 394 pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, uma camada de condução 125c tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros ou entre 1 e 5 micrômetros, pode ser formada nas regiões, expostas pelas aberturas 394a na camada 394, da camada de semente 125b utilizando, por exemplo, um processo de eletro galvanização.

[0339] A camada de adesão/barreira 125a pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou níquel vanádio tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 125b pode incluir ou pode ser uma camada de cobre, uma liga de titânio-cobre, níquel, ouro, ou prata tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros. A camada de condução 125c pode incluir ou pode ser uma camada de metal eletro galvanizado de cobre, ouro, ou prata tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros ou entre 1 e 5 micrômetros.

[0340] Por exemplo, a camada de adesão/barreira 125a pode ser uma camada contendo titânio, tal como uma camada única de liga de titânio-tungstênio, titânio ou nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, na superfície cauterizada da camada dielétrica 139, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetros, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros ou entre 1 e 5 micrômetros, na camada única de cobre ou de uma liga de titânio-cobre.

[0341] Alternativamente, a camada de adesão/barreira 125a pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou de nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, na superfície cauterizada na camada dielétrica 139, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros ou entre 1 e 5 micrômetros, na camada única de cobre ou de uma liga de titânio-cobre.

[0342] Alternativamente, a camada de adesão/barreira 125a pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, na superfície cauterizada da camada dielétrica 139, nas camadas dielétricas da parede lateral 127, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros ou entre 1 e 5 micrômetros, na camada única de cobre ou de uma liga de titânio-cobre.

[0343] A seguir, com referência à Figura 101, a camada foto-resistente padronizada 394 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 125b não abaixo da camada de condução 125c é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seco de plasma. A seguir, a camada de adesão/barreira 125a não abaixo da camada de condução 125c é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca de plasma. Consequentemente, as camadas 125a, 125b e 125c sobre a camada dielétrica 139 e sobre as vias diretas 156v compõem interconexões de metal múltiplas 3, incluindo as interconexões de metal 3a, 3b e 3c, sobre a camada dielétrica 139 e sobre as vias diretas 156v. A camada de adesão/barreira 125a e a camada de semente 125b das interconexões de metal 3 sobre a camada dielétrica 139 não estão em qualquer uma das paredes laterais 3w da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139, mas sob um fundo da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139. As paredes laterais 3w da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139 não estão cobertas pelas camadas 125a e 125b. As camadas 125a, 125b e 125c nas vias diretas 156v compõem plugues de metal múltiplos (ou vias de metal) 7p nas vias diretas 156v, incluindo os plugues de metal (ou vias de metal) 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f conforme ilustrado nas Figuras 73 e 99, respectivamente. Cada um dos plugues de metal 7p nos chips 118 e no(s) substrato(s) simulado(s) 158 é envolvido por uma das camadas dielétricas da parede lateral 127 nas vias diretas 156v. O plugue de metal 7a é formado no substrato simulado 158, os plugues de metal 7b, 7c e 7d são formados em um dos chips 118, e os plugues de metal 7f e 7e são formados em um outro dos chips 118. O sustentador 803 e as interconexões ou traço de metal 75a, na camada de interconexão 17, no sustentador 803 pode estar entre duas partes, abaixo de um nível horizontal, na qual uma superfície superior da camada de interconexão 17 está posicionada, do plugue de metal 7e. Estes plugues de metal 7p formado nos chips 118 e no(s) substrato(s) simulado(s) 158 podem ser conectados às interconexões de metal 3 e os dispositivos semicondutores 13 nos chips 118 e conecta as interconexões de metal 2 e 3.

[0344] Um dos plugues de metal 7p, tal como o plugue de metal 7a, pode ser formado no substrato simulado 158 e formado em um ponto de contato, em um fundo de uma das vias diretas 156v (tal como a via direta 156a), da camada de condução 86 de uma das interconexões de metal 2. Um outro dos plugues de metal 7p, tal como o plugue de metal 7b, pode ser formado em um dos chips 118 e formado em um outro ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156b), da camada de condução 86 em uma outra das interconexões de metal 2, tal como a interconexão de metal 2a. Um outro dos plugues de metal 7p, tal como o plugue de metal 7c, pode ser formado em um dos chips 118 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156c), da interconexão ou traço de metal 75d em um dos chips 118. Um outro dos plugues de metal 7p, tal como o plugue de metal 7d, pode ser formado em um dos chips 118 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156d), da interconexão ou traço de metal 75c em um dos chips 118. Um outro dos plugues de metal 7p, tal como o plugue de metal 7f, pode ser formado em outro dos chips 118 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156f), da interconexão ou traço de metal 75b em um outro dos chips 118. Um outro dos plugues de metal 7p, tal como o plugue de metal 7e, pode ser formado em um outro dos chips 118, formado em um ponto de contato da interconexão ou traço de metal 75a sobre um sustentador (tal como o sustentador 803) que está entre duas partes inferiores da esquerda e direita de um outro dos plugues de metal 7p (tal como o plugue de metal 7e), e formado em um outro ponto de contato, em um fundo de uma outra das vias diretas 156v (tal como a via direta 156e), da camada de condução 86 em uma outra das interconexões de metal 2, tal como a interconexão de metal 2b.

[0345] A interconexão de metal 3a pode ser formada sobre um ou mais dos chips 118. A interconexão de metal 3b pode ser formada sobre múltiplos dos chips 118 e através das bordas múltiplas de múltiplos dos chips 118. A interconexão de metal 3c pode ser formada sobre um ou mais dos chips 118 e sobre o(s) substrato(s) simulado(s) 158.

[0346] A interconexão de metal 3a pode ser conectada a um ponto de contato, em um fundo da via direta 156b, da interconexão de metal 2a através do plugue de metal 7b em um dos chips 118 e pode ser conectado a um ponto de contato, em um fundo da via direta 156c, da interconexão ou traço de metal 75d em um dos chips 118 através do plugue de metal 7c em um dos chips 118. A interconexão de metal 3b pode ser conectada a um ponto de contato, em um fundo da via direta 156b, da interconexão de metal 2a através do plugue de metal 7b em um dos chips 118 e pode ser conectado a um ponto de contato, em um fundo da via direta 156c, da interconexão ou traço de metal 75d em um dos chips 118 através do plugue de metal 7c em um dos chips 118. A interconexão de metal 3b pode ser conectada a um ponto de contato, em um fundo da via direta 156d, da interconexão ou traço de metal 75c em um dos chips 118 através do plugue de metal 7d em um dos chips 118 e pode ser conectada a um ponto de contato, em um fundo da via direta 156f, da interconexão ou traço de metal 75d em um outro dos chips 118 através do plugue de metal 7f em um outro dos chips 118. A interconexão de metal 3c pode ser conectada a um ponto de contato, em um fundo da via direta 156e, da interconexão de metal 2b através do plugue de metal 7e em um outro dos chips 118, pode ser conectada a um ou mais dos dispositivos semicondutores 13 em um outro dos chips 118 através do plugue de metal 7e e a interconexão ou traço de metal 75a em um outro dos chips 118, e pode ser conectada a um ponto de contato, em um fundo da via direta 156a, de uma outra das interconexões de metal 1 através do plugue de metal 7a no substrato simulado 158. Consequentemente, os pontos de contato nos fundos das vias diretas 156b e 156c podem ser conectados uns com os outros através da interconexão de metal 3a, os pontos de contato nos fundos das vias diretas 156d e 156f podem ser conectados uns com os outros através da interconexão de metal 3b, e os pontos de contato nos fundos das vias diretas 156a e 156e podem ser conectados uns com os outros através da interconexão de metal 3c.

[0347] Consequentemente, um dos dispositivos semicondutores 13 em um dos chips 118 pode ser conectado a um outro dos dispositivos semicondutores 13 em um dos chips 118 ou em um outro dos chips 118 através de uma das interconexões de metal 3, tal como 3a ou 3b, e pode ser conectada a um ponto de contato, em um fundo de uma das vias diretas 156v (tal como a via direta 156a, 156b ou 156e), da camada de condução 86 de uma das interconexões de metal 2, tal como 2a ou 2b, através de uma das interconexões de metal 3. Cada uma das interconexões de metal 3 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0348] Alternativamente, o elemento 118 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 118 é uma pastilha, o elemento 72 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0349] A seguir, com referência à Figura 102, uma camada dielétrica ou de isolamento 122 tendo uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros, é formada na camada de condução 125c das interconexões de metal 3, na superfície cauterizada da camada dielétrica 139, e as lacunas das interconexões de metal 3. A seguir, uma camada de polímero 136, tal como camada de polímero fotossensível, é formada na camada dielétrica ou de isolamento 122 utilizando, por exemplo, um processo de revestimento por giro. A seguir, um processo de foto- exposição e um processo de desenvolvimento químico podem ser empregados para formar aberturas múltiplas 136a, expondo regiões múltiplas da camada dielétrica ou de isolamento 122, na camada de polímero 136. A seguir, a camada de polímero 136 pode ser curada em uma temperatura entre 180 graus centígrados e 300 graus centígrados ou entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros. A camada de polímero 136 pode ser uma camada de poliimida, uma camada de benzociclobuteno (BCB), uma camada de polibenzoxazolo (PBO), uma camada de óxido de poli-fenileno (PPO), uma camada de epóxi ou uma camada de SU-8.

[0350] A camada dielétrica ou de isolamento 122, por exemplo, pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC), com uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros, formada por um processo, por exemplo, incluindo um processo de deposição de vapor químico (CVD) ou um processo de deposição de vapor químico de plasma aprimorado (PECVD). Alternativamente, a camada dielétrica ou de isolamento 122 pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), com uma espessura, por exemplo, entre 0,3 e 10 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,3 e 3 micrômetros, entre 0,3 e 2 micrômetros, ou entre 0,3 e 1 micrômetros, formado, por exemplo, utilizando um processo de revestimento por giro e então utilizando um processo de ressecamento térmico em uma temperatura entre 150 graus centígrados e 300 graus centígrados.

[0351] Com referência à Figura 103, após formar a estrutura ilustrada na Figura 102, formando uma camada metalúrgica sob ressalto (UBM) 666 na camada de polímero 136 e em pontos de contato múltiplos, nos fundos das aberturas múltiplas na camada dielétrica ou de isolamento 122 e sob as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3, formando ressaltos ou bolas de solda múltiplas 126 na camada UBM 666, e singularizando sistema em pacotes múltiplos ou módulos de multi-chip, tais como sistema em pacotes ou módulos de multichip 555e e 555f, podem ser chamadas de etapas ilustradas nas Figuras 78 a 82.

[0352] Em alguns casos, o sistema em um pacote ou módulo de multi-chip 555e pode ainda incluir plugues ou vias de metal múltiplas no portador 11, traços de metal múltiplos sob o portador 11, e componentes passivos múltiplos sob o portador 11. Os plugues ou vias de metal podem ser formados em aberturas múltiplas no substrato 10 e a camada dielétrica 12 do portador 11, passando através do substrato 10 e da camada dielétrica 12, e conectado à camada condutiva 18 do portador 11. Os plugues ou vias de metal podem incluir ou podem ser de cobre, alumínio, ouro ou níquel. Alternativamente, os plugues ou vias de metal podem ainda incluir titânio, uma liga de titânio-tungstênio, nitreto de titânio, tântalo, nitreto de tântalo, uma liga de titânio- cobre, ou cromo. Os traços de metal podem ser formados em um lado inferior do substrato 10 do portador 11 e conectados à camada condutiva 18 do portador 11 através dos plugues ou vias de metal. Cada um dos traços de metal pode incluir uma camada de metal eletro galvanizado ou uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou uma liga de titânio-cobre, e a camada de metal eletro galvanizado pode incluir ou pode ser uma camada de cobre, ouro, alumínio, ou níquel. Os componentes passivos, tais como capacitores, indutores, ou resistores, podem ser anexados com os traços de metal utilizando soldas. Um dos componentes passivos pode ser conectado a um dos plugues de metal 5p, tal como o plugue de metal 5a, 5b, 5c, 5d, 5e ou 5fm através de, em sequência, uma das soldas, um dos traços de metal em um lado inferior do substrato 10, um dos plugues ou vias de metal no substrato 10, e uma interconexão de metal da camada condutiva 18 no lado superior do substrato 10. As soldas podem incluir bismuto, índio, estanho, uma liga de estanho-chumbo, uma liga de estanho-prata, uma liga de estanho-prata-cobre, uma liga de estanho-ouro, ou uma liga de estanho-cobre.

[0353] O sistema em um pacote ou módulo de multi-chip 555e pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 104, o pacote de sistema ou módulo de multi-chip 555e pode ser fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma solda ou camada de ouro pré- formada no lado superior do portador 176. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 pode ser formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555e e o lado superior do portador 176 e contém os ressaltos ou bolas de solda 126. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176.

[0354] A Figura 105 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formado pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 102, formando aberturas múltiplas na camada dielétrica ou de isolamento 122 e sob as aberturas 136a na camada de polímero 136, formando uma camada de adesão/barreira 134 na camada de polímero 136 e em pontos de contato múltiplos, expostos pelas aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3, formando uma camada de semente 132 na camada de adesão/barreira 134, formando uma camada foto-resistente 152 na camada de semente 132, e formando aberturas múltiplas 152a na camada foto- resistente 152 podem ser chamadas como as etapas ilustradas nas Figuras 78 e 79. A seguir, formar uma camada de metal 142 em regiões múltiplas, expostas pelas aberturas 152a na camada foto-resistente 152, da camada de semente 132 e nas aberturas 152a, formar uma camada de barreira 144 nas aberturas 152a e na camada de metal 142, formar uma camada de umedecimento de solda 146 nas aberturas 152a e na camada de barreira 144, removendo a camada foto-resistente 152, remover a camada de semente 132 não abaixo da camada de metal 142, e remover a camada de adesão/barreira 134 não abaixo da camada de metal 142 podem ser chamadas de as etapas ilustradas na Figura 84. Consequentemente, as camadas 132, 134, 142, 144 e 146 compõem ressaltos de metal múltiplos 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sob as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3. Os ressaltos de metal 668 podem ter uma largura, por exemplo, entre 20 e 400 micrômetros e, preferencialmente, entre 50 e 100 micrômetros, e uma altura, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 20 e 60 micrômetros. A seguir, processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158,e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar sistema em pacotes ou módulos de multichip, tal como sistema em um pacote ou módulo de multi-chip 555g conforme ilustrado na Figura 105. No sistema em um pacote ou módulo de multi-chip 555g, cada uma das interconexões 3 pode ser conectada a um ou mais dos ressaltos de metal 668, e os ressaltos de metal 668 podem ser utilizados para conexão externa.

[0355] O sistema em um pacote ou módulo de multi-chip 555g pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 106, o sistema em um pacote ou módulo de multi-chip 555g pode ser fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para fixar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma solda ou camada de ouro pré-formada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a solda ou camada de ouro pré-formada no lado superior do portador 176, as juntas de metal múltiplas 180 são formadas entre a camada de barreira 144 nos ressaltos de metal 668 e no lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-AG, uma liga de Sn-Ag-Cu, uma liga de Sn-Au, ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 pode ser formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555g e o lado superior do portador 176 e conter os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176.

[0356] Alternativamente, a camada dielétrica ou de isolamento 122 conforme ilustrada nas Figuras 102 a 106 pode ser omitida. Neste caso, a camada de polímero 136 é formada na camada de condução 125c das interconexões de metal 3, na superfície cauterizada da camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, e os pontos de contato da camada de condução 125c das interconexões de metal 3 estão expostas por e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos por e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0357] As Figuras 107 e 108 ilustram um processo para formar outro sistema em um pacote ou módulos de multichip de acordo com outra modalidade da presente descrição. Com referência à Figura 107, após formar a estrutura ilustrada na Figura 101, uma camada dielétrica ou de isolamento 122 pode ser formada na camada de condução 125c das interconexões de metal 3, na superfície cauterizada da camada dielétrica 139, e nas lacunas entre as interconexões de metal 3. As especificações da camada 122 ilustradas na Figura 107 podem ser chamadas de especificações da camada 122 conforme ilustradas na Figura 102. A seguir, as aberturas múltiplas 122a podem ser formadas na camada dielétrica ou de isolamento 122 e expor múltiplas regiões da camada de condução 125c das interconexões de metal 3. A seguir, as interconexões ou traços de metal 300 ilustrados na Figura 86 podem ser formados na camada dielétrica 122 e nas regiões, expostas pelas aberturas 122a na camada 122, da camada de condução 125c das interconexões de metal 3. As interconexões ou traços de metal 300 podem ser compostas pelas camadas 148 e 150 ilustradas na Figura 86, e as etapas de formação das interconexões ou traços de metal 300 ilustradas na Figura 107 podem ser chamadas de etapas de formação das interconexões ou traços de metal 300 conforme ilustrado na Figura 86. A seguir, uma camada de polímero 136, tal como camada de polímero fotossensível, pode ser formada na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300 utilizando, por exemplo, um processo de revestimento por giro. A seguir, um processo de foto- exposição e um processo de desenvolvimento químico pode ser empregado para formar as aberturas múltiplas 136a, expondo os pontos de contato múltiplos das interconexões ou traços de metal 300, na camada de polímero 136. A seguir, a camada de polímero 136 pode ser curada em uma temperatura entre 180 graus centígrados e 300 graus centígrados ou entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros. A camada de polímero 136 pode ser uma camada de poliimida, uma camada de benzociclobuteno (BCB), uma camada de polibenzoxazolo (PBO), uma camada de óxido de poli-fenileno (PPO), uma camada de epóxi ou uma camada de SU-8.

[0358] A seguir, com referência à Figura 108, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar os sistema em pacotes ou módulos de multi-chip, tais como sistema em pacotes ou módulos de multi- chip 555h e 555i.

[0359] A Figura 109 ilustra um pacote de multichip 566a incluindo o pacote de sistema interno ou módulo de multi-chip 555h conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados 184. O pacote de multi-chip 566a é similar ao pacote multi-chip 566 ilustrado na Figura 88 exceto que o sistema em um pacote ou módulo de multi-chip 555c ilustrado na Figura 88 é substituído pelo sistema em um pacote ou módulo de multi-chip 555h. As etapas de formação do pacote de multi-chip 566a empacotado com o sistema em um pacote ou módulo de multi-chip 555h podem ser chamadas de etapas de formação do pacote de multi-chip 566 empacotado com o sistema em um pacote ou módulo de multi-chip 555c conforme ilustrado na Figura 88. As especificações da camada de cola 182, os fios ligados184, e o composto de modelagem 186 ilustrado na Figura 109 podem ser chamados de especificações da camada de cola 182, os fios ligados184, e o composto de modelagem 186 conforme ilustrado na Figura 88, respectivamente. As especificações das bolas de solda 178 ilustradas na Figura 109 podem ser chamadas de especificações das bolas de solda 178 conforme ilustrado na Figura 83. O pacote de multi-chip 566a pode ser conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através das bolas de solda 178.

[0360] As Figuras 110 a 128 ilustram um processo para formar outro sistema em um pacote ou módulo de multichip de acordo com outra modalidade da presente descrição. Com referência à Figura 110, os chips múltiplos 68 são providos antes da junção com um portador 11. Os chips 68 ilustrados na Figura 110 são similares aos chips 68 ilustrados na Figura 7 exceto que cada um dos chips 68 ilustrado na Figura 110 também inclui múltiplos ressaltos de metal 891 sob e sobre múltiplos de pontos de contato, expostos por e nas extremidades das aberturas múltiplas 24a na camada de passivação 24, da camada de metal padronizado 26 e ainda inclui uma interconexão ou traço de metal 35e provido pela camada de metal padronizado 26. A interconexão ou traço de metal 35e pode ser conectado a um ou mais dos dispositivos semicondutores 36, mas podem ser desconectados da interconexão ou traço de metal 35a, 35b, 35c ou 35d. A interconexão ou traço de metal 35e pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base, ou um traço de base. O elemento dos chips 68 na Figura 110 indicado por um mesmo número de referência conforme indica o elemento dos chips 68 na Figura 7 tem um mesmo material e partícula como o elemento dos chips 68 ilustrado na Figura 7. Em um caso, um dos chips 68 pode ter projetos de circuitos diferentes daqueles de um outro dos chips 68. Também, em outro caso, um dos chips 68 pode ter os mesmos projetos de circuito que aqueles de um outro dos chips 68. Alternativamente, um dos chips 68 pode ter uma área (superfície superior) ou tamanho diferente daquele de um outro dos chips 68. Também, em outro caso, um dos chips 68 pode ter uma mesma área (superfície superior) ou tamanho que aquele de um outro dos chips 68. O portador 11 ilustrado na Figura 110 é similar ao ilustrado na Figura 1 exceto que o portador 11 ilustrado na Figura 110 também inclui múltiplos atenuadores de metal 892 em pontos de contato múltiplos, nos fundos das aberturas múltiplas 20a na camada de isolamento ou dielétrica 20, da camada condutiva 18. Os pontos de contato, nos fundos das aberturas 20a, da camada condutiva 18 podem ser separados uns dos outros pela camada de isolamento ou dielétrica 20 do portador 11.

[0361] Os atenuadores de metal 892 podem ser compostos por duas camadas de metal 84a e 85. A camada de metal 85, tal como a camada de níquel, pode ter uma espessura, por exemplo, entre 2 e 10 micrômetros e pode ser formada nos pontos de contato, nos fundos das aberturas 20a, da camada condutiva 18 do portador 11 por, por exemplo, um processo de eletro galvanização ou de revestimento químico. A camada de metal 84a, tal como uma camada de solda ou de ouro, pode ter uma espessura, por exemplo, entre 2 a 15 micrômetros e pode ser formada na camada de metal 85, tal como a camada de níquel, por, por exemplo, um processo de eletro galvanização ou de revestimento químico.

[0362] Os ressaltos de metal 891 podem ser compostos por uma ou mais camadas de metal, tal como as camadas de metal 83 e 84b. A camada de metal 83 pode incluir uma camada de adesão/barreira, tal como uma camada de titânio, nitreto de titânio, uma liga de titânio-tungstênio, tântalo, nitreto de tântalo ou cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros, formada sob e sobre os pontos de contato, nos topos das aberturas 24a, da camada de metal padronizado 26 de cada chip 68 por, por exemplo, um processo de pulverização. A camada de metal 83 pode também incluir uma camada de semente, tal como uma camada de uma liga de titânio-cobre, cobre, ouro ou níquel, com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros, formada sob e sobre a camada de adesão/barreira por, por exemplo, um processo de pulverização. A camada de metal 84b, por exemplo, pode incluir uma camada de cobre com uma espessura, por exemplo, entre 0,5 e 20 micrômetros e, preferencialmente, entre 2 e 10 micrômetros, formada sob e sobre a camada de semente, preferencialmente a camada de semente de cobre de liga de titânio-cobre, da camada de metal 83 por, por exemplo, um processo de eletro galvanização, uma camada de níquel com uma espessura, por exemplo, entre 0,1 e 10 micrômetros e, preferencialmente, entre 0,2 e 5 micrômetros, formada sob e sobre a camada de cobre por, por exemplo, um processo de eletro galvanização ou de revestimento químico, e uma camada de solda de bismuto, índio, estanho, uma liga de estanho-chumbo, uma liga de estanho-prata, uma liga de estanho-cobre, ou uma liga de estanho-prata-cobre, utilizada para juntar com a camada de metal 84a (tal como uma camada de solda ou ouro) dos atenuadores de metal 892, formados sob e sobre a camada de níquel por, por exemplo, um processo de eletro galvanização. Alternativamente, a camada de metal 84b pode incluir uma camada de cobre com uma espessura, por exemplo, entre 2 e 100 micrômetros e, preferencialmente, entre 5 e 50 micrômetros, formada sob e sobre a camada de semente, preferencialmente a camada de semente de cobre ou camada de semente de liga de titânio-cobre, da camada de metal 83 por um processo de eletro galvanização, uma camada de níquel com uma espessura, por exemplo, entre 2 e 10 micrômetros e, preferencialmente, entre 2 e 5 micrômetros, formada sob e sobre a camada de cobre por um processo de eletro galvanização ou de revestimento químico e uma camada de ouro, utilizada para juntar com a camada de metal 84a (tal como uma camada de solda ou de ouro) dos atenuadores de metal 892, formada sob e sobre a camada de níquel por um processo de eletro galvanização ou processo de revestimento químico. Alternativamente, a camada de metal 84b pode incluir uma camada de níquel com uma espessura, por exemplo, entre 2 e 20 micrômetros e, preferencialmente, entre 5 e 25 micrômetros, formada sob e sobre a camada de semente, preferencialmente a camada de semente de cobre ou camada de semente de liga de titânio-cobre, da camada de metal 83 por, por exemplo, um processo de eletro galvanização, e uma camada de solda de bismuto, índio, estanho, uma liga de estanho- chumbo, uma liga de estanho-prata, uma liga de estanho-cobre, ou uma liga de estanho-prata-cobre, utilizada para juntar com a camada de metal 84a (tal como uma camada de solda ou ouro) dos atenuadores de metal 892, formada sob e sobre a camada de níquel por, por exemplo, um processo de eletro galvanização ou de revestimento químico.

[0363] Com referência à Figura 111, os chips 68 podem ser fixados com o portador 11 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos de metal 891 dos chips 68 com os atenuadores de metal 892 do portador 11. Neste processo, os ressaltos de metal 891 podem ser colocados sobre os atenuadores de metal 892, e então, a camada mais inferior, a camada de solda ou de ouro descrita anteriormente, da camada de metal 84b dos ressaltos de metal 891 e a camada mais superior, a camada de solda ou de ouro descrita anteriormente, da camada de metal 84a dos atenuadores de metal 892 podem ser fundidos ou integrados nas juntas de metal múltiplas 89 utilizando um processo adequado, tal como processo de aquecimento ou de refluxo. Consequentemente, as juntas de metal 89 podem ser formadas entre dois lados ativos dos chips 68 e um lado superior do portador 11. Cada uma das juntas de metal 89 pode ser uma camada de bismuto, de índio, de uma liga de estanho-chumbo, de uma liga de estanho-prata, de uma liga de estanho-cobre, de uma liga de estanho-prata-cobre, de uma liga de estanho- ouro, ou de ouro tendo uma espessura, por exemplo, entre 5 e 50 micrômetros entre a camada de metal 85 e a camada de níquel descrita anteriormente na camada de metal 84 remanescente, não ilustrada na Figura 111, mas ilustrada na Figura 110, sob e sobre a camada de metal 83. As juntas de metal 89 podem ser conectadas as interconexões ou traços de metal 35b, 35c, 35d e 35e dos chips 68 com as interconexões ou traços de metal múltiplos da camada condutiva 18 do portador 11. A seguir, um preenchimento inferior 91 pode ser formado entre a camada de passivação 24 de cada chip 68 e no lado superior do portador 11 e contém as juntas de metal 89. O preenchimento inferior 91 pode incluir epóxi, preenchedor de vidro ou preenchedor de carbono, e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi.

[0364] A seguir, com referência à Figura 112, os substratos simulados 62 separados múltiplos podem ser juntados com o lado superior do portador 11 utilizando uma camada de cola 22. A camada de cola 22 pode ser uma camada de polímero, tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou silosano, com uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros. Quando uma lacuna entre dois chips vizinhos 68 é grande demais, tal como maior que 500 ou 1.000 micrômetros, um ou mais dos substratos simulados separados 62 pode ser colocado na lacuna. Alternativamente, quando uma lacuna entre dois chips vizinhos 68 é pequena demais, tal como menor que 500 ou 1.000 micrômetros, não pode existir qualquer substrato simulado 62 separado colocado na lacuna. Os substratos simulados 62 separados, por exemplo, pode ser barras de silício separadas, chips simulados separados, matrizes de silício simuladas separadas, ou substratos separados de poli-silício, vidro, silício ou cerâmica. Em uma das modalidades, não existem quaisquer circuitos pré-formados em cada substrato simulado 62 separado ou em uma superfície superior ou inferior de cada substrato simulado separado 62 antes dos substratos simulados 62 separados serem fixados com o portador 11.

[0365] Alternativamente, a camada de cola 22 pode ser substituída por uma camada de óxido de silício que é pré-formada em um lado inferior de cada um dos substratos simulados 62 separados. Neste caso, juntar os substratos simulados 62 separados com o lado superior do portador 11 pode ser desempenhado pela junção da camada de óxido de silício 22 desempenhada em cada um dos substratos simulados 62 separados com outra camada de óxido de silício da camada dielétrica ou de isolamento 20 do portador 11. Consequentemente, os substratos simulados 62 separados podem ser fixados com o portador 11 utilizando estas camadas de óxido de silício.

[0366] A Figura 113 é uma vista superior esquemática ilustrando os substratos simulados 62 separados e os chips 68 ilustrados na Figura 112 de acordo com uma modalidade, e a Figura 112 é a vista transversal cortada ao longo da linha C-C ilustrada na Figura 113. Conforme ilustrado nas Figuras 112 e 113, existem múltiplas lacunas 4 cada uma entre um dos chips 68 e um dos substratos simulados 62 separados, e existem lacunas múltiplas 8 (uma das quais é ilustrada) cada uma entre dois chips vizinhos 68. Cada uma das lacunas 4 pode ter uma distância ou espaçamento transverso D1, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8 pode ter uma distância ou lacuna transversa D2, por exemplo, menor que 500 micrômetros, tal como entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0367] Após os substratos simulados 62 separados serem fixados com o portador 11, a estrutura ilustrada na Figura 114 pode ser formada pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 112, o material de preenchimento de lacuna/encapsulamento 64 ilustrado na Figura 10 pode ser formado em um lado posterior do substrato semicondutor 56 de cada chip 68, nos lados superiores dos substratos simulados 62 separados, e nas lacunas 4 e 8. A seguir, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e os substratos simulados 62 separados são retificados ou polidos por, por exemplo, um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química até que o substrato semicondutor 58 de um dos chips 68 seja decrescido até uma espessura T1, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Preferencialmente, cada um dos chips 68, após o processo de retificação ou polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. Após o processo de retificação ou polimento, um dos substratos simulados 62 separados pode ser diminuído até uma espessura T2, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 permanecendo nas lacunas 4 e 8 pode ter uma espessura vertical T3, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e as superfícies retificadas ou polidas 62s dos substratos simulados 62 separados pode ser substancialmente plana e não coberta pelo material de preenchimento de lacuna/encapsulamento 64. As superfícies retificadas ou polidas 62s podem ser substancialmente coplanares em relação à superfície retificada ou polida 58s de cada chip 68 e com a superfície retificada ou polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8. Após o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e os substratos simulados 62 separados são retificados ou polidos pelo processo acima mencionado, a camada dielétrica 60 ilustrada na Figura 14 pode ser formada na superfície retificada ou polida 58s do substrato semicondutor 58 de cada chip 68, nas superfícies retificadas ou polidas 62s dos substratos simulados 62 separados, e na superfície retificada ou polida 64s do material de preenchimento de lacuna/encapsulamento 64.

[0368] Alternativamente, a estrutura ilustrada na Figura 114 pode ser formada pelas seguintes etapas. Após os substratos simulados 62 separados serem fixados com o portador 11, o material de preenchimento de lacuna/encapsulamento 64 ilustrado na Figura 12 pode ser formado nos lados posteriores dos substratos semicondutores 58 dos chips 68, nos lados superiores dos substratos simulados 62 separados, e nas lacunas 4 e 8. A seguir, o polímero 65 ilustrado na Figura 12 pode ser formado no material de preenchimento de lacuna/encapsulamento 64 e nas lacunas 4 e 8. A seguir, as etapas ilustradas na Figura 13 podem ser desempenhadas para remover a camada de polímero 65, para remover o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8, para afinar os substratos semicondutores 58 dos chips 68, e para afinar os substratos simulados 62 separados. Consequentemente, a superfície polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e as superfícies polidas 62s dos substratos simulados 62 separados podem ser substancialmente planas e não cobertas pelo material de preenchimento de lacuna/encapsulamento 64. As superfícies polidas 62s podem ser substancialmente coplanares em relação à superfície polida 58s de cada chip 68 e em relação à superfície polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8. As superfícies polidas 58s, 62s e 64s podem ter uma micro-aspereza, por exemplo, menor que 20 nanômetros. Cada um dos chips 68 pode ser diminuído até uma espessura, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros. O substrato semicondutor 58 de um dos chips 68 pode ser diminuído até a espessura T1 entre 1 e 30 micrômetros e, preferencialmente, entre 2 e 5 micrômetros, entre 2 e 10 micrômetros, entre 2 e 20 micrômetros, ou entre 3 e 30 micrômetros. Cada um dos substratos simulados 62 separados pode ser diminuído até a espessura T2, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros. O material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 pode ser diminuído até a espessura T3, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros. Após isso, a camada dielétrica 60 ilustrada na Figura 14 pode ser formada na superfície polida 58s do substrato semicondutor 58 de cada chip 68, nas superfícies polidas 62s dos substratos simulados 62 separados, e na superfície polida 64s do material de preenchimento de lacuna/encapsulamento 64.

[0369] Com referência à Figura 115, após formar a estrutura ilustrada na Figura 114, as múltiplas vias diretas 170v, incluindo as vias diretas 170a, 170b, 170d, 170f e 170g, podem ser formadas nos chips 68 e nos substratos simulados 62 separados, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68, por um processo ou processos adequados, por exemplo, pelas etapas seguintes. Primeiro, uma camada foto-resistente, tal como uma camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 60 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto-exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma solução química pode ser empregado para formar aberturas múltiplas, expondo a camada dielétrica 60, na camada foto-resistente. A camada foto-resistente pode ter uma espessura, por exemplo, entre 3 e 50 micrômetros. A seguir, a camada dielétrica 60 sobre as aberturas na camada foto-resistente pode ser removida utilizando, por exemplo, um processo de decapagem de plasma anisotrópico. A seguir, os substratos simulados 62 separados sobre as aberturas na camada foto-resistente e os chips 68 sobre as aberturas na camada foto-resistente podem ser decapados até as regiões predeterminadas das camadas 26 e 34 nos chips 68 e as regiões predeterminadas da camada condutiva 18 no portador 11 serem expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto-resistente pode ser removida utilizando, por exemplo, uma química orgânica. Consequentemente, as vias diretas 170v, incluindo as vias diretas 170a, 170c, 170d, 170f e 170g, podem ser formadas nos chips 68 e nos substratos simulados 62 separados, expondo as regiões múltiplas da camada condutiva 18 do portador 11 e expondo as regiões múltiplas das camadas 26 e 34 dos chips 68. A via direta 170a é formada em um dos substratos simulados 62 separados, e as vias diretas 170c, 170d, 170f e 170g são formadas no mesmo chip 68. Cada uma das vias diretas 170v, tal como a via direta 170a, 170c, 170d, 170f ou 170g, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0370] Uma das vias diretas 170v, tal como a via direta 170a, passa através da via dielétrica 60, de um dos substratos simulados 62 separados, da camada de cola ou da camada de óxido de silício 22, e da camada de isolamento ou dielétrica 20 do portador 11, expondo uma região da camada condutiva 18 do portador 11. Uma outra das vias diretas 170v, tal como a via direta 170c, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e da camada dielétrica 48 de um dos chips 68, expondo a interconexão ou traço de metal 35d na camada de interconexão 34 de um dos chips 68. Uma outra das vias diretas 170v, tal como a via direta 170d, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e das camadas dielétricas 44, 46 e 48 de um dos chips 68, expondo a interconexão ou traço de metal 35c na camada de metal padronizado 26 de um dos chips 68. Uma outra das vias diretas 170v, tal como a via direta 170f, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e da camada dielétrica 48 de um dos chips 68, expondo a interconexão ou traço de metal 35b na camada de interconexão 34 de um dos chips 68. Uma outra das vias diretas 170v, tal como a via direta 170g, passa através da camada dielétrica 60 e através do substrato semicondutor 58 e das camadas dielétricas 44, 46 e 48 de um dos chips 68, expondo a interconexão ou traço de metal 35a na camada de interconexão 34 de um dos chips 68 e expondo a interconexão ou traço de metal 35e na camada de metal padronizado 26 de um dos chips 68. Um sustentador 804 provido pela camada dielétrica 44 está entre a interconexão ou traço de metal 35a exposta pela via direta 170g e a interconexão ou traço de metal 35e sobre a via direta 170g com o propósito de suportar a interconexão ou traço de metal exposto 35a. O sustentador 804 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. As Figuras 116 a 119 são três exemplos de vias em perspectiva superiores esquemáticas ilustrando a via direta 170g e as interconexões ou traços de metal 35a e 35e ilustradas na Figura 115.

[0371] Conforme ilustrado nas Figuras 115 e 116, a via direta 170g em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68. A interconexão ou traço de metal 35a tem uma região em forma de linha, exposta pela via direta 170g, estendendo em uma direção horizontal a partir de um lado da via direta 170g até o lado oposto da via direta 170g através de um centro da via direta 170g. O sustentador 804, entre a interconexão ou traço de metal 35e sobre a via direta 170g e a região em forma de linha exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ser em forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 35a. Preferencialmente, a via direta 170g pode ser, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0372] Conforme ilustrado nas Figuras 115 e 117, a via direta 170g em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe uma região da interconexão ou traço de metal 35e em um dos chips 68. A interconexão ou traço de metal 35a tem uma região de península, exposta pela via direta 170g, estendendo em uma direção horizontal a partir de um lado da via direta 170g pelo menos até um centro da via direta 170g, mas não alcança até o lado oposto da via direta 170g; a interconexão ou traço de metal 35a tem uma extremidade exposta pela via direta 170g. O sustentador 804, entre a interconexão ou traço de metal 35e sob a via direta 170g e a região de península exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ser em forma de península, como a região de península exposta da interconexão ou traço de metal 35a. Preferencialmente, a via direta 170g pode ser, mas não está limitado a, uma forma circular a partir de uma vista em perspectiva superior.

[0373] Conforme ilustrado nas Figuras 115 e 118, a via direta 170g em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe uma região da interconexão ou traço de metal 35e em um dos chips 68. A interconexão ou traço de metal 35a tem uma região de península, exposta pela via direta 170g, estendendo em uma direção horizontal de um lado da via direta 170g pelo menos até um centro da via direta 170g, mas não alcança até o lado oposto da via direta 170g; a interconexão ou traço de metal 35a tem uma extremidade circular exposta pela via direta 170. O sustentador 804, entre a interconexão ou traço de metal 35e sobre a via direta 170g e a região de península exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ser em forma de península, como a região de península exposta da interconexão ou traço de metal 35a. Preferencialmente, a via direta 170g pode ter, mas não está limitada a, uma forma circular a partir de uma vista em perspectiva superior.

[0374] A Figura 119 é um exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170g e as interconexões ou traços de metal 35a e 35e ilustradas na Figura 115. Neste caso, a via direta 170g pode ser, mas não está limitada a, uma forma oval e tem uma largura W7, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros. A via direta oval 170g em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe as duas regiões da interconexão ou traço de metal 35e em um dos chips 68. A interconexão ou traço de metal 35a tem uma região em forma de linha, exposta pela via direta em forma oval 170g, estendendo em uma direção horizontal a partir de um lado da via direta em forma oval 170g até o lado oposto da via direta em forma oval 170g através de um centro da via direta em forma oval 170g. O sustentador 804, entre a interconexão ou traço de metal 35e sobre a via direta 170g e a região em forma de linha exposta da interconexão ou traço de metal 35a da camada de interconexão 34, pode ser em forma de linha, como a região em forma de linha exposta da interconexão ou traço de metal 35a. A interconexão ou traço de metal 35a exposto pela via direta em forma oval 170g tem uma largura W8, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 20 micrômetros, entre 0,3 e 10 micrômetros, entre 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. Uma distância horizontal S4 entre um ponto da extremidade do eixo geométrico longo da via direta em forma oval 170g e uma borda, que está mais perto do ponto final do que da outra borda oposta, da interconexão ou traço de metal 35a exposto pela via direta em forma oval 170g pode ser, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros.

[0375] A seguir, com referência à Figura 120, uma camada dielétrica 50 pode ser formada em uma superfície superior da camada dielétrica 60, na camada condutiva 18, exposta pelas vias diretas 170v (tal como a via direta 170a), do portador 11, nas camadas 26 e 34, expostas pelas vias diretas 170v (tal como as vias diretas 170c, 170d, 170f e 170g), dos chips 68, e nas paredes laterais das vias diretas 170v. As especificações da camada dielétrica 50 ilustrada na Figura 120 podem ser chamadas de especificações da camada dielétrica 50 conforme ilustrado na Figura 19.

[0376] A seguir, com referência à Figura 121, uma camada foto-resistente 168, tal como uma camada resistente fotossensível do tipo positivo ou camada resistente fotossensível do tipo negativo, pode ser formada na camada dielétrica 50 utilizando, por exemplo, um processo de revestimento por giro ou um processo de laminação. A seguir, um processo de foto-exposição utilizando um escalonador 1X e um processo de desenvolvimento utilizando uma química molhada podem ser empregados para formar as aberturas múltiplas 168a, expondo a camada dielétrica 50, na camada foto-resistente 168. A camada foto-resistente 168 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros.

[0377] A seguir, com referência à Figura 122, a camada dielétrica 50 formada nas camadas 18, 26 e 34 e na superfície superior da camada dielétrica 60 sobre as aberturas 168a pode ser removida por, por exemplo, decapagem da camada dielétrica 50 sobre as aberturas 168a utilizando um processo de decapagem de plasma anisotrópico. A camada dielétrica 50 nos fundos das vias diretas 170v, na superfície superior da camada dielétrica 60 sobre as aberturas 168a, e uma superfície superior da interconexão ou traço de metal 35a sobre o sustentador 804 pode ser decapada. Consequentemente, as camadas 18, 26 e 34 nos fundos das vias diretas 170v, a superfície superior da camada dielétrica 60 sobre as aberturas 168a, e a interconexão ou traço de metal 35a sobre o sustentador 804 são expostos pelas aberturas 168a, e a camada dielétrica 50 permanece nas paredes laterais das vias diretas 170v, tão chamadas de camadas dielétricas da parede lateral nas vias diretas 170v. As camadas dielétricas da parede lateral 50 são formadas nas paredes laterais das vias diretas 170v nos chips 68 ou no(s) substrato(s) simulado(s) 62 e estão contidas pelos substratos semicondutores 58 dos chips 68 ou pelo(s) substrato(s) simulado(s) 62.

[0378] A seguir, com referência à Figura 123, os sulcos múltiplos 60t, as aberturas de damasceno, podem ser formadas na camada dielétrica 60 cauterizando a camada dielétrica 60 e as camadas dielétricas da parede lateral 50 sobre as aberturas 168a até uma profundidade D3, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros, utilizando, por exemplo, um processo de decapagem de plasma anisotrópica. Preferencialmente, a camada dielétrica 60 e as camadas dielétricas da parede lateral 50 têm um mesmo material, tal como nitreto de silício, óxido de silício ou oxinitreto de silício. Após o processo de decapagem, a camada dielétrica 60 sobre os sulcos 60t tem uma espessura remanescente T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0379] Alternativamente, uma técnica para cessar a decapagem pode ser empregada ao processo de formação dos sulcos 60t na camada dielétrica 60. Neste caso, a camada dielétrica 60 é composta por camadas inorgânicas descritas anteriormente, por exemplo, incluindo a primeira camada de óxido de silício nas superfícies 58s, 62s e 64s, a camada de oxinitreto de silício, utilizada como a camada para cessar a decapagem, na primeira camada de óxido de silício, e a segunda camada de óxido de silício na camada de oxinitreto de silício. Os sulcos 60t podem ser formados na camada dielétrica 60 decapando a segunda camada de óxido de silício da camada dielétrica 60 sobre as aberturas 168a e as camadas dielétricas da parede lateral 50 sobre as aberturas 168a até que a camada de oxinitreto de silício da camada dielétrica 60 seja exposta pelas aberturas 168a. Consequentemente, os sulcos 60t são formados na segunda camada de óxido de silício da camada dielétrica 60, e a camada dielétrica 60 remanescente, composta pela camada de oxinitreto de silício e a primeira camada de óxido de silício, sob os sulcos 60t tem uma espessura T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0380] A seguir, com referência à Figura 124, a camada foto-resistente 168 é removida utilizando, por exemplo, uma química orgânica. Os sulcos 60t formados na camada dielétrica 60 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas neles. As camadas dielétricas da parede lateral 50 formada nas paredes laterais das vias diretas 170v (tal como as vias diretas 170c, 170d, 170f e 170g) nos chips 68 pode impedir que metais de transição, tal como cobre, sódio ou umidade penetre nos dispositivos CI dos chips 68. A Figura 125 é uma vista em perspectiva superior esquemática ilustrando os sulcos 60t, as vias diretas 170v e as camadas dielétricas da parede lateral 50 ilustradas na Figura 124 de acordo com uma modalidade da presente invenção, e a Figura 124 é uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 125.

[0381] A seguir, com referência à Figura 126, formar uma camada de adesão/barreira 52 nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, nas paredes laterais e nos fundos dos sulcos 60t, na camada dielétrica 50, e na interconexão ou traço de metal 35a que está no sustentador 804, formar uma camada de semente 54 na camada de adesão/barreira 52, e formar uma camada de condução 56 na camada de semente 54 podem ser chamadas de etapas ilustradas na Figura 25. As especificações das camadas 52, 54 e 56 ilustradas na Figura 126 podem ser chamadas de especificações das camadas 52, 54 e 56 conforme ilustradas na Figura 25, respectivamente.

[0382] A seguir, com referência à Figura 127, utilizando um processo de retificação ou de polimento, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, as camadas 52, 54 e 56 fora dos sulcos 60t podem ser removidas, e a camada dielétrica 50 na superfície superior da camada dielétrica 60 pode ser removida. Consequentemente, a camada dielétrica 60 tem uma superfície superior 60s exposta que pode ser substancialmente coplanar em relação à superfície retificada ou polida 56s da camada de condução 56 nos sulcos 60t, e as superfícies 56s e 60s podem ser substancialmente planas. A camada dielétrica 60 tem uma espessura T7, entre a superfície superior exposta 60s e a superfície 58s ou 62s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros ou entre 2 e 5 micrômetros. A camada de adesão/barreira 52 e a camada de semente 54 estão em paredes laterais e em um fundo da camada de condução 56 nos sulcos 60t, e as paredes laterais e o fundo da camada de condução 56 nos sulcos 60t são cobertos pela camada de adesão/barreira 52 e a camada de semente 54.

[0383] Em uma primeira alternativa, após as etapas para remover as camadas 52, 54 e 56 fora dos sulcos 60t e para remover a camada dielétrica 50 na superfície superior da camada dielétrica 60, a camada de adesão/barreira 52 pode ser uma camada contendo titânio, tal como uma camada única de titânio, liga de titânio-tungstênio ou nitreto de titânio, com uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 804. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0384] Em uma segunda alternativa, após as etapas para remover as camadas 52, 54 e 56 fora dos sulcos 60t e para remover a camada dielétrica 50 na superfície superior da camada dielétrica 60, a camada de adesão/barreira 52 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e nos fundos dos sulcos 60t, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 804. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 60t e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros.

[0385] Em uma terceira alternativa, após as etapas para remover as camadas 52, 54 e 56 fora dos sulcos 60t e para remover a camada dielétrica 50 na superfície superior da camada dielétrica 60, a camada de adesão/barreira 52 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e nos fundos dos sulcos 60t, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 804. A camada de semente 54 pode ser uma camada única de cobre ou uma camada de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio- cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e,preferencialmente, entre 0,5 e 3 micrômetros.

[0386] Após as etapas para remover as camadas 52, 54 e 56 fora dos sulcos 60t e para remover a camada dielétrica 50 na superfície superior da camada dielétrica 60, as camadas 52, 54 e 56 nos sulcos 60t compõem as interconexões de metal múltiplas (ou traços de metal damasceno) 1, incluindo interconexões de metal (ou traços de metal damasceno) 1a e 1b, nos sulcos 60t. As camadas 52, 54 e 56 nas vias diretas 170v compõem plugues de metal múltiplos (ou vias de metal) 5p nas vias diretas 170v, incluindo plugues de metal (ou vias de metal) 5a, 5c, 5d, 5f e 5g nas vias diretas 170a, 170c, 170d, 170f e 170g conforme ilustrado na Figura 124, respectivamente. Cada um dos plugues de metal 5p nos chips 68 e nos substratos simulados 62 separados é envolvido por uma das camadas dielétricas da parede lateral 50 nas vias diretas 170v. O plugue de metal 5a é formado em um dos substratos simulados 62, e os plugues de metal 5c, 5d, 5f e 5g são formados no mesmo chip 68. O sustentador 804 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 804 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 está posicionada, do plugue de metal 5g. Estes plugues de metal 5p formados nos chips 68 e nos substratos simulados 62 separados podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e os pontos de contato múltiplos da camada condutiva 18 no portador 11. As interconexões de metal 1, tal como 1a e 1b, nos sulcos 60t podem ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros.

[0387] Por exemplo, um dos plugues de metal 5p,tal como o plugue de metal 5a, pode ser formado em um dos substratos simulados 62 separados e formado em um ponto de contato da camada condutiva 18 em um fundo de uma das vias diretas 170v, tal como a via direta 170a. Um outro dos plugues de metal 5p, tal como o plugue de metal 5c, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170c), da interconexão ou traço de metal 35d na camada de interconexão 34 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5d, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170d), da interconexão ou traço de metal 35c na camada de metal padronizada 26 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5f, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170f), da interconexão ou traço de metal 35b na camada de interconexão 34 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5g, pode ser formado em um dos chips 68, formado em um ponto de contato da interconexão ou traço de metal 35a sobre um sustentador (tal como o sustentador 804) que está entre duas partes inferiores esquerda e direita de um outro dos plugues de metal 5p (tal como o plugue de metal 5g), e formado em um ou mais pontos de contato da interconexão ou traço de metal 35e sobre uma das vias diretas 170v (tal como a via direta 170g).

[0388] Uma das interconexões de metal 1, tal como 1a ou 1b, pode ser formada sobre múltiplos dos substratos simulados 62 separados, sobre múltiplos dos chips 68, através de bordas múltiplas de múltiplos dos chips 68, e através das bordas múltiplas dos múltiplos dos substratos simulados 62 separados. A interconexão de metal 1a pode ser conectada ao ponto de contato, no fundo da via direta 170a, da camada condutiva 18 através do plugue de metal 5a em um dos substratos simulados 62 separados, pode ser conectado ao ponto de contato, no fundo da via direta 170c, da interconexão ou traço de metal 35d em um dos chips 68 através do plugue de metal 5c em um dos chips 68, e pode ser conectado ao ponto de contato, no fundo da via direta 170d, da interconexão ou traço de metal 35c em um dos chips 68 através do plugue de metal 5d em um dos chips 68. A interconexão de metal 1b pode ser conectada ao ponto de contato, no fundo da via direta 170f, da interconexão ou traço de metal 35b em um dos chips 68 através do plugue de metal 5f em um dos chips 68, pode ser conectado ao(s) ponto(s) de contato, no fundo da via direta 170g, da interconexão ou traço de metal 35e em um dos chips 68 através do plugue de metal 5g em um dos chips 68, e pode ser conectado à interconexão ou traço de metal 35a no sustentador 804 através do plugue de metal 5g. A interconexão de metal 1a pode ser também conectada a um ou mais dispositivos semicondutores 36 em outro dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68. A interconexão de metal 1b pode ser também conectado a um ou mais dispositivos semicondutores 36 em um ou mais dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68.

[0389] Consequentemente, um dos dispositivos semicondutores 36 em um dos chips 68 pode ser conectado a um outro dos dispositivos semicondutores 36 em um dos chips 68 ou em um outro dos chips 68 através de uma das interconexões de metal 1, tal como 1a ou 1b, e pode ser conectado a um ponto de contato, em um fundo de uma das vias diretas 170v (tal como via direta 170a), da camada condutiva 18 no portador 11 através de uma das interconexões de metal 1. Cada uma das interconexões de metal 1 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0390] Alternativamente, o elemento 68 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento é uma pastilha, o portador 11 pode ser uma outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado na junção de pastilha com pastilha.

[0391] Com referência à Figura 128, após formar a estrutura ilustrada na Figura 127, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustradas nas Figuras 27 a 81, e então um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar múltiplos sistema em pacotes ou módulos de multi-chip, tal como sistema em pacotes ou módulos de multi-chip 555j e 555k.

[0392] Alternativamente, antes do processo de singulação, os plugues ou vias de metal múltiplas podem ser formados em aberturas múltiplas no substrato 10 e a camada dielétrica 12 do portador 11, passando através do substrato 10 e da camada dielétrica 12, e conectado à camada condutiva 18 do portador 11. Os plugues ou vias de metal podem incluir ou podem ser cobre, alumínio, ouro, ou níquel. Alternativamente, os plugues ou vias de metal podem ainda incluir titânio, uma liga de titânio-tungstênio, nitreto de titânio, tântalo, nitreto de tântalo, uma liga de titânio- cobre, ou cromo. A seguir, os traços de metal múltiplos podem ser formados em um lado inferior do substrato 10 e conectados à camada condutiva 18 do portador 11 através dos plugues ou vias de metal. Cada um dos traços de metal pode incluir uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou uma liga de titânio-cobre sob o lado inferior do substrato 10, e uma camada de metal eletro galvanizado sobre a camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, ou uma liga de titânio-cobre. A camada de metal eletro galvanizado pode incluir ou pode ser uma camada de cobre, ouro, alumínio ou níquel. A seguir, os componentes passivos múltiplos, tal como capacitores, indutores ou resistores, podem ser anexados ao lado inferior do substrato 10 e fundidos com os traços de metal utilizando soldas. As soldas podem incluir bismuto, índio, estanho, uma liga de estanho-chumbo, uma liga de estanho-prata, uma liga de estanho-prata-cobre, uma liga de estanho-ouro, ou uma liga de estanho-cobre. Após os componentes passivos estarem fundidos com os traços de metal, o processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar sistema em pacotes ou módulos de multi-chip, tal como os sistema em pacotes ou módulos de multi-chip 555j e 555k.

[0393] Consequentemente, o sistema em um pacote ou módulo de multi-chip 555j pode ter um dos componentes passivos que tem um primeiro terminal conectado ao plugue de metal 5a conforme ilustrado na Figura 127 através, em sequência, de uma das soldas, um dos traços de metal no lado inferior do substrato 10, um dos plugues ou vias de metal no substrato 10, e uma interconexão de metal da camada condutiva 18 no lado superior do substrato 10, e tem um segundo terminal conectado a uma das juntas de metal 89, que podem ser conectadas ao plugue de metal 5f ou 5g conforme ilustrado na Figura 127, através, em sequência, de uma outra das soldas, um outro dos traços de metal no lado inferior do substrato 10, um outro dos plugues ou vias de metal no substrato 10, e outra interconexão de metal da camada condutiva 18 no lado superior do substrato 10.

[0394] Alternativamente, o sistema em um pacote ou módulo de multi-chip 555j pode ter um dos componentes passivos que tem um primeiro terminal conectado a uma das juntas de metal 89, que pode ser conectado ao plugue de metal 5c ou 5d conforme ilustrado na Figura 127, através, em sequência, de uma das soldas, um dos traços de metal no lado inferior do substrato 10, um dos plugues ou vias de metal no substrato 10, e uma das interconexões de metal da camada condutiva 18 no lado superior do substrato 10, e tem um segundo terminal conectado a um outro das juntas de metal 89, que pode ser conectado ao plugue de metal 5f ou 5g conforme ilustrado na Figura 127, através, em sequência, de uma outra das soldas, um outro dos traços de metal no lado inferior do substrato 10, um outro dos plugues ou vias de metal no substrato 10, e uma outra interconexão de metal da camada condutiva 18 no lado superior do substrato 10.

[0395] O sistema em um pacote ou módulo de multi-chip 555j pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 129, o sistema em um pacote ou módulo de multi-chip 555j pode ser fixado com um lado superior de um portador 176 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com a camada de solda ou de ouro desempenhada no lado superior do portador 176. A seguir, um preenchimento inferior 174 pode ser formado entre a camada de polímero 136 do pacote de sistema interno ou módulo de multi-chip 555j e o lado superior do portador 176 e contém os ressaltos ou bolas de solda 126. A seguir, as bolas de solda múltiplas 178 podem ser formadas em um lado inferior do portador 176. As especificações do portador 176, o preenchimento inferior 174, e as bolas de solda 178 ilustradas na Figura 129 podem ser chamadas de especificações do portador 176, o preenchimento inferior 174, e as bolas de solda 178 conforme ilustrado na Figura 83, respectivamente.

[0396] A Figura 130 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com uma modalidade da presente descrição, que pode ser formado pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 127, as etapas conforme ilustradas nas Figuras 27 a 29 podem ser desempenhadas subsequentemente. A seguir, formar os ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 podem ser chamadas de etapas ilustradas na Figura 84. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar sistema em pacotes ou módulos de multi-chip múltiplos, tal como sistema em um pacote ou módulo de multi-chip 555m. No sistema em um pacote ou módulo de multi-chip 555m, cada uma das interconexões 3 pode ser conectada a um ou mais dos ressaltos de metal 668.

[0397] O sistema em um pacote ou módulo de multi-chip 555m pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 131, o sistema em um pacote ou módulo de multi-chip 555m pode ser fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro desempenhada no lado superior do portador 176, as juntas de metal múltiplas 180 são formadas entre a camada de barreira 144 dos ressaltos de metal 668 e o lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au, ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. Alternativamente, as juntas de metal 180 podem ser uma camada de ouro tendo uma espessura entre 0,1 e 10 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 pode ser formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555m e o lado superior do portador 176 e contém os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176.

[0398] Alternativamente, a camada dielétrica ou de isolamento 122 conforme ilustrada nas Figuras 128 a 131 pode ser omitida. Neste caso, a camada de polímero 136 formada nas superfícies 223, 225, 227 e 139s e os pontos de contato da camada de condução 125c das interconexões de metal 3 são expostas por e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos por e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0399] A Figura 132 ilustra um pacote de multi-chip 566b incluindo um sistema em um pacote ou módulo de multi-chip 555n conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados184, que podem ser formados por, por exemplo, as etapas seguintes. Após formar a estrutura ilustrada na Figura 127, as etapas conforme ilustradas nas Figuras 27 a 76 podem ser desempenhadas subsequentemente. A seguir, formar uma camada dielétrica ou de isolamento 122 nas superfícies retificadas ou polidas das camadas 125a e 125b, na superfície retificada ou polida 227 da camada de condução 125c, e na superfície superior exposta 139s da camada dielétrica 139, formar as interconexões ou traços de metal múltiplos 300 na camada dielétrica ou de isolamento 122 e em regiões múltiplas, expostas pelas aberturas múltiplas 122a na camada 122, da camada de condução 125c das interconexões de metal 3, e formar uma camada de polímero 136 na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300 podem ser chamadas de etapas ilustradas na Figura 86. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros, e aberturas múltiplas 136a na camada de polímero 136 expõe pontos de contato múltiplos das interconexões ou traços de metal 300. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou laser e para singularizar sistema em pacotes ou módulos de multi-chip múltiplos, tal como o sistema em um pacote ou módulo de multi-chip 555n.

[0400] A seguir, uma pluralidade de sistema em pacotes ou módulo de multi-chip 555n pode ser fixada com o portador 176 ilustrada na Figura 83, por exemplo, para formar uma camada de cola 182 com uma espessura entre 20 e 150 micrômetros no lado superior do portador 176, e então anexar a pluralidade de sistema em um pacote ou módulo de multi chip 555n no lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), silosano, ou SU-8, com uma espessura, por exemplo, entre 20 e 150 micrômetros. A seguir, fios múltiplos 184, tal como fios de ouro, fios de cobre, ou fios de alumínio, podem ser ligados no lado superior sobre o lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração de fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade de sistema em pacotes ou módulos de multi-chip 555n podem ser físicas e eletricamente conectadas ao portador 176 através dos fios ligados184. A seguir, um composto de modelagem 186 pode ser formado na pluralidade do sistema em um pacote ou módulo de multi-chip 555n, no lado superior do portador 176 e nos fios ligados184, encapsulando os fios ligados184 e a pluralidade do sistema em um pacote ou módulo de multi-chip 555n, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro, e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176. Consequentemente, um processo de singulação pode ser desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade de pacotes de multi-chip 566b. O pacote de multichip 566b pode ser conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro ou substrato de cerâmica, através das bolas de solda 178.

[0401] As Figuras 133 a 136 ilustram um processo para formar outro sistema em um pacote ou módulo de multichip de acordo com outra modalidade da presente descrição. Com referência à Figura 133, após formar a estrutura ilustrada na Figura 120, a camada dielétrica 50 formada nas camadas 18, 26 e 34 e na superfície superior da camada dielétrica 60 é decapada, e uma parte superior da camada dielétrica 60 é decapada, que podem ser chamadas de etapas ilustradas na Figura 89. Consequentemente, a camada dielétrica 50 nos fundos das vias diretas 170v, na superfície da camada dielétrica 60 e uma superfície superior da interconexão ou traço de metal 35a sobre o sustentador 804 é decapada, e a camada dielétrica 50 permanece nas paredes laterais das vias diretas 170v, tão chamadas de camadas dielétricas da parede lateral nas vias diretas 170v. As camadas dielétricas da parede lateral 50 são formadas nas paredes laterais das vias diretas 170v nos chips 68 ou no(s) substrato(s) simulado(s) 62 e estão contidas pelos substratos semicondutores 58 dos chips 68 ou pelo(s) substrato(s) simulado(s) 62. A camada dielétrica 60 pode ter uma espessura T22 remanescente entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,05 e 2 micrômetros, entre 0,05 e 1 micrômetros, entre 0,05 e 0,5 micrômetros, ou entre 0,05 e 0,3 micrômetros.

[0402] A seguir, com referência à Figura 134, formar uma camada de adesão/barreira 52 nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, na superfície decapada da camada dielétrica 60, nas camadas dielétricas da parede lateral 50, e na interconexão ou traço de metal 35a que está no sustentador 804, formando uma camada de semente 54 na camada de adesão/barreira 52, formando uma camada foto- resistente 194 na camada de semente 54, formando aberturas múltiplas 194a na camada foto-resistente 194, e formando uma camada de condução 56 nas regiões múltiplas, expostas pelas abertura 194a na camada 194, da camada de semente 54 pode ser referida como as etapas ilustradas na Figura 90.

[0403] A seguir, com referência à Figura 135, a camada foto-resistente 194 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 54 não abaixo da camada de condução 56 é removida por um processo adequado, tal como processo de decapagem química molhada ou processo de decapagem seca de plasma. A seguir, a camada de adesão/barreira 52 não abaixo da camada de condução 56 é removida por um processo adequado, tal como processo de decapagem química molhada ou processo de decapagem seca de plasma. Consequentemente, as camadas 52, 54 e 56 sobre a camada dielétrica 60 e sobre as vias diretas 170v compõem as interconexões de metal múltiplas 1, incluindo as interconexões de metal 1a e 1b, sobre a camada dielétrica 60 e sobre as vias diretas 170v. A camada de adesão/barreira 52 e a camada de semente 54 da interconexão 1 sobre a camada dielétrica 60 não estão em qualquer parede lateral 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60, mas sobre um fundo da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60. As paredes laterais 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60 não estão cobertas pelas camadas 52 e 54. As camadas 52, 54 e 56 nas vias diretas 170v compõem plugues de metal múltiplos (ou vias de metal) 5p nas vias diretas 170v, incluindo os plugues de metal (ou vias de metal) 5a, 5c, 5d, 5f e 5g nas vias diretas 170a, 170c, 170d, 170f e 170g conforme ilustrado na Figura 133, respectivamente. Cada um dos plugues de metal 5p nos chips 68 e nos substratos simulados separados 62 é envolvido por uma das camadas dielétricas da parede lateral 50 nas vias diretas 170v. O plugue de metal 5a é formado em um dos substratos simulados separados 62, e os plugues de metal 5c, 5d, 5f e 5g são formados no mesmo chip 68. O sustentador 804 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 804 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 está posicionada, do plugue de metal 5g. Estes plugues de metal 5p formados nos chips 68 e nos substratos simulados 62 separados podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 dos chips 68 e conectar as interconexões de metal 1 e múltiplos pontos de contato da camada condutiva 18 no portador 11.

[0404] Por exemplo, um dos plugues de metal 5p, tal como o plugue de metal 5a, pode ser formado em um dos substratos simulados 62 separados e formado em um ponto de contato da camada condutiva 18 em um fundo de uma das vias diretas 170v, tal como a via direta 170a. Um outro dos plugues de metal 5p, tal como o plugue de metal 5c, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170c), da interconexão ou traço de metal 35d na camada de interconexão 34 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5d, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra via direta 170v (tal como a via direta 170d), da interconexão ou traço de metal 35c na camada de metal 26 padronizada de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5f, pode ser formado em um dos chips 68 e formado em um ponto de contato, em um fundo de uma outra das vias diretas 170v (tal como a via direta 170f), da interconexão ou traço de metal 35b na camada de interconexão 34 de um dos chips 68. Um outro dos plugues de metal 5p, tal como o plugue de metal 5g, pode ser formado em um dos chips 68, formado em um ponto de contato da interconexão ou traço de metal 35a sobre um sustentador (tal como o sustentador 804) que está entre duas partes inferiores esquerda e direita de um outro dos plugues de metal 5p (tal como o plugue de metal 5g), e formado em um ou mais pontos de contato da interconexão ou traço de metal 35e sobre uma das vias diretas 170v (tal como a via direta 170g).

[0405] Uma das interconexões de metal 1, tal como 1a ou 1b, pode ser formada através de múltiplos dos substratos simulados 62 separados, através de múltiplos dos chips 68, através das bordas múltiplas dos múltiplos chips 68 e através das bordas múltiplas dos múltiplos substratos simulados 62 separados. A interconexão de metal 1a pode ser conectada ao ponto de contato, no fundo da via direta 170a, da camada condutiva 18 através do plugue de metal 5a em um dos substratos simulados 62 separados, pode ser conectado ao ponto de contato, no fundo da via direta 170c, da interconexão ou traço de metal 35d em um dos chips 68 através do plugue de metal 5c em um dos chips 68, e pode ser conectado ao ponto de contato, no fundo da via direta 170d, da interconexão ou traço de metal 35c em um dos chips 68 através do plugue de metal 5d em um dos chips 68. A interconexão de metal 1b pode ser conectada ao ponto de contato, no fundo da via direta 170f, da interconexão ou traço de metal 35b em um dos chips 68 através do plugue de metal 5f em um dos chips 68, pode ser conectado ao(s) ponto(s) de contato, no fundo da via direta 170g, da interconexão ou traço de metal 35e em um dos chips 68 através do plugue de metal 5g em um dos chips 68, e pode ser conectado à interconexão ou traço de metal 35a no sustentador 804 através do plugue de metal 5g. A interconexão de metal 1a pode ser também conectada a um ou mais dos dispositivos semicondutores 36 em um outro dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68. A interconexão de metal 1b pode ser também conectada a um ou mais dispositivos semicondutores 36 em um outro dos chips 68 através de um ou mais dos plugues de metal 5p em um outro dos chips 68.

[0406] Consequentemente, um dos dispositivos semicondutores 36 em um dos chips 68 pode ser conectado a um outro dos dispositivos semicondutores 36 em um dos chips 68 ou em um outro dos chips 68 através de uma das interconexões de metal 1, tal como 1a ou 1b, e pode ser conectado a um ponto de contato, em um fundo de uma das vias diretas 170v (tal como a via direta 170a), da camada condutiva 18 no portador 11 através de uma das interconexões de metal 1. Cada uma das interconexões de metal 1 pode ser um traço de sinal, uma linha de bit, um barramento de relógio, um plano de energia, um barramento de energia, um traço de energia, um plano de base, um barramento de base ou um traço de base.

[0407] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0408] Com referência à Figura 136, após formar a estrutura na Figura 135, as etapas conforme ilustrado nas Figuras 92 a 103 podem ser subsequentemente desempenhadas para formar múltiplos sistema em pacotes ou módulos de multichip, tal como os sistema em pacotes ou módulos de multi- chip 555o e 555p.

[0409] Em alguns casos, o sistema em um pacote ou módulo de multi-chip 555o pode também incluir plugues ou vias de metal múltiplos no portador 11, múltiplos traços de metal sobre o portador 11, e múltiplos componentes passivos sobre o portador 11. A descrição detalhada sobre os plugues ou vias de metal no portador 11 e sobre os traços de metal sobre o portador 11 podem ser referidos como aqueles ilustrados na Figura 103. Os componentes passivos, tal como os capacitores, indutores, ou resistores, podem ser fixados com os traços de metal utilizando soldas. Um dos componentes passivos pode ser conectado a um dos plugues de metal 5p, tal como o plugue de metal 5a, 5c, 5d, 5f ou 5g, através, em sequência, de uma das soldas, um dos traços de metal em um lado inferior do substrato 10, um dos plugues ou vias de metal no substrato 10, e uma interconexão de metal da camada condutiva 18 no lado superior do substrato 10. As soldas podem incluir bismuto, índio, estanho, uma liga de estanho- chumbo, uma liga de estanho-prata, uma liga de estanho-prata- cobre, uma liga de estanho-ouro, ou uma liga de estanho- cobre.

[0410] O sistema em um pacote ou módulo de multi-chip 555o pode ser conectado e fixado com um portador, tal como a placa mãe, placa de circuito impresso (PCB), o substrato de matriz de grade de esfera (BGA), o substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 137, o sistema em um pacote ou módulo de multi-chip 555o é fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 é formado entre a camada de polímero 136 do sistema em um pacote ou de módulo de multi-chip 555o e no lado superior do portador 176 e contém os ressaltos ou bolas de solda 126. A seguir, as bolas de solda 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176.

[0411] A Figura 138 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formada pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 135, as etapas conforme ilustradas nas Figuras 92 a 102 podem ser subsequentemente desempenhadas, e então, as etapas ilustradas nas Figuras 78 e 79 podem ser subsequentemente desempenhadas. A seguir, formar os ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 podem ser chamadas de etapas ilustradas na Figura 84. A seguir, um processo de singulação é desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar múltiplos sistema em pacotes ou módulos de multi-chip, tal como sistema em um pacote ou módulo de multichip 555q. No sistema em um pacote ou módulo de multi-chip 555q, cada uma das interconexões 3 pode ser conectada a um ou mais dos ressaltos de metal 668.

[0412] O sistema em um pacote ou módulo de multi-chip 555q pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 139, o sistema em um pacote ou módulo de multi-chip 555q é fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro desempenhada no lado superior do portador 176, as juntas de metal múltiplas 180 são formadas entre a camada de barreira 144 nos ressaltos de metal 668 e no lado superior do portador 176. As juntas de metal 180 podem ser uma camada de liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au, ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. Alternativamente, as juntas de metal 180 podem ser uma camada de ouro tendo uma espessura entre 0,1 e 10 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 é formado entre a camada de polímero 136 no sistema em um pacote ou módulo de multi-chip 555q e o lado superior do portador 176 e contém os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176.

[0413] Alternativamente, a camada dielétrica ou de isolamento 122 conforme ilustrada nas Figuras 136 a 139 pode ser omitida. Neste caso, a camada de polímero 136 é formada na camada de condução 125c das interconexões 3, na superfície decapada da camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, e os pontos de contato da camada de condução 125c da interconexão de metal 3 são expostas pelas e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos pelas e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0414] A Figura 140 ilustra um pacote de multichip 566c incluindo um sistema em um pacote ou módulo de multi-chip 555r conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados184, que pode ser formado, por exemplo, pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 135, as etapas conforme ilustradas nas Figuras 92 a 101 podem ser desempenhadas subsequentemente. A seguir, formar uma camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões 3, na superfície decapada da camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, formando as interconexões ou traços de metal 300 na camada dielétrica ou de isolamento 122 e nas regiões múltiplas, expostas pelas aberturas múltiplas 122a na camada 122, da camada de condução 125c das interconexões de metal 3, e formar uma camada de polímero 136 na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300 podem ser chamadas de etapas ilustradas na Figura 107. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros, e preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros, e aberturas múltiplas 136a na camada de polímero 136 expõe pontos de contato múltiplos das interconexões ou traços de metal 300. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66,88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo,um corte mecânico com serra ou a laser e para singularizar os sistema em pacotes ou módulos de multi-chip múltiplos, tal como o sistema em um pacote ou módulo de multi-chip 555r.

[0415] A seguir, uma pluralidade de sistema em pacotes ou módulo de multi-chip 555r pode ser fixado com o portador 176 ilustrado na Figura 83, por exemplo, pela formação de uma camada de cola 182 com uma espessura entre 20 e 150 micrômetros no lado superior do portador 176, e então, anexando a pluralidade de sistema em um pacote ou módulo de multi-chip 555r no lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), silosano, ou SU-8, com uma espessura, por exemplo, entre 20 e 150 micrômetros. A seguir, os fios múltiplos 184, tal como fios de ouro, fios de cobre, ou fios de alumínio, podem ser ligados no lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração de fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade do sistema em um pacote ou módulo de multi-chip 555r podem ser conectadas física e eletricamente ao portador 176 através dos fios ligados184. A seguir, um composto de modelagem 186 pode ser formado na pluralidade do sistema em um pacote ou módulo de multi-chip 555r, no lado superior do portador 176 e nos fios ligados184, encapsulando os fios ligados184 e a pluralidade do sistema em um pacote ou módulo de multi-chip 555r, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro, e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176. Após isso, um processo de singulação pode ser desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade do pacote de multi-chip 566c. O pacote de multi-chip 566c pode ser conectado em um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através das bolas de solda 178.

[0416] Alternativamente, os chips 68 ilustrados nas Figuras 7 a 109 podem ser substituídos por outro tipo de chips 68 ilustrado na Figura 141J que também inclui anéis de isolamento 500a mais grossos que o isolamento de sulco raso (STI) 500b. As Figuras 141A a 141J ilustram um processo para formar outro tipo de chip 68 de acordo com uma modalidade da presente descrição. Com referência à Figura 141A, uma camada de isolamento 301 tendo uma espessura, por exemplo, entre 10 e 250 nanômetros, pode ser formada em um substrato semicondutor 58 de uma pastilha 680. O substrato semicondutor 58 pode ser um substrato de silício-germânio (SiGe), um substrato de gálio-arsênio (GaAs), ou um substrato de silício com uma espessura, por exemplo, maior que 100 micrômetros, tal como entre 100 e 500 micrômetros e, preferencialmente, entre 150 e 250 micrômetros ou entre 100 e 300 micrômetros. A camada de isolamento 301, por exemplo, pode ser composta por um óxido atenuador tendo uma espessura entre 1 e 20 nanômetros em uma superfície superior do substrato semicondutor 58, e uma camada de nitreto de silício tendo uma espessura entre 10 e 200 nanômetros no óxido atenuador.Após formar a camada de isolamento 301 na superfície superior do substrato semicondutor 58, uma camada foto-resistente padronizada 302 pode ser formada na camada de nitreto de silício da camada de isolamento 301. As aberturas múltiplas 302a na camada foto-resistente padronizada 302 expõe regiões múltiplas da camada de nitreto de silício da camada de isolamento 301.

[0417] A seguir, com referência à Figura 141B,os sulcos rasos múltiplos 303 podem ser formados no substrato semicondutor 58 removendo a camada de isolamento 301 sobre as aberturas 302a e decapando o substrato semicondutor 58 sobre as aberturas 302a, guiando os sulcos rasos 303 com uma profundidade D10 no substrato semicondutor 58, por exemplo, entre 0,1 e 0,5 micrômetros e, preferencialmente, entre 0,15 e 0,4 micrômetros.

[0418] A seguir, com referência à Figura 141C, a camada foto-resistente padronizada 302 é removida utilizando uma solução química, e, então, uma camada foto- resistente padronizada 304 pode ser formada na camada de nitreto de silício da camada de isolamento 301. As aberturas em forma de anel 304a múltiplas na camada foto-resistente padronizada 304 expõem as regiões múltiplas em forma de anel da camada de nitreto de silício da camada de isolamento 301.

[0419] A seguir, com referência à Figura 141D, sulcos múltiplos em forma de anel 305 são formados no substrato semicondutor 58 removendo a camada de isolamento 301 sobre as aberturas em forma de anel 304a e decapando o substrato semicondutor 58 sobre as aberturas em forma de anel 304a, guiando os sulcos em forma de anel 305 com uma profundidade D11 no substrato semicondutor 58, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros. Os sulcos em forma de anel 305 podem ser como anéis circulares, anéis ovais, anéis quadrados, anéis em forma retangular ou anéis em forma de polígono.

[0420] A seguir, com referência às Figuras 141E e 141F, a camada foto-resistente padronizada 304 é removida utilizando uma solução química. A Figura 141E ilustra uma vista superior esquemática dos sulcos 303 e 305 conforme ilustrado na Figura 141F, e Figura 141F pode ser uma vista transversal cortada ao longo da linha L-L ilustrada na Figura 141E. Os sulcos rasos 303 formados no substrato semicondutor 58 são utilizados para acomodar um isolamento de sulco raso (STI). Os sulcos em forma de anel 305 formados no substrato semicondutor 58 são utilizados para acomodar os anéis de isolamento. Cada um dos sulcos em forma de anel 305 pode ter uma largura transversa W9 entre um ponto externo na periferia externa e um ponto interno, mais perto do ponto externo, na periferia interna, e a largura transversa W9 pode estar entre 0,1 e 20 micrômetros, entre 0,1 e 10 micrômetros, entre 0,1 e 5 micrômetros, entre 0,1 e 2 micrômetros, ou entre 0,1 e 1 micrômetros. Uma distância horizontal D12 entre dois pontos opostos na periferia externa de cada um dos sulcos em forma de anel 305 pode estar entre 2 e 100 micrômetros, entre 2 e 50 micrômetros, entre 2 e 20 micrômetros, entre 2 e 10 micrômetros, ou entre 2 e 5 micrômetros. Se a periferia externa tem a forma de círculo, a distância horizontal D12 é o diâmetro (largura) da periferia externa em forma de círculo. Alternativamente, se a periferia externa tem a forma oval, a distância horizontal D12 é o diâmetro mais longo (largura) da periferia externa em forma oval.

[0421] A seguir, com referência à Figura 141G, um material inorgânico 500, material de isolamento, pode ser formado na camada de nitreto de silício da camada de isolamento 301 e nos sulcos 303 e 305 utilizando um processo adequado, tal como um processo de deposição de vapor químico (CVD). O material inorgânico 500 pode incluir ou pode ser óxido de silício ou nitreto de silício.

[0422] A seguir, com referencia à Figura 141H, o material inorgânico 500 fora dos sulcos 303 e 305 pode ser removido por um processo adequado, tal como processo de polimento mecânico químico (CMP), e toda a camada de isolamento 301 pode ainda ser decapada utilizando uma solução química. Consequentemente, o material inorgânico 500 permanece nos sulcos em forma de anel 305, tão chamados de anéis de isolamento 500a, contendo paredes, e permanece nos sulcos rasos 303, tão chamados isolamento de sulco raso (STI) 500b. Cada um dos anéis de isolamento 500a pode incluir ou pode ser óxido de silício ou nitreto de silício e pode ter uma espessura T26, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros. O isolamento de sulco raso (STI) 500b pode incluir ou pode ser óxido de silício ou nitreto de silício e pode ter uma espessura T25, por exemplo, entre 0,1 e 0,5 micrômetros e, preferencialmente, entre 0,15 e 0,4 micrômetros. Uma distância vertical D13 entre um fundo de um dos anéis de isolamento 500a e um fundo de isolamento de sulco raso 500b pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0423] A seguir, com referência à Figura 141I, dispositivos semicondutores múltiplos 36 podem ser formados no e/ou no substrato semicondutor 58, e então as camadas dielétricas múltiplas 42, 44, 46 e 48, plugues de via múltiplos 26a e 34a, uma camada de interconexão 34, uma camada de metal padronizado 26 e uma camada de passivação 24 pode ser formada sobre a superfície superior do substrato semicondutor 58.

[0424] A seguir, com referência à Figura 141J, um processo de singulação pode ser desempenhado para cortar o substrato semicondutor 58 e as camadas 24, 42, 44, 46 e 48 da pastilha 680 e para singularizar chips múltiplos 68 (um deles é ilustrado). Cada um dos chips 68 inclui as interconexões ou traços de metal descritos anteriormente 35a, 35b, 35c e 35d. O elemento dos chips 68 na Figura 141J indicado por um mesmo número de referência conforme indica o elemento dos chips 68 na Figura 7 tem um mesmo material e partícula como o elemento dos chips 68 ilustrados na Figura 7. Os chips 68 ilustrados na Figura 141J são arranjos reversos dos chips 68 ilustrados na Figura 7.

[0425] Alternativamente, cada um dos chips 72 ilustrados nas Figuras 33 a 109 pode ser substituído por outro tipo de chip 72a ou 72b ilustrado na Figura 141K que ainda inclui anéis de isolamento 500a mais grossos que o isolamento de sulco raso (STI) 500b. A Figura 141K ilustra vistas transversais dos chips 72a e 72b de acordo com uma modalidade da presente descrição. O elemento dos chips 72a e 72b na Figura 141K indicado por um mesmo número de referência como indica o elemento dos chips 72 na Figura 33 tem um mesmo material e partícula do elemento dos chips 72 ilustrados na Figura 33. Os chips 72a e 72b ilustrados na Figura 141K são arranjos reversos dos chips 72 ilustrados na Figura 33. Com referência à Figura 141K, cada um dos chips 72a e 72b é provido com o substrato semicondutor 96, com os anéis de isolamento 500a, com o isolamento de sulco raso (STI) 500b, com os dispositivos semicondutores 102, com a camada de passivação 74, com as camadas dielétricas 82, 108, 104 e 100, com a camada de metal padronizado 114, com a camada de interconexão 106, e com os plugues de via 106a e 114a. As etapas para formar os anéis de isolamento 500a nos sulcos em forma de anel 305 no substrato semicondutor 96 e para formar o isolamento de sulco raso (STI) 500b nos sulcos rasos 303 no substrato semicondutor 96 podem ser chamadas de etapas para formar os anéis de isolamento 500a nos sulcos em forma de anel 305 no substrato semicondutor 58 e para formar o isolamento de sulco raso (STI) 500b nos sulcos rasos 303 no substrato semicondutor 58 conforme ilustrado nas Figuras 141A a 141H. As especificações dos sulcos rasos 303, os sulcos em forma de anéis 305, os anéis de isolamento 500a, e o isolamento de sulco raso (STI) 500b podem ser chamadas de especificações dos sulcos rasos 303, os sulcos em forma de anel 305, os anéis de isolamento 500a, e o isolamento de sulco raso (STI) 500b, respectivamente, ilustrados nas Figuras 141A a 141H.

[0426] Em um caso, o chip 72a pode ter projetos de circuito diferentes dos chips 72b. Também, em outro caso, o chip 72a pode ter os mesmos projetos de circuito do chip 72b. Alternativamente, o chip 72a pode ter uma área (superfície superior) ou tamanho diferente do chip 72b. Também, em outro caso, o chip 72a pode ter uma mesma área (superfície superior) ou tamanho do chip 72b.

[0427] Alternativamente, cada um dos chips 118 ilustrados nas Figuras 57 a 109 pode ser substituído por outro tipo de chip 118a ou 118b ilustrado na Figura 141L que ainda inclui anéis de isolamento 500a mais grossos que o isolamento do sulco raso (STI) 500b. A Figura 141L ilustra vistas transversais dos chips 118a e 118b de acordo com uma modalidade da presente descrição. O elemento dos chips 118a e 118b na Figura 141L indicados por um mesmo número de referência conforme indica o elemento dos chips 118 na Figura 57 tem um mesmo material e partícula que o elemento dos chips 118 ilustrados na Figura 57. Os chips 118a e 118b ilustrados na Figura 141L são arranjos reversos dos chips 118 ilustrados na Figura 57. Com referência à Figura 141L, cada um dos chips 118a e 118b é provida com o substrato semicondutor 124, com os anéis de isolamento 500a, com o isolamento de sulco raso (STI) 500b, com os dispositivos semicondutores 13, com a camada de passivação 21, com as camadas dielétricas 78, 28, 38 e 40, com a camada de metal padronizado 19, com a camada de interconexão 17, e com os plugues de vias 17a e 19a. As etapas para formar os anéis de isolamento 500a nos sulcos em forma de anel 305 no substrato semicondutor 124 e para formar o isolamento de sulco raso (STI) 500b nos sulcos rasos 303 no substrato semicondutor 124 podem ser chamadas de etapas de formação dos anéis de isolamento 500a nos sulcos em forma de anel 305 no substrato semicondutor 58 e formação de isolamento de sulco raso (STI) 500b nos sulcos rasos 303 no substrato semicondutor 58 conforme ilustrado nas Figuras 141A a 141H. As especificações dos sulcos rasos 303, dos sulcos em forma de anel 305, dos anéis de isolamento 500a, e do isolamento do sulco raso (STI) 500b podem ser chamadas de especificações de sulcos rasos 303, sulcos em forma de anel 305, anéis de isolamento 500a, e o isolamento de sulco raso (STI) 500b, respectivamente, ilustrados nas Figuras 141A a 141H.

[0428] Em um caso, o chip 118a pode ter projetos de circuito diferentes do chip 118b. Também, em outro caso, o chip 118a pode ter os mesmos projetos de circuitos que os do chip 118b. Alternativamente, o chip 118a pode ter uma área (superfície superior) ou tamanho diferente desta do chip 118b. Também, em outro caso, o chip 118a pode ter uma mesma área (superfície superior) ou tamanho desta do chip 118b.

[0429] As Figuras 142 a 181 ilustram um processo para formar outro sistema em um pacote ou módulo de multichip de acordo com outra modalidade da presente descrição. Com referência à Figura 142, múltiplos chips 68 ilustrados na Figura 141J e o(s) substrato(s) simulado(s) descrito(s) anteriormente 62 são fixados com o portador 11 utilizando a camada 22, que podem ser chamados de etapas ilustradas nas Figuras 1 a 9.

[0430] A seguir, com referência à Figura 143, um material de preenchimento de lacuna/encapsulamento 64, tal como poli-silício, óxido de silício ou um polímero, pode ser formado em um lado posterior do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) simulado(s) 62, e nas lacunas 4 e 8, que podem ser chamados como a etapa ilustrada na Figura 10.

[0431] A seguir, com referência à Figura 144, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e (s) substrato(s) simulado(s) 62 são retificados ou polidos por um processo adequado, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química, até que todos os anéis de isolamento 500a nos chips 68 tenham expostos superfícies inferiores 500s, sobre as quais não existem partes dos substratos semicondutores 58.

[0432] Consequentemente, o substrato semicondutor 58 de cada um dos chips 68 pode ser diminuído até uma espessura T1, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 68, após o processo de retificação ou polimento, os anéis de isolamento 500a e o substrato semicondutor 58 podem ter a mesma espessura T1. Preferencialmente, cada um dos chips 68, após o processo de retificação ou polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. Após o processo de retificação ou polimento, o(s) substrato(s) simulado(s) 62 pode(m) ser diminuído(s) a uma espessura T2, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 remanescente nos lacunas 4 e 8 podem ter uma espessura vertical T3, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e a(s) superfície(s) retificada(s) ou polida(s) 62s do(s) substrato(s) simulado(s) 62 pode(m) ser substancialmente plana(s) e não cobertas pelo material de preenchimento de lacuna/encapsulamento 64. A(s) superfície(s) retificada(s) ou polida(s) 62s pode(m) ser substancialmente coplanar(es) em relação à superfície retificada ou polida 58s de cada chip 68, com a superfície retificada ou polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8, e com as superfícies inferiores 500s expostas dos anéis de isolamento 500a. Em cada chip 68, uma distância vertical D14 entre a superfície retificada ou polida 58s do substrato semicondutor 58 e no fundo do isolamento de sulco raso 500b pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0433] Alternativamente, as Figuras 145 e 146 ilustram outra técnica para formar a estrutura ilustrada na Figura 144. Com referência à Figura 145, após formar a estrutura ilustrada na Figura 142, um material de preenchimento de lacuna/encapsulamento 64, tal como poli- silício ou óxido de silício, pode ser formado no lado posterior do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) simulado(s) 62, e nas lacunas 4 e 8, e então, um polímero 65, tal como poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou composto de modelagem, pode ser formado no material de preenchimento de lacuna/encapsulamento 64 e nas lacunas 4 e 8. O material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 podem ter uma espessura vertical T4, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros.

[0434] A seguir, com referência à Figura 146, um processo de retificação mecânica pode ser desempenhado, por exemplo, utilizando um atenuador abrasivo ou de retificação com água para retificar o polímero 65, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 até que todo o polímero 65 seja removido e até que uma espessura vertical predeterminada T5 do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 seja alcançado. A espessura vertical predeterminada T5 pode ser, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros. O atenuador de retificação ou abrasivo pode ser provido com cascalho rústico tendo um tamanho de grão médio, por exemplo, entre 0,5 e 15 micrômetros para desempenhar o processo de retificação mecânica. Na etapa, o substrato semicondutor 58 de cada chip 68 tem partes verticalmente sobre os anéis de isolamento 500a. Após isso, o processo de polimento químico-mecânico (CMP) pode ser desempenhado, por exemplo, utilizando um disco de polimento com uma pasta contendo químicas e um abrasivo fino como sílica com um tamanho de grão médio, por exemplo, entre 0,02 e 0,05 micrômetros para polir o lado posterior do substrato semicondutor 58 de cada chip 68, o(s) substrato(s) simulado(s) 62, e o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 até que todos os anéis de isolamento 500a nos chips 68 tenham as superfícies inferiores expostas 500s, sobre as quais não existem partes dos substratos semicondutores 58, conforme ilustrado na Figura 144. Consequentemente, após o processo de retificação ou polimento, o substrato semicondutor 58 de cada um dos chips 68 pode ser diminuído até a espessura T1 entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 68, após o processo de retificação ou polimento, os anéis de isolamento 500a e o substrato semicondutor 58 podem ter a mesma espessura T1.

[0435] Após o processo de polimento químico- mecânico (CMP), a superfície polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e a(s) superfície(s) polida(s) 62s do(s) substrato(s) simulado(s) 62 podem ser substancialmente plana(s) e não coberta(s) pelo material de preenchimento de lacuna/encapsulamento 64. A(s) superfície(s) polida(s) 62s pode ser substancialmente coplanar(es) em relação à superfície polida 58s de cada chip 68, com a superfície polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8, e com as superfícies de fundo 500s expostas nos anéis de isolamento 500a. As superfícies polidas 58s, 62s, e 64s podem ter uma micro-aspereza, por exemplo, menor que 20 nanômetros. O processo de polimento químico-mecânico (CMP), utilizando um abrasivo muito fino como sílica e um ataque químico relativamente fraco, irá criar as superfícies 58s, 62s e 64s quase sem deformação ou arranhões, e isso significa que o processo de polimento químico-mecânico (CMP) é muito bem adaptado para a etapa de polimento final, criando as superfícies limpas 58s, 62s e 64s. Utilizando o processo de retificação mecânica, o processo de polimento químico- mecânico (CMP) pode ser desempenhado para criar um substrato semicondutor muito fino 10 de cada chip 68. Consequentemente, após o processo de polimento químico-mecânico (CMP), cada um dos chips 68 pode ser diminuído até uma espessura, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, o(s) substrato(s) simulado(s) 62 pode ser diminuído até a espessura T2, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 podem ser diminuídos até a espessura T3, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0436] Com referência à Figura 147, após formar a estrutura ilustrada na Figura 144, a camada dielétrica 60 ilustrada na Figura 14 é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62s do(s) substrato(s) simulado(s) 62, nas superfícies inferiores 500s expostas dos anéis de isolamento 500a nos chips 68, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64.

[0437] A seguir, com referência à Figura 148, vias diretas múltiplas 170v, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, podem ser formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68, que podem ser chamadas de etapas ilustradas na Figura 15, mas, na modalidade, formando as vias diretas 170v (tal como as vias 170b a 170f) nos chips 68 inclui decapar através dos substratos semicondutores 58 contidas pelos anéis de isolamento 500a nos chips 68. Cada uma das vias diretas 170v nos chips 68 passam através de um dos anéis de isolamento 500a nos chips 68.

[0438] Por exemplo, as vias diretas 170b, 170c, 170d, 170e e 170f em um dos chips 68 passa através dos anéis de isolamento 500a em um dos chips 68. Formar as vias diretas 170b, 170c, 170d, 170e e 170f inclui um processo de decapagem através do substrato semicondutor 58 contido pelos anéis de isolamento 500a em um dos chips 68. Consequentemente, cada uma das vias diretas 170b, 170c, 170d, 170e e 170f passa através do substrato semicondutor 58 de um dos chips 68 e é envolvida por um dos anéis de isolamento 500a em um dos chips 68. O substrato semicondutor 58 de um dos chips 68 tem partes nas superfícies internas dos anéis de isolamento 500a contendo as vias diretas 170b, 170c, 170d, 170e e 170f.

[0439] Cada uma das vias diretas 170v, tal como a via direta 170a, 170b, 170c, 170d, 170e ou 170f, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. Para uma descrição mais detalhada sobre as vias diretas 170v, tal como as vias diretas 170a a 170f, referência é feita à ilustração na Figura 15.

[0440] Conforme ilustrado na Figura 148, um sustentador 801 provido pela camada de isolamento ou dielétrica 20, a camada de cola ou de óxido de silício 22, e as camadas 24, 42 e 44 de um dos chips 68 está entre a camada condutiva 18 do portador 11 e a interconexão ou traço de metal 35a na camada de interconexão 34 exposta pela via direta 170e com o propósito de suportar a interconexão ou traço de metal 35a exposto. O sustentador 801 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros ou entre 0,3 e 1 micrômetros.

[0441] A Figura 149 é um primeiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o anel de isolamento 500a contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 148. A vista em perspectiva superior esquemática ilustrada na Figura 149 é similar à vista em perspectiva superior esquemática na Figura 16 exceto que a via direta 170e ilustrada na Figura 149 é formada dentro de um dos anéis de isolamento 500a em um dos chips 68. Para uma descrição mais detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a, conforme ilustrado nas Figuras 148 e 149, referência é feita à ilustração nas Figuras 15 e 16.

[0442] A Figura 150 é um exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o anel de isolamento 500a contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 148. A vista em perspectiva superior esquemática ilustrada na Figura 150 é similar à vista em perspectiva superior esquemática ilustrada na Figura 17 exceto que a via direta 170e ilustrada na Figura 150 é formada dentro de um dos anéis de isolamento 500a em um dos chips 68. Para mais detalhes sobre a via direta 170e e a interconexão ou traço de metal 35a, conforme ilustrado nas Figuras 148 e 150, referência é feita à ilustração nas Figuras 15 e 17.

[0443] A Figura 151 é um terceiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o anel de isolamento 500a contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 148. A vista em perspectiva superior esquemática ilustrada na Figura 151 é similar à vista em perspectiva superior esquemática ilustrada na Figura 18 exceto que a via direta 170e ilustrada na Figura 151 é formada dentro de um dos anéis de isolamento 500a em um dos chips 68. Para uma descrição detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a, conforme ilustrado nas Figuras 148 e 151, referência é feita à ilustração nas Figuras 15 e 18.

[0444] A Figura 152 é um quarto exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o anel de isolamento 500a contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 148. A vista em perspectiva superior esquemática ilustrada na Figura 152 é similar à vista em perspectiva superior esquemática ilustrada na Figura 16A exceto que a via direta 170e ilustrada na Figura 152 é formada dentro de um dos anéis de isolamento 500a em um dos chips 68. Para uma descrição detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a conforme ilustrado na Figura 152, referência é feita à ilustração na Figura 16A.

[0445] Com referência à Figura 153, após formar a estrutura ilustrada na Figura 148, uma camada foto- resistente 168 é formada na camada dielétrica 60, e aberturas múltiplas 168a na camada foto-resistente 168 expõem a camada dielétrica 60 e as vias diretas 170v. A camada foto- resistente 168 pode ter uma espessura, por exemplo, entre 0,5 e 30 micrômetros.

[0446] A seguir, com referência à Figura 154, sulcos múltiplos 60t são formados na camada dielétrica 60 decapando a camada dielétrica 60 sobre as aberturas 168a até uma profundidade D3, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros, utilizando, por exemplo, um processo de decapagem de plasma anisotrópico. Após o processo de decapagem, a camada dielétrica 60 sobre os sulcos 60t tem uma espessura remanescente T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0447] Alternativamente, uma técnica para cessar a decapagem pode ser empregada ao processo para formar os sulcos 60t na camada dielétrica 60. Neste caso, a camada dielétrica 60 pode incluir uma primeira camada de óxido de silício nas superfícies 58s, 62s e 500s ilustrada na Figura 144, uma camada de oxinitreto de silício, utilizada como uma camada para cessar a decapagem, na primeira camada de óxido de silício, e uma segunda camada de óxido de silício tendo uma espessura, por exemplo, entre 0,1 e 5 micrômetros ou entre 0,3 e 1,5 micrômetros na camada de oxinitreto de silício. Os sulcos 60t podem ser formados na camada dielétrica 60 decapando a segunda camada de óxido de silício da camada dielétrica 60 sobre as aberturas 168a na camada foto-resistente 168 até que a camada de oxinitreto de silício da camada dielétrica 60 seja exposta pelas aberturas 168a. Consequentemente, os sulcos 60t são formados na segunda camada de óxido de silício da camada dielétrica 60, e a camada dielétrica 60 remanescente, composta pela camada de oxinitreto de silício e pela primeira camada de óxido de silício, sobre os sulcos 60t tem uma espessura T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros.

[0448] A seguir, com referência à Figura 155, a camada foto-resistente 168 é removida utilizando, por exemplo, química orgânica. Os sulcos 60t formados na camada dielétrica 60 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. A Figura 156 é um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 60t e as vias diretas 170v ilustradas na Figura 155, e a Figura 155 é uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 156.

[0449] Alternativamente, os sulcos 60t ilustrados na Figura 155 podem ser formados na camada dielétrica 60 antes que as vias diretas 170v ilustradas na Figura 148 sejam formadas nos chips 68 e no(s) substrato(s) simulado(s) 62. Especificamente, após a camada dielétrica 60 ser formada nas superfícies 58s, 62s e 500s conforme ilustrado na Figura 147, os sulcos 60t ilustrados na Figura 155 são formados na camada dielétrica 60, e então, as vias diretas 170v ilustradas na Figura 148 são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68.

[0450] Alternativamente, com referência à Figura 155A, a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v conforme ilustrado na Figura 155 podem ser formados pelas etapas seguintes. Após formar a estrutura ilustrada na Figura 144, uma camada de isolamento 60a, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, tendo uma espessura C1, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62s do(s) substrato(s) simulado(s) 62, nas superfícies inferiores 500s expostas dos anéis de isolamento 500a nos chips 68, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64 conforme ilustrado na Figura 144.

[0451] A seguir, uma camada de polímero 60b, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 60a utilizando um processo adequado, tal como processo de revestimento por giro, processo de impressão de tela, ou processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 60t, expondo a camada de isolamento 60a, na camada de polímero 60b. Um escalonador 1X ou alinhador de contato 1X pode ser utilizado para expor a camada de polímero 60b durante o processo de exposição. A seguir, a camada de polímero 60b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e, preferencialmente, entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 60b após ser curada ou aquecida tem uma espessura C2, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0452] A seguir, uma camada foto-resistente é formada na camada de isolamento 60a exposta pelos sulcos 60t e na camada de polímero 60b, e aberturas múltiplas na camada foto-resistente expõem as camadas de isolamento 60a nos fundos dos sulcos 60t. A seguir, a camada de isolamento 60a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 62 sobre as aberturas na camada foto-resistente e os chips 68 sobre as aberturas na camada foto-resistente são decapados até regiões predeterminadas das camadas 26 e 34 nos chips 68 e regiões predeterminadas da camada condutiva 18 no portador 11 são expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto- resistente é removida utilizando, por exemplo, química orgânica. Consequentemente, as vias diretas 170v, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68. As especificações das vias diretas 170v e do sustentador 801 ilustradas na Figura 155a podem ser chamadas de especificações das vias diretas 170v e do sustentador 801, respectivamente, ilustradas nas Figuras 148 a 152.

[0453] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica 60 acima mencionada pode ser provida com a camada de isolamento 60a e a camada de polímero 60b na camada de isolamento 60a. Os sulcos 60t na camada de polímero 60b expõem a camada de isolamento 60a e são utilizados para prover os espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. As vias diretas 170v são formadas sobre os sulcos 60t. Também, a Figura 156 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 60t e as vias diretas 170v ilustradas na Figura 155A, e a Figura 155A também pode ser uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 156.

[0454] Com referência à Figura 157, após formar a estrutura ilustrada na Figura 155 ou na Figura 155A, uma camada de adesão/barreira 52 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, é formada nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, nas paredes laterais das vias diretas 170v, nas paredes laterais e nos fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e em uma superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de adesão/barreira 52 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 54 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, é formada na camada de adesão/barreira 52 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de condução 56 é formada na camada de semente 54 utilizando um processo adequado, tal como processo de eletro galvanização. As especificações da camada de adesão/barreira 52, da camada de semente 54, e da camada de condução 56 ilustradas na Figura 157 podem ser chamadas de especificações da camada de adesão/barreira 52, a camada de semente 54, e a camada de condução 56 conforme ilustrado na Figura 25, respectivamente.

[0455] A seguir, com referência à Figura 158, as camadas 52, 54 e 56 são retificadas ou polidas utilizando um processo adequado, tal como um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, até a camada dielétrica 60 ter uma superfície superior 60s exposta, sobre a qual não existem quaisquer partes das camadas 52, 54 e 56, e as camadas 52, 54 e 56 fora dos sulcos 60t serem removidas.

[0456] Consequentemente, a superfície superior 60s exposta da camada dielétrica 60 pode ser substancialmente coplanar em relação à superfície retificada ou polida 56s da camada de condução 56 nos sulcos 60t, e as superfícies 56s e 60s podem ser substancialmente planas. A camada de adesão/barreira 52 e a camada de semente 54 estão nas paredes laterais e um fundo da camada de condução 56 nos sulcos 60t, e as paredes laterais e o fundo da camada de condução 56 nos sulcos 60t estão cobertos pela camada de adesão/barreira 52 e pela camada de semente 54.

[0457] Após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada dielétrica 60 tem uma espessura, entre a superfície superior exposta 60s e a superfície 58s ou 62s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros, caso a camada dielétrica 60, os sulcos 60t e as vias diretas 170v serem formados conforme ilustrado nas Figuras 147 a 155. Alternativamente, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de polímero 60b da camada dielétrica 60 tem uma espessura, entre a superfície superior 60s exposta da camada de polímero 60b e a superfície superior da camada de isolamento 60a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pela camada 60a e 60b, os sulcos 60t, e as vias diretas 170v serem formados conforme ilustradas na Figura 155A.

[0458] Em uma primeira alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo titânio, tal como uma camada única de titânio, liga de titânio- tungstênio, ou nitreto de titânio, com uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes laterais das vias diretas 170v, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 60, dos sulcos 60t, e das vias diretas 170v serem formados conforme ilustrado nas Figuras 147 a 155. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t e as vias diretas 170v serem formados conforme ilustrado na Figura 155A.

[0459] Em uma segunda alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes laterais das vias diretas 170v, nas camadas 18 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 60, dos sulcos 60t, e das vias diretas 170v serem formados conforme ilustrado nas Figuras 147 a 155. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t, e as vias diretas 170v serem formados conforme ilustrado na Figura 155A.

[0460] Em uma terceira alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes laterais das vias diretas 170v, nas camadas 18 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 e preferencialmente entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v sejam formadas conforme ilustrado nas Figuras 147 a 155. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t, e as vias diretas 170v sejam formadas conforme ilustrado na Figura 155A.

[0461] Após as camadas 52, 54 e 56 serem retificadas ou polidas, as camadas 52, 54 e 56 nos sulcos 60t compõem interconexões de metal múltiplas (ou traços de metal damasceno) 1, incluindo as interconexões de metal (ou traços de metal damasceno) 1a e 1b, nos sulcos 60t. As camadas 52, 54 e 56 nas vias diretas 170v compõem plugues de metal múltiplos (ou vias de metal) 5p nas vias diretas 170v, incluindo os plugues de metal (ou vias de metal) 5a, 5b, 5c, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f conforme ilustrado na Figura 148, respectivamente. O plugue de metal 5a é formado no substrato simulado 62, e os plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e os pontos de contato múltiplos da camada condutiva 18 no portador 11. As interconexões de metal 1, tal como 1a e 1b, nos sulcos 60t podem ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 podem estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 está posicionada, dos plugues de metal 5e.

[0462] Cada um dos plugues de metal 5p nos chips 68 passa através de um dos anéis de isolamento 500a nos chips 68. Por exemplo, os plugues de metal 5b, 5c, 5d, 5e e 5f em um dos chips 68 passa através dos anéis de isolamento 500a em um dos chips 68. Especificamente, cada um dos plugues de metal 5b, 5c, 5d, 5e e 5f passam através do substrato semicondutor 58 de um dos chips 68 e é envolvido por um dos anéis de isolamento 500a em um dos chips 68. O substrato semicondutor 58 de um dos chips 68 tem partes em superfícies internas dos anéis de isolamento 500a contendo os plugues de metal 5b, 5c, 5d, 5e e 5f. Para uma descrição mais detalhada sobre os plugues de metal 5p (incluindo os plugues de metal 5a a 5f) e as interconexões de metal 1 (incluem as interconexões de metal 1a e 1b) ilustradas na Figura 158, referência é feita à ilustração da Figura 26.

[0463] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0464] Com referência à Figura 159, após formar a estrutura ilustrada na Figura 158, a camada dielétrica ou de isolamento 66 ilustrada na Figura 27 é formada na superfície retificada ou polida 56s da camada de condução 56 e na superfície superior 60s exposta da camada dielétrica 60. A seguir, os chips múltiplos 72, cada um dos quais é como o chip 72a ou 72b ilustrado na Figura 141K, e o(s) substrato(s) simulado(s) 165 descritos anteriormente são colocados sobre a camada 116, que podem ser chamadas de as etapas ilustradas nas Figuras 28 a 35. O arranjo de colocação dos chips 72 e do(s) substrato(s) simulado(s) 165 sobre a camada dielétrica ou de isolamento 66, na modalidade, pode ser chamada como aquela de colocação dos chips 72 e do(s) substrato(s) simulado(s) 165 sobre a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 34 ou 35.

[0465] A seguir, com referência à Figura 160, um material de preenchimento de lacuna/encapsulamento 98 é formado em um lado posterior do substrato semicondutor 96 de cada chip 72, no(s) substrato(s) simulado(s) 165, e nas lacunas 4a e 8a. A seguir, o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 são retificados ou polidos por um processo adequado, tal como processo de retificação mecânica, processo de polimento mecânico, processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química, até que todos os anéis de isolamento 500a nos chips 72 tenham superfícies inferiores 500t expostas, sobre as quais não existem quaisquer partes dos substratos semicondutores 96. As etapas para formar o material de preenchimento de lacuna/encapsulamento 98 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 ilustrados na Figura 160 podem ser chamadas de etapas para formar o material de preenchimento de lacuna/encapsulamento 64 e para retificar ou polir o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 conforme ilustrado nas Figuras 143 a 146. O material de preenchimento de lacuna/encapsulamento 98 pode ser poli-silício, óxido de silício ou um polímero.

[0466] Consequentemente, o substrato semicondutor 96 de cada um dos chips 72 pode ser diminuído a uma espessura T8, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 72, após o processo de retificação ou de polimento, os anéis de isolamento 500a e o substrato semicondutor 96 podem ter a mesma espessura T8. Preferencialmente, cada um dos chips 72, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0467] Após o processo de retificação ou polimento, o(s) substrato(s) simulado(s) 165 pode(m) ser diminuído(s) a uma espessura T9, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 98 permanecendo nas lacunas 4a e 8a pode ter uma espessura vertical T10, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 96s do substrato semicondutor 96, no lado posterior de cada chip 72, e a(s) superfície(s) retificada(s) ou polida(s) 165s do(s) substrato(s) simulado(s) 165 podem ser substancialmente planas e não cobertas pelo material de preenchimento de lacuna/encapsulamento 98. A(s) superfície(s) retificada(s) ou polida(s) 165s podem ser substancialmente coplanar(es) em relação à superfície retificada ou polida 96s de cada chip 72, com a superfície retificada ou polida 98s do material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a, e com as superfície inferiores 500t expostas dos anéis de isolamento 500a nos chips 72. Em cada chip 72, uma distância vertical D15 entre a superfície retificada ou polida 96s do substrato semicondutor 96 e o fundo de isolamento de sulco raso 500b pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0468] Com referência à Figura 161, após formar a estrutura ilustrada na Figura 160, a camada dielétrica 88 ilustrada na Figura 40 é formada na superfície 96s do substrato semicondutor 96 de cada chip 72, na(s) superfície(s) 165s do(s) substrato(s) simulado(s) 165, nas superfícies inferiores 500t expostas nos anéis de isolamento 500a nos chips 72, e na superfície 98s do material de preenchimento de lacuna/encapsulamento 98.

[0469] A seguir, com referência à Figura 162, as vias diretas múltiplas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e, são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72, que podem ser chamadas de etapas ilustradas na Figura 41, mas, na modalidade, formar as vias diretas 164v (tal como as vias 164b a 164e) nos chips 72 inclui decapar através dos substratos semicondutores 96 contidos pelos anéis de isolamento 500a nos chips 72. Cada uma das vias diretas 164v nos chips 72 passa através de um dos anéis de isolamento 500a nos chips 72. Por exemplo, as vias diretas 164b e 164c em um dos chips 72 da esquerda passa através dos anéis de isolamento 500a em um dos chips 72 da esquerda, e as vias diretas 164d e 164e em um dos chips 72 do meio passa através dos anéis de isolamento 500a em um dos chips 72 do meio.

[0470] Formar as vias diretas 164b, 164c, 164d e 164e inclui um processo de decapagem através dos substratos semicondutores 96 contidos pelos anéis de isolamento 500a. Particularmente, formar a via direta 164c ou 164e inclui um processo de decapagem da parte toda, contida por um dos anéis de isolamento 500a, do substrato semicondutor 96. Consequentemente, as vias diretas 164b e 164c passam através do substrato semicondutor 96 em um dos chips 72 da esquerda e estão contidos pelos anéis de isolamento 500a em um dos chips 72 da esquerda, e as vias diretas 164d e 164e passam através do substrato semicondutor 96 em um dos chips 72 do meio e estão contidos pelos anéis de isolamento 500a em um dos chips 72 do meio. O substrato semicondutor 96 em um dos chips 72 da esquerda tem uma parte em uma superfície interna do anel de isolamento 500a contendo a via direta 164b em um dos chips 72 da esquerda, e o substrato semicondutor 96 de um dos chips 72 do meio tem uma parte em uma superfície interna do anel de isolamento 500a contendo a via direta 164d em um dos chips 72 do meio. O anel de isolamento 500a contendo a via direta 164c está na parede lateral da via direta 164c e exposto pela via direta 164c, e o anel de isolamento 500a contendo a via direta 164e está na parede lateral da via direta 164e e exposto pela via direta 164e.

[0471] Cada uma das vias diretas 164v, tal como a via direta 164a, 164b, 164c, 164d ou 164e, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. Para uma descrição mais detalhada sobre as vias diretas 164v, tal como as vias diretas 164a a 164e, referência é feita à ilustração na Figura 41.

[0472] Conforme ilustrado na Figura 162, um sustentador 802 provido pela camada dielétrica ou de isolamento 66, a camada 116 e as camadas 74, 82 e 108 de um dos chips 72 do meio está entre a camada de condução 56 das interconexões de metal 1b e a interconexão ou traço de metal 55a na camada de interconexão 106 exposta pela via direta 164e com o propósito de suportar a interconexão ou traço de metal 55a. O sustentador 802 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros.

[0473] A Figura 163 é um primeiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o anel de isolamento 500a contendo a via direta 164e, e a interconexão ou traço de metal 55a conforme ilustrada na Figura 162. A vista em perspectiva superior esquemática ilustrada na Figura 163 é similar à vista em perspectiva superior esquemática ilustrada na Figura 42 exceto que a via direta 164e ilustrada na Figura 163 é formada dentro de um dos anéis de isolamento 500a em um chip 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrado nas Figuras 162 e 163, referência é feita à ilustração nas Figuras 41 e 42.

[0474] A Figura 164 é um segundo exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o anel de isolamento 500a contido na via direta 164e, e a interconexão ou traço de metal 55a, conforme ilustrado na Figura 162. A vista em perspectiva superior esquemática ilustrada na Figura 164 é similar à vista em perspectiva superior esquemática ilustrada na Figura 43 exceto que a via direta 164e ilustrada na Figura 164 é formada dentro de um dos anéis de isolamento 500a em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrado nas Figuras 162 e 164, referência é feita à ilustração nas Figuras 41 e 43.

[0475] A Figura 165 é um terceiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, a camada de isolamento 500a contendo a via direta 164e, e a interconexão ou traço de metal 55a, conforme ilustrado na Figura 162. A vista em perspectiva superior esquemática ilustrada na Figura 165 é similar à vista em perspectiva superior esquemática ilustrada na Figura 44 exceto que a via direta 164e ilustrada na Figura 165 é formada dentro de um dos anéis de isolamento 500a em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrado nas Figuras 162 e 165, referência é feita à ilustração nas Figuras 41 e 44.

[0476] A Figura 166 é um quarto exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o anel de isolamento 500a contendo a via direta 164e, e a interconexão ou traço de metal 55a conforme ilustrado na Figura 162. A vista em perspectiva superior esquemática ilustrada na Figura 166 é similar à vista em perspectiva superior esquemática na Figura 42A exceto que a via direta 164e ilustrada na Figura 166 é formada dentro de um dos anéis de isolamento 500a em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrada na Figura 166, referência é feita à ilustração na Figura 42A.

[0477] Com referência à Figura 167, após formar a estrutura ilustrada na Figura 162, múltiplos sulcos 88t são formados na camada dielétrica 88. Os sulcos 88t na camada dielétrica 88 têm uma profundidade D6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros. A camada dielétrica 88 sobre os sulcos 88t tem uma espessura T13 remanescente, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros ou entre 0,2 e 1,5 micrômetros. As etapas para formar os sulcos 88t na camada dielétrica 88 podem ser chamadas de etapas para formar os sulcos 60t na camada dielétrica 60 conforme ilustrado nas Figuras 153 a 155. Os sulcos 88t formados na camada dielétrica 88 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. A Figura 168 é um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 88t e as vias diretas 164v ilustradas na Figura 162 e a Figura 162 é uma vista transversal cortada ao longo da linha H-H ilustrada na Figura 168.

[0478] Alternativamente, os sulcos 88t ilustrados na Figura 167 podem ser formados na camada dielétrica 88 antes que as vias diretas 164v ilustradas na Figura 162 sejam formadas nos chips 72 e no(s) substrato(s) simulado(s) 165. Especificamente, após a camada dielétrica 88 ser formada nas superfícies 96s, 98s, 165s e 500t conforme ilustrado na Figura 161, os sulcos 88t ilustrados na Figura 167 são formados na camada dielétrica 88, e então as vias diretas 164v ilustradas na Figura 162 são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72.

[0479] Alternativamente, com referência à Figura 167A, a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v conforme ilustrado na Figura 167 podem ser formados pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 160, uma camada de isolamento 88a, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, o oxicarboreto de silício, tendo uma espessura C3, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 96s do substrato semicondutor 96 de cada chip 72, na(s) superfície(s) 165s do(s) substrato(s) simulado(s) 165, nas superfícies inferiores expostas 500t dos anéis de isolamento 500a nos chips 72, e na superfície 98s do material de preenchimento de lacuna/encapsulamento 98 conforme ilustrado na Figura 160.

[0480] A seguir, uma camada de polímero 88b, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 88a utilizando um processo adequado, tal como um processo de revestimento por giro, um processo de impressão de tela, ou processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 88t, expondo a camada de isolamento 88a, na camada de polímero 88b. Um escalonador 1X ou um alinhador de contato 1X pode ser utilizado para expor a camada de polímero 88b durante o processo de exposição. A seguir, a camada de polímero 88b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e, preferencialmente, entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 88b após ser curada ou aquecida tem uma espessura C4, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0481] A seguir, uma camada foto-resistente é formada na camada de isolamento 88a exposta pelos sulcos 88t e na camada de polímero 88b, e aberturas múltiplas na camada foto-resistente expõe a camada de isolamento 88a nos fundos dos sulcos 88t. A seguir, a camada de isolamento 88a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como um processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) 165 sobre as aberturas na camada foto-resistente e os chips 72 sobre as aberturas na camada foto-resistente são decapadas até que as regiões predeterminadas das camadas 106 e 114 nos chips 72 e as regiões predeterminadas da camada de condução 56 das interconexões de metal 1 sejam expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, uma química orgânica. Consequentemente, as vias diretas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e, são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 106 e 114 dos chips 72. As especificações das vias diretas 164v e do sustentador 802 ilustradas na Figura 167A podem ser chamadas de especificações das vias diretas 164v e do sustentador 802, respectivamente, ilustradas nas Figuras 162 a 166.

[0482] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica acima mencionada 88 também pode ser provida com a camada de isolamento 88a e a camada de polímero 88b na camada de isolamento 88a. Os sulcos 88t na camada de polímero 88b expõe a camada de isolamento 88a e são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. As vias diretas 164v são formadas sobre os sulcos 88t. Também, a Figura 168 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 88t e as vias diretas 164v ilustradas na Figura 167A, e a Figura 167A pode ser uma vista transversal cortada ao longo da linha H-H ilustrada na Figura 168.

[0483] Com referência à Figura 169, após formar a estrutura ilustrada na Figura 167 ou na Figura 167A, as interconexões de metal 2 múltiplas (ou traços de metal damasceno), incluindo interconexões de metal (ou traços de metal damasceno) 2a e 2b, são formadas nos sulcos 88t, e os plugues de metal múltiplos (ou vias de metal) 6p são formados nas vias diretas 164v. Os plugues de metal 6p incluem os plugues de metal (ou vias de metal) 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e, respectivamente. O plugue de metal 6a é formado no substrato simulado 165, os plugues de metal 6b e 6c são formados em um dos chips 72 da esquerda, e os plugues de metal 6d e 6e são formados em um dos chips 72 do meio. O sustentador 802 e a interconexão ou traço de metal 55a, na camada de interconexão 106, no sustentador 802 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 106 está posicionada, do plugue de metal 6e.

[0484] As interconexões de metal 2 nos sulcos 88t e os plugues de metal 6p nas vias diretas 164v podem ser formados pelas seguintes etapas. Primeiro, a camada de adesão/barreira 92 ilustrada na Figura 51 é formada nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, nas paredes laterais das vias diretas 164v, nas paredes laterais e fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e em uma superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), e na interconexão ou traço de metal 55a que está no sustentador 802 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de semente 94 ilustrada na Figura 51 é formada na camada de adesão/barreira 92, nas vias diretas 164v e nos sulcos 88t por um processo de deposição de vapor físico (PVD), tal como o processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de condução 86 ilustrada na Figura 51 é formada na camada de semente 94, nas vias diretas 164v, e nos sulcos 88t utilizando um processo adequado, tal como processo de eletro galvanização. A seguir, as camadas 92, 94 e 86 são retificadas ou polidas utilizando um processo adequado, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química, até a camada dielétrica 88 ter uma superfície superior 88s exposta, sobre a qual não existem partes das camadas 92, 94 e 86, e as camadas 92, 94 e 86 fora dos sulcos 88t são removidas. Consequentemente, as camadas 92, 94 e 86 nos sulcos 88t compõem as interconexões de metal 2, incluindo as interconexões de metal 2a e 2b, nos sulcos 88t. As camadas 92, 94 e 86 nas vias diretas 164v compõem os plugues de metal 6p nas vias diretas 164v, incluindo os plugues de metal 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e, respectivamente. A camada de adesão/barreira 92 e a camada de semente 94 estão nas paredes laterais e um fundo da camada de condução 86 nos sulcos 88t, e as paredes laterais e o fundo da camada de condução 86 nos sulcos 88t são cobertos pela camada de adesão/barreira 92 e pela camada de semente 94.

[0485] Em uma primeira alternativa, após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de adesão/barreira 92 pode ser uma camada contendo titânio, tal como uma única camada de titânio, de liga de titânio- tungstênio, ou nitreto de titânio, tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e na superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas paredes laterais das vias diretas 164v, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 88t, e nas vias diretas 164v. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrado nas Figuras 161 a 167. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrado na Figura 167A.

[0486] Em uma segunda alternativa, após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de adesão/barreira 92 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e na superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas paredes laterais das vias diretas 164v, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, nos sulcos 88t, e nas vias diretas 164v. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrado nas Figuras 161 a 167. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrado na Figura 167A.

[0487] Em uma terceira alternativa, após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de adesão/barreira 92 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e na superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas paredes laterais das vias diretas 164v, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, nos sulcos 88t, e nas vias diretas 164v. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrado nas Figuras 161 a 167. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrado na Figura 167A.

[0488] A superfície superior exposta 88s da camada dielétrica 88 pode ser substancialmente coplanar em relação à superfície retificada ou polida 86s da camada de condução 86 nos sulcos 88t, e as superfícies 86a e 88s podem ser substancialmente planas. Após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada dielétrica 88 pode ter uma espessura, tendo a superfície superior 88s exposta e a superfície 96s ou 165s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrado nas Figuras 161 a 167. Alternativamente, após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de polímero 88b da camada dielétrica 88 pode ter uma espessura, entre a superfície superior 88s exposta da camada de polímero 88b e a superfície superior da camada de isolamento 88a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrado na Figura 167A.

[0489] Cada um dos plugues de metal 6p nos chips 72 passa através de um dos anéis de isolamento 500a nos chips 72. Por exemplo, os plugues de metal 6b e 6c em um dos chips 72 da esquerda passam através dos anéis de isolamento 500a em um dos chips 72 da esquerda, e os plugues de metal 6d e 6e em um dos chips 72 do meio passam através dos anéis de isolamento 500a em um dos chips 72 do meio. Especificamente, cada um dos plugues de metal 6b e 6c passa através do substrato semicondutor 96 de um dos chips 72 da esquerda e é envolvido por um dos anéis de isolamento 500a em um dos chips 72 da esquerda, e cada um dos plugues de metal 6d e 6e passa através do substrato semicondutor 96 de um dos chips 72 do meio e é envolvido por um dos anéis de isolamento 500a em um dos chips 72 do meio. O substrato semicondutor 96 de um dos chips 72 da esquerda tem uma parte em uma superfície interna do anel de isolamento 500a contendo o plugue de metal 6b, e o substrato semicondutor 96 de um dos chips 72 do meio tem uma parte em uma superfície interna do anel de isolamento 500a contendo o plugue de metal 6d. O anel de isolamento 500a contendo o plugue de metal 6c está na parede lateral do plugue de metal 6c e contata o plugue de metal 6c, e o anel de isolamento 500a contendo o plugue de metal 6e está na parede lateral do plugue de metal 6e e contata o plugue de metal 6e. Para uma descrição mais detalhada sobre os plugues de metal 6p (incluindo os plugues de metal 6a a 6e) e as interconexões de metal 2 (incluindo as interconexões de metal 2a e 2b) ilustradas na Figura 169, referência é feita à ilustração na Figura 52.

[0490] Alternativamente, o elemento 72 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento 72 é uma pastilha, o elemento 68 pode ser outra pastilha. Desta forma, o processo ilustrado da invenção pode ser empregado na junção de pastilha com pastilha.

[0491] Com referência à Figura 170, após formar a estrutura ilustrada na Figura 169, uma camada dielétrica ou de isolamento 120 ilustrada na Figura 53 é formada na superfície retificada ou polida 86s da camada de condução e na superfície superior 88s exposta da camada dielétrica 88. A seguir, chips múltiplos 118, cada um dos quais é como o chip 118a ou 118b ilustrado na Figura 141L, e o(s) substrato(s) simulado(s) 158 descrito(s) anteriormente é colocado sobre a camada 140, que pode ser chamada de etapas ilustradas nas Figuras 54 a 59. O arranjo de colocar os chips 118 e o(s) substrato(s) simulado(s) 158 sobre a camada dielétrica ou de isolamento 120, na modalidade, pode ser chamada como a de colocar os chips 118 e o(s) substrato(s) simulado(s) 158 sobre a camada dielétrica ou de isolamento 120 conforme ilustrado na Figura 58 ou 59.

[0492] A seguir, com referência à Figura 171, um material de preenchimento de lacuna/encapsulamento 138 é formado em um lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158, e nas lacunas 4b e 8b. A seguir, o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e do(s) substrato(s) simulado(s) 158 são retificados ou polidos por um processo adequado, tal como um processo de retificação mecânica, processo de polimento mecânico, processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química, até que todos os anéis de isolamento 500a nos chips 118 tenham superfícies inferiores 500u expostas, sobre as quais não existem partes dos substratos semicondutores 124. As etapas para formar o material de preenchimento de lacuna/encapsulamento 138 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e do(s) substrato(s) simulado(s) 158 ilustrados na Figura 171 podem ser chamadas de etapas para formar o material de preenchimento de lacuna/encapsulamento 64 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 conforme ilustrado nas Figuras 143 a 146. O material de preenchimento de lacuna/encapsulamento 138 pode ser poli-silício, óxido de silício ou um polímero.

[0493] Consequentemente, o substrato semicondutor 124 de cada um dos chips 118 pode ser diminuído a uma espessura T15, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com referência a cada um dos chips 118, após o processo de retificação ou de polimento, os anéis de isolamento 500a e o substrato semicondutor 124 podem ter a mesma espessura T15. Preferencialmente, cada um dos chips 118, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0494] Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 158 pode(m) ser diminuído(s) a uma espessura T16, por exemplo, entre 3 e 100 micrômetros, e preferencialmente entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 138 que permanece nas lacunas 4b e 8b pode ter uma espessura vertical T17, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0495] Após o processo de retificar ou de polimento, o(s) substrato(s) simulado(s) 158 pode(m) ser diminuído(s) a uma espessura T16, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 138 remanescente nas lacunas 4b e 8b podem ter uma espessura vertical T17, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 124s do substrato semicondutor 124, no lado posterior de cada chip 118, e a(s) superfície(s) retificada(s) ou polida(s) 158s do(s) substrato(s) simulado(s) 158 pode(m) ser substancialmente plana(s) e não coberta(s) pelo material de preenchimento de lacuna/encapsulamento 138. A(s) superfície(s) retificada(s) ou polida(s) 158s pode ser substancialmente coplanar(es) em relação à superfície retificada ou polida 124s de cada chip 118, com a superfície retificada ou polida 138s do material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b, e com as superfícies inferiores 500u expostas dos anéis de isolamento 500a nos chips 118. Em cada chip 118, uma distância vertical D16 entre a superfície retificada ou polida 124s do substrato semicondutor 124 e o fundo do isolamento do sulco raso 500b pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0496] Com referência à Figura 172, após formar a estrutura ilustrada na Figura 171, a camada dielétrica 139 ilustrada na Figura 64 é formada na superfície 124s do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) 158s do(s) substrato(s) simulado(s) 158, nas superfícies inferiores 500u expostas dos anéis de isolamento 500a nos chips 118, e na superfície 138s do material de preenchimento de lacuna/encapsulamento 138.

[0497] A seguir, com referência à Figura 173, as vias diretas múltiplas 156v, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118, que podem ser chamadas de etapas ilustradas na Figura 65, mas, na modalidade, formando as vias diretas 156v (tal como as vias 156b a 156f) nos chips 118, incluindo decapagem através dos substratos semicondutores 124 contidas pelos anéis de isolamento 500a nos chips 118. Cada uma das vias diretas 156v nos chips 118 passa através de um dos anéis de isolamento 500a nos chips 118. Por exemplo, as vias diretas 156b, 156c e 156d em um dos chips 118 da esquerda passa através dos anéis de isolamento 500a em um dos chips 118 da esquerda e nas vias diretas 156e e 156f em um dos chips 118 do meio passa através dos anéis de isolamento 500a em um dos chips 118 do meio.

[0498] Formar as vias diretas 156b, 156c, 156d, 156e e 156f inclui um processo de decapagem através dos substratos semicondutores 124 contidos pelos anéis de isolamento 500a. Particularmente, formar a via direta 156b inclui um processo de decapagem da parte toda, contida por um dos anéis de isolamento 500a, do substrato semicondutor 124. Consequentemente, as vias diretas 156b, 156c e 156d passam através do substrato semicondutor 124 em um dos chips 118 da esquerda e estão contidas pelos anéis de isolamento 500a em um dos chips 118 da esquerda, e as vias diretas 156e e 156f passam através do substrato semicondutor 124 em um dos chips 118 do meio e estão contidas pelos anéis de isolamento 500a em um dos chips 118 do meio. O substrato semicondutor 124 em um dos chips 118 da esquerda tem partes em superfícies internas dos anéis de isolamento 500a contendo as vias diretas 156c e 156d em um dos chips 118 da esquerda, e o substrato semicondutor 124 em um dos chips 118 do meio tem partes em superfícies internas dos anéis de isolamento 500a contendo as vias diretas 156e e 156f em um dos chips 118 do meio. O anel de isolamento 500a contendo a via direta 156b está na parede lateral da via direta 156b e exposto pela via direta 156b. O anel de isolamento 500a contendo a via direta 156d tem uma parte na parede lateral da via direta 156d e exposto pela via direta 156d. O anel de isolamento 500a contendo a via direta 156f tem uma parte na parede lateral da via direta 156f e exposta pela via direta 156f.

[0499] Cada uma das vias diretas 156v, tal como a via direta 156a, 156b, 156c, 156d, 156e ou 156f, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. Para uma descrição mais detalhada sobre as vias diretas 156v, tal como as vias diretas 156a a 156f, referência é feita à ilustração na Figura 65.

[0500] Conforme ilustrado na Figura 173, um sustentador 803 provido pela camada dielétrica ou de isolamento 120, a camada 140 e as camadas 21, 78 e 28 em um dos chips 118 do meio está entre a camada de condução 86 da interconexão de metal 2b e a interconexão ou traço de metal 75a na camada de interconexão 17 exposta pela via direta 156e com o propósito de sustentar a interconexão ou traço de metal 75a exposto. O sustentador 803 pode ser uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros.

[0501] A Figura 174 é um primeiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, um dos anéis de isolamento 500a em um dos chips 118 do meio, e a interconexão ou traço de metal 75a em um dos chips 118 do meio conforme ilustrado na Figura 173. A vista em perspectiva superior esquemática ilustrada na Figura 174 é similar à vista em perspectiva superior esquemática ilustrada na Figura 66 exceto que a via direta 156e ilustrada na Figura 174 é formada dentro de um dos anéis de isolamento 500a. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado nas Figuras 173 e 174, referência é feita à ilustração nas Figuras 65 e 66.

[0502] A Figura 175 é um segundo exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, um dos anéis de isolamento 500a em um dos chips 118 do meio, e a interconexão ou traço de metal 75a conforme ilustrado na Figura 173. A vista em perspectiva superior esquemática ilustrada na Figura 175 é similar à vista em perspectiva superior esquemática ilustrada na Figura 67 exceto que a via direta 156e ilustrada na Figura 175 é formada dentro de um dos anéis de isolamento 500a. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado nas Figuras 173 e 175, referência é feita à ilustração nas Figuras 65 e 67.

[0503] A Figura 176 é um terceiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, um dos anéis de isolamento 500a em um dos chips 118 do meio, e a interconexão ou traço de metal 75a conforme ilustrado na Figura 173. A vista em perspectiva superior esquemática ilustrada na Figura 176 é similar à vista em perspectiva superior esquemática ilustrada na Figura 68 exceto que a via direta 156e ilustrada na Figura 176 é formada dentro de um dos anéis de isolamento 500a. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado nas Figuras 173 e 176, referência é feita à ilustração nas Figuras 65 e 68.

[0504] A Figura 177 é um quarto exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, um dos anéis de isolamento 500a em um dos chips 118 do meio, e a interconexão ou traço de metal 75a, conforme ilustrado na Figura 173. A vista em perspectiva superior esquemática ilustrada na Figura 177 é similar à vista em perspectiva superior esquemática ilustrada na Figura 66A exceto que a via direta 156e ilustrada na Figura 177 é formada dentro de um dos anéis de isolamento 500a. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado na Figura 177, referência é feita à ilustração na Figura 66A.

[0505] Com referência à Figura 178, após formar a estrutura ilustrada na Figura 173, os sulcos múltiplos 139t são formados na camada dielétrica 139. Os sulcos 139t na camada dielétrica 139 têm uma profundidade D9, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros. A camada dielétrica 139 sob os sulcos 139t tem uma espessura T20 remanescente, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros. As etapas para formar os sulcos 139t na camada dielétrica 139 podem ser chamada de etapas para formar os sulcos 60t na camada dielétrica 60, conforme ilustrado nas Figuras 153 a 155. Os sulcos 139t formados na camada dielétrica 139 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. A Figura 179 é um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 139t e as vias diretas 156v ilustradas na Figura 178, e a Figura 178 é uma vista transversal cortada ao longo da linha K-K ilustrada na Figura 179.

[0506] Alternativamente, os sulcos 139t ilustrados na Figura 178 podem ser formados na camada dielétrica 139 antes que as vias diretas 156v ilustradas na Figura 173 sejam formadas nos chips 118 e no(s) substrato(s) simulado(s) 158. Especificamente, após a camada dielétrica 139 ser formada nas superfícies 124s, 138s, 158s, e 500u conforme ilustrado na Figura 172, os sulcos 139t ilustrados na Figura 178 são formados na camada dielétrica 139, e então as vias diretas 156v ilustradas na Figura 173 são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118.

[0507] Alternativamente, com referência à Figura 178A, a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v conforme ilustradas na Figura 178 podem ser formadas pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 171, uma camada de isolamento 139a, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, tendo uma espessura C5, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 124s do substrato semicondutor 124 de cada chip 118, na(s) superfície(s) 158s do(s) substrato(s) simulado(s) 158, nas superfícies inferiores 500u expostas dos anéis de isolamento 500a nos chips 118, e na superfície 138s do material de preenchimento de lacuna/encapsulamento 138 conforme ilustrado na Figura 171.

[0508] A seguir, uma camada de polímero 139b,tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 139a utilizando um processo adequado, tal como processo de revestimento por giro, processo de impressão de tela, ou processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 139t, expondo a camada de isolamento 139a, na camada de polímero 139b. Um escalonador 1X ou um alinhador de contato 1X pode ser utilizado para expor a camada de polímero 139b durante o processo de exposição. A seguir, a camada de polímero 139b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e, preferencialmente, entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 139b após ser curada ou aquecida tem uma espessura C6, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0509] A seguir, uma camada foto-resistente é formada na camada de isolamento 139a exposta pelos sulcos 139t e na camada de polímero 139b, e aberturas múltiplas na camada foto-resistente exposta na camada de isolamento 139a nos fundos dos sulcos 139t. A seguir, a camada de isolamento 139a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 158 sobre as aberturas na camada foto-resistente e nos chips 118 sobre as aberturas na camada foto-resistente são decapadas até as regiões predeterminadas nas camadas 17 e 19 nos chips 118 e as regiões predeterminadas da camada de condução 86 das interconexões de metal 2 são expostas pelas aberturas na camada foto- resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, química orgânica. Consequentemente, as vias diretas 156v, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118. As especificações das vias diretas 156v e do sustentador 803 ilustradas na Figura 178A podem ser chamadas de especificações das vias diretas 156v e do sustentador 803, respectivamente, ilustradas nas Figuras 173 a 177.

[0510] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica 139 acima mencionada também pode ser provida com a camada de isolamento 139a e a camada de polímero 139b na camada de isolamento 139a. os sulcos 139t na camada de polímero 139b expõem a camada de isolamento 139a e são utilizadas para prover os espaços tendo as interconexões inter-chip e as interconexões intra-chip formadas nestes. As vias diretas 156v são formadas sob os sulcos 139t. Também, a Figura 179 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 139t e as vias diretas 156v ilustradas na Figura 178A, e a Figura 178A também pode ser uma vista transversal cortada ao longo da linha K-K ilustrada na Figura 179.

[0511] Com referência à Figura 180, após formar a estrutura ilustrada na Figura 178 ou na Figura 178A, interconexões de metal múltiplas (ou traços de metal damasceno) 3, incluindo as interconexões de metal (ou traços de metal damasceno) 3a, 3b e 3c, são formadas nos sulcos 139t, e os plugues de metal múltiplos (ou vias de metal) 7p são formados nas vias diretas 156v. Os plugues de metal 7p incluem os plugues de metal (ou vias de metal) 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f, respectivamente. O plugue de metal 7a é formado no substrato simulado 158, os plugues de metal 7b, 7c e 7d são formados em um dos chips 118 da esquerda, e os plugues de metal 7e e 7f são formados em um dos chips 118 do meio. O sustentador 803 e a interconexão ou traço de metal 75a, na camada de interconexão 17, no sustentador 803 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 17 está posicionada, do plugue de metal 7e.

[0512] As interconexões de metal 3 nos sulcos 139t e os plugues de metal 7p nas vias diretas 156v podem ser formados pelas seguintes etapas. Primeiro, a camada de adesão/barreira 125a ilustrada na Figura 75 é formada nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, nas paredes laterais das vias diretas 156v, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e em uma superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), e na interconexão ou traço de metal 75a que está no sustentador 803 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de semente 125b ilustrada na Figura 75 é formada na camada de adesão/barreira 125a, nas vias diretas 156v e nos sulcos 139t por um processo de deposição de vapor físico (PVD), tal como o processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de condução 125c ilustrada na Figura 75 é formada na camada de semente 125b, nas vias diretas 156v, e nos sulcos 139t utilizando um processo adequado, tal como processo de eletro galvanização. A seguir, as camadas 125a, 125b e 125c são retificadas ou polidas utilizando um processo adequado, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química, até que a camada dielétrica 139 tenha uma superfície superior 139s exposta, sobre a qual não existem partes das camadas 125a, 125b e 125c, e as camadas 125a, 125b e 125c fora dos sulcos 139t sejam removidas. Consequentemente, as camadas 125a, 125b e 125c nos sulcos 139t compõem as interconexões de metal 3, incluindo as interconexões de metal 3a, 3b e 3c, nos sulcos 139t. As camadas 125a, 125b e 125c nas vias diretas 156v compõem os plugues de metal 7p nas vias diretas 156v, incluindo os plugues de metal 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f, respectivamente. A camada de adesão/barreira 125a e a camada de semente 125b estão nas paredes laterais e um fundo da camada de condução 125c nos sulcos 139t, e as paredes laterais e o fundo da camada de condução 125c nos sulcos 139t são cobertos pela camada de adesão/barreira 125a e pela camada de semente 125b.

[0513] Em uma primeira alternativa, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de adesão/barreira 125a pode ser uma camada contendo titânio, tal como uma única camada de titânio, de liga de titânio-tungstênio, ou nitreto de titânio, tendo uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e na superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas paredes laterais das vias diretas 156v, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 139t, e nas vias diretas 156v. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formadas conforme ilustrado nas Figuras 172 a 178. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formadas conforme ilustrado na Figura 178A.

[0514] Em uma segunda alternativa, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de adesão/barreira 125a pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor do que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e na superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas paredes laterais das vias diretas 156v, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor do que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, nos sulcos 139t, e nas vias diretas 156v. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formadas conforme ilustrado nas Figuras 172 a 178. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formadas conforme ilustrado na Figura 178A.

[0515] Em uma terceira alternativa, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de adesão/barreira 125a pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e na superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas paredes laterais das vias diretas 156v, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, nos sulcos 139t, e nas vias diretas 164v. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formadas conforme ilustrado nas Figuras 172 a 178. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t e as vias diretas 156v sejam formadas conforme ilustrado na Figura 178A.

[0516] A superfície superior exposta 139s da camada dielétrica 139 pode ser substancialmente coplanar em relação à superfície retificada ou polida 227 da camada de condução 125c nos sulcos 139t, e as superfícies 139s e 227 podem ser substancialmente planas. Após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada dielétrica 139 pode ter uma espessura, entre a superfície superior 139s exposta e a superfície 124s ou 158s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrado nas Figuras 172 a 178. Alternativamente, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de polímero 139b da camada dielétrica 139 pode ter uma espessura, entre a superfície superior 139s exposta da camada de polímero 139b e a superfície superior da camada de isolamento 139a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrado na Figura 178A.

[0517] Cada um dos plugues de metal 7p nos chips 118 passa através de um dos anéis de isolamento 500a nos chips 118. Por exemplo, os plugues de metal 7b, 7c e 7d em um dos chips 118 da esquerda passam através dos anéis de isolamento 500a em um dos chips 118 da esquerda, e os plugues de metal 7e e 7f em um dos chips 118 do meio passam através dos anéis de isolamento 500a em um dos chips 118 do meio. Especificamente, cada um dos plugues de metal 7b, 7c e 7d passa através do substrato semicondutor 124 de um dos chips 118 da esquerda e é envolvido por um dos anéis de isolamento 500a em um dos chips 118 da esquerda, e cada um dos plugues de metal 7e e 7f passa através do substrato semicondutor 124 de um dos chips 118 do meio e é envolvido por um dos anéis de isolamento 500a em um dos chips 118 do meio. O substrato semicondutor 124 de um dos chips 118 da esquerda tem partes em superfícies internas dos anéis de isolamento 500a contendo os plugues de metal 7c e 7d, e o substrato semicondutor 124 de um dos chips 118 do meio tem partes em superfícies internas dos anéis de isolamento 500a contendo os plugues de metal 7e e 7f. O anel de isolamento 500a contendo o plugue de metal 7b está na parede lateral do plugue de metal 7b e contata o plugue de metal 7b. O anel de isolamento 500a contendo o plugue de metal 7d tem uma parte na e em contato com a parede lateral do plugue de metal 7d. O anel de isolamento 500a contendo o plugue de metal 7f tem uma parte na e em contato com a parede lateral do plugue de metal 7f. Para uma descrição mais detalhada sobre os plugues de metal 7p (incluindo os plugues de metal 7a a 7f) e as interconexões de metal 3 (incluindo as interconexões de metal 3a, 3b e 3c) ilustradas na Figura 180, referência é feita à ilustração na Figura 76.

[0518] Alternativamente, o elemento 118 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento 118 é uma pastilha, o elemento 72 pode ser outra pastilha. Desta forma, o processo ilustrado da invenção pode ser empregado na junção de pastilha com pastilha.

[0519] Com referência à Figura 181, após formar a estrutura ilustrada na Figura 180, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustrado nas Figuras 77 a 81, e então, um processo de singulação é desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, um corte mecânico com serra ou a laser e para singularizar sistema em pacotes múltiplos ou módulos de multi-chip, tal como os sistema em pacotes ou módulos de multi-chip 555s e 555t.

[0520] O sistema em um pacote ou módulo de multi-chip 555s pode ser conectado a e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 182, o sistema em um pacote ou módulo de multi-chip 555s é ligado com um lado superior de um portador 176 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. A seguir, um preenchimento inferior 174 é formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555s e o lado superior do portador 176 e contém os ressaltos ou bolas de solda 126. A seguir, as bolas de solda múltiplas 178 são formadas em um lado inferior do portador 176. As especificações do portador 176, o preenchimento inferior 174, e as bolas de solda 178 ilustradas na Figura 182 podem ser chamadas de especificações do portador 176, o preenchimento inferior 174, e as bolas de solda 178 conforme ilustrado na Figura 83, respectivamente.

[0521] A Figura 183 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formada pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 180, as etapas conforme ilustradas nas Figuras 77 a 79 podem ser desempenhadas subsequentemente. A seguir, formar os ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 podem ser chamadas de etapas ilustradas na Figura 84. A seguir, um processo de singulação é desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar sistema em pacotes múltiplos ou módulos de multi-chip, tal como sistema em um pacote ou módulo de multi-chip 555u. No sistema em um pacote ou módulo de multichip 555u, cada uma das interconexões 3 pode ser conectada a um ou mais dos ressaltos de metal 668.

[0522] O sistema em um pacote ou módulo de multi-chip 555u pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 184, o sistema em um pacote ou módulo de multi-chip 555u é ligado com um lado superior de um portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro desempenhada no lado superior do portador 176, as juntas de metal 180 múltiplas são formadas entre a camada de barreira 144 dos ressaltos de metal 668 e o lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au, ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. Alternativamente, as juntas de metal 180 podem ser uma camada de ouro tendo uma espessura entre 0,1 e 10 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 é formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555u e o lado superior do portador 176 e contém os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176.

[0523] Alternativamente, a camada dielétrica ou de isolamento 122 conforme ilustrada nas Figuras 181 a 184 pode ser omitida. Neste caso, a camada de polímero 136 é formada nas superfícies 223, 225, 227 e 139s, e os pontos de contato da camada de condução 125c das interconexões de metal 3 são expostas pelas e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos pelas e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0524] A Figura 185 ilustra um pacote de multi-chip 566d incluindo um sistema em um pacote ou módulo de multi-chip 555v conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados184, que podem ser formados, por exemplo, pelas seguintes etapas.

[0525] Após formar a estrutura ilustrada na Figura 180, as etapas ilustradas na Figura 86 são desempenhadas para formar uma camada dielétrica ou de isolamento 122 na superfície retificada ou polida 227 da camada de condução 125c e na superfície superior 139s exposta da camada dielétrica 139, para formar as interconexões ou traços de metal 300 múltiplos na camada dielétrica ou de isolamento 122 e nas regiões múltiplas, expostas pelas aberturas 122a múltiplas na camada 122, na camada de condução 125c das interconexões de metal 3, e para formar uma camada de polímero 136 na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 a 15 micrômetros ou entre 5 e 10 micrômetros, e aberturas múltiplas 136a na camada de polímero 136 expõem pontos de contato múltiplos das interconexões ou traços de metal 300. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar uma pluralidade de sistema em pacotes ou módulos de multi-chip 555v.

[0526] A seguir, a pluralidade de sistema em pacotes ou de módulos de multi-chip 555v são fixados com um portador 176, por exemplo, formando uma camada de cola 182 com uma espessura entre 20 e 150 micrômetros no lado superior do portador 176, e então, anexando a pluralidade de sistema em pacotes ou módulos de multi-chip 555v a um lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), silosano ou SU-8, com uma espessura, por exemplo, entre 20 e 150 micrômetros. A seguir, fios múltiplos 184, tal como fios de ouro, fios de cobre, ou fios de alumínio, são ligados sobre o lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração de fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade de sistema em pacotes ou módulos de multi-chip 555v podem ser física ou eletricamente conectados ao portador 176 através dos fios ligados184. A seguir, um composto de modelagem 186 é formado na pluralidade de sistema em pacotes ou módulo de multi-chip 555v, no lado superior do portador 176 e nos fios ligados184, encapsulando os fios ligados184 e a pluralidade de sistema em pacotes ou módulo de multi-chip 555v, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176. Diante disso, um processo de singulação é desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade de pacotes de multi-chip 566d. O pacote de multi-chip 566d pode estar conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através das bolas de solda 178. As especificações do portador 176 ilustradas na Figura 185 podem ser chamadas de especificações do portador 176 conforme ilustradas na Figura 83.

[0527] As Figuras 186 a 207 ilustram um processo para formar outro sistema em um pacote ou módulo de multichip de acordo com outra modalidade da presente descrição. Com referência à Figura 186, após formar a estrutura ilustrada na Figura 144, uma camada dielétrica 60 tendo uma espessura, por exemplo, entre 0,1 e 100 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, entre 1 e 5 micrômetros, entre 5 e 10 micrômetros ou entre 1 e 20 micrômetros, é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62s do(s) substrato(s) simulado(s) 62, nas superfícies inferiores 500a expostas dos anéis de isolamento 500a nos chips 68, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64 conforme ilustrados na Figura 144. A seguir, as vias diretas 170v múltiplas, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, podem ser formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68. As etapas para formar as vias diretas 170v nos chips 68 e no(s) substrato(s) simulado(s) 62 ilustrados na Figura 186 podem ser chamados de etapas para formar as vias diretas 170v nos chips 68 e no(s) substrato(s) simulado(s) 62 conforme ilustrado na Figura 15, mas, na modalidade, formar as vias diretas 170v nos chips 68 inclui decapar através dos substratos semicondutores 58 contidos pelos anéis de isolamento 500a nos chips 68. As especificações das vias diretas 170v (incluindo as vias 170a a 170f), os anéis de isolamento 500a contendo as vias diretas 170v, e o sustentador 801 ilustrado na Figura 186 podem ser chamadas de especificações das vias diretas 170v (incluindo as vias 170a a 170f), os anéis de isolamento 500a contendo as vias diretas 170v, e o sustentador 801, respectivamente, ilustrados nas Figuras 148 a 152.

[0528] A camada dielétrica 60 ilustrada na Figura 186, por exemplo, pode ser uma camada inorgânica formada por um processo adequado, tal como processo de deposição de vapor químico (CVD) ou processo de deposição de vapor químico de plasma aprimorado (PECVD). A camada inorgânica pode incluir ou pode ser uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício ou oxicarboreto de silício nas superfícies 58s, 62s, 500s e 64s ilustrada na Figura 144. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,5 e 2 micrômetros.

[0529] Alternativamente, a camada dielétrica 60 ilustrada na Figura 186 pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou epóxi, tem uma espessura entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 30 micrômetros ou entre 10 e 50 micrômetros, nas superfícies 58s, 62s, 500s e 64s ilustradas na Figura 144.

[0530] Alternativamente, a camada dielétrica 60 ilustrada na Figura 186 pode ser composta por uma camada inorgânica e uma camada de polímero na camada inorgânica. A camada inorgânica pode ser formada nas superfícies 58s, 62s, 500s e 64s ilustrada na Figura 144 utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD). A camada inorgânica pode incluir ou pode ser uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício ou oxicarboreto de silício nas superfícies 58s, 62s, 500s e 64s ilustrada na Figura 144. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,5 e 2 micrômetros. A camada de polímero pode ser uma camada de poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO) ou óxido de poli-fenileno (PPO), tendo uma espessura entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 30 micrômetros ou entre 10 e 50 micrômetros, na superfície inorgânica.

[0531] A seguir, com referência à Figura 187, uma camada de adesão/barreira 52 tendo uma espessura menor que 1 micrômetro, tal como 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, pode ser formada nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, nas paredes laterais das vias diretas 170v, na camada dielétrica 60, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de adesão/barreira 52 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por quaisquer processos de deposição de película química, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 54 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, pode estar na camada de adesão/barreira 52 e nas vias diretas 170v por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto-resistente 194 pode ser formada na camada de semente 54 utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto- exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 194a, expondo regiões múltiplas da camada de semente 54, na camada foto- resistente 194. A camada foto-resistente 194 padronizada pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, uma camada de condução 56 tendo uma espessura maior que 1 micrômetro, tal como 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, pode ser formada nas regiões, expostas pelas aberturas 194a na camada 194, da camada de semente 54 utilizando, por exemplo, um processo de eletro galvanização. As especificações da camada de adesão/barreira 52, a camada de semente 54 e a camada de condução 56 ilustrada na Figura 187 podem ser chamadas de especificações da camada de adesão/barreira 52, da camada de semente 54 e da camada de condução 56 conforme ilustrado na Figura 90, respectivamente.

[0532] A seguir, com referência à Figura 188, a camada foto-resistente 194 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 54 não abaixo da camada de condução 56 é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. A seguir, a camada de adesão/barreira 52 não abaixo da camada de condução 56 é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. Consequentemente, as camadas 52, 54 e 56 sobre a camada dielétrica 60 e sobre as vias diretas 170v compõem as interconexões de metal 1 múltiplas, incluindo as interconexões de metal 1a e 1b, sobre a camada dielétrica 60 e sobre as vias diretas 170v. A camada de adesão/barreira 52 e a camada de semente 54 das interconexões de metal 1 sobre a camada dielétrica 60 não estão em qualquer parede lateral 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60, mas sobre um fundo da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60. As paredes laterais 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60 não estão cobertas pelas camadas 52 e 54. As camadas 52, 54 e 56 nas vias diretas 170v compõem plugues de metal 5p (ou vias de metal) múltiplos nas vias diretas 170v, incluindo plugues de metal (ou vias de metal) 5a, 5b, 5c, 5d, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f conforme ilustrado na Figura 186, respectivamente. O plugue de metal 5a é formado no substrato simulado 62, e nos plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e pontos de contato múltiplos da camada condutiva 18 no portador 11. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 está posicionada, do plugue de metal 5e.

[0533] Cada um dos plugues de metal 5p nos chips 68 passa através de um dos anéis de isolamento 500a nos chips 68. Por exemplo, os plugues de metal 5b, 5c, 5d, 5e e 5f em um dos chips 68 passam através dos anéis de isolamento 500a em um dos chips 68. Especificamente, cada um dos plugues de metal 5b, 5c, 5d, 5e e 5f passa através do substrato semicondutor 58 de um dos chips 68 e é envolvido por um dos anéis de isolamento 500a em um dos chips 68. O substrato semicondutor 58 de um dos chips 68 tem partes em superfícies internas dos anéis de isolamento 500a contendo os plugues de metal 5b, 5c, 5d, 5e e 5f. Para uma descrição mais detalhada sobre os plugues de metal 5p (incluindo os plugues de metal 5a a 5f) e as interconexões de metal 1 (incluindo as interconexões de metal 1a e 1b) ilustradas na Figura 188, referência é feita à ilustração na Figura 91.

[0534] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção da pastilha com pastilha.

[0535] A seguir, com referência à Figura 189, uma camada dielétrica ou de isolamento 66 é formada na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada dielétrica ou de isolamento 66, por exemplo, pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO) ou polibenzoxazolo (PBO), na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada de polímero na camada de condução 56 pode ter uma espessura, por exemplo, entre 0,1 e 50 micrômetros e, preferencialmente, entre 1 e 30 micrômetros, entre 2 e 20 micrômetros, ou entre 5 e 10 micrômetros.

[0536] Alternativamente, a camada dielétrica ou de isolamento 66 pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada inorgânica na camada de condução 56 pode ter uma espessura, por exemplo, entre 0,1 e 10 micrômetros e, preferencialmente, entre 0,1 e 1 micrômetros, entre 0,2 e 2 micrômetros, entre 0,3 e 3 micrômetros, ou entre 0,5 e 5 micrômetros.

[0537] Alternativamente, com referência à Figura 190, a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 189 pode ser formada pelas seguintes etapas. Primeiro, uma camada de polímero 66a, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), é formada na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A seguir, a camada de polímero 66a é retificada ou polida, por exemplo, por um processo de polimento mecânico, um processo de polimento químico-mecânico (CMP), um processo de retificação mecânica, ou um processo incluindo um polimento mecânico e decapagem química até que a camada de condução 56 das interconexões de metal 1 tenham uma superfície superior 56u não coberta pela camada de polímero 66a. Consequentemente, a camada de polímero 66a permanece na camada dielétrica 60 e nas lacunas entre as interconexões de metal 1 e tem uma espessura, por exemplo, maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros. A superfície retificada ou polida 66s da camada de polímero 66a pode ser substancialmente plana e substancialmente coplanar em relação à superfície superior 56u da camada de condução 56. A seguir, uma camada inorgânica 66b, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, tendo uma espessura, por exemplo, entre 0,1 e 3 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, é formada na superfície superior 56u da camada de condução 56 e na superfície retificada ou polida 66s da camada de polímero 66a. Consequentemente, a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 189 também pode ser provida com a camada de polímero 66a e com a camada inorgânica 66b conforme ilustrada na Figura 190.

[0538] Com referência à Figura 191, após formar a camada dielétrica ou de isolamento 66, o substrato simulado 165 ilustrado na Figura 28 é fixado com a camada dielétrica ou de isolamento 66 utilizando a camada 116 ilustrada na Figura 28, que podem ser chamadas de etapas ilustradas na Figura 28. A seguir, as aberturas múltiplas 165a são formadas no substrato simulado 165 e expõem a camada 116, que podem ser chamadas de etapas ilustradas nas Figuras 29 a 32. Alternativamente, as aberturas 165a podem ser formadas no e passarem através do substrato simulado 165 antes que o substrato simulado 165 seja fixado com a camada dielétrica ou de isolamento 66 utilizando a camada 116. A seguir, os chips múltiplos 72, cada um dos quais é como o chip 72a ou 72b ilustrado na Figura 141K, são fixados com a camada 116 e montados nas aberturas 165a e sobre a camada 66, que podem ser chamadas de etapas ilustradas na Figura 33. Após montar os chips 72 nas aberturas 165a, os chips 72 têm lados ativos nos fundos dos chips 72 e lados posteriores nos topos dos chips 72. A Figura 192 é um exemplo de uma vista superior esquemática ilustrando os chips 72 montados nas aberturas 165a no substrato simulado 165, e a Figura 191 é uma vista transversal cortada ao longo da linha G-G ilustrada na vista superior esquemática da Figura 192.

[0539] Conforme ilustrado nas Figuras 191 e 192, existem múltiplas lacunas 4a, cada uma entre o substrato simulado 165 e um dos chips 72, e existem múltiplas lacunas 8a (um deles está ilustrado), cada uma entre dois chips 72 vizinhos. Cada uma das lacunas 4a pode ter uma distância ou espaçamento transverso D4, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8a pode ter uma distância ou espaçamento transverso D5, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0540] A Figura 193 ilustra outra técnica para formar a estrutura com a mesma vista transversal conforme ilustrado na Figura 191. A Figura 191 é uma vista transversal cortada ao longo da linha G-G ilustrada em uma vista superior esquemática da Figura 193. A estrutura ilustrada nas Figuras 191 e 193 pode ser formada, por exemplo, pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 189 ou 190, uma camada de cola 116 tendo uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros, é formada na camada dielétrica ou de isolamento 66 ilustrada na Figura 189 ou 190 utilizando um processo adequado, tal como processo de revestimento por giro, processo de laminação, processo de pulverização, processo de distribuição, ou processo de impressão de tela. A camada de cola 116 pode ser uma camada de polímero, tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou silosano, com uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros, ou entre 10 e 30 micrômetros. A seguir, a camada de cola 116 pode ser pré-curada ou cozida opcionalmente. A seguir, os chips múltiplos 72, cada um dos quais é como o chip 72a ou 72b ilustrado na Figura 141K, e substratos simulados 165 separados múltiplos são colocados sobre a camada de cola 116. Quando uma lacuna entre dois chips 72 vizinhos é grande demais, tal como maior que 500 ou 1.000 micrômetros, um ou mais dos substratos simulados 165 separados pode ser colocado na lacuna. Alternativamente, quando uma lacuna entre dois chips 72 vizinhos é pequena demais, tal como menor que 500 ou 1.000 micrômetros, não há substratos simulados 165 separados colocados na lacuna. A seguir, a camada de cola 116 pode ser curada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica sobre a camada de cola 116. Consequentemente, os chips 72 e os substratos simulados 165 separados são fixados com a camada dielétrica ou de isolamento 66 utilizando a camada de cola 116. Os substratos simulados 165 separados, por exemplo, podem ser barras de silício separadas, chips simulados separados, matrizes de silício simuladas separadas, ou substratos separados de poli-silício, vidro, silício ou cerâmica.

[0541] Alternativamente, com referência às Figuras 191 e 193, a camada de cola 116 pode ser substituída por uma camada de óxido de silício que é formada na camada dielétrica ou de isolamento 66 ilustrada na Figura 189 ou 190. Neste caso, juntar os chips 72 com a camada 66 e juntar os substratos simulados separados 165 com a camada 66 pode ser desempenhado, por exemplo, juntando outra camada de óxido de silício da camada de passivação 74, no lado ativo de cada chip 72, com a camada de óxido de silício 116 e juntando outra camada de óxido de silício de cada um dos substratos simulados 165 separados com a camada de óxido de silício 116. A camada de óxido de silício da camada de passivação 74 de cada chip 72 contata a camada de óxido de silício 116, e a camada de óxido de silício de cada um dos substratos simulados 165 separados contata a camada de óxido de silício 116. Consequentemente, os chips 72 e os substratos simulados 165 separados podem ser fixados com a camada dielétrica ou de isolamento 66 utilizando estas camadas de óxido de silício.

[0542] Conforme ilustrado nas Figuras 191 e 193, existem lacunas múltiplas 4a cada uma entre um dos chips 72 e um dos substratos simulados 165 separados, e existem lacunas múltiplas 8a (uma delas é ilustrada) cada uma entre dois chips 72 vizinhos. Cada uma das lacunas 4a pode ter uma distância ou espaçamento transverso D4, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8a pode ter uma distância ou espaçamento transverso D5, por exemplo, menor que 500 micrômetros, tal como entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Em uma modalidade, não existem circuitos desempenhados em cada substrato simulado 165 separado ou em uma superfície superior ou inferior de cada substrato simulado 165 separado antes que os substratos simulados 165 separados sejam fixados com a camada dielétrica ou de isolamento 66.

[0543] Com referência à Figura 194, após as etapas ilustradas nas Figuras 191 e 192 ou nas Figuras 191 e 193, um material de preenchimento de lacuna/encapsulamento 98 é formado em um lado posterior do substrato semicondutor 96 de cada chip 72, no(s) substrato(s) simulado(s) 165, e nas lacunas 4a e 8a. A seguir, o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 são retificados ou polidos por um processo adequado, tal como processo de retificação mecânica, processo de polimento mecânico, processo de polimento químico-mecânico (CMP) ou um processo incluindo polimento mecânico e decapagem química, até que todos os anéis de isolamento 500a nos chips 72 tenham expostos as superfícies inferiores 500t, sobre as quais não existem partes dos substratos semicondutores 96. As etapas para formar o material de preenchimento de lacuna/encapsulamento 98 e para retificar ou polir o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 ilustrados na Figura 194 podem ser chamadas de etapas para formar o material de preenchimento de lacuna/encapsulamento 64 e para retificar ou polir o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 conforme ilustrados nas Figuras 143 a 146. O material de preenchimento de lacuna/encapsulamento 98 pode ser poli-silício, óxido de silício ou um polímero.

[0544] Consequentemente, o substrato semicondutor 96 de cada um dos chips 72 pode ser diminuído a uma espessura T8, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 72, após o processo de retificação ou de polimento, os anéis de isolamento 500a e o substrato semicondutor 96 podem ter a mesma espessura T8. Preferencialmente, cada um dos chips 72, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros, ou entre 5 e 25 micrômetros.

[0545] Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 165 pode(m) ser diminuído(s) a uma espessura T9, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 98 que permanece nas lacunas 4a e 8a pode ter uma espessura vertical T10, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 96s do substrato semicondutor 96, no lado posterior de cada chip 72, e a(s) superfície(s) retificada(s) ou polida(s) 165s do(s) substrato(s) simulado(s) 165 pode(m) ser substancialmente plana(s) e não coberta(s) pelo material de preenchimento de lacuna/encapsulamento 98. A(s) superfície(s) retificada(s) ou polida(s) 165s pode(m) ser substancialmente coplanar(es) em relação à superfície retificada ou polida 96s de cada chip 72, com a superfície retificada ou polida 98s do material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a, e com as superfícies inferiores 500t expostas dos anéis de isolamento 500a nos chips 72. Em cada chip 72, uma distância vertical D15 entre a superfície retificada ou polida 96s do substrato semicondutor 96 e o fundo de isolamento de sulco raso 500b pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros ou entre 0,1 e 2 micrômetros.

[0546] A seguir, com referência à Figura 195, uma camada dielétrica 88 tendo uma espessura, por exemplo, entre 0,1 e 100 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, entre 1 e 5 micrômetros, entre 5 e 10 micrômetros, ou entre 1 e 20 micrômetros, é formada na superfície 96s do substrato semicondutor 96 de cada chip 72, na(s) superfície(s) 165s do (s) substrato(s) simulado(s) 165, nas superfícies inferiores 500t expostas dos anéis de isolamento 500a nos chips 72, e na superfície 98s do material de preenchimento de lacuna/encapsulamento 98. A seguir, as vias diretas múltiplas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e podem ser formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72. As etapas para formar as vias diretas 164v nos chips 72 e no(s) substrato(s) simulado(s) 165 ilustradas na Figura 195 podem ser chamadas de etapas para formar as vias diretas 164v nos chips 72 e no(s) substrato(s) simulado(s) 165 conforme ilustrado na Figura 41, mas, na modalidade, formar as vias diretas 164v nos chips 72 inclui decapar através dos substratos semicondutores 96 contidos pelos anéis de isolamento 500a nos chips 72. As especificações das vias diretas 164v (incluindo as vias diretas 164a a 164e), os anéis de isolamento 500a contendo as vias diretas 164v, e o sustentador 802 ilustrado na Figura 195 podem ser chamadas de especificações das vias diretas 164v (incluindo as vias 164a a 164e), os anéis de isolamento 500a contendo as vias diretas 164v, e o sustentador 802, respectivamente, ilustradas nas Figuras 162 a 166.

[0547] A camada dielétrica 88 ilustrada na Figura 195, por exemplo, pode ser uma camada inorgânica formada por um processo adequado, tal como processo de deposição de vapor químico (CVD) ou processo de deposição de vapor químico de plasma aprimorado (PECVD). A camada inorgânica pode incluir ou pode ser uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício ou oxicarboreto de silício nas superfícies 96s, 165s, 500t e 98s. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,5 e 2 micrômetros.

[0548] Alternativamente, a camada dielétrica 88 ilustrada na Figura 195 pode ser uma camada de polímero, tal como uma camada de poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO) ou óxido de poli-fenileno (PPO), tendo uma espessura entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 30 micrômetros ou entre 10 e 50 micrômetros, nas superfícies 96s, 165s, 500t e 98s.

[0549] Alternativamente, a camada dielétrica 88 ilustrada na Figura 195 pode ser composta por uma camada inorgânica e uma camada de polímero na camada inorgânica. A camada inorgânica pode ser formada nas superfícies 96s, 165s,500t e 98s utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD). A camada inorgânica pode incluir ou pode ser uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício ou oxicarboreto de silício nas superfícies 96s, 165s, 500t e 98s. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,5 e 2 micrômetros. A camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO) ou óxido de poli-fenileno (PPO) tendo uma espessura entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 30 micrômetros ou entre 10 e 50 micrômetros, na camada inorgânica.

[0550] A seguir, com referência à Figura 196, uma camada de adesão/barreira 92 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, é formada nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, nas paredes laterais das vias diretas 164v, na camada dielétrica 88 e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de adesão/barreira 92 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 94 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, é formada na camada de adesão/barreira 92 e nas vias diretas 164v por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto-resistente 294 é formada na camada de semente 94 utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela ou um processo de laminação. A seguir, um processo de foto-exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 294a, expondo regiões múltiplas da camada de semente 94, na camada foto- resistente 294. A camada foto-resistente 294 padronizada pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, uma camada de condução 86 tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, é formada nas regiões, expostas pelas aberturas 294a na camada 194, da camada de semente 94 utilizando um processo adequado, tal como processo de eletro galvanização. As especificações da camada de adesão/barreira 92, a camada de semente 94 e a camada de condução 86 ilustrada na Figura 196 podem ser chamadas de especificações da camada de adesão/barreira 92, da camada de semente 94, e da camada de condução 86 conforme ilustrado na Figura 95, respectivamente.

[0551] A seguir, com referência à Figura 197, a camada foto-resistente 294 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 94 não abaixo da camada de condução 86 é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. A seguir, a camada de adesão/barreira 92 não abaixo da camada de condução 86 é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. Consequentemente, as camadas 92, 94 e 86 sobre a camada dielétrica 88 e sobre as vias diretas 164v compõem interconexões de metal 2 múltiplas, incluindo as interconexões de metal 2a e 2b, sobre a camada dielétrica 88 e sobre as vias diretas 164v. A camada de adesão/barreira 92 e a camada de semente 94 das interconexões de metal 2 sobre a camada dielétrica 88 não estão em qualquer parede lateral 2w da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88, mas sobre um fundo da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88. As paredes laterais 2w da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88 não estão cobertas pelas camadas 92 e 94. As camadas 92, 94 e 86 nas vias diretas 164v compõem os plugues de metal 6p múltiplos (ou vias de metal) nas vias diretas 164v, incluindo os plugues de metal (ou vias de metal) 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e conforme ilustrado na Figura 195, respectivamente. O plugue de metal 6a é formado no substrato simulado 165, os plugues de metal 6b e 6c são formados em um dos chips 72 da esquerda, e os plugues de metal 6d e 6e são formados em um dos chips 72 do meio. Estes plugues de metal 6p formados nos chips 72 e no(s) substrato(s) simulado(s) 165 podem conectar as interconexões de metal 2 e os dispositivos semicondutores 102 nos chips 72 e conectar as interconexões de metal 1 e 2.

[0552] Cada um dos plugues 6p nos chips 72 passa através de um dos anéis de isolamento 500a nos chips 72. Por exemplo, os plugues de metal 6b e 6c em um dos chips 72 da esquerda passam através dos anéis de isolamento 500a em um dos chips 72 da esquerda e os plugues de metal 6d e 6e em um dos chips 72 do meio passam através dos anéis de isolamento 500a em um dos chips 72 do meio. Especificamente, cada um dos plugues de metal 6b e 6c passa através do substrato semicondutor 96 em um dos chips 72 da esquerda e é envolvido por um dos anéis de isolamento 500a em um dos chips 72 da esquerda, e cada um dos plugues de metal 6d e 6e passa através do substrato semicondutor 96 de um dos chips 72 do meio e é envolvido por um dos anéis de isolamento 500a em um dos chips 72 do meio. O substrato semicondutor 96 de um dos chips 72 da esquerda tem uma parte em uma superfície interna do anel de isolamento 500a contendo o plugue de metal 6b, e o substrato semicondutor 96 de um dos chips 72 do meio tem uma parte de uma superfície interna do anel de isolamento 500a contendo o plugue de metal 6d. O anel de isolamento 500a contendo o plugue de metal 6c está na parede lateral do plugue de metal 6c e contata o plugue de metal 6c, e o anel de isolamento 500a contendo o plugue de metal 6e está na parede lateral do plugue de metal 6e e contato o plugue de metal 6e. Para uma descrição mais detalhada sobre os plugues de metal 6p (incluindo os plugues de metal 6a a 6e) e as interconexões de metal 2 (incluindo as interconexões de metal 2a e 2b) ilustradas na Figura 197, referência é feita à ilustração na Figura 96.

[0553] Alternativamente, o elemento 72 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 72 é uma pastilha, o elemento 68 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0554] A seguir, com referência à Figura 198, uma camada dielétrica ou de isolamento 120 é formada na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada dielétrica ou de isolamento 120, por exemplo, pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO) ou polibenzoxazolo (PBO), na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada de polímero na camada de condução 86 pode ter uma espessura, por exemplo, entre 0,1 e 50 micrômetros e, preferencialmente, entre 1 e 30 micrômetros, entre 2 e 20 micrômetros ou entre 5 e 10 micrômetros.

[0555] Alternativamente, a camada dielétrica ou de isolamento 120 pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício ou oxicarboreto de silício, na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada inorgânica na camada de condução 86 pode ter uma espessura, por exemplo, entre 0,1 e 10 micrômetros e, preferencialmente, entre 0,1 e 1 micrômetros, entre 0,2 e 2 micrômetros, entre 0,3 e 3 micrômetros ou entre 0,5 e 5 micrômetros.

[0556] Alternativamente, com referência à Figura 199, a camada dielétrica ou de isolamento 120 conforme ilustrado na Figura 198 pode ser formada pelas seguintes etapas. Primeiro, uma camada de polímero 120a, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), é formada na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A seguir, a camada de polímero 120a é retificada ou polida por, por exemplo, um processo de retificação mecânica, um processo de polimento mecânico, um processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química até que a camada de condução 86 das interconexões de metal 2 tenha uma superfície superior 86u não coberta pela camada de polímero 120a.Consequentemente, a camada de polímero 120a permanece na camada dielétrica 88 e nas lacunas entre as interconexões de metal 2 e tem uma espessura, por exemplo, maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros. A superfície retificada ou polida 120s da camada de polímero 120a pode ser substancialmente plana e substancialmente coplanar em relação à superfície superior 86u da camada de condução 86. A seguir, uma camada inorgânica 120b, tal como uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício, ou oxicarboreto de silício, tendo uma espessura, por exemplo, entre 0,1 e 3 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, é formada na superfície superior 86u da camada de condução 86 e na superfície retificada ou polida 120s da camada de polímero 120a. Consequentemente, a camada dielétrica ou de isolamento 120 conforme ilustrada na Figura 198 pode ser composta pela camada de polímero 120a e a camada inorgânica 120b conforme ilustradas na Figura 199.

[0557] Com referência à Figura 200, após formar a camada dielétrica ou de isolamento 120 ilustrada na Figura 54 é fixada com a camada dielétrica ou de isolamento 120 utilizando a camada 140 ilustrada na Figura 54, que podem ser chamadas de etapas ilustradas na Figura 54. A seguir, as aberturas múltiplas 158a são formadas no substrato simulado 158 e expõe a camada 140, que podem ser chamadas de etapas ilustradas nas Figuras 55 e 56. Alternativamente, as aberturas 158a podem ser formadas na e passar através do substrato simulado 158 antes que o substrato simulado 158 seja fixado com a camada dielétrica ou de isolamento 120 utilizando a camada 140. A seguir, os chips múltiplos 118, cada um dos quais é como o chip 118a ou 118b ilustrado na Figura 141L, são fixados com a camada 140 e montados nas aberturas 158a e sobre a camada 120, que podem ser chamadas de etapas ilustradas na Figura 57. Após montar os chips 118 nas aberturas 158a, os chips 118 têm lados ativos nos fundos dos chips 118 e lados posteriores nos topos dos chips 118. A Figura 201 é um exemplo de uma vista superior esquemática ilustrando os chips 118 montados nas aberturas 158a no substrato simulado 158, e a Figura 200 é uma vista transversal cortada ao longo da linha J-J ilustrada na vista superior esquemática da Figura 201.

[0558] Conforme ilustrado nas Figuras 200 e 201, existem múltiplas lacunas 4b cada uma entre o substrato simulado 158 e um dos chips 118, e existem múltiplas lacunas 8b (um deles é ilustrado) cada uma entre dois chips 118 vizinhos. Cada uma das lacunas 4b pode ter uma distância ou espaçamento D7 transverso, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8b pode ter uma distância ou espaçamento D8 transverso, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros.

[0559] A Figura 202 ilustra outra técnica para formar a estrutura com a mesma vista transversal conforme ilustrado na Figura 200. A Figura 200 é uma vista transversal cortada ao longo da linha J-J ilustrada em uma vista superior esquemática da Figura 202. A estrutura ilustrada nas Figuras 200 e 202 pode ser formada, por exemplo, pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 198 ou 199, uma camada de cola 140 tendo uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros, é formada na camada dielétrica ou de isolamento 120 ilustrada na Figura 198 ou 199 utilizando um processo adequado, tal como um processo de revestimento por giro, processo de laminação, processo de pulverização, processo de distribuição, ou processo de impressão de tela. A camada de cola 140 pode ser uma camada de polímero, tal como uma camada de epóxi, poliimida, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO) ou silosano, com uma espessura, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 10 e 30 micrômetros. A seguir, a camada de cola 140 pode ser pré-curada ou cozida opcionalmente. A seguir, os chips múltiplos 118, cada um dos quais é como o chip 118a ou 118b ilustrado na Figura 141L, e os substratos simulados 158 separados múltiplos são colocados na camada de cola 140. Quando uma lacuna entre dois chips 118 vizinhos é grande demais, tal como maior que 500 ou 1.000 micrômetros, um ou mais dos substratos simulados 158 separados pode ser colocado na lacuna. Alternativamente, quando uma lacuna entre dois chips 118 vizinhos é pequena demais, tal como menor que 500 ou 1.000 micrômetros, não podem existir substratos simulados 158 separados colocados na lacuna. A seguir, a camada de cola 140 pode ser curada novamente em uma temperatura entre 180 graus centígrados e 350 graus centígrados com uma pressão mecânica ou térmica na camada de cola 140. Consequentemente, os chips 118 e os substratos simulados 158 separados são fixados com a camada dielétrica ou de isolamento 120 utilizando a camada de cola 140. Os substratos simulados 158 separados, por exemplo, podem ser barras de silício separadas, chips simulados separados, matrizes de silício simuladas separadas ou substratos separados de poli-silício, vidro, silício ou cerâmica.

[0560] Alternativamente, com referência às Figuras 200 e 202, a camada de cola 140 pode ser substituída por uma camada de óxido de silício que é formada na camada dielétrica ou de isolamento 120 ilustrada na Figura 198 ou 199. Neste caso, juntar os chips 118 com a camada 120 e juntar os substratos simulados 158 separados com a camada 120 pode ser desempenhado, por exemplo, juntando outra camada de óxido de silício da camada de passivação 21, no lado ativo de cada chip 118, com a camada de óxido de silício 140 e juntando outra camada de óxido de silício de cada um dos substratos simulados 158 separados com a camada de óxido de silício 140. A camada de óxido de silício da camada de passivação 21 de cada chip 118 contata a camada de óxido de silício 140, e a camada de óxido de silício de cada um dos substratos simulados 158 separados contata a camada de óxido de silício 140. Consequentemente, os chips 118 e os substratos simulados 158 separados podem ser fixados com a camada dielétrica ou de isolamento 120 utilizando estas camadas de óxido de silício.

[0561] Conforme ilustrado nas Figuras 200 e 202, existem as lacunas múltiplas 4b cada uma entre um dos chips 118 e um dos substratos simulados 158 separados, e existem múltiplas lacunas 8b (uma delas é ilustrada) cada uma entre dois chips 118 vizinhos. Cada uma das lacunas 4b pode ter uma distância ou espaçamento D7 transverso, por exemplo, entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Cada uma das lacunas 8b pode ter uma distância ou espaçamento D8 transverso, por exemplo, menor que 500 micrômetros, tal como entre 1 e 200 micrômetros, entre 1 e 50 micrômetros, ou entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros. Em uma modalidade, não existem circuitos desempenhados em cada substrato simulado 158 separado ou em uma superfície superior ou inferior de cada substrato simulado 158 separado antes que os substratos simulados 158 separados sejam fixados com a camada dielétrica ou de isolamento 120.

[0562] Com referência à Figura 203, após as etapas ilustradas nas Figuras 200 e 201 ou nas Figuras 200 e 202, um material de preenchimento de lacuna/encapsulamento 138 é formado em um lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158, e nas lacunas 4b e 8b. A seguir, o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e o(s) substrato(s) simulado(s) 158 são retificados ou polidos por um processo adequado, tal como processo de retificação mecânica, processo de polimento mecânico, processo de polimento químico-mecânico (CMP), ou um processo incluindo uma retificação mecânica e polimento químico-mecânico, até que que todos os anéis de isolamento 500a nos chips 118 tenham as superfícies inferiores 500u expostas, sobre as quais não existem partes dos substratos semicondutores 124. As etapas para formar o material de preenchimento de lacuna/encapsulamento 138 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e os substratos simulados 158 ilustrados na Figura 203 podem ser chamadas de etapas para formar o material de preenchimento de lacuna/encapsulamento 64 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e os substratos simulados 62 conforme ilustrado nas Figuras 143 a 146. O material de preenchimento de lacuna/encapsulamento 138 pode ser poli-silício, óxido de silício ou um polímero.

[0563] Consequentemente, o substrato semicondutor 124 de cada um dos chips 118 pode ser diminuído a uma espessura T15, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 118, após o processo de retificação ou de polimento, os anéis de isolamento 500a e o substrato semicondutor 124 podem ter a mesma espessura T15. Preferencialmente, cada um dos chips 118, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0564] Após o processo de retificação ou de polimento, os substratos simulados 158 podem ser diminuídos a uma espessura T16, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 138 remanescente nas lacunas 4b e 8b pode ter uma espessura vertical T17, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 124s do substrato semicondutor 124, no lado posterior de cada chip 118, e a(s) superfície(s) retificada(s) ou polida(s) 158s do(s) simulado(s) 158 pode ser substancialmente plana e não coberta pelo material de preenchimento de lacuna/encapsulamento 138. A(s) superfície(s) retificada(s) ou polida(s) 158s pode ser substancialmente coplanar(es) em relação às superfícies retificadas ou polidas 124s dos chips 118, com a superfície retificada ou polida 138s do material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b, e com as superfícies inferiores 500u expostas dos anéis de isolamento 500a nos chips 118. Em cada chip 118, uma distância vertical D16 entre a superfície retificada ou polida 124s do substrato semicondutor 124 e o fundo do isolamento de sulco raso 500b pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros ou entre 0,1 e 2 micrômetros.

[0565] A seguir, com referência à Figura 204, uma camada dielétrica 139 tendo uma espessura, por exemplo, entre 0,1 e 100 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, entre 1 e 5 micrômetros, entre 5 e 10 micrômetros, ou entre 1 e 20 micrômetros, é formada na superfície 124s do substrato semicondutor 124 de cada chip 118, na(s) superfície(s) 158s do(s) substrato(s) simulado(s) 158, nas superfícies inferiores expostas 500u nos anéis de isolamento 500a nos chips 118, e na superfície 138s do material de preenchimento de lacuna/encapsulamento 138. A seguir, as vias diretas 156v múltiplas, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, podem ser formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118. As etapas para formar as vias diretas 156v nos chips 118 e no(s) substrato(s) simulado(s) 158 ilustrado(s) na Figura 204 podem ser chamadas de etapas para formar as vias diretas 156v nos chips 118 e no(s) substrato(s) simulado(s) 158 conforme ilustradas na Figura 65, mas, na modalidade, formar as vias diretas 156v nos chips 118 inclui decapagem através dos substratos semicondutores 124 contidos pelos anéis de isolamento 500a nos chips 118. As especificações das vias diretas 156v (incluindo as vias 156a a 156f), os anéis de isolamento 500a contendo as vias diretas 156v, e o sustentador 803 ilustrado na Figura 204 podem ser chamados de especificações das vias diretas 156v (incluindo as vias 156a a 156f), os anéis de isolamento 500a contendo as vias diretas 156v, e o sustentador 803, respectivamente, ilustrado nas Figuras 173 a 177.

[0566] A camada dielétrica 139 ilustrada na Figura 204, por exemplo, pode ser uma camada inorgânica formada por um processo adequado, tal como processo de deposição de vapor químico (CVD) ou processo de deposição de vapor químico de plasma (PECVD). A camada inorgânica pode incluir ou pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC) nas superfícies 124s, 158s, 500u e 138s. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,5 e 2 micrômetros.

[0567] Alternativamente, a camada dielétrica 139 ilustrada na Figura 204 pode ser uma camada de polímero, tal como poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), ou óxido de polifenileno (PPO), tendo uma espessura entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 30 micrômetros ou entre 10 e 50 micrômetros, nas superfícies 124s, 158s, 500u e 138s.

[0568] Alternativamente, a camada dielétrica 139 ilustrada na Figura 204 pode ser composta por uma camada inorgânica e uma camada de polímero na camada inorgânica. A camada inorgânica pode ser formada nas superfícies 124s, 158s, 500u e 138s utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD). A camada inorgânica pode incluir ou pode ser uma camada de óxido de silício (tal como SiO2), nitreto de silício (tal como Si3N4), nitreto de carbono de silício (tal como SiCN), oxinitreto de silício (tal como SiON), ou oxicarboreto de silício (tal como SiOC) nas superfícies 124s, 158s, 500u e 138s. A camada inorgânica pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,5 e 2 micrômetros. A camada de polímero pode ser uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de polifenileno (PPO), tendo uma espessura entre 3 e 100 micrômetros e, preferencialmente, entre 5 e 30 micrômetros ou entre 10 e 50 micrômetros, na superfície da camada inorgânica.

[0569] A seguir, com referência à Figura 205,uma camada de adesão/barreira 125a tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, é formada nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, nas paredes laterais das vias diretas 156v, na camada dielétrica 139, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de adesão/barreira 125a pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 125b tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, é formada na camada de adesão/barreira 125a e nas vias diretas 156v por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada foto-resistente 394 é formada na camada de semente 125b utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto-exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 394a, expondo regiões múltiplas da camada de semente 125b, na camada foto-resistente 394. A camada foto-resistente 394 padronizada pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, uma camada de condução 125c tendo uma espessura maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros, pode ser formada nas regiões, exposta pelas aberturas 394a na camada 394, da camada de semente 125b utilizando um processo adequado, tal como processo de eletro galvanização. As especificações da camada de adesão/barreira 125a, a camada de semente 125b, e a camada de condução 125c ilustrada na Figura 205 podem ser chamadas de especificações da camada de adesão/barreira 125a, a camada de semente 125b, e a camada de condução 125c conforme ilustrado na Figura 100, respectivamente.

[0570] A seguir, com referência à Figura 206, a camada foto-resistente 394 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 125b não abaixo da camada de condução 125c é removida utilizando um processo de decapagem molhada ou um processo de decapagem seco. A seguir, a camada de adesão/barreira 125a não abaixo da camada de condução 125c é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. Consequentemente, as camadas 125a, 125b e 125c sobre a camada dielétrica 139 e sobre as vias diretas 156v compõem as interconexões de metal 3 múltiplas, incluindo as interconexões de metal 3a, 3b e 3c, sobre a camada dielétrica 139 e sobre as vias diretas 156v. A camada de adesão/barreira 125a e a camada de semente 125b das interconexões de metal 3 sobre a camada dielétrica 139 não estão em qualquer parede lateral 3w da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139, mas sobre um fundo da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139. As paredes laterais 3w da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139 não estão cobertas pelas camadas 125a e 125b. As camadas 125a, 125b e 125c nas vias diretas 156v compõem os plugues de metal 7p múltiplos (ou vias de metal) nas vias diretas 156v, incluindo os plugues de metal (ou vias de metal) 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f conforme ilustrado na Figura 204, respectivamente. O plugue de metal 7a é formado no substrato simulado 158, os plugues de metal 7b, 7c e 7d são formados em um dos chips 118 da esquerda, e os plugues de metal 7e e 7f são formados em um dos chips 118 do meio. Estes plugues de metal 7p formados nos chips 118 e no(s) substrato(s) simulado(s) 158 podem conectar as interconexões de metal 3 e os dispositivos semicondutores 13 nos chips 118 e conectar as interconexões de metal 2 e 3. O sustentador 803 e a interconexão ou traço de metal 75a, na camada de interconexão 17, no sustentador 803 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 17 está posicionada, do plugue de metal 7e.

[0571] Cada um dos plugues 7p nos chips 118 passa através de um dos anéis de isolamento 500a nos chips 118. Por exemplo, os plugues de metal 7b, 7c e 7d em um dos chips 118 da esquerda passam através dos anéis de isolamento 500a em um dos chips 118 da esquerda e os plugues de metal 7e e 7f em um dos chips 118 do meio passam através dos anéis de isolamento 500a em um dos chips 118 do meio. Especificamente, cada um dos plugues de metal 7b, 7c e 7d passa através do substrato semicondutor 124 em um dos chips 118 da esquerda e é envolvido por um dos anéis de isolamento 500a em um dos chips 118 da esquerda, e cada um dos plugues de metal 7e e 7f passa através do substrato semicondutor 124 de um dos chips 118 do meio e é envolvido por um dos anéis de isolamento 500a em um dos chips 118 do meio. O substrato semicondutor 124 de um dos chips 118 da esquerda tem partes em superfícies internas dos anéis de isolamento 500a contendo os plugues de metal 7c e 7d, e o substrato semicondutor 124 de um dos chips 118 do meio tem partes de superfícies internas dos anéis de isolamento 500a contendo os plugues de metal 7e e 7f. O anel de isolamento 500a contendo o plugue de metal 7b está na parede lateral do plugue de metal 7b e contata o plugue de metal 7b. O anel de isolamento 500a contendo o plugue de metal 7d tem uma parte na e em contato com a parede lateral do plugue de metal 7d. O anel de isolamento 500a contendo o plugue de metal 7f tem uma parte na e em contato com a parede lateral do plugue de metal 7f. Para uma descrição mais detalhada sobre os plugues de metal 7p (incluindo os plugues de metal 7a a 7f) e as interconexões de metal 3 (incluindo as interconexões de metal 3a, 3b e 3c) ilustradas na Figura 206, referência é feita à ilustração na Figura 101.

[0572] Alternativamente, o elemento 118 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 118 é uma pastilha, o elemento 72 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0573] Com referência à Figura 207, após formar a estrutura ilustrada na Figura 206, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustrado na Figura 102 para formar a camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139 e nas lacunas entre as interconexões de metal 3, para formar a camada de polímero 136 na camada dielétrica ou de isolamento 122, e para formar as aberturas múltiplas 136a, expondo as regiões múltiplas da camada dielétrica ou de isolamento 122, na camada de polímero 136. A seguir, formar uma camada metalúrgica de ressalto inferior (UBM) 666 na camada de polímero 136 e nos pontos de contato múltiplos, nos fundos das aberturas múltiplas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 e formar os ressaltos ou bolas de solda 126 múltiplas na camada UBM 666 podem ser chamadas de etapas ilustradas nas Figuras 78 a 81. A seguir, um processo de singulação é desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158 e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar os sistema em pacotes múltiplos ou módulos de multi-chip, tal como os sistema em pacotes ou módulos de multi-chip 555w e 555x.

[0574] O sistema em um pacote ou módulo de multi-chip 555w pode ser conectado a e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 208, o sistema em um pacote ou módulo de multi-chip 555w é fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 é formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555w e o lado superior do portador 176 e contém os ressaltos ou bolas de solda 126. A seguir, as bolas de solda 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176.

[0575] A Figura 209 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formada pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 206, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustrada na Figura 102 para formar a camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, para formar a camada de polímero 136 na camada dielétrica ou de isolamento 122, e para formar as aberturas múltiplas 136a, expondo as regiões múltiplas da camada dielétrica ou de isolamento 122, na camada de polímero 136. A seguir, as etapas ilustradas nas Figuras 78 e 79 podem ser desempenhadas subsequentemente. A seguir, formar os ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 podem ser chamadas de etapas ilustradas na Figura 84. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar os sistema em pacotes ou módulos de multi-chip, tal como sistema em um pacote ou módulo de multichip 555y. No sistema em um pacote ou módulo de multi-chip 555y, cada uma das interconexões 3 pode ser conectada a um ou mais ressaltos de metal 668.

[0576] O sistema em um pacote ou módulo de multi-chip 555y pode ser conectado a e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 210, o sistema em um pacote ou módulo de multi-chip 555y pode ser fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro desempenhada no lado superior do portador 176, as juntas de metal 180 múltiplas são formadas entre a camada de barreira 144 dos ressaltos de metal 668 e o lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 pode ser formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 555y e o lado superior do portador 176 e contém os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176.

[0577] Alternativamente, a camada dielétrica ou isolamento 122 conforme ilustrado nas Figuras 207 a 210 pode ser omitida. Neste caso, a camada de polímero 136 é formada na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, e os pontos de contato da camada de condução 125c das interconexões de metal 3 são expostos pelas e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos pelas e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0578] A Figura 211 ilustra um pacote de multi-chip 566e incluindo um sistema em um pacote ou módulo de multi-chip 555z conectado ao portador 176 ilustrado na Figura 83 através de fios ligados184, que pode ser formado, por exemplo, pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 206, as etapas seguintes podem ser desempenhadas subsequentemente conforme ilustrado na Figura 107 para formar uma camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, para formar as interconexões ou traços de metal 300 múltiplos na camada dielétrica ou de isolamento 122 e nas regiões múltiplas, expostas pelas aberturas múltiplas 122a na camada 122, da camada de condução 125c das interconexões de metal 3, e para formar uma camada de polímero 136 na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros, e aberturas múltiplas 136a na camada de polímero 136 expõe os pontos de contato múltiplos das interconexões ou traços de metal 300. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, um corte mecânico com serra ou a laser e para singularizar os sistema em pacotes múltiplos ou módulos de multi-chip, tal como o sistema em um pacote ou módulo de multi-chip 555z.

[0579] A seguir, uma pluralidade de sistema em um pacote ou módulo de multi-chip 555z pode ser fixada com o portador 176 ilustrado na Figura 83, por exemplo, formando uma camada de cola 182 com uma espessura, por exemplo, entre 1 e 20 micrômetros ou entre 20 e 150 micrômetros no lado superior do portador 176, e então anexando a pluralidade de sistema em pacotes ou módulo de multi-chip 555z no lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de poliimida, poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), silosano ou SU-8, com uma espessura, por exemplo, entre 1 e 20 micrômetros ou entre 20 e 150 micrômetros. A seguir, os fios múltiplos 184, tal como fios de ouro, fios de cobre, ou fios de alumínio, podem ser ligados no lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração de fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade de sistema em um pacote ou módulo de multi-chip 555z podem ser conectadas física e eletricamente ao portador 176 através dos fios ligados184. A seguir, um composto de modelagem 186 pode ser formado na pluralidade de sistema em pacotes ou módulo de multi-chip 555z, no lado superior do portador 176 e nos fios ligados184, encapsulando os fios ligados184 e a pluralidade de sistema em pacotes ou módulo de multi-chip 555z, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro, e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176. Após isso, um processo de singulação pode ser desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade de pacotes multi-chip 566e. O pacote de multichip 566e pode ser conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro ou substrato de cerâmica, através das bolas de solda 178.

[0580] Alternativamente, os chips 68 ilustrados nas Figuras 7 a 109 podem ser substituídos por outro tipo de chips 68 ilustrado na Figura 212L que ainda inclui os plugues de isolamento 789 mais grossos que o isolamento de sulco raso (STI) 345. As Figuras 212A a 212L ilustram um processo para formar outro tipo de chips 68 de acordo com uma modalidade da presente descrição. Com referência à Figura 212A, uma camada de isolamento 301a é formada em um substrato semicondutor 58 de uma pastilha 680a utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD). O substrato semicondutor 58 pode ser um substrato de silício-germânio (SiGe), um substrato de gálio-arsênio (GaAs), ou um substrato de silício com uma espessura, por exemplo, maior que 100 micrômetros, tal como entre 100 e 500 micrômetros e, preferencialmente, entre 150 e 250 micrômetros ou entre 100 e 300 micrômetros. A camada de isolamento 301a, por exemplo, pode ser um óxido de atenuador tendo uma espessura entre 1 e 20 nanômetros e, preferencialmente, entre 1 e 10 nanômetros, em uma superfície superior do substrato semicondutor 58. Após formar a camada de isolamento 301a na superfície superior do substrato semicondutor 58, uma camada foto-resistente 306 padronizada é formada na camada de isolamento 301a. As aberturas múltiplas 306a na camada foto-resistente 306 padronizada são expostas nas regiões múltiplas da camada de isolamento 301a.

[0581] A seguir, com referência à Figura 212B,as aberturas múltiplas 307 são formadas no substrato semicondutor 58 removendo a camada de isolamento 301a sobre as aberturas 306a e decapando o substrato semicondutor 58 sobre as aberturas 306a, guiando as aberturas 307 com uma profundidade D17 no substrato semicondutor 58, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros. Cada uma das aberturas 307 pode ter um diâmetro ou largura W10, por exemplo, entre 2 e 100 micrômetros, entre 2 e 50 micrômetros, entre 2 e 20 micrômetros, entre 2 e 10 micrômetros, ou entre 2 e 5 micrômetros.

[0582] A seguir, com referência à Figura 212C,a camada foto-resistente 306 padronizada é removida utilizando, por exemplo, uma solução química. A seguir, com referência à Figura 212D, uma camada de isolamento 567 tendo uma espessura T27, por exemplo, entre 10 e 250 nanômetros e, preferencialmente, entre 15 e 150 nanômetros, é formada na camada de isolamento 301a e nas paredes laterais e fundos das aberturas 307 utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD), e então uma camada de isolamento 456 é formada na camada de isolamento 567 e nas aberturas 307 utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD).

[0583] Em uma primeira alternativa, a camada de isolamento 567 pode ser formada depositando uma camada de nitreto de silício ou oxinitreto de silício com uma espessura, por exemplo, entre 10 e 250 nanômetros e, preferencialmente, entre 15 e 150 nanômetros, na camada de isolamento 301a e nas paredes laterais e fundos das aberturas 307 utilizando um processo adequado, tal como deposição de vapor químico (CVD). A camada de isolamento 456 pode ser formada depositando uma camada de poli-silício ou óxido de silício nas aberturas 307 e na camada de nitreto de silício ou oxinitreto de silício utilizando um processo adequado, tal como deposição de vapor químico (CVD).

[0584] Em uma segunda alternativa, a camada de isolamento 567 pode ser formada depositando uma camada de óxido de silício com uma espessura, por exemplo, entre 1 e 20 nanômetros e, preferencialmente, entre 1 e 10 nanômetros, na camada de isolamento 301a e nas paredes laterais e fundos das aberturas 307 utilizando um processo adequado, tal como deposição de vapor químico (CVD), e então depositando uma camada de nitreto de silício ou de oxinitreto de silício com uma espessura, por exemplo, entre 10 e 230 nanômetros e, preferencialmente, entre 15 e 140 nanômetros, na camada de óxido de silício e nas paredes laterais e fundos das aberturas 307 utilizando um processo adequado, tal como deposição de vapor químico (CVD). A camada de isolamento 456 pode ser formada depositando uma camada de poli-silício ou óxido de silício nas aberturas 307 e na camada de nitreto de silício ou oxinitreto de silício da camada de isolamento 567 utilizando um processo adequado, tal como deposição de vapor químico (CVD).

[0585] A seguir, com referência à Figura 212E, a camada de isolamento 456 é retificada ou polida por um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química até que a camada de isolamento 567, tal como a camada de nitreto de silício ou de oxinitreto de silício da camada de isolamento 567, fora das aberturas 307 tenha uma superfície superior 567a não coberta pela camada de isolamento 456.

[0586] A seguir, com referência à Figura 212F, uma camada foto-resistente padronizada 302 é formada na superfície superior 567a da camada de isolamento 567 e na camada de isolamento 456. As aberturas múltiplas 302a na camada foto-resistente 302 padronizada expõe as regiões múltiplas da superfície superior 567a da camada de isolamento 567.

[0587] A seguir, com referência à Figura 212G, os sulcos rasos múltiplos 303 são formados no substrato semicondutor 58 removendo a camada de isolamento 567 sobre as aberturas 302a, removendo a camada de isolamento 301a sobre as aberturas 302a, e decapando o substrato semicondutor 58 sob as aberturas 302a, guiando os sulcos rasos 303 com uma profundidade D10 no substrato semicondutor 58, por exemplo, entre 0,1 e 0,5 micrômetros e, preferencialmente, entre 0,15 e 0,4 micrômetros. Os sulcos rasos 303 são utilizados para acomodar um isolamento de sulco raso (STI).

[0588] A seguir, com referência à Figura 212H, a camada foto-resistente 302 padronizada é removida utilizando uma solução química. A seguir, com referência à Figura 212I, um material inorgânico 345 é formado na superfície superior 567a da camada de isolamento 567, na camada de isolamento 456, e nos sulcos rasos 303 utilizando um processo adequado, tal como processo de deposição de vapor químico (CVD). O material inorgânico 345 pode incluir ou pode ser óxido de silício.

[0589] A seguir, com referência à Figura 212J, o material inorgânico 345 fora dos sulcos rasos 303 é removido por um processo adequado, tal como processo de polimento químico-mecânico (CMP), então a camada de isolamento 567 fora das aberturas 307 é decapado utilizando uma solução química, e então toda a camada de isolamento 301a é decapada utilizando uma solução química. Consequentemente, as camadas de isolamento 456 e 567 permanecem nas aberturas 307, tão chamadas de plugues de isolamento 789, e o material inorgânico 345 permanece nos sulcos rasos 303, tão chamados de isolamento de sulco raso (STI). A camada de isolamento 567 dos plugues de isolamento 789 está nas paredes laterais e em um fundo da camada de isolamento 456 dos plugues de isolamento 789, e as paredes laterais e o fundo da camada de isolamento 456 são cobertos pela camada de isolamento 567. A camada de isolamento 567 dos plugues de isolamento 789, por exemplo, pode ser uma camada de nitreto de silício ou oxinitreto de silício com uma espessura, por exemplo, entre 10 e 250 nanômetros e, preferencialmente, entre 15 e 150 nanômetros, nas paredes laterais e no fundo da camada de isolamento 456 dos plugues de isolamento 789. Alternativamente, a camada de isolamento 567 dos plugues de isolamento 789 pode ser composta por uma camada de óxido de silício com uma espessura, por exemplo, entre 1 e 20 nanômetros e, preferencialmente, entre 1 e 10 nanômetros, nas paredes laterais e no fundo da camada de isolamento 456 dos plugues de isolamento 789, e uma camada de nitreto de silício ou de oxinitreto de silício com uma espessura, por exemplo, entre 10 e 230 nanômetros e, preferencialmente, entre 15 e 140 nanômetros, entre a camada de óxido de silício e a camada de isolamento 456 e nas paredes laterais e no fundo da camada de isolamento 456. Os plugues de isolamento 789 estão nas aberturas 307 tendo a profundidade D17, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros, e o diâmetro ou largura W10 entre 2 e 100 micrômetros, entre 2 e 50 micrômetros, entre 2 e 20 micrômetros, entre 2 e 10 micrômetros, ou entre 2 e 5 micrômetros. O isolamento de sulco raso (STI) 345 pode incluir ou pode ser óxido de silício e estar nos sulcos rasos 303 tendo a profundidade D10 no substrato semicondutor 58, por exemplo, entre 0,1 e 0,5 micrômetros e, preferencialmente, entre 0,15 e 0,4 micrômetros. Uma distância vertical D18 entre um fundo de um dos plugues de isolamento 789 e um fundo de isolamento de sulco raso 345 pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0590] A seguir, com referência à Figura 212K, os dispositivos semicondutores 36 múltiplos podem ser formados no e/ou sobre o substrato semicondutor 58, e então, as camadas dielétricas múltiplas 42, 44, 46 e 48, os plugues de via 26a e 34a múltiplos, uma camada de interconexão 34, uma camada de metal 26 padronizada, e uma camada de passivação 24 podem ser formadas sobre a superfície superior do substrato semicondutor 58.

[0591] A seguir, com referência à Figura 212L, um processo de singulação pode ser desempenhado para cortar o substrato semicondutor 58 e as camadas 24, 42, 44, 46 e 48 da pastilha 680a e para singularizar os chips 68 múltiplos (um deles é ilustrado). Cada um dos chips 68 inclui as interconexões ou traços de metal 35a, 35b, 35c e 35d descritos anteriormente. O elemento dos chips 68 na Figura 212L indicada por um mesmo número de referência conforme indica o elemento dos chips 68 na Figura 7 tem um mesmo material e partícula que o elemento dos chips 68 ilustrados na Figura 7. Os chips 68 ilustrados na Figura 212L têm um arranjo reverso dos chips 68 ilustrados na Figura 7.

[0592] Alternativamente, cada um dos chips 72 ilustrado nas Figuras 33 a 109 pode ser substituído por outro tipo de chip 72a ou 72b ilustrado na Figura 212M que também inclui os plugues de isolamento que inclui ainda os plugues de isolamento 789 mais grossos que o isolamento de sulco raso (STI) 345. A Figura 212M ilustra vistas transversais dos chips 72a e 72b de acordo com uma modalidade da presente descrição. O elemento dos chips 72a e 72b na Figura 212M indicado por um mesmo número de referência conforme indicado o elemento dos chips 72 na Figura 33 tem um mesmo material e partícula que o elemento dos chips 72 ilustrado na Figura 33. Os chips 72a e 72b ilustrados na Figura 212M estão em arranjo reverso dos chips 72 ilustrado na Figura 33. Com referência à Figura 212M, cada um dos chips 72a e 72b é provido com o substrato semicondutor 96, os plugues de isolamento 789, o isolamento de sulco raso (STI) 345, os dispositivos semicondutores 102, a camada de passivação 74, as camadas dielétricas 82, 108, 104 e 100, a camada de metal 114 padronizada, a camada de interconexão 106, e os plugues de via 106a e 114a. As etapas para formar os plugues de isolamento 789 nas aberturas 307 no substrato semicondutor 96 e para formar o isolamento de sulco raso (STI) 345 nos sulcos rasos 303 no substrato semicondutor 96 podem ser chamadas de etapas para formar os plugues de isolamento 789 nas aberturas 307 no substrato semicondutor 58 e para formar o isolamento de sulco raso (STI) 345 nos sulcos rasos 303 no substrato semicondutor 58 conforme ilustrado nas Figuras 212A a 212L. As especificações dos sulcos rasos 303, das aberturas 307, dos plugues de isolamento 789, e do isolamento de sulco raso (STI) 345 podem ser chamadas de especificações dos sulcos rasos 303, das aberturas 307, dos plugues de isolamento 789, e do isolamento de sulco raso (STI) 345, respectivamente, ilustradas nas Figuras 212A a 212L.

[0593] Em um caso, o chip 72a pode ter projetos de circuito diferentes do chip 72b. Também, em outro caso, o chip 72a pode ter os mesmos projetos de circuitos como os do chip 72b. Alternativamente, o chip 72a pode ter uma área (superfície superior) ou tamanho diferente desta do chip 72b. Também, em outro caso, o chip 72a pode ter uma mesma área (superfície superior) ou tamanho que as do chip 72b.

[0594] Alternativamente, cada um dos chips 118 ilustrado nas Figuras 57 a 109 pode ser substituído por outro tipo de chip 118a ou 118b ilustrado na Figura 212N que ainda inclui plugues de isolamento 789 mais grossos que o isolamento de sulco raso (STI) 345. A Figura 212N ilustra vistas transversais dos chips 118a e 118b de acordo com uma modalidade da presente descrição. O elemento dos chips 118a e 118b na Figura 212N indicado por um mesmo número de referência conforme indicado o elemento dos chips 118 na Figura 57 tem um mesmo material e partícula do elemento dos chips 118 ilustrados na Figura 57. Os chips 118a e 118b ilustrados na Figura 212N têm um arranjo reverso dos chips 118 ilustrados na Figura 57. Com referência à Figura 212N, cada um dos chips 118a e 118b é provido com o substrato semicondutor 124, os plugues de isolamento 789, o isolamento de sulco raso (STI) 345, os dispositivos semicondutores 13, a camada de passivação 21, as camadas dielétricas 78, 28, 38 e 40, a camada de metal 19 padronizado, a camada de interconexão 17, e os plugues da via 17a e 19a. As etapas para formar os plugues de isolamento 789 nas aberturas 307 no substrato semicondutor 124 e para formar o isolamento de sulco raso (STI) 345 nos sulcos rasos 303 no substrato semicondutor 124 podem ser chamadas de etapas para formar os plugues de isolamento 789 nas aberturas 307 no substrato semicondutor 58 e para formar o isolamento de sulco raso (STI) 345 nos sulcos rasos 303 no substrato semicondutor 58 conforme ilustrado nas Figuras 212A a 212L. As especificações dos sulcos rasos 303, das aberturas 307, dos plugues de isolamento 789, e do isolamento de sulco raso (STI) 345 podem ser chamadas de especificações dos sulcos rasos 303, das aberturas 307, dos plugues de isolamento 789, e do isolamento de sulco raso (STI) 345, respectivamente, ilustradas nas Figuras 212A a 212L.

[0595] Em um caso, o chip 118a pode ser projetos de circuitos diferentes destes do chip 118b. Também, em outro caso, o chip 118a pode ter os mesmos projetos de circuito que os do chip 118b. Alternativamente, o chip 118a pode ter uma área (superfície superior) ou tamanho diferentes destes do chip 118b. Também, em outro caso, o chip 118a pode ter uma mesma área (superfície superior) ou tamanho que as do chip 118b.

[0596] As Figuras 213 a 250 ilustram um processo para formar outro sistema em um pacote ou módulo de multichip de acordo com outra modalidade da presente descrição. Com referência à Figura 213, os múltiplos chips 68 ilustrados na Figura 212L e o(s) substrato(s) simulado(s) 62 descritos anteriormente são fixados com o portador 11 utilizando a camada 22, que podem ser chamados de etapas ilustradas nas Figuras 1 a 9.

[0597] A seguir, com referência à Figura 214, um material de preenchimento de lacuna/encapsulamento 64, tal como poli-silício, óxido de silício, ou um polímero, pode ser formado em um lado posterior do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) simulado(s) 62, e nas lacunas 4 e 8, que podem ser chamadas de etapas ilustradas na Figura 10.

[0598] A seguir, com referência à Figura 215, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 são retificados ou polidos por um processo adequado, tal como processo de polimento químico-mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, até que todos os plugues de isolamento 789 nos chips 68 tenham superfícies inferiores 789s expostas, sobre as quais não existem partes dos substratos semicondutores 58. No caso em que a camada de isolamento 567 dos plugues de isolamento 789 conforme ilustrada na Figura 212J é composta somente pela camada de nitreto de silício ou de oxinitreto de silício, durante o processo de retificação ou de polimento, as superfícies inferiores 789s expostas são providas pela camada de nitreto de silício ou de oxinitreto de silício nos topos dos plugues de isolamento 789. No outro caso em que a camada de isolamento 567 dos plugues de isolamento 789 conforme ilustrada na Figura 212J é composta pela camada de óxido de silício e a camada de nitreto de silício ou de oxinitreto de silício, durante o processo de retificação ou de polimento, a camada de óxido de silício nos topos dos plugues de isolamento 789 é removida e as superfícies inferiores 789s expostas são providas pela camada de nitreto de silício ou de oxinitreto de silício nos topos dos plugues de isolamento 789.

[0599] Consequentemente, o substrato semicondutor 58 de cada um dos chips 68 pode ser reduzido para uma espessura T1, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 68, após o processo de retificação ou de polimento, os plugues de isolamento 789 e o substrato semicondutor 58 pode ter a mesma espessura T1. Preferencialmente, cada um dos chips 68, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 62 pode(m) ser reduzido(s) a uma espessura T2, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 que permanece nas lacunas 4 e 8 pode ter uma espessura vertical T3, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 ou entre 5 e 25 micrômetros. A superfície retificada ou polida 58s do substrato semicondutor 58, no lado posterior de cada chip 68, e a(s) superfície(s) retificada(s) ou polida(s) 62s do(s) substrato(s) simulado(s) 62 pode(m) ser substancialmente plana(s) e não coberta(s) pelo material de preenchimento de lacuna/encapsulamento 64. A(s) superfície(s) retificada(s) ou polida(s) 62s pode(m) ser substancialmente coplanar(es) em relação à superfície retificada ou polida 58s de cada chip 68, com a superfície retificada ou polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8, e com as superfícies inferiores 789s expostas nos plugues de isolamento 789. Em cada chip 68, uma distância vertical D14 entre a superfície retificada ou polida 58s do substrato semicondutor 58 e do fundo de isolamento de sulco raso 345 pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0600] Alternativamente, as Figuras 216 e 217 ilustram outra técnica para formar a estrutura ilustrada na Figura 213, um material de preenchimento de lacuna/encapsulamento 64, tal como poli-silício ou óxido de silício, é formado em um lado posterior do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) simulado(s) 62, e nas lacunas 4 e 8, e então, um polímero 65, tal como poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), ou composto de modelagem, é formado no material de preenchimento de lacuna/encapsulamento 64 e nas lacunas 4 e 8. O material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 pode ter uma espessura vertical T4, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros.

[0601] A seguir, com referência à Figura 217, um processo de retificação mecânica pode ser desempenhado, por exemplo, utilizando um atenuador abrasivo ou de retificação com água para retificar o polímero 65, o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 até que todo o polímero 65 seja removido e até que uma espessura vertical predeterminada T5 do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 seja alcançada. A espessura vertical T5 predeterminada pode estar, por exemplo, entre 10 e 100 micrômetros e, preferencialmente, entre 10 e 50 micrômetros ou entre 20 e 50 micrômetros. O atenuador abrasivo ou de retificação pode ser provido com um cascalho rústico tendo um tamanho de grão médio, por exemplo, entre 0,5 e 15 micrômetros para desempenhar o processo de retificação mecânica. Na etapa, o substrato semicondutor 58 de cada chip 68 tem partes verticalmente sobre os plugues de isolamento 789. Após isso, um processo de polimento químico-mecânico (CMP) pode ser desempenhado, por exemplo, utilizando um disco de polimento com uma pasta contendo químicas e um abrasivo fino como sílica com um tamanho de grão médio, por exemplo, entre 0,02 e 0,02 micrômetros para polir o lado posterior do substrato semicondutor 58 de cada chip 68, o(s) substrato(s) simulado(s) 62, e o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 até que todos os plugues de isolamento 789 nos chips 68 tenham superfícies inferiores 789s expostas, sobre as quais não existem partes dos substratos semicondutores 58, conforme ilustrado na Figura 215. Consequentemente, após o processo de retificação ou de polimento, o substrato semicondutor 58 de cada um dos chips 68 pode ser reduzido até que a espessura T1 entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 68, após o processo de retificação ou de polimento, os plugues de isolamento 789 e o substrato semicondutor 58 podem ter a mesma espessura T1.

[0602] Após o processo de polimento químico- mecânico (CMP), a superfície polida 58a do substrato semicondutor 58, no lado posterior de cada chip 68, e a(s) superfície(s) polida(s) 62s do(s) substrato(s) simulado(s) 62 pode(m) ser substancialmente plana(s) e não coberta(s) pelo material de preenchimento de lacuna/encapsulamento 64. A(s) superfície(s) polida(s) 62s pode(m) ser substancialmente coplanar(es) em relação à superfície polida 58s de cada chip 68, com a superfície polida 64s do material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8, e com as superfícies inferiores 789s expostas dos plugues de isolamento 789. As superfícies polidas 58s, 62s e 64s podem ter uma micro-aspereza, por exemplo, menor que 20 nanômetros. O processo de polimento químico-mecânico (CMP), utilizando um abrasivo muito fino como sílica e um ataque químico relativamente fraco, irá criar as superfícies 58s, 62s e 64s quase sem deformação e arranhões, e isto significa que o processo de polimento químico-mecânico (CMP) é muito bem adequado para a etapa de polimento final, criando as superfícies limpas 58s, 62s e 64s. Utilizar o processo de retificação mecânica e o processo de polimento químico- mecânico (CMP) pode ser desempenhado para criar um substrato semicondutor 10 muito fino de cada chip 68. Consequentemente, após o processo de polimento químico-mecânico (CMP), cada um dos chips 68 pode ser reduzido até uma espessura, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, o(s) substrato(s) simulado(s) 62 pode(m) ser reduzido(s) até a espessura T2, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 64 nas lacunas 4 e 8 pode ser reduzido até a espessura T3, por exemplo, entre 3 e 35 micrômetros e, preferencialmente, entre 5 e 10 micrômetros ou entre 5 e 25 micrômetros.

[0603] Com referência à Figura 218, após formar a estrutura ilustrada na Figura 215, a camada dielétrica 60 ilustrada na Figura 14 é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62 do(s) substrato(s) simulado(s) 62, nas superfícies inferiores 789s expostas dos plugues de isolamento 789 nos chips 68, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64.

[0604] A seguir, com referência à Figura 219, as vias diretas 170v múltiplas, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68, que podem ser chamadas de etapas ilustradas na Figura 15, mas, na modalidade, formar as vias diretas 170v (tal como as vias 170b a 170f) nos chips 68 inclui decapar através dos plugues de isolamento 789 nos chips 68. Os plugues de isolamento 789 nos chips 68 estão contidos pelos substratos semicondutores 58 dos chips 68. As vias diretas 170v nos chips 68 passam através e estão contidos pelos plugues de isolamento 789 nos chips 68 e expõe as paredes internas dos plugues de isolamento 789. Por exemplo, cada uma das vias diretas 170b, 170c, 170d, 170e e 170f em um dos chips 68 passa através e está contida pelas camadas de isolamento 456 e 567 de um dos plugues de isolamento 789 em um dos chips 68, expõe uma parede interna de um dos plugues de isolamento 789, e expõe a camada de isolamento 456, contida pela camada 567, de um dos plugues de isolamento 789. Cada uma das vias diretas 170v, tal como a via direta 170a, 170b, 170c, 170d, 170e ou 170f, pode ter uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. Para uma descrição mais detalhada sobre as vias diretas 170v, tal como as vias diretas 170a a 170f, referência é feita à ilustração na Figura 15.

[0605] Conforme ilustrado na Figura 219, um sustentador 801 provido pela camada dielétrica ou de isolamento 20, a camada de cola ou de óxido de silício 22, e as camadas 24, 42 e 44 de um dos chips 68 está entre a camada condutiva 18 do portador 11 e a interconexão ou traço de metal 35a na camada de interconexão 34 exposta pela via direta 170e com o propósito de suportar a interconexão ou traço de metal 35a exposto. O sustentador 801 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros.

[0606] A Figura 220 é um primeiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o plugue de isolamento 789 contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 219. A vista em perspectiva superior esquemática na Figura 220 é similar à vista em perspectiva superior esquemática ilustrada na Figura 16 exceto que a via direta 170e ilustrada na Figura 220 é formada dentro de um dos plugues de isolamento 789 em um dos chips 68. Para uma descrição mais detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a, conforme ilustrado nas Figuras 219 e 220, referência é feita à ilustração nas Figuras 15 e 16.

[0607] A Figura 221 é um segundo exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o plugue de isolamento 789 contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 219. A vista em perspectiva superior esquemática ilustrada na Figura 221 é similar à vista em perspectiva superior esquemática ilustrada na Figura 17 exceto que a via direta 170e ilustrada na Figura 221 é formada dentro de um dos plugues de isolamento 789 em um dos chips 68. Para uma descrição mais detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a conforme ilustrada nas Figuras 219 e 221, referência é feita à ilustração nas Figuras 15 e 17.

[0608] A Figura 222 é um terceiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o plugue de isolamento 789 contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 219. A vista em perspectiva superior esquemática ilustrada na Figura 222 é similar á vista em perspectiva superior esquemática ilustrada na Figura 18 exceto que a via direta 170e ilustrada na Figura 222 é formada dentro de um dos plugues de isolamento 789 em um dos chips 68. Para uma descrição mais detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a, conforme ilustrado nas Figuras 219 e 222, referência é feita à ilustração nas Figuras 15 e 18.

[0609] A Figura 223 é um quarto exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 170e, o plugue de isolamento 789 contendo a via direta 170e, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 219. A vista em perspectiva superior esquemática ilustrada na Figura 223 é similar à vista em perspectiva superior esquemática ilustrada na Figura 16A exceto que a via direta 170e ilustrada na Figura 223 é formada dentro de um dos plugues de isolamento 789 em um dos chips 68. Para uma descrição mais detalhada sobre a via direta 170e e a interconexão ou traço de metal 35a, conforme ilustrado na Figura 223, referência é feita à ilustração na Figura 16A.

[0610] Com referência à Figura 224, após formar a estrutura ilustrada na Figura 219, sulcos múltiplos 60t são formados na camada dielétrica 60. Os sulcos 60t na camada dielétrica 60 têm uma profundidade D3, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros. A camada dielétrica 60 sobre os sulcos 60t tem uma espessura remanescente T6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros. As etapas para formar os sulcos 60t na camada dielétrica 60 ilustrada na Figura 224 podem ser chamadas de etapas para formar os sulcos 60t na camada dielétrica 60 conforme ilustrado nas Figuras 153 a 155. Os sulcos 60t formados na camada dielétrica 60 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. Também, a Figura 156 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 60t e as vias diretas 170v ilustradas na Figura 224, e a Figura 224 também pode ser uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 156.

[0611] Alternativamente, os sulcos 60t ilustrados na Figura 224 podem ser formados na camada dielétrica 60 antes que as vias diretas 170v ilustradas na Figura 219 sejam formadas nos chips 68 e no(s) substrato(s) simulado(s) 62. Especificamente, após a camada dielétrica 60 ser formada nas superfícies 58s, 62s, 64s e 789s conforme ilustrado na Figura 218, os sulcos 60t ilustrados na Figura 224 são formados na camada dielétrica 60, e então as vias diretas 170v ilustradas nas Figuras 219 são formados nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68.

[0612] Alternativamente, com referência à Figura 225, a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v conforme ilustrados na Figura 224 podem ser formados pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 215, uma camada de isolamento 60a, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, tendo uma espessura C1, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62s do(s) substrato(s) simulado(s) 62, nas superfícies inferiores 789s expostas dos plugues de isolamento 789 nos chips 68, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64 conforme ilustrada na Figura 215.

[0613] A seguir, uma camada polímero 60b, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 60a utilizando um processo adequado, tal como processo de revestimento por giro, processo de impressão de tela, ou processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 60t, expondo a camada de isolamento 60a, na camada de polímero 60b. Um escalonador 1X ou um alinhador de contato 1X pode ser utilizado para expor a camada de polímero 60b durante o processo de exposição. A seguir, a camada de polímero 60b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e, preferencialmente, entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 60b após ser curada ou aquecida tem uma espessura C2, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0614] A seguir, uma camada foto-resistente é formada na camada de isolamento 60a exposta pelos sulcos 60t e na camada de polímero 60b, e aberturas múltiplas na camada foto-resistente expõem a camada de isolamento 60a nos fundos dos sulcos 60t. A seguir, a camada de isolamento 60a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópica. A seguir, o(s) substrato(s) simulado(s) 62 sobre as aberturas na camada foto-resistente e os chips 68 sobre as aberturas na camada foto-resistente são decapados até que as regiões predeterminadas das camadas 26 e 34 nos chips 68 e as regiões predeterminadas da camada condutiva 18 no portador 11 sejam expostas pelas aberturas na camada foto- resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, química orgânica. Consequentemente, as vias diretas 170v, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68. As especificações das vias diretas 170v e o sustentador 801 ilustrados na Figura 225 podem ser chamadas de especificações das vias diretas 170v e o sustentador 801, respectivamente, ilustrados nas Figuras 219 a 223.

[0615] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica 60 acima mencionada também pode ser provida com a camada de isolamento 60a e a camada de polímero 60b na camada de isolamento 60a. Os sulcos 60t na camada de polímero 60b expõem a camada de isolamento 60a e são utilizados para prover espaços tendo as interconexões inter-chip e as interconexões intra-chip formadas nestes. As vias diretas 170v são formadas sobre os sulcos 60t. Também, a Figura 156 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 60t e as vias diretas 170v ilustradas na Figura 225, e a Figura 225 também pode ser uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 156.

[0616] Com referência à Figura 226, após formar a estrutura ilustrada na Figura 224 ou na Figura 225, uma camada de adesão/barreira 52 tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, é formada nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, nas paredes laterais das vias diretas 170v, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e em uma superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes internas, expostas pelas vias diretas 170v, dos plugues de isolamento 789, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de adesão/barreira 52 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 54 tendo uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, é formada na camada de adesão/barreira 52 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de condução 56 é formada na camada de semente 54 utilizando um processo adequado, tal como processo de eletro galvanização. As especificações da camada de adesão/barreira 52, da camada de semente 54, e a camada de condução 56 ilustrada na Figura 226 podem ser chamadas de especificações da camada de adesão/barreira 52, da camada de semente 54, e da camada de condução 56 conforme ilustrado na Figura 25, respectivamente.

[0617] A seguir, com referência à Figura 227,as camadas 52, 54 e 56 são retificadas ou polidas utilizando, por exemplo, um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química até que a camada dielétrica 60 tenha uma superfície superior 60s exposta, sobre a qual não existem partes das camadas 52, 54 e 56, e as camadas 52, 54 e 56 fora dos sulcos 60t são removidas.

[0618] Consequentemente, a superfície superior 60s exposta da camada dielétrica 60 pode ser substancialmente coplanar em relação à superfície retificada ou polida 56s da camada de condução 56 nos sulcos 60t, e as superfícies 56s e 60s podem ser substancialmente planas. A camada de adesão/barreira 52 e a camada de semente 54 estão nas paredes laterais e em um fundo da camada de condução 56 nos sulcos 60t, e as paredes laterais e o fundo da camada de condução 56 nos sulcos 60t estão cobertos pela camada de adesão/barreira 52 e a camada de semente 54.

[0619] Após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada dielétrica 60 tem uma espessura, entre a superfície superior 60s exposta e a superfície 58s ou 62s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros, caso a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v são formadas conforme ilustrado nas Figuras 218 a 224. Alternativamente, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de polímero 60b da camada dielétrica 60 tem uma espessura, entre a superfície superior 60s exposta da camada de polímero 60b e a superfície superior da camada de isolamento 60a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t, e as vias diretas 170v sejam formadas conforme ilustrado na Figura 225.

[0620] Em uma primeira alternativa, após as camadas 52, 54 e 56 estarem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo titânio, tal como uma única camada de titânio, liga de titânio- tungstênio, ou de nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes laterais das vias diretas 170v, nas paredes internas dos plugues de isolamento 789 nos chips 68, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está sobre o sustentador 801. A camada de semente 54 pode ser uma única camada de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado sobre a camada única de cobre ou uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v sejam formados conforme ilustrado nas Figuras 218 a 224. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t, e as vias diretas 170v seja formada conforme ilustrado na Figura 225.

[0621] Em uma segunda alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes laterais das vias diretas 170v, nas paredes internas dos plugues de isolamento 789 nos chips 68, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio- cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v sejam formados conforme ilustrado nas Figuras 218 a 224. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t, e as vias diretas 170v sejam formadas conforme ilustrado na Figura 225.

[0622] Em uma terceira alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 60t (ou nas paredes laterais dos sulcos 60t na camada de polímero 60b e na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t), nas paredes laterais das vias diretas 170v, nas paredes internas dos plugues de isolamento 789 nos chips 68, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 60, os sulcos 60t, e as vias diretas 170v sejam formados conforme ilustrado nas Figuras 218 a 224. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 60 composta pelas camadas 60a e 60b, os sulcos 60t, e as vias diretas 170v sejam formados conforme ilustrado na Figura 225.

[0623] Após as camadas 52, 54 e 56 serem retificadas ou polidas, as camadas 52, 54 e 56 nos sulcos 60t compõem interconexões de metal múltiplas (ou traços de metal damasceno) 1, incluindo interconexões de metal (ou traços de metal damasceno) 1a e 1b, nos sulcos 60t. As camadas 52, 54 e 56 nas vias diretas 170v compõem múltiplos plugues de metal (ou vias de metal) 5p nas vias diretas 170v, incluindo plugues de metal (ou vias de metal) 5a, 5b, 5c, 5d, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f, respectivamente. O plugue de metal 5a é formado no substrato simulado 62, e os plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e os pontos de contato múltiplos da camada condutiva 18 no portador 11. As interconexões de metal 1, tal como 1a e 1b, nos sulcos 60t podem ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície da camada de interconexão 34 é posicionada, do plugue de metal 5e.

[0624] Cada um dos plugues de metal 5p nos chips 68 através de um dos plugues de isolamento 789 nos chips 68, contata a parede interna de um dos plugues de isolamento 789, e é envolvido pela camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. Por exemplo, cada um dos plugues de metal 5b, 5c, 5d, 5e e 5f em um dos chips 68 passa através de um dos plugues de isolamento 789 em um dos chips 68, contata a parede interna de um dos plugues de isolamento 789, e é envolvido pela camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. Para uma descrição mais detalhada sobre os plugues de metal 5p (incluindo os plugues de metal 5a a 5f) e as interconexões 1 (incluindo as interconexões de metal 1a e 1b) ilustrados na Figura 227, referência é feita à ilustração na Figura 26.

[0625] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção da pastilha com pastilha.

[0626] Com referência à Figura 228, após formar a estrutura ilustrada na Figura 227, a camada dielétrica ou de isolamento 66 é formada na superfície retificada ou polida 56s da camada de condução 56 e na superfície superior 60s exposta da camada dielétrica 60. A seguir, os chips 72 múltiplos, cada um dos quais é como o chip 72a ou 72b ilustrado na Figura 212M, e o(s) substrato(s) simulado(s) 165 descritos anteriormente são colocados sobre a camada 116, que podem ser chamados de as etapas ilustradas nas Figuras 28 a 35. O arranjo de colocar os chips 72 e o(s) substrato(s) simulado(s) 165 sobre a camada dielétrica ou de isolamento 66, na modalidade, pode ser chamado para colocar os chips 72 e o(s) substrato(s) simulado(s) 165 sobre a camada dielétrica ou de isolamento 66 conforme ilustrado na Figura 34 ou 35.

[0627] A seguir, com referência à Figura 229, um material de preenchimento de lacuna/encapsulamento 98 é formado em um lado posterior do substrato semicondutor 96 de cada chip 72, no(s) substrato(s) simulado(s) 165, e nas lacunas 4a e 8a. A seguir, o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 é/são retificado(s) ou polido(s) por um processo adequado, tal como processo de retificação mecânica, processo de polimento mecânico, processo de polimento químico-mecânico (CMP), ou um processo incluindo retificação mecânica e polimento químico-mecânico, até que todos os plugues de isolamento 789 nos chips 72 tenham superfícies inferiores 789t expostas, sobre as quais não existem partes dos substratos semicondutores 96. As etapas para formar o material de preenchimento de lacuna/encapsulamento 98 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 ilustrados na Figura 229 podem ser chamados de etapas para formar o material de preenchimento de lacuna/encapsulamento 64 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 conforme ilustrado nas Figuras 214 a 217. O material de preenchimento de lacuna/encapsulamento 98 pode ser poli-silício, óxido de silício, ou um polímero. No caso em que a camada de isolamento 567 dos plugues de isolamento 789 é composta somente pela camada de nitreto de silício ou oxinitreto de silício, durante o processo de retificação ou de polimento, as superfícies inferiores 789t expostas são providas pela camada de nitreto de silício ou oxinitreto de silício nos topos dos plugues 789. Em outro caso em que a camada de isolamento 567 dos plugues de isolamento 789 é composta pela camada de óxido de silício e a camada de nitreto de silício ou de oxinitreto de silício, durante o processo de retificação ou de polimento, a camada de óxido de silício nos topos dos plugues de isolamento 789 é removida e as superfícies inferiores 789t expostas são providas pela camada de nitreto de silício ou oxinitreto de silício nos topos dos plugues de isolamento 789.

[0628] Consequentemente, o substrato semicondutor 96 de cada um dos chips 72 pode ser reduzido a uma espessura T8, por exemplo, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com relação a cada um dos chips 72, após o processo de retificação ou de polimento, os plugues de isolamento 789 e o substrato semicondutor 96 podem ter a mesma espessura T8. Preferencialmente, cada um dos chips 72, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0629] Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 165 pode(m) ser reduzido(s) a uma espessura T9, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 98 que permanece nas lacunas 4a e 8a pode ter uma espessura vertical T10, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 96s do substrato semicondutor 96, no lado posterior de cada chip 72, e a(s) superfície(s) retificada(s) ou polida(s) 165s do(s) substrato(s) simulado(s) 165 podem ser substancialmente planas e não cobertas pelo material de preenchimento de lacuna/encapsulamento 98. A(s) superfície(s) retificada(s) ou polida(s) 165s pode(m) ser substancialmente coplanar(es) em relação à superfície retificada ou polida 96s de cada chip 72, com a superfície retificada ou polida 98s do material de preenchimento de lacuna/encapsulamento 98 nas lacunas 4a e 8a, e com as superfícies inferiores 789t expostas dos plugues de isolamento 789 nos chips 72. Em cada chip 72, uma distância vertical D15 entre a superfície 96s do substrato semicondutor 96 e o fundo de isolamento de sulco raso 345 pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros ou entre 0,1 e 2 micrômetros.

[0630] Com referência à Figura 230, após formar a estrutura ilustrada na Figura 229, a camada dielétrica 88 ilustrada na Figura 40 é formada na superfície 96s do substrato semicondutor 96 de cada chip 72, na(s) superfície(s) 165s do(s) substrato(s) simulado(s) 165, na(s) superfície(s) inferior(es) 789t exposta(s) dos plugues de isolamento 789 nos chips 72, e na superfície 98s do material de preenchimento de lacuna/encapsulamento 98.

[0631] A seguir, com referência à Figura 231, as vias diretas 164v múltiplas, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e, são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72, que podem ser chamadas de etapas ilustradas na Figura 41, mas, na modalidade, formando as vias diretas 164v (tal como as vias 164b a 164e) nos chips 72 inclui decapar através dos plugues de isolamento 789 nos chips 72. Os plugues de isolamento 789 nos chips 72 estão contidos pelos substratos semicondutores 96 dos chips 72. As vias diretas 164v nos chips 72 passam através e estão contidas pelos plugues de isolamento 789 nos chips 72 e expõem as paredes internas dos plugues de isolamento 789. Por exemplo, a via direta 164b em um dos chips 72 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 72 da esquerda, expõe uma parede interna de um dos plugues de isolamento 789, e expõe a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. A via direta 164c em um dos chips 72 da esquerda passa através e está contida por um outro dos plugues de isolamento 789 em um dos chips 72 da esquerda, expõe uma parede interna de um outro dos plugues de isolamento 789, e expõe a camada de isolamento 567 de um outro dos plugues de isolamento 789. A via direta 164d em um dos chips 72 do meio passa através e está contida por um dos plugues de isolamento 789 em um dos chips 72 do meio, expõe uma parede interna de um dos plugues de isolamento 789, e expõe a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. A via direta 164e em um dos chips 72 do meio passa através e está contida por um outro dos plugues de isolamento 789 em um dos chips 72 do meio, expõe uma parede interna de um outro dos plugues de isolamento 789, e expõe a camada de isolamento 567 de um outro dos plugues de isolamento 789.

[0632] Cada uma das vias diretas 164v, tal como a via direta 164a, 164b, 164c, 164d, ou 164e, tem uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. Para uma descrição mais detalhada sobre as vias diretas 164v, tal como as vias diretas 164a a 164e, referência é feita à ilustração na Figura 41.

[0633] Conforme ilustrado na Figura 231, um sustentador 802 provido pela camada dielétrica ou de isolamento 66, a camada 116, e as camadas 74, 82 e 108 de um dos chips 72 do meio está entre a camada de condução 56 da interconexão de metal 1b e a interconexão ou traço de metal 55a na camada de interconexão 106 exposta pela via direta 164e com o propósito de suportar a interconexão ou traço de metal 55a exposto. O sustentador 802 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros.

[0634] A Figura 232 é um primeiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o plugue de isolamento 789 contendo a via direta 164e, e a interconexão ou traço de metal 55a conforme ilustrado na Figura 231. A vista em perspectiva superior esquemática ilustrada na Figura 232 é similar à vista em perspectiva superior esquemática ilustrada na Figura 42 exceto que a via direta 164e ilustrada na Figura 232 é formada dentro de um dos plugues de isolamento 789 em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou o traço de metal 55a, conforme ilustrado nas Figuras 231 e 232, referência é feita à ilustração nas Figuras 41 e 42.

[0635] A Figura 233 é um segundo exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o plugue de isolamento 789 contendo a via direta 164e e a interconexão ou traço de metal 55a conforme ilustrado na Figura 231. A vista em perspectiva superior esquemática ilustrada na Figura 233 é similar à vista em perspectiva superior esquemática ilustrada na Figura 43 exceto que a via direta 164e ilustrada na Figura 233 é formada dentro de um dos plugues de isolamento 789 em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrado nas Figuras 231 e 233, referência é feita à ilustração nas Figuras 41 e 43.

[0636] A Figura 234 é um terceiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o plugue de isolamento 789 contendo a via direta 164e e a interconexão ou traço de metal 55a conforme ilustrado na Figura 231. A vista em perspectiva superior esquemática ilustrada na Figura 234 é similar à vista em perspectiva superior esquemática ilustrada na Figura 44 exceto que a via direta 164e ilustrada na Figura 234 é formada dentro de um dos plugues de isolamento 789 em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrado nas Figuras 231 e 234, referência é feita à ilustração nas Figuras 41 e 44.

[0637] A Figura 235 é um quarto exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 164e, o plugue de isolamento 789 contendo a via direta 164e e a interconexão ou traço de metal 55a conforme ilustrado na Figura 231. A vista em perspectiva superior esquemática ilustrada na Figura 235 é similar à vista em perspectiva superior esquemática ilustrada na Figura 42A exceto que a via direta 164e ilustrada na Figura 235 é formada dentro de um dos plugues de isolamento 789 em um dos chips 72 do meio. Para uma descrição mais detalhada sobre a via direta 164e e a interconexão ou traço de metal 55a, conforme ilustrado na Figura 235, referência é feita à ilustração na Figura 42A.

[0638] Com referência à Figura 236, após formar a estrutura ilustrada na Figura 231, os sulcos 88t múltiplos são formados na camada dielétrica 88. Os sulcos 88t na camada dielétrica 88 têm uma profundidade D6, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros. A camada dielétrica 88 sobre os sulcos 88t tem uma espessura remanescente T13, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros. As etapas para formar os sulcos 88t na camada dielétrica 88 ilustradas na Figura 236 podem ser chamadas de etapas para formar os sulcos 60t na camada dielétrica 60 conforme ilustrado nas Figuras 153 a 155. Os sulcos 88t formados na camada dielétrica 88 são utilizados para prover espaços tendo interconexões inter-chip e interconexões intra-chip formadas nestes. Também, a Figura 168 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 88t e as vias diretas 164v ilustradas na Figura 236, e a Figura 236 também podem ser uma vista transversal cortada ao longo da linha H-H ilustrada na Figura 168.

[0639] Alternativamente, os sulcos 88t ilustrados na Figura 236 podem ser formados na camada dielétrica 88 antes que as vias diretas 164v ilustradas na Figura 231 sejam formadas nos chips 72 e no(s) substrato(s) simulado(s) 165. Especificamente, após a camada dielétrica 88 ser formada nas superfícies 96s, 98s, 165s e 789t conforme ilustrado na Figura 230, os sulcos 88t ilustrados na Figura 236 são primeiro formados na camada dielétrica 88, e então as vias diretas 164v ilustradas na Figura 231 são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72.

[0640] Alternativamente, com referência à Figura 237, a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v conforme ilustrados na Figura 236 podem ser formados pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 229, uma camada de isolamento 88a, tal como uma camada de óxido de silício, nitreto de silício,oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, tendo uma espessura C3, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 96s do substrato semicondutor 96 de cada chip 72, na(s) superfície(s) 165s do(s) substrato(s) simulado(s) 165, nas superfícies inferiores 789t expostas dos plugues de isolamento 789 nos chips 72, e na superfície 98s do material de preenchimento de lacuna/encapsulamento 98s conforme ilustrados na Figura 229.

[0641] A seguir, uma camada de polímero 88b, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 88a utilizando um processo adequado, tal como processo de revestimento por giro, processo de impressão de tela ou processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 88t, expondo a camada de isolamento 88a, na camada de polímero 88b. Um escalonador 1X ou um alinhador de contato 1X pode ser utilizado para expor a camada de polímero 88b durante o processo de exposição. A seguir, a camada de polímero 88b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e preferencialmente entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 88b após ser curada ou aquecida tem uma espessura C4, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0642] A seguir, uma camada foto-resistente é formada na camada de isolamento 88a exposta pelos sulcos 88t e na camada de polímero 88b, e aberturas múltiplas na camada foto-resistente expõe a camada de isolamento 88a nos fundos dos sulcos 88t. A seguir, a camada de isolamento 88a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como um processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 165 sobre as aberturas na camada foto-resistente e os chips 72 sobre as aberturas na camada foto-resistente são decapados até que as regiões predeterminadas das camadas 106 e 114 nos chips 72 e as regiões predeterminadas na camada de condução 56 das interconexões de metal 1 sejam expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto- resistente é removida utilizando, por exemplo, química orgânica. Consequentemente, as vias diretas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 106 e 114 dos chips 72. As especificações das vias diretas 164v e o sustentador 802 ilustradas na Figura 237 podem ser chamadas de especificações das vias diretas 164v e o sustentador 802, respectivamente, ilustrados nas Figuras 231 a 235.

[0643] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica 88 também pode ser provida com a camada de isolamento 88a e a camada de polímero 88b na camada de isolamento 88a. Os sulcos 88t na camada de polímero 88b expõe a camada de isolamento 88a e são utilizados para prover espaços tendo interconexões interchip e interconexões intra-chip formados nestes. As vias diretas 164v são formadas sobre os sulcos 88t. Também, a Figura 168 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 88t e as vias diretas 164v ilustradas na Figura 237, e a Figura 237 também pode ser uma vista transversal cortada ao longo da linha H- H ilustrada na Figura 168.

[0644] Com referência à Figura 238, após formar a estrutura ilustrada na Figura 236 ou na Figura 237, as interconexões de metal 2 múltiplas (ou traços de metal damasceno), incluindo interconexões de metal (ou traços de metal damasceno) 2a e 2b, 2a e 2b, são formadas nos sulcos 88t, e os plugues de metal múltiplos (ou vias de metal) 6p são formados nas vias diretas 164v. Os plugues de metal 6p incluem os plugues de metal (ou vias de metal) 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e, respectivamente. O plugue de metal 6a é formado no substrato simulado 165. Os plugues de metal 6b e 6c são formados em um dos chips 72 da esquerda, e os plugues de metal 6d e 6e são formados em um dos chips 72 do meio. O sustentador 802 e a interconexão ou traço de metal 55a, na camada de interconexão 106, no sustentador 802 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 106 está posicionada, do plugue de metal 6e.

[0645] As interconexões de metal 2 nos sulcos 88t e os plugues de metal 6p nas vias diretas 164v podem ser formadas pelas seguintes etapas. Primeiro, a camada de adesão/barreira 92 ilustrada na Figura 51 é formada nas camadas 56, 106 e 114 expostas pelas vias diretas 164v, nas paredes laterais das vias diretas 164v, nas paredes laterais e fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e em uma superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas paredes internas, expostas pelas vias diretas 164v, dos plugues de isolamento 789, e na interconexão ou traço de metal 55a que está no sustentador 802 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de semente 94 ilustrada na Figura 51 é formada na camada de adesão/barreira 92, nas vias diretas 164v, e nos sulcos 88t por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de condução 86 ilustrada na Figura 51 é formada na camada de semente 94, nas vias diretas 164v, e nos sulcos 88t utilizando um processo adequado, tal como processo de eletro galvanização. A seguir, as camadas 92, 94 e 86 são retificadas ou polidas utilizando, por exemplo, um processo de polimento químico-mecânico (CMP), um processo de polimento mecânico, um processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química até que a camada dielétrica 88 tenha uma superfície superior 88s exposta, sobre a qual não existem partes das camadas 92, 94 e 86, e as camadas 92, 94 e 86 fora dos sulcos 88t sejam removidas. Consequentemente, as camadas 92, 94 e 86 nos sulcos 88t compõem as interconexões de metal 2, incluindo as interconexões de metal 2a e 2b, nos sulcos 88t. As camadas 92, 94 e 86 nas vias diretas 164v compõem os plugues de metal 6p nas vias diretas 164v, incluindo os plugues de metal 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e, respectivamente. A camada de adesão/barreira 92 e a camada de semente 94 estão nas paredes laterais e um fundo da camada de condução 86 nos sucos 88t, e a paredes laterais e o fundo da camada de condução 86 nos sulcos 88t estão cobertos pela camada de adesão/barreira 92 e pela camada de semente 94.

[0646] Em uma primeira alternativa, após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de adesão/barreira 92 pode ser uma camada contendo titânio, tal como uma camada única de titânio, liga de titânio- tungstênio ou nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e na superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas paredes laterais das vias diretas 164v, nas paredes internas dos plugues de isolamento 789 nos chips 72, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 88t e nas vias diretas 164v. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 88, nos sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustradas nas Figuras 230 a 236. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrados na Figura 237.

[0647] Em uma segunda alternativa, após as etapas para remover as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de adesão/barreira 92 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e nos fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e na superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas paredes laterais das vias diretas 164v, nas paredes internas dos plugues de isolamento 789 nos chips 72, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, no sulcos 88t, e nas vias diretas 164v. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 88t e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrados nas Figuras 230 a 236. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formados conforme ilustrados na Figura 237.

[0648] Em uma terceira alternativa, após as etapas para remover as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de adesão/barreira 92 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e nos fundos dos sulcos 88t (ou nas paredes laterais dos sulcos 88t na camada de polímero 88b e na superfície superior da camada de isolamento 88a nos fundos dos sulcos 88t), nas camadas 56, 106 e 114 nos fundos das vias diretas 164v, nas paredes laterais das vias diretas 164v, nas paredes internas dos plugues de isolamento 789 nos chips 92, e na interconexão ou traço de metal 55a que está no sustentador 802. A camada de semente 94 pode ser uma camada única de cobre ou uma camada de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, no sulcos 88t, e nas vias diretas 164v. A camada de condução 86 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 88t, e nas vias diretas 164v. A camada de cobre eletro galvanizado nos sulcos 88t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrados nas Figuras 230 a 236. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 88t tem uma espessura, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrados na Figura 237.

[0649] A superfície superior 88s exposta da camada dielétrica 88 pode ser substancialmente coplanar em relação à superfície retificada ou polida 86s da camada de condução 86 nos sulcos 88t, e as superfícies 86s e 88s podem ser substancialmente planas. Após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada dielétrica 88 pode ter uma espessura, entre a superfície superior 88s exposta e a superfície 96s ou 165s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros, caso a camada dielétrica 88, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrado nas Figuras 230 a 236. Alternativamente, após as camadas 92, 94 e 86 serem retificadas ou polidas, a camada de polímero 88b da camada dielétrica 88 pode ter uma espessura, entre a superfície superior 88s exposta da camada de polímero 88b e a superfície superior da camada de isolamento 88a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 88 composta pelas camadas 88a e 88b, os sulcos 88t, e as vias diretas 164v sejam formadas conforme ilustrado na Figura 237.

[0650] Cada um dos plugues de metal 6p nos chips 72 passa através e é envolvido por um dos plugues de isolamento 789 nos chips 72 e contata a parede interna de um dos plugues de isolamento 789. Por exemplo, o plugue de metal 6b em um dos chips 72 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 72 da esquerda, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. O plugue de metal 6c em um dos chips 72 da esquerda passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 72 da esquerda, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 567 de um outro dos plugues de isolamento 789. O plugue de metal 6d em um dos chips 72 do meio passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 72 do meio, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. O plugue de metal 6e em um dos chips 72 do meio passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 72 do meio, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 567 de um outro dos plugues de isolamento 789. Para uma descrição mais detalhada sobre os plugues de metal 6p (incluindo os plugues de metal 6a a 6e) e as interconexões de metal 2 (incluindo as interconexões de metal 2a e 2b) ilustradas na Figura 238, referência é feita à ilustração na Figura 52.

[0651] Alternativamente, o elemento 72 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 72 é uma pastilha, o elemento 68 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0652] Com referência à Figura 239, após formar a estrutura ilustrada na Figura 238, a camada dielétrica ou de isolamento 120 ilustrada na Figura 53 é formada na superfície retificada ou polida 86a da camada de condução 86 e na superfície superior 88s exposta da camada dielétrica 88. A seguir, os chips múltiplos 118, cada um dos quais é como o chip 118a ou 118b ilustrado na Figura 212N, e o(s) substrato(s) simulado(s) 158 descritos anteriormente são colocados sobre a camada 140, que podem ser chamadas de etapas ilustradas nas Figuras 54 a 59. O arranjo de colocação dos chips 118 e do(s) substrato(s) simulado(s) 158 sobre a camada dielétrica ou de isolamento 120, na modalidade, pode ser chamada como a de colocação dos chips 118 e do(s) substrato(s) simulado(s) 158 sobre a camada dielétrica ou de isolamento 120 conforme ilustrado na Figura 58 ou 59.

[0653] A seguir, com referência à Figura 240, um material de preenchimento de lacuna/encapsulamento 138 é formado em um lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158, e nas lacunas 4b e 8b. A seguir, o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e o(s) substrato(s) simulado(s) 158 são retificados ou polidos por um processo adequado, tal como processo de retificação mecânica, processo de polimento mecânico, processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem químico-mecânica, até que todos os plugues de isolamento 789 nos chips 118 tenham superfícies inferiores 789u expostas, sobre as quais não existem quaisquer partes dos substratos semicondutores 124. As etapas para formar o material de preenchimento de lacuna/encapsulamento 138 e retificar ou polir o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e o(s) substrato(s) simulado(s) 158 ilustrados na Figura 240 podem ser chamadas de etapas para formar o material de preenchimento de lacuna/encapsulamento 64 e para retificar ou polir o material de preenchimento de lacuna/encapsulamento 64, o lado posterior do substrato semicondutor 58 de cada chip 68, e o(s) substrato(s) simulado(s) 62 conforme ilustrado nas Figuras 214 a 217. O material de preenchimento de lacuna/encapsulamento 138 pode ser poli-silício, óxido de silício ou um polímero. No caso em que a camada de isolamento 567 dos plugues de isolamento 789 seja composta somente pela camada de nitreto de silício ou de oxinitreto de silício, durante o processo de retificação ou de polimento, as superfícies inferiores 789u expostas são providas pela camada de nitreto de silício ou oxinitreto de silício nos topos dos plugues de isolamento 789. Em outro caso em que a camada de isolamento 567 dos plugues de isolamento 789 é composta pela camada de óxido de silício e pela camada de nitreto de silício ou oxinitreto de silício, durante o processo de retificação ou de polimento, a camada de óxido de silício nos topos dos plugues de isolamento 789 é removida e as superfícies inferiores 789u expostas são providas pela camada de nitreto de silício ou oxinitreto de silício nos topos dos plugues de isolamento 789.

[0654] Consequentemente, o substrato semicondutor 124 de cada um dos chips 118 pode ser reduzido a uma espessura T15, entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 30 micrômetros, entre 1 e 10 micrômetros, ou entre 1 e 5 micrômetros e, preferencialmente, entre 2 e 20 micrômetros ou entre 3 e 30 micrômetros. Com referência a cada um dos chips 118, após o processo de retificação ou de polimento, os plugues de isolamento 789 e o substrato semicondutor 124 podem ter a mesma espessura T15. Preferencialmente, cada um dos chips 118, após o processo de retificação ou de polimento, pode ter uma espessura, por exemplo, entre 3 e 105 micrômetros e, preferencialmente, entre 3 e 30 micrômetros, ou entre 5 e 25 micrômetros.

[0655] Após o processo de retificação ou de polimento, o(s) substrato(s) simulado(s) 158 pode(m) ser reduzido a uma espessura T16, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros, e o material de preenchimento de lacuna/encapsulamento 138 que permanece nas lacunas 4b e 8b pode ter uma espessura vertical T17, por exemplo, entre 3 e 100 micrômetros e, preferencialmente, entre 3 e 30 micrômetros ou entre 5 e 25 micrômetros. A superfície retificada ou polida 124s do substrato semicondutor 124, no lado posterior de cada chip 118, e a(s) superfície(s) retificada(s) ou polida(s) 158s do(s) substrato(s) simulado(s) 158 pode ser substancialmente plana e não coberta pelo material de preenchimento de lacuna/encapsulamento 138. A(s) superfície(s) retificada(s) ou polida(s) 158s pode ser substancialmente coplanar(es) em relação à superfície retificada ou polida 124s de cada chip 118, com a superfície retificada ou polida 138s do material de preenchimento de lacuna/encapsulamento 138 nas lacunas 4b e 8b, e com as superfícies inferiores 789u expostas dos plugues de isolamento 789 nos chips 118. Em cada chip 118, uma distância vertical D16 entre a superfície retificada ou polida 124s do substrato semicondutor 124 e o fundo do isolamento de sulco raso 345 pode ser, por exemplo, maior que 0,1 micrômetros, tal como entre 1 e 100 micrômetros, entre 1 e 50 micrômetros, entre 1 e 25 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 0,1 e 2 micrômetros.

[0656] Com referência à Figura 241, após formar a estrutura ilustrada na Figura 240, a camada dielétrica 139 ilustrada na Figura 64 é formada na superfície 124s do substrato semicondutor 124 de cada chip 118, na(s) superfície(s) 158s do(s) substrato(s) simulado(s) 158, nas superfícies inferiores 789u expostas dos plugues de isolamento 789 nos chips 118, e na superfície 138s do material de preenchimento de lacuna/encapsulamento 138.

[0657] A seguir, com referência à Figura 242, as vias diretas múltiplas 156v, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118, que podem ser chamadas de etapas ilustradas na Figura 65, mas na modalidade, formando as vias diretas 156v (tal como as vias 156b a 156f) nos chips 118 inclui decapagem através dos plugues de isolamento 789 nos chips 118. Os plugues de isolamento 789 nos chips 118 são contidos pelos substratos semicondutores 124 dos chips 118. As vias diretas 156v nos chips 118 passam através e estão contidas pelos plugues de isolamento 789 nos chips 118 e expõe as paredes internas nos plugues de isolamento 789. Por exemplo, a via direta 156b em um dos chips 118 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 118 da esquerda, expõe uma parede interna de um dos plugues de isolamento 789, e expõe a camada de isolamento 567 de um dos plugues de isolamento 789. A via direta 156c em um dos chips 118 da esquerda passa através e está contida por um outro dos plugues de isolamento 789 em um dos chips 118 da esquerda, expõe uma camada interna de um outro dos chips dos plugues de isolamento 789, e expõe a camada de isolamento 456, contida pela camada de isolamento 567, de um outro dos plugues de isolamento 789. A via direta 156d em um dos chips 118 da esquerda passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 da esquerda, expõe uma parede interna de um outro dos plugues de isolamento 789, e expõe a camada de isolamento 567 e a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. A via direta 156e em um dos chips 118 do meio passa através e está contida por um dos plugues de isolamento 789 em um dos chips 118 do meio, expõe uma parede interna de um dos plugues de isolamento 789, e expõe a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. A via direta 156f em um dos chips 118 do meio passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 do meio, expõe uma parede interna de um outro dos plugues de isolamento 789, e expõe a camada de isolamento 567 e a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789.

[0658] Cada uma das vias diretas 156v, tal como a via direta 156a, 156b, 156c, 156d, 156e ou 156f tem uma largura ou um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. Para uma descrição mais detalhada sobre as vias diretas 156v, tal como as vias diretas 156a a 156f, referência é feita à ilustração na Figura 65.

[0659] Conforme ilustrado na Figura 242, um sustentador 803 provido pela camada dielétrica ou de isolamento 120, pela camada 140, e pelas camadas 21, 78 e 28 de um dos chips 118 do meio está entre a camada de condução 86 da interconexão de metal 2b e a interconexão ou traço de metal 75a na camada de interconexão 17 exposta pela via direta 156e com o propósito de suportar a interconexão ou traço de metal 75a exposto. O sustentador 803 pode ter uma altura, por exemplo, entre 0,5 e 10 micrômetros e, preferencialmente, entre 1 e 5 micrômetros, e uma largura, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 10 micrômetros, 0,3 e 5 micrômetros ou entre 0,3 e 1 micrômetros.

[0660] A Figura 243 é um primeiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, o plugue de isolamento 789 contendo a via direta 156e, e a interconexão ou traço de metal 75a em um dos chips 118 do meio conforme ilustrado na Figura 242. A vista em perspectiva superior esquemática ilustrada na Figura 243 é similar à vista em perspectiva superior esquemática ilustrada na Figura 66 exceto que a via direta 156e ilustrada na Figura 243 é formada dentro de um dos plugues de isolamento 789 em um dos chips 118 do meio. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado nas Figuras 242 e 243, referência é feita à ilustração nas Figuras 65 e 66.

[0661] A Figura 244 é um segundo exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, o plugue de isolamento 789 contendo a via direta 156e, e a interconexão ou traço de metal 75a conforme ilustrados na Figura 242. A vista em perspectiva superior esquemática ilustrada na Figura 244 é similar à vista em perspectiva superior esquemática ilustrada na Figura 67 exceto que a via direta 156e ilustrada na Figura 244 é formada dentro de um dos plugues de isolamento 789 em um dos chips 118 do meio. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado nas Figuras 242 e 244, referência é feita à ilustração nas Figuras 65 e 67.

[0662] A Figura 245 é um terceiro exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, o plugue de isolamento 789 contendo a via direta 156e, e a interconexão ou traço de metal 75a conforme ilustrados na Figura 242. A vista em perspectiva superior esquemática ilustrada na Figura 245 é similar à vista em perspectiva superior esquemática ilustrada na Figura 68 exceto que a via direta 156e ilustrada na Figura 245 é formada dentro de um dos plugues de isolamento 789 em um dos chips 118 do meio. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado nas Figuras 242 e 245, referência é feita à ilustração nas Figuras 65 e 68.

[0663] A Figura 246 é um quarto exemplo de uma vista em perspectiva superior esquemática ilustrando a via direta 156e, o plugue de isolamento 789 contendo a via direta 156e, e a interconexão ou traço de metal 75a conforme ilustrados na Figura 242. A vista em perspectiva superior esquemática ilustrada na Figura 246 é similar à vista em perspectiva superior esquemática na Figura 66A exceto que a via direta 156e ilustrada na Figura 246 é formada dentro de um dos anéis de isolamento 789 em um dos chips 118 do meio. Para uma descrição mais detalhada sobre a via direta 156e e a interconexão ou traço de metal 75a, conforme ilustrado na Figura 246, referência é feita à ilustração na Figura 66A.

[0664] Com referência à Figura 247, após formar a estrutura ilustrada na Figura 242, os sulcos múltiplos 139t são formados na camada dielétrica 139. Os sulcos 139t na camada dielétrica 139 têm uma profundidade D9, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,5 e 3 micrômetros. A camada dielétrica 139 sobre os sulcos 139t tem uma espessura remanescente T20, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 5 micrômetros, entre 0,5 e 2 micrômetros, entre 0,1 e 3 micrômetros, ou entre 0,2 e 1,5 micrômetros. As etapas para formar os sulcos 139t na camada dielétrica 139 podem ser chamadas de etapas para formar os sulcos 60t na camada dielétrica 60 conforme ilustrado nas Figuras 153 a 155. Os sulcos 139t formados na camada dielétrica 139 são utilizados para prover espaços tendo as interconexões inter-chip e interconexões intra-chip formadas nestes. Também, a Figura 179 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 139t e as vias diretas 156v ilustradas na Figura 247, e a Figura 247 também pode ser uma vista transversal cortada ao longo da linha K-K ilustrada na Figura 179.

[0665] Alternativamente, os sulcos 139t ilustrados na Figura 247 podem ser formados na camada dielétrica 139 antes que as vias diretas 156v ilustradas na Figura 242 sejam formadas nos chips 118 e no(s) substrato(s) simulado(s) 158. Especificamente, após a camada dielétrica 139 ser formada nas superfícies 124s, 138s, 158s e 789u conforme ilustrado na Figura 241, os sulcos 139t ilustrados na Figura 247 são formados na camada dielétrica 139, e então, as vias diretas 156v ilustradas na Figura 242 são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118.

[0666] Alternativamente, com referência à Figura 248, a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v conforme ilustrados na Figura 247 podem ser formados pelas etapas seguintes. Após formar a estrutura ilustrada na Figura 240, uma camada de isolamento 139a, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício ou oxicarboreto de silício, tendo uma espessura C5, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 124s do substrato semicondutor 124 de cada chip 118, na(s) superfície(s) 158s do(s) substrato(s) simulado(s) 158, nas superfícies inferiores 789u expostas dos plugues de isolamento 789 nos chips 118, e na superfície 138s do material de preenchimento de lacuna/encapsulamento 138 conforme ilustrado na Figura 240.

[0667] A seguir, uma camada de polímero 139b, uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 139a utilizando um processo adequado, tal como processo de revestimento por giro, um processo de impressão de tela ou um processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 139t, expondo a camada de isolamento 139a, na camada de polímero 139b. Um escalonador 1X ou alinhador de contato 1X pode ser utilizado para expor a camada de polímero 139b durante o processo de exposição. A seguir, a camada de polímero 139b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e, preferencialmente, entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 139b após ser curada ou aquecida tem uma espessura C6, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0668] A seguir, uma camada foto-resistente é formada na camada de isolamento 139a exposta pelos sulcos 139t e na camada de polímero 139b, e aberturas múltiplas na camada foto-resistente expõem as camadas de isolamento 139a nos fundos dos sulcos 139t. A seguir, a camada de isolamento 139a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 158 sobre as aberturas na camada foto-resistente e os chips 118 sobre as aberturas na camada foto-resistente são decapados até que regiões predeterminadas das camadas 17 e 19 nos chips 118 e regiões predeterminadas da camada de condução 86 das interconexões de metal 2 sejam expostas pelas aberturas na camada foto- resistente. A seguir, a camada foto-resistente é removida utilizando, por exemplo, química orgânica. Consequentemente, as vias diretas 156v, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada condutiva 18 do portador 11 e expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118. As especificações das vias diretas 156v e do sustentador 803 ilustradas na Figura 248 podem ser chamadas de especificações das vias diretas 156v e do sustentador 803, respectivamente, ilustradas nas Figuras 242 a 246.

[0669] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica acima mencionada 139 também pode ser provida com a camada de isolamento 139a e a camada de polímero 139b na camada de isolamento 139a. Os sulcos 139t na camada de polímero 139b expõe a camada de isolamento 139a e são utilizados para prover espaços tendo as interconexões inter-chip e interconexões intra-chip formadas nestes. As vias diretas 156v são formadas sobre os sulcos 139t. Também, a Figura 179 pode ser um exemplo de uma vista em perspectiva superior esquemática ilustrando os sulcos 139t e as vias diretas 156v ilustradas na Figura 248, e a Figura 248 também pode ser uma vista transversal cortada ao longo da linha K-K ilustrada na Figura 179.

[0670] Com referência à Figura 249, após formar a estrutura ilustrada na Figura 247 ou na Figura 248, as interconexões de metal múltiplas (ou traços de metal damasceno) 3, incluindo as interconexões de metal (ou traços de metal damasceno) 3a, 3b e 3c, são formadas nos sulcos 139t, e os plugues de metal múltiplos (ou vias de metal) 7p são formados nas vias diretas 156v. Os plugues de metal 7p incluem os plugues de metal (ou vias de metal) 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f, respectivamente. O plugue de metal 7a é formado no substrato simulado 158. Os plugues de metal 7b, 7c e 7d são formados em um dos chips 118 da esquerda, e os plugues de metal 7e e 7f são formados em um dos chips 118 do meio. O sustentador 803 e a interconexão ou traço de metal 75a, na camada de interconexão 17, no sustentador 803 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 17 está posicionada, do plugue de metal 7e.

[0671] As interconexões de metal 3 nos sulcos 139t e os plugues de metal 7p nas vias diretas 156v podem ser formados pelas seguintes etapas. Primeiro, a camada de adesão/barreira 125a ilustrada na Figura 75 é formada nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, nas paredes laterais das vias diretas 156v, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e em uma superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas paredes internas, expostas pelas vias diretas 156v, dos plugues de isolamento 789, e na interconexão ou traço de metal 75a que está no sustentador 803 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de semente 125b ilustrada na Figura 75 é formada na camada de adesão/barreira 125a, nas vias diretas 156v e nos sulcos 139t por um processo de deposição de vapor físico (PVD), tal como o processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, a camada de condução 125c ilustrada na Figura 75 é formada na camada de semente 125b, nas vias diretas 156v, e nos sulcos 139t utilizando um processo adequado, tal como processo de eletro galvanização. A seguir, as camadas 125a, 125b e 125c são retificadas ou polidas utilizando, por exemplo, um processo de polimento químico- mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica ou um processo incluindo polimento mecânico e decapagem química, até que a camada dielétrica 139 tenha uma superfície superior 139s exposta, sobre a qual não existem partes das camadas 125a, 125b e 125c, e as camadas 125a, 125b e 125c fora dos sulcos 139t sejam removidas. Consequentemente, as camadas 125a, 125b e 125c nos sulcos 139t compõem as interconexões de metal 3, incluindo as interconexões de metal 3a, 3b e 3c, nos sulcos 139t. As camadas 125a, 125b e 125c nas vias diretas 156v compõem os plugues de metal 7p nas vias diretas 156v, incluindo os plugues de metal 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f, respectivamente. A camada de adesão/barreira 125a e a camada de semente 125b estão nas paredes laterais e um fundo da camada de condução 125c nos sulcos 139t, e as paredes laterais e o fundo da camada de condução 125c nos sulcos 139t são cobertos pela camada de adesão/barreira 125a e pela camada de semente 125b.

[0672] Em uma primeira alternativa, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de adesão/barreira 125a pode ser uma camada contendo titânio, tal como uma única camada de titânio, de liga de titânio-tungstênio, ou nitreto de titânio, tendo uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e na superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas paredes laterais das vias diretas 156v, nas paredes internas dos plugues de isolamento 789 nos chips 118 e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 139t, e nas vias diretas 156v. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrados nas Figuras 241 a 247. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrados na Figura 248.

[0673] Em uma segunda alternativa, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de adesão/barreira 125a pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e na superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas paredes laterais das vias diretas 156v, nas paredes internas dos plugues de isolamento 789 nos chips 118, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, nos sulcos 139t, e nas vias diretas 156v. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formadas conforme ilustradas nas Figuras 241 a 247. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrados na Figura 248.

[0674] Em uma terceira alternativa, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de adesão/barreira 125a pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais e fundos dos sulcos 139t (ou nas paredes laterais dos sulcos 139t na camada de polímero 139b e na superfície superior da camada de isolamento 139a nos fundos dos sulcos 139t), nas camadas 17, 19 e 86 nos fundos das vias diretas 156v, nas paredes laterais das vias diretas 156v, nas paredes internas dos plugues de isolamento 789 nos chips 118, e na interconexão ou traço de metal 75a que está no sustentador 803. A camada de semente 125b pode ser uma camada única de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, nos sulcos 139t, e nas vias diretas 156v. A camada de condução 125c pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 139t, e nas vias diretas 156v. A camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,3 e 1,5 micrômetros ou entre 0,5 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t e as vias diretas 156v sejam formados conforme ilustrados nas Figuras 241 a 247. Alternativamente, a camada de cobre eletro galvanizado nos sulcos 139t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrados na Figura 248.

[0675] A superfície superior exposta 139s da camada dielétrica 139 pode ser substancialmente coplanar em relação à superfície retificada ou polida 227 da camada de condução 125c nos sulcos 139t, e as superfícies 139s e 227 podem ser substancialmente planas. Após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada dielétrica 139 pode ter uma espessura, entre a superfície superior 139s exposta e a superfície 124s ou 158s, por exemplo, entre 1 e 10 micrômetros e, preferencialmente, entre 1 e 3 micrômetros, caso a camada dielétrica 139, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrados nas Figuras 241 a 247. Alternativamente, após as camadas 125a, 125b e 125c serem retificadas ou polidas, a camada de polímero 139b da camada dielétrica 139 pode ter uma espessura, entre a superfície superior 139s exposta da camada de polímero 139b e a superfície superior da camada de isolamento 139a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros, caso a camada dielétrica 139 composta pelas camadas 139a e 139b, os sulcos 139t, e as vias diretas 156v sejam formados conforme ilustrados na Figura 248.

[0676] Cada um dos plugues de metal 7p nos chips 118 passa através e é envolvido por um dos plugues de isolamento 789 nos chips 118 e contata a parede interna de um dos plugues de isolamento 789. Por exemplo, o plugue de metal 7b em um dos chips 118 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 118 da esquerda, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 567 de um dos plugues de isolamento 789. O plugue de metal 7c em um dos chips 118 da esquerda passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 da esquerda, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. O plugue de metal 7d em um dos chips 118 da esquerda passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 da esquerda, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 567 e a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. O plugue de metal 7e de um dos chips 118 do meio passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 118 do meio, contata a parede interna de um dos plugues de isolamento 789 e contata a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. O plugue de metal 7f em um dos chips 118 do meio e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 do meio, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 567 e a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. Para uma descrição mais detalhada sobre os plugues de metal 7p (incluindo os plugues de metal 7a a 7f) e as interconexões de metal 3 (incluindo as interconexões de metal 3a, 3b e 3c) ilustrados na Figura 249, referência é feita à ilustração na Figura 76.

[0677] Alternativamente, o elemento 118 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento 118 é uma pastilha, o elemento 72 pode ser outra pastilha. Desta forma, o processo ilustrado da invenção pode ser empregado na junção de pastilha com pastilha.

[0678] Com referência à Figura 250, após formar a estrutura ilustrada na Figura 249, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustrado nas Figuras 77 a 81, e então, um processo de singulação é desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, um corte mecânico com serra ou a laser e para singularizar sistema em pacotes múltiplos ou módulos de multi-chip, tal como os sistema em pacotes ou módulos de multi-chip 556a e 556b.

[0679] O sistema em um pacote ou módulo multi chip 556a pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 251, o sistema em um pacote ou módulo de multi-chip 556a pode ser fixado com um lado superior de um portador 176 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma camada de solda ou de ouro pré-moldada no lado superior do portador 176. A seguir, um preenchimento inferior 174 pode ser formado entre a camada de polímero 136 de sistema em um pacote inferior ou módulo de multi-chip 556a e o lado superior do portador 176 e conter os ressaltos ou bolas de solda 126. A seguir, as bolas de solda 178 múltiplas podem ser formadas em um lado inferior do portador 176. As especificações do portador 176, o preenchedor inferior 174, e as bolas de solda 178 ilustradas na Figura 251 podem ser chamadas de especificações do portador 176, do preenchimento inferior 174, e das bolas de solda 178 conforme ilustrados na Figura 83, respectivamente.

[0680] A Figura 252 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formada pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 249, as etapas conforme ilustradas nas Figuras 77 a 79 podem ser desempenhadas subsequentemente. A seguir, formar os ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 podem ser chamadas de etapas ilustradas na Figura 84. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158 e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, um corte mecânico com serra ou a laser e para singularizar sistema em pacotes múltiplos ou módulos de multi-chip, tal como sistema em pacotes múltiplos ou módulos de multi-chip 556c. No sistema em um pacote múltiplos ou módulos de multi-chip 556c, cada uma das interconexões 3 pode ser conectada a um ou mais dos ressaltos de metal 668.

[0681] O sistema em um pacote ou módulo de multi-chip 556c pode ser conectado e fixado a um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 253, o sistema em um pacote ou módulo de multi-chip 556c pode ser fixado com um lado superior de um portador 176 ilustrada na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro pré-moldada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro pré-modelada no lado superior do portador 176, as juntas de metal 180 múltiplas são formadas entre a camada de barreira 144 dos ressaltos de metal 668 e o lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au, ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. Alternativamente, as juntas de metal 180 podem ser uma camada de ouro tendo uma espessura entre 0,1 e 10 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 pode ser formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 556c e o lado superior do portador 176 e contém os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado interior do portador 176.

[0682] Alternativamente, a camada dielétrica ou de isolamento 122 conforme ilustrada nas Figuras 250 a 253 pode ser omitida. Neste caso, a camada de polímero 136 é formada nas superfícies 227 e 139s, e os pontos de contato da camada de condução 125c das interconexões de metal 3 são expostas pelas e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos pelas e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0683] A Figura 254 ilustra um pacote de multi-chip 566f incluindo um sistema em um pacote ou módulo de multi-chip 556d conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados184, que podem ser formados, por exemplo, pelas seguintes etapas.

[0684] Após formar a estrutura ilustrada na Figura 249, as etapas ilustradas na Figura 86 são desempenhadas para formar uma camada dielétrica ou de isolamento 122 na superfície retificada ou polida 227 da camada de condução 125c e na superfície superior 139s exposta da camada dielétrica 139, para formar as interconexões ou traços de metal 300 múltiplos na camada dielétrica ou de isolamento 122 e nas regiões múltiplas, expostas pelas aberturas 122a múltiplas na camada 122, na camada de condução 125c das interconexões de metal 3, e para formar uma camada de polímero 136 na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 a 15 micrômetros ou entre 5 e 10 micrômetros, e aberturas múltiplas 136a na camada de polímero 136 expõem pontos de contato múltiplos das interconexões ou traços de metal 300. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar uma pluralidade de sistema em pacotes ou módulo de multi-chip 556d.

[0685] A seguir, a pluralidade de sistema em um pacote ou módulo de multi-chip 556d pode ser fixada com um portador 176, por exemplo, formando uma camada de cola 182 com uma espessura entre 20 e 150 micrômetros em um lado superior do portador 176, e então anexando a pluralidade de sistema em pacotes ou módulos de multi-chip 556c no lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), silosano, ou SU-8, com uma espessura, por exemplo, entre 20 e 150 micrômetros. A seguir, os fios múltiplos 184, tal como fios de ouro, fios de cobre ou fios de alumínio, podem ser ligados no lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração com fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade de sistema em um pacote ou módulo de multi-chip 556d pode ser conectado física ou eletricamente no portador 176 através dos fios ligados com fios 184. A seguir, um composto de modelagem 186 pode ser formado na pluralidade de sistema em pacotes ou módulos de multi-chip 556d, no lado superior do portador 176 e nos fios ligados com fios 184, encapsulando os fios ligados com fios 184 e a pluralidade de sistema em pacotes ou módulos de multi-chip 556d, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro, e preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176. Após isso, um processo de singulação pode ser desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade de pacotes de multi-chip 566f. O pacote de multi-chip 566f pode ser conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro, ou substrato de cerâmica, através das bolas de solda 178. As especificações do portador 176 ilustradas na Figura 254 podem ser chamadas de as especificações do portador 176 conforme ilustrado na Figura 83.

[0686] As Figuras 255 a 270 ilustram um processo para formar outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição. Com referência à Figura 255, após formar a estrutura ilustrada na Figura 215, a camada dielétrica 60 ilustrada na Figura 186 é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, na(s) superfície(s) 62s do(s) substrato(s) simulado(s) 62, nas superfícies inferiores 789s expostas dos plugues de isolamento 789 nos chips 68, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64. A seguir, as vias diretas múltiplas 170v, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68. As etapas para formar as vias diretas 170v nos chips 68 e no(s) substrato(s) simulado(s) 62 ilustrados na Figura 255 podem ser chamadas de etapas para formar as vias diretas 170v nos chips 68 e no(s) substrato(s) simulado(s) 62 conforme ilustrado na Figura 15, mas, na modalidade, formar as vias diretas 170v (tal como as vias 170b a 170f) nos chips 68 inclui decapar através dos plugues de isolamento 789 nos chips 68. As especificações das vias diretas 170v (incluindo as vias 170a a 170f), os plugues de isolamento 789 contendo as vias diretas 170v, e o sustentador 801 ilustrado na Figura 255 podem ser chamadas de especificações das vias diretas 170v (incluindo as vias 170a a 170f), os plugues de isolamento 789 contendo as vias diretas 170v, e o sustentador 801, respectivamente, ilustrados nas Figuras 219 a 223.

[0687] Com referência à Figura 256, a camada de adesão/barreira 52 ilustrada na Figura 90 é formada nas camadas 18, 26 e 34 exposta pelas vias diretas 170v, nas paredes laterais das vias diretas 170v, na camada dielétrica 60, nas paredes internas, expostas pelas vias diretas 170v, dos plugues de isolamento 789, e na interconexão ou traço de metal 35a que está no sustentador 801. A seguir, a camada de semente 54 ilustrada na Figura 90 é formada na camada de adesão/barreira 52 e nas vias diretas 170v. A seguir, uma camada foto-resistente 194 é formada na camada de semente 54 utilizando um processo adequado, tal como um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto- exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 194a, expondo as regiões múltiplas da camada de semente 54, na camada foto- resistente 194. A camada foto-resistente 194 padronizada pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, a camada de condução 56 ilustrada na Figura 90 é formada nas regiões, expostas pelas aberturas 194a na camada 194, da camada de semente 54.

[0688] A seguir, com referência à Figura 257, a camada foto-resistente 194 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 54 não abaixo da camada de condução 56 é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. A seguir, a camada de adesão/barreira 52 não abaixo da camada de condução 56 é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. Consequentemente, as camadas 52, 54 e 56 sobre a camada dielétrica 60 e sobre as vias diretas 170v compõem interconexões de metal 1 múltiplas, incluindo as interconexões de metal 1a e 1b, sobre a camada dielétrica 60 e sobre as vias diretas 170v. A camada de adesão/barreira 52 e a camada de semente 54 das interconexões de metal 1 sobre a camada dielétrica 60 não estão em qualquer parede lateral 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60, mas sobre um fundo da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60. As paredes laterais 1w da camada de condução 56 das interconexões de metal 1 sobre a camada dielétrica 60 não estão cobertas pelas camadas 52 e 54. As camadas 52, 54 e 56 nas vias diretas 170v compõem plugues de metal múltiplos (ou vias de metal) 5p nas vias diretas 170v, incluindo os plugues de metal (ou vias de metal) 5a, 5b, 5c, 5d, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f conforme ilustrado na Figura 255, respectivamente. O plugue de metal 5a é formado no substrato simulado 62, e os plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e pontos de contato múltiplos da camada condutiva 18 no portador 11. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 é posicionada, do plugue de metal 5e.

[0689] Cada um dos plugues de metal 5p nos chips 68 passa através de um dos plugues de isolamento 789 nos chips 68, contata a parede interna de um dos plugues de isolamento 789, e contida pela camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. Por exemplo, cada um dos plugues de metal 5b, 5c, 5d, 5e e 5f em um dos chips 68 passa através de um dos plugues de isolamento 789 em um dos chips 68, contata a parede interna de um dos plugues de isolamento 789, e é envolvido pela camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. Para uma descrição mais detalhada sobre os plugues de metal 5p (incluindo os plugues de metal 5a a 5f) e as interconexões de metal 1 (incluindo as interconexões de metal 1a e 1b) ilustrados na Figura 257, referência é feita à ilustração na Figura 91.

[0690] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 é uma pastilha, o portador 11 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção da pastilha com pastilha.

[0691] Com referência à Figura 258, após formar a estrutura ilustrada na Figura 257, uma camada dielétrica ou de isolamento 66 é formada na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada dielétrica ou de isolamento 66, por exemplo, pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli- fenileno (PPO), ou polibenzoxazolo (PBO), na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60 e nas lacunas entre as interconexões de metal 1. A camada de polímero na camada de condução 56 pode ter uma espessura, por exemplo, entre 0,1 e 50 micrômetros e, preferencialmente, entre 1 e 30 micrômetros, entre 2 e 20 micrômetros, ou entre 5 e 10 micrômetros.

[0692] Alternativamente, a camada dielétrica ou de isolamento 66 pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A camada inorgânica na camada de condução 56 pode ter uma espessura, por exemplo, entre 0,1 e 10 micrômetros e, preferencialmente, entre 0,1 e 1 micrômetros, entre 0,2 e 2 micrômetros, entre 0,3 e 3 micrômetros, ou entre 0,5 e 5 micrômetros.

[0693] Alternativamente, com referência à Figura 259, a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 258 pode ser formada pelas seguintes etapas. Primeiro, uma camada de polímero 66a, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), é formada na camada de condução 56 das interconexões de metal 1, na camada dielétrica 60, e nas lacunas entre as interconexões de metal 1. A seguir, a camada de polímero 66a é retificada ou polida por, por exemplo, um processo adequado, tal como processo de retificação mecânica, um processo de polimento mecânico, um processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química até a camada de condução 56 das interconexões de metal 1 ter uma superfície superior 56u não coberta pela camada de polímero 66a. Consequentemente, a camada de polímero 66a permanece na camada dielétrica 60 e nas lacunas entre as interconexões de metal 1 e tem uma espessura, por exemplo, maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros. A superfície retificada ou polida 66s da camada de polímero 66a pode ser substancialmente plana e substancialmente coplanar em relação à superfície superior 56u da camada de condução 56. A seguir, uma camada inorgânica 66b, tal como uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício, ou oxicarboreto de silício, tendo uma espessura, por exemplo, entre 0,1 e 3 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, é formada na superfície superior 56u da camada de condução 56 e na superfície retificada ou polida 66s da camada de polímero 66a. Consequentemente, a camada dielétrica ou de isolamento 66 conforme ilustrada na Figura 258 pode ser provida também com a camada de polímero 66a e a camada inorgânica 66b conforme ilustradas na Figura 259.

[0694] Com referência à Figura 260, após formar a camada dielétrica ou de isolamento 66, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustradas nas Figuras 228 e 229 para colocar os chips 72, cada uma das quais é como o chip 72a ou 72b ilustrado na Figura 212M, e o(s) substrato(s) simulado(s) 165 descrito anteriormente, sobre a camada 116 formada na camada 66, para formar o material de preenchimento de lacuna/encapsulamento 98 no lado posterior do substrato semicondutor 96 de cada chip 72, o(s) substrato(s) simulado(s) 165, e nas lacunas 4a e 8a, e para retificar ou polir o material de preenchimento de lacuna/encapsulamento 98, o lado posterior do substrato semicondutor 96 de cada chip 72, e o(s) substrato(s) simulado(s) 165 até que todos os plugues de isolamento 789 nos chips 72 tenham as superfícies inferiores 789t expostas, sobre as quais não existem partes dos substratos semicondutores 96.

[0695] A seguir, com referência à Figura 261, a camada dielétrica 88 ilustrada na Figura 195 é formada na superfície 96s do substrato semicondutor 96 de cada chip 72, na(s) superfície(s) 165s do(s) substrato(s) simulado(s) 165, nas superfícies inferiores 789t expostas dos plugues de isolamento 789 nos chips 72, e na superfície 98s do material de preenchimento de lacuna/encapsulamento 98. A seguir, as vias diretas múltiplas 164v, incluindo as vias diretas 164a, 164b, 164c, 164d e 164e, são formadas nos chips 72 e no(s) substrato(s) simulado(s) 165, expondo a camada de condução 56 das interconexões de metal 1 e expondo as camadas 114 e 106 dos chips 72. As etapas para formar as vias diretas 164v nos chips 72 e no(s) substrato(s) simulado(s) 165 ilustrados na Figura 261 podem ser chamadas de etapas para formar as vias diretas 164v nos chips 72 e no(s) substrato(s) simulado(s) 165 conforme ilustrado na Figura 41, mas, na modalidade, formar as vias diretas 164v (tal como as vias 164b a 164e) nos chips 72 inclui decapagem através dos plugues de isolamento 789 nos chips 72. As especificações das vias diretas 164v (incluindo as vias 164a a 164e), os plugues de isolamento 789 contendo as vias diretas 164v, e o sustentador 802 ilustrado na Figura 261 podem ser chamadas de especificações das vias diretas 164v (incluindo as vias diretas 164a a 164e), os plugues de isolamento 789 contendo as vias diretas 164v, e o sustentador 802, respectivamente, ilustrados nas Figuras 231 a 235.

[0696] A seguir, com referência à Figura 262, a camada de adesão/barreira 92 ilustrada na Figura 95 é formada nas camadas 56, 1106 e 114 expostas pelas vias diretas 164v,nas paredes laterais das vias diretas 164v, na camada dielétrica 88, nas paredes internas, expostas pelas vias diretas 164v, dos plugues de isolamento 789 nos chips 72, e na interconexão ou traço de metal 55a que está no sustentador 802. A seguir, a camada de semente 94 ilustrada na Figura 95 é formada na camada de adesão/barreira 92 e nas vias diretas 164v. A seguir, uma camada foto-resistente 294 é formada na camada de semente 94 utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto- exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas 294a, expondo as regiões múltiplas da camada de semente 94, na camada foto- resistente 294. A camada foto-resistente 294 padronizada por ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, a camada de condução 86 ilustrada na Figura 95 é formada nas regiões, expostas pelas aberturas 294a na camada 294, da camada de semente 94.

[0697] A seguir, com referência à Figura 263, a camada foto-resistente 294 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 94 não abaixo da camada de condução 86 é removida utilizando, por exemplo, um processo de decapagem química molhada ou um processo de decapagem seca. A seguir, a camada de adesão/barreira 92 não abaixo da camada de condução 86 é removida utilizando um processo de decapagem química molhada ou um processo de decapagem seca. Consequentemente, as camadas 92, 94 e 86 sobre a camada dielétrica 88 e sobre as vias diretas 164v compõem múltiplas interconexões de metal 2, incluindo as interconexões de metal 2a e 2b, sobre a camada dielétrica 88 e sobre as vias diretas 164v. A camada de adesão/barreira 92 e a camada de semente 94 das interconexões de metal 2 sobre a camada dielétrica 88 não estão em qualquer uma das paredes laterais 2w da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88, mas sobre um fundo da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88. As paredes laterais 2w da camada de condução 86 das interconexões de metal 2 sobre a camada dielétrica 88 não estão cobertas pelas camadas 92 e 94. As camadas 92, 94 e 86 nas vias diretas 164v compõem múltiplos plugues de metal (ou vias de metal) 6p nas vias diretas 164v, incluindo os plugues de metal (ou vias de metal) 6a, 6b, 6c, 6d e 6e nas vias diretas 164a, 164b, 164c, 164d e 164e conforme ilustrado na Figura 261, respectivamente. O plugue de metal 6p é formado no substrato simulado 165, os plugues de metal 6b e 6c são formados em um dos chips 72 da esquerda, e os plugues de metal 6d e 6e são formados em um dos chips 72 do meio. O sustentador 802 e a interconexão ou traço de metal 55a, na camada de interconexão 106, no sustentador 802 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 106 está posicionada, do plugue de metal 6e. Estes plugues de metal 6p formados nos chips 72 e no(s) substrato(s) simulado(s) 165 podem conectar as interconexões de metal 2 e os dispositivos semicondutores 102 nos chips 72 e conectar as interconexões de metal 1 e 2.

[0698] Cada um dos plugues de metal 6p nos chips 72 passa através e é envolvido por um dos plugues de isolamento 789 nos chips 72 e contata a parede interna de um dos plugues de isolamento 789. Por exemplo, o plugue de metal 6b em um dos chips 72 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 72 da esquerda, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. O plugue de metal 6c em um dos chips 72 da esquerda passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 72 da esquerda, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 567 de um outro dos plugues de isolamento 789. O plugue de metal 6d em um dos chips 72 do meio passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 72 do meio, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. O plugue de metal 6e em um dos chips 72 do meio passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 72 do meio, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 567 de um outro dos plugues de isolamento 789. Para uma descrição mais detalhada sobre os plugues de metal 6p (incluindo os plugues de metal 6a a 6e) e as interconexões de metal 2 (incluindo as interconexões de metal 2a e 2b) ilustrados na Figura 263, referência é feita à ilustração na Figura 96.

[0699] Alternativamente, o elemento 72 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 72 é uma pastilha, o elemento 68 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção da pastilha com pastilha.

[0700] Com referência à Figura 264, uma camada dielétrica ou de isolamento 120 é formada na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada dielétrica ou de isolamento 120, por exemplo, pode incluir ou pode ser uma camada de polímero, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de polifenileno (PPO) ou polibenzoxazolo (PBO), na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada de polímero na camada de condução 86 pode ter uma espessura, por exemplo, entre 0,1 e 50 micrômetros e, preferencialmente, entre 1 e 30 micrômetros, entre 2 e 20 micrômetros ou entre 5 e 10 micrômetros.

[0701] Alternativamente, a camada dielétrica ou de isolamento 120 pode incluir ou pode ser uma camada inorgânica, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono silício ou oxicarboreto de silício, na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A camada inorgânica na camada de condução 86 pode ter uma espessura, por exemplo, entre 0,1 e 10 micrômetros e, preferencialmente, entre 0,1 e 1 micrômetros, entre 0,2 e 2 micrômetros, entre 0,3 e 3 micrômetros, ou entre 0,5 e 5 micrômetros.

[0702] Alternativamente, com referência à Figura 265, a camada dielétrica ou de isolamento 120 conforme ilustrada na Figura 264 pode ser formada pelas seguintes etapas. Primeiro, uma camada de polímero 120a, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, óxido de poli-fenileno (PPO), ou polibenzoxazolo (PBO), é formada na camada de condução 86 das interconexões de metal 2, na camada dielétrica 88, e nas lacunas entre as interconexões de metal 2. A seguir, a camada de polímero 120a é retificada ou polida por, por exemplo, um processo adequado, tal como um processo de retificação mecânica, um processo de polimento mecânico, um processo de polimento químico-mecânico (CMP), ou um processo incluindo polimento mecânico e decapagem química até a camada de condução 86 das interconexões de metal 2 ter uma superfície superior 86u não coberta pela camada de polímero 120a. Consequentemente, a camada de polímero 120a permanece na camada dielétrica 88 e nas lacunas entre as interconexões de metal 2 e tem uma espessura, por exemplo, maior que 1 micrômetro, tal como entre 1 e 20 micrômetros e, preferencialmente, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 2 e 20 micrômetros. A superfície retificada ou polida 120s da camada de polímero 120a pode ser substancialmente plana e substancialmente coplanar em relação à superfície superior 86u da camada de condução 86. A seguir, uma camada inorgânica 120b, tal como uma camada de óxido de silício, nitreto de silício, nitreto de carbono de silício, oxinitreto de silício, ou oxicarboreto de silício, tendo uma espessura, por exemplo, entre 0,1 e 3 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros, é formada na superfície superior 86u da camada de condução 86 e na superfície retificada ou polida 120s da camada de polímero 120a. Consequentemente, a camada dielétrica ou de isolamento 120 conforme ilustrada na Figura 264 pode ser provida também com a camada de polímero 120a e a camada inorgânica 120b conforme ilustradas na Figura 265.

[0703] Com referência à Figura 266, após formar a camada dielétrica ou de isolamento 120, as seguintes etapas podem ser desempenhadas conforme ilustrado nas Figuras 239 e 240 para colocar os chips 118, cada um dos quais é como o chip 118a ou 118b ilustrado na Figura 212N, e o(s) substrato(s) simulado(s) descritos anteriormente 158 sobre a camada 140 formada na camada 120, para formar o material de preenchimento de lacuna/encapsulamento 138 no lado posterior do substrato semicondutor 124 de cada chip 118, no(s) substrato(s) simulado(s) 158, e nas lacunas 4b e 8b e para retificar ou polir o material de preenchimento de lacuna/encapsulamento 138, o lado posterior do substrato semicondutor 124 de cada chip 118, e o(s) substrato(s) simulado(s) 158 até que todos os plugues de isolamento 789 nos chips 118 tenham as superfícies inferiores 789u expostas, sobre as quais não existem partes dos substratos semicondutores 124.

[0704] A seguir, com referência à Figura 267, a camada dielétrica 139 ilustrada na Figura 204 é formada na superfície 124s do substrato semicondutor 124 de cada chip 118, na(s) superfície(s) 158s do(s) substrato(s) simulado(s) 158, nas superfícies inferiores 789u expostas dos plugues de isolamento 789 nos chips 118, e na superfície 138s do material de preenchimento de lacuna/encapsulamento 138. A seguir, vias diretas 156v múltiplas, incluindo as vias diretas 156a, 156b, 156c, 156d, 156e e 156f, são formadas nos chips 118 e no(s) substrato(s) simulado(s) 158, expondo a camada de condução 86 das interconexões de metal 2 e expondo as camadas 17 e 19 dos chips 118. As etapas para formar as vias diretas 156v nos chips 118 e no(s) substrato(s) simulado(s) 156 ilustrados na Figura 267 podem ser chamadas de etapas para formar as vias diretas 156v nos chips 118 e no(s) substrato(s) simulado(s) 158 conforme ilustrado na Figura 65, mas, na modalidade, formar as vias diretas 156v (tais como as vias 156b a 156f) nos chips 118 inclui decapagem através dos plugues de isolamento 789 nos chips 118. As especificações das vias diretas 156v (incluindo as vias 156a a 156f), os plugues de isolamento 789 contendo as vias diretas 156v, e o sustentador 803 ilustrado na Figura 267 podem ser chamadas de especificações das vias diretas 156v (incluindo as vias diretas 156a a 156f), os plugues de isolamento 789 contendo as vias diretas 156v, e o sustentador 803, respectivamente, ilustrados nas Figuras 242 a 246.

[0705] A seguir, com referência à Figura 268, a camada de adesão/barreira 125a ilustrada na Figura 100 é formada nas camadas 17, 19 e 86 expostas pelas vias diretas 156v, nas paredes laterais das vias diretas 156v, na camada dielétrica 139, nas camadas internas, expostas pelas vias diretas 156v, dos plugues de isolamento 789 nos chips 118 e na interconexão ou traço 75a que está no sustentador 803. A seguir, a camada de semente 125b ilustrada na Figura 100 é formada na camada de adesão/barreira 125a e nas vias diretas 156v. A seguir, uma camada foto-resistente 394 é formada na camada de semente 125b utilizando, por exemplo, um processo de revestimento por giro, um processo de impressão de tela, ou um processo de laminação. A seguir, um processo de foto- exposição e um processo de desenvolvimento podem ser empregados para formar as aberturas múltiplas 394a, expondo regiões múltiplas da camada de semente 125b, na camada foto- resistente 394. A camada foto-resistente 394 padronizada pode ter uma espessura, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros ou entre 1 e 10 micrômetros. A seguir, a camada de condução 125c ilustrada na Figura 100 é formada nas regiões, expostas pelas aberturas 394s na camada 394, da camada de semente 125b.

[0706] A seguir, com referência à Figura 269, a camada foto-resistente 394 é removida utilizando, por exemplo, uma solução química orgânica. A seguir, a camada de semente 125b não abaixo a camada de condução 125c é removida utilizando um processo de decapagem molhada ou um processo de decapagem seca. A seguir, a camada de adesão/barreira 125a não abaixo da camada de condução 125c é removida utilizando um processo de decapagem molhada ou um processo de decapagem seco. Consequentemente, as camadas 125a, 125b e 125c sobre a camada dielétrica 139 e sobre as vias diretas 156v compõem interconexões de metal 3 múltiplas, incluindo as interconexões de metal 3a, 3b e 3c, sobre a camada dielétrica 139 e sobre as vias diretas 156v. A camada de adesão/barreira 125a e a camada de semente 125b das interconexões de metal 3 sobre a camada dielétrica 139 não estão em qualquer parede lateral 3w da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139, mas sobre um fundo da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139. As paredes laterais 3w da camada de condução 125c das interconexões de metal 3 sobre a camada dielétrica 139 não estão cobertas pelas camadas 125a e 125b. As camadas 125a, 125b e 125c nas vias diretas 156v compõem plugues de metal (ou vias de metal) múltiplos 7p nas vias diretas 156, incluindo os plugues de metal (ou vias de metal) 7a, 7b, 7c, 7d, 7e e 7f nas vias diretas 156a, 156b, 156c, 156d, 156e e 156f conforme ilustrado na Figura 267, respectivamente. O plugue de metal 7a é formado no substrato simulado 158. Os plugues de metal 7b, 7c e 7d são formados em um dos chips 118 da esquerda, e os plugues de metal 7e e 7f são formados em um dos chips 118 do meio. Estes plugues de metal 7p formados nos chips 118 e no(s) substrato(s) simulado(s) 158 podem conectar as interconexões de metal 3 e os dispositivos semicondutores 13 nos chips 118 e conectar as interconexões de metal 2 e 3. O sustentador 803 e a interconexão ou traço de metal 75a, na camada de interconexão 17, no sustentador 803 pode estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 17 está posicionada, do plugue de metal 7e.

[0707] Cada um dos plugues de metal 7p nos chips 118 passa através e é envolvido por um dos plugues de isolamento 789 nos chips 118 e contata a parede interna de um dos plugues de isolamento 789. Por exemplo, o plugue de metal 7b em um dos chips 118 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 118 da esquerda, contata a parede interna de um dos plugues de isolamento 789, e contata a camada de isolamento 567 de um dos plugues de isolamento 789. O plugue de metal 7c em um dos chips 118 da esquerda passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 da esquerda, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. O plugue de metal 7d em um dos chips 118 da esquerda passa através e é envolvido por um dos plugues de isolamento 789 em um dos chips 118 da esquerda, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 567 e a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. O plugue de metal 7e em um dos chips 118 do meio passa através e é envolvido por um outro dos plugues de isolamento 789 em um dos chips 118 do meio, contata a parede interna de um outro dos plugues de isolamento 789, e contata a camada de isolamento 456, contida pela camada de isolamento 567, de um dos plugues de isolamento 789. Os plugues de metal 7f em um dos chips 118 do meio passam através e são envolvidos por outro dos plugues de isolamento 789 em um dos chips 118 do meio, contata a camada interna de um outro dos plugues de isolamento 789 e contata a camada de isolamento 567 e a camada de isolamento 456, contida pela camada 567, de um outro dos plugues de isolamento 789. Para uma descrição mais detalhada sobre os plugues de metal 7p (incluindo os plugues de metal 7a a 7f) e as interconexões de metal 3 (incluindo as interconexões de metal 3a, 3b e 3c) ilustrados na Figura 269, referência é feita à ilustração na Figura 101.

[0708] Alternativamente, o elemento 118 não somente pode indicar um chip, como também pode indicar uma pastilha. Quando o elemento 118 é uma pastilha, o elemento 72 pode ser outra pastilha. Desta forma, o processo ilustrado na invenção pode ser empregado a uma junção de pastilha com pastilha.

[0709] Com referência à Figura 270, após formar a estrutura ilustrada na Figura 269, as etapas seguintes podem ser desempenhadas subsequentemente conforme ilustrado na Figura 102 para formar a camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, para formar a camada de polímero 136 na camada dielétrica ou de isolamento 122, e para formar as aberturas múltiplas 136a, expondo as regiões múltiplas da camada dielétrica ou de isolamento 122, na camada de polímero 136. A seguir, formar uma camada metalúrgica sob ressalto (UBM) 666 na camada de polímero 136 e em pontos de contato múltiplos, nos fundos das aberturas múltiplas na camada dielétrica ou de isolamento 122 e sob as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 e formar ressaltos ou bolas de solda múltiplos 126 na camada UBM 666 podem ser chamadas de etapas ilustradas nas Figuras 78 a 81. A seguir, um processo de singulação é desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, um corte mecânico com serra ou a laser e para singularizar sistema em pacotes ou módulos de multi-chip, tal como sistema em pacotes ou módulos de multi-chip 556e e 556f.

[0710] O sistema em um pacote ou módulo multi-chip 556e pode ser conectado e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos ou bolas de solda 126. Por exemplo, com referência à Figura 271, o sistema em um pacote ou módulo de multi-chip 556e é fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar os ressaltos ou bolas de solda 126 com uma camada de solda ou de ouro pré-moldada no lado superior do portador 176. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 é formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 556e e o lado superior do portador 176 e contém os ressaltos ou bolas de solda 126. A seguir, as bolas de solda múltiplas 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176.

[0711] A Figura 272 ilustra outro sistema em um pacote ou módulo de multi-chip de acordo com outra modalidade da presente descrição, que pode ser formada pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 269, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustradas na Figura 102 para formar a camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, para formar a camada de polímero 136 na camada dielétrica ou de isolamento 122, e para formar as aberturas múltiplas 136a, expondo as regiões múltiplas da camada dielétrica ou de isolamento 122, na camada de polímero 136. A seguir, as etapas ilustradas nas Figuras 78 e 79 podem ser desempenhadas subsequentemente. A seguir, formar os ressaltos de metal 668 na camada de polímero 136 e nos pontos de contato, nos fundos das aberturas na camada dielétrica ou de isolamento 122 e sobre as aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3 podem ser chamadas de etapas ilustradas na Figura 84. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar os sistema em pacotes ou módulos de multi-chip, tal como sistema em um pacote ou módulo de multichip 556g. No sistema em um pacote ou módulo de multi-chip 556g, cada uma das interconexões 3 pode ser conectada a um ou mais ressaltos de metal 668.

[0712] O sistema em um pacote ou módulo de multi-chip 556g pode ser conectado a e fixado com um portador, tal como placa mãe, placa de circuito impresso (PCB), substrato de matriz de grade de esfera (BGA), substrato de metal, substrato de vidro, ou substrato de cerâmica, utilizando os ressaltos de metal 668. Por exemplo, com referência à Figura 273, o sistema em um pacote ou módulo de multi-chip 556g é fixado com o lado superior do portador 176 ilustrado na Figura 83 utilizando, por exemplo, uma tecnologia de chip de inversão para juntar a camada de umedecimento de solda 146 dos ressaltos de metal 668 com uma camada de solda ou de ouro desempenhada no lado superior do portador 176. Após juntar a camada de umedecimento de solda 146 com a camada de solda ou de ouro desempenhada no lado superior do portador 176, as juntas de metal 180 múltiplas são formadas entre a camada de barreira 144 dos ressaltos de metal 668 e o lado superior do portador 176. As juntas de metal 180 podem ser uma camada de uma liga de Sn-Ag, uma liga de Sn-Ag-Cu, uma liga de Sn-Au ou uma liga de Sn-Pb tendo uma espessura entre 5 e 50 micrômetros. A seguir, o preenchimento inferior 174 ilustrado na Figura 83 é formado entre a camada de polímero 136 do sistema em um pacote ou módulo de multi-chip 556g e o lado superior do portador 176 e contém os ressaltos de metal 668 e as juntas de metal 180. A seguir, as bolas de solda 178 ilustradas na Figura 83 são formadas no lado inferior do portador 176.

[0713] Alternativamente, a camada dielétrica ou de isolamento 122, conforme ilustrado nas Figuras 270 a 273, pode ser omitida. Neste caso, a camada de polímero 136 é formada na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, e os pontos de contato da camada de condução 125c das interconexões de metal 3 são expostos por e nas extremidades das aberturas 136a na camada de polímero 136. Ademais, a camada de adesão/barreira 134 é formada nos pontos de contato, expostos por e nas extremidades das aberturas 136a na camada de polímero 136, da camada de condução 125c das interconexões de metal 3.

[0714] A Figura 274 ilustra um pacote de multi chip 566g incluindo um sistema em um pacote ou módulo de multi-chip 556h conectado ao portador 176 ilustrado na Figura 83 através dos fios ligados184, que pode ser formado, por exemplo, pelas seguintes etapas. Após formar a estrutura ilustrada na Figura 269, as seguintes etapas podem ser desempenhadas subsequentemente conforme ilustradas na Figura 107 para formar a camada dielétrica ou de isolamento 122 na camada de condução 125c das interconexões de metal 3, na camada dielétrica 139, e nas lacunas entre as interconexões de metal 3, para formar interconexões ou traços de metal múltiplos 300 na camada dielétrica ou de isolamento 122, e nas regiões múltiplas, expostas pelas aberturas múltiplas 122a na camada 122, da camada de condução 125c das interconexões de metal 3, e para formar uma camada de polímero 136 na camada dielétrica ou de isolamento 122 e nas interconexões ou traços de metal 300. A camada de polímero 136 após ser curada pode ter uma espessura, por exemplo, entre 1 e 20 micrômetros e, preferencialmente, entre 2 e 15 micrômetros ou entre 5 e 10 micrômetros, e aberturas múltiplas 136a na camada de polímero 136 expõe os pontos de contato múltiplos das interconexões ou traços de metal 300. A seguir, um processo de singulação pode ser desempenhado para cortar o portador 11, os substratos simulados 62, 165 e 158, e as camadas 22, 60, 66, 88, 116, 120, 122, 136, 139 e 140 utilizando, por exemplo, corte mecânico com serra ou a laser e para singularizar os sistema em pacotes ou módulos de multi-chip, tal como sistema em um pacote ou módulo de multi-chip 556h.

[0715] A seguir, uma pluralidade de sistema em pacotes ou módulo de multi-chip 556h pode ser fixada com o portador 176, por exemplo, formando uma camada de cola 182 com uma espessura, por exemplo, entre 1 e 20 micrômetros ou entre 20 e 150 micrômetros em um lado superior do portador 176, e então anexar a pluralidade do sistema em um pacote ou módulo de multi-chip 556h no lado superior do portador 11 utilizando a camada de cola 182. A camada de cola 182 pode ser uma camada de polímero, tal como uma camada de poliimida, epóxi, benzociclobuteno (BCB), polibenzoxazolo (PBO), óxido de poli-fenileno (PPO), silosano, ou SU-8, com uma espessura, por exemplo, entre 1 e 20 micrômetros ou entre 20 e 150 micrômetros. A seguir, fios múltiplos 184, tal como fios de ouro, fios de cobre, ou fios de alumínio, são ligados no lado superior sobre o lado superior do portador 176 e nos pontos de contato, expostos pelas aberturas 136a na camada de polímero 136, da camada de condução 150 das interconexões ou traços de metal 300 por um processo de amarração de fios. Consequentemente, as interconexões ou traços de metal 300 da pluralidade de sistema em pacotes ou módulos de multi-chip 556h podem ser físicas e eletricamente conectadas ao portador 176 através dos fios ligados184. A seguir, um composto de modelagem 186 pode ser formado na pluralidade de sistema em um pacote ou módulo de multi-chip 556h, no lado superior do portador 176 e nos fios ligados184, encapsulando os fios ligados184 e a pluralidade de sistema em um pacote ou módulo de multi-chip 556h, por um processo de modelagem. O composto de modelagem 186 pode incluir epóxi, preenchedor de carbono ou preenchedor de vidro, e o preenchedor de vidro ou preenchedor de carbono pode ser distribuído no epóxi. A seguir, as bolas de solda 178 ilustradas na Figura 83 podem ser formadas no lado inferior do portador 176. Consequentemente, um processo de singulação é desempenhado para cortar o portador 176 e o composto de modelagem 186 e para singularizar uma pluralidade de pacotes de multi-chip 566g. O pacote de multi-chip 566g pode ser conectado a um portador, tal como placa mãe, substrato de matriz de grade de esfera (BGA), placa de circuito impresso, substrato de metal, substrato de vidro ou substrato de cerâmica, através das bolas de solda 178. As especificações do portador 176 ilustradas na Figura 274 podem ser chamadas de especificações do portador 176 conforme ilustradas na Figura 83.

[0716] As Figuras 275A a 275L ilustram outro processo para formar a camada dielétrica 60, os sulcos 60t, as camadas dielétricas da parede lateral 50, e as vias diretas 170v conforme ilustrados na Figura 26. Com referência à Figura 275A, após formar a estrutura ilustrada na Figura 11, uma camada de isolamento 60a, tal como uma camada de óxido de silício, nitreto de silício, oxinitreto de silício, nitreto de carbono de silício, ou oxicarboreto de silício, tendo uma espessura C1, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, entre 0,2 e 1,5 micrômetros ou entre 0,15 e 2 micrômetros, é formada na superfície 58s do substrato semicondutor 58 de cada chip 68, no(s) substrato(s) 62 do(s) substrato(s) 62, e na superfície 64s do material de preenchimento de lacuna/encapsulamento 64.

[0717] A seguir, com referência à Figura 275B, as vias diretas múltiplas 170v, incluindo as vias diretas 170a, 170b, 170c, 170d, 170e e 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo a camada condutiva 18 do portador 11 e expondo as camadas 26 e 34 dos chips 68, por exemplo, pelas seguintes etapas. Primeiro, uma camada foto-resistente é formada na camada de isolamento 60a utilizando um processo adequado, tal como um processo ou processo de laminação. A seguir, um processo de foto- exposição e um processo de desenvolvimento podem ser empregados para formar aberturas múltiplas, expondo regiões múltiplas da camada de isolamento 60a, na camada foto- resistente. A seguir, a camada de isolamento 60a sobre as aberturas na camada foto-resistente é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópico. A seguir, o(s) substrato(s) simulado(s) 62 sobre as aberturas na camada foto-resistente e os chips 68 sobre as aberturas na camada foto-resistente são cauterizadas para fora até que as regiões predeterminadas das camadas 26 e 34 nos chips 68 e as regiões predeterminadas da camada condutiva 18 no portador 11 estejam expostas pelas aberturas na camada foto-resistente. A seguir, a camada foto- resistente é removida utilizando, por exemplo, química orgânica. Consequentemente, as vias diretas 170v, incluindo as vias 170a até 170f, são formadas nos chips 68 e no(s) substrato(s) simulado(s) 62, expondo as regiões predeterminadas da camada condutiva 18 do portador 11 e expondo as regiões predeterminadas das camadas 26 e 34 dos chips 68. As especificações das vias diretas 170v e do sustentador 801 ilustradas na Figura 275B podem ser chamadas de especificações das vias diretas 170v e do sustentador 801 conforme ilustrado na Figura 15. As Figuras 275C e 275D são dois exemplos de vistas em perspectiva superior esquemáticas ilustrando a via direta 170e e a interconexão ou traço de metal 35a ilustrado na Figura 275B.

[0718] Conforme ilustrado nas Figuras 275B e 275C, a via direta 170e pode ser, mas não está limitado a, uma forma oval e tem uma largura W1, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros. A via direta com forma oval 170e em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe as duas regiões da camada condutiva 18 no portador 11 sobre um dos chips 68. A interconexão ou traço de metal 35a tem uma região em forma de linha, exposta pela via direta com forma oval 170e, estendendo em uma direção horizontal de um lado da via direta com forma oval 170e até o lado oposto da via direta com forma oval 170e através de um centro da via direta com forma oval 170e. O sustentador 801, entre a camada condutiva 18 do portador 11 e a região com forma de linha exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ter forma de linha, como a região com forma de linha exposta da interconexão ou traço de metal 35a. A interconexão ou traço de metal 35a exposto pela via direta com forma oval 170e tem uma largura W2, por exemplo, entre 0,3 e 30 micrômetros e, preferencialmente, entre 0,3 e 20 micrômetros, entre 0,3 e 10 micrômetros, entre 0,3 e 5 micrômetros, ou entre 0,3 e 1 micrômetros. Uma distância horizontal S1 entre um ponto da extremidade do eixo geométrico longo da via direta com forma oval 170e e uma borda, que está mais perto do ponto da extremidade do que da outra borda oposta, da interconexão ou traço de metal 35a exposto pela via direta com forma oval 170e pode estar, por exemplo, entre 1 e 30 micrômetros e, preferencialmente, entre 1 e 20 micrômetros, entre 1 e 10 micrômetros, entre 1 e 5 micrômetros, ou entre 3 e 10 micrômetros.

[0719] Conforme ilustrado nas Figuras 275B e 275D, a via direta 170e pode estar, mas não está limitada a, uma forma circular e tem um diâmetro, por exemplo, entre 0,5 e 100 micrômetros, entre 0,5 e 50 micrômetros, entre 0,5 e 30 micrômetros, entre 0,5 e 20 micrômetros, entre 0,5 e 10 micrômetros, ou entre 0,5 e 5 micrômetros e, preferencialmente, entre 1 e 3 micrômetros. A via direta 170e em um dos chips 68 expõe a interconexão ou traço de metal 35a em um dos chips 68 e expõe uma região da camada condutiva 18 no portador 11 sobre um dos chips 68. A interconexão ou traço de metal 35a tem uma região de península, exposta pela via direta 170e, estendendo em uma direção horizontal a partir de um lado da via direta 170e pelo menos até um centro da via direta 170e, mas não alcança o lado oposto da via direta 170e; a interconexão ou traço de metal 35a tem uma extremidade exposta pela via direta 170e. O sustentador 801, entre a camada condutiva 18 do portador 11 e a região da península exposta da interconexão ou traço de metal 35a na camada de interconexão 34, pode ter a forma de península, como a região de península exposta da interconexão ou traço de metal 35a.

[0720] A seguir, com referência à Figura 275E, a camada dielétrica 50 ilustrada na Figura 19 é formada em uma superfície superior da camada de isolamento 60a, na camada condutiva 18, exposta pelas vias diretas 170v (tal como as vias 170a, 170b e 170e), do portador 11, nas camadas 26 e 34, expostas pelas vias diretas 170v (tal como as vias 170c, 170d, 170e e 170f), dos chips 68, e nas paredes internas das vias diretas 170v.

[0721] A seguir, com referência à Figura 275F, a camada dielétrica 50 formada na superfície superior da camada de isolamento 60a e nas camadas 18, 26 e 34 é removida utilizando um processo adequado, tal como processo de decapagem de plasma anisotrópico. Consequentemente, a camada dielétrica 50 nos fundos das vias diretas 170v, na superfície superior da camada de isolamento 60a, e em uma superfície superior da interconexão ou traço de metal 35a no sustentador 801 é decapada, e a camada dielétrica 50 permanece nas paredes laterais das vias diretas 170v, tão chamadas de camadas dielétricas da parede lateral nas vias diretas 170v. As camadas dielétricas da parede lateral 50 são formadas nas paredes laterais das vias diretas 170v nos chips 68 ou no(s) substrato(s) simulado(s) 62 e estão contidos pelos substratos semicondutores 58 dos chips 68 ou pelo(s) substrato(s) simulado(s) 62. As Figuras 275G e 275H são dois exemplos das vistas superiores esquemáticas ilustrando a via direta 170e, a camada dielétrica da parede lateral 50 na parede lateral da via direta 170e e nas paredes laterais do sustentador 801, e a interconexão ou traço de metal 35a conforme ilustrado na Figura 275F.

[0722] A seguir, com referência à Figura 275I, uma camada de polímero 60b, tal como uma camada de poliimida, benzociclobuteno (BCB), epóxi, polibenzoxazolo (PBO), ou óxido de poli-fenileno (PPO), é formada na camada de isolamento 60a utilizando um processo adequado, tal como processo de revestimento por giro, processo de impressão de tela, ou processo de laminação. A seguir, um processo de exposição e um processo de desenvolvimento podem ser empregados para formar os sulcos 60t, expondo a camada de isolamento 60a, as vias diretas 170v e as camadas 18, 26 e 34 expostas pelas vias diretas 170v, na camada de polímero 60b. Um escalonador 1X ou alinhador de contato 1X pode ser utilizado para expor a camada de polímero 60b durante o processo de exposição. A seguir, a camada de polímero 60b é curada ou aquecida em uma temperatura entre 150 graus centígrados e 400 graus centígrados e, preferencialmente, entre 180 graus centígrados e 250 graus centígrados. A camada de polímero 60b após ser curada ou aquecida tem uma espessura C2, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros. A Figura 275J é uma vista em perspectiva superior esquemática ilustrando os sulcos 60t, as camadas dielétricas da parede lateral 50 e as vias diretas 170v (incluindo as vias 170a a 170f) ilustradas na Figura 275I de acordo com uma modalidade da presente invenção, e a Figura 275I é uma vista transversal cortada ao longo da linha D-D ilustrada na Figura 275J.

[0723] Consequentemente, utilizando as etapas acima mencionadas, a camada dielétrica 60 acima mencionada também pode ser provida com a camada de isolamento 60a e a camada de polímero 60b na camada de isolamento 60a. Os sulcos 60t na camada de polímero 60b são utilizados para prover espaços tendo as interconexões inter-chip e as interconexões intra-chip formadas nestes. As vias diretas 170v são formadas sobre os sulcos 60t.

[0724] A seguir, com referência à Figura 275K, uma camada de adesão/barreira 52 tendo uma espessura menor que 1 micrômetros, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, é formada nas camadas 18, 26 e 34 expostas pelas vias diretas 170v, nas paredes laterais das vias diretas 170v, em uma superfície superior da camada de polímero 60b, nas paredes laterais dos sulcos 60t na camada de polímero 60b, na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de adesão/barreira 52 pode ser formada por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de semente 54 tendo uma espessura menor que 1 micrômetro, tal como 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, é formada na camada de adesão/barreira 52 por um processo de deposição de vapor físico (PVD), tal como processo de pulverização ou processo de vaporização, por um processo de deposição de vapor químico (CVD), ou por outros processos de deposição de película fina, tal como deposição de camada atômica (ALD). A seguir, uma camada de condução 56 é formada na camada de semente 54 utilizando um processo adequado, tal como processo de eletro galvanização.

[0725] A camada de adesão/barreira 52 pode incluir ou pode ser uma camada de titânio, uma liga de titânio-tungstênio, nitreto de titânio, cromo, tântalo, nitreto de tântalo, níquel ou vanádio de níquel tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros. A camada de semente 54 pode incluir ou pode ser uma camada de cobre, uma liga de cobre- titânio, níquel, ouro, ou prata tendo uma espessura, por exemplo, menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros na camada de adesão/barreira 52. A camada de condução 56 pode incluir ou pode ser uma camada de metal eletro galvanizado de cobre, ouro ou prata na camada de semente 54.

[0726] A seguir, com referência à Figura 275L, as camadas 52, 54 e 56 são retificadas ou polidas utilizando um processo adequado, tal como processo de polimento químico- mecânico (CMP), processo de polimento mecânico, processo de retificação mecânica, ou um processo incluindo polimento mecânico e decapagem química, até a camada de polímero 60b da camada dielétrica 60 ter uma superfície superior exposta 60s, sobre a qual não existem partes das camadas 52, 54 e 56, e as camadas 52, 54 e 56 fora dos sulcos 60t são removidas.

[0727] Consequentemente, a superfície superior 60s exposta da camada de polímero 60b pode ser substancialmente coplanar em relação à superfície retificada ou polida 56s da camada de condução 56 nos sulcos 60t, e as superfícies 56s e 60s podem ter substancialmente planas. A camada de adesão/barreira 52 e a camada de semente 54 estão nas paredes laterais e um fundo da camada de condução 56 nos sulcos 60t, e as paredes laterais e o fundo da camada de condução 56 nos sulcos 60t estão cobertas pela camada de adesão/barreira 52 e a camada de semente 54. Após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de polímero 60b da camada dielétrica 60 tem uma espessura, entre a superfície superior exposta 60s da camada de polímero 60b e a superfície superior da camada de isolamento 60a, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0728] Em uma primeira alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo titânio, tal como uma única camada de titânio, liga de titânio- tungstênio, ou de nitreto de titânio, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais dos sulcos 60t na camada de polímero 60b, na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t, nas paredes laterais das vias diretas 170v, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v e na interconexão ou traço de metal 35a que está sobre o sustentador 801. A camada de semente 54 pode ser uma única camada de cobre ou uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo titânio, nos sulcos 60t e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado sobre a camada única de cobre ou uma liga de cobre-titânio, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0729] Em uma segunda alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo tântalo, tal como uma camada única de tântalo ou nitreto de tântalo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais dos sulcos 60t na camada de polímero 60b, na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t, nas paredes laterais das vias diretas 170v, nas camadas 18, 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou uma liga de titânio- cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 micrômetros e, preferencialmente, entre 80 nanômetros e 0,15 micrômetros, na camada contendo tântalo, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0730] Em uma terceira alternativa, após as camadas 52, 54 e 56 serem retificadas ou polidas, a camada de adesão/barreira 52 pode ser uma camada contendo cromo, tal como uma camada única de cromo, com uma espessura menor que 1 micrômetro, tal como entre 1 nanômetro e 0,5 micrômetros e, preferencialmente, entre 0,1 e 0,2 micrômetros, nas paredes laterais dos sulcos 60t na camada de polímero 60b, na superfície superior da camada de isolamento 60a nos fundos dos sulcos 60t, nas paredes laterais das vias diretas 170v, nas camadas 18 26 e 34 nos fundos das vias diretas 170v, e na interconexão ou traço de metal 35a que está no sustentador 801. A camada de semente 54 pode ser uma camada única de cobre ou de uma liga de titânio-cobre com uma espessura menor que 1 micrômetro, tal como entre 10 nanômetros e 0,8 e preferencialmente entre 80 nanômetros e 0,15 micrômetros, na camada contendo cromo, nos sulcos 60t, e nas vias diretas 170v. A camada de condução 56 pode ser uma camada de cobre eletro galvanizado na camada única de cobre ou de uma liga de titânio-cobre, nos sulcos 60t, e nas vias diretas 170v. A camada de cobre eletro galvanizado nos sulcos 60t tem uma espessura, por exemplo, entre 1 e 50 micrômetros e, preferencialmente, entre 2 e 30 micrômetros ou entre 5 e 25 micrômetros.

[0731] Após as camadas 52, 54 e 56 serem retificadas ou polidas, as camadas 52, 54 e 56 nos sulcos 60t compõem interconexões de metal múltiplas (ou traços de metal damasceno) 1, incluindo as interconexões de metal (ou traços de metal damasceno) 1a e 1b, nos sulcos 60t. As camadas 52, 54 e 56 nas vias diretas 170v compõem os plugues de metal múltiplos (ou vias de metal) 5p nas vias diretas 170v, incluindo plugues de metal (ou vias de metal) 5a, 5b, 5c, 5d, 5e e 5f nas vias diretas 170a, 170b, 170c, 170d, 170e e 170f, respectivamente. Cada um dos plugues de metal 5p nos chips 68 e no(s) substrato(s) simulado(s) 62 é envolvido por uma das camadas dielétricas da parede lateral 50 nas vias diretas 170v. O plugue de metal 5a é formado no substrato simulado 62, nos plugues de metal 5b, 5c, 5d, 5e e 5f são formados no mesmo chip 68. O sustentador 801 e a interconexão ou traço de metal 35a, na camada de interconexão 34, no sustentador 801 podem estar entre duas partes, abaixo de um nível horizontal, no qual uma superfície superior da camada de interconexão 34 está posicionada, do plugue de metal 5e. Estes plugues de metal 5p formados nos chips 68 e no(s) substrato(s) simulado(s) 62 podem conectar as interconexões de metal 1 e os dispositivos semicondutores 36 nos chips 68 e conectar as interconexões de metal 1 e pontos de contato múltiplos da camada condutiva 18 no portador 11. As interconexões de metal 1, tal como 1a e 1b, nos sulcos 60t pode ter uma espessura, por exemplo, entre 0,1 e 5 micrômetros e, preferencialmente, 1 e 3 micrômetros. Para uma descrição mais detalhada sobre os plugues de metal 5p (incluindo os plugues de metal 5a a 5f) e as interconexões de metal 1 (incluindo as interconexões de metal 1a e 1b) ilustrados na Figura 275L, referência é feita à ilustração na Figura 26.

[0732] Alternativamente, o elemento 68 não somente pode indicar um chip, mas também pode indicar uma pastilha. Quando o elemento 68 for uma pastilha, o portador 11 pode ser outra pastilha. Assim, o processo ilustrado na invenção pode ser empregado à junção de pastilha com pastilha.

[0733] Após formar a estrutura ilustrada na Figura 275L, as etapas ilustradas nas Figuras 27 a 88 podem ser desempenhadas para formar o sistema em um pacote ou módulo de multi-chip 555, 555b ou 555c.

[0734] Nas Figuras 82, 83, 84, 85, 87, 88, 103, 104, 105, 106, 108, 109, 128, 129, 130, 131, 132, 136, 137, 138, 139, 181, 140, 182, 183, 184, 185, 207, 208, 209, 250, 210, 211, 251, 252, 253, 254, 270, 272, 273 ou 274, qualquer um dos chips 68 pode ter um projeto de circuito diferente daquele de qualquer um dos chips 72 e 118 e pode ter uma área (superfície superior) ou tamanho diferente daquele de qualquer um dos chips 72 e 118, e qualquer um dos chips 72 pode ter um projeto de circuito diferente daquele de qualquer um dos chips 118 e pode ter uma área (superfície superior) ou tamanho diferente daquele de qualquer um dos chips 118. Alternativamente, o chip 72 incluindo o plugue de metal 6d pode ter um projeto de circuito diferente ou uma área (superfície superior) ou tamanho diferente daquele do chip 118 incluindo o plugue de metal 7e e pode ter um mesmo projeto de circuito ou uma mesma área (superfície superior) ou tamanho do que aquele do chip 118 incluindo o plugue de metal 7d, e o chip 72 incluindo o plugue de metal 6c pode ter um mesmo projeto de circuito ou uma mesma área (superfície superior) ou tamanho do que aquele do chip 72 incluindo o plugue de metal 6d ou pode ter um mesmo projeto de circuito diferente ou uma área (superfície superior) ou tamanho diferente daquele do chip 72 incluindo o plugue de metal 6d.

[0735] Em relação ao sistema em um pacote ou módulo de multi-chip 555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g ou 556h descrito anteriormente, independente de onde os chips 68, 72 e 118 sejam providos, cada um dos chips 68, 72 e 118 pode ser um chip de unidade de processamento central (CPU) projetado por arquitetura x86, um chip de unidade de processamento central (CPU) projetado por não arquiteturas x86, tal como ARM, ARM Forte ou MIPS, um chip de unidade de processamento gráfico (GPU), um chip de processamento de sinal digital (DSP), um chip de banda base, um chip de rede de área local sem fio (WLAN), um chip de memória, tal como chip de memória flash, um chip de memória dinâmica de acesso aleatório (DRAM) ou chip de memória estática de acesso aleatório (SRAM), um chip lógico, um chip analógico, um dispositivo de energia, um regulador, um dispositivo de gerenciamento de energia, um chip de sistema de posicionamento global (GPS), um chip de “Bluetooth”, um sistema em um chip (SOC) incluindo um bloco de circuito de unidade de processamento gráfico (GPU), um bloco de circuito de rede de área local sem fio (WLAN) e um bloco de circuito de unidade de processamento central (CPU) projetado por arquitetura x86 ou por não-arquitetura x86, um sistema em um chip (SOC) incluindo um bloco de circuito de banda base, um bloco de circuito de rede de área local sem fio (WLAN) e um bloco de circuito de unidade de processamento central (CPU) projetado por arquitetura x86 ou por não- arquitetura x86, um sistema em um chip (SOC) incluindo um bloco de circuito de banda base, um bloco de circuito de unidade de processamento gráfico (GPU) e um bloco de circuito de unidade de processamento central (CPU) projetado pela arquitetura x86 ou por não-arquiteturas x86, ou um sistema em um chip (SOC) incluindo um bloco de circuito de unidade de processamento central (CPU), um bloco de circuito de unidade de processamento gráfico (GPU), e um bloco de circuito de memória (tal como bloco de circuito de memória flash, bloco de circuito de memória dinâmica de acesso aleatório (DRAM), ou bloco de circuito de memória estática de acesso aleatório (SRAM)). Alternativamente, cada um dos chips 68, 72 e 118 pode ser um chip incluindo um ou mais blocos de circuito de unidade de processamento central (CPU), um bloco de circuito de unidade de processamento gráfico (GPU), um bloco de circuito de processamento de sinal digital (DSP), um bloco de circuito de memória (tal como bloco de circuito de memória dinâmica de acesso aleatório (DRAM), um bloco de circuito de memória estática de acesso aleatório (SRAM), ou bloco de circuito de memória flash), um bloco de circuito de banda base, um bloco de circuito de Bluetooth, um bloco de circuito de sistema de posicionamento global (GPS), um bloco de circuito de rede de área local sem fio (WLAN), e um bloco de circuito de modem.

[0736] Em relação ao sistema em um pacote ou módulo de multi-chip 555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g ou 556h descrito anteriormente, cada um dos chips 68, 72 e 118 pode incluir circuitos de entrada/saída de carregamento (I/O) servindo para testar de sondagem de chip (teste de CP), para auto-teste embutido, ou para transmissão de sinal externo através dos ressaltos ou bolas de solda 126, através de ressaltos de metal 668, ou através dos fios ligados184. Cada um dos circuitos de entrada/saída de carregamento (I/O) pode ter um carregamento total (capacitância total) maior que 10 pF, tal como entre 15pF e 50pF. Cada um dos chips 68, 72 e 118 pode ainda incluir pequenos circuitos de entrada/saída de carregamento (I/O) cada um tendo um carregamento total (capacitância total) entre 0,1 pF e 10 pF e, preferencialmente, entre 0,1 pF e 2 pF.

[0737] Por exemplo, cada um dos chips 68 pode incluir alguns dos pequenos circuitos de entrada/saída de carregamento (I/O) servindo para conexão de sinal intra-chip, tendo uma largura de bit de dados entre 32 e 2.048, entre 128 e 2.048, entre 256 e 1.024, entre 512 e 1.024, ou igual a ou mais do que 128, a ser conectado a um outro dos chips 68 através dos plugues de metal 5p e através das interconexões de metal 1, pode incluir alguns dos pequenos circuitos de entrada/saída de carregamento (I/O) servindo para conexão de sinal inter-chip, tendo uma largura de bit de dados entre 32 e 2.048, entre 128 e 2.048, entre 256 e 1.024, entre 512 e 1.024, ou igual a ou mais do que 128, a ser conectado a um ou mais dos chips 72 através dos plugues de metal 5p e 6p e através das interconexões de metal 1 e 2, e pode incluir alguns dos pequenos circuitos de entrada/saída de carregamento (I/O) servindo a conexão de sinal inter chip, tendo uma largura de bit de dados entre 32 e 2.048, entre 128 e 2.048, entre 256 e 1.024, entre 512 e 1.024 ou igual a ou mais que 128, a ser conectado a um dos chips 118 através dos plugues de metal 5p, 6p e 7p e através das interconexões de metal 1, 2 e 3. Cada um dos chips 72 pode incluir alguns dos pequenos circuitos de entrada/saída de carregamento (I/O) servindo para conexão de sinal intrachip, tendo uma largura de bit de dados entre 32 e 2.048, entre 128 e 2.048, entre 256 e 1.024, entre 512 e 1.024 ou igual a ou maior que 128, a ser conectado a um outro dos chips 72 através dos plugues de metal 6p e através das interconexões de metal 2, e pode incluir alguns dos pequenos circuitos de entrada/saída de carregamento (I/O) servindo para a conexão de sinal inter-chip, tendo uma largura de bit de dados entre 32 e 2.048, entre 128 e 2.048, entre 256 e 1.024, entre 512 e 1,024 ou igual a ou maior que 128, a ser conectado a um dos chips 118 através dos plugues de metal 6p e 7p e através das interconexões de metal 2 e 3. Cada um dos chips 118 pode incluir alguns dos pequenos circuitos de entrada/saída de carregamento (I/O) servindo para conexão de sinal intra-chip, tendo uma largura de bit de dado entre 32 e 2.048, entre 128 e 2.048, entre 256 e 1.024, entre 512 e 1.024 ou igual a ou maior que 128, a ser conectado a um outro dos chips 118 através dos plugues de metal 7p e através das interconexões de metal 3.

[0738] Em relação ao sistema em um pacote ou módulo de multi-chip 555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g ou 556h descrito anteriormente, os chips 68 podem estar conectados a interconexões de metal múltiplas da camada condutiva 18 do portador 11 através das interconexões de metal 1 (tal como as interconexões de metal 1a e 1b) e através dos plugues de metal 5p, pode estar conectado aos chips 72 através dos plugues de metal 5p e 6p, através das interconexões de metal 1 (tal como as interconexões de metal 1a e 1b), e através das interconexões de metal 2 (tal como as interconexões de metal 2a e 2b), e podem estar conectados aos chips 118 através dos plugues de metal 5p, 6p e 7p, através das interconexões de metal 1 (tal como as interconexões de metal 1a e 1b), através das interconexões de metal 2 (tal como as interconexões de metal 2a e 2b), e através das interconexões de metal 3 (tal como as interconexões de metal 3a e 3c). Os chips 72 podem ser conectados às interconexões de metal da camada condutiva 18 do portador 11 através das interconexões de metal 2 (tal como as interconexões de metal 2a e 2b), através das interconexões de metal 1 (tal como as interconexões de metal 1a e 1b) e através dos plugues de metal 5p e 6p, e pode estar conectado aos chips 118 através dos plugues de metal 6p e 7p, através das interconexões de metal 2 (tal como as interconexões de metal 2a e 2b), e através das interconexões de metal 3 (tal como as interconexões de metal 3a e 3c). Os chips 118 podem estar conectados às interconexões de metal da camada condutiva 18 do portador 11 através das interconexões de metal 3 (tal como as interconexões de metal 3a e 3c), através das interconexões de metal 2 (tal como as interconexões de metal 2a e 2b), através das interconexões de metal 1 (tal como as interconexões de metal 1a e 1b), e através dos plugues de metal 5p, 6p e 7p.

[0739] A Figura 276 é um exemplo de um diagrama de circuito ilustrando os circuitos de interface entre dois chips. Os circuitos 700 e 800 podem ser providos em qualquer dois dos chips 68, 72 e 118 de sistema em um pacote ou módulo de multi-chip descrito anteriormente ilustrado nas Figuras 82, 83, 84, 85, 87, 88, 103, 104, 105, 106, 108, 109, 128, 129, 130, 131, 132, 136, 137, 138, 139, 181, 140, 182, 183, 184, 185, 207, 208, 209, 250, 210, 211, 251, 252, 253, 254, 270, 272, 273 ou 274. Os circuitos 700 incluem pontos de contato P1 e P2 conectados aos pontos de contato P3 e P4 dos circuitos 800 através das interconexões de metal 350 que não estão conectadas a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip, tal como o portador 176 descrito anteriormente. Os circuitos 700 ainda incluem pontos de contato P5 e P6 servindo para teste de sondagem de chip (teste de CP), para auto-teste embutido, ou para conexão de sinal externo. Os circuitos 800 ainda incluem os pontos de contato P7 e P8 servindo para teste de sondagem de chip (teste de CP), para auto-teste embutido ou para conexão de sinal externo. Alternativamente, os pontos de contato P5 e P6 dos circuitos 700 e os pontos de contato P7 e P8 dos circuitos 800 podem estar conectados a um circuito externo de sistema em um pacote ou módulo de multi-chip, tal como placa mãe, substrato de metal, substrato de vidro, substrato de cerâmica, ou ao portador 176 descrito anteriormente, através dos ressaltos ou bolas de solda 126 descritos anteriormente, através dos ressaltos de metal 672 descritos anteriormente, ou através dos fios ligados184 descritos anteriormente.

[0740] Em uma primeira alternativa, os circuitos 700 podem ser providos em um dos chips 68, e os circuitos 800 podem ser providos em um outro dos chips 68. Neste caso, os dois pontos de contato P1 e P2 dos circuitos 700 são dois pontos de contato, nos fundos de duas das vias diretas 170v em um dos chips 68, das camadas 26 e/ou 34 de um dos chips 68, nos quais os dois pontos de contato não estão conectados a qualquer circuito externo de sistema em um pacote ou módulo de multi-chip, e os dois pontos de contato P3 e P4 dos circuitos 800 são dois pontos de contato, nos fundos de duas das vias diretas 170v em um outro dos chips 68, das camadas 26 e/ou 34 de um outro dos chips 68, no qual os pontos de contato não estão conectados a qualquer circuito externo de sistema em um pacote ou módulo de multichip. Os pontos de contato P5 dos circuitos 700, por exemplo, podem ser um ponto de contato, no fundo da via direta 170c ou 170d descrita anteriormente, da interconexão ou traço de metal 35d ou 35c, conectando ao plugue de metal 5c ou 5d descrito anteriormente, e o ponto de contato P6 dos circuitos 700 pode ser um ponto de contato, no fundo da via direta 170f descrita anteriormente, da interconexão ou traço de metal 35b, conectando ao plugue de metal 5f descrito anteriormente. Alternativamente, o ponto de contato P5 dos circuitos 700 pode ser um ponto de contato, no fundo da via direta 170c ou 170d descrito anteriormente, da interconexão ou traço de metal 35d ou 35c, conectando ao plugue de metal 5c ou 5d descrito anteriormente, e o ponto de contato P6 dos circuitos 700 pode ser um ponto de contato da interconexão ou traço de metal 35a no sustentador 801 descrito anteriormente, conectando ao plugue de metal 5e descrito anteriormente. Alternativamente, o ponto de contato P5 dos circuitos 700 pode ser um ponto de contato da interconexão ou traço de metal 35a no sustentador 801 descrito anteriormente, conectado ao plugue de metal 5e descrito anteriormente, e o ponto de contato P6 dos circuitos 700 podem ser um ponto de contato, no fundo da via direta 170c ou 170d descrito anteriormente, da interconexão ou traço de metal 35d ou 35c, conectando ao plugue de metal 5c ou 5d descrito anteriormente. A interconexão de metal 350 conectando o ponto de contato P1 dos circuitos 700 e o ponto de contato P3 dos circuitos 800 inclui um dos plugues de metal 5p em um dos chips 68, um dos plugues de metal 5p em um outro dos chips 68, e uma das interconexões de metal 1. A interconexão de metal 350 conectando o ponto de contato P2 dos circuitos 700 e o ponto de contato P4 dos circuitos 800 inclui um outro dos plugues de metal 5p em um dos chips 68, um outro dos plugues de metal 5p em um outro dos chips 68, e uma outra das interconexões de metal 1.

[0741] Em uma segunda alternativa, os circuitos 700 podem ser providos em um dos chips 68, e os circuitos 800 podem ser providos em um dos chips 72. Neste caso, pode- se deduzir que os dois pontos de contato P1 e P2 dos circuitos 700 como sendo dois pontos de contato, nos fundos de duas das vias diretas 170v em um dos chips 68, das camadas 26 e/ou 34 de um dos chips 68, nos quais os dois pontos de contato não estão conectados a qualquer circuito externo de sistema em um pacote ou módulo de multi-chip, e pode-se deduzir que os dois pontos de contato P3 e P4 dos circuitos 800 podem ser dois pontos de contato, nos fundos de duas das vias diretas 164v em um outro dos chips 72, das camadas 106 e/ou 114 de um outro dos chips 72, no qual os dois pontos de contato não estão conectados a qualquer circuito externo de sistema em um pacote ou módulo de multi-chip. Neste caso, a interconexão de metal 350 conectando o ponto de contato P1 ou P2 dos circuitos 700 e o ponto de contato P3 ou P4 dos circuitos 800 podem ser um percurso direto, conforme indicado por círculos com linhas cruzadas ilustrados na Figura 297 seguinte, conectando o ponto de contato P3 ou P4 diretamente para baixo ao ponto de contato P1 ou P2 não através de qualquer uma das interconexões de metal 2, ou um percurso indireto, conectando o ponto de contato P3 ou P4 ao ponto de contato P1 ou P2 através de uma das interconexões de metal 2. O percurso direto pode incluir uma interconexão como o plugue de metal 6e passando completamente através do chip 72 tendo os circuitos 800, conectando o ponto de contato P3 ou P4 sobre o sustentador 802 a uma das interconexões de metal 1 conectada ao ponto de contato P1 ou P2 através de um dos plugues de metal 5p, como o plugue de metal 5c, 5d ou 5f, passando cegamente através do chip 68 tendo os circuitos 700. O percurso indireto pode incluir uma das interconexões 2 conectada ao ponto de contato P3 ou P4 através de um dos plugues de metal 6p, como o plugue de metal 6c ou 6d, passando cegamente através do chip 72 tendo os circuitos 800, e uma das interconexões 1 conectadas a uma das interconexões 2 através de um dos plugues de metal 6p, como o plugue de metal 6a passando completamente através do substrato simulado 165 ou como o plugue de metal 6b passando completamente através do chip 72 tanto tendo os circuitos 800 quanto não tendo os circuitos 800, e conectado ao ponto de contato P1 ou P2 através de um dos plugues de metal 5p, como o plugue de metal 5c, 5d ou 5f, passando cegamente através do chip 68 tendo os circuitos 700.

[0742] Além disso, neste caso, pode-se deduzir que o ponto de contato P5 ou P6 dos circuitos 700 provido em um dos chips 68 é um ponto de contato, no fundo da via direta 170c, 170d ou 170f descrita anteriormente, da interconexão ou traço de metal 35d, 35c ou 35b, conectado a um circuito externo de sistema em um pacote ou módulo de multi-chip através de um dos plugues de metal 5p, como o plugue de metal 5c, 5d ou 5f, passando cegamente através do chip 68 tendo os circuitos 700, através de uma das interconexões de metal 1, através de um dos plugues de metal 6p, como o plugue de metal 6a passando completamente através do substrato simulado 165 ou como o plugue de metal 6b passando completamente através de um dos chips 72, através de uma das interconexões de metal 2, através de um dos plugues de metal 7p, como o plugue de metal 7a passando completamente através do substrato simulado 158 ou como o plugue de metal 7b passando completamente através de um dos chips 118, através de uma das interconexões 3 e através de um dos ressaltos ou bolas de solda 126, os ressaltos de metal 668 ou os fios ligados184. Pode-se deduzir que o ponto de contato P7 ou P8 dos circuitos 800 provido em um dos chips 72 é um ponto de contato, no fundo da via direta 164c ou 164d descrita anteriormente, da interconexão ou traço de metal 55c ou 55b, conectado a um circuito externo do sistema em um pacote ou módulo de multi-chip através de um dos plugues de metal 6p, como o plugue de metal 6c ou 6d, passando cegamente através do chip 72 tendo os circuitos 800, através de uma das interconexões de metal 2, através de um dos plugues de metal 7p, como o plugue de metal 7a passando completamente através do substrato simulado 158 ou como o plugue de metal 7b passando completamente através de um dos chips 118, através de uma das interconexões 3 e através de um dos ressaltos ou bolas de solda 126, os ressaltos de metal 668 ou os fios ligados184.

[0743] Em uma terceira alternativa, os circuitos 700 podem ser providos em um dos chips 68, e os circuitos 800 podem ser providos em um dos chips 118. Neste caso, os dois pontos de contato P1 e P2 dos circuitos 700 são dois pontos de contato, nos fundos das duas vias diretas 170v em um dos chips 68, das camadas 26 e/ou 34 de um dos chips 68, no qual dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip, e os dois pontos de contato P3 e P4 dos circuitos 800 são dois pontos de contato, nos fundos das duas vias diretas 156v em um dos chips 118, das camadas 17 e/ou 19 de um dos chips 118, nos quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip. O ponto de contato P5 dos circuitos 700 pode ser um ponto de contato, no fundo da via direta 170c ou 170d descrito anteriormente, da interconexão ou traço de metal 35d ou 35c, conectando o plugue de metal 5c ou 5d descrito anteriormente, e o ponto de contato P7 dos circuitos 800 pode ser um ponto de contato da interconexão ou traço de metal 75a no sustentador 803 descrito anteriormente, conectando o plugue de metal 7e descrito anteriormente. Alternativamente, o ponto de contato P6 dos circuitos 700 pode ser um ponto de contato da interconexão ou traço de metal 35a no sustentador 801 descrito anteriormente, conectando o plugue de metal 5e descrito anteriormente, e o ponto de contato P8 dos circuitos 800 pode ser um ponto de contato, no fundo da via direta 156c, 156d ou 156f descrita anteriormente, da interconexão ou traço de metal 75d, 75c ou 75b, conectando o plugue de metal 7c, 7d ou 7f descrito anteriormente. A interconexão de metal 350 conectando o ponto de contato P1 dos circuitos 700 e o ponto de contato P3 dos circuitos 800 inclui um dos plugues de metal 6p passando através de um dos chips 72 ou do substrato simulado 165 e ainda inclui um dos plugues de metal 7p passando através de um dos chips 118, o substrato simulado 158 ou um outro dos chips 118. A interconexão de metal 350 conectando o ponto de contato P2 dos circuitos 700 e o ponto de contato P4 dos circuitos 800 inclui um outro dos plugues de metal 6p passando através de um dos chips 72 ou do substrato simulado 165 e ainda inclui um outro dos plugues de metal 7p passando através de um dos chips 118, o substrato simulado 158 ou um outro dos chips 118.

[0744] Em uma quarta alternativa, os circuitos 700 podem ser providos em um dos chips 72, e os circuitos 800 podem ser providos em um outro dos chips 72. Neste caso, os dois pontos de contato P1 e P2 dos circuitos 700 são dois pontos de contato, nos fundos de duas das vias diretas 164v em um dos chips 72, das camadas 106 e/ou 114 de um dos chips 72, nas quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip, e os dois pontos de contato P3 e P4 dos circuitos 800 são dois pontos de contato, nos fundos de duas vias diretas 164v em outro dos chips 72, das camadas 106 e/ou 114 de um outro dos chips 72, nas quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip. O ponto de contato P5 dos circuitos 700 pode ser um ponto de contato da interconexão ou traço de metal 55a no sustentador 802 descrito anteriormente, conectando ao plugue de metal 6e descrito anteriormente, e o ponto de contato P7 dos circuitos 800 pode ser um ponto de contato, no fundo da via direta 164c descrita anteriormente, da interconexão ou traço de metal 55c, conectando ao plugue de metal 6c descrito anteriormente. Alternativamente, o ponto de contato P6 dos circuitos 700 pode ser um ponto de contato da interconexão ou traço de metal 55a no sustentador 802 descrito anteriormente, conectando ao plugue de metal 6e descrito anteriormente, e o ponto de contato P8 dos circuitos 800 pode ser um ponto de contato, no fundo da via direta 164c descrita anteriormente, da interconexão ou traço de metal 55c, conectando ao plugue de metal 6c descrito anteriormente. A interconexão de metal 350 conectando o ponto de contato P1 dos circuitos 700 e o ponto de contato P3 dos circuitos 800 inclui um dos plugues de metal 6p em um dos chips 72, um dos plugues de metal 6p em um outro dos chips 72, e uma das interconexões de metal 2. A interconexão de metal 350 conectando o ponto de contato P2 dos circuitos 700 e o ponto de contato P4 dos circuitos 800 inclui um outro dos plugues de metal 6p em um dos chips 72, um outro dos plugues de metal 6p em um outro dos chips 72, e uma outra das interconexões de metal 2.

[0745] Em uma quinta alternativa, os circuitos 700 podem ser providos em um dos chips 72, e os circuitos 800 podem ser providos em um outro dos chips 118. Neste caso, os dois pontos de contato P1 e P2 dos circuitos 700 são dois pontos de contato, nos fundos de duas das vias diretas 164v em um dos chips 72, das camadas 106 e/ou 114 de um dos chips 72, nas quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip e os dois pontos de contato P3 e P4 dos circuitos 800 são dois pontos de contato, nos fundos de duas das vias diretas 156v em um dos chips 118, das camadas 17 e/ou 19 de um dos chips 118, nos quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip. O ponto de contato P5 dos circuitos 700 pode ser um ponto de contato da interconexão ou traço de metal 55a no sustentador 802 descrito anteriormente, conectando o plugue de metal 6e descrito anteriormente, e o ponto de contato P7 dos circuitos 800 pode ser um ponto de contato, no fundo da via direta 156c, 156d ou 156f, da interconexão ou traço de metal 75d, 75c ou 75b, conectando o plugue de metal 7c, 7d ou 7f descrito anteriormente. Alternativamente, o ponto de contato P6 dos circuitos 700 podem ser um ponto de contato, no fundo da via direta 164c ou 164d, da interconexão ou traço de metal 55c ou 55b, conectando o plugue de metal 6c ou 6d descrito anteriormente, e o ponto de contato P8 dos circuitos 800 pode ser um ponto de contato da interconexão ou traço de metal 75a no sustentador 803 descrito anteriormente, conectando o plugue de metal 7e descrito anteriormente. A interconexão de metal 350 conectando o ponto de contato P1 dos circuitos 700 e o ponto de contato P3 dos circuitos 800 inclui um dos plugues de metal 7p passando através de um dos chips 118, o substrato simulado 158, ou um outro dos chips 118. A interconexão de metal 350 conectando o ponto de contato P2 dos circuitos 700 e o ponto de contato P4 dos circuitos 800 inclui um outro dos plugues de metal 7p passando através de um dos chips 118, o substrato simulado 158 ou um outro dos chips 118.

[0746] Em uma sexta alternativa, os circuitos 700 podem ser providos em um dos chips 118, e os circuitos 800 podem ser providos em um outro dos chips 118. Neste caso, os dois pontos de contato P1 e P2 dos circuitos 700 são dois pontos de contato, nos fundos de duas das vias diretas 156v em um dos chips 118, das camadas 17 e/ou 19 de um dos chips 118, nos quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip, e os dois pontos de contato P3 e P4 dos circuitos 800 são dois pontos de contato, nos fundos de duas das vias diretas 156v em um outro dos chips 118, das camadas 17 e/ou 19 de um outro dos chips 118, nas quais os dois pontos de contato não estão conectados a qualquer circuito externo do sistema em um pacote ou módulo de multi-chip. O ponto de contato P5 dos circuitos 700 pode ser um ponto de contato, no fundo da via direta 156c descrita anteriormente, da interconexão ou traço de metal 75d, conectando ao plugue de metal 7c, e o ponto de contato P7 dos circuitos 800 pode ser um ponto de contato da interconexão ou traço de metal 75a no sustentador 803 descrito anteriormente, conectando ao plugue de metal 7e descrito anteriormente. Alternativamente, o ponto de contato P6 dos circuitos 700 pode ser um ponto de contato, no fundo da via direta 156c descrita anteriormente, da interconexão ou traço de metal 75d, conectando ao plugue de metal 7c descrito anteriormente, e o ponto de contato P8 dos circuitos 800 pode ser um ponto de contato, no fundo da via direta 156f descrita anteriormente, da interconexão ou traço de metal 75b, conectando ao plugue de metal 7f descrito anteriormente. A interconexão de metal 350 conectando o ponto de contato P1 dos circuitos 700 e o ponto de contato P3 dos circuitos 800 inclui um dos plugues de metal 7p em um dos chips 118, um dos plugues de metal 7p em um dos chips 118, e uma das interconexões de metal 3. A interconexão de metal 350 conectando o ponto de contato P2 dos circuitos 700 e o ponto de contato P4 dos circuitos 800 inclui um outro dos plugues de metal 7p em um dos chips 118, um outro dos plugues de metal 7p em um outro dos chips 118, e uma outra das interconexões de metal 3.

[0747] Com referência à Figura 276, os circuitos 700 podem incluir dois circuitos inter-chip 200a e 200b, dois circuitos internos 200c e 200d, dois circuitos off-chip 57a e 57b, e dois circuitos de teste de interface 333a e 333b. Os circuitos 800 podem incluir dois circuitos inter-chip 200e e 200f, dois circuitos internos 200g e 200h, dois circuitos off-chip 57c e 57d, e dois circuitos de teste de interface 333c e 333d.

[0748] O circuito de inter-chip 200a dos circuitos 700 pode incluir um buffer de inter-chip 701a e um circuito ESD (descarga eletrostática) de inter-chip 701b. O buffer de inter-chip 701a tem um primeiro nó FN1 e um segundo nó SN1, e o circuito ESD de inter-chip 701b tem um nó En conectado ao primeiro nó FN1. O buffer de inter-chip 701a pode ser um receptor de inter-chip que pode ser um inversor composto por um transistor NMOS 751a e por um transistor PMOS 751b. As portas do transistor NMOS 751a e do transistor PMOS 751b servem como um nó de entrada que é o primeiro nó FN1 do buffer de inter-chip 701a. Os drenos do transistor NMOS 751a e do transistor PMOS 751b serve como um nó de saída que é o segundo nó SN1 do buffer de inter-chip 701a.

[0749] Alternativamente, o buffer de inter-chip 701a pode ser um receptor de inter-chip em cascata de multi- estágios incluindo diversos estágios dos inversores. Por exemplo, com referência à Figura 277, o buffer de inter-chip 701a pode ser um receptor de inter-chip em cascata de dois estágios. O primeiro estágio 584a do receptor de inter-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 751a e o transistor PMOS 751b, e o segundo estágio 584b (o último estágio) do receptor de inter-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 751c e um transistor PMOS 751d. O tamanho do transistor NMOS 751c é maior que o do transistor NMOS 751a, e o tamanho do transistor PMOS 751d é maior que o do transistor PMOS 751b. As portas do transistor NMOS 751a e do transistor PMOS 751b servem como um nó de entrada que é o primeiro nó FN1 do buffer de inter-chip 701a. Os drenos do transistor NMOS 751c e do transistor PMOS 751d servem como um nó de saída que é o segundo nó SN1 do buffer inter-chip 701a. Os drenos do transistor NMOS 751a e do transistor PMOS 751b estão conectados às portas do transistor NMOS 751c e do transistor PMOS 751d.

[0750] Com referência à Figura 276, o circuito inter-chip 200b dos circuitos 700 podem incluir um buffer inter-chip 702a e um circuito de ESD (descarga eletrostática) de inter-chip 702b. O buffer inter-chip 702a tem um primeiro nó FN2 e um segundo nó SN2, e o circuito de ESD de interchip 702b tem um nó En conectado ao segundo nó SN2. O buffer de inter-chip 702a pode ser um driver de inter-chip que pode ser um inversor composto por um transistor NMOS 752a e um transistor PMOS 752b. As portas do transistor NMOS 752a e do transistor PMOS 752b servem como um nó de entrada que é o primeiro nó FN2 do buffer de inter-chip 702a. Os drenos do transistor NMOS 752a e do transistor MPOS 752b servem como um nó de saída que é o segundo nó SN2 do buffer de interchip 702a.

[0751] Alternativamente, o buffer de inter-chip 702a pode ser um driver de inter-chip em cascata de multi- estágios incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 278, o buffer de inter-chip 702a pode ser um driver de inter-chip em cascata de dois estágios. O primeiro estágio 585a do driver de inter-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 752c e um transistor PMOS 752d, e o segundo estágio 585b (o último estágio) do driver de inter-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 752a e pelo transistor PMOS 752b. O tamanho do transistor NMOS 752a é maior que o do transistor NMOS 752c, e o tamanho do transistor PMOS 752b é maior que o do transistor PMOS 752d. As portas do transistor NMOS 752c e do transistor PMOS 752d servem como um nó de entrada que é o primeiro nó FN2 do buffer de inter-chip 702a. Os drenos do transistor NMOS 752a e do transistor PMOS 752b servem como um nó de saída que é o segundo nó SN2 do buffer de interchip 702a. Os drenos do transistor NMOS 752c e do transistor PMOS 752d são conectados às portas do transistor NMOS 752a e do transistor PMOS 752b.

[0752] Com referência à Figura 276, o circuito de inter-chip 200e dos circuitos 800 pode incluir um buffer de inter-chip 703a e um circuito de ESD (descarga eletrostática) de inter-chip 703b. O buffer de inter-chip 703a tem um primeiro nó FN3 e um segundo nó SN3, e o circuito ESD de inter-chip 703b tem um nó En conectado ao segundo nó SN3. O buffer de inter-chip 703a pode ser um driver de interchip que pode ser um inversor composto por um transistor NMOS 753a e um transistor PMOS 753b. As portas do transistor NMOS 753a e do transistor PMOS 753b servem como um nó de entrada que é o primeiro nó FN3 do buffer de inter-chip 703a. Os drenos do transistor NMOS 753a e do transistor PMOS 753b servem como um nó de saída que é o segundo nó SN3 do buffer de inter-chip 703a.

[0753] Alternativamente, o buffer de inter-chip 703a pode ser um driver de inter-chip em cascata de multi- estágios incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 279, o buffer de inter-chip 703a pode ser um driver de inter-chip em cascata de dois estágios. O primeiro estágio 586a do driver de inter-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 753c e um transistor PMOS 753d, e o segundo estágio 586b (o último estágio) do driver de inter-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 753a e pelo transistor PMOS 753b. O tamanho do transistor NMOS 753a é maior que o do transistor NMOS 753c, e o tamanho do transistor PMOS 753b é maior do que o do transistor PMOS 753d. As portas do transistor NMOS 753c e do transistor PMOS 753d servem como um nó de entrada que é o primeiro nó FN3 do buffer de inter-chip 703a. Os drenos do transistor NMOS 753a e do transistor PMOS 753b servem como um nó de saída que é o segundo nó SN3 do buffer de inter-chip 703a. Os drenos do transistor NMOS 753c e do transistor PMOS 753d são conectados às portas do transistor NMOS 753a e do transistor PMOS 753b.

[0754] Com referência à Figura 276, o circuito de inter-chip 200f dos circuitos 800 pode incluir um buffer de inter-chip 704a e um circuito de ESD (descarga eletrostática) de inter-chip 704b. O buffer de inter-chip 704a tem um primeiro nó FN4 e um segundo nó SN4, e o circuito ESD de inter-chip 704b tem um nó En conectado ao primeiro nó FN4. O buffer de inter-chip 704a pode ser um receptor de inter-chip que pode ser um inversor composto por um transistor NMOS 754a e um transistor PMOS 754b. As portas do transistor NMOS 754a e do transistor PMOS 754b servem como um nó de entrada que é o primeiro nó FN4 do buffer de inter chip 704a. Os drenos do transistor NMOS 754a e do transistor PMOS 754b servem como um nó de saída que é o segundo nó SN4 do buffer de inter-chip 704a.

[0755] Alternativamente, o buffer de inter-chip 704a pode ser um receptor de inter-chip em cascata de multi- estágios incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 280, o buffer de inter-chip 704a pode ser um receptor de inter-chip em cascata de dois estágios. O primeiro estágio 587a do receptor de inter-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 754a e um transistor PMOS 754b, e o segundo estágio 587b (o último estágio) do receptor de inter-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 754c e pelo transistor PMOS 754d. O tamanho do transistor NMOS 754c é maior que o do transistor NMOS 754a, e o tamanho do transistor PMOS 754d é maior que o do transistor PMOS 754b. As portas do transistor NMOS 754a e do transistor PMOS 754b servem como um nó de entrada que é o primeiro nó FN4 do buffer de inter-chip 704a. Os drenos do transistor NMOS 754c e do transistor PMOS 754d servem como um nó de saída que é o segundo nó SN4 do buffer de interchip 704a. Os drenos do transistor NMOS 754a e do transistor PMOS 754b são conectados às portas do transistor NMOS 754c e do transistor PMOS 754d.

[0756] Com referência à Figura 276, o circuito off-chip 57a dos circuitos 700 pode incluir um buffer off- chip 61a e um circuito ESD (descarga eletrostática) off-chip 59a. O buffer off-chip 61a tem um primeiro nó FN5 e um segundo nó SN5, e o circuito ESD off-chip 59a tem um nó En conectado ao primeiro nó FN5. O buffer off-chip 61a pode ser um receptor off-chip que pode ser um inversor composto por um transistor NMOS 4205 e um transistor PMOS 4206. As portas do transistor NMOS 4205 e do transistor PMOS 4206 servem como um nó de entrada que é o primeiro nó FN5 do buffer off- chip 61a. Os drenos do transistor NMOS 4205 e do transistor PMOS 4206 servem como um nó de saída que é o segundo nó SN5 do buffer off-chip 61a.

[0757] Alternativamente, o buffer off-chip 61a pode ser um receptor off-chip em cascata de multi-estágio incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 281, o buffer off-chip 61a pode ser um receptor off-chip em cascata de dois estágios. O primeiro estágio 425a do receptor off-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 4205 e um transistor PMOS 4206, e o segundo estágio 425b (o último estágio) do receptor off-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 4207 e por um transistor PMOS 4208. O tamanho do transistor NMOS 4207 é maior que o do transistor NMOS 4205, e o tamanho do transistor PMOS 4208 é maior que o do transistor PMOS 4206. As portas do transistor NMOS 4205 e do transistor PMOS 4206 servem como um nó de entrada que é o primeiro nó FN5 do buffer off-chip 61a. Os drenos do transistor NMOS 4207 e do transistor PMOS 4208 servem como um nó de saída que é o segundo nó SN5 do buffer off-chip 61a. Os drenos do transistor NMOS 4205 e do transistor PMOS 4206 são conectados às portas do transistor NMOS 4207 e do transistor PMOS 4208.

[0758] Com referência à Figura 276, o circuito off-chip 57b dos circuitos 700 pode incluir um buffer off- chip 61b e um circuito de ESD (descarga eletrostática) off- chip 59b. O buffer off-chip 61b tem um primeiro nó FN6 e um segundo nó SN6, e o circuito ESD off-chip 59b tem um nó En conectado ao segundo nó SN6. O buffer off-chip 61b pode ser um driver off-chip que pode ser um inversor composto por um transistor NMOS 4203 e um transistor PMOS 4204. As portas do transistor NMOS 4203 e do transistor PMOS 4204 servem como um nó de entrada que é o primeiro nó FN6 do buffer off-chip 61b, e os drenos do transistor NMOS 4203 e do transistor PMOS 4204 servem como um nó de saída que é o segundo nó SN6 do buffer off-chip 61b.

[0759] Alternativamente, o buffer off-chip 61b pode ser um driver off-chip em cascata de multi-estágios incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 282, o buffer off-chip 61b pode ser um driver off-chip em cascata de dois estágios. O primeiro estágio 426a do driver off-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 4201 e um transistor PMOS 4202, e o segundo estágio 426b (o último estágio) do driver off-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 4203 e pelo transistor PMOS 4204. O tamanho do transistor NMOS 4203 é maior que o do transistor NMOS 4201, e o tamanho do transistor PMOS 4204 é maior que o do transistor PMOS 4202. As portas do transistor NMOS 4201 e do transistor PMOS 4202 servem como um nó de entrada que é o primeiro nó FN6 do buffer off-chip 61b. Os drenos do transistor NMOS 4203 e do transistor PMOS 4204 servem como um nó de saída que é o segundo nó SN6 do buffer off-chip 61b. Os drenos do transistor NMOS 4201 e do transistor PMOS 4202 são conectados às portas do transistor NMOS 4203 e do transistor PMOS 4204.

[0760] Com referência à Figura 276, o circuito off-chip 57c dos circuitos 800 pode incluir um buffer off- chip 61c e um circuito de ESD (descarga eletrostática) off- chip 59c. O buffer off-chip 61c tem um primeiro nó FN7 e um segundo nó SN7, e o circuito ESD off-chip 59c tem um nó En conectado ao segundo nó SN7. O buffer off-chip 61c pode ser um driver off-chip que pode ser um inversor composto por um transistor NMOS 4303 e um transistor PMOS 4304. As portas do transistor NMOS 4303 e do transistor PMOS 4304 servem como um nó de entrada que é o primeiro nó FN7 do buffer off-chip 61c. Os drenos do transistor NMOS 4303 e do transistor PMOS 4304 servem como um nó de saída que é o segundo nó SN7 do buffer off-chip 61c.

[0761] Alternativamente, o buffer off-chip 61c pode ser um driver off-chip em cascata de multi-estágios incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 283, o buffer off-chip 61c pode ser um driver off-chip em cascata de dois estágios. O primeiro estágio 427a do driver off-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 4301 e um transistor PMOS 4302, e o segundo estágio 427b (o último estágio) do driver off-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 4303 e pelo transistor PMOS 4304. O tamanho do transistor NMOS 4303 é maior que o do transistor NMOS 4301, e o tamanho do transistor PMOS 4304 é maior que o do transistor PMOS 4302. As portas do transistor NMOS 4301 e do transistor PMOS 4302 servem como um nó de entrada que é o primeiro nó FN7 do buffer off-chip 61c. Os drenos do transistor NMOS 4303 e do transistor PMOS 4304 servem como um nó de saída que é o segundo nó SN7 do buffer off-chip 61c. Os drenos do transistor NMOS 4301 e do transistor PMOS 4302 são conectados às portas do transistor NMOS 4303 e do transistor PMOS 4304.

[0762] Com referência à Figura 276, o circuito off-chip 57d dos circuitos 800 pode incluir um buffer off- chip 61d e um circuito de ESD (descarga eletrostática) off- chip 59d. O buffer off-chip 61d tem um primeiro nó FN8 e um segundo nó SN8, e o circuito ESD off-chip 59d tem um nó En conectado ao primeiro nó SN8. O buffer off-chip 61d pode ser um receptor off-chip que pode ser um inversor composto por um transistor NMOS 4305 e um transistor PMOS 4306. As portas do transistor NMOS 4305 e do transistor PMOS 4306 servem como um nó de entrada que é o primeiro nó FN8 do buffer off- chip 61d. Os drenos do transistor NMOS 4305 e do transistor PMOS 4306 servem como um nó de saída que é o segundo nó SN8 do buffer off-chip 61d.

[0763] Alternativamente, o buffer off-chip 61d pode ser um receptor off-chip em cascata de multi-estágio incluindo diversos estágios de inversores. Por exemplo, com referência à Figura 284, o buffer off-chip 61d pode ser um receptor off-chip em cascata de dois estágios. O primeiro estágio 428a do receptor off-chip em cascata de dois estágios é um inversor composto pelo transistor NMOS 4305 e pelo transistor PMOS 4306, e o segundo estágio 428b (o último estágio) do receptor off-chip em cascata de dois estágios é um inversor composto por um transistor NMOS 4307 e por um transistor PMOS 4308. O tamanho do transistor NMOS 4307 é maior que o do transistor NMOS 4305, e o tamanho do transistor PMOS 4308 é maior que o do transistor PMOS 4306. As portas do transistor NMOS 4305 e do transistor PMOS 4306 servem como um nó de entrada que é o primeiro nó FN8 do buffer off-chip 61d. Os drenos do transistor NMOS 4307 e do transistor PMOS 4308 servem como um nó de saída que é o segundo nó SN8 do buffer off-chip 61d. Os drenos do transistor NMOS 4305 e do transistor PMOS 4306 são conectados às portas do transistor NMOS 4307 e do transistor PMOS 4308.

[0764] A Figura 285 é outro exemplo de um diagrama de circuito. O diagrama de circuito ilustrado na Figura 285 é similar ao ilustrado na Figura 276 exceto que os buffers de inter-chip 701a, 702a, 703a e 704a ilustrados na Figura 285 são projetados com buffers de inter-chip de três estágios cada um incluindo um driver de três estágios e um receptor de três estágios, ao invés dos receptores e drivers de inter-chip, e os buffers off-chip 61a, 61b, 61c e 61d ilustrados na Figura 285 são projetados com buffers off-chip de três estágios cada um incluindo um driver de três estágios e um receptor de três estágios, ao invés dos receptores e drivers off-chip. Na Figura 285, o buffer de inter-chip 701a dos circuitos 700 pode ser um buffer de inter-chip de três estágios tendo um primeiro nó I/O (entrada/saída) servindo como o primeiro nó FN1 do buffer de inter-chip 701a, e tendo um segundo nó I/O servindo como o segundo nó SN1 do buffer de inter-chip 701a. O buffer de inter-chip 702a dos circuitos 700 pode ser um buffer de inter-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN2 do buffer de inter-chip 702a, e tendo um segundo nó I/O servindo como o segundo nó SN2 do buffer de inter-chip 702a. O buffer de inter-chip 703a dos circuitos 800 pode ser um buffer de inter-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN3 do buffer de inter-chip 703a, e tendo um segundo nó I/O servindo como o segundo nó SN3 do buffer de inter-chip 703a. O buffer de inter-chip 704a dos circuitos 800 pode ser um buffer de inter-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN4 do buffer de inter-chip 704a, e tendo um segundo nó I/O servindo como o segundo nó SN4 do buffer de inter-chip 704a. O buffer off-chip 61a dos circuitos 700 pode ser um buffer off-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN5 do buffer off-chip 61a, e tendo um segundo nó I/O servindo como o segundo nó SN5 do buffer off-chip 61a. O buffer off-chip 61b dos circuitos 700 pode ser um buffer off-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN6 do buffer off-chip 61b, e tendo um segundo nó I/O servindo como o segundo nó SN6 do buffer off-chip 61b. O buffer off-chip 61c dos circuitos 800 pode ser um buffer off-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN7 do buffer off-chip 61c, e tendo um segundo nó I/O servindo como o segundo nó SN7 do buffer off- chip 61c. O buffer off-chip 61d dos circuitos 800 pode ser um buffer off-chip de três estágios tendo um primeiro nó I/O servindo como o primeiro nó FN8 do buffer off-chip 61d, e tendo um segundo nó I/O servindo como o segundo nó SN8 do buffer off-chip 61d.

[0765] Com referência à Figura 276 ou 285, cada um dos circuitos internos 200c, 200d, 200g e 200h pode ser uma porta NOR, uma porta NAND, uma porta AND, uma porta OR, um amplificador operacional, uma célula de memória flash, uma célula de memória dinâmica de acesso aleatório (DRAM), uma célula de memória estática de acesso aleatório (SRAM), uma célula de memória não volátil, uma célula de memória de leitura programável (EPROM), uma célula de memória de leitura (ROM), uma célula de memória de acesso aleatório magnética (MRAM), um amplificador de detecção, um conversor analógico para digital (A/D), um conversor digital para analógico (D/A), um inversor, um somador, um multiplexador, um duplexador, um multiplicador, um dispositivo semicondutor de óxido de metal complementar (CMOS), um dispositivo CMOS bipolar, um circuito bipolar, ou um circuito analógico. Cada um dos circuitos internos 200c, 200d, 200g e 200h pode incluir um transistor NMOS (transistor semicondutor de óxido de metal do tipo n) tendo uma razão de uma largura de canal físico deste por um comprimento de canal físico variando de, por exemplo, cerca de 0,1 e 20, variando de, por exemplo, cerca de 0,1 e 10, ou variando de, por exemplo, cerca de 0,2 e 2. Alternativamente, cada um dos circuitos internos 200c, 200d, 200g e 200h pode incluir um transistor PMOS (transistor semicondutor de óxido de metal do tipo p) tendo uma razão de uma largura de canal físico deste por um comprimento de canal físico deste variando de, por exemplo, cerca de 0,2 e 40, variando de, por exemplo, cerca de 0,2 e 20, ou variando de, por exemplo, cerca de 0,4 e 4. Cada um dos circuitos ESD de inter-chip 701b, 702b, 703b e 704b e cada um dos circuitos ESD off-chip 59a, 59b, 59c e 59d pode incluir uma ou mais unidades de ESD (descarga eletrostática) cada uma composta por dois diodos polarizados reversos ou por um transistor PMOS e um transistor NMOS.

[0766] O primeiro nó FN1 do buffer de interchip 701a pode ser conectado ao nó En do circuito de ESD de inter-chip 701b, a um primeiro terminal F1 do circuito de interface de teste 333a através de uma interconexão de metal 740b dos circuitos 700, e ao ponto de contato P1 dos circuitos 700 através da interconexão de metal 740b. O segundo nó SN1 do buffer de inter-chip 701a pode ser conectado ao circuito interno 200c através de uma interconexão de metal 740a dos circuitos 700.

[0767] O primeiro nó FN2 do buffer de interchip 702a pode ser conectado ao circuito interno 200d através de uma interconexão de metal 740c dos circuitos 700. O segundo nó SN2 do buffer de inter-chip 702a pode ser conectado ao nó En do circuito de ESD inter-chip 702b, a um primeiro terminal F2 do circuito de interface de teste 333b através de uma interconexão de metal 740d dos circuitos 700, e ao ponto de contato P2 dos circuitos 700 através da interconexão de metal 740d.

[0768] O primeiro nó FN3 do buffer de interchip 703a pode ser conectado ao circuito interno 200g através de uma interconexão de metal 740e dos circuitos 800. O segundo nó SN3 do buffer de inter-chip 703a pode ser conectado ao nó En do circuito de ESD inter-chip 703b, a um primeiro terminal F3 do circuito de interface de teste 333c através de uma interconexão de metal 740f dos circuitos 800, e ao ponto de contato P3 dos circuitos 800 através da interconexão de metal 740f.

[0769] O primeiro nó FN4 do buffer de interchip 704a pode ser conectado ao nó En do circuito de ESD de inter-chip 704b, a um primeiro terminal F4 do circuito de interface de teste 333d através de uma interconexão de metal 740h dos circuitos 800, e ao ponto de contato P4 dos circuitos 800 através da interconexão de metal 740h. O segundo nó SN4 do buffer de inter-chip 704a pode ser conectado ao circuito interno 200h através de uma linha de interconexão de metal 740g dos circuitos 800.

[0770] O primeiro nó FN5 do buffer de off-chip 61a pode ser conectado ao nó En do circuito de ESD do off- chip 59a, e ao ponto de contato P5 dos circuitos 700 através da interconexão de metal 740j dos circuitos 700. O segundo nó SN5 do buffer off-chip 61a pode ser conectado a um segundo terminal S1 do circuito de interface de teste 333a através de uma interconexão de metal 740i dos circuitos 700.

[0771] O primeiro nó FN6 do buffer de off-chip 61b pode ser conectado a um segundo terminal S2 do circuito de interface de teste 333b através da interconexão de metal 740k dos circuitos 700. O segundo nó SN6 do buffer off-chip 61b pode ser conectado ao nó En do circuito ESD off-chip 59b e ao ponto de contato P6 dos circuitos 700 através de uma interconexão de metal 740m dos circuitos 700.

[0772] O primeiro nó FN7 do buffer de off-chip 61c pode ser conectado a um segundo terminal S3 do circuito de interface de teste 333c através da interconexão de metal 740n dos circuitos 800. O segundo nó SN7 do buffer off-chip 61c pode ser conectado ao nó En do circuito ESD off-chip 59c e ao ponto de contato P7 dos circuitos 800 através de uma interconexão de metal 740p dos circuitos 800.

[0773] O primeiro nó FN8 do buffer de off-chip 61d pode ser conectado ao nó En do circuito ESD off-chip 59d e ao ponto de contato P8 dos circuitos 800 através de interconexão de metal 740r dos circuitos 800. O segundo nó SN8 do buffer off-chip 61d pode ser conectado a um segundo terminal S4 do circuito de interface de teste 333d através de uma interconexão de metal 740q dos circuitos 800.

[0774] As interconexões de metal 740a, 740b, 740c, 740d, 740i, 740j, 740k e 740m dos circuitos 700 podem ser providas pelas camadas 26 e 34 e pelos plugues de via 26a e 34a do chip 68 enquanto os circuitos 700 são providos no chip 68, alternativamente, as interconexões de metal 740a, 740b, 740c, 740d, 740i, 740j, 740k e 740m dos circuitos 700 podem ser providas pelas camadas 106 e 114 e pelos plugues de via 106a e 114a dos chips 72 enquanto os circuitos 700 são providos no chip 72, alternativamente, as interconexões de metal 740a, 740b, 740c, 740d, 740i, 740j, 740k e 740m dos circuitos 700 podem ser providas pelas camadas 17 e 19 e pelos plugues de via 17a e 19a do chip 118 enquanto os circuitos 700 são providos no chip 118.

[0775] As interconexões de metal 740e, 740f, 740g, 740h, 740n, 740p, 740q e 740r dos circuitos 800 podem ser providas pelas camadas 26 e 34 e pelos plugues de via 26a e 34a do chip 68 enquanto os circuitos 800 são providos no chip 68, alternativamente, as interconexões de metal 740e, 740f, 740g, 740h, 740n, 740p, 740q e 740r dos circuitos 800 podem ser providas pelas camadas 106 e 114 e pelos plugues de via 106a e 114a do chip 72 enquanto os circuitos 800 são providos no chip 72, alternativamente, as interconexões de metal 740e, 740f, 740g, 740h, 740n, 740p, 740q e 740r dos circuitos 800 podem ser providas pelas camadas 17 e 19 e pelos plugues de via 17a e 19a do chip 118 enquanto os circuitos 800 são providos no chip 118.

[0776] Os buffers de inter-chip pequenos 701a, 702a, 703a e 704a são projetados nos circuitos 700 e 800 para transmissão de sinal, relógio ou dados entre os circuitos 700 e 800. O número total de buffers de inter-chip incluindo os buffers de inter-chip 701a e 702a no chip tendo os circuitos 700 pode ser igual ou maior que, por exemplo, 512 e, preferencialmente, igual ou maior que, por exemplo, 1.024. O número total de buffers de inter-chip incluindo os buffers de inter-chip 703a e 704a no chip tendo os circuitos 800 pode ser igual ou maior que, por exemplo, 512 e preferencialmente igual ou maior que, por exemplo, 1.024.

[0777] Os buffers off-chip grandes 61a, 61b, 61c e 61d, tal como drivers off-chip, receptores off-chip ou buffers off-chip de três estágios, são projetados nos circuitos 700 e 800 para teste de circuito e/ou para transmissão de sinal, relógio ou dados de/para um circuito externo do sistema em um pacote ou módulo de multi-chip, tal como placa mãe, substrato de metal, substrato de vidro, substrato de cerâmica ou o portador 176 descrito anteriormente, através dos ressaltos ou bolas de solda 126 descritos anteriormente, através dos ressaltos de metal 672 descritos anteriormente, ou através dos fios ligados184 descritos anteriormente. O circuito de teste é tanto (i) o teste de nível de pastilha desempenhado antes de o chip tendo os circuitos 700 ou 800 ser serrado ou picado de uma pastilha, ou (ii) o teste de nível de pacote (o teste final) após o chip tendo os circuitos 700 e o chip tendo os circuitos 800 serem conectados uns com os outros.

[0778] Os circuitos de interface de teste 333a e 333b são projetados nos circuitos 700, e os circuitos de interface de teste 333c e 333d são projetados nos circuitos 800. A capacitância de saída no primeiro terminal F1 ou F4 do circuito de interface de teste 333a ou 333d ilustrada na Figura 276 conforme visto a partir do buffer de inter-chip 701a ou 704a é menor que 2 pF, exemplificativamente menor que 1 pF ou menor que 0,2 pF. A capacitância de carregamento de saída do primeiro terminal F1 ou F4 do circuito de interface de teste 333a ou 333d ilustrada na Figura 276 é menor que 2 pF, exemplificativamente menor que 1 pF ou menor que 0,2 pF. A capacitância de entrada no primeiro terminal F2 ou F3 do circuito de interface de teste 333b ou 333c ilustrada na Figura 276 conforme visto a partir do buffer de inter-chip 702a ou 703a é menor que 2 pF, exemplificativamente menor que 1 pF ou menor que 0,2 pF. A capacitância de carregamento de entrada do primeiro terminal F2 ou F3 do circuito de interface de teste 333b ou 333c ilustrado na Figura 276 é menor que 2 pF, exemplificativamente menor que 1 pF ou menor que 0,2 pF. A capacitância de entrada ou de saída no primeiro terminal F1, F2, F3 ou F4 do circuito de interface de teste 333a, 333b, 333c ou 333d ilustrada na Figura 285 conforme visto a partir do buffer de inter-chip 701a, 702a, 703a ou 704a é menor que 2pF, exemplificativamente menor que 1 pF ou menor que 0,2 pF. A capacitância de carregamento de entrada ou de saída do primeiro terminal F1, F2, F3 ou F4 do circuito de interface de teste 333a, 333b, 333c ou 333d ilustrado na Figura 285 é menor que 2pF, exemplificativamente menor que 1pF ou menor que 0,2 pF. Cada um dos circuitos de interface de teste 333a, 333b, 333c e 333d ilustrado na Figura 276 ou 285 pode ser um circuito de teste de varredura, e o circuito de teste de varredura pode ser utilizado para teste de varredura desempenhado no teste de nível de pastilha, via o ponto de contato P5, P6, P7 ou P8 conectando a um ensaio de teste, antes que o chip tendo os circuitos 700 ou 800 seja serrado ou picado de uma pastilha ou no teste de nível de pacote (o teste final) após o chip tendo os circuitos 700 e o chip tendo os circuitos 800 conectados uns com os outros utilizando o processo descrito anteriormente. O circuito de teste de varredura é utilizado para testar circuitos (flip flop) pela entrada de sinal de varredura interna pela saída de sinal de varredura externa.

[0779] Com referência à Figura 276 ou 285, as interconexões de metal 350 podem ser utilizadas para linhas ou interconexões de relógio, ou para linhas ou interconexões de sinal, tal como linhas de bits, interconexões de bit, linhas de endereço ou interconexões de endereço.

[0780] A linha total de linhas de bit ou de interconexões de bit, provida pelas duas interconexões de metal 350, em comunicação de dados paralela entre o chip tendo os circuitos 700 e o chip tendo o circuito 800 pode ser duas, por exemplo, conforme ilustrado na Figura 276 ou 285. Neste caso, a largura de bit da comunicação de dados paralela entre o chip tendo os circuitos 700 e o chip tendo os circuitos 800 é dois. Alternativamente, o número total das linhas de bit ou das interconexões de bit em comunicação de dados paralela entre o chip tendo os circuitos 700 e o chip tendo o circuito 800 pode ser igual ou maior que 4, 8, 16, 36, 64, 128, 256, 512 ou 1.024; isso significa que a largura de bit da comunicação de dados paralela pode ser igual ou maior que 4, 8, 16, 32, 64, 128, 256, 512 ou 1024. Observe que, nestas alternativas, somente duas linhas de bit ou interconexões de bit 350 (e seus buffers de inter-chip correspondentes 701a, 702a, 703a e 704a) são ilustradas na Figura 276 ou 285, e outras linhas de bit ou interconexões de bit (e seus buffers de inter-chip correspondentes) não estão ilustradas na Figura 276 ou 285, mas estas (e seus buffers de inter-chip correspondentes) são projetadas da mesma forma que as duas linhas de bit ou interconexões de bit 350 (e seus buffers de inter-chip 701a, 702a, 703a e 704a) ilustradas na Figura 276 ou 285. Cada uma das interconexões de metal 350 utilizadas para as linhas de bit ou interconexões de bit conecta o buffer de inter-chip 701a ou 702a dos circuitos 700 ao buffer de inter-chip 703a ou 704a dos circuitos 800. Como um exemplo de um caso da largura de bit de 1.024, existem buffers de inter-chip de 1.024, tal como 701a ou 702a, do chip tendo os circuitos 700, conectado às linhas de bit ou interconexões de bit de 1.024, tal como 350, e então, conectada aos buffers de inter-chip de 1.024, tal como 703a ou 704a, do chip tendo os circuitos 800. Consequentemente, o número total de buffers de inter-chip 701a e 702a conectados com as linhas de bit ou interconexões de bit em comunicação de dados paralela entre o chip tendo os circuitos 700 e o chip tendo os circuitos 800 é igual ao número total de linhas de bit ou interconexões de bit, e é também igual ao número total de buffers de inter-chip 703a e 703a conectados com as linhas de bit ou interconexões de bit. A comunicação de dados das linhas de bit ou de interconexões de bit, como as interconexões de metal 350, entre o chip tendo os circuitos 700 e o chip tendo os circuitos 800 pode ter uma largura de bit de dados igual ou maior que, por exemplo, 2, 4, 8, 16, 32, 64, 128, 256, 512 ou 1024 e, preferencialmente, igual ou maior que 512 ou 1.024.

[0781] Com referência à Figura 276 ou 285, os circuitos de ESD de inter-chip pequenos 701b, 702b, 703b e 704b são utilizados para os buffers de inter-chip pequenos 701a, 702a, 703a e 704a entre o chip tendo os circuitos 700 e o chip tendo os circuitos 800 para proteção de descarga eletrostática durante o processo de empacotamento de chip ou de fabricação de conjunto. Alternativamente, nenhum circuito ESD pode ser necessário para os buffers de inter-chip pequenos 701a, 702a, 703a e 704a entre o chip tendo os circuitos 700 e o chip tendo os circuitos 800, ou seja, os circuitos ESD de inter-chip 701b, 702b, 703b e 704b podem ser omitidos. Em outras palavras, não existem circuitos ESD conectados às interconexões de metal 740b, 740d, 740f e 740h.

[0782] Os circuitos de ESD off-chip grandes 59a, 59b, 59c e 59d necessários para os buffers off-chip grandes 61a, 61b, 61c e 61d são projetados nos dois circuitos 700 e 800 para o teste de circuito e/ou para transmissão de sinal, relógio ou dados de/para um circuito externo do sistema em um pacote ou módulo de multi-chip, tal como placa mãe, substrato de metal, substrato de vidro, substrato de cerâmica ou o portador 176 descritos anteriormente, através dos ressaltos ou bolas de solda 126 descritos anteriormente, através dos ressaltos de metal 672 descritos anteriormente, ou através dos fios ligados184 descritos anteriormente. O teste de circuito é tanto (i) o teste de nível de pastilha desempenhado antes de o chip tendo os circuitos 700 ou 800 ser serrado ou picado a partir de uma pastilha quanto o (ii) teste de nível de pacote (o teste final) após o chip tendo os circuitos 700 e o chip tendo os circuitos 800 serem conectados uns com os outros. Os circuitos de ESD off-chip grandes 59a, 59b, 59c e 59d são utilizados para proteção de descarga eletrostática durante o teste de circuito, tal como o teste de nível de pastilha ou o teste de nível de pacote (o teste final).

[0783] O tamanho do circuito de ESD de inter-chip pequeno 701b, 702b, 703b ou 704b pode ser menor que o tamanho do circuito ESD off-chip grande 59a, 59b, 59c ou 59d, respectivamente. Por exemplo, o tamanho do circuito de ESD de inter-chip 701b, 702b, 703b ou 704d pode ser definido como o carregamento ou capacitância do circuito de ESD de inter-chip 701b, 702b, 703b ou 704b, e o tamanho do circuito ESD off-chip 59a, 59b, 59c ou 59d pode ser definido como o carregamento ou capacitância do circuito ESD off-chip 59a, 59b, 59c ou 59d. Em um caso, cada um dos circuitos de ESD de inter-chip pequenos 701b, 702b, 703b e 704b tem um tamanho (carregamento ou capacitância) menor que 2 pF, tal como entre 0,01 e 2 pF, exemplificativamente menor que 0,5 pF, tal como entre 0,01 e 0,5 pF, e cada um dos circuitos de ESD off-chip grandes 59a, 59b, 59c e 59d tem um tamanho (carregamento ou capacitância) maior que 2 pF, tal como entre 2 e 100 pF, exemplificativamente maior que 5 pF, tal como entre 5 e 100 pF. Em outro caso, cada um dos circuitos de ESD de interchip pequenos 701b, 702b, 703b e 704b tem um tamanho (carregamento ou capacitância) menor que 1 pF, tal como entre 0,01 e 1 pF, e cada um dos circuitos de ESD off-chip grandes 59a, 59b, 59c e 59d tem um tamanho (carregamento ou capacitância) maior que 1 pF, tal como entre 1 e 100 pF.

[0784] Alternativamente, o tamanho do circuito de ESD de inter-chip pequeno 701b, 702b, 703b ou 704b ou o tamanho do circuito de ESD off-chip grande 59a, 59b, 59c ou 59d pode ser definido conforme abaixo. Um circuito de ESD (descarga eletrostática), tal como o circuito de ESD de inter-chip 701b, 702b, 703b ou 704b ou o circuito ESD off- chip 59a, 59b, 59c ou 59d pode incluir uma ou mais unidades de ESD, e cada uma das unidades de ESD pode incluir uma região ativa P+ e uma região ativa N+ conectada à região ativa P+ e a um ponto de contato ou ponto de contato de teste de I/O (entrada/saída), tal como o ponto de contato P1, P2, P3, P4, P5, P6, P7 ou P8 ilustrado na Figura 276 ou 285, de um chip. A área da região ativa P+ mais a área da região ativa N+ é igual à área ativa de cada uma das unidades de ESD. O total das áreas ativas das unidades de ESD é igual à área ativa do circuito de ESD. Se o circuito de ESD for composto por somente uma unidade de ESD, a área ativa do circuito de ESD é igual à área ativa da única unidade de ESD. Se o circuito de ESD for composto por unidades de ESD múltiplas, a área ativa do circuito de ESD é igual ao total das áreas ativas das unidades de ESD conectadas em paralelo. A área ativa do circuito de ESD pode ser utilizada para definir o tamanho do circuito de ESD. As Figuras 286 a 291 ilustram como calcular a área ativa de uma unidade de ESD de um chip e definir o tamanho de um circuito de ESD composto por uma ou mais unidades de ESD.

[0785] Com referência à Figura 286, uma unidade de descarga eletrostática (ESD) 759 de um chip pode ser composta por dois diodos polarizados reversos 5931 e 5932. A Figura 288 ilustra uma vista transversal da unidade de ESD 759 ilustrada na Figura 286, e a Figura 289 é uma vista em perspectiva superior ilustrando a topografia da unidade de ESD 759 derivada da superfície superior Z-Z’ de um substrato de silício tipo p 401 ilustrado na Figura 288.

[0786] Com referência às Figuras 286, 288 e 289, a unidade de ESD 759 inclui duas regiões ativas P+ 757a e 757b e duas regiões ativas N+ 758a e 758b. A região ativa P+ 757a está em uma cavidade N 755 no substrato de silício tipo p 401, e a região ativa N+ 758a está no substrato de silício tipo p 401. A região ativa P+ 757a está conectada a um ponto de contato ou ponto de contato de teste de I/O, tal como o ponto de contato P1, P2, P3 ou P4 dos circuitos 700 ilustrados na Figura 276 ou 285 ou o ponto de contato P5, P6, P7 ou P8 dos circuitos 800 ilustrados na Figura 276 ou 285, do chip através de uma interconexão de metal 763a do chip. A região ativa N+ 758a está conectada à região ativa P+ 757a e ao ponto de contato ou ponto de contato de teste de I/O do chip através da interconexão de metal 763a. A interconexão de metal 763a inclui uma camada de metal de linha fina 660a formada em uma camada dielétrica 330 sobe o substrato de silício tipo p 401, um primeiro plugue de via 661 formado em uma região de contato 764a da região ativa P+ 757a e na camada dielétrica 330, e um segundo plugue de via 661 formado em uma região de contato 764b da região ativa N+ 758a e na camada dielétrica 330. A região ativa N+ 757b está no substrato de silício tipo p 401, e a região ativa N+ 758b está na cavidade N 755 no substrato de silício tipo p 401. A região ativa N+ 757b está conectada a um barramento de base através de uma interconexão de metal 763b, e a região ativa N+ 758b está conectada a um barramento de energia através de uma interconexão de metal 763c. A interconexão de metal 763b contém uma camada de metal de linha fina 660b formada na camada dielétrica 330 sobre o substrato de silício tipo p 401, e um terceiro plugue de via 661 formado em uma região de contato 764c da região ativa P+ 757b e na camada dielétrica 330. A interconexão de metal 763c contém uma camada de metal de linha fina 660c formada na camada dielétrica 330 sobre o substrato de silício tipo p 401, e um quarto plugue de via 661 formado em uma região de contato 764d da região ativa N+ 758b e na camada dielétrica 330.

[0787] Com referência à Figura 289, a região ativa P+ 757a, conectada ao ponto de contato ou ponto de contato de teste de I/O do chip, tem uma área AR1, a partir de uma vista superior, contida por um óxido de campo 762 no substrato de silício tipo p 401. A região ativa N+ 758a, conectada ao ponto de contato ou ponto de contato de teste de I/O do chip, tem uma área AR2, a partir de uma vista superior, contida pelo óxido de campo 762 no substrato de silício tipo p 401. A área ativa da unidade de ESD 759 é igual à área AR1 mais a área AR2.

[0788] Alternativamente, com referência à Figura 287, a unidade de ESD 759 do chip pode ser composta por um transistor PMOS 681 e um transistor NMOS 682. A Figura 290 ilustra uma vista transversal da unidade de ESD 759 ilustrada na Figura 287, e a Figura 291 é uma vista em perspectiva superior ilustrando a topografia da unidade de ESD 759 que deriva da superfície superior Z-Z’ do substrato de silício tipo p 401 ilustrado na Figura 290.

[0789] Com referência às Figuras 287, 290 e 291, o transistor PMOS 681 da unidade de ESD 759 inclui uma porta 761a e duas regiões ativas P+ 757a e 757c em dois lados opostos da porta 761a, e o transistor NMOS 682 da unidade de ESD 759 inclui uma porta 761b e duas regiões ativas N+ 758a e 758c em dois lados opostos da porta 761b. A região ativa P+ 757a está em uma cavidade N 755 no substrato de silício tipo p 401, e a região ativa N+ 758a está no substrato de silício tipo p 401. A região ativa P+ 757a está conectada a um ponto de contato ou ponto de contato de teste de I/O, tal como o ponto de contato P1, P2, P3 ou P4 dos circuitos 700 ilustrados na Figura 276 ou 285 ou o ponto de contato P5, P6, P7 ou P8 dos circuitos 800 ilustrados na Figura 276 ou 285, do chip através de uma interconexão de metal 763a do chip. A região ativa N+ 758a está conectada à região ativa P+ 757a e ao ponto de contato de I/O ou o ponto de contato de teste do chip através da interconexão de metal 763a. A interconexão de metal 763a contém uma camada de metal de linha fina 660a formada em uma camada dielétrica 330 sobre o substrato de silício tipo p 401, um primeiro plugue de via 661 formado em uma região de contato 764a da região ativa P+ 757a e na camada dielétrica 330, e um segundo plugue de via 661 formado em uma região de contato 764b da região ativa N+ 758a e na camada dielétrica 330. A região ativa P+ 757b está no substrato de silício tipo p 401, e a região ativa N+ 758b está na cavidade N 755 no substrato de silício tipo p 401. A região ativa P+ 757c está na cavidade N 755 no substrato de silício tipo p 401, e a região ativa N+ 758c está no substrato de silício tipo p 401. A região ativa N+ 758c está conectada a um barramento de base do chip através de uma interconexão de metal 763b do chip e à região ativa P+ 757b através da interconexão de metal 763b, e a região ativa P+ 757b está conectada ao barramento de base através da interconexão de metal 763b. A região ativa P+ 757c está conectada a um barramento de energia do chip através de uma interconexão de metal 763c do chip e à região ativa N+ 758b através da interconexão de metal 763c, e a região ativa N+ 758b está conectada ao barramento de energia através da interconexão de metal 763c. A interconexão de metal 763b contém uma camada de metal de linha fina 660b formada na camada dielétrica 330 sobre o substrato de silício tipo p 401, um terceiro plugue de via 661 formado em uma região de contato 764c da região ativa P+ 757b e na camada dielétrica 330, e um quarto plugue de via 661 formado em uma região de contato 764e da região ativa N+ 758c e na camada dielétrica 330. A interconexão de metal 763c contém uma camada de metal de linha fina 660c formada na camada dielétrica 330 sobre o substrato de silício tipo p 401, um quinto plugue de via 661 formado em uma região de contato 764d da região ativa N+ 758b, e um sexto plugue de via 661 formado em uma região de contato 764f da região ativa P+ 757c. A porta 761a tem uma região de contato 764g conectada ao barramento de energia do chip e às regiões de contato 764d e 764f através da interconexão de metal 763c. A porta 761b tem uma região de contato 764h conectada ao barramento de base do chip e às regiões de contato 764c e 764e através da interconexão de metal 763b.

[0790] Com referência à Figura 291, a região ativa P+ 757a, conectada ao ponto de contato de I/O ou ao ponto de contato de teste do chip, tem uma área AR3, a partir de uma vista superior, contida pelo limite definido por uma parede lateral 748 da porta 761a e a borda entre um óxido de campo 762 e a região ativa P+ 757a. A região ativa N+ 758a, conectada ao ponto de contato de I/O ou ao ponto de contato de teste do chip, tem uma área AR4, a partir de uma vista superior, contida pelo limite definido por uma parede lateral 749 da porta 761b e a borda entre o óxido de campo 762 e a região ativa N+ 758a. A área ativa da unidade de ESD 759 é igual à área AR3 mais a área AR4.

[0791] Baseado na definição ou cálculo descrito anteriormente ilustrado nas Figuras 286 a 291, a área ativa de cada uma das unidades de ESD de um circuito de ESD pode ser calculada, e o total das áreas ativas das unidades de ESD é igual à área ativa do circuito ESD. Se o circuito ESD é composto por uma única unidade de ESD, a área ativa do circuito de ESD é igual à área ativa de uma única unidade de ESD. Se o circuito de ESD é composto por unidades de ESD múltiplas, a área ativa do circuito de ESD é igual ao total das áreas ativas das unidades de ESD conectadas em paralelo.

[0792] Consequentemente, a área ativa de cada um dos circuitos de ESD de inter-chip 701b, 702b, 703b, e 704b e a área ativa de cada um dos circuitos de ESD off-chip 59a, 59b, 59c e 59d podem ser calculadas. Por exemplo, o circuito de ESC de inter-chip pequeno 701b, 702b, 703b ou 704b pode ter uma área ativa menor que 1.300 milímetros quadrados, tal como entre 6,5 e 1.300 milímetros quadrados, exemplificativamente menor que 325 milímetros quadrados, tal como entre 6,5 e 325 milímetros quadrados e o circuito ESD off-chip grande 59a, 59b, 59c ou 59d pode ter uma área ativa maior que 1.300 milímetros quadrados, tal como entre 1.300 e 65.000 milímetros quadrados, exemplificativamente maior que 3.250 milímetros quadrados, tal como entre 3.250 e 65.000 milímetros quadrados. Alternativamente, o circuito de ESD de inter-chip pequeno 701b, 702b, 703b ou 704b pode ter uma área ativa menor que 650 milímetros quadrados, e o circuito ESD off-chip grande 59a, 59b, 59c ou 59d pode ter uma área ativa maior que 650 milímetros quadrados.

[0793] O tamanho do circuito ESD off-chip grande 59a dos circuitos 700, definidos como o total das áreas ativas de uma ou mais unidades de ESD no circuito ESD off-chip grande 59a ou o carregamento ou capacitância do circuito ESD off-chip grande 59a, pode ser maior que o tamanho do circuito de ESD de inter-chip pequeno 701b dos circuitos 700, definido como o total das áreas ativas de uma ou mais unidades de ESD no circuito de ESD de inter-chip pequeno 701b ou do carregamento ou capacitância do circuito de ESD de inter-chip pequeno 701b, em mais de 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 50 vezes.

[0794] O tamanho do circuito ESD off-chip grande 59b dos circuitos 700, definido como o total das regiões ativas de uma ou mais unidades de ESD no circuito ESD off-chip grande 59b ou o carregamento ou capacitância do circuito ESD off-chip grande 59b, pode ser maior que o tamanho do circuito de ESD de inter-chip pequeno 702b dos circuitos 700, definido como o total das regiões ativas de uma ou mais unidades de ESD no circuito de ESD de inter-chip pequeno 702b ou o carregamento ou capacitância do circuito de ESD de inter-chip pequeno 702b, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 50 vezes.

[0795] O tamanho do circuito ESD off-chip grande 59c dos circuitos 800 definido como o total das regiões ativas de uma ou mais unidades de ESD no circuito ESD off-chip grande 59c ou o carregamento ou capacitância do circuito ESD off-chip grande 59c, pode ser maior que o tamanho do circuito de ESD de inter-chip pequeno 703b dos circuitos 800, definido como o total das regiões ativas de uma ou mais unidades de ESD no circuito de ESD de inter-chip pequeno 703b ou o carregamento ou capacitância do circuito de ESD de inter-chip pequeno 703b, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 50 vezes.

[0796] O tamanho do circuito ESD off-chip grande 59d dos circuitos 800, definido como o total das regiões ativas de uma ou mais unidades de ESD no circuito ESD off-chip grande 59d ou o carregamento ou capacitância do circuito ESD off-chip grande 59d, pode ser maior que o tamanho do circuito de ESD de inter-chip pequeno 704b dos circuitos 800, definido como o total das regiões ativas de uma ou mais unidades de ESD no circuito de ESD de inter-chip pequeno 704b ou o carregamento ou capacitância do circuito de ESD de inter-chip pequeno 704b, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 50 vezes.

[0797] Com referência à Figura 276, o tamanho do buffer de inter-chip 702a ou 703a pode ser caracterizado pela carga ou carregamento do buffer de inter-chip 702a ou 703a. A carga ou carregamento do buffer de inter-chip 702a ou 703a é a carga de capacitância equivalente total do buffer de inter-chip 702a ou 703a. A carga ou carregamento (capacitância) do buffer de inter-chip 702a ou 703a, tal como a carga ou carregamento (capacitância) do inversor de último estágio 585b ou 586b, com drenos do transistor NMOS 752a ou 753a e o transistor PMOS 752b ou 753b conectado ao ponto de contato P2 ou P3, do driver de inter-chip em cascata de dois estágios ilustrado na Figura 278 ou 279, pode ser menor que 10 pF, tal como entre 0,01 Pf e 10 pF ou entre 0,1 e 5 pF, menor que 2 pF, tal como entre 0,001 pF e 2 pF, ou menor que 1 pF, tal como entre 0,01 pF e 1 pF. O tamanho do buffer de inter-chip 701a ou 704a pode ser caracterizado por uma capacitância de entrada (carregamento) do buffer de inter-chip 701a ou 704a, e a capacitância de entrada (carregamento) do buffer de inter-chip 701a ou 704a pode ser menor que 10 pF, tal como entre 0,01 pF e 10 pF ou entre 0,1 pF e 5 pF, menor que 2 pF, tal como entre 0,001 pF e 2 pF ou menor que 1 pF, tal como entre 0,01 pF e 1 pF.

[0798] Com referência à Figura 285, o tamanho do buffer de inter-chip 701a, 702a, 703a ou 704a pode ser caracterizado pela carga ou carregamento do buffer de interchip 701a, 702a, 703a ou 704a. A carga ou carregamento do buffer de inter-chip 701a, 702a, 703a ou 704a é a carga de capacitância equivalente total do buffer de inter-chip 701a, 702a, 703a ou 704a. A carga ou carregamento (capacitância) do buffer de inter-chip 701a, 702a, 703a ou 704a, tal como a carga ou carregamento (capacitância) de um driver de três estados de último estágio, com drenos de um transistor NMOS e um transistor PMOS conectado ao ponto de contato P1, P2, P3 ou P4, de um buffer de três estados em cascata de multi- estágios, pode ser menor que 10 pF, tal como entre 0,01 pF e 10 pF ou entre 0,1 pF e 5 pF, menor que 2 pF, tal como entre 0,001 pF e 2 pF, ou menor que 1 pF, tal como entre 0,01 pF e 1 pF.

[0799] Com referência à Figura 276, o tamanho do buffer off-chip 61b ou 61c pode ser caracterizado pela carga ou carregamento do buffer off-chip 61b ou 61c. A carga ou carregamento do buffer off-chip 61b ou 61c é a carga de capacitância equivalente total do buffer off-chip 61b ou 61c. A carga ou carregamento (capacitância) do buffer off- chip 61b ou 61c, tal como a carga ou carregamento (capacitância) de um driver de último estágio 426b ou 427b, com drenos do transistor NMOS 4203 ou 4303 e do transistor PMOS 4204 ou 4304 conectado ao ponto de contato P6 ou P7, do driver off-chip em cascata de multi-estágios ilustrado na Figura 282 ou 283, pode ser maior que 10 pF, tal como entre 10 pF e 100 pF, maior que 2 pF, tal como entre 2 e 100 pF, ou maior que 1 pF, tal como entre 1 pF e 100 pF. O tamanho do buffer off-chip 61a ou 61d pode ser caracterizado por uma capacitância de entrada (carregamento) do buffer off-chip 61a ou 61d, e a capacitância (carregamento) de entrada do buffer off-chip 61a ou 61d pode ser maior que 10 pF, tal como entre 10 pF e 100 pF, maior que 2 pF, tal como entre 2 e 100 pF, ou maior que 1 pF, tal como entre 1 pF e 100 pF.

[0800] Com referência à Figura 285, o tamanho do buffer off-chip 61a, 61b, 61c, ou 61d pode ser caracterizado pela carga ou carregamento do buffer off-chip 61a, 61b, 61c ou 61d. A carga ou carregamento do buffer de off-chip 61a, 61b, 61c ou 61d é a carga de capacitância equivalente total do buffer off-chip 61a, 61b, 61c ou 61d.A carga ou carregamento (capacitância) do buffer off-chip 61a, 61b, 61c ou 61d, tal como a carga ou carregamento (capacitância) de um driver de três estados de último estágio, com drenos de um transistor NMOS e de um transistor PMOS conectado ao ponto de contato P5, P6, P7 ou P8, de um buffer de três estados em cascata de multi-estágios, pode ser maior que 10 pF, tal como entre 10 pF e 100 pF, maior que 2 pF, tal como entre 2 e 100 pF ou maior que 1 pF, tal como entre 1 pF e 100 pF.

[0801] A carga ou carregamento (capacitância) do buffer off-chip 61b ilustrado na Figura 276 ou 285 é maior que a carga ou carregamento (capacitância) do buffer de inter-chip 702a ilustrado na Figura 276 ou 285 em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes. A carga ou carregamento (capacitância) do buffer off-chip 61c ilustrado na Figura 276 ou 285 é maior que a carga ou carregamento (capacitância) do buffer de inter-chip 703a ilustrado na Figura 276 ou 285 em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0802] Com referência à Figura 276 ou 285, o tamanho do buffer de inter-chip 702a ou 703a pode ser caracterizado pela corrente de acionamento de pico do buffer de inter-chip 702a ou 703a, e o tamanho do buffer off-chip 61b ou 61c pode ser caracterizado por uma corrente de acionamento de pico do buffer off-chip 61b ou 61c. A corrente de acionamento de pico do buffer off-chip 61b ou 61c é maior que a corrente de acionamento de pico do buffer de interchip 702a ou 703a em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0803] Por exemplo, em relação ao buffer de inter-chip 702a ilustrado na Figura 276, quando o transistor PMOS 752b está ligado e o transistor NMOS 752a está desligado, a carga ou carregamento descrita anteriormente acionado pelo buffer de inter-chip 702a é carregado com uma corrente de carregamento. Quando o transistor NMOS 752a está ligado e o transistor PMOS 752b está desligado, a carga ou carregamento da carga ou carregamento descrito anteriormente acionado pelo buffer de inter-chip 702a é descarregado com uma corrente de descarga. A corrente de carga ou descarga de pico (uma função de voltagem-polarização) do transistor NMOS 752a ou do transistor PMOS 752b pode ser utilizada para definir a corrente de acionamento de pico do buffer de interchip 702a. Com relação ao buffer off-chip 61b ilustrado na Figura 276, quando o transistor PMOS 4204 está ligado e o transistor NMOS 4203 está desligado, a carga ou carregamento descrito anteriormente acionado pelo buffer off-chip 61b é carregada com uma corrente de carregamento. Quando o transistor NMOS 4203 está ligado e o transistor PMOS 4204 está desligado, a carga ou carregamento descrito anteriormente acionado pelo buffer off-chip 61b é descarregada com uma corrente de descarga. A corrente de carga ou descarga de pico (uma função de voltagem- polarização) do transistor NMOS 4203 ou transistor PMOS 4204 pode ser utilizada para definir a corrente de acionamento de pico do buffer off-chip 61b. A corrente de acionamento de pico do buffer off-chip 61b é maior que a corrente de acionamento de pico do buffer de inter-chip 702a em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0804] Com referência à Figura 276 ou 285, o tamanho do buffer de inter-chip 702a ou 703a pode ser caracterizado por uma resistência de ligação de um transistor no driver de ultimo estágio do buffer de inter-chip 702a ou 703a, e o tamanho do buffer off-chip 61b ou 61c pode ser caracterizado por uma resistência de ligação de um transistor no driver de último estagio do buffer off-chip 61b ou 61c. A resistência de ligação do buffer off-chip 61b ou 61c é maior que a resistência de ligação do buffer de inter-chip 702a ou 703a em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0805] Por exemplo, com relação ao buffer de inter-chip 702a ilustrado na Figura 276, quando o transistor PMOS 752b está ligado e o transistor NMOS 752a está desligado, a carga ou carregamento descrita anteriormente acionada pelo buffer de inter-chip 702a é carregada, e o transistor PMOS 752b é equivalente a um resistor com uma resistência de ligação. Quando o transistor NMOS 752a está ligado e o transistor PMOS 752b está desligado, a carga ou carregamento descrita anteriormente acionada pelo buffer de inter-chip 702a é descarregada, e o transistor NMOS 752a é equivalente a um resistor com resistência de uma resistência de ligação. A resistência de ligação (uma função de polarização-voltagem) do transistor NMOS 752a ou transistor PMOS 752b pode ser utilizada para caracterizar o tamanho do buffer de inter-chip 702a. Com relação ao buffer off-chip 61b ilustrado na Figura 276, quando o transistor PMOS 4204 está ligado e o transistor NMOS 4203 é desligado, a carga ou carregamento descrito anteriormente acionado pelo buffer off-chip 61b é carregado, e o transistor PMOS 4204 é equivalente a um resistor com uma resistência de ligação. Quando o transistor NMOS 4203 está ligado e o transistor PMOS 4204 está desligado, a carga ou carregamento descrito anteriormente acionado pelo buffer off-chip 61b é descarregado, e o transistor NMOS 4203 é equivalente a um resistor com uma resistência de ligação. A resistência de ligação (uma função de polarização-voltagem) do transistor NMOS 4203 ou do transistor PMOS 4204 pode ser utilizada para caracterizar o tamanho do buffer off-chip 61b.

[0806] Com referência à Figura 276 ou 285, o tamanho do buffer de inter-chip 701a, 702a, 703a ou 704a ou o tamanho do buffer off-chip 61a, 61b, 61c ou 61d pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico de um transistor NMOS ou um transistor PMOS. A Figura 292 ou 293 ilustra como definir ou calcular uma largura de canal físico e um comprimento de canal físico de um transistor NMOS ou um transistor PMOS.

[0807] A Figura 292 ou 293 ilustra uma vista superior de um transistor MOS (transistor semicondutor de óxido de metal) que pode ser um transistor PMOS ou um transistor NMOS. Com referência à Figura 292, um transistor MOS de um chip inclui uma região ativa 600, região de difusão, em um substrato semicondutor do chip, uma região de óxido de campo 602 no substrato semicondutor e ao redor da região ativa 600, uma porta 604 na região de óxido de campo 602 e através da região ativa 600, e um óxido de porta (não ilustrado) entre a região ativa 600 e a porta 604. A região ativa 600 pode ser definida como uma fonte 606 em um lado da porta 604, e um dreno 608 no outro lado da porta 604. O material da porta 604 pode ser poli-silício, silicato de metal ou camada composta de materiais acima, e o silicato de metal pode ser NiSi, CoS, TiSi2 ou Wsi. Alternativamente, o material da porta 604 pode ser um metal, tal como W, WN, TiN, Ta, TaN, Mo ou liga ou camada composta dos materiais acima. O material do óxido da porta pode ser óxido de silício ou óxido k alto, tal como óxido contendo Hf. O óxido contendo Hf pode ser HfO2, HjSiON ou HfSiO. A marca de referência do W é definida como a largura de canal físico do transistor MOS, o comprimento da porta 604 cruzando sobre a região de difusão 600; a marca de referência de L é definida como o comprimento de canal físico do transistor MOS, a largura da porta 604 sobre a região de difusão 600.

[0808] Com referência à Figura 293, alternativamente, um transistor MOS pode incluir uma porta 604 com partes múltiplas 6041-604n sobre uma ou mais regiões de difusão 600. As marcas de referência de W1-Wn são definidas como a largura de canal físico de cada parte 6041-604n da porta 604, o comprimento de cada parte 6041-604n da porta 604 cruzando sobre a(s) região(ões) de difusão 600; a marca de referência de L é definida como o comprimento de canal físico de uma das partes 6041-604n da porta 604, a largura de uma das partes 6041-604n da porta 604 sobre a(s) região(ões) de difusão 600. Neste caso, a largura de canal físico do transistor MOS é a soma das larguras de canal físico W1-Wn de cada parte 6041-604n da porta 604, e o comprimento do canal físico do transistor MOS é o comprimento do canal físico L de uma das partes 6041-604n da porta 604.

[0809] Consequentemente, a definição da largura do canal físico e o comprimento do canal físico do transistor MOS, conforme ilustrado na Figura 292 ou 293, pode ser aplicável a diversos aspectos/estruturas descritas aqui.

[0810] O tamanho do buffer de inter-chip 702a ilustrado na Figura 276 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS 752a ou transistor PMOS 752b. Conforme ilustrado, os drenos do transistor NMOS 752a e do transistor PMOS 752b podem ser conectados ao ponto de contato P2 dos circuitos 700 através da linha de interconexão de metal 740d. Se o buffer de inter-chip 702a é o driver de inter-chip em cascata de dois estágios ilustrada na Figura 278, o tamanho do buffer de inter-chip 702a pode ser caracterizado pela razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 752a ou transistor PMOS 752b no driver de ultimo estágio 585b, e os drenos do transistor NMOS 752a e o transistor PMOS 752b estão conectados ao ponto de contato P2 dos circuitos 700 através da interconexão de metal 740d. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 752a pode ser, por exemplo, entre 1 e 50, e em modalidades exemplificativas da razão pode estar entre 1 e 20. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 752b pode ter um valor adequado, por exemplo, entre 1 e 100, em modalidades exemplificativas da razão pode estar entre 1 e 40.

[0811] O tamanho do buffer de inter-chip 703a ilustrado na Figura 276 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS 753a ou transistor PMOS 753b. Conforme ilustrado, os drenos do transistor NMOS 753a e do transistor PMOS 753b podem estar conectados ao ponto de contato P3 dos circuitos 800 através da interconexão de metal 740f. Se o buffer de inter-chip 703a for um driver de interchip em cascata de dois estágios ilustrado na Figura 279, o tamanho do buffer de inter-chip 703a pode ser caracterizado pela razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 753a ou transistor PMOS 753b no driver de último estágio 586b, e os drenos do transistor NMOS 753a e o transistor PMOS 753b são conectados ao ponto de contato P3 dos circuitos 800 através da interconexão de metal 740f. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 753a pode ser, por exemplo, entre 1 e 50, e em modalidades exemplificativas, a razão pode estar entre 1 e 20. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 753b pode ser, por exemplo, entre 1 e 100, e em modalidades exemplificativas, a razão pode estar entre 1 e 40.

[0812] O tamanho do buffer off-chip 61b ilustrado na Figura 276 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS 4203 ou transistor PMOS 4204. Conforme ilustrado, os drenos do transistor NMOS 4203 e do transistor PMOS 4204 podem estar conectados ao ponto de contato P6 dos circuitos 700 através da interconexão de metal 740m. Se o buffer off-chip 61b for um driver off-chip em cascata de dois estágios ilustrado na Figura 282, o tamanho do buffer off-chip 61b pode ser caracterizado pela razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 4203 ou transistor PMOS 4204 no driver de último estágio 426b, e os drenos do transistor NMOS 4203 e do transistor PMOS 4204 estão conectados ao ponto de contato P6 dos circuitos 700 através da interconexão de metal 740m. A razão da largura de canal físico pelo comprimento do canal físico do transistor NMOS 4203 pode ser, maior que 30, tal como entre 30 e 20.000 e em modalidades exemplificativas, a razão pode ser maior que 50, tal como entre 50 e 300. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 4204 pode ser, por exemplo, maior que 60, tal como entre 60 e 40.000, e em modalidades exemplificativas a razão pode ser maior que 100, tal como entre 100 e 600. Para modalidades exemplificativas, a razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 4203 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 752a, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes. Ademais, para modalidades exemplificativas, a razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 4204 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 752b, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0813] O tamanho do buffer off-chip 61c ilustrado na Figura 276 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS 4303 ou transistor PMOS 4304. Conforme ilustrado, os drenos do transistor NMOS 4303 e do transistor PMOS 4304 podem estar conectados ao ponto de contato P7 dos circuitos 800 através da interconexão de metal 740p. Se o buffer off-chip 61c for um driver off-chip em cascata de dois estágios ilustrado na Figura 282, o tamanho do buffer off-chip 61c pode ser caracterizado pela razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 4303 ou transistor PMOS 4304 no driver de último estágio 427b, e os drenos do transistor NMOS 4303 e do transistor PMOS 4304 estão conectados ao ponto de contato P7 dos circuitos 800 através da interconexão de metal 740p. A razão da largura de canal físico pelo comprimento do canal físico do transistor NMOS 4303 pode ser, maior do que 30, tal como entre 30 e 20.000 e em modalidades exemplificativas, a razão pode ser maior do que 50, tal como entre 50 e 300. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 4304 pode ser, por exemplo, maior do que 60, tal como entre 60 e 40.000, e em modalidades exemplificativas a razão pode ser maior do que 100, tal como entre 100 e 600. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 4203 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 4303 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS 753a, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 4304 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS 753b, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0814] O tamanho do buffer de inter-chip 701a ou 702a ilustrado na Figura 285 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS ou transistor PMOS do driver de três estados do buffer de três estados de interchip. Conforme ilustrado, o driver de três estados pode ser conectado ao ponto de contato P1 ou P2 dos circuitos 700 através da interconexão de metal 740b ou 740d. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados pode ser, por exemplo, entre 1 e 50, e em modalidades exemplificativas entre 1 e 20. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados pode ser, por exemplo, entre 1 e 100, em modalidades exemplificativas, entre 1 e 40.

[0815] Se o buffer de inter-chip 701a ou 702a ilustrado na Figura 285 é um buffer de três estados de multi- estágios, o tamanho do buffer de inter-chip 701a ou 702a pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico de um transistor NMOS ou transistor PMOS no driver de três estados de último estágio do buffer de três estados de multi-estágios. Conforme ilustrado, o driver de três estados de último estágio pode ser conectado ao ponto de contato P1 ou P2 dos circuitos 700 através da interconexão de metal 740b ou 740d. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados de último estágio pode estar, por exemplo, entre 1 e 50, e em modalidades exemplificativas, a razão pode estar entre 1 e 20. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados de último estágio pode estar entre 1 e 100, e em modalidades exemplificativas, a razão pode estar entre 1 e 40.

[0816] O tamanho do buffer de inter-chip 703a ou 704a ilustrado na Figura 285 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS ou transistor PMOS do driver de três estados do buffer de três estados de interchip. Conforme ilustrado, o driver de três estados pode ser conectado ao ponto de contato P3 ou P4 dos circuitos 800 através da interconexão de metal 740f ou 740h. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados pode estar, por exemplo, entre 1 e 50, e em modalidades exemplificativas entre 1 e 20. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados pode estar, por exemplo, entre 1 e 100, em modalidades exemplificativas, pode estar entre 1 e 40.

[0817] Se o buffer de inter-chip 703a ou 704a ilustrado na Figura 285 for um buffer de três estados de multi-estágios, o tamanho do buffer de inter-chip 703a ou 704a pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico de um transistor NMOS ou transistor PMOS no driver de três estados de último estágio do buffer de três estados de multi- estágios. Conforme ilustrado, o driver de três estados de último estágio pode ser conectado ao ponto de contato P3 ou P4 dos circuitos 800 através da interconexão de metal 740f ou 740h. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados de último estágio pode estar, por exemplo, entre 1 e 50, e em modalidades exemplificativas, a razão pode estar entre 1 e 20. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados de último estágio pode estar entre 1 e 100, e em modalidades exemplificativas, pode estar entre 1 e 40.

[0818] O tamanho do buffer off-chip 61a ou 61b ilustrado na Figura 285 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS ou transistor PMOS de um driver de três estados do buffer de três estados off-chip. Conforme ilustrado, o driver de três estados pode ser conectado ao ponto de contato P5 ou P6 dos circuitos 700 através da interconexão de metal 740j ou 740m. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados pode ser, por exemplo, maior do que 30, tal como entre 30 e 20.000 e em modalidades exemplificativas, a razão pode ser maior do que 50, tal como entre 50 e 300. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados pode ser, por exemplo, maior do que 60, tal como entre 60 e 40.000, e em modalidades exemplificativas a razão pode ser maior do que 100, tal como entre 100 e 600.

[0819] Se o buffer off-chip 61a ou 61b ilustrado na Figura 285 for um buffer de três estados de multi- estágios, o tamanho do buffer off-chip 61a ou 61b pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico de um transistor NMOS ou transistor PMOS no driver de três estados de último estágio do buffer de três estados de multi-estágio. Conforme ilustrado, o driver de três estados de último estágio pode ser conectado ao ponto de contato P5 ou P6 dos circuitos 700 através da interconexão de metal 740j ou 740m. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados de último estágio pode ser, por exemplo, maior do que 30, tal como entre 30 e 20.000, e em modalidades exemplificativas, a razão pode ser maior do que 50, tal como 50 e 300. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados de último estágio pode ser maior do que 60, tal como entre 60 e 40.000, e em modalidades exemplificativas, pode ser maior do que 100, tal como entre 100 e 600.

[0820] A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados (no último estágio) do buffer de três estados off-chip 61a ou 61b ilustrado na Figura 285 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados (no último estágio) do buffer de três estados de inter-chip 701a ou 702a ilustrado na Figura 285, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados (no último estágio) do buffer de três estados off-chip 61a ou 61b ilustrado na Figura 285 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados (no último estágio) do buffer de três estados de inter-chip 701a ou 702a ilustrado na Figura 285, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0821] O tamanho do buffer off-chip 61c ou 61d ilustrado na Figura 285 pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico do transistor NMOS ou transistor PMOS de um driver de três estados do buffer de três estados off-chip. Conforme ilustrado, o driver de três estados pode ser conectado ao ponto de contato P7 ou P8 dos circuitos 800 através da interconexão de metal 740p ou 740r. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados pode ser, por exemplo, maior do que 30, tal como entre 30 e 20.000 e em modalidades exemplificativas, a razão pode ser maior do que 50, tal como entre 50 e 300. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados pode ser, por exemplo, maior do que 60, tal como entre 60 e 40.000, e em modalidades exemplificativas a razão pode ser maior do que 100, tal como entre 100 e 600.

[0822] Se o buffer off-chip 61c ou 61d ilustrado na Figura 285 for um buffer de três estados de multi- estágios, o tamanho do buffer off-chip 61c ou 61d pode ser caracterizado por uma razão de uma largura de canal físico por um comprimento de canal físico de um transistor NMOS ou transistor PMOS no driver de três estados de último estágio do buffer de três estados de multi-estágios. Conforme ilustrado, o driver de três estados de último estágio pode ser conectado ao ponto de contato P7 ou P8 dos circuitos 800 através da interconexão de metal 740p ou 740r. A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados de último estágio pode ser, por exemplo, maior do que 30, tal como entre 30 e 20.000, e em modalidades exemplificativas, a razão pode ser maior do que 50, tal como 50 e 300. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados de último estágio pode ser, por exemplo, maior do que 60, tal como entre 60 e 40.000, e em modalidades exemplificativas, pode ser maior do que 100, tal como entre 100 e 600.

[0823] A razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados (no último estágio) do buffer de três estados off-chip 61c ou 61d ilustrado na Figura 285 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor NMOS do driver de três estados (no último estágio) do buffer de três estados de inter-chip 703a ou 704a ilustrado na Figura 285, por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes. A razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados (no último estágio) do buffer de três estados off-chip 61c ou 61d ilustrado na Figura 285 pode ser maior que a razão da largura de canal físico pelo comprimento de canal físico do transistor PMOS do driver de três estados (no último estágio) do buffer de três estados de inter-chip 703a ou 704a ilustrado na Figura 285 por exemplo, em mais do que 3 vezes, 10 vezes, 25 vezes ou 50 vezes, tal como entre 3 e 100 vezes.

[0824] Com referência à Figura 294, alternativamente, o circuito interno 200c dos circuitos 700 pode ser conectado ao segundo nó SN5 do buffer off-chip 61a através da interconexão de metal 740a dos circuitos 700 sem passar através de qualquer circuito de inter-chip e qualquer circuito de interface de teste dos circuitos 700. O circuito interno 200g dos circuitos 800 pode ser conectado ao primeiro nó FN7 do buffer off-chip 61c através da interconexão de metal 740e dos circuitos 800 sem passar através de qualquer circuito de inter-chip e qualquer circuito de interface de teste dos circuitos 800. Comparando o diagrama de circuito da Figura 276, os circuitos de inter-chip 200a e 200e e os circuitos de interface de teste 333a e 333c podem ser omitidos. O elemento na Figura 294 indicado por um mesmo número de referência como indicado o elemento na Figura 276 tem um mesmo material e partícula que o elemento ilustrado na Figura 276.

[0825] Com referência à Figura 295, alternativamente, o circuito interno 200c dos circuitos 700 pode ser conectado ao segundo nó SN5 do buffer off-chip 61a através da interconexão de metal 740a dos circuitos 700 sem passar através de qualquer circuito de inter-chip e qualquer circuito de interface de teste dos circuitos 700. O circuito interno 200g dos circuitos 800 pode ser conectado ao primeiro nó FN7 do buffer off-chip 61c através da interconexão de metal 740e dos circuitos 800 sem passar através de qualquer circuito de inter-chip e qualquer circuito de interface de teste dos circuitos 800. Comparando o diagrama de circuito da Figura 285, os circuitos de inter-chip 200a e 200e e os circuitos de interface de teste 333a e 333c podem ser omitidos. O elemento na Figura 295 indicado por um mesmo número de referência como indicado o elemento nas Figuras 276 e 285 tem um mesmo material e partícula que o elemento ilustrado nas Figuras 276 e 285.

[0826] A Figura 296 é um exemplo de uma vista em perspectiva superior esquemática ilustrando o arranjo dos chips 68, do substrato simulado 62, dos plugues de metal 5p (incluindo os plugues de metal 5a a 5f) e das interconexões de metal 1 (incluindo as interconexões de metal 1a e 1b) do sistema em um pacote ou módulo de multi-chip 555, 555b, 555c, 555e, 555g, 555h, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g, ou 556h que é ilustrado com uma vista transversal cortada ao longo da linha Q-Q na Figura 296. Com referência à Figura 296, os chips 68 são colocados nas aberturas 62a que são formadas no substrato simulado 62, e o material de preenchimento de lacuna/encapsulamento 64 é formado nas lacunas 4 cada um tendo a distância ou espaçamento D1 transverso e nas lacunas 8 cada um tendo a distância ou espaçamento D2 transverso. Círculos ocos não contendo nenhuma linha oblíqua indica os plugues de metal 5p, como o plugue de metal 5a descrito anteriormente, formados em e através do substrato simulado 62 e conectado às interconexões de metal sobrepostas 1, como a interconexão de metal 1a descrita anteriormente, contatando os pontos de contato subjacentes da camada condutiva 18 do portador 11. Os círculos contendo triângulos indicam os plugues de metal 5p, como o plugue de metal 5b descrito anteriormente, formado em e através dos chips 68 e conectados às interconexões de metal 1 sobrepostas, como a interconexão de metal 1a descrita anteriormente, contatando os pontos de contato subjacentes da camada condutiva 18 do portador 11. Os círculos contendo linhas oblíquas indicam os plugues de metal 5p, como o plugue de metal 5c, 5d ou 5f descrito anteriormente, formado nos chips 68 e conectado às interconexões de metal 1 sobrepostas, como a interconexão de metal 1a ou 1b descrita anteriormente, contatando as interconexões ou traços de metal subjacentes, como a interconexão ou traço de metal 35d, 35c ou 35b descritos anteriormente, nos chips 68. Os círculos contendo linhas cruzadas indicam os plugues de metal 5p, como o plugue de metal 5e descrito anteriormente, formado em e através dos chips 68 e conectado às interconexões de metal 1 sobrepostas, como a interconexão de metal 1b descrita anteriormente, conectando as interconexões ou traços de metal, como a interconexão ou traço de metal 35a descrito anteriormente, nos sustentadores, como o sustentador 801 descrito anteriormente, nos chips 68 para baixo na direção dos pontos de contato subjacentes da camada condutiva 18 do portador 11.

[0827] A Figura 297 é um exemplo de uma vista em perspectiva superior esquemática ilustrando o arranjo dos chips 72, do substrato simulado 165, dos plugues de metal 6p (incluindo os plugues de metal 6a a 6e) e das interconexões de metal 2 (incluindo as interconexões de metal 2a e 2b) do sistema em um pacote ou módulo de multi-chip 555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g, ou 556h que é ilustrado com uma vista transversal cortada ao longo da linha Q-Q na Figura 297. Com referência à Figura 297, os chips 72 são colocados nas aberturas 165a que são formadas no substrato simulado 165, e o material de preenchimento de lacuna/encapsulamento 98 é formado nas lacunas 4a cada uma tendo a distância ou espaçamento D4 transverso e nas lacunas 8a cada uma tendo a distância ou espaçamento D5 transverso. Círculos ocos não contendo nenhuma linha oblíqua indica os plugues de metal 6p, como o plugue de metal 6a descrito anteriormente, formados em e através do substrato simulado 165 e conectado às interconexões de metal sobrepostas 2, contatando as interconexões de metal sobrepostas 1, como a interconexão de metal 1b descrita anteriormente. Os círculos contendo triângulos indicam os plugues de metal 6p, como o plugue de metal 6b descrito anteriormente, formado em e através dos chips 72 e conectados às interconexões de metal 2 sobrepostas, como a interconexão de metal 2a descrita anteriormente, contatando as interconexões de metal 1 sobrepostas, como a interconexão de metal 1a descrita anteriormente. Os círculos contendo linhas oblíquas indicam os plugues de metal 6p, como o plugue de metal 6c ou 6d descrito anteriormente, formado nos chips 72 e conectado às interconexões de metal 2 sobrepostas, como a interconexão de metal 2a descrita anteriormente, contatando as interconexões ou traços de metal subjacentes, como a interconexão ou traço de metal 55c ou 55b descritos anteriormente, nos chips 72. Os círculos contendo linhas cruzadas indicam os plugues de metal 6p, como o plugue de metal 6e descrito anteriormente, formado em e através dos chips 72 e conectado às interconexões de metal 2 sobrepostas, como a interconexão de metal 2b descrita anteriormente, conectando as interconexões ou traços de metal, como a interconexão ou traço de metal 55a descrito anteriormente, nos sustentadores, como o sustentador 802 descrita anteriormente, nos chips 72 para baixo na direção das interconexões de metal 1 subjacentes, como a interconexão de metal 1b descrita anteriormente.

[0828] A Figura 298 é um exemplo de uma vista em perspectiva superior esquemática ilustrando o arranjo dos chips 118, do substrato simulado 165, dos plugues de metal 7p (incluindo os plugues de metal 7a a 7f) e das interconexões de metal 3 (incluindo as interconexões de metal 3a, 3b e 3c) do sistema em um pacote ou módulo de multi-chip 555, 555b, 555c, 555e, 555g, 555h, 555j, 555m, 555n, 555o, 555q, 555r, 555s, 555u, 555v, 555w, 555y, 555z, 556a, 556c, 556d, 556e, 556g, ou 556h que é ilustrado com uma vista transversal cortada ao longo da linha Q-Q na Figura 298. Com referência à Figura 298, os chips 118 são colocados nas aberturas 158a que são formadas no substrato simulado 158, e o material de preenchimento de lacuna/encapsulamento 138 é formado nas lacunas 4b cada uma tendo a distância ou espaçamento D7 transverso e nas lacunas 8b cada uma tendo a distância ou espaçamento D8 transverso. Círculos ocos não contendo nenhuma linha oblíqua indicam os plugues de metal 7p, como o plugue de metal 7a descrito anteriormente, formados em e através do substrato simulado 158 e conectado às interconexões de metal sobrepostas 3, como a interconexão de metal 3c descrita anteriormente, contatando as interconexões de metal sobrepostas 2. Os círculos contendo triângulos indicam os plugues de metal 7p, como o plugue de metal 7b descrito anteriormente, formado em e através dos chips 118 e conectados às interconexões de metal 3 sobrepostas, como a interconexão de metal 3a descrita anteriormente, contatando as interconexões de metal 2 sobrepostas, como a interconexão de metal 2a descrita anteriormente. Os círculos contendo linhas oblíquas indicam os plugues de metal 7p, como o plugue de metal 7c, 7d ou 7f descrito anteriormente, formado nos chips 118 e conectado às interconexões de metal 3 sobrepostas, como a interconexão de metal 3a ou 3b descrita anteriormente, contatando as interconexões ou traços de metal subjacentes, como a interconexão ou traço de metal 75d, 75c ou 75b descrita anteriormente, nos chips 118. Os círculos contendo linhas cruzadas indicam os plugues de metal 7p, como o plugue de metal 7e descrito anteriormente, formado em e através dos chips 118 e conectado às interconexões de metal 3 sobrepostas, como a interconexão de metal 3c descrita anteriormente, conectando as interconexões ou traços de metal, como a interconexão ou traço de metal 75a descrito anteriormente, nos sustentadores, como o sustentador 803 descrito anteriormente, nos chips 118 para baixo na direção das interconexões de metal 2 subjacentes, como a interconexão de metal 2b descrita anteriormente.

[0829] O sistema em um pacote ou módulo de multi-chip ilustrado na Figura 82, 84, 103, 105, 128, 130, 136, 138, 181, 183, 207, 209, 250, 252, 270 ou 272, ou o pacote de multi-chip ilustrado na Figura 83, 85, 88, 104, 106, 109, 129, 131, 132, 137, 139, 140, 182, 184, 185, 208, 210, 211, 251, 253, 254, 271, 273 ou 274 pode ser utilizado em uma variedade de dispositivos eletrônicos, incluindo, mas não limitado a, por exemplo, um telefone, um telefone sem fio, um telefone móvel, um telefone inteligente, um computador netbook, um computador notebook, uma câmera digital, uma câmera de vídeo digital, um quadro de fotografia digital, um assistente digital pessoal (PDA), um computador pessoal de bolso, um computador pessoal portátil, um livro eletrônico, um livro digital, um computador de mesa, um computador tablet ou slave, um produto eletrônico para automóvel, um dispositivo de internet móvel (MID), uma televisão móvel, um projetor, um projetor móvel, um projetor de pico, um projetor inteligente, um visor de vídeo em três dimensões (3D), uma televisão em 3D (TV em 3D), um aparelho reprodutor de vídeo game em 3D, um dispositivo de computador móvel, um computador de telefone móvel (também chamado de telefone de computador ou telefone de computador pessoal móvel) que é um dispositivo ou um sistema combinando e provendo funções de computadores e telefones, ou computador ou servidor de alto desempenho e/ou baixo consumo, por exemplo, utilizado para computação de nuvem.

[0830] Os componentes, etapas, aspectos, benefícios e vantagens que foram discutidas são meramente ilustrativos. Nenhum deles, nem as discussões relacionadas a estes, são pretendidos para limitar o escopo de proteção. Diversas outras modalidades são também contempladas. Estas incluem modalidades que têm menos, adicionais e/ou diferentes componentes, etapas, aspectos, benefícios e vantagens. Estas também incluem modalidades nas quais os componentes e/ou etapas são arranjados e/ou ordenados diferentemente.

[0831] Ao ler a presente descrição, uma pessoa versada na técnica irá apreciar que as modalidades da presente descrição, por exemplo, o projeto de estrutura e/ou controle de métodos descritos aqui, podem ser implementados em hardware, software, firmware, ou quaisquer combinações das mesmas, e através de uma ou mais redes. Software adequado pode incluir instruções legíveis por computador ou legíveis por máquina para desempenhar métodos ou técnicas (e partes destes) para projetar e/ou controlar a implementação de trens de pulso RF customizados. Qualquer linguagem de software adequada (dependente de máquina ou independente de máquina) pode ser utilizada. Ademais, as modalidades da presente descrição podem ser incluídas ou executadas por diversos sinais, por exemplo, na medida em que são transmitidas através de enlaces de comunicações IR ou RF sem fio ou transferíveis (baixáveis) da Internet.

[0832] Salvo se declarado em contrário, todas as medidas, valores, taxas, posições, magnitudes, tamanhos, ou outras especificações que são definidas neste relatório, incluindo nas reivindicações que se seguem, são aproximadas, não exatas. Eles são pretendidos para ter uma faixa razoável que seja consistente com as funções para as quais eles se identificam e com o que é usual na técnica para o qual eles pertencem. Ademais, salvo se declarado em contrário, as faixas numéricas providas são pretendidas para serem inclusivas dos valores inferiores e superiores declarados. Ademais, salvo se declarado em contrário, toda a seleção de material e valores numéricos são representativos das modalidades preferidas e outras faixas e/ou materiais podem ser utilizados.

[0833] O escopo de proteção está limitado somente pelas reivindicações, e o escopo é pretendido e deve ser interpretado para ser o mais amplo e consistente com o significado comum da linguagem que é utilizada nas reivindicações, quando interpretadas à luz e do histórico do processamento que se segue, todas equivalentes estruturais e funcionais

Claims (15)

1. Sistema em pacote, compreende: - um portador (11); - um primeiro chip (68) sobre o portador (11), em que o primeiro chip (68) compreende um primeiro substrato semicondutor (58) tendo uma espessura entre 1 e 50 micrômetros, uma primeira camada de metal (34 ou 26) sob uma superfície inferior do primeiro substrato semicondutor (58), e uma primeira camada dielétrica (48) sob a superfície inferior do primeiro substrato semicondutor (58) e sobre a primeira camada de metal (34 ou 26); - um segundo chip (68) sobre o portador (11), em que o segundo chip (68) compreende um segundo substrato semicondutor (58) tendo uma superfície superior (58s) coplanar em relação a uma superfície superior (58s) do primeiro substrato semicondutor (58), em que o segundo chip (68) é separado do primeiro chip (68); - um material de preenchimento de lacuna (64) em uma lacuna entre o primeiro chip (68) e o segundo chip (68); o sistema em pacote é CARACTERIZADO por: - um primeiro plugue de metal (5p) no primeiro chip (68), em que o primeiro plugue de metal (5p) passa verticalmente através do primeiro substrato semicondutor (58) e a primeira camada dielétrica (48) e contata a primeira camada de metal (34 ou 26); - um primeiro material de isolamento (50 ou 500a) envolvendo o primeiro plugue de metal (5p), em que o primeiro material de isolamento (50 ou 500a) é envolvido pelo primeiro substrato semicondutor (58); - uma primeira estrutura dielétrica (60 ou 66) sobre a superfície superior (58s) do primeiro substrato semicondutor (58), sobre a superfície superior (58s) do segundo substrato semicondutor (58), e sobre o material de preenchimento de lacuna (64); - uma primeira interconexão de metal (1) na primeira estrutura dielétrica (60 ou 66) e sobre o primeiro chip (68), em que a primeira interconexão de metal (1) é conectada ao primeiro plugue de metal (5p); - um terceiro chip (72) sobre a primeira estrutura dielétrica (60 ou 66) e sobre a primeira interconexão de metal (1); - um segundo plugue de metal (6p) no terceiro chip (72), em que o segundo plugue de metal (6p) passa verticalmente através de um terceiro substrato semicondutor (96) do terceiro chip (72), o terceiro substrato semicondutor tendo uma espessura entre 1 e 50 micrômetros, e contata a primeira interconexão de metal (1); - um segundo material de isolamento (90 ou 500a) envolvendo o segundo plugue de metal (6p), em que o segundo material de isolamento (90 ou 500a) é envolvido pelo terceiro substrato semicondutor (96); - uma segunda estrutura dielétrica (88 ou 120) sobre uma superfície superior (96s) do terceiro substrato semicondutor (96); e - uma segunda interconexão de metal (2) na segunda estrutura dielétrica (88 ou 120) e sobre o terceiro chip (72), em que a segunda interconexão de metal (2) é conectada ao segundo plugue de metal (6p).

2. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que: - o portador (11) compreende um substrato de silício, um substrato de vidro, um substrato de cerâmica, um substrato de metal ou um substrato de polímero orgânico; e/ou - o primeiro chip (68) compreende um chip de unidade de processamento central (CPU), um chip de unidade de processamento gráfico (GPU), um chip de processamento de sinal digital (DSP), um chip de memória flash, um chip de memória dinâmica de acesso aleatório (DRAM), um chip de memória estática de acesso aleatório (SRAM), um chip de rede de área local sem fio (WLAN), um chip de banda base, um chip lógico, um chip analógico, um dispositivo de energia, um regulador, um dispositivo de gerenciamento de energia, um chip de sistema de posicionamento global (GPS), um chip Bluetooth, e um sistema em um chip (SOC) compreendendo um ou mais de um bloco de circuito de unidade de processamento central (CPU), um bloco de circuito de unidade de processamento gráfico (GPU), um bloco de circuito de processamento de sinal digital (DSP), um bloco de circuito de memória, um bloco de circuito de banda base, um bloco de circuito de Bluetooth, um bloco de circuito de sistema de posicionamento global (GPS), um bloco de circuito de rede de área local sem fio (WLAN) e um bloco de circuito de modem.

3. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o primeiro substrato semicondutor (58) tem uma espessura entre 2 e 20 micrômetros.

4. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o segundo plugue de metal (6p) adicionalmente contata uma segunda camada de metal (106 ou 114) do terceiro chip (72), em que a segunda camada de metal (106 ou 114) está sob o terceiro substrato semicondutor (96).

5. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que compreende adicionalmente um terceiro plugue de metal (5p) no segundo chip (68), em que o terceiro plugue de metal (5p) passa verticalmente através do segundo substrato semicondutor (58) e contata uma segunda camada de metal (34 ou 26) do segundo chip (68), em que a segunda camada de metal (34 ou 26) está sob uma superfície inferior do segundo substrato semicondutor (58), em que a primeira interconexão de metal (1) está adicionalmente sobre o segundo chip (68) e conectada ao terceiro plugue de metal (5p).

6. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o primeiro plugue de metal (5p) contata um ponto de contato (18) do portador (11).

7. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que compreende adicionalmente um terceiro plugue de metal (5p) no primeiro chip (68), um quarto plugue de metal (5p) no segundo chip (68), e uma terceira interconexão de metal (1) na primeira estrutura dielétrica (60 ou 66) e sobre os primeiro e segundo chips (68), em que o terceiro plugue de metal (5p) passa verticalmente através do primeiro substrato semicondutor (58) e contata uma segunda camada de metal (34 ou 26) do primeiro chip (68), em que a segunda camada de metal (34 ou 26) está sob a superfície inferior do primeiro substrato semicondutor (58), em que o quarto plugue de metal (5p) passa verticalmente através do segundo substrato semicondutor (58) e contata uma terceira camada de metal (34 ou 26) do segundo chip (68), em que a terceira camada de metal (34 ou 26) está sob uma superfície inferior do segundo substrato semicondutor (58), em que a terceira interconexão de metal (1) conecta o terceiro plugue de metal (5p) e o quarto plugue de metal (5p).

8. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que: - o primeiro chip (68) tem um projeto de circuito diferente de um projeto de circuito do segundo chip (68).

9. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que a primeira interconexão de metal (1) compreende um traço de sinal, um traço de energia ou um traço de terra.

10. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que a primeira interconexão de metal (1) possui uma superfície superior coplanar com uma superfície superior da primeira estrutura dielétrica (60).

11. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que compreende adicionalmente um substrato simulado (62) sobre o portador (11) e na lacuna, em que o substrato simulado (62) tem uma superfície superior (62s) coplanar em relação à superfície superior (58s) do primeiro substrato semicondutor (58), em que a primeira estrutura dielétrica (60 ou 66) está adicionalmente sobre a superfície superior (62s) do substrato simulado (62).

12. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que também compreende um ressalto de metal (126 ou 666) conectado à segunda interconexão de metal, em que o ressalto de metal compreende estanho, cobre, níquel ou ouro.

13. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o segundo plugue de metal (6p) compreende um cobre eletro galvanizado (86) no segundo material de isolamento (90 ou 500a) e uma camada contendo titânio ou contendo tântalo (92) em uma borda do segundo plugue de metal (6p).

14. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que: - a primeira interconexão de metal (1) compreende uma camada de cobre eletro galvanizado (56) e uma camada contendo titânio ou contendo tântalo (52) em um múltiplas paredes laterais e no fundo da camada de cobre eletro galvanizado (56); ou - a primeira interconexão de metal (1) compreende uma camada contendo titânio ou contendo tântalo (52) e uma camada de cobre eletro galvanizado (56) sobre uma camada contendo titânio ou contendo tântalo (52), em que a camada de cobre eletro galvanizado (56) tem uma parede lateral não coberta pela camada contendo titânio ou contendo tântalo (52).

15. Sistema em pacote, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que compreende adicionalmente um terceiro plugue de metal (6p) no terceiro chip (72), em que o terceiro plugue de metal (6p) passa verticalmente através do terceiro substrato semicondutor (96) e contata uma segunda camada de metal (106 ou 114) do terceiro chip (6p), em que a segunda camada de metal (106 ou 114) está sob uma superfície inferior do terceiro substrato semicondutor (96), em que a segunda interconexão de metal (2) é adicionalmente conectada ao terceiro plugue de metal (6p), e em que um número total de linhas de bits em comunicação de dados paralela entre os primeiro e terceiro chips (68 e 72) é maior que 128, e uma das linhas de bits é provida pelos primeiro, segundo e terceiro plugues de metal (5p e 6p) e as primeira e segunda interconexões de metal (1 e 2).

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