CN1652338A - 陷入式只读非挥发性记忆体 - Google Patents
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Abstract
本发明是关于一种陷入式只读非挥发性记忆体，其使用一反及闸型态的阵列结构，配置仅能程式化一次的只读记忆体。在阵列中的各记忆胞包括闸极端点、第一通道端点(源极/汲极)、第二个通道端点(汲极/源极)以及介于第一通道端点和第二通道端点之间的通道区域。电荷陷入结构，例如为一氮化硅层，形成在此通道区域之上。穿隧介电层设置于通道区域和电荷陷入结构之间，并且在电荷陷入结构和闸极端点之间设置阻挡介电层。此外，更应用电场辅助(Fowler－Nordheim，FN)穿隧效应程式化规则。
Description
技术领域
本发明涉及一种电子可程式(electrically programmable)、非挥发性(non-volatile)只读(read-only)记忆体以及包括此类记忆体的集成电路，特别是涉及一种记忆胞结构(memory cell structure)以及将电场辅助穿隧效应(E-field assisted tunneling)应用于电荷陷入(chargetrapping)结构的操作方法。
背景技术
电子可程式非挥发性记忆体(electrically programmablenon-volatile memory，其中，记忆体即为内存或存储器，以下均称为记忆体)技术有许多的应用。此多元化的记忆体技术会因记忆胞(memory cell)可程式化的次数、可达成程式化所需要的电压以及可储存于每个记忆胞之中的数据位元(位元即为位，以下均称为位元)数而改变。并且，决定如何应用一个特定的记忆体技术的重要考量，是为形成此记忆胞与其支援电路(supporting circuitry)所需的制程步骤。
记忆体技术也随着阵列架构(array architecture，其中，阵列即为数组，以下均称为阵列)的不同而改变，一个现有习知的架构为反及闸型态(NAND-type array)阵列。反及闸阵列的闪存(flash memory)使用小尺寸的记忆胞并且可以高速运作。然而，当设计规则尺寸缩小到70nm以及更低时，浮置闸型态的反及闸闪存(floating gate type NAND flash memory)，因为其具有较差的耐用性(poor endurance)以及两邻近浮置闸极间的寄生电容(parasitic capacitance)会损害记忆胞启始电压的分布等影响，即变成不实用的技术。另一方面，根据于电荷陷入硅/氧化硅/氮化硅/氧化硅/硅(charge trapping silicon-oxide-nitride-oxide-silicon，SONOS)的记忆胞且称为硅/氧化硅/氮化硅/氧化硅/硅型态的反及闸闪存(SONOSNAND flash memory)已被研发出来。此硅/氧化硅/氮化硅/氧化硅/硅型态的反及闸阵列(SONOS NAND array)不会受到70nm尺寸以下的设计规则的技术议题所限制。此硅/氧化硅/氮化硅/氧化硅/硅型态的反及闸阵列闪存设计成利用直接穿隧效应以进行程式化，而需要以厚度小于30nm的二氧化硅介电材料作为穿隧氧化层(tunnel oxide)。然而，较差的数据保存效能(poor data retention)以及较慢的数据抹除速率(slow data erasespeed)仍然是将硅/氧化硅/氮化硅/氧化硅/硅记忆胞应用于高密集度的反及闸闪存(high density NAND flash memory)的障碍。硅/氧化硅/氮化硅/氧化硅/硅型态的记忆胞也已经应用于所谓的氮化硅只读记忆体(NROM)架构上，其利用热电子穿隧效应(hot-electron tunneling)以进行程式化以及藉由热电洞注入(hot hole injection)以抹除数据。此氮化硅只读记忆体记忆胞有一非常厚的底氧化层(bottom oxide)(大于70的二氧化硅的等效厚度)以达到可接受的数据保存效能及耐用性。
因此，需要提供一种电子可程式的非挥发性记忆胞技术，此技术可实施以非常高的密集度、达到长时间数据保存以及可使用相容于标准的互补式金氧半导体(CMOS)的逻辑制程技术来制造。
由此可见，上述现有的非挥发性记忆体在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决非挥发性记忆体存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的非挥发性记忆体存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的陷入式只读非挥发性记忆体，能够改进一般现有的非挥发性记忆体，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的非挥发性记忆体存在的缺陷，而提供一种新型结构的陷入式只读记忆体(TROM)，所要解决的技术问题是使其应用于反及闸型态结构(NAND-type structure)，使得越来越小的设计规则变得简单，因此可应用于非常高密集度的记忆体(high-density memory)，从而更加适于实用。
本发明的另一目的在于，提供一种陷入式只读记忆体，所要解决的技术问题是使其应用一电场辅助(E-assisted)穿隧效应的程式化规则(tunneling program algorithm)，使得在程式化时仅需要低电压或将记忆胞的源极/汲极通道端点接地即可进行。在陷入式只读记忆体的记忆胞上的一较厚的穿隧氧化层，比起传统硅/氧化硅/氮化硅/氧化硅/硅反及闸型态的记忆胞结构以及无浮置闸极的记忆胞结构，更可提供一较佳的数据保存效果，从而更加适于实用。
本发明的再一目的在于，提供一种陷入式只读记忆体，所要解决的技术问题是使其是设置为一只读记忆体装置，例如记忆胞仅能一次程式化以及其没有抹除循环(erase cycle)。没有抹除循环，可以避免对于穿隧介电层的伤害，并且电荷保存(charge retention)以及读取耐用度表现(read endurance performance)将非常好。相对于传统的反及闸闪存或硅/氧化硅/氮化硅/氧化硅/硅反及闸型态记忆体，本发明将得到较佳的数据保存与较佳的记忆胞尺寸(cell scalability)，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种集成电路，其包括：一记忆胞阵列，该阵列是以多个行与多个列的多个记忆胞配置成一反及闸阵列，该些行包括串联耦合至一位元线的一或多个记忆胞群组，且该些列包括多个记忆胞群组，各该些记忆胞群组的闸极端点连接至一字元线(字元即为字符，以下均称为字元)，该阵列中的各该些记忆胞，包括一闸极端点、一第一通道端点、一第二通道端点、介于该第一通道端点与该第二通道端点间的一通道区域、位于该通道区域之上的一电荷陷入结构、介于该通道区域与该电荷陷入结构之间的一穿隧介电层以及介于该电荷陷入结构与该闸极端点之间的一阻挡介电层；一第一电路，该第一电路是施加一正电压到该闸极端点，施加一低电压或接地到该第一通道端点及该第二通道端点，以产生一电场辅助穿隧效应穿过该穿隧介电层以程式化该阵列中的记忆胞；以及一第二电路，用以读取该记忆胞中的数据。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中所述的穿隧介电层具有阻障高度及厚度足以防止直接穿隧效应产生。
前述的集成电路，其中所述的穿隧介电层具有二氧化硅等效厚度，介于30到70之间。
前述的集成电路，其中所述的穿隧氧化层包括二氧化硅，且具有大于30的厚度。
前述的集成电路，其中所述的穿隧氧化层包括二氧化硅，且具有介于30到70之间的厚度。
前述的集成电路，其中所述的正电压为15V以上。
前述的集成电路，其中所述的电场为在5nm距离内施加15V以上的电压。
前述的集成电路，其中所述的该些记忆胞阵列是配置为一只读记忆体。
前述的集成电路，其中所述的阵列中的该些记忆胞在程式化之前具有一负启始电压。
前述的集成电路，其中所述的阵列中的该些记忆胞是配置为一次程式化的设计。
前述的集成电路，包括一静态随机存取记忆体阵列，以及一逻辑，用于存取储存于该记忆胞阵列与该静态随机存取记忆体阵列中的数据。
前述的集成电路，包括一静态随机存取记忆体阵列，以及一执行指令的处理器，该执行指令的处理器包括用于存取储存于该记忆胞阵列中以及用于存取储存于该静态随机存取记忆体中的数据的指令。
前述的集成电路，包括一静态随机存取记忆体阵列，以及一执行指令的处理器，该执行指令的处理器包括存取储存于该记忆胞阵列中以及存取储存于该静态随机存取记忆体中的数据的指令，其中该程式化逻辑包括该处理器执行的指令。
前述的集成电路，其中所述的电荷陷入结构包括氮化硅。
前述的集成电路，其中所述的电荷陷入结构包括氧化铝、HfOx、ZrOx或其他金属氧化材料的其中一种以上。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种只读记忆胞，其包括：一第一通道端点；一第二通道端点，其藉由一通道与该第一通道端点隔离，以及其中该通道在程式化之前是配置为一负启始电压；一电荷陷入结构；一闸极；一阻挡介电层，其介于该电荷陷入结构与该闸极之间；以及一穿隧介电层，其介于该通道与该电荷陷入结构之间，其中，该穿隧介电层具有一阻障高度和厚度，足以防止直接穿隧效应，藉由在该闸极施加一正电压以及在该第一通道及第二通道端点施加一低电压或者接地，使该记忆胞适合以一次程式化操作，藉由在该闸极施加一正电压以及在该第一通道及第二通道端点施加一低电压或者将该第一通道及第二通道端点接地，且适合用以当作一只读记忆体。
本发明的目的及解决其技术问题还采用以下的技术方案来实现。依据本发明提出的一种在单一基底上的集成电路，其包括：配置为只读记忆体的一记忆胞阵列，该阵列是以多个行与多个列的多记忆胞配置成一反及闸阵列，该些行包括串联连接至一位元线的一或多个记忆胞群组，且该些包括多个记忆胞群组，各该些记忆胞群组的闸极端点耦合至一字元线，该阵列中各该些记忆胞包括一闸极端点，一第一通道端点、一第二通道端点、介于该第一通道端点与该第二通道端点间的一通道区域，位于该通道区域上的一电荷陷入结构、介于该通道区域与该电荷陷入结构之间的一穿隧介电层以及介于该电荷陷入结构与该闸极端点之间的一阻挡介电层；多数字元线位于该阵列中，并接触对应该阵列中该些列的记忆胞的该闸极；多数位元线位于该阵列中，并耦合沿着对应该阵列中的该些行的该些记忆胞群组；一定址译码器与该些字元线与该些位元线耦合，以定位该阵列中的一选择记忆胞；一逻辑电路，与该些字元线以及该些位元线耦合，藉由施加一正电压于该闸极端点以及对该第一通道端点及该第二通道端点施加一低电压或接地，利用电场辅助通道效应使电子穿隧至该电荷陷入结构以程式化该阵列中的记忆胞；以及一感测元件，其与该些位元线耦合，以感测在该阵列中该选择记忆胞的启始电压。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其中所述的穿隧介电层具有二氧化硅等效厚度，介于30到70之间。
前述的集成电路，其中所述的穿隧介电层包括二氧化硅，且厚度大于30。
前述的集成电路，其中所述的穿隧介电层包括二氧化硅，且厚度介于30到70之间。
前述的集成电路，其中所述的正电压为15V以上。
前述的集成电路，其中所述的电场为在5nm距离内施加15V以上的电压。
前述的集成电路，其中所述的阵列的记忆胞在程式化之前具有一负启始电压。
前述的集成电路，其中所述的阵列的记忆胞是配置为一次程式写入的设计。
前述的集成电路，包括一静态随机存取记忆体阵列，以及一逻辑，存取储存于该记忆胞阵列与该静态随机存取记忆体阵列中的数据。
前述的集成电路，包括一静态随机存取记忆体阵列，以及一执行指令的处理器，该执行指令的处理器包括存取储存于该记忆胞阵列中以及储存于该静态随机存取记忆体中的数据的指令。
前述的集成电路，包括一静态随机存取记忆体阵列，以及执行指令的一处理器，执行指令的该处理器包括存取储存于该记忆胞阵列中以及储存于该静态随机存取记忆体中的数据的指令，其中用于程式化的该逻辑包括该处理器执行的指令。
前述的集成电路，其中所述的电荷陷入结构包括一氮化硅层。
前述的集成电路，其中所述的电荷陷入结构包括氮化硅、HfO2材质的其中一种以上。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
依照本发明的较佳实施例所述的一集成电路，包括一记忆胞阵列。此阵列是设置为一反及闸阵列，包括多数行与列的记忆胞。此行包括一或多数个串联的记忆胞群组其并耦合于一位元线，且此列包括记忆胞群组，这些列记忆胞群组具有其相对应的闸极端点并耦合于一字元线。阵列中的记忆胞包括一闸极端点、一第一通道端点(源极/汲极)、一第二通道端点(汲极/源极)以及一介于第一通道与第二通道端点间的通道区域。一电荷陷入结构，例如一氮化硅层，形成于此通道区域上。一穿隧介电层设置于此通道区域和此电荷陷入结构之间，并且一阻挡介电层(blocking dielectric)是位于电荷陷入结构与闸极端点之间。本发明的一实施例包括一介于通道与闸极间的氧化硅/氮化硅/氧化硅(ONO)结构。此三层结构分别扮演穿隧介电层、电荷陷入结构与阻挡介电层。
依照本发明的一较佳实施例所述的一集成电路包括一电路(circuitry)，其用以程式化阵列中的记忆胞。藉由在闸极端点施加一正电压与在形成有通道区的半导体主体区域施加一低电压或将其接地，以及在第一和第二通道端点施加一低电压或将其接地等做法，使从通道区域到穿隧介电层间产生一电场辅助穿隧效应，以进行程式化。相对于半导体基底而言，此穿隧介电层有一阻障厚度，足以防止直接穿隧效应产生(directtunneling)。因此，对于一层二氧化硅的穿隧介电层而言，此穿隧介电层有一约大于30的厚度。对于其他的介电材料而言，其厚度可以根据大致约为30的二氧化硅等效厚度而加以衡量。在本发明的实施例中，此穿隧介电层有小于70的厚度，并且较佳是小于60。穿隧介电层的厚度介于30到70之间时，电场辅助穿隧效应可以有效地以一合理的电压在集成电路上达成，并且不需要电荷载子能量增加技术(charge carrierboosting technique)，例如利用热电子程式化(hot electronprogramming)。
依照本发明的较佳实施例所述的程式化技术，一正偏压(positivebias)施加在字元线上，以在字元线与通道间建立一大电场，例如在5nm距离内施加18V的电压，并且辅助电子穿隧(electron tunneling)至陷入层(trapping layer)。电场使跨越穿隧介电层的能带弯曲，因此其有效厚度会减少以致于允许穿隧效应产生。不像硅/氧化硅/氮化硅/氧化硅/硅型态的反及闸阵列，其穿隧介电层有一厚度足以防止直接穿隧效应产生(大于30的二氧化硅等效厚度)，而可以改善数据保存。亦不像氮化硅只读记忆体阵列，陷入式只读记忆体中的穿隧介电层是小于70的二氧化硅等效厚度，并且在一些实施例中，其小于60二氧化硅等效厚度，使得在实际的程式化次数及电压条件下的电场辅助穿隧效应可以发生，并且可改善尺寸的问题，同时具有良好的数据保存效果。
集成电路上包括一电路，可用以自记忆胞中读取数据，其可藉由感测启始电压以对应自记忆胞读取数据的位置。在许多本发明的实施例中，每个记忆胞是适于储存一位元数据，并且每个记忆胞亦适于储存多个位元数据。例如，在本发明的实施例中，藉由控制电荷陷入结构中陷入的电荷量，及因而测得的记忆胞的启始电压，可以建立两阶电荷(一位元数据)或四阶电荷(两位元数据)，其中启始电压可使用感测安培放大电路(sense amplifiercircuitry)来侦测。
本发明的实施例是配置为一只读记忆体，其可以在工厂(factory)或于现场进行一次的程式化步骤，并且可多次读取。本发明的实施例提供在系统芯片上(system-on-a-chip，SOC)架构的陷入式只读记忆体阵列以及其他型态的记忆体，包括静态存取记忆体以及其他资源，例如通用(general-purpose)处理器或场可程式化闸极阵列(field programmablegate array)资源。
在本发明其他的实施例，上述所描述的记忆胞以小群组实施，用以在集成电路上储存静态资讯(static information)，例如操作参数(operating parameter)、辨识标记(identifier)以及其他类似的静态资讯。
陷入式只读记忆体的记忆胞大小约为4F2，F为制程中最小特征尺寸(minimum feature size)，并且随着设计规则尺寸的下降而可以达到非常高的密集度。
本发明提供一电子可程式、非挥发记忆胞以及使用阵列中的记忆胞来只读储存记忆资讯的集成电路装置。
经由上述可知，本发明是关于一种陷入式只读非挥发性记忆体，其使用一反及闸型态的阵列结构，配置仅能程式化一次的只读记忆体。在阵列中的各记忆胞包括闸极端点、第一通道端点(源极/汲极)、第二个通道端点(汲极/源极)以及介于第一通道端点和第二通道端点之间的通道区域。电荷陷入结构，例如为一氮化硅层，形成在此通道区域之上。穿隧介电层设置于通道区域和电荷陷入结构之间，并且在电荷陷入结构和闸极端点之间设置阻挡介电层。此外，更应用电场辅助(Fowler-Nordheim，FN)穿隧效应程式化规则。
综上所述，本发明特殊结构的陷入式只读非挥发性记忆体。依本发明的一实施例所述的陷入式只读记忆体，其应用于反及闸型态结构(NAND-type structure)，使得越来越小的设计规则变得简单，因此可应用于非常高密集度的记忆体(high-density memory)。依本发明的一实施例所述的陷入式只读记忆体，其应用一电场辅助(E-assisted)穿隧效应的程式化规则(tunneling program algorithm)，使得在程式化时仅需要低电压或将记忆胞的源极/汲极通道端点接地即可进行。在陷入式只读记忆体的记忆胞上的一较厚的穿隧氧化层，比起传统硅/氧化硅/氮化硅/氧化硅/硅反及闸型态的记忆胞结构以及无浮置闸极的记忆胞结构，更可提供一较佳的数据保存效果。依本发明的实施例所述，陷入式只读记忆体是设置为一只读记忆体装置，例如记忆胞仅能一次程式化以及其没有抹除循环(erasecycle)。没有抹除循环，可以避免对于穿隧介电层的伤害，并且电荷保存(charge retention)以及读取耐用度表现(read endurance performance)将非常好。相对于传统的反及闸闪存或硅/氧化硅/氮化硅/氧化硅/硅反及闸型态记忆体，本发明将得到较佳的数据保存与较佳的记忆胞尺寸(cellscalability)。其具有上述诸多的优点及实用价值，并在同类产品中未见有类似的结构设计公开发表或使用而确属创新，其不论在产品或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的非挥发性记忆体具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明的陷入式只读记忆体记忆胞的一简化的反及闸型态阵列示意图。
图2是本发明的陷入式只读记忆体记忆胞的部分记忆体阵列的俯视示意图。
图3A是陷入式只读记忆体记忆胞的剖面示意图，此剖面区域是取自于垂直字元线，并通过本发明的记忆胞通道区域的A-A’线部分。
图3B是陷入式只读记忆胞的剖面示意图，此剖面区域是取自于平行字元线，并通过本发明的记忆胞通道区域的B-B’线部分。
图4是为一现有习知的硅/氧化硅/氮化硅/氧化硅/硅记忆胞的能阶示意图，此硅/氧化硅/氮化硅/氧化硅/硅记忆胞是适于直接穿隧效应。
图5是为陷入式只读记忆体记忆胞的能阶示意图，此图显示一阻障层与一足以防止直接穿隧效应的厚度。
图6是为根据本发明的陷入式只读记忆体阵列的程式化偏压示意图。
图7是为陷入式只读记忆体阵列的读取偏压示意图。
图8是本发明的含有反及闸架构的陷入式只读记忆体阵列的集成电路的简化方块示意图。
图9是本发明的含有反及闸架构的陷入式只读记忆体阵列系统芯片的简化方块示意图。
图10是本发明的另一种含有反及闸架构的陷入式只读记忆体阵列系统芯片的简化方块示意图。
10：基底 11：深n型井区
12：p型井 13、16、19：顶端选择晶体管
12-1、12-2、、、12-n：串联的记忆胞群组
14、17、20：底端选择晶体管
15-1、15-2、、、15-n：串联的记忆胞群组
18-1、18-2、、、18-n：串联的记忆胞群组
21、22、23：偏压线 50、51、52：浅沟渠隔离结构
55、56、57：字元线
60、61、62、63：导电扩散区域的小块区域
80：半导体基底 81：深n型井
82：隔离p型井区 84：通道区域
85：底氧化层 86：陷入层
87：顶氧化层 100：电子能阶
101、112：穿隧介电层的能带 102、111：穿隧介电层的厚度
103、113：电子 104：阻挡介电层
270：陷入式只读记忆体阵列 271：列译码器
272：行译码器 273：定址总线
275：电源供应源 276：数据写入结构
277：读取写入状态机器 280：数据输入总线
281：数据输出总线 600、700：集成电路
601、701：陷入式只读记忆体阵列602、702：静态随机存取记忆体
603、703：逻辑电路 704：通用处理器
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的陷入式只读非挥发性记忆体其具体实施方式、结构、特征及其功效，详细说明如后。
请参阅图1到图10所示，其是为本发明的一较佳实施例的详细描述。
图1所示为基本反及闸阵列架构，其使用本发明的陷入式只读记忆体(TROM)的记忆胞。如图1所示，此陷入式只读记忆体的反及闸阵列，包括一由多数个记忆胞配置形成的行与列。此行包括串联的记忆胞群组，在此记忆体群组的一端或两端具有选择晶体管(select transistors)以耦合记忆胞群组至位元线。故此，如图1所示，第一位元线BL1经由顶端选择晶体管(top select transistor)13与串联的记忆胞群组12-1、12-2、、、12-n耦合。在此记忆胞群组的另一相对端点，提供另一底端选择晶体管14。此顶端选择晶体管13及底端选择晶体管14分别在记忆胞群组顶端对应于译码区选择讯号SEL-T(decoded block select signal)以及在记忆胞群组底端对应译码区选择讯号SEL-B。根据于位元线的译码(区)的排列，顶端选择晶体管13通常是直接连接于位元线BL1，底端选择晶体管14可连接到一接地参考(端点)，此接地参考(端点)可耦合于偏压线21或一邻近的位元线。
同样地，在此阵列的第二行，位元线BL2经由顶端选择晶体管(topselect transistor)16与串联的记忆胞群组15-1、15-2、、、15-n耦合。底端选择晶体管(bottom select transistor)17与此记忆胞群组的另一端以及偏压线(bias line)22耦合。此阵列在垂直与水平方向重复，一直到最后的位元线BLn，此位元线BLn经由顶端选择晶体管19与串联的记忆胞群组18-1、18-2、、、18-n耦合。此外，此记忆胞群组18-1、18-2、、、18-n与底端选择晶体管20以串联方式连接，底端选择晶体管20并与偏压线23耦合。
依照本发明的较佳实施例所述的一种单一集成电路，是实施在一基底10上。此记忆体阵列形成于一隔离的p井12中，此隔离的p型井12扮演半导体主体(semiconductor bulk)，该处为记忆胞通道形成区。此p型井12形成于基底10中的深n型井区11。隔离井区的配置可以依需要改变。例如，此p型井12可以包括只有一个阵列的区段，多数个阵列区段或是全部阵列的区段(segment)。
图2所示为根据本发明的一种反及闸型态的陷入式只读记忆体阵列的制造方法。此制程包括在半导体基底上，形成多数个呈条状的浅沟渠隔离结构(STI)50、51及52。对照图1所示，在基底中形成阵列或阵列的区段的区域的制备是先提供p型半导体基底，在此基底中形成深n型井，然后在此n型井中再形成隔离p型井。根据本实施例，浅沟渠隔离结构是形成于隔离p型井区。多数个呈条状的浅沟渠隔离结构50、51及52设置成在第一方向上平行。多层膜层(图中未示)包括穿隧介电层、电荷陷入层以及阻挡介电层形成于此浅沟渠隔离结构中的基底之上。多数个字元线55、56及57包括导电掺杂多晶硅、其他导电材料或复合导电材料(combinationsof conductive material)形成在此多层膜层上，并且与上述的多数个呈条状的浅沟渠隔离结构50、51及52垂直。介于字元线55、56及57中间的基底，以n型掺质进行离子植入形成源/汲极扩散区。此掺杂步骤形成导电扩散区域的小块区域(pockets of conductive diffusion region)(如60、61、62及63)，并扮演阵列中记忆胞的通道端点。根据此制程，记忆胞的尺寸为4F2，使用了制程中最小特征尺寸F的优点。
图3A是图2中沿着从通道端点(导电扩散区域的小块区域60)至另一通道端点(导电扩散区域的小块区域61)且横越字元线56的A-A’线的剖面图。半导体基底80包括深n型井81。记忆胞的半导体主体形成于隔离p型井区82中。通道端点(导电扩散区域的小块区域60)及通道端点(导电扩散区域的小块区域61)以通道区域84而彼此分离。多层膜层设置在通道区域84之上，此多层膜层包括底氧化层85、陷入层86及顶氧化层87。字元线56位于此多层膜层上，扮演记忆胞中闸极的角色。结果，本发明提供具有第一通道端点(导电扩散区域的小块区域60)、第二通道端点(导电扩散区域的小块区域61)、以及介于通道端点间的通道区域84的记忆胞，且此记忆胞在通道84及闸极(字元线56)之间提供一电荷陷入结构(陷入层86)。在本发明的实施例中，对隔离p型井施以掺杂，因此在记忆胞的电荷陷入层中的中性电荷启始电压是轻微呈负电状态的。于是，记忆胞的通道通常是呈导电状态，而可以减低串联的记忆体群组的电阻并提升其效能。
在本发明的实施例中，穿隧介电层、电荷陷入结构以及阻挡介电层是为电场辅助程式化效应而设计，并且可识别记忆胞是设置为只读记忆胞，而在一较佳实施例中其数据不会被抹除。在一些实施例中，记忆胞会被抹除数次，此时选择阻挡介电层必须要很小心。在本发明的一较佳实施例中，氮化硅电荷陷入层的厚度约为20到90，底氧化层85的厚度介于30到70，顶氧化层87的厚度介于50到100。以下述方法建立形成电场辅助穿隧效应的电场。举例来说，在闸极施加15V到25V的电压，并将通道半导体主体区域接地，在本发明的实施例中，此穿隧介电氧化硅的等效厚度约为5nm(50)。压力诱导的漏电流(Stress Induced Leakage Current，SILC)效应导致的保存数据损失现象(data retention loss)，在陷入式只读记忆体中较硅/氧化硅/氮化硅/氧化硅/硅元件与氮化硅只读记忆体来的轻微，因为陷入式只读记忆体的底氧化层85不会被程式化和抹除数据循环(erase cycling)破坏。(电子穿隧过底氧化层85时，将会破坏二氧化硅的原子键结，或是硅/二氧化硅的界面，并且引发氧化硅中的缺陷而引发漏电流。)再者，根据数据保存的实验数据，此陷入式只读记忆体有54的底氧化层时，在150℃的温度烘烤10E6秒后，落在观测窗内(window)的启始电压遭受的损失小于200mV。反之，Shin等人报导的硅/氧化硅/氮化硅/氧化硅/硅反及闸闪存因为压力诱导的漏电流效应，在80℃的温度烘烤10E6秒后，电压遭受损失约2V。请参照Shin等人，以Al2O3为顶氧化层的高度可信赖的硅/氧化硅/氮化硅/氧化硅/硅形态反及闸闪存，非挥发性半导体记忆体研讨会，蒙特瑞，加州(2003)，(High reliable SONOS-type NAND Flash MemoryCell with Al2O3 for Top Oxide，Non-Volatile Semiconductor MemoryWorkshop，Monterey，California(2003))。
图3B是图2中取自于从浅沟渠隔离结构51沿着字元线56到浅沟渠隔离结构52的B-B’线的剖面图。图3A所示的结构的标记参考号码与图3B中的相同。在图3B显示出介于记忆胞的通道区域间的经由浅沟渠隔离结构51及52提供的隔离区。并且，在此实施例中，多层膜层包括底氧化层85、电荷陷入层86以及在字元线56下沿着其延伸的顶氧化层87。在其他的实施例中，此多层膜层可能会限制在记忆胞的通道区域上的局部区域。
在本例中，此电荷陷入结构(陷入层86)包括横跨通道区域的连续氮化硅层。在其他实施例中，此电荷陷入结构可能包括一或多数个电荷陷入材料的小块隔离区域(isolate pocket)。并且，除氮化硅外的其他电荷陷入材料也可使用，如金属氧化物HfOx、ZrOx、AlOx等以及其他材料。
穿隧介电层(底氧化层85)可能包括二氧化硅、氮氧化硅(siliconoxynitride)或其他介电材料。这类介电材料具有范围从30到70的二氧化硅等效厚度，因为穿隧氧化层够厚而可以防止直接穿隧效应并可提供适当的电荷保存效果，并且穿隧氧化层够薄而可以提供利用电场辅助穿隧效应程式化数据的合理的次数。同样地，此阻挡介电层(blockingdielectric)(顶氧化层87)可能包括二氧化硅、氮氧化硅或其他适合制造并作为阻挡介电层的介电材料。
如图2、图3A及图3B所示，行的记忆胞串联设置成一条与浅沟渠隔离结构50、51及52平行的线，且与记忆胞共用一扩散区，此扩散区在一个记忆体区段中的扮演记忆胞的源极，并在下一区段中扮演记忆胞的汲极。如图2所示，在此结构上的位元线与选择晶体管的扩散区接触。此选择晶体管是以同样的方式与记忆胞群组的第一记忆胞串联设置。
图4所示为一简化的能阶图，用以说明应用于现有习知的硅/氧化硅/氮化硅/氧化硅/硅反及闸阵列的直接穿隧效应。此半导体基底有由能阶(energy level)100表示的导带(conductive band)。此穿隧介电层有厚度102及以线101表示的能阶。对于直接穿隧效应而言，位于能阶100的电子不需要被激发到能阶101就能够通过穿隧介电层的厚度。对于材质为二氧化硅的穿隧介电层而言，能产生直接穿隧效应的厚度102约为30或更薄。如图4中所示，在穿隧效应后，电子103陷入于结构中的陷入层。阻挡介电层104设计有一厚度及一传导带能阶足以防止从字元线到陷入层间的穿隧效应产生，及防止从陷入层到字元线的穿隧效应产生。
图5所示为一简化的能阶图，用以说明本发明实施例中应用的电场辅助穿隧效应(亦称为Fowler-Nordheim穿隧效应)。半导体基底有一能阶100。穿隧介电层有一厚度111足以防止直接穿隧效应产生。然而，在大电场辅助之下，此通过穿隧介电层的能带112会弯曲以致于在能阶100的电子113能够穿过穿隧介电层并陷入于电子陷入层中。
图6是为本发明的一较佳实施例的陷入式只读记忆体的反及闸阵列，和图1类似，一程式化偏压经由一电路施加在集成电路上，用以程式化选择记忆胞(15-2)。当然，施加的偏压会根据特定实施例而适当改变。图6所示记忆胞的标号与图1相同。在此实施例中的程式化操作，电路施加大约18V的程式化电压脉冲VG(programming voltage pulse)(或序列脉冲，sequence of pulse)至与记忆胞15-2闸极耦合的字元线WL2上。电路施加接地(或低电压)的位元线电压VBL至与包括记忆胞15-2的串联连接的记忆胞群组耦合的位元线BL2上。并且，于形成有记忆胞15-2的通道的隔离p型井施加以一接地偏压或低电压。此偏压在待程式化的记忆胞的通道和闸极之间产生一大电场，而足以产生电场辅助穿隧效应，以使电荷陷入结构中的电子增加，而提升记忆胞的启始电压。顶端选择晶体管(13、16、19)及底端选择晶体管(14、17、20)的闸极接收大约6V的电压VSEL，以使顶端选择晶体管(13、16、19)及底端选择晶体管(14、17、20)被偏压开启(biason)并导通。非选择字元线接收大约5V的偏压VG以致于被导通，即使它们的启始电压在之前的程式化操作中被提升。邻近位元线的非选择记忆胞接收大约8V的电压VBL在其位元线上。因此在邻近位元线的非选择记忆胞的电场相对地比选择记忆胞的电场小。同样地，在同一位元线上的非选择记忆胞的电场小于施加电压以建立电场辅助穿隧效应所需的电场。在与选择记忆胞15-2同一字元线上的记忆胞的电场是由10V的电压差所造成，此电场在本实施例中不足以造成明显的程式化分布(distribution)现象。
图7所示为本发明的一较佳实施例的陷入式只读记忆体的反及闸阵列，和图1类似，读取偏压(read bias)经由电路施加在集成电路上，用以读取选择记忆胞(15-2)。当然，施加的偏压会根据特定实施例而适当改变。图7所示记忆胞的标号与图1相同。本实施例中的读取过程，电路施加约1.6V的读取电压VG在与记忆胞15-2的闸极耦合的字元线WL2上。电路中施加接地(或低电压)的位元线电压VBL至横越位元线BL2的记忆胞群组的顶端点，并在记忆胞群组的底端的偏压线22施加约2V的电压VBL。形成有记忆胞15-2的通道的隔离p型井施加接地偏压或低电压。顶端选择晶体管及底端选择晶体管的闸极接收大约6V的电压VSEL，以使顶端选择晶体管及底端选择晶体管被偏压开启(bias on)并导通。邻近字元线的非选择记忆胞在其闸极上接收大约5V的偏压VG，以使非选择记忆胞能导通。邻近位元线是浮动(floating)或低偏压(biased low)。因此，除了记忆胞15-2具有一高的启始电压之外，包括记忆胞15-2的行中的记忆胞群组将被导通。
图8所示为使用陷入式只读记忆体阵列270的记忆元件的简化方块图。此记忆元件包括列译码器(column decoder)271和行译码器(rowdecoder)272，均连接到一定址总线(address bus)273。读取或程式化操作的电压以电源供应源275提供，经由行译码器272与列译码器271到阵列270中的选择记忆胞。感应放大器(sense amplifiers)以及数据写入(datain)结构276与行译码器272的输出端(output)、数据写入总线280以及数据输出总线281等相互耦合。读取及程式化状态机器277与记忆元件的各构件耦合。此状态机器可实施以专用逻辑、程式化逻辑阵列结构、通用处理器执行的指令或上述各项的组合。
图9所示为集成电路600，包括陷入式只读记忆体阵列601、逻辑电路603例如特定应用逻辑或程式化闸极阵列逻辑以及静态随机存取记忆体(SRAM)602。此陷入式只读记忆体阵列601可用以储存更多的常驻数据，例如用于程式化闸极阵列与永久不变的控制参数的程式化规格(programmable specification)。此静态随机存取记忆体602是用以储存工作数据，此工作数据是在操作逻辑电路603时使用。
图10所示为本发明中另一个系统芯片(SOC)的实施例。图10中的集成电路700包括陷入式只读记忆体阵列701、逻辑电路703例如特定应用逻辑或程式化闸极阵列逻辑、静态随机存取记忆体702以及通用处理器704。此陷入式只读记忆体阵列701可用以储存由通用处理器704执行的指令程式。此外，储存于静态随机存取记忆体702的指令能够提供处理器执行以控制陷入式只读记忆体阵列的程式化操作，此指令是藉由一外部控制器或经由陷入式只读记忆体阵列701传输到静态随机存取记忆体702。
总之，本发明提供一种称为陷入式只读记忆体的新颖的非挥发性记忆体。本发明揭露一新颖的陷入式只读记忆体技术(TROM)，包括一阵列架构、一记忆胞结构、一程式化方法及一读取方法。本发明的优点包括阵列架构与记忆胞结构比起其他的电荷陷入记忆体，包括氮化硅只读记忆体与反及闸浮动闸极技术，更容易设计其尺寸。并且，本发明比起氮化硅只读记忆体、硅/氧化硅/氮化硅/氧化硅/硅闪存及反及闸记忆体，可达到一更佳的数据保存效果。再者，记忆胞的尺寸更小于氮化硅只读记忆体与反及闸浮动闸极技术。此极佳的记忆胞数据保存效能能够架构出只读记忆体结构，此只读记忆体可电场程式化(field programmable)、记忆胞更密集、低成本以及具有大的储存容量。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的结构及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (29)
1、一种集成电路，其特征在于其包括：
一记忆胞阵列，该阵列是以多个行与多个列的多个记忆胞配置成一反及闸阵列，该些行包括串联耦合至一位元线的一或多个记忆胞群组，且该些列包括多个记忆胞群组，各该些记忆胞群组的闸极端点连接至一字元线，该阵列中的各该些记忆胞，包括一闸极端点、一第一通道端点、一第二通道端点、介于该第一通道端点与该第二通道端点间的一通道区域、位于该通道区域之上的一电荷陷入结构、介于该通道区域与该电荷陷入结构之间的一穿隧介电层以及介于该电荷陷入结构与该闸极端点之间的一阻挡介电层；
一第一电路，该第一电路是施加一正电压到该闸极端点，施加一低电压或接地到该第一通道端点及该第二通道端点，以产生一电场辅助穿隧效应穿过该穿隧介电层以程式化该阵列中的记忆胞；以及
一第二电路，用以读取该记忆胞中的数据。
2、根据权利要求1所述的集成电路，其特征在于其中所述的穿隧介电层具有阻障高度及厚度足以防止直接穿隧效应产生。
3、根据权利要求1所述的集成电路，其特征在于其中所述的穿隧介电层具有二氧化硅等效厚度，介于30到70之间。
4、根据权利要求1所述的集成电路，其特征在于其中所述的穿隧氧化层包括二氧化硅，且具有大于30的厚度。
5、根据权利要求1所述的集成电路，其特征在于其中所述的穿隧氧化层包括二氧化硅，且具有介于30到70之间的厚度。
6、根据权利要求1所述的集成电路，其特征在于其中所述的正电压为15V以上。
7、根据权利要求1所述的集成电路，其特征在于其中所述的电场为在5nm距离内施加15V以上的电压。
8、根据权利要求1所述的集成电路，其特征在于其中所述的该些记忆胞阵列是配置为一只读记忆体。
9、根据权利要求1所述的集成电路，其特征在于其中所述的阵列中的该些记忆胞在程式化之前具有一负启始电压。
10、根据权利要求1所述的集成电路，其特征在于其中所述的阵列中的该些记忆胞是配置为一次程式化的设计。
11、根据权利要求1所述的集成电路，其特征在于包括一静态随机存取记忆体阵列，以及一逻辑，用于存取储存于该记忆胞阵列与该静态随机存取记忆体阵列中的数据。
12、根据权利要求1所述的集成电路，其特征在于包括一静态随机存取记忆体阵列，以及一执行指令的处理器，该执行指令的处理器包括用于存取储存于该记忆胞阵列中以及用于存取储存于该静态随机存取记忆体中的数据的指令。
13、根据权利要求1所述的集成电路，其特征在于包括一静态随机存取记忆体阵列，以及一执行指令的处理器，该执行指令的处理器包括存取储存于该记忆胞阵列中以及存取储存于该静态随机存取记忆体中的数据的指令，其中该程式化逻辑包括该处理器执行的指令。
14、根据权利要求1所述的集成电路，其特征在于其中所述的电荷陷入结构包括氮化硅。
15、根据权利要求1所述的集成电路，其特征在于其中所述的电荷陷入结构包括氧化铝、HfOx、ZrOx或其他金属氧化材料的其中一种以上。
16、一种只读记忆胞，其特征在于其包括：
一第一通道端点；
一第二通道端点，其藉由一通道与该第一通道端点隔离，以及其中该通道在程式化之前是配置为一负启始电压；
一电荷陷入结构；
一闸极；
一阻挡介电层，其介于该电荷陷入结构与该闸极之间；以及
一穿隧介电层，其介于该通道与该电荷陷入结构之间，其中，该穿隧介电层具有一阻障高度和厚度，足以防止直接穿隧效应，藉由在该闸极施加一正电压以及在该第一通道及第二通道端点施加一低电压或者接地，使该记忆胞适合以一次程式化操作，藉由在该闸极施加一正电压以及在该第一通道及第二通道端点施加一低电压或者将该第一通道及第二通道端点接地，且适合用以当作一只读记忆体。
17、一种在单一基底上的集成电路，其特征在于其包括：
配置为只读记忆体的一记忆胞阵列，该阵列是以多个行与多个列的多记忆胞配置成一反及闸阵列，该些行包括串联连接至一位元线的一或多个记忆胞群组，且该些包括多个记忆胞群组，各该些记忆胞群组的闸极端点耦合至一字元线，该阵列中各该些记忆胞包括一闸极端点，一第一通道端点、一第二通道端点、介于该第一通道端点与该第二通道端点间的一通道区域，位于该通道区域上的一电荷陷入结构、介于该通道区域与该电荷陷入结构之间的一穿隧介电层以及介于该电荷陷入结构与该闸极端点之间的一阻挡介电层；
多数字元线位于该阵列中，并接触对应该阵列中该些列的记忆胞的该闸极；
多数位元线位于该阵列中，并耦合沿着对应该阵列中的该些行的该些记忆胞群组；
一定址译码器与该些字元线与该些位元线耦合，以定位该阵列中的一选择记忆胞；
一逻辑电路，与该些字元线以及该些位元线耦合，藉由施加一正电压于该闸极端点以及对该第一通道端点及该第二通道端点施加一低电压或接地，利用电场辅助通道效应使电子穿隧至该电荷陷入结构以程式化该阵列中的记忆胞；以及
一感测元件，其与该些位元线耦合，以感测在该阵列中该选择记忆胞的启始电压。
18、根据权利要求17所述的集成电路，其特征在于其中所述的穿隧介电层具有二氧化硅等效厚度，介于30到70之间。
19、根据权利要求17所述的集成电路，其特征在于其中所述的穿隧介电层包括二氧化硅，且厚度大于30。
20、根据权利要求17所述的集成电路，其特征在于其中所述的穿隧介电层包括二氧化硅，且厚度介于30到70之间。
21、根据权利要求17所述的集成电路，其特征在于其中所述的正电压为15V以上。
22、根据权利要求17所述的集成电路，其特征在于其中所述的电场为在5nm距离内施加15V以上的电压。
23、根据权利要求17所述的集成电路，其特征在于其中所述的阵列的记忆胞在程式化之前具有一负启始电压。
24、根据权利要求17所述的集成电路，其特征在于其中所述的阵列的记忆胞是配置为一次程式写入的设计。
25、根据权利要求17所述的集成电路，其特征在于包括一静态随机存取记忆体阵列，以及一逻辑，存取储存于该记忆胞阵列与该静态随机存取记忆体阵列中的数据。
26、根据权利要求17所述的集成电路，其特征在于包括一静态随机存取记忆体阵列，以及一执行指令的处理器，该执行指令的处理器包括存取储存于该记忆胞阵列中以及储存于该静态随机存取记忆体中的数据的指令。
27、根据权利要求17所述的集成电路，其特征在于包括一静态随机存取记忆体阵列，以及执行指令的一处理器，执行指令的该处理器包括存取储存于该记忆胞阵列中以及储存于该静态随机存取记忆体中的数据的指令，其中用于程式化的该逻辑包括该处理器执行的指令。
28、根据权利要求17所述的集成电路，其特征在于其中所述的电荷陷入结构包括一氮化硅层。
29、根据权利要求17所述的集成电路，其特征在于其中所述的电荷陷入结构包括氮化硅、HfO2材质的其中一种以上。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101071603B (zh) * | 2006-05-09 | 2011-05-11 | 索尼株式会社 | 解调器、盘驱动器装置和解调方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7256450B2 (en) * | 2004-03-24 | 2007-08-14 | Micron Technology, Inc. | NROM memory device with a high-permittivity gate dielectric formed by the low temperature oxidation of metals |
| KR100640973B1 (ko) * | 2004-08-02 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 프로그래밍/소거 방법 |
| US7110278B2 (en) * | 2004-09-29 | 2006-09-19 | Intel Corporation | Crosspoint memory array utilizing one time programmable antifuse cells |
| US7321502B2 (en) * | 2004-09-30 | 2008-01-22 | Intel Corporation | Non volatile data storage through dielectric breakdown |
| US8482052B2 (en) | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
| US7473589B2 (en) * | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
| US20070061359A1 (en) * | 2005-09-15 | 2007-03-15 | Emc Corporation | Organizing managed content for efficient storage and management |
| US8600948B2 (en) * | 2005-09-15 | 2013-12-03 | Emc Corporation | Avoiding duplicative storage of managed content |
| US7593264B2 (en) * | 2006-01-09 | 2009-09-22 | Macronix International Co., Ltd. | Method and apparatus for programming nonvolatile memory |
| US7544584B2 (en) | 2006-02-16 | 2009-06-09 | Micron Technology, Inc. | Localized compressive strained semiconductor |
| US8294224B2 (en) * | 2006-04-06 | 2012-10-23 | Micron Technology, Inc. | Devices and methods to improve carrier mobility |
| KR100710806B1 (ko) * | 2006-05-02 | 2007-04-23 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| US7485544B2 (en) * | 2006-08-02 | 2009-02-03 | Micron Technology, Inc. | Strained semiconductor, devices and systems and methods of formation |
| US7968960B2 (en) | 2006-08-18 | 2011-06-28 | Micron Technology, Inc. | Methods of forming strained semiconductor channels |
| US7811890B2 (en) | 2006-10-11 | 2010-10-12 | Macronix International Co., Ltd. | Vertical channel transistor structure and manufacturing method thereof |
| US8772858B2 (en) * | 2006-10-11 | 2014-07-08 | Macronix International Co., Ltd. | Vertical channel memory and manufacturing method thereof and operating method using the same |
| US7898850B2 (en) * | 2007-10-12 | 2011-03-01 | Micron Technology, Inc. | Memory cells, electronic systems, methods of forming memory cells, and methods of programming memory cells |
| US7759715B2 (en) * | 2007-10-15 | 2010-07-20 | Micron Technology, Inc. | Memory cell comprising dynamic random access memory (DRAM) nanoparticles and nonvolatile memory (NVM) nanoparticle |
| US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
| JP2020149989A (ja) * | 2019-03-11 | 2020-09-17 | キオクシア株式会社 | 電圧可変型メモリ素子と、該電圧可変型メモリ素子を有する半導体記憶装置 |
| US11017866B2 (en) | 2019-09-03 | 2021-05-25 | Silicon Storage Technology, Inc. | Method of improving read current stability in analog non-volatile memory using final bake in predetermined program state |
| US11177280B1 (en) | 2020-05-18 | 2021-11-16 | Sandisk Technologies Llc | Three-dimensional memory device including wrap around word lines and methods of forming the same |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5448517A (en) * | 1987-06-29 | 1995-09-05 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with NAND cell structure |
| US5270969A (en) * | 1987-06-29 | 1993-12-14 | Kabushiki Kaisha Toshiba | Electrically programmable nonvolatile semiconductor memory device with nand cell structure |
| JP2685770B2 (ja) * | 1987-12-28 | 1997-12-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| USRE35838E (en) * | 1987-12-28 | 1998-07-07 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with NAND cell structure |
| US5644533A (en) * | 1992-11-02 | 1997-07-01 | Nvx Corporation | Flash memory system, and methods of constructing and utilizing same |
| US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
| JP3512833B2 (ja) * | 1993-09-17 | 2004-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US5511020A (en) * | 1993-11-23 | 1996-04-23 | Monolithic System Technology, Inc. | Pseudo-nonvolatile memory incorporating data refresh operation |
| JP3073645B2 (ja) * | 1993-12-27 | 2000-08-07 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| US5387534A (en) * | 1994-05-05 | 1995-02-07 | Micron Semiconductor, Inc. | Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells |
| JP2630278B2 (ja) * | 1994-10-26 | 1997-07-16 | 日本電気株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| US5774400A (en) * | 1995-12-26 | 1998-06-30 | Nvx Corporation | Structure and method to prevent over erasure of nonvolatile memory transistors |
| US5768192A (en) * | 1996-07-23 | 1998-06-16 | Saifun Semiconductors, Ltd. | Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping |
| US5953254A (en) * | 1996-09-09 | 1999-09-14 | Azalea Microelectronics Corp. | Serial flash memory |
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US6215148B1 (en) * | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
| JP3999900B2 (ja) * | 1998-09-10 | 2007-10-31 | 株式会社東芝 | 不揮発性半導体メモリ |
| US6172907B1 (en) * | 1999-10-22 | 2001-01-09 | Cypress Semiconductor Corporation | Silicon-oxide-nitride-oxide-semiconductor (SONOS) type memory cell and method for retaining data in the same |
| KR100386611B1 (ko) * | 2000-05-08 | 2003-06-02 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법 |
| KR20020092114A (ko) * | 2001-06-02 | 2002-12-11 | 김대만 | 드레인 턴온 현상과 과잉 소거 현상을 제거한 ｓｏｎｏｓ셀, 이를 포함하는 불휘발성 메모리 장치 및 그 제조방법 |
| US6436768B1 (en) * | 2001-06-27 | 2002-08-20 | Advanced Micro Devices, Inc. | Source drain implant during ONO formation for improved isolation of SONOS devices |
| CN1201389C (zh) * | 2001-09-04 | 2005-05-11 | 旺宏电子股份有限公司 | 一种用于防止电荷充电的氮化物只读存储器制作方法 |
| KR100454117B1 (ko) * | 2001-10-22 | 2004-10-26 | 삼성전자주식회사 | 소노스 게이트 구조를 갖는 낸드형 비휘발성 메모리소자의구동방법 |
| TW503509B (en) * | 2001-10-29 | 2002-09-21 | Macronix Int Co Ltd | Manufacture method of substrate/oxide nitride/oxide/silicon device |
| DE10229065A1 (de) * | 2002-06-28 | 2004-01-29 | Infineon Technologies Ag | Verfahren zur Herstellung eines NROM-Speicherzellenfeldes |
| US20040130942A1 (en) * | 2003-01-02 | 2004-07-08 | Macronix International Co., Ltd. | Data retention for a localized trapping non-volatile memory |
-
2004
- 2004-02-03 US US10/771,023 patent/US7209389B2/en active Active
-
2005
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- 2005-02-03 CN CNB2005100016477A patent/CN100379001C/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101071603B (zh) * | 2006-05-09 | 2011-05-11 | 索尼株式会社 | 解调器、盘驱动器装置和解调方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7209389B2 (en) | 2007-04-24 |
| TW200541060A (en) | 2005-12-16 |
| US20050169055A1 (en) | 2005-08-04 |
| TWI299562B (en) | 2008-08-01 |
| CN100379001C (zh) | 2008-04-02 |
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