JP2012128816A

JP2012128816A - メモリシステム

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Publication number: JP2012128816A
Application number: JP2010282299A
Authority: JP
Inventors: Shinji Yonezawa; 真司米澤; Hirokuni Yano; 浩邦矢野; Toshikatsu Hida; 敏克檜田; Tatsuya Sumiyoshi; 達哉住吉
Original assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Current assignee: Toshiba Corp; Toshiba Information Systems Japan Corp
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2012-07-05
Also published as: US20120159058A1; US9330752B2

Abstract

【課題】メモリセルの状態を安定させることで信頼性を向上させることが可能なメモリシステムを提供する。
【解決手段】実施形態のメモリシステム１は、ワード線当たりのメモリセル群がｎ（ｎ≧２）ページ分の記憶容量を有する不揮発性メモリと、ホストが指定する論理アドレスと前記不揮発性メモリ上のデータの位置を指定する物理アドレスとの対応を示すアドレス変換テーブルを管理するランダムアクセスメモリと、前記アドレス変換テーブルを前記ランダムアクセスメモリから前記不揮発性メモリにコピーするデータ確定処理を実行する前に、同一のワード線に対応する前記ｎページへの書き込みの書き込み順序におけるページ数単位での最大距離以上のページ分のダミーデータを、有効データを書き込んだ前記不揮発性メモリに引き続き書き込むメモリコントローラとを備える。
【選択図】図１

Description

本発明の実施形態は、メモリシステムに関する。

近年、不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリの大容量化が進行し、このＮＡＮＤ型フラッシュメモリを搭載したメモリシステムとしてのＳＳＤ（Solid State Drive）が注目されている。このようなメモリシステムでは、ＮＡＮＤ型フラッシュメモリに記憶されたデータの信頼性を高めることが望まれている。

特開２００４−１９２７８９号公報特開２０１０−１６０８７３号公報特開２００９−２０５５５５号公報特開２００９−２１７７５５号公報

本発明の一つの実施形態は、メモリセルの状態を安定させることで信頼性を向上させることが可能なメモリシステムを提供することを目的とする。

本発明の一つの実施形態のメモリシステムは、ワード線当たりのメモリセル群がｎ（ｎ≧２）ページ分の記憶容量を有する不揮発性メモリと、ホストが指定する論理アドレスと前記不揮発性メモリ上のデータの位置を指定する物理アドレスとの対応を示すアドレス変換テーブルを管理するランダムアクセスメモリと、前記アドレス変換テーブルを前記ランダムアクセスメモリから前記不揮発性メモリにコピーするデータ確定処理を実行する前に、同一のワード線に対応する前記ｎページへの書き込みの書き込み順序におけるページ数単位での最大距離以上のページ分のダミーデータを、有効データを書き込んだ前記不揮発性メモリに引き続き書き込むメモリコントローラとを備える。

図１は、本実施形態のメモリシステムの構成を示すブロック図である。図２は、ＮＡＮＤメモリチップの物理ブロックについて説明するための図であり、図２（ａ）はＮＡＮＤメモリチップに含まれる１個の物理ブロックの構成例を示す等価回路図であり、図２（ｂ）は１個のメモリセルトランジスタＭＴに２ビットの記憶を行う４値データ記憶方式でのしきい値分布を示す模式図である。図３は、ＮＡＮＤフラッシュメモリへの書き込み順序の一例を説明するための図であり、図３（ａ）は各ワード線ＷＬｉに接続されているメモリセル群に対応した下位ページおよび上位ページの配置を示す図であり、図３（ｂ）は各ページの書き込み順序を示す図である。図４は、本実施形態におけるアドレス変換テーブルとＮＡＮＤブロック内でアドレスが付されたページ配置との関係を示す図である。図５は、本実施形態におけるＮＡＮＤブロックへのダミーデータ書き込みを含んだデータ書き込み処理の流れを示すタイムチャートである。図６は、本実施形態におけるＮＡＮＤブロックへのダミーデータ書き込みを含んだデータ書き込み処理の流れを示すフローチャートである。図７は、本実施形態において上位ページにダミーデータを書き込むことにより同一のワード線に属する有効データが書き込まれた下位ページが保護される様子を示す図である。図８は、比較例におけるＮＡＮＤブロックへのデータ書き込み処理の流れを示すタイムチャートである。図９は、比較例におけるアドレス変換テーブルとＮＡＮＤブロック内でアドレスが付されたページ配置との関係を示す図である。図１０は、パーソナルコンピュータの外観を示す斜視図である。図１１は、パーソナルコンピュータの機能構成例を示す図である。

ＮＡＮＤ型フラッシュメモリにおいて多値メモリセルに書き込みを行う場合の不良現象のひとつに、上位ページのデータ書き込み中にエラー（書き込み失敗）または不正電源断が発生すると、当該上位ページに対応する下位ページのデータ読み出しが不可能になるという現象が知られている。

一方、メモリシステムは、所定の間隔もしくはホストからの明示の指示（例えばフラッシュコマンド）によりＮＡＮＤ型フラッシュメモリに書き込んだデータを、再起動時に保証する必要がある。

このため、メモリシステムは書き込んだデータに関して、ＮＡＮＤ型フラッシュメモリ上の物理アドレス（以下、ＮＡＮＤアドレスと表記する）とホストが指定する論理アドレス（以下、ホストアドレスと表記する）との対応関係(アドレス変換表)を不揮発化して、書き込んだデータを確定する処理(データ確定処理)を行う。

しかしながら、このデータ確定処理後に、既に書き込まれたデータを含むブロック内で追記を行う際にエラーが発生し、既に書き込まれたデータの破壊が発生すると、上述したデータ確定処理により確定したデータの読み出しができない状態になる。

例えば、ある下位ページに対してデータ書き込みを行った後にデータ確定処理を行い、その後当該下位ページとワード線を共有する上位ページにデータ書き込みを行う場合を考える。この上位ページへの書き込み時にエラーもしくは不正電源断が発生した場合、ワード線を共有する下位ページのデータが破壊される。

上述した通り、メモリシステムとしてはデータ確定処理前に書き込んだ上記下位ページのデータを保証する必要があるので、このような事態に対する対策が必要となる。

この対策の一例として、同一ブロック内で追記を行う場合に、書き込み時のエラーにより破壊される可能性のある下位ページを前もって別の場所に退避させる方法がある。しかしながら、破壊が発生した場合、下位ページ復元処理に時間がかかり、またその処理が複雑になる。

他の対策として、１回の書き込みで１ブロック分のデータを書き終える方法がある。同一ブロック内で追記を行わなければ、書き込み時のエラーによるデータの破壊対策は不要となる。しかしながら、１回の書き込みサイズがブロックサイズと等しくなってしまうため、小さいデータを書き込む場合に書き込み効率が低下する。

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

（第１の実施形態）
図１は、第１の実施形態のメモリシステム１の構成を示すブロック図である。メモリシステム１は、図示するように、パーソナルコンピュータなどのホスト（Ｈｏｓｔ）７と接続され、ホスト７の外部記憶装置として機能する。ここでは、ホスト７とメモリシステム１との間は、一例として、ＡＴＡ（Advanced Technology Attachment）規格に準拠した通信インタフェースで接続されているものとする。メモリシステム１がホスト７から受信する書き込み／読み出し要求は、ＬＢＡ（Logical Block Addressing）で定義されたアクセス対象の先頭アドレスとアクセス対象の領域の範囲を示すセクタサイズとが含まれている。

メモリシステム１は、ユーザデータ及びアドレス変換テーブルを記憶する不揮発性半導体メモリとしてのＮＡＮＤフラッシュメモリ２と、ホスト７とＮＡＮＤフラッシュメモリ２との間でデータ転送制御を行うとともにメモリシステム１内の各構成要素を制御するコントローラ３と、上記アドレス変換テーブルの少なくとも一部を一時的に記憶する揮発性半導体メモリとしてのランダムアクセスメモリ（ＲＡＭ）４と、ホスト７との間の通信インタフェースの制御を実行するホストインタフェースコントローラであるホストコントローラ５とを備えて構成されている。ランダムアクセスメモリ４は、例えばＤＲＡＭ又はＳＲＡＭで構成される。

アドレス変換テーブルは、ホスト７が指定する論理アドレスとＮＡＮＤフラッシュメモリ２内のデータの位置を指定する物理アドレスとの対応を示すものである。アドレス変換テーブルはＮＡＮＤフラッシュメモリ２に記憶されており、メモリシステム１の起動時等の所定のタイミングでランダムアクセスメモリ４に展開される。コントローラ３は、データ書き込み等に伴い論理アドレスと物理アドレスとの対応関係が更新された場合、ランダムアクセスメモリ４に展開されたアドレス変換テーブルを更新するが、ＮＡＮＤフラッシュメモリ２内のアドレス変換テーブルについては更新しない。

上述のように、ランダムアクセスメモリ４のみに最新のアドレス変換テーブルが存在する状況では、不正電源断等に対応できないため、コントローラ３は所定の間隔もしくはホストからの明示の指示により、最新のアドレス変換テーブルをＮＡＮＤフラッシュメモリ２に書き込み不揮発化する。この時点でデータ確定処理が完了し、再起動後にはＮＡＮＤフラッシュメモリ２に書き込まれたアドレス変換テーブルをランダムアクセスメモリ４に展開することで、データ確定処理前の状態を復元することが可能となる。コントローラ３は、例えばアドレス変換テーブルの更新量が所定の閾値に達した場合、あるいはホスト７からフラッシュコマンドを受けた場合に、データ確定処理を行う。

ＮＡＮＤフラッシュメモリ２は、一つ以上のＮＡＮＤメモリチップを備えている。さらに、各ＮＡＮＤメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。図２（ａ）は、ＮＡＮＤメモリチップに含まれる１個の物理ブロックの構成例を示す等価回路図である。各物理ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のＮＡＮＤストリングを備えている（ｐは、０以上の整数）。（ｐ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、および電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧が変化し、このしきい値電圧の違いに応じてデータを記憶する。ここでは、メモリセルトランジスタＭＴは、多値（２ビット以上のデータ）を記憶するように構成されている。

また、メモリセルトランジスタＭＴは、浮遊ゲート電極を有する構造に限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることでしきい値調整可能な構造であってもよい。

各ＮＡＮＤストリングにおいて、（ｑ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。

そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｑは、物理ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｐ＋１）個のメモリセルトランジスタＭＴは１ページ（物理ページ）として取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

メモリセルトランジスタＭＴ当たり複数ビット格納可能に構成されているものがある。例えば、メモリセルトランジスタＭＴ当たりｎ（ｎ≧２）ビット格納可能な場合、ワード線当たりの記憶容量はｎページ分のサイズに等しくなる。図２（ｂ）は、例えば、１個のメモリセルトランジスタＭＴに２ビットの記憶を行う４値データ記憶方式でのしきい値分布を示す模式図である。４値データ記憶方式では、メモリセルトランジスタＭＴ当たり、２ページ分のデータを記憶することができる。先に書き込みがなされるページを下位ページ、下位ページの後から書き込みがなされるページを上位ページという。

メモリセルトランジスタＭＴは、上位ページデータ“ｘ”と下位ページデータ“ｙ”とで定義される４値データ“ｘｙ”の何れか１つを保持可能である。この４値データ“ｘｙ”は、メモリセルトランジスタＭＴのしきい値電圧の順に、例えば、データ“１１”、“０１”、“００”、“１０”が割り当てられる。データ“１１”は、メモリセルトランジスタＭＴのしきい値電圧が負の消去状態である。なお、データの割り当て規則はこれに限らない。また、本実施の形態では、以降、１個のメモリトランジスタＭＴに２ビットの値を記憶することができるものを取り上げて説明するが、１個のメモリセルトランジスタＭＴに３ビット以上の記憶を行う構成であってもよい。なお、以降、メモリセルトランジスタＭＴを単にメモリセルと表現することもある。

下位ページ書き込み動作においては、データ“１１”（消去状態）のメモリセルに対して選択的に、下位ビットデータ“ｙ”の書き込みによって、データ“１０”が書き込まれる。上位ページ書き込み動作においては、データ“１１”のメモリセルと、データ“１０”のメモリセルに対して、それぞれ選択的に上位ビットデータ“ｘ”の書き込みが行われて、データ“０１”およびデータ“００”が書き込まれる。上位ページ書き込み前のデータ“１０”のしきい値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”のしきい値分布の中間程度に位置しており、一般的に、上位ページ書き込み後のしきい値分布よりブロードとなっている。

ユーザデータの書き込み時においては、隣接メモリセル間のカップリング容量の影響により、メモリセルのしきい値電圧が変動する。そこで、隣接メモリセルのカップリング容量の影響を軽減するため、書き込み先の下位ページと上位ページとが離れるように書き込み順序が工夫されている。図３は、ＮＡＮＤフラッシュメモリ２への書き込み順序の一例を説明するための図である。図３（ａ）に示すように、まず、ｉをゼロ値以上の整数とし、ワード線ＷＬｉに接続されているメモリセル群の下位ページを下位ページｉ（ＬｏｗｅｒＰａｇｅｉ）、上位ページを上位ページｉ（ＵｐｐｅｒＰａｇｅｉ）と表現することとする。

図３（ｂ）に示すように、ブロック先頭の下位ページ（下位ページ０）の書き込みが行われた後、（１）下位ページ２ｉ＋１、（２）上位ページ２ｉ、（３）下位ページ２ｉ＋２、（４）上位ページ２ｉ＋１の順番で書き込みが実行される。（４）の書き込みが終了すると、ｉは１インクリメントされ、（１）が示す書き込み先への書き込みが実行される。このように、下位ページへの書き込み（１）、（２）と、その次に実行される上位ページへの書き込み（３）、（４）とがページアドレス的に不連続（この場合は２ページ又は３ページ分）になっている。

上記の書き込み順序は近接効果低減を目的とした書き込み順序の一例であり、本実施の形態においては、図３（ａ）に示したページ構成において、図３（ｂ）に示したページの列に対して上から下に向かって順番に書き込みが実行されるとして説明する。ここで図４は、アドレス変換テーブルの一例を示している。本実施形態においては、ＮＡＮＤフラッシュメモリ２におけるアドレスの管理単位は４ページ単位になっており、図４の左側に示したランダムアクセスメモリ４が管理しているアドレス変換テーブルにおけるアドレス変換の単位は４ページ単位になっている。ただし、４ページ単位とするのは一例でありこれに限定されない。

本実施形態においては、コントローラ３が上記したアドレス変換テーブルをランダムアクセスメモリ４からＮＡＮＤフラッシュメモリ２にコピーを行う上述したデータ確定処理をする場合、その前に、すでに書き込みが終了した有効データに続けてダミーデータを記録する。ダミーデータを記録するのはデータ確定処理前に限定すれば、書き込み効率の低下を避けつつ追記時のエラーによる確定した既書き込み有効データの破壊を防ぐことが可能となる。

本実施形態のメモリシステム１におけるダミーデータの書き込み手順について、図４、図５のタイムチャート、および図６のフローチャートを用いて詳細に説明する。

まず、コントローラ３の書き込み制御部により、ホストアドレス（論理アドレス）Ｄへのデータ書き込みが行われる（図５、図６のステップＳ１１）。コントローラ３は、ＮＡＮＤフラッシュメモリ２内の１つのＮＡＮＤブロックに属するＮＡＮＤアドレスＷの領域に有効なデータを書き込み、ランダムアクセスメモリ４が管理するアドレス変換テーブルにこの対応を書き込む。図４の右側に示すようにＮＡＮＤアドレスＷの領域の最終ページは下位ページ０である。

さらに、ホストアドレスＥへのデータ書き込みとして上記ＮＡＮＤブロック内のＮＡＮＤアドレスＸの領域に有効なデータが書き込まれる（図５、図６のステップＳ１２）。そしてアドレス変換テーブルにこの対応が書き込まれる。図４の右側に示すようにＮＡＮＤアドレスＸの領域は、下位ページ１、上位ページ０、下位ページ２、上位ページ１からなる。

その後、データ確定処理(図６のステップＳ１４)を行う前に、その後の追記(ステップＳ１５)により破壊される可能性のあるページを、ダミーデータで埋める(図５、図６ステップＳ１３)。具体的には、図４に示した下位ページ３、上位ページ２、下位ページ４、上位ページ３の４ページからなる上記ＮＡＮＤブロック内のＮＡＮＤアドレスＹの領域に全てダミーデータを書き込む。アドレスＹはランダムアクセスメモリ４が管理するアドレス変換テーブルから参照できないホストアドレス（論理アドレス）を有さないＮＡＮＤブロック上の領域である。ダミーデータとしては２値のうちどちらを書き込んでもかまわない。

その後、上記アドレス変換テーブルをランダムアクセスメモリ４からＮＡＮＤフラッシュメモリ２にコピーしてデータ確定処理を実行する（図５、図６ステップＳ１４）。これにより、データ確定処理前にホストアドレスＤへ書き込まれたデータ、及びホストアドレスＥに追記されたデータが保証される。

さらに、ホストアドレスＧへのデータ書き込みとして上記ＮＡＮＤブロック内のアドレスＺの領域に有効なデータが書き込まれる（図５、図６のステップＳ１５）。そしてアドレス変換テーブルにこの対応が書き込まれる。図４の右側に示すようにアドレスＺの領域は、下位ページ５、上位ページ４、下位ページ６、上位ページ５からなる。このとき上位ページ４の書き込みにおいてエラーが発生して下位ページ４のデータが破壊されてもダミーデータであるので問題はない。

このように、ダミーデータ追記処理(ステップＳ１３)を行うことで、データ確定処理(ステップＳ１４)が行われた後に、追記(ステップＳ１５)が行われ書き込みエラー、不正電源断による同一のワード線に対応する既書き込みページの破壊が発生した場合、図４の右側に示すように破壊されるページはダミーデータが記録されたページとなるので、データ確定処理以前に記録されたデータが破壊されることを防ぐことが可能となる。

上記した図６のステップ１３にてダミーデータを書き込む領域（即ち、書き込むダミーデータのサイズ）として、本実施形態におけるアドレス変換の単位である４ページを選択したが、それ以下のページ数にダミーデータを書き込んでも、以下に説明するように上述したデータ確定処理以前に記録されたデータの破壊は回避することができる。

例えば、図４の右側に示したページの書き込み順序を見てみると、同一のワード線に対応する下位ページと上位ページの書き込み順序におけるページ数単位での距離は最大で３ページとなる。具体的には、同一のワード線に対応する下位ページ０と上位ページ０は書き込み順序において２ページ離れているが、他の同一のワード線に対応する下位ページと上位ページの組、例えば、下位ページ１と上位ページ１、下位ページ２と上位ページ２、下位ページ３と上位ページ３・・・は全て３ページ離れている。従って、図４の右側に示したページの書き込み順序において、同一のワード線に対応する下位ページと上位ページの書き込み順序におけるページ数単位での最大距離は３ページである。同一のワード線に対応する下位ページと上位ページの書き込み順序におけるページ数単位での最大距離が定まれば、最大距離以上のページ数分のダミーデータをデータ確定処理の前に書き込むことで、確定済みのデータを破壊することは確実に回避できる。この場合は３ページのダミーデータの書き込みで十分である。

また、図４の右側に示したページの書き込み順序はそのままで、アドレス変換の単位となるページ数が４ページ以上の例えば８ページなどだった場合においても、上述したように同一のワード線に対応する下位ページと上位ページの書き込み順序におけるページ数単位での最大距離以上のページ数分のダミーデータを書き込めばよいので、３ページのダミーデータを書き込めば十分である。３ページ以上のダミーデータを毎回のデータ確定処理の前に書き込めばよいのであるが、最大距離以上の固定ページ数のダミーデータを書き込むことにしておくと処理が簡易となる。

ただし、上記実施形態で説明したように、アドレス変換テーブルにおけるアドレス変換の単位となるページ数（４ページ）が上記最大距離（３ページ）以上の場合は、アドレス変換の単位となるページ数である４ページ分のダミーデータを書き込むことで処理がより簡易になる。逆にアドレス変換テーブルにおけるアドレス変換の単位となるページ数が上記最大距離未満である場合、例えば最大距離は３ページでアドレス変換の単位が１ページである場合は最大距離のページ数分のダミーデータを書き込めば十分である。

また、上記実施形態においては、１つのメモリセルトランジスタＭＴが２ビットを格納する場合、即ちｎ＝２の場合について説明したが、２より大きなｎに対しても同一のワード線に対応するページの追加書き込みに起因した既書き込みの有効データの破壊を防ぐことが可能である。即ち、データ確定処理を実行する前に、同一のワード線に対応するｎページから選択した２つのページについてそれらの書き込み順序におけるページ数単位での距離を全て求め、それらの距離の中の最大距離以上のページ分のダミーデータを、データ確定処理の前であって有効データを書き込んだ後に引き続き書き込むことにより、同様な効果が得られる。

さらに、上記した同一のワード線に対応するページの書き込み順序におけるページ単位での距離の最大値以上のダミーデータを書き込むという手法よりさらにダミーデータの数を減らすことも可能である。具体的には、上記実施形態において、図６のステップＳ１２においてＮＡＮＤブロック内のアドレスＸの領域に有効なデータが書き込まれ、ここでデータ確定処理を実行しようとする場合に、実際にデータ確定処理後の追記時のエラーによる既書き込み有効データの破壊を回避するためには、図７に示すようにアドレスＹの領域内の上位ページ２にダミーデータを書き込んで有効データが書き込まれた下位ページ２を保護すれば十分である。即ち、データ確定処理を実行する前に、有効データが書き込まれた下位ページと同一のワード線に属する未書き込みの上位ページの全て（この場合は上位ページ２のみなので１ページ分）にダミーデータを書き込めば十分である。これにより不安定な下位ページをダミーデータで保護することができる。

ただし、この場合、有効データが書き込まれていない下位ページ３にデータが書き込まれていないと下位ページ３とワード線を同じくしデータ確定処理後に有効データが書き込まれる上位ページ３への書き込みを適切に実行できなくなるので、下位ページ３にもダミーデータを書き込むことが望ましい。即ち、有効データが書き込まれた下位ページと同一のワード線に属する未書き込みの上位ページの中で書き込み順序において最後となる未書き込みの上位ページ（図７の上位ページ２）までの上記書き込み順序に沿った全ての未書き込みのページ（図７の下位ページ３と上位ページ２）である２ページにダミーデータを書き込む。またこの場合も有効データが書き込まれた下位ページと同一のワード線に属する未書き込みの上位ページの中で書き込み順序において最後となる未書き込みの上位ページまでの上記書き込み順序に沿った全ての未書き込みのページの数がアドレス変換の単位となるページ数以下となる場合は、アドレス変換の単位となるページ数分ダミーデータを書き込む方が、処理が簡易になり得る。

また、図７に示した例も、１つのメモリセルトランジスタＭＴが２ビット格納する場合、即ちｎ＝２の場合についての例であるが、２より大きなｎに対しても同一のワード線に対応するページの追加書き込みに起因した既書き込みの有効データの破壊を防ぐことが可能である。即ち、データ確定処理を実行する前に、有効データが書き込まれたページと同一のワード線に属する未書き込みのページの全てにダミーデータを書き込むことによりデータ確定処理済みの有効データの破壊を防ぐことが可能となる。この場合も、有効データが書き込まれたページと同一のワード線に属する未書き込みのページの中で書き込み順序において最後となる未書き込みのページまでの上記書き込み順序に沿った全ての未書き込みのページにダミーデータを書き込んでもよい。そして、この書き込み順序において最後となる未書き込みのページまでの上記書き込み順序に沿った全ての未書き込みのページの数がアドレス変換の単位となるページ数以下となる場合は、アドレス変換の単位となるページ数分ダミーデータを書き込む方が、処理が簡易になり得る。

比較例として、例えば図８に示すようにＮＡＮＤブロックに対してホストアドレスＡおよびＢへの２回の書き込みがＮＡＮＤブロックのＮＡＮＤアドレスＷおよびＸに対して実行された後、データ確定処理を行い、その後さらにホストアドレスＣへのデータ追記をＮＡＮＤブロックのＮＡＮＤアドレスＹに行う。このＮＡＮＤアドレスＹへのデータ追記において、図９に示すように既に有効データが書き込まれてデータ確定処理がなされた下位ページ２と同一のワード線に属する上位ページ２への書き込みがされたときに、書き込みエラー、もしくは不正電源断が発生することがあり得る。この場合、上位ページ２に対応する下位ページ２のデータが破壊されてしまう(図９)。即ち、データ確定処理前に書き込んだデータが保証されない現象が起きてしまう。

本実施形態においては上記説明したように、データ確定処理前にダミーデータを書き込むことによりこの問題を回避することが可能となる。即ち、データ確定処理前に書き込まれたメモリセルの状態を安定させることで信頼性を向上させることができる。また、ダミーデータを書き込むタイミングをデータ確定処理前に限定しているので、書き込み効率の低下を抑制することが可能となる。また、本実施形態においてはページ書き込み順序として近接効果を低減した書き込み方法を例にして説明したが、近接効果を配慮しないワード線の順番に沿ったページ書き込み順序の場合にも適用可能であることはいうまでもない。

（第２の実施の形態）
図１０は、メモリシステム１を搭載したパーソナルコンピュータ１２００の一例を示す斜視図である。パーソナルコンピュータ１２００は、本体１２０１、及び表示ユニット１２０２を備えている。表示ユニット１２０２は、ディスプレイハウジング１２０３と、このディスプレイハウジング１２０３に収容された表示装置１２０４とを備えている。

本体１２０１は、筐体１２０５と、キーボード１２０６と、ポインティングデバイスであるタッチパッド１２０７とを備えている。筐体１２０５内部には、メイン回路基板、ＯＤＤ（Optical Disk Device）ユニット、カードスロット、及びメモリシステム１等が収容されている。

カードスロットは、筐体１２０５の周壁に隣接して設けられている。周壁には、カードスロットに対向する開口部１２０８が設けられている。ユーザは、この開口部１２０８を通じて筐体１２０５の外部から追加デバイスをカードスロットに挿抜することが可能である。

メモリシステム１は、従来のＨＤＤの置き換えとして、パーソナルコンピュータ１２００内部に実装された状態として使用してもよいし、パーソナルコンピュータ１２００が備えるカードスロットに挿入した状態で、追加デバイスとして使用してもよい。

図１１は、ＳＳＤを搭載したパーソナルコンピュータのシステム構成例を示している。パーソナルコンピュータ１２００は、ＣＰＵ１３０１、ノースブリッジ１３０２、主メモリ１３０３、ビデオコントローラ１３０４、オーディオコントローラ１３０５、サウスブリッジ１３０９、ＢＩＯＳ−ＲＯＭ１３１０、メモリシステム１、ＯＤＤユニット１３１１、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１３１２、及びネットワークコントローラ１３１３等を備えている。

ＣＰＵ１３０１は、パーソナルコンピュータ１２００の動作を制御するために設けられたプロセッサであり、メモリシステム１から主メモリ１３０３にロードされるオペレーティングシステム（ＯＳ）を実行する。更に、ＯＤＤユニット１３１１が、装填された光ディスクに対して読出し処理及び書込み処理の少なくとも１つの処理の実行を可能にした場合に、ＣＰＵ１３０１は、それらの処理の実行をする。

また、ＣＰＵ１３０１は、ＢＩＯＳ−ＲＯＭ１３１０に格納されたシステムＢＩＯＳ（Basic Input Output System）も実行する。尚、システムＢＩＯＳは、パーソナルコンピュータ１２００内のハードウェア制御のためのプログラムである。

ノースブリッジ１３０２は、ＣＰＵ１３０１のローカルバスとサウスブリッジ１３０９との間を接続するブリッジデバイスである。ノースブリッジ１３０２には、主メモリ１３０３をアクセス制御するメモリコントローラも内蔵されている。

また、ノースブリッジ１３０２は、ＡＧＰ（Accelerated Graphics Port）バス等を介してビデオコントローラ１３０４との通信、及びオーディオコントローラ１３０５との通信を実行する機能も有している。

主メモリ１３０３は、プログラムやデータを一時的に記憶し、ＣＰＵ１３０１のワークエリアとして機能する。主メモリ１３０３は、例えばＲＡＭから構成される。

ビデオコントローラ１３０４は、パーソナルコンピュータ１２００のディスプレイモニタとして使用される表示ユニット１２０２を制御するビデオ再生コントローラである。

オーディオコントローラ１３０５は、パーソナルコンピュータ１２００のスピーカ１３０６を制御するオーディオ再生コントローラである。

サウスブリッジ１３０９は、ＬＰＣ（Low Pin Count）バス１３１４上の各デバイス、及びＰＣＩ（Peripheral Component Interconnect）バス１３１５上の各デバイスを制御する。また、サウスブリッジ１３０９は、各種ソフトウェア及びデータを格納する記憶装置であるメモリシステム１を、ＡＴＡインタフェースを介して制御する。

パーソナルコンピュータ１２００は、セクタ単位でメモリシステム１へのアクセスを行う。ＡＴＡインタフェースを介して、書き込みコマンド、読出しコマンド、キャッシュフラッシュコマンド等がメモリシステム１に入力される。

また、サウスブリッジ１３０９は、ＢＩＯＳ−ＲＯＭ１３１０、及びＯＤＤユニット１３１１をアクセス制御するための機能も有している。

ＥＣ／ＫＢＣ１３１２は、電力管理のためのエンベデッドコントローラと、キーボード（ＫＢ）１２０６及びタッチパッド１２０７を制御するためのキーボードコントローラとが集積された１チップマイクロコンピュータである。

このＥＣ／ＫＢＣ１３１２は、ユーザによるパワーボタンの操作に応じてパーソナルコンピュータ１２００の電源をＯＮ／ＯＦＦする機能を有している。ネットワークコントローラ１３１３は、例えばインターネット等の外部ネットワークとの通信を実行する通信装置である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１メモリシステム、２ＮＡＮＤフラッシュメモリ（第１の不揮発性メモリ）、３コントローラ、４ランダムアクセスメモリ、５ホストコントローラ、７ホスト、Ｓ１１〜Ｓ１５ステップ。

Claims

ワード線当たりのメモリセル群がｎ（ｎ≧２）ページ分の記憶容量を有する不揮発性メモリと、
ホストが指定する論理アドレスと前記不揮発性メモリ上のデータの位置を指定する物理アドレスとの対応を示すアドレス変換テーブルを管理するランダムアクセスメモリと、
前記アドレス変換テーブルを前記ランダムアクセスメモリから前記不揮発性メモリにコピーするデータ確定処理を実行する前に、同一のワード線に対応する前記ｎページへの書き込みの書き込み順序におけるページ数単位での最大距離以上のページ分のダミーデータを、有効データを書き込んだ前記不揮発性メモリに引き続き書き込むメモリコントローラと
を備えたことを特徴とするメモリシステム。
予め定めた数のページ分のダミーデータを前記不揮発性メモリに書き込む
ことを特徴とする請求項１に記載のメモリシステム。
前記アドレス変換テーブルにおけるアドレス変換の単位となるページ数が前記最大距離以上の場合は、アドレス変換の単位となるページ数分のダミーデータを前記不揮発性メモリに書き込む
ことを特徴とする請求項２に記載のメモリシステム。
ワード線当たりのメモリセル群がｎ（ｎ≧２）ページ分の記憶容量を有する不揮発性メモリと、
ホストが指定する論理アドレスと不揮発性メモリ上のデータの位置を指定する物理アドレスとの対応を示すアドレス変換テーブルを管理するランダムアクセスメモリと、
前記アドレス変換テーブルを前記ランダムアクセスメモリから前記不揮発性メモリにコピーするデータ確定処理を実行する前に、有効データが書き込まれたページと同一のワード線に属する未書き込みのページの全てにダミーデータを書き込むメモリコントローラと
を備えたことを特徴とするメモリシステム。
前記未書き込みのページの中で書き込み順序において最後となる前記未書き込みのページまでの前記書き込み順序に沿った全ての前記未書き込みのページにダミーデータを書き込む
ことを特徴とする請求項４に記載のメモリシステム。
前記ｎが２である
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載のメモリシステム。