KR20040025534A - 반도체 장치 - Google Patents

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KR20040025534A
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다나까요시노리
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미쓰비시덴키 가부시키가이샤
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Abstract

스토리지 노드에 Ru 등의 금속을 이용하여도, 절연막과 박리가 생기지 않고, 단락 등의 원인이 되는 파손이 생기지 않는 반도체 장치를 얻을 수 있으며, 반도체 기판 상에, 캐패시터 영역 및 주변 영역 양쪽에 걸쳐 위치하는 기초층 절연막(3)과, 기초층 절연막 위에 위치하는 층간 절연막(7)과, 캐패시터 영역 및 주변 영역에서, 각각, 기초 층간 절연막 상에 그 바닥부를 접하고, 개구측을 위로 하여 층간 절연막(7)을 관통하도록 위치하는, 바닥부를 갖는 통형 금속막(11, 13)을 포함하며, 캐패시터 영역 및 주변 영역 양쪽에서, 그 개구측은 층간 절연막의 관통 홀의 측벽을 따르는 부분만으로 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 고신뢰성의 캐패시터를 갖는 미세화된 반도체 장치에 관한 것이다.
도 36에서, 실리콘 기판(101) 위에 실리콘 산화막 등의 기초 층간 절연막(103)이 적층되고, 그 위에 실리콘 질화막 및/또는 금속 산화막 등의 절연막(105)이 배치된다. 절연막(105) 위에는 실리콘 산화막 등의 층간 절연막(107)이 퇴적된다. 절연막(105)은 층간 절연막(107)에 포함되며, 층간 절연막(107)의 일부로 생각할 수도 있다.
이 반도체 장치는, 크게 캐패시터가 형성되는 캐패시터 영역과, 마크 및 TEG(Test Element Group) 영역으로 나누어져 있다. DRAM에서의 주변 회로 영역을 포함해서, 마크 및 TEG 영역 등을 주변 영역이라고 부르기로 한다. 캐패시터 영역의 층간 절연막(107) 내에는, 캐패시터의 하부 전극을 구성하는 스토리지 노드(111)가 형성된다. 이 스토리지 노드는 도핑된 다결정 실리콘으로 형성되어있지만, 반도체 장치의 미세화의 진전에 따라, 캐패시터의 대용량화를 달성하기 위해서 스토리지 노드를 구성하는 도핑된 다결정 실리콘막의 두께를 얇게 하고 있다. 이 도핑된 다결정 실리콘막을 박막화함에 의한 폐해로서, TEG 영역에서 스토리지 노드의 컨택트를 확실하게 얻기 어려운 문제가 생겼다(예를 들면, 일본 특개 2001-339050호 공보 참조).
상기와 같이 도핑된 다결정 실리콘을 이용하여 스토리지 노드를 형성하는 경우도 있지만, 캐패시터의 대용량화를 추진하는 경우 등에서, 스토리지 노드(111)는 루테늄(Ru), 백금(Pt) 등의 귀금속, 또는 텅스텐(W) 등의 고융점 금속으로 형성된다. 스토리지 노드(111)와 실리콘 기판을 전기적으로 접속하는 플러그 배선(109)은 기초 층간 절연막(103)을 관통하도록 형성된다. 스토리지 노드(111)와 동일한 층의 주변 영역에는, 사진 제판에 필요한 얼라인먼트 마크(113), 즉 중첩 검사 마크나 노광기 얼라인먼트 마크가 형성된다. 이들 얼라인먼트 마크(113)는 스토리지 노드(111)와 동일 공정으로 형성된다. 따라서, 스토리지 노드(111)와 얼라인먼트 마크(113)는 동일한 재질로 형성된다.
상기한 바와 같이, 스토리지 노드(111)에 루테늄이나 백금 등의 귀금속을 이용한 경우, 스토리지 노드(111)와 기초 층간 절연막(103)의 밀착성이 낮은 것이 문제가 된다. 이 때문에, 후공정에서 어닐링 처리나 산화 처리, 특히 캐패시터 유전체막에 Ta2O5를 이용한 경우, Ta2O5의 오존(O3)에 의한 산화 처리(또는 결정화 처리)시에, 스토리지 노드의 박리가 발생하기 쉽다. 그중에서도 도 36의 A 부분에서와 같이, 주변 영역의 층간 절연막(107)의 상부 표면에 연장되는 부분의 얼라인먼트 마크(113)는 매우 박리되기 쉽다.
도 37은 도 36에 도시하는 종래의 반도체 장치의 변형예를 나타내는 도면이다. 도 37에서, 스토리지 노드(111)는 원통형이고, 원통형의 금속막이 상방으로 뚫고 나와 있다. 이 원통형의 스토리지 노드는, 도 36의 층간 절연막(107)에 홀을 개구하고, 이 홀 내에 Ru이나 Pt 등의 귀금속막을 증착함으로써 형성된다. 귀금속막을 소정 두께 증착하고, CMP(Chemical Mechanical polishing) 등에 의한 연마 또는 에칭에 의해, 스토리지 노드 이외의 부분의 귀금속막을 제거한다. 계속해서, HF 등의 웨트액을 이용하여 층간 절연막(107)을 제거한다. 도 37은 층간 절연막(107)을 제거한 후의 상태를 도시하는 단면도이다.
도 37에서 스토리지 노드(111)와 얼라인먼트 마크(113)는 원통형이다. 그러나, 주변 영역에서는, 캐패시터 영역에 비하여 각 얼라인먼트 마크의 치수를 정돈하는 것이 어려워 형상의 제어를 행할 수 없다. 이 결과, 스토리지 노드와 동일한 단계에서 형성된 원통형의 얼라인먼트 마크는, 기계적인 파괴를 일으키기 쉬운 결점을 갖고 있다. 기계적인 파괴가 일어난 금속막은, 처리 공정에서 분산디고 재부착되어 반도체 장치에 단락을 발생시켜 반도체 장치의 신뢰성을 손상하게 된다.
본 발명은, 스토리지 노드에 Ru 등의 금속을 이용하여도, 캐패시터 영역과 주변 영역 양쪽에서, 층간 절연막과의 밀착성이 좋고, 단락 등의 원인이 되는 기계적 파괴를 일으키지 않는 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 주변 영역의 통형 도전막을 콘케이브형으로 하고, 캐패시터 영역의 통형 도전막의 내외면에 유전체막을 피복하는 경우에, 주변 영역과 캐패시터 영역 사이에 국소적인 단차가 생기기 어려운 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 개념도.
도 2는 도 1의 상태 이전의 단계에서, 금속막을 증착한 후에 포토레지스트를 기판 전면에 도포한 상태를 도시하는 도면.
도 3은 도 2의 상태에서 CMP 연마한 상태를 도시하는 도면.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 도시하는 도면.
도 5는 본 발명의 제3 실시예에 따른 반도체 장치의 평면 개념도.
도 6은 도 5의 VI-VI선을 따르는 단면도.
도 7은 도 6의 상태의 반도체 장치 이전의 상태를 도시하는 도면.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 제조에 있어서, 주변 영역으로부터 가드 링까지를 덮는 레지스트 패턴을 형성한 상태를 도시하는 단면도.
도 9는 도 8의 상태에서 캐패시터 영역의 층간 절연막을 제거하기 위해서 이용한 에칭액이 주변 영역에 스며드는 상태를 도시하는 도면.
도 10은 전면 에치백에 의해 통형 금속막의 선단보다 층간 절연막의 상면을 낮게 하고, 주변 영역을 덮는 레지스트 패턴을 형성하고, 캐패시터 영역의 층간 절연막을 제거한 상태를 도시하는 도면.
도 11은 도 10의 상태에서 레지스트 패턴을 제거한 상태를 도시하는 도면.
도 12는 본 발명의 제5 실시예에 따른 반도체 장치의 개념도.
도 13은 주변 영역을 덮는 레지스트 패턴을 형성하고, 캐패시터 영역의 층간 절연막을 제거한 상태를 도시하는 도면.
도 14는 본 발명의 제5 실시예에 따른 반도체 장치에서, 가드 링을 형성하여, 캐패시터 영역의 층간 절연막을 제거한 상태를 도시하는 도면.
도 15는 본 발명의 제5 실시예의 변형예에서, 도전성 플러그의 상부를 밀착성이 좋은 재료로 구성한 반도체 장치를 도시하는 도면.
도 16은 본 발명의 제5 실시예의 변형예에서, 도전성 플러그의 상부를 밀착성이 좋은 재료로 구성하여, 캐패시터 영역의 층간 절연막을 제거한 상태를 도시하는 도면.
도 17은 본 발명의 제5 실시예의 변형예에서, 도전성 플러그의 상부를 밀착성이 좋은 재료로 구성하여, 가드 링을 형성하여, 캐패시터 영역의 층간 절연막을 제거한 상태를 도시하는 도면.
도 18은 본 발명의 제6 실시예의 반도체 장치의 제조 방법에서, 실리콘 기판의 이면의 금속막을 제거한 상태를 도시하는 도면.
도 19는 본 발명의 제7 실시예의 DRAM의 제조 방법에서, 게이트 전극이 되는 도전층을 형성하고, 그 위에 절연막을 형성한 상태를 도시하는 도면.
도 20은 게이트 전극을 형성하고, 그 위에 절연막을 형성한 상태를 도시하는 도면.
도 21은 층간 절연막을 형성하고, 도전성 플러그를 형성한 상태를 도시하는 도면.
도 22는 층간 절연막을 더 형성하여, 도전성 플러그를 형성한 상태를 도시하는 도면.
도 23은 층간 절연막(기초 층간 절연막)을 더 형성하고, 도전성 플러그를 형성한 상태를 도시하는 도면.
도 24는 절연막 및 층간 절연막을 형성하고, 통형 금속막을 형성하기 위한 개구부를 형성한 상태를 도시하는 도면.
도 25는 통형 금속막을 형성하고, 전면에 포토레지스트를 도포한 상태를 도시하는 도면.
도 26은 CMP에 의해 상면부를 연마한 상태를 도시하는 도면.
도 27은 전면 에치백에 의해, 통형 금속막의 선단부보다 층간 절연막 상면을 낮게 한 상태를 도시하는 도면.
도 28은 도 27의 상태에 대하여 DRAM 주변 회로 영역으로부터 가드 링에 걸쳐서 레지스트 패턴을 형성한 상태를 도시하는 도면.
도 29는 전면 에치백을 행하지 않고 DRAM 주변 회로 영역으로부터 가드 링에 걸쳐서 레지스트 패턴을 형성한 상태를 도시하는 도면.
도 30은 도 29의 상태에 대하여, DRAM 셀 영역의 층간 절연막을 제거할 때에 이용한 에칭액이 DRAM 주변 회로 영역에 스며들고, DRAM 주변 회로 영역의 층간 절연막이 에칭된 상태를 도시하는 도면.
도 31은 도 28의 상태에 대하여, DRAM 셀 영역의 층간 절연막을 선택 제거한 상태를 도시하는 도면.
도 32는 레지스트 패턴을 제거한 상태를 도시하는 도면.
도 33은 캐패시터 유전체막을 형성하고, 상부 전극용의 금속막을 형성한 상태를 도시하는 도면.
도 34는 도 33의 반도체 장치의 변형예로서, 캐패시터 하부 전극과 도통하는 도전성 플러그의 상부를 밀착성이 좋은 재료로 구성한 반도체 장치를 도시하는 도면.
도 35는 본 발명의 제8 실시예의 반도체 장치를 도시하는 도면.
도 36은 종래의 반도체 장치를 도시하는 도면.
도 37은 종래의 반도체 장치의 제조 방법을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 웰 주입층
3 : 기초 층간 절연막
4 : 웰 주입층
5 : 절연막
6 : 얕은 트렌치 분리
7 : 층간 절연막
8 : 실리콘 산화막(게이트 산화막)
9 : 도전성 플러그(하부 접속부)
11 : 캐패시터 하부 전극(통형 금속막)
12 : 다결정 실리콘막
13 : 얼라인먼트 마크(통형 금속막)
91, 93, 95, 96 : 포토레지스트
본 발명의 일 양태에 따른 반도체 장치는, 반도체 기판에 형성되고, 캐패시터 영역 및 주변 영역을 갖는 반도체 장치이다. 이 반도체 장치는, 반도체 기판의 상방에 위치하는 층간 절연막과, 층간 절연막을 관통하도록 그 통 형상의 바닥부를 밑으로, 개구측을 위로 하여 위치하는 바닥부를 갖는 통형 금속막을 포함하며, 통형 금속막의 개구측은 그 통형 금속막이 위치하는 관통홀의 벽면을 따르는 부분만으로 형성된다.
미세화한 DRAM 등의 반도체 장치에서, 소정의 캐패시터를 확보하기 위해서, 유전체막에 유전율이 높은 탄탈옥사이드(Ta2O5) 등을 이용하는 경우 유전체막을 성막한 후 산화 처리를 행할 필요가 있다. 이 때, 기초 전극막도 산화되는 경우가 있지만, 루테늄, 백금 등의 산화물은 도전성을 갖기 때문에 캐패시터의 용량을 확보 할 수 있다. 그러나, 루테늄이나 백금은, 실리콘 산화막 등의 층간 절연막과의 밀착성이 나쁘다. 상기한 바와 같이, 층간 절연막의 상면에 접하여 연장되는 상면 연장부를 제외함으로써, 박리되기 쉬운 부분을 제거하여 높은 신뢰성을 얻을 수 있다. 여기서, 임의의 위치를 기준으로 아래쪽이란 반도체 기판에 가까운 쪽을 가르키며, 상방이란 그 반대쪽을 가르킨다. 또한, 「관통홀의 벽면을 따르는 부분」이란, 관통홀의 벽면을 따라 연장되는 것이 층간 절연막보다 상방에 연장되어 있는 부분이 있어도 된다. 즉, 층간 절연막의 상면에 접하여 연장되는 상면 연장부를 갖고 있지 않으면 된다. 상기한 바와 같은 상면 연장부는 관통홀의 벽면에 교차하는 면을 따라 연장된다.
여기서, 주변 영역은, 마크 영역, TEG 영역, 주변 회로 영역 등이 해당한다. 또한, 캐패시터 영역은 캐패시터가 형성되는 반도체 장치, 예를 들면 DRAM의 메모리 셀 영역에 대응된다. 상기 통형 금속막은, 캐패시터 영역에서는 캐패시터의 기초 전극을 구성하고, 또한 마크 영역에서는 얼라인먼트 마크나 다른 마크를 구성하며, TEG 영역에서는 캐패시터의 하부 전극을 구성하거나 다른 목적으로 이용할 수 있다.
본 발명의 다른 양태에 따른 반도체 장치는, 반도체 기판에 형성되고 캐패시터 영역 및 주변 영역을 갖는 반도체 장치이다. 이 반도체 장치는, 반도체 기판의 상방에, 캐패시터 영역 및 주변 영역 양쪽에 걸쳐 위치하는 층간 절연막과, 캐패시터 영역 및 주변 영역에서, 각각 층간 절연막을 관통하도록, 그 통 형상의 바닥부를 밑으로, 개구측가 위로 하여 위치하는, 바닥부를 갖는 통형의 불순물 함유 반도체막과, 층간 절연막을 관통하고 캐패시터 영역과 주변 영역 사이를 차단하도록 연장되는 가드 링을 포함한다. 그리고, 주변 영역에서의 층간 절연막의 상면이 가드 링의 상단보다 낮게 되도록, 가드 링 상단과 주변 영역에서의 층간 절연막의 상면 사이에 단차가 있다.
불순물을 포함하는 반도체막, 예를 들면 다결정 실리콘막으로 통형 도전막을형성하는 경우, 금속막과는 달리 층간 절연막과의 밀착성은 양호하다. 그러나, 주변 영역에서 통 형상이 노출되는 경우, 반도체막이어도 그 통형 반도체막이 파손할 우려는 높다. 이 때문에, 주변 영역의 통형 반도체막은 외주를 층간 절연막에 둘러싸인 형태로, 즉 콘케이브형으로 하고, 캐패시터 영역의 통형 반도체막의 내외면에 유전체막을 피복하여 용량을 높인다.
상기 구조를 실현하기 위해서, 주변 영역의 층간 절연막을 남기고, 캐패시터 영역의 층간 절연막을 제외할 때, (a1) 가드 링을 형성함으로써 국소적인 단차를 방지할 수가 있고, (a2) 가드 링 상단보다 주변 영역의 층간 절연막의 상면 높이를 낮게 함으로써, 에칭액이 스며드는 것을 방지할 수 있다. 이 결과, 후공정에서 평탄화 처리를 용이하게 할 수 있다.
다음에 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.
(제1 실시예)
도 1에서, 실리콘 기판(1) 위에 실리콘 산화막 등으로 이루어지는 기초 층간 절연막(3)이 배치되고, 그 위에 실리콘 질화막 또는 메탈 산화물 등으로 이루어지는 절연막(5)이 퇴적된다. 절연막(5) 위에는, 실리콘 산화막 등으로 이루어지는 층간 절연막(7)이 형성된다. 이 층간 절연막(7)을 관통하도록 그 바닥부를 밑으로 하여, 통형 금속막(11, 13)이 캐패시터 영역 및 주변 영역(마크 영역 및 TEG 영역)에 형성된다. 상술한 바와 같이, 캐패시터 영역은 DRAM의 메모리 셀 영역 등에 해당한다.
통형 금속막(11, 13)은, 캐패시터 영역에서는 캐패시터 하부 전극, 즉 스토리지 노드가 되고, 주변 영역에서는 사진 제판에 필요한 얼라인먼트 마크나, TEG 영역인 경우에는 TEG 영역의 캐패시터 등을 구성한다. 이들 통형 금속막(11, 13)은 동일 공정으로 형성된다. 재질은 주로 CVD(Chemical Vapor Deposition)에 의해 형성된 루테늄(Ru), 백금(Pt) 등의 귀금속, 또는 텅스텐(W) 등의 고융점 금속으로 형성된다. 통형 금속막은 원통형이어도 되고, 각진 통형이라도 되는데, 단면의 형상은 상관없지만 제조의 용이성 면에서 원통형을 이용하는 것이 효과적이다.
기초 층간 절연막(3)을 관통하여, 캐패시터 하부 전극(11)과 실리콘 기판(1)의 활성 영역(도시하지 않음)을 도통하는 도전성 플러그(9)가 형성된다. 도전성 플러그(9)는 TiN, TaN 등의 고융점 금속 질화막으로 이루어진다.
다음으로, 도 1의 반도체 장치의 주목하여야 할 부분의 제조 방법, 즉 통형 금속막 중 층간 절연막의 상면에 연장되는 부분이 형성되지 않도록 하는 제조 방법에 대하여 설명한다. 층간 절연막(7) 및 절연막(5)에 대하여 에칭에 의해 통형 금속막을 증착하기 위한 홀 패턴을 형성한다(도 2 참조). 이 홀 패턴과 다음에 설명하는 가드 링의 홈 패턴을 같이 가리키는 경우에는 홀 홈 패턴이라고 한다. 계속해서, 기판 전체를 덮는, 즉 홀 패턴 내 및 층간 절연막(7)의 상면을 피복하는 금속막(11, 13)을 증착한다. 그 후, 레지스트(91) 또는 실리콘 산화막계 도포막이 도포된다(도 2). 그 후, CMP(Chemical Mechanical Polishing)에 의해, 층간 절연막(7)이 노출되는 레벨까지 연마함으로써 도 3에 도시된 상태를 얻을 수 있다.
도시하지 않지만, 통형 금속막(11, 13) 위에는 유전체막이 형성되어, 캐패시터가 형성된다. 본 실시예의 경우, 유전체막에는 유전율이 높은 탄탈산화물(Ta2O5)이 이용된다. Ta2O5를 형성하는 경우, 오존에 의한 산화 처리 또는 결정화 처리를 행할 필요가 있다. 캐패시터 하부 전극(11)에 Ru나 Pt 등의 귀금속 또는 W 등의 고융점 금속을 이용한 경우, 이들 금속의 산화물들은 도전성을 갖기 때문에, 오존 처리 등을 행하여 산화되더라도 산화물이 전극으로서 기능하므로, 캐패시터의 용량이 감소되는 경우는 없다.
한편, 상기와 같이 귀금속 및 고융점 금속을 이용한 경우, 도 36의 A 부분에 도시한 바와 같이, 층간 절연막(7)의 위에 연장되는 부분이 있으면 박리가 생기기 쉽다. 그러나, 도 1에 도시한 바와 같이, 층간 절연막(7) 위에 연장되는 부분이 없는 층간 절연막의 표면과 마크부 전극(13) 선단부가 동일면으로 된다. 당연한 일이지만, TEG 영역에도 상기한 바와 같은 연장 부분은 남기지 않도록 한다. 상기한 바와 같은 통형 금속막의 배치에 의해 박리 등의 문제점이 생기지 않게 된다.
또한, 상기 도 1∼도 3에 도시하는 반도체 장치는, 캐패시터 하부 전극 부분에만 주목한 개념도이고, 반도체 장치를 MOS 트랜지스터로 한 경우의 다른 부분, 예를 들면, 소스/드레인 영역이나 게이트 전극 등은 생략하고 있다. 이후의 설명에서도 마찬가지로 한다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 캐패시터 영역 및 주변 영역을 갖는 반도체 장치의 제조 방법으로서, 넓게는 이하의 공정을 포함한다. 즉, 이 제조 방법은, 반도체 기판의 상방에 층간 절연막을 형성하는 공정과, 층간 절연막을 관통하도록 캐패시터 영역과 주변 영역 양쪽에 홀 패턴을, 또한 캐패시터 영역과 주변 영역과의 경계부에 홈 패턴을 형성하는 공정과, 홀 패턴 및 홈 패턴의 내면 및 층간 절연막을 덮도록 도전막을 피복하는 공정을 포함한다. 또한, 도전막이 피복된 층간 절연막 상면의 소정 두께 부분을 그 도전막과 함께 제거하는 공정과, 캐패시터 영역은 덮지 않고 주변 영역을 덮도록 포토레지스트 패턴을 형성하는 공정과, 포토레지스트 패턴을 마스크로 이용하여 캐패시터 영역의 층간 절연막을 제거하는 공정을 포함한다.
상기한 도전막은, 금속막이어도, 불순물을 포함하는 반도체막이어도 된다. 상기한 방법에 따르면, 캐패시터 영역에서는 높은 용량이 확보되고, 주변 영역의 도전막의 주위는 층간 절연막으로 지지된다. 이 때문에, 기계적으로 파손되는 것이 방지된다. 또한, 가드 링의 형성에 의해 국소적인 단차의 발생을 방지할 수 있어 후공정에서 평탄화를 용이하게 할 수 있다.
(제2 실시예)
캐패시터 영역에서 캐패시터 하부 전극을 원통형으로 하는 것은 흔히 행해지고 있다. 그러나, 반도체 장치의 제조 도중에, 주변 영역에서 원통형의 금속막이 돌출되는 상태가 있으면, 도 37에 설명한 바와 같이, 돌출된 원통 형상의 금속막이 파손되어 단락의 원인이 된다. 본 실시예에서는, 캐패시터 하부 전극을 원통형으로 하는 경우에 생기는 상기 문제점을 해소하기 위한 제조 방법에 대하여 설명한다.
도 4의 상태는, 예를 들면 도 3의 상태에, 주변 영역의 기판 상에만 레지스트 패턴(93)을 배치하고, 캐패시터 영역의 원하는 영역의 층간 절연막을 제거한 상태를 도시하는 도면이다. 도 4의 상태에서는, 주변 영역에서 원통 형상은 노출되지 않고 위쪽으로 돌출되는 것은 없다. 즉, 콘케이브형의 통형 금속막으로 되어 있다. 캐패시터 영역의 층간 절연막의 선택적인 제거에는 HF 등의 웨트액을 이용하는 것이 효과적이다.
상기한 방법에 따르면, 주변 영역의 얼라인먼트 마크 등이 노출되어 돌출되는 상태를 피할 수 있다. 이 결과, 캐패시터 영역에서는, 노출된 원통 형상의 내면 외주를 유전체막으로 피복하여 캐패시터의 용량을 확보한 뒤에, 종래의 문제점인 주변 영역에서의 통형 금속막의 파손에 기인하는 단락을 방지하는 것이 가능하게 된다. 또한, 상기한 캐패시터 하부 전극의 형상은 통형이면 되며, 원통형에 한정되지 않고 사각 통형 등이어도 된다.
(제3 실시예)
본 발명의 제3 실시예에서는, 주변 영역의 층간 절연막을 남기고, 캐패시터 영역의 층간 절연막을 선택 제거할 때, 양 영역의 경계에서 층간 절연막의 벽이 노출되지 않도록 하는 점이 특징이다. 도 5는 평면도이고, 도 6은 도 5의 VI-VI선을 따른 단면도이다. 도 5에서 층간 절연막을 관통하여 캐패시터 영역과 주변 영역의 경계선을 따라 양 영역을 차단하도록 연장되는 가드 링(15)을 형성한다.
가드 링(15)의 형성 방법은 다음과 같다. 층간 절연막(7)을 퇴적한 후, 레지스트 패턴 등을 마스크에 이용하여, 캐패시터 하부 전극이나 주변 영역의 얼라인먼트 마크의 홀 패턴을 형성할 때에, 캐패시터 영역과 주변 영역의 경계선을 따라 가드 링 홈 패턴을 형성한다. 계속해서, 기판 전면에 캐패시터 하부 전극이 되는통형 금속막을 증착한다. 이 때, 가드 링 홈 패턴 내에도 금속막이 증착된다. 이 후, 도 2 및 도 3과 같이, CMP에 의한 연마를 행함으로써 가드 링을 형성할 수 있다. 이 가드 링(15)의 배치에 의해, 도 7에 도시한 바와 같이, 가드 링 내부, 주변 회로부, 또한 마크 영역이나 태그 영역을 포토레지스트로 덮고, 그 후 캐패시터 영역의 층간 절연막만을 HF액 등으로 제거한다. 이 때, 도 7에 도시한 바와 같이, 캐패시터 영역에서 층간 절연막의 선택 에칭 시에, 주변 영역에 남긴 층간 절연막(7)의 벽면이 캐패시터 영역을 향하여 노출되지 않게 된다. 이에 따라, 층간 절연막의 국소적인 단차가 없어진다.
층간 절연막의 국소적인 단차가 있으면, 후공정의 평탄화 처리에서 평탄성을 확보하기가 어렵고, 그 때문에 배선의 가공성이 열화된다. 본 실시예에 도시한 바와 같이, 상기 에칭 시에, 가드 링(15)에 의해 층간 절연막의 벽면을 덮음으로써, 국소적인 단차가 생기지 않게 되어, 후공정에서 평탄화가 용이해져 배선의 가공성을 향상시킬 수 있다.
(제4 실시예)
상기한 본 발명의 제3 실시예에서는, 예를 들면 도 8에 도시한 바와 같이 레지스트 패턴(93)을 형성하고, HF 등의 웨트액으로 캐패시터 영역의 층간 절연막을 에칭한다. 이 경우, 레지스트 패턴(93)과 가드 링의 접촉은 가드 링의 상단에서만 행해진다. 이 때문에, 도 9에 도시한 바와 같이, 주변 영역의 층간 절연막측에 웨트액이 스며 들어, 주변 영역의 층간 절연막에서 에칭되는 부분(55)이 생긴다. 이러한 현상이 발생되면, 가드 링 외주의 주변 회로측에 국부 단차가 발생하여 후공정의 평탄화가 곤란해져서 배선의 단락을 초래할 우려가 있다. 포토레지스트 도포 전의 표면 처리, 황산 등의 산성액이나 암모니아 등의 알칼리성액 등에 의해, 층간 절연막의 표면을 변형시켜 침투를 억제할 수 있다.
본 발명의 제4 실시예에서는, 상기한 층간 절연막의 표면 변형에 의존하지 않고, 침투를 억제하는 마진을 높이기 위한 구조를 채용하는 것에 특징이 있다.
도 3을 참조하여, 포토레지스트의 도포 전에, HF액을 사용하여, 마스크 없이 전면 에치백한다. 이 전면 에치백에 의해 층간 절연막을 통형 금속막의 선단에서 S1만큼 아래쪽으로 낮게 되도록 얇게 한다. 통형 금속막의 선단에서 움푹 패인 부분의 치수 S1은 50 내지 100nm 정도로 하는 것이 바람직하다. 그 후, 도 10에 도시한 바와 같이, 레지스트 패턴을 형성하고 캐패시터 영역의 층간 절연막을 에칭액에 의해 제거한다. 도 10에 따르면, 통형 금속막 및 가드 링의 선단에서 움푹 패인 부분 S에 의해 통형 금속막 및 가드 링과 포토레지스트의 접촉 면적이 증가하여 캐패시터 영역측에서 웨트액이 스며드는 것을 억제할 수 있다. 도 11은 상기한 바와 같이 하여 캐패시터 영역의 층간 절연막을 선택 제거한 후에, 레지스트 패턴을 제외한 상태를 도시하는 도면이다. 도 11에 따르면, 국소적인 단차를 발생하지 않기 때문에, 후공정에서 평탄화를 용이하게 행할 수 있다.
(제5 실시예)
도 12∼도 14는 본 발명의 제5 실시예에 따른 반도체 장치의 개념도이다. 본 실시예에서는, 도 12∼도 14에 도시한 바와 같이, 마크 영역 또는 TEG 영역의 통형 금속막(11, 13)과 층간 절연막(7) 사이에 밀착층(17)을 형성하는 점에 특징이있다. 밀착층(17)에는, 예를 들면 TiN, TaN 등의 고융점 금속 질화막을 형성하는 것이 바람직하다. 도 13은 캐패시터 영역의 캐패시터 하부 전극을 원통형으로 하고, 마크 영역 및 TEG 영역의 통형 금속막을 콘케이브형으로 하는 경우의 제조 방법을 도시하는 도면이다. 캐패시터 하부 전극에서는, 고융점 금속 질화막으로 이루어지는 기초 금속막(17)은 캐패시터 하부 전극의 바닥부를 제외하고 제거되어 있지만, 바닥부에서 캐패시터 하부 전극의 밀착성을 향상시키고 있다.
또한, 도 14는 주변 영역에서 콘케이브형의 통형 금속막을 형성하는 경우, 에칭 시에 주변 영역에 남는 층간 절연막의 단부에 국소적인 단차가 생기지 않도록, 가드 링(15)을 형성한 경우를 도시하는 도면이다. 가드 링(15)의 층간 절연막에 접하는 쪽의 기초 금속막 및 가드 링 바닥부의 기초 금속막은 남지만, 캐패시터 영역측에서는 기초 금속막은 제거된다. 층간 절연막과의 밀착성을 높이기 위해서 기초 금속막은 충분한 기능을 달성할 수 있다.
상기한 바와 같이, 통형 금속막에 밀착층(17)을 형성하여, 2층의 적층막으로 이루어지는 통형 금속막을 구성함으로써, 이 통형 금속막과 층간 절연막의 밀착성을 향상시킬 수 있다. 이에 따라, TEG 영역이나 마크 영역의 금속막을 원통 형상으로 할 경우에도, 그 바닥부에서 밀착성이 개선되기 때문에, 기계적인 파괴 등도 없어져, 디바이스의 신뢰성을 향상시킬 수 있다.
도 15, 도 16 및 도 17은 본 발명의 제5 실시예의 변형예를 나타내는 도면이며, 각각, 상술한 도 12, 도 13 및 도 14에 대응하는 도면이다. 도 15에서는, 도전성 플러그(9, 19)가 2층으로 이루어지고, 캐패시터 하부 전극(11)에 접하는 상부접속부(19)에 통형 금속막과 밀착성이 좋은 TiN이나 TaN 등의 고융점 금속 질화막을 이용하는 것이 바람직하다. 또한 하측 접속부(9)에는 불순물을 포함하는 다결정 실리콘을 이용하는 것이 바람직하다.
도 16은 캐패시터 하부 전극을 원통형으로 하고, 주변 영역의 통형 금속막을 콘케이브형으로 하는 경우를 도시하는 도면이다. 이 경우에도, 도전성 플러그의 상부 접속부(19)를 TiN 등으로 형성함으로써 캐패시터 하부 전극과의 밀착성을 향상시킬 수 있다. 또한, 도 17은, 도 16에 도시한 바와 같이, 주변 영역의 통형 금속막(13)을 콘케이브형으로 하는 경우, 상기한 에칭 시에 웨트액이 스며드는 것을 방지하기 위해서 가드 링(15)을 배치한 경우를 도시하는 도면이다. 이 경우에도, 도전성 플러그의 상부(19)를 밀착성이 좋은 TiN 등의 고융점 질화물로 형성함으로써, 캐패시터 하부 전극의 밀착성을 그 바닥부에서 향상시킬 수 있다.
(제6 실시예)
도 18은 본 발명의 제6 실시예에 따른 반도체 장치의 제조 방법을 설명하는 도면이다. 캐패시터 하부 전극에 상기와 마찬가지로 루테늄이나 백금 등의 금속막을 적용하는 경우, CVD법에 의해 증착하면, 웨이퍼 이면으로 유입이 발생한다. 이 경우, 도 18에 도시한 바와 같이, 이면에서, 상기한 금속막이 웨이퍼 이면에 형성된 이면 절연막(21, 25, 27)과 면접촉하고 있기 때문에, 후공정의 어닐링이나 산화 처리에 의해서, 상기 금속막이 이면 절연막으로부터 박리될 위험이 있다. 상기 이면 절연막 중에는 다결정 실리콘막(23)도 형성되어 있다.
본 발명의 제6 실시예에서는, 인-프로세스(in-process) 중, 예를 들면 CVD에의해 루테늄 전극을 증착한 직후에 질산계의 에칭액 등으로 이면에 유입 부착한 금속막을 제거한다. 이 제거에 의해, 이면에서 금속막의 박리가 발생하지 않아, 수율이나 디바이스의 신뢰성 향상으로 이어진다. 즉, 이면의 적층막은, 예를 들면 실리콘 산화막(21), 폴리실리콘막(23), 실리콘 질화막(25), 실리콘 산화막(27)을 적층하여 구성하고 있다. 이면에 부착한 금속막을 제거하는 에칭액이 이용되기 때문에, 이면의 다층막 중에 캐패시터 하부 전극과 동일한 금속막을 포함하여서는 안된다. 그 금속막이 에칭되어 다층막의 박리가 생기기 때문이다.
(제7 실시예)
본 발명의 제7 실시예에서는 상기 제4 실시예에서 설명한 구성을 DRAM에 적용한 예에 대하여 설명한다.
먼저, 도 34를 이용하여 본 실시예에 대하여 설명한다. 실리콘 기판에 웰 주입 영역(2, 4)이 형성되고, 그 표면의 소정 영역에 얕은 트렌치 분리(6)가 형성된다. 웰 주입 영역의 한쪽 표층부에는 저농도 주입층(26)이, 또한 다른쪽 표층부에는 고농도 주입층(28)이 형성된다. 실리콘 기판의 표면을 덮도록 게이트 산화막(8)이 형성되고, 그 게이트 산화막(8) 위에, 불순물을 포함하는 다결정 실리콘막(12), TiN, WN, TaN 등의 고융점 금속 질화막으로 이루어지는 배리어 메탈(14), 텅스텐 등의 고융점 금속막(16), 실리콘 질화막 등으로 이루어지는 절연막(18), 및 이들 적층막의 측면을 덮는 측벽(22)이 배치되어 게이트 전극을 형성하고 있다. 게이트 전극이 형성되어 있는 실리콘 기판을 덮도록 절연막(22)이 형성된다.
이 절연막(22) 위에 층간 절연막(32)이 퇴적된다. 층간 절연막(32)에는, 실리콘 기판 표면의 활성층과, 상방 부분과 도통하는 도전성 플러그(34)가 형성된다. 층간 절연막(32) 위에는, 다른 층간 절연막(36)이 퇴적되고, 이 층간 절연막(36) 및 그 아래의 층간 절연막(32)을 관통하여, 실리콘 기판의 활성 영역과 도통하는 도전성 플러그가 형성된다. 도전성 플러그는, 기초의 배리어 메탈(38)과, W, Cu 등으로 이루어지는 금속막(40)으로 구성된다.
층간 절연막(36) 위에는, 층간 절연막(42)이 형성되고, 또한 그 위에 층간 절연막(46)이 퇴적된다. 층간 절연막(42)은 제1∼제6 실시예에서 기초 층간 절연막(3)에 해당한다. 이들 층간 절연막(36, 42)을 관통하여, 활성 영역과 도통하는 도전성 플러그(34)와 도통하는 도전성 플러그(44, 62)를 형성한다. 이 도전성 플러그는 상부 접속부(62)와 하부 접속부(44)의, 2개의 다른 재료로 구성되지만, 단일 재료로 구성되어도 된다.
층간 절연막(46) 위에는 층간 절연막(48)이 배치되며, 이 층간 절연막을 관통하도록, DRAM 메모리 셀 영역에 캐패시터 하부 전극(54)이 배치되어, 상기한 도전성 플러그(62)와 그 저면부에서 도통한다. DRAM 메모리 셀 영역과 DRAM 주변 회로 영역의 경계부에 위치하는 금속막은 가드 링이다. 캐패시터 하부 전극 상에는, 캐패시터 유전체층을 구성하는 탄탈 산화막 등의 절연막(56)이 적층된다. 또한, 그 유전체막 위에, 캐패시터 상부 전극을 형성하는 금속막(58)이 형성된다.
상기한 구조에 의해, 유전율이 높은 메탈계 고유전체막을 캐패시터 절연막에 이용하고, 오존 처리 등의 산화 처리를 행하여, 캐패시터 하부 전극이 산화하는 경우라도, 그 산화물이 도전성을 갖는 금속으로 형성되어 있기 때문에, 캐패시터의 용량은 감소되지 않는다. 한편, 그와 같은 금속으로 형성되는 캐패시터 하부 전극은 층간 절연막 등과의 밀착성이 뒤떨어지게 되지만, 층간 절연막의 상면부에 상기한 금속막을 연장시키지 않고, 층간 절연막의 상면 이하의 범위에 한정함으로써 박리를 방지할 수 있다. 또한, 캐패시터 하부 전극을 원통형으로 하는 경우, 주변 회로 영역의 통형 금속막을 콘케이브형으로 함으로써, 주변 회로 영역에서 통형 금속막의 파손 등을 방지할 수 있다.
다음으로 상기한 반도체 장치의 제조 방법에 대하여 설명한다.
먼저, 도 19에 도시한 바와 같이, 실리콘 기판 내에 웰 주입층(2)을 형성하고, 그 경계부에 얕은 트렌치 분리대(6)를 형성한다. 이들의 위에 게이트 절연막이 되는 절연막(8)을 형성한다. 그 절연막(12) 위에 불순물이 도핑된 다결정 실리콘막(12)을 성막한다. 그 다결정 실리콘막 위에 고융점 금속 질화막을 성막하고, 계속해서 실리콘 질화막(18)을 적층한다. 도 19에서 DRAM 셀 영역은 캐패시터 영역에 해당하며, DRAM 주변 회로 영역은 상기한 주변 영역에 대응한다.
도 20을 참조하여, 도면의 적층막을 사진 제판과 에칭에 의해 원하는 장소에 남겨 게이트 전극을 형성한다. 그 후, 메모리 셀 영역에는 저농도 주입층(26)을, 주변 회로 영역에는 게이트 전극의 측면에 실리콘 질화막으로 이루어지는 측벽(22)을 형성한다. 그 후, 고농도 주입층(28)을 형성하고, 마지막으로 웨이퍼 전면에 실리콘 질화막(24)을 증착한다. 불순물의 활성화로서, 고농도 주입층을 형성한 후에, RTA(Rapid Thermal Anneal)에 의한 어닐링을 행한다.
도 21을 참조하여, 웨이퍼 전면에 붕소나 인을 도핑한 실리콘 산화막, SOG 등의 도포계 실리콘 산화막, 또한 CVD에 의해서 형성한 비도핑된 실리콘 산화막으로 이루어지는 층간 절연막(32)을 퇴적한다.
계속해서, 원하는 장소에 사진 제판과 에칭에 의해, 기판 표면과 접촉하도록 개구부를 형성한다. 계속해서, 도 21에 도시한 바와 같이, 이 개구부를 충전하는 도전성 플러그(34)를 형성한다. 이 때, 도전성 플러그가 되는, 불순물을 도핑한 다결정 실리콘막(34)을 기판 표면과 접촉하도록 기판 전면에 퇴적하고, 계속해서, 에치백법이나 CMP에 의해 상면을 연마하여 도전성 플러그(34)를 형성한다.
도 22를 참조하여, 그 후, 층간 절연막과 마찬가지 재질의 층간 절연막(36)을 기판 전면에 퇴적하고, 그 층간 절연막(36)의 원하는 장소에, 상기 도전성 플러그(34)에 도달하는 개구부와, 상기 실리콘 기판 표면에 도달하는 개구부를 형성한다. 계속해서, 이들 개구부를 충전하도록, 텅스텐, 구리 등의 금속막(40)과, TiN이나 TaN 등의 배리어 메탈(38)의 적층 구조로 이루어지는 배선층을 형성한다.
도 23를 참조하여, 층간 절연막(32)과 마찬가지 재질의 층간 절연막(42)을 기판 전면에 퇴적한다. 계속해서, 상기 도전성 플러그(34)에 접촉하도록, 층간 절연막(42)의 원하는 장소에 개구부를 형성한다. 이 층간 절연재는 제1∼제6 실시예에서 기초 층간 절연막(3)에 상당한다.
상기한 층간 절연막(42)에 형성된 개구부에 TaN, TiN 등의 고융점 메탈 질화물로 이루어지는 메탈 플러그(44)를 형성한다. 또한, 메탈 플러그(44)는, 당연히, 제5 실시예와 마찬가지로, 하측 접속부를 폴리실리콘으로 한 2층 구조로 하여도 된다.
도 24를 참조하여, 실리콘 기판 전면에 실리콘 질화막(46)과, 상기 층간 절연막(42)과 마찬가지 재질의 층간 절연막(48)을 퇴적한다. 또한, 도전성 플러그(44)와 접촉하도록, 실리콘 질화막(46)과 층간 절연막(48)의 원하는 장소에 캐패시터 하부 전극용의 홀 패턴(51)과 가드 링용 홈 패턴(52)을 형성한다. 캐패시터 하부 전극용의 홀 패턴(51)은 DRAM 셀 영역에 형성되고, 또한, 가드 링용 홈 패턴(52)은 DRAM 셀 영역과 DRAM 주변 회로 영역의 경계부에 형성된다. 상기한 층간 절연막(48)은 제1∼제6 실시예의 층간 절연막(7)에 해당한다.
도 25 및 도 26을 참조하여, 개구부가 형성되어 있는 기판 표면에 루테늄이나 백금 등의 귀금속, 텅스텐 등의 고융점 메탈, 또는 이들의 적층막을 증착한다. 계속해서, 기판 전면에 포토레지스트(95)를 도포하고, 그 후, CMP로 상면측을 연마하여, 캐패시터 하부 전극(54) 및 가드 링(54)을 형성한다.
도 27 및 도 28을 참조하여, 층간 절연막(48)을 HF액에 의해 마스크 없이 전면 에치백하여, 캐패시터 하부 전극(54)과 가드 링의 선단부분을 층간 절연막(48)의 표면보다 S2만큼 낮게 한다. S2는, 예를 들면 50nm부터 100nm 정도로 하는 것이 바람직하다. 상기한 바와 같이, 전면 에치백에 의해 가드 링 선단부를 층간 절연막에서 돌출된 형태로 하면, 제4 실시예에서 설명한 바와 같이, DRAM 셀 영역의 층간 절연막을 HF액으로 제거할 때에, 가드 링 외측의 주변 회로부에 스며드는 것을 억제할 수 있다. 그 후, 도 28에 도시한 바와 같이, DRAM 셀 영역 이외에, 예를 들면 주변 회로부, TEG부, 마크부 및 다이싱 라인부 등을 레지스트 패턴(96)으로 덮는다.
도 29 및 도 30은 상기한 전면 에치백을 행하지 않고 상기한 S2를 제로로 한 경우를 도시하는 도면이다. 도 29 및 도 30을 참조하여, DRAM 셀 영역의 층간 절연막을 HF액 등으로 제거하고, 그 후 포토레지스트를 제거함으로써, 예를 들면 원통형의 캐패시터 하부 전극(54)을 형성할 수 있다. 단, 도 30에 도시한 바와 같이, HF 등의 에칭액이 스며 들어, DRAM 주변 회로 영역의 층간 절연막에서 에치되는 부분(55)이 발생한다.
이에 비하여, 도 31 및 도 32는 상기 에치백을 행한 구조를 도시하는 도면이다. 도 31 및 도 32에 따르면, 통형 금속막(54)의 상단보다 층간 절연막의 상면을 낮게 하고 있다. 이에 따라, 레지스트 패턴과 가드 링 상단부의 접촉 면적이 증가하여, 상기한 바와 같이 스며드는 것을 방지할 수 있다. 도 32는 원통형의 캐패시터 하부 전극을 형성한 후, DRAM 주변 회로 영역의 레지스트 패턴을 제거한 상태를 도시하는 도면이다.
도 33 및 도 34을 참조하여, 캐패시터 하부 전극을 형성한 후, TaO, TaNO, Al2O3, BST(Barium Strontium Titanate) 등의 메탈계 고유전체막을 캐패시터 절연막(56)으로서 퇴적한다. 그 후, 결정화를 위한 산화 처리, 즉 오존에 의한 산화 처리나 어닐링을 행한다. 그 후, 상부 전극(58)으로서, 백금, 루테늄 등의 귀금속, 또는 TiN이나 TaN 등의 고융점 메탈 질화물을 증착하여 DRAM 캐패시터를 형성한다.
도 34에서는, 도전성 플러그를 상부 접속부(62)와 하부 접속부(44)로 나누고, 캐패시터 하부 전극(54)과 밀착성이 좋은 TiN 등의 고융점 금속 질화물을 이용하고 있다. 이 구성에 의해, 캐패시터 하부 전극의 밀착성이 향상하는 것은 물론이다.
상기한 본 실시예에서는, 제6 실시예와 동일하게, 하부 전극 또는 상부 전극이 되는 루테늄, 백금 등의 금속막을 CVD에 의해 증착한 후에, 반드시 질산계의 에칭액으로 제거함으로써, 이면에는 이들 금속막을 남기지 않도록 할 수 있다.
상기한 구성에 의해, 유전율이 높은 메탈계 고유전체막을 캐패시터 절연막에 이용하고 오존 처리 등의 산화 처리를 행하여, 캐패시터 하부 전극이 산화하는 경우라도, 그 산화물이 도전성을 갖는 금속으로 형성되어 있기 때문에, 캐패시터의 용량은 감소되지 않는다. 한편, 그와 같은 금속으로 형성되는 캐패시터 하부 전극은, 층간 절연막 등과의 밀착성이 뒤떨어지게 되지만, 층간 절연막의 상면부에 상기한 금속막을 연장시키지 않고, 층간 절연막의 상면 이하의 범위에 한정함으로써, 박리를 방지 할 수 있다. 또한, 캐패시터 하부 전극을 원통형으로 하는 경우, 주변 회로 영역의 통형 금속막을 콘케이브형으로 함으로써, 주변 회로 영역에서의 통형 금속막의 파손 등을 방지할 수 있다.
(제8 실시예)
도 35는 본 발명의 제8 실시예에 따른 반도체 장치를 도시하는 도면이다. 도 35에서, 캐패시터 하부 전극(71), 가드 링(75) 및 얼라인먼트 마크(73) 등은 불순물을 포함하는 다결정 실리콘으로 형성한다. 이들 통형 금속막 위에는유전체막(76)이 적층되고, 그 위에 캐패시터 영역에서 상부 전극이 되는 금속막(78)이 퇴적된다.
도 35에서, 가드 링을 형성하여, 통형 금속막의 선단에서 층간 절연막의 상면을 S1만큼 낮추고 있다. 이러한 구조는, 제4 실시예에서 MIM(Metal Insulator Metal) 구조를, MIS(Metal Insulator Semiconductor) 구조, 즉 캐패시터 하부 전극에 불순물을 포함하는 다결정 실리콘을 이용한 구조로 한 것이다. 이 MIS 구조에서는, 캐패시터 하부 전극에 불순물을 포함하는 반도체를 이용하고, 상부 전극에 TaN, TiN 등의 고융점 금속 질화물, 또는 텅스텐 등의 고융점 금속을 이용하고, 캐패시터 절연막에 TaO, TaON, Al2O3등의 고유전율 캐패시터 절연막을 이용한다.
상기한 바와 같이, 가드 링을 형성하고, 그 가드 링 선단과 주변 영역의 층간 절연막의 상면 사이에 단차 S1을 형성함으로써, 캐패시터 하부 전극을 원통형으로 할 때, 주변 영역에 에칭액이 스며드는 것을 방지하는 것이 가능하게 된다.
(본 발명의 실시예에 대한 부언)
1. 본 발명의 실시예에서는, 구체적인 반도체 장치로서, 제7 실시예에서 DRAM인 경우를 설명하였지만, DRAM에 한정되는 것은 아니다. 캐패시터 하부 전극이 통형이 되는 경우에는, 어떠한 반도체 장치에 이용하여도 된다.
2. 상기 실시예에서는, 통형 금속막을 구성하는 금속은 Ru나 Pt 등의 귀금속을 이용한 예를 소개하였지만, 넓게는 이들에 한정되지 않고, W 등의 고융점 금속을 이용하여도 된다. Ru 등 외에, 그 산화물이 도전성을 갖는 금속이면 그것을 이용하여도 된다. 또한, 2층 금속막으로 통형 금속막을 구성하는 경우, 기초 금속막으로서 TiN막을 예를 들었지만, TiN막에 한하지 않고, 실리콘 산화막 등 및 Ru 등의 통형 금속막과의 밀착성이 좋은 것이면, 어떠한 것이라도 된다. TiN과 같은 금속 질화물도 금속막이라고 부르기로 한다.
3. 가드 링은, 캐패시터 영역의 통형 도전막 주위의 층간 절연막을 웨트 에칭에 의해 제거하고, 그 에칭액이 주변 영역의 층간 절연막으로 스며들기 어려운 위치에, 홈 형상으로 배치된다. 그러나, 격벽이 되는 형상이면, 홈 내면을 따르는 금속막에 한정되지 않는다.
4. 플러그 배선의 상부 접속부는, 캐패시터 하부 전극을 형성하는 Ru 등의 금속과 밀착성이 좋고, 도전성이 있으면, TiN 막에 한정되지 않고, 어떠한 금속이어도 된다.
5. 캐패시터 하부 전극에 불순물 함유 반도체막, 예를 들면 다결정 실리콘막을 이용하는 경우, 가드 링도 동일한 재료로 형성하는 것이, 처리 공정수가 적고 능률적이다. 그러나, 가드 링을 불순물 함유 반도체막으로 형성하는 것에 한정되지 않고, 다른 재료, 예를 들면 금속막으로 형성해도 된다.
상기에서, 본 발명의 실시예에 대하여 설명하였지만, 상기에 개시된 본 발명의 실시예는, 어디까지나 예시이고, 본 발명의 범위는 이들 발명의 실시예에 한정되지 않는다. 본 발명의 범위는, 특허 청구 범위의 기재에 의해서 나타나고, 또한 특허 청구 범위의 기재와 균등의 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
본 발명의 반도체 장치를 이용함으로써, 스토리지 노드에 Ru 등의 금속을 이용하여도, 층간 절연막과의 밀착성이 좋으며, 단락 등의 원인이 되는 기계적 파괴를 생기지 않도록 할 수 있다. 또한, 주변 영역의 통형 도전막을 콘케이브형으로 하여, 캐패시터 영역의 통형 도전막의 내외면에 유전체막을 피복하는 경우에, 주변 영역과 캐패시터 영역 사이에 국소적인 단차가 생기기 어렵게 할 수 있다.

Claims (2)

  1. 반도체 기판에 형성된 반도체 장치에 있어서,
    상기 반도체 기판의 상방에 위치하는 층간 절연막과,
    상기 층간 절연막을 관통하도록, 통 형상의 바닥부를 밑으로, 개구측을 위로 하여 위치하는 바닥부를 갖는 통형 금속막을 포함하며,
    상기 통형 금속막의 상기 개구측은 그 통형 금속막이 위치하는 관통홀의 벽면을 따르는 부분만으로 형성된 반도체 장치.
  2. 반도체 기판에 형성되고, 캐패시터 영역 및 주변 영역을 갖는 반도체 장치에 있어서,
    상기 반도체 기판의 상방에, 상기 캐패시터 영역 및 주변 영역의 양쪽에 걸쳐 위치하는 층간 절연막과,
    상기 캐패시터 영역 및 주변 영역에서, 각각, 상기 층간 절연막을 관통하도록, 통 형상의 바닥부를 밑으로, 개구측을 위로 하여 위치하는 바닥부를 갖는 통형의 불순물 함유 반도체막과,
    상기 층간 절연막을 관통하고, 상기 캐패시터 영역과 상기 주변 영역 사이를 차단하도록 연장되는 가드 링을 포함하며,
    상기 주변 영역의 층간 절연막의 상면은, 상기 가드 링의 상단보다 낮게되도록, 상기 가드 링 상단과 상기 주변 영역의 층간 절연막의 상면 사이에 단차가 있는 반도체 장치.
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