CN1461042A - 半导体衬底的生产方法 - Google Patents
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Abstract
一种半导体衬底的生产方法，其包括下述步骤：(a)在表面由硅制成的衬底上形成SiGe层；(b)再在SiGe层上形成半导体层；和(c)将离子注入衬底上的SiGe层中将形成元素隔离形成区的区域，然后进行热处理。
Description
技术领域
本发明涉及半导体衬底的生产方法。具体来说，本发明涉及一种能有效地得到高质量硅衬底的半导体衬底的生产方法，在该方法中利用了硅的畸变(distortion)。
发明背景
近年来人们对高迁移率晶体管的生产进行了大量研究，其中，异质结构是用晶格常数不同于Si的材料形成的，即，以外延方式在硅衬底上生长晶格常数不同于Si的材料膜，从而在膜中产生由于在水平方向上的挤压或拉伸所造成的畸变，因此，为了提高MOSFET(金属氧化物半导体场效应晶体管)的速度，需要利用这种畸变，以此取代用Si-SiO2的MOS(金属氧化物半导体)界面作为通道的传统技术。
用图3(a)-3(e)所示的技术作为利用畸变生产MOSFET技术的一个例子。
首先，如图3(a)所示，在硅衬底1上以外延方式生长厚度约为300nm的SiGe层2，其中Ge的浓度是20atom％，接着在SiGe层上以外延方式生长厚度约为20nm的Si层3。
然后如图3(b)所示，在得到的硅衬底1的整个表面上注入氢离子，然后在约800℃下进行热处理。这种热处理的结果是，在氢注入峰达到SiGe层2和硅衬底1的界面附近时发生氢气的微孔4延伸的堆垛层错(stackingfault)5，还在界面方向上造成攻丝位错(threading dislocation)6。界面方向上的这些攻丝位错6使得SiGe层2中的畸变松弛。同时，在SiGe层2上面的Si层3中产生由于拉伸造成的畸变，其中，Si层3中的畸变松弛(relaxed)，而迁移率升高。
然后如图3(c)和3(d)所示，该工艺经过一个传统的STI(浅层沟槽电离(Shallow Trench Isolation))工序，形成元素隔离区11，然后如图3(e)所示，用通常的生产方法形成栅绝缘膜12、栅电极13和源/漏区14，从而制成MOSFET。
但是，根据上述生产方法，在图3(b)所示的注入氢离子的步骤中，如果氢离子的注入量足以完成SiGe层2的松弛(relaxation)，则后续的热处理将形成过多的氢气的微孔4，并且形成过多的堆垛层错。这些过多的堆垛层错在SiGe层2和硅衬底1的界面处不会停止，而是形成抵达Si层3表面的攻丝位错6。氢气的微孔4将由其造成的攻丝位错6固定，因而在后续步骤中难以除去这些攻丝位错6。
因此，将氢离子的注入量设置为低于完全松弛SiGe层2的量，试图以此防止在后续的热处理中发生由于氢气的微孔4造成攻丝位错6。
但是，即使将氢离子的注入量设置为低于完全松弛SiGe层2的量，也不能避免图3(b)所示的在后续的热处理中发生由SiGe层2和硅衬底1的界面产生的新攻丝位错6。因此，在这种情况下使该工艺经过图3(c)和3(d)所示的一个传统STI工序，制成MOSFET后会发现：如图3(e)所示在源/漏区14下面有许多攻丝位错6，当在这些结点上施加反向电压时，其中的漏电流增加，因此，这种生产技术存在的问题是无法生产高质量的MOSFET。
发明内容
为了克服上述问题，本发明的目的是提供一种半导体器件的生产方法，其中，攻丝位错6得到松弛，使得即使从SiGe层2和硅衬底1的界面处开始发生攻丝位错6，也能将结点漏电流限定为最小值。
本发明提供一种半导体衬底的生产方法，其包括下述步骤：(a)在表面由硅制成的衬底上形成SiGe层；(b)再在SiGe层上形成半导体层；和(c)将离子注入衬底上的SiGe层区域中，这些区域形成元素隔离(isolation)形成区，然后进行热处理。
附图简述
图1(a)-1(e)是描述本发明的一个实施方案的示意性横断面图，其示出在半导体衬底的生产方法的各个步骤中半导体衬底的主要部分；
图2是示出利用由图1(a)-1(e)所示的方法得到的半导体衬底的半导体器件的主要部分的示意性横断面图；和
图3(a)-3(e)是描述现有技术的一种半导体器件的生产方法的示意性横断面图，其示出在各个步骤中半导体器件的主要部分。
具体实施方式
根据本发明的半导体衬底的生产方法，首先，在步骤(a)中，在表面由硅制成的衬底上形成SiGe层。
表面由硅制成的衬底可以是用无定形硅、微晶硅、单晶硅、多晶硅或混合有两种或多种这些晶体状态的硅制成的硅衬底，也可以是表面上有这些硅层的所谓SOI衬底。特别优选单晶硅衬底。
可以用各种传统方法形成SiGe层，例如：CVD法、溅射法、真空沉积法或MEB法。具体来说，优选用CVD法中的外延生长法形成SiGe层。这种情况下的成膜条件可选自本领域公知的条件，具体来说，例如，400℃-900℃，优选约400℃-650℃的成膜温度是合适的。具体来说，如果生长的SiGe层中的Ge浓度范围如下，例如，生长的SiGe层中的Ge浓度是30atom％，则成膜温度优选是500℃或更低。这种SiGe层中的Ge浓度没有具体限定，其浓度可以是约1atom％-50atom％，优选10atom％-40atom％，更优选20atom％-30atom％。SiGe层优选是厚膜，使得为松弛位错而在后续退火步骤中发生在SiGe层和硅衬底界面处的位移错位不会对形成在其顶部上的半导体器件如MOSFET产生负面影响。一般来说，降低生长温度是增加膜厚的一种有效技术。另一方面，该膜的膜厚优选小于SiGe层沉积在衬底上时SiGe层中发生晶格畸变的松弛时的膜厚，即，其膜厚小于临界膜厚。具体来说，其膜厚可以是约50nm-500nm，另外，约100nm-500nm的膜厚是合适的。具体来说，当考虑到在后续步骤中要形成PN结时，SiGe层的膜厚优选是300nm或更大。
然后在步骤(b)中，在得到的衬底上形成半导体层。对半导体层没有特别限定，只要其具有和硅同样的菱形结构即可。例如，Si、其中已经加入C的Si或其中的Ge浓度低于上述SiGe层中的Ge浓度的SiGe层可以作为半导体层。特别优选硅(Si)层。SiC中的C浓度没有具体限定，例如，其浓度可以是约0.1atom％-2atom％。另外，SiGe层中的Ge浓度约为10atom％或更低时是合适的。可以用与形成SiGe层同样的方法形成半导体层，优选在形成SiGe层后通过如转换生长气在同一个器件中形成半导体层。这样可以减少SiGe层表面上的氧气污染等。这种情况下的衬底温度优选约为400℃-650℃。考虑到在生产半导体器件的后续步骤中膜厚的减少及SiGe层中的Ge扩散等，优选使半导体层是厚膜，为了抑制由于松弛SiGe层的畸变步骤后的拉伸产生的畸变所造成的发生在Si层上的缺陷，同时还优选是形成的半导体层的膜厚小于临界膜厚。在本申请中优选地是，SiGe层中的Ge浓度越高，半导体层越薄，在生产半导体器件的后续工序中进行热处理的温度越高，半导体层越薄。具体来说，其膜厚约为1nm-100nm，更优选约5nm-30nm，具体来说，如果半导体层形成在Ge浓度为30atom％的SiGe层上，则合适的膜厚约为20nm或更小，如果半导体层形成在Ge浓度为20atom％的SiGe层上，则合适的膜厚约为50nm或更小。
在本申请中优选地是，在形成SiGe层和半导体层后向得到的衬底注入离子和进行热处理。宜于用能够在使用的硅衬底表面中导入晶格缺陷的元素和作为离子注入后退火的结果是能够在硅衬底中产生微孔的元素等进行离子注入。这样的元素可以选自氢、惰性气体和IV族元素。具体来说，可以用氢、氦、氖、硅、碳、锗等作为这样的元素。特别优选氢。可以根据使用的离子类型、SiGe层的膜厚、半导体层的材料和膜厚等适当调节离子注入的加速能量。要求将加速能量设定为一个值，例如，使注入峰在硅衬底中位于SiGe层和衬底的界面附近的位置处，更具体地说，为了防止SiGe层中出现缺陷和防止SiGe层成为薄膜，注入峰在衬底中的位置是从界面开始的深度约为20nm或更大(深度优选约为30nm-70nm)。注入能量的值可以是约20keV-150keV，优选约30keV-35keV，更具体地说，如果SiGe层的膜厚约为200nm且使用氢，则注入能量的值可以是约18keV-25keV。可以使用的剂量值约为2×1016cm-2或更低。
例如，可以用炉内退火、灯光退火、RTA等作为退火的类型，退火可以在600℃-900℃的惰性气氛中、标准大气中、氮气气氛中、氧气气氛中、氢气气氛中等进行约10分钟-30分钟。
另外，在步骤(c)中，将离子注入衬底上的SiGe层中将形成元素隔离形成区的区域，然后进行热处理。在本申请中，例如，注入离子可以选自氢、惰性气体和II-V族元素。具体来说，可以使用氢、氦、氖、硅、碳、锗、砷、磷、硼等的离子。特别优选硅离子、锗离子、砷离子等，更优选硅离子。可以根据使用的离子类型、SiGe层的膜厚、半导体层的材料和膜厚等适当调节离子注入的加速能量。优选将加速能量设定为一个值，例如，使注入峰位于SiGe层的顶部，更具体地说，注入峰在SiGe层中的位置是界面上方约20nm。注入能量的值可以是约20keV-150keV。可以使用的剂量值约为1×1015cm-2或更大。
在上述步骤中，在离子注入前本发明优选在将形成元素隔离形成区的区域中形成其底部位于SiGe层中的沟槽，使得离子能够注入这些沟槽的底部。可以用公知的照相平版印刷法和蚀刻法形成沟槽。在本申请中，蚀刻可以是各向异性或各向同性蚀刻或者干法或湿法蚀刻，优选各向异性蚀刻。沟槽的大小和形式没有具体限定，可以根据所要得到的半导体器件的设计进行适当调节。可以根据SiGe层的膜厚等适当调节沟槽深度，其深度可以约为200nm-450nm。在本申请中，如果形成沟槽，则进行离子注入时优选使离子的注入峰位于沟槽的底部附近，所以必须将离子注入的加速能量值设定为约20keV-60keV。
可以用与上述同样的方法进行热处理。具体来说，优选将温度设定为约550℃-650℃。
下面参照图1(a)-1(e)详述本发明生产半导体器件的方法。
根据本发明生产半导体器件的方法，首先，如图1(a)所示，在用氢气稀释的SiH4和GeH4混合气氛中在400℃-900℃的温度下用公知的CVD(化学气相沉积)法在p型Si单晶衬底(后面称为硅衬底1)表面上以外延方式生长厚度约为300nm、Ge的浓度是30atom％的SiGe层2，p型Si单晶衬底是传统的Si生产方法中使用的，其平面向(plane direction)(100)中的掺杂硼浓度约为1×1015cm-3。然后用相同的生产单元将生长气转换成用氢气稀释的SiH4气体，在400℃-900℃的温度下用CVD法在SiGe层2上以外延方式生长厚度约为20nm的Si半导体层3。
然后如图1(b)所示，用30keV-35keV的注入能量注入2×1016cm-2或更少剂量的氢离子，然后在600℃或更高的温度下进行热处理。
对注入的氢离子热处理的结果是生成微孔4和在这些微孔周围以微孔为核心生成的堆垛层错(位错)5，在SiGe层2和硅衬底1的界面处造成位移，从而松弛SiGe层2的畸变。在本申请中，产生氢离子的微孔4的位置对应于注入峰和攻丝位错6的位置，攻丝位错6达到此时由于除氢以外的因素所造成的堆垛层错的内表面，攻丝位错6具有热力学的稳定性，在没有消除位的情况下能够保留到最后的步骤，这将造成来自PN结的电漏，因此必须减少这些攻丝位错。
然后如图1(c)所示，用公知的照相平版印刷术形成抗蚀图案7，用于形成元素隔离区，用SF6气体通过公知的RIE(反应离子蚀刻)法，利用抗蚀图案(用抗蚀剂作为蚀刻掩模)7蚀刻SiGe层2和Si层3，蚀刻深度为350nm，从而形成用于元素隔离的沟槽8。然后用公知的离子注入法用40KeV的注入能量将剂量为1×1015cm-2的Si离子注入用于元素隔离的沟槽8的底部。然后在约600℃的较低温度下进行热处理，从而在用于元素隔离的沟槽8的底部形成堆垛层错9。
在本申请中，为了将SiGe层2转变成无定形层，Si离子的注入量必须是1×1015cm-2或更大，为了形成堆垛层错的核心，选择的关于注入能量方面的条件应当使注入峰是20nm或更大。在使用SiGe的情况下，将退火温度设置为600℃，以恢复破损和形成核心。
然后如图1(d)所示，用于元素隔离的沟槽8中填满SiO2，SiO2是SiH4气体和O2气体通过公知的CVD法形成的，然后用公知的CMP(化学机械抛光)法除去除元素隔离区之外的其它区域中的SiO2膜，以此进行平整，从而形成元素隔离区11。
可以用公知的CVD法形成SiO2膜，然后，为了增加用上述CMP法蚀刻SiO2时的加工余地，可以在图1(b)的步骤后用公知的CVD法在SiH4和NH3的气氛中形成SiN膜。在CMP时用SiN膜停止蚀刻。
然后在800℃-1000℃的温度下进行热处理。从而可以使图1(c)的活性区中的攻丝位错6移向图1(d)中产生的堆垛层错9，使其截留在堆垛层错9中。在Si生产工艺中随后进行的在1000℃或更低的温度下进行的热处理的结果是使这些截留的位错10具有热稳定性，不会再次释放。
然后如图1(e)所示，用公知的MOSFET生产技术形成栅绝缘膜12、由N型多晶Si膜制成的栅电极13和N型源/漏区14，从而制成MOSFET。
如图2所示，厚度为300nm的SiGe层2和厚度为20nm的Si层3形成在其中掺有1×1015cm-2的p型杂质的硅衬底1上，栅电极13形成在Si层上，栅绝缘膜12插入按照上述方法生产的半导体器件中。源/漏区14形成在栅电极13的两侧，在SiGe层2中形成通道区，通道区在栅电极13的正下面和源/漏区14之间。这种半导体器件通过沟槽型元素隔离区11与其它元件隔离。
另外，在从SiGe层2和硅衬底1的界面开始深度约为50nm处形成微孔4，有这些微孔4形成的堆垛层错(位错)5延伸至SiGe层2和硅衬底1的界面，以松弛SiGe层2中的大部分畸变。
另外，在元素隔离区11下面形成堆垛层错9，其中，由于松弛SiGe层2中的畸变而发生的位错10被这些堆垛层错9截留。
因此，在其中形成MOS晶体管的SiGe层2的区域中发生的攻丝位错6移向堆垛层错9，使其被堆垛层错9截留，结果在其中形成MOS晶体管的区域中几乎没有发现缺陷。即，利用通过向元素隔离区11下面的SiGe层2中注入离子产生的堆垛层错可以减少SiGe层2的活性区域中的缺陷数量。
如本发明前面所述，本发明能够促进硅衬底和SiGe层的界面处畸变的松弛，同时，利用在由于氢离子注入而松弛畸变后的热处理而由微观缺陷所形成的堆垛层错可以防止由于SiGe/Si界面处的位移所发生的堆垛层错。
但是，如果由因为氢离子的注入而产生的微观缺陷形成的堆垛层错过量，则这些堆垛层错将是SiGe层中发生缺陷的原因。为了完全松弛SiGe层中的畸变，必须形成过量的由于离子注入而产生的微观缺陷，从而在SiGe层中发生位错。
因此，注入其量少于完全松弛SiGe层所需要的量的离子，然后进行热处理，使得从SiGe层和硅层的界面处形成的堆垛层错也能够部分松弛SiGe层。在这种情况下，当温度升高时，从SiGe层和硅层的界面处形成的堆垛层错和抵达表面的堆垛层错沿垂直于衬底表面的方向以无规方式移动。因此，根据本发明，堆垛层错移向覆盖正常活性区域周缘的元素隔离区，从而消去其中的位错。
因此，用离子注入法将过量的硅离子导入硅衬底，从而利用在较低温度下形成器件时发生的堆垛层错。被这些堆垛层错截留的位错转化为能量稳定态，因此在传统的晶体管生产方法中，在热处理过程中这些位错大都不会移向活性区域，所以不会出现问题。
因此可以消除在MOS晶体管的电操作过程中可能导致结点漏电流的缺陷，并且可以实现具有优异性能的MOS晶体管。
根据本发明，在用包括SiGe的暂行衬底(provisional substrate)形成高速MOSFET的情况下导致问题的活性区域中的位错截留在元素隔离区下面，所以活性区域不会受到负面影响，从而可以生产出可大幅减少作为传统问题的结点漏电流的半导体衬底。用这种半导体衬底可以生产需要的能耗低且传统上不能用畸变Si生产的高速LSI。
Claims (20)
1、一种半导体衬底的生产方法，其包括下述步骤：(a)在表面由硅制成的衬底上形成SiGe层；(b)再在SiGe层上形成半导体层；和(c)将离子注入衬底上的SiGe层中将变成元素隔离形成区的区域，并进行热处理。
2、根据权利要求1所述的方法，其中，在步骤(c)中注入的离子选自氢、惰性气体和II-V族元素，离子的剂量是1×1015cm-2或更大。
3、根据权利要求2所述的方法，其中，离子是硅离子、锗离子或砷离子。
4、根据权利要求1所述的方法，其中，在离子注入步骤(c)前在将变成元素隔离形成区的区域中形成其底部位于SiGe层中的沟槽，使得在步骤(c)中能够将离子注入所述沟槽的底部。
5、根据权利要求1所述的方法，其中，形成SiGe层，以使其具有的Ge浓度是10atom％-50atom％，膜厚是50nm-500nm。
6、根据权利要求1所述的方法，其中，半导体层是其中的Ge浓度比Si中的Ge浓度低的SiGe层和其中加入Si或C的SiGe层。
7、根据权利要求1所述的方法，其中，半导体衬底用于MOS晶体管。
8、一种半导体衬底的生产方法，其包括下述步骤：(a)在表面由硅制成的衬底上形成SiGe层；(b)再在SiGe层上形成半导体层；(c)将离子注入衬底上的SiGe层中将变成元素隔离形成区的区域，然后进行热处理；和(d)将离子注入衬底，然后进行热处理；其中，步骤(d)是在步骤(a)和(b)之后和步骤(c)之前进行的。
9.根据权利要求8所述的方法，其中，在步骤(c)中注入的离子选自氢、惰性气体和II-V族元素，离子的剂量是1×1015cm-2或更大。
10、根据权利要求9所述的方法，其中，离子是硅离子、锗离子或砷离子。
11、根据权利要求8所述的方法，其中，在离子注入步骤(c)前在将变成元素隔离形成区的区域中形成其底部位于SiGe层中的沟槽，使得在步骤(c)中能够将离子注入这些沟槽的底部。
12、根据权利要求8所述的方法，其中，在步骤(d)中注入的离子选自氢、惰性气体和IV族元素，离子的剂量是2×1016cm-2或更小。
13、根据权利要求12所述的方法，其中，离子是氢离子、氦离子、氖离子、硅离子、碳离子或锗离子。
14、根据权利要求8所述的方法，其中，通过调节加速能量进行离子注入步骤(d)，使注入峰在硅衬底中位于SiGe层/衬底的界面附近的位置处。
15、根据权利要求8所述的方法，其中，通过调节加速能量进行离子注入步骤(d)，使注入峰在衬底中的位置是从SiGe层和衬底的界面开始20nm或更大的深度处。
16、根据权利要求8所述的方法，其中，在步骤(d)中注入的离子量低于使SiGe层完全松弛的量。
17、根据权利要求8所述的方法，其中，形成SiGe层，使其具有的Ge浓度是10atom％-50atom％，膜厚是50nm-500nm。
18、根据权利要求8所述的方法，其中，半导体层是其中的Ge浓度比Si中的Ge浓度低的SiGe层和其中加入Si或C的SiGe层。
19、根据权利要求8所述的方法，其中，半导体衬底用于MOS晶体管。
20、一种半导体衬底的生产方法，包括如下步骤：(a)在衬底上形成SiGe层，所述衬底的表面由硅制成；(b)在所述SiGe层上进一步形成半导体层；(c)将离子注入衬底上的SiGe层中将变成元素隔离形成区的区域，并进行热处理；和(d)将能够产生微空穴的离子注入衬底，然后进行热处理，其中，步骤(d)是在步骤(a)和(b)之后和步骤(c)之前进行的，和，在离子注入步骤(c)前在将变成元素隔离形成区的区域中形成其底部位于SiGe层中的沟槽，使得在步骤(c)中能够将硅离子注入所述沟槽的底部。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (25)
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|---|---|---|---|---|
| KR100728173B1 (ko) * | 2003-03-07 | 2007-06-13 | 앰버웨이브 시스템즈 코포레이션 | 쉘로우 트렌치 분리법 |
| US20050054164A1 (en) * | 2003-09-09 | 2005-03-10 | Advanced Micro Devices, Inc. | Strained silicon MOSFETs having reduced diffusion of n-type dopants |
| WO2005051170A2 (en) * | 2003-11-19 | 2005-06-09 | Dexcom, Inc. | Integrated receiver for continuous analyte sensor |
| TWI239569B (en) * | 2004-02-06 | 2005-09-11 | Ind Tech Res Inst | Method of making strain relaxation SiGe epitaxial pattern layer to control the threading dislocation density |
| KR100560815B1 (ko) | 2004-03-16 | 2006-03-13 | 삼성전자주식회사 | 이형 반도체 기판 및 그 형성 방법 |
| EP1605498A1 (en) * | 2004-06-11 | 2005-12-14 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A method of manufacturing a semiconductor wafer |
| US20060011906A1 (en) * | 2004-07-14 | 2006-01-19 | International Business Machines Corporation | Ion implantation for suppression of defects in annealed SiGe layers |
| JP2006140447A (ja) * | 2004-10-14 | 2006-06-01 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| DE102004054564B4 (de) * | 2004-11-11 | 2008-11-27 | Siltronic Ag | Halbleitersubstrat und Verfahren zu dessen Herstellung |
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| FR2888665B1 (fr) * | 2005-07-18 | 2007-10-19 | St Microelectronics Crolles 2 | Procede de realisation d'un transistor mos et circuit integre correspondant |
| US8530934B2 (en) * | 2005-11-07 | 2013-09-10 | Atmel Corporation | Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto |
| DE102005054219B4 (de) * | 2005-11-14 | 2011-06-22 | Infineon Technologies AG, 81669 | Verfahren zum Herstellen eines Feldeffekttransistors und Feldeffekttransistor |
| DE102005054218B4 (de) * | 2005-11-14 | 2011-06-09 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement |
| JP2007281038A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | 半導体装置 |
| ATE513369T1 (de) * | 2006-04-26 | 2011-07-15 | Qualcomm Inc | Drahtlose gerätekommunikation mit mehreren peripheriegeräten |
| DE102007022533B4 (de) * | 2007-05-14 | 2014-04-30 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement |
| US7833886B2 (en) | 2007-05-14 | 2010-11-16 | Infineon Technologies Ag | Method of producing a semiconductor element in a substrate |
| US7662680B2 (en) * | 2007-09-28 | 2010-02-16 | Infineon Technologies Ag | Method of producing a semiconductor element in a substrate and a semiconductor element |
| US9589792B2 (en) * | 2012-11-26 | 2017-03-07 | Soraa, Inc. | High quality group-III metal nitride crystals, methods of making, and methods of use |
| EP2256795B1 (en) * | 2009-05-29 | 2014-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for oxide semiconductor device |
| US9508718B2 (en) * | 2014-12-29 | 2016-11-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET contact structure and method for forming the same |
| US9362278B1 (en) | 2014-12-29 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with multiple dislocation planes and method for forming the same |
| JP2021525961A (ja) * | 2018-05-29 | 2021-09-27 | アイキューイー ピーエルシーＩＱＥ ｐｌｃ | 緩衝材にわたって形成される光電子デバイス |
| US11158535B2 (en) * | 2019-10-10 | 2021-10-26 | Globalfoundries U.S. Inc. | Multi-depth regions of high resistivity in a semiconductor substrate |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57126131A (en) * | 1981-01-28 | 1982-08-05 | Toshiba Corp | Manufacture of semiconductor device |
| EP0881669B1 (en) * | 1997-05-30 | 2005-12-14 | STMicroelectronics S.r.l. | Manufacturing process of a germanium implanted heterojunction bipolar transistor |
| US5915195A (en) * | 1997-11-25 | 1999-06-22 | Advanced Micro Devices, Inc. | Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure |
| US6486037B2 (en) * | 1997-12-22 | 2002-11-26 | International Business Machines Corporation | Control of buried oxide quality in low dose SIMOX |
| US6083324A (en) * | 1998-02-19 | 2000-07-04 | Silicon Genesis Corporation | Gettering technique for silicon-on-insulator wafers |
| US6258695B1 (en) * | 1999-02-04 | 2001-07-10 | International Business Machines Corporation | Dislocation suppression by carbon incorporation |
| US6235560B1 (en) * | 1999-08-16 | 2001-05-22 | Agere Systems Guardian Corp. | Silicon-germanium transistor and associated methods |
| US6429061B1 (en) * | 2000-07-26 | 2002-08-06 | International Business Machines Corporation | Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation |
| KR100402381B1 (ko) * | 2001-02-09 | 2003-10-17 | 삼성전자주식회사 | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 |
| US6703688B1 (en) * | 2001-03-02 | 2004-03-09 | Amberwave Systems Corporation | Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100419954C (zh) * | 2005-07-27 | 2008-09-17 | 精工爱普生株式会社 | 半导体基板的制造方法以及半导体装置的制造方法 |
| CN103938269A (zh) * | 2014-04-28 | 2014-07-23 | 上海华力微电子有限公司 | 一种外延工艺腔体温度校准的方法 |
| CN111354679A (zh) * | 2018-12-20 | 2020-06-30 | 夏泰鑫半导体(青岛)有限公司 | 半导体元器件及其制备方法、电子装置 |
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| Publication number | Publication date |
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