KR100540018B1 - 반도체 기판의 제조 방법 - Google Patents

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Abstract

(a) 표면이 실리콘으로 이루어진 기판 상에 SiGe 층을 형성하고, (b) 추가로 그 위에 반도체층을 형성하며, (c) 소자분리 형성 영역이 되는 기판상 영역의 SiGe 층 내에 이온을 주입하여 열처리하는 반도체 기판의 제조 방법.

Description

반도체 기판의 제조 방법 {MANUFACTURING METHOD OF SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판의 제조 방법에 관한 것이다. 보다 상세하게는 본 발명은 실리콘 기판을 사용한 변형 실리콘에서 고품질 기판을 얻기에 유효한 반도체 기판의 제조 방법에 관한 것이다.
최근, MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 의 고속화를 도모하기 위해, 지금까지의 Si-SiO2 로 이루어진 MOS 계면을 채널로 하는 종래형 기술 대신에 Si 와 격자 정수가 다른 재료를 사용하여 헤테로구조를 만들고, 즉 실리콘 기판상에 실리콘 기판과 격자 정수가 다른 재료막을 에피택셜 성장시키고, 그 막에 수평방향의 압축 또는 인장 변형을 부여함으로써, 그 변형을 이용하여 고이동도 트랜지스터를 제작하는 연구가 왕성하게 이루어지고 있다.
변형을 이용하는 MOSFET 제조 기술의 일례로서, 도 3(a) 내지 도 3(e) 에 나타낸 기술을 들 수 있다.
먼저, 도 3(a) 에 나타낸 바와 같이, 실리콘 기판 (1) 상에 두께 300 ㎚ 정도, Ge 농도 20 atom% 의 SiGe 층 (2) 을 에피택셜 성장시키고, 그 위에 두께 20 ㎚ 정도의 Si 층 (3) 을 연속하여 에피택셜 성장시킨다.
다음으로, 도 3(b) 에 나타낸 바와 같이, 얻어진 실리콘 기판 (1) 상의 전체면에 수소 이온을 주입한 다음, 800 ℃ 정도로 열처리한다. 이 열처리에 의해 수소의 주입 피크 근방에서 발생된 수소의 마이크로 보이드 (4) 에서 연장된 적층 결함 (5) 이 SiGe 층 (2) 과 실리콘 기판 (1) 의 계면에 도달하고, 또한 계면 방향으로 관통 전위 (6) 를 발생시킨다. 이러한 계면 방향으로의 관통 전위 (6) 를 발생시킴으로써, SiGe 층 (2) 의 변형이 완화된다. 이때 변형이 완화된 SiGe 층 (2) 상의 Si 층 (3) 에는 인장 변형이 발생하여 이동도가 높아진다.
그 이후, 도 3(c) 및 도 3(d) 에 나타낸 바와 같이, 통상적인 STI (Shallow Trench Isolation) 공정을 거쳐 소자분리 영역 (11) 을 형성하고, 도 3(e) 에 나타낸 바와 같이, 게이트 절연막 (12), 게이트 전극 (13) 및 소스/드레인 영역 (14) 을 일반적인 제조 공정으로 형성하여 MOSFET 을 완성시킨다.
그러나, 상기 제조 방법에서는 도 3(b) 에 나타낸 바와 같은 수소 이온 주입 공정에서, 수소 이온의 주입을 SiGe 층 (2) 의 완화가 완전히 완료될 때까지 행하면, 그 이후의 열처리에 의해 수소의 마이크로 보이드 (4) 가 과잉으로 형성되고 과잉된 적층 결함이 형성된다. 이 과잉된 적층 결함은 SiGe 층 (2) 과 실리콘 기판 (1) 의 계면에서 멈추지 않고 Si 층 (3) 표면까지 도달하는 관통 전위 (6) 를 발생시킨다. 수소의 마이크로 보이드 (4) 에서 발생된 이러한 관통 전위 (6) 는 수소의 마이크로 보이드 (4) 로 고정화되어 있기 때문에, 그 이후의 공정에서 제거하기 어려워진다.
그래서, 수소 이온의 주입량을, SiGe 층 (2) 이 완전히 완화되는 양보다 적은 주입량으로 설정함으로써, 그 이후의 열처리에 의해 수소의 마이크로 보이드 (4) 에서 발생되는 관통 전위 (6) 의 발생을 방지하는 것이 시도되고 있다.
그러나, 수소 이온의 주입량을, SiGe 층 (2) 이 완전히 완화되는 주입량보다 적은 주입량으로 설정한다 하더라도, 그 이후의 열처리에 의해 도 3(b) 에 나타낸 바와 같이, SiGe 층 (2) 과 실리콘 기판 (1) 의 계면에서 새롭게 관통 전위 (6) 가 발생하는 일은 피할 수가 없다. 따라서, 이 상태에서 도 3(c) 및 도 3(d) 에 나타낸 바와 같이, 통상적인 STI 공정을 거쳐 MOSFET 을 제작하면, 도 3(e) 에 나타낸 바와 같이, 소스/드레인 영역 (14) 하부에 관통 전위 (6) 가 많이 존재하게 되고, 그 접합에서 역방향 전압 인가시의 리크 전류가 커져 고품질 MOSFET 제조 기술을 확립할 수 없다는 문제가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, SiGe 층 (2) 과 실리콘 기판 (1) 의 계면에서 관통 전위 (6) 가 발생되었다 하더라도, 그것을 완화시켜 접합 리크 전류를 최소한으로 멈추게 할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
과제를 해결하기 위한 수단
본 발명에 의하면, (a) 표면이 실리콘으로 이루어진 기판상에 SiGe 층을 형성하고, (b) 추가로 그 위에 반도체층을 형성하며, (c) 소자분리 형성 영역이 되는 기판상 영역의 SiGe 층내에 이온을 주입하여 열처리하는 반도체 기판의 제조 방법이 제공된다.
발명의 실시형태
본 발명의 반도체 기판의 제조 방법에서는, 먼저 공정 (a) 에서 표면이 실리콘으로 이루어진 기판상에 SiGe 층을 형성한다.
표면이 실리콘으로 이루어진 기판에는 비정질, 마이크로 크리스탈, 단결정, 다결정, 이들 결정상태의 2 이상이 혼재하는 실리콘 기판 또는 이들 실리콘 층을 표면에 갖는 이른바 SOI 기판이 포함된다. 그 중에서도 단결정 실리콘 기판이 바람직하다.
SiGe 층은, 공지된 방법, 예컨대 CVD 법, 스퍼터법, 진공증착법, MEB 법 등과 같은 각종 방법을 통해 형성될 수 있다. 그 중에서도 CVD 법에 의한 에피택셜 성장법으로 형성하는 것이 바람직하다. 이 경우 막형성 조건은 이 분야에서 공지된 조건을 선택할 수 있고, 특히 막형성 온도는 예컨대 400 ∼ 900 ℃, 바람직하게는 400 ∼ 650 ℃ 정도가 적당하다. 구체적으로, 다음 범위의 Ge 농도를 갖는 SiGe 층을 형성하는 경우, 예컨대 30 atom% Ge 농도의 SiGe 층을 성장시키는 경우, 막형성 온도는 500 ℃ 이하가 바람직하다. 이러한 SiGe 층에서 Ge 농도가 특별히 한정되지는 않지만, 예컨대 10 ∼ 50 atom% 정도, 바람직하기로는 10 ∼ 40 atom%, 보다 바람직하기로는 20 ∼ 30 atom% 를 들 수 있다. SiGe 층의 막두께는, 이후의 변형 완화 어닐공정에서 발생되는 SiGe 층과 실리콘 기판 계면의 미끄럼 전위가 그 위에 형성될 반도체 장치, 예컨대 MOSFET 에 악영향을 미치지 않도록 하기 위해서, 두꺼운 것이 바람직하다. 두꺼운 막으로 하는 수법으로는 일반적으로 성장 온도를 낮추는 것이 효과적이다. 한편, 기판상에 SiGe 층을 적층했을 때, SiGe 층의 격자 변형 완화가 발생되는 막두께, 즉 임계 막두께보다 얇은 것이 바람직하다. 구체적으로 50 ∼ 500 ㎚ 정도를 들 수 있고, 100 ∼ 500 ㎚ 정도가 더욱 바람직하다. 특히, 후공정에서 PN 접합을 형성하는 것을 고려하면 SiGe 층의 막두께는 300 ㎚ 이상인 것이 바람직하다.
이어서, 공정 (b) 에서, 얻어진 기판상에 반도체층을 형성한다. 반도체층은 실리콘과 동일한 다이아몬드 구조를 갖는 것이면 특별히 한정되지 않는다. 반도체층으로는, 예컨대 Si, C 첨가 Si, 또는 상기 SiGe 층보다 Ge 농도가 낮은 SiGe 층 등을 들 수 있고, 그 중에서도 실리콘 (Si) 층이 바람직하다. SiC 의 C 농도는 특별히 한정되지 않고, 예컨대 0.1 ∼ 2 atom% 정도를 들 수 있다. 또한, SiGe 의 Ge 농도는 10 atom % 정도 이하가 적당하다. 반도체층은 SiGe 층과 동일한 방법으로 형성할 수 있고, 예컨대 성장 가스를 바꿔 SiGe 층에 이어 동일 장치내에서 형성하는 것이 바람직하다. 그럼으로써, SiGe 층 표면의 산소 등의 오염을 저감시킬 수 있다. 이 경우, 기판 온도는 400 ∼ 650 ℃ 정도가 바람직하다. 반도체층의 막두께는, 반도체 장치의 이후의 제조 공정에서의 막두께 감소 및 SiGe 층으로부터의 Ge 확산 등을 고려하여 두꺼운 막인 것이 바람직한데, 한편 SiGe 층의 변형 완화 공정 후에 발생되는 Si 층의 인장 변형에 의한 결함 발생을 억제하기 위해 임계 막두께 이하의 막두께로 형성하는 것이 바람직하다. 또한, SiGe 층의 게르마늄 농도가 높을수록 얇게, 이후에 행할 반도체 장치의 제조 공정에서의 열처리 온도가 높을수록 얇게 하는 것이 바람직하다. 막두께는, 구체적으로는 1 ∼ 100 ㎚ 정도, 보다 바람직하기로는 5 ∼ 30 ㎚ 정도인데, 특히 30 atom% Ge 농도의 SiGe 층상에 형성하는 경우에는, 그 막두께는 20 ㎚ 정도 이하, 20 atom% Ge 농도인 경우에는 50 ㎚ 정도 이하가 적당하다.
또한, SiGe 층의 형성 후 또는 반도체층의 형성 후에 얻어진 기판에 이온을 주입하여 열처리하는 것이 바람직하다. 이온 주입은 기판으로 사용되는 실리콘 표면에 결정 결함을 도입할 수 있는 원소, 이온 주입 후의 어닐에서 실리콘 기판 중에 마이크로 캐비티를 형성할 수 있는 원소 등을 사용하여 행하는 것이 적당하고, 예컨대 수소, 불활성 가스 및 4 족 원소로 이루어진 군에서 선택할 수 있다. 구체적으로는 수소, 헬륨, 네온, 실리콘, 탄소, 게르마늄 등을 들 수 있고, 그 중에서도 수소가 바람직하다. 이온 주입의 가속 에너지는 사용되는 이온 종류, SiGe 층의 막두께, 반도체층의 재료 및 막두께 등에 따라 적절하게 조정할 수 있다. 예컨대, SiGe 층/기판 계면의 실리콘 기판측에 주입 피크가 오도록, 더욱 구체적으로는 계면으로부터 기판측에 20 ㎚ 정도 이상 깊은 위치 (바람직하게는 30 ∼ 70 ㎚ 정도의 위치) 에 피크가 오도록 설정하는 것이 SiGe 층 내의 결함 제어 및 SiGe 층의 박막화 방지를 위해 바람직하다. 예컨대, 20 ∼ 150 keV 정도, 바람직하게는 30 ∼ 35 keV 정도의 주입 에너지를 들 수 있고, 보다 구체적으로는 SiGe 층의 막두께가 200 ㎚ 정도인 경우에, 수소를 사용하는 경우라면 18 ∼ 25 keV 정도를 들 수 있다. 선량은, 예컨대 2 ×1016 ㎝-2 정도 이하의 선량을 들 수 있다.
어닐은, 예컨대 노 어닐, 램프 어닐, RTA 등을 들 수 있고, 불활성 가스 분위기 (아르곤 등), 대기 분위기, 질소 가스 분위기, 산소 가스 분위기, 수소 가스 분위기 등에서 600 ∼ 900 ℃ 온도범위로 10 ∼ 30 분간 정도 행할 수 있다.
또한, 공정 (c) 에서 소자분리 형성 영역이 되는 기판상 영역에서의 SiGe 층 내에 이온을 주입하여 열처리한다. 여기에서 주입 이온은, 예컨대 수소, 불활성 가스 및 2 족 ∼ 5 족 원소로 이루어진 군에서 선택할 수 있다. 구체적으로는 수소, 헬륨, 네온, 실리콘, 탄소, 게르마늄, 비소, 인, 붕소 등을 들 수 있고, 그 중에서도 실리콘 이온, 게르마늄 이온, 비소 이온 등이 바람직하며, 실리콘 이온이 보다 바람직하다. 이온 주입의 가속 에너지는 사용되는 이온 종류, SiGe 층의 막두께, 반도체층의 재료 및 막두께 등에 따라 적절하게 조정할 수 있다. 예컨대, SiGe 층의 상측에 주입 피크가 오도록, 더욱 구체적으로는 SiGe 층의 계면으로부터 20 ㎚ 정도 높은 위치에 피크가 오도록 설정하는 것이 바람직하다. 예컨대, 20 ∼ 150 keV 정도의 주입 에너지를 들 수 있다. 선량은, 예컨대 1×1015 ㎝-2 정도 이상을 들 수 있다.
또, 이 공정에서 이온을 주입하기 전에, 소자분리 형성 영역이 되는 영역에 바닥부가 SiGe 층에 위치하는 홈을 형성해 두고, 이 홈 바닥부에 이온을 주입하는 것이 바람직하다. 홈은 공지된 포토리소그래피 및 에칭 공정에 의해 형성될 수 있다. 또, 에칭은 이방성 또는 등방성 에칭 등과 같은 건식 에칭, 습식 에칭 등 어느 것이어도 무방하지만, 이방성 에칭이 바람직하다. 홈의 크기 및 형상은 특별히 한정되지 않으며, 얻고자 하는 반도체 장치의 설계에 따라 적절히 조정할 수 있다. 홈의 깊이는 SiGe 층의 막두께 등에 따라 적절하게 조정할 수 있고, 예컨대 200 ∼ 450 ㎚ 정도를 들 수 있다. 또, 홈이 형성되는 경우에는, 이온 주입에 의해 홈의 바닥부 근방에 주입 피크가 오도록 이온을 주입하는 것이 바람직하기 때문에, 예컨대 이온 주입의 가속 에너지를 20 ∼ 60 keV 정도로 설정할 필요가 있다.
열처리는 상기와 동일한 방법으로 행할 수 있다. 그 중에서도 온도는 550 ∼ 650 ℃ 정도가 바람직하다.
다음에, 본 발명의 반도체 장치의 제조 방법을 도 1(a) ∼ 도 1(e) 에 따라 상세하게 설명한다.
본 발명의 반도체 장치의 제조 방법에서는, 먼저 도 1(a) 에 나타낸 바와 같이, 통상적인 Si 제조 공정에 사용되고 있는 약 1 ×1015 ㎝-3의 붕소가 도핑된 면방위 (100) 의 p 형 Si 단결정 기판 (이하, 실리콘 기판 (1)) 표면에, 두께 300 ㎚ 정도, Ge 농도 30 atom% 의 SiGe 층 (2) 을 공지된 CVD (Chemical Vapor Deposition) 법으로 온도 400 ∼ 900 ℃, 수소 가스로 희석시킨 SiH4 와 GeH4 의 혼합 가스 분위기 중에서 에피택셜 성장시킨다. 계속해서 동일 장치 내에서 SiGe 층 (2) 상에, 두께 20 ㎚ 정도의 Si 반도체층 (3) 을 CVD 법으로 온도 400 ∼ 900 ℃, 성장 가스를 수소 가스로 희석시킨 SiH4 가스로 바꿔 에피택셜 성장시킨다.
다음으로, 도 1(b) 에 나타낸 바와 같이, 수소 이온을 주입 에너지 30 ∼ 35 keV, 선량 2 ×1016 ㎝-2 이하에서 이온 주입하고, 그 이후 600 ℃ 이상의 온도에서 열처리한다.
이 열처리에 의해 주입된 수소 이온은 마이크로 보이드 (4) 를 성장시키고, 이를 핵으로하여 성장된 적층 결함 (전위 ; 5) 이 SiGe 층 (2) 과 실리콘 기판 (1) 의 계면에서 미끄럼을 발생시켜 SiGe 층 (2) 의 변형이 완화된다. 또, 수소 이온의 마이크로 보이드 (4) 의 형성 위치는 주입 피크 위치와 대응하고 있고, 이때에 수소 기인 (起因) 이외에서 발생된 적층 결함의 내표면에 도달한 관통 전위 (6) 는 열역학적으로 안정되고 소멸 사이트가 없는 경우, 최종 공정까지 잔존하여 PN 접합 리크의 원인이 되므로 그 저감화가 필요하다.
계속해서, 도 1(c) 에 나타낸 바와 같이, 공지된 포토리소그래피 기술을 이용하여 소자분리 영역을 형성하기 위한 레지스트 패턴 (7) 을 형성하고, 이 레지스트 패턴 (에칭 마스크용 레지스트 ; 7) 을 사용하여 공지된 RIE (Reactive Ion Etching) 법으로 SF6 가스로 SiGe 층 (2) 및 Si 층 (3) 을 깊이 350 ㎚ 까지 에칭하여 소자분리용 홈(8) 을 형성한다. 그 이후, 공지된 이온 주입법으로 Si 이온을 주입 에너지 40 keV, 선량 1 ×1015 ㎝-2 로 소자분리용 홈 (8) 바닥부에 주입한다. 그 이후, 600 ℃ 정도의 비교적 저온에서 열처리함으로써, 소자분리용 홈 (8) 바닥부에 적층 결함 (9) 을 형성한다.
여기서, Si 이온의 주입량은 SiGe 층 (2) 을 비정질화시키기 위해 1 ×1015 ㎝-2 이상으로 할 필요가 있고, 또 주입 에너지는 적층 결함의 핵 형성을 위해 주입 피크를 20 ㎚ 이상으로 하는 조건을 선택한다. 어닐 온도는 SiGe 의 경우 핵 형성을 위해 손상 회복을 진행시킬 수 있는 600 ℃ 로 한다.
그 이후, 도 1(d) 에 나타낸 바와 같이, 공지된 CVD 법으로 SiH4 가스와 O2 가스에 의해 소자분리용 홈 (8) 을 SiO2 로 매립하고, 공지된 CMP (Chemical Mechanical Polish) 법으로 소자분리 영역 이외의 SiO2 막을 제거하고 평탄화시켜 소자분리 영역 (11) 을 형성한다.
이러한 CMP 법에서의 SiO2 에칭의 프로세스 마진을 크게 하기 위해서, 도 1(b) 의 공정 후에 공지된 CVD 법으로 SiO2 막, 다음으로 공지된 CVD 법으로 SiH4 와 NH3 중에서 SiN 막을 형성할 수도 있다. SiN 막은, CMP 의 시행시, 에칭을 정지시키기 위해 사용한다.
다음으로, 800 ∼ 1000 ℃ 온도에서 열처리한다. 그럼으로써, 도 1(c) 에서 활성 영역 중에 있던 관통 전위 (6) 를 도 1(d) 에서 형성된 적층 결함 (9) 까지 이동시켜 적층 결함 (9) 에 트랩시킬 수 있다. 이 트랩된 전위 (10) 는 열적으로 안정적이므로, 그 이후의 Si 제조 기술에 사용되는 1000 ℃ 이하의 열처리에서 재방출되는 경우는 없다.
이어서, 공지된 MOSFET 제조 기술에 따라, 도 1(e) 에 나타낸 바와 같이, 게이트 절연막 (12), N 형 다결정 Si 막으로 이루어진 게이트 전극 및 N 형 소스/드레인 영역 (14) 을 형성하여 MOSFET 을 완성시킨다.
이와 같이 제작된 반도체 장치에는, 도 2 에 나타낸 바와 같이, 1 ×1015 ㎝-2 정도로 p 형 불순물이 도핑된 실리콘 기판 (1) 상에 두께 300 ㎚ 의 SiGe 층 (2) 및 두께 20 ㎚ 의 Si 층 (3) 이 형성되어 있고, 그 위에 게이트 절연막 (12) 을 사이에 두고 게이트 전극 (13) 이 형성되어 있다. 게이트 전극 (13) 양측에는 소스/드레인 영역 (14) 이 형성되어 있고, 소스/드레인 영역 (14) 사이이며 게이트 전극 (13) 바로 아래의 SiGe 층 (2) 에는 채널 영역이 형성되어 있다. 이 반도체 장치는 트렌치형 소자분리 영역 (11) 에 의해 다른 소자로부터 분리되어 있다.
또, SiGe 층 (2) 과 실리콘 기판 (1) 의 계면으로부터 깊이 50 ㎚ 정도의 위치에 마이크로 보이드 (4) 가 형성되어 있고, 이 마이크로 보이드 (4) 에서 발생된 적층 결함 (전위 ; 5) 은 SiGe 층 (2) 과 실리콘 기판 (1) 의 계면까지 연장되고, 그것이 SiGe 층 (2) 의 변형 완화의 대부분을 실현하고 있다.
또한, 소자분리 영역 (11) 하부에 적층 결함 (9) 이 형성되어 있고, 이 적층 결함 (9) 에 SiGe 층 (2) 의 변형 완화에 따라 발생된 전위 (10) 가 포착되어 있다.
그럼으로써, MOS 트랜지스터가 형성되어 있는 영역의 SiGe 층 (2) 내에서 발생된 관통 전위 (6) 가 적층 결함 (9) 까지 이동되어 적층 결함 (9) 에 포착되므로, MOS 트랜지스터 형성 영역에는 결함이 거의 보이지 않는다. 즉, 소자분리 영역 (11) 하부의 SiGe 층 (2) 으로의 이온 주입에 의해 형성된 적층 결함을 이용함으로써, 활성 영역의 SiGe 층 (2) 내의 결함을 저감시킬 수 있다.
이와 같이, 본 발명에서는 수소 이온 주입으로 변형을 완화시킨 후, 열처리에 의해 미세한 결함에서 발생되는 적층 결함을 이용하여 실리콘 기판과 SiGe 층 계면에서의 변형 완화를 촉진시키는 동시에, SiGe/Si 계면에서의 미끄럼에 의해, 발생되는 적층 결함을 억제할 수 있다.
그러나, 수소 이온 주입에 의해 형성되는 미세한 결함에서 발생되는 적층 결함이 과잉인 경우, 그것이 SiGe 층 내에 결함을 발생시키는 원인이 된다. SiGe 층의 변형 완화를 완전히 행하기 위해서는, 이온 주입에 의해 형성되는 미세한 결함을 과잉으로 형성할 필요가 있기 때문에, 그럼으로써 SiGe 층 내에 전위가 발생하게 된다.
그래서, 이온 주입을 SiGe 가 완전히 완화되는 것보다 적은 양으로 행하여 열처리하고, 완화된 일부를 SiGe 와 실리콘의 계면에서 발생되는 적층 결함에서도 유발시킨다. 이 경우, SiGe 와 실리콘의 계면에서 발생되어 표면에 도달한 적층 결함은 온도를 올리면 기판 표면에 대하여 수직으로 그리고 열적으로 랜덤하게 이동한다. 따라서, 본 발명에서는 통상적인 활성 영역의 주변을 덮고 있는 소자분리 영역으로 적층 결함을 이동시켜 거기서 전위를 소거한다.
그래서, 이온 주입법으로 실리콘 이온을 실리콘 내에 과잉으로 도입하여 비교적 저온에서 형성했을 때에 발생되는 적층 결함을 이용한다. 일단 이 적층 결함에 포착된 전위는 에너지면에서 안정적인 상태가 되므로, 통상적인 트랜지스터 제조 공정의 열처리에서는 거의 활성 영역으로 이동하지 않아 문제가 되는 일은 없다.
따라서, MOS 트랜지스터의 전기적 동작에서 접합 리크 등을 초래하는 결함이 없어 양호한 특성을 실현할 수 있다.
본 발명에 의하면, SiGe 를 사용한 가상 기판을 사용하여 고속 MOSFET 을 형성하는 경우에 문제가 되는 활성 영역의 전위를 소자분리 영역 하부에 트랩시켜 활성 영역에 영향을 미치지 않도록 함으로써, 종래에 문제가 되었던 접합 리크를 대폭 저감시킬 수 있는 반도체 기판을 제조할 수 있다. 이 반도체 기판을 사용함으로써, 변형 Si 를 사용하여 종래에 제조할 수 없었던 고속이며 저소비전력을 갖는 LSI 를 실현할 수 있게 된다.
도 1(a) 내지 도 1(e) 는 본 발명의 반도체 기판의 제조 방법의 실시형태를 설명하기 위한 요부 개략 단면공정도.
도 2 는 도 1(a) 내지 도 1(e) 의 방법에 의해 얻어진 반도체 기판을 사용한 반도체 장치의 요부 개략 단면도.
도 3(a) 내지 도 3(e) 는 종래의 반도체 장치의 제조 방법을 설명하기 위한 요부 개략 단면공정도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 실리콘 기판
2 : SiGe 층
3 : Si 층
4 : 수소의 마이크로 보이드
5 : 적층 결함
6 : 관통 전위
7 : 레지스트 패턴
8 : 소자분리용 홈
9 : 적층 결함
10 : 전위
11 : 소자분리 영역
12 : 게이트 절연막
13 : 게이트 전극
14 : 소스/드레인 영역

Claims (20)

  1. (a) 표면이 실리콘으로 이루어진 기판상에 SiGe 층을 형성하고,
    (b) 추가로 그 위에 반도체층을 형성하며,
    (c) 상기 SiGe 층에 격리된 홈들을 형성하고, 소자분리형성영역들이 되는 상기 SiGe층의 상기 홈들의 바닥부들에 이온을 주입하고, 열처리하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서,
    공정 (c) 의 이온 주입은, 수소, 불활성 가스 및 2 ∼ 5 족 원소로 이루어진 군에서 선택된 이온을 1×1015 ㎝-2 이상의 선량으로 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제 2 항에 있어서,
    상기 이온은 실리콘 이온, 게르마늄 이온 또는 비소 이온인 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제 1 항에 있어서,
    상기 (c) 공정에서 이온들은 상기 홈들의 바닥부들에 주입되고, 트랜지스터의 소스 및/또는 드레인 영역을 형성할 상기 SiGe층의 활성 영역들에는 주입되지 않는 것을 특징으로 하는 반도체 기판의 제조 방법.
  5. 제 1 항에 있어서,
    상기 SiGe 층은 10 ∼ 50 atom% 의 Ge 농도, 50 ㎚ ∼ 500 ㎚ 의 막두께로 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체층은 Si, C 첨가 Si, 또는 상기 SiGe 층보다 Ge 농도가 낮은 SiGe 층인 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 기판이 MOS 트랜지스터에 사용되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. (a) 표면이 실리콘으로 이루어진 기판상에 SiGe 층을 형성하고,
    (b) 추가로 그 위에 반도체층을 형성하며,
    (c) 상기 SiGe층에 격리된 홈들을 형성하고, 소자분리형성영역들이 되는 상기 SiGe층의 상기 홈들의 바닥부들에 이온을 주입하고, 열처리하며,
    또한, 상기 공정 (a)와 상기 공정 (b) 후이며, 상기 공정 (c) 전에,
    (d) 상기 기판 내에 이온을 주입하고, 열처리하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제 8 항에 있어서,
    공정 (c)의 이온 주입은, 수소, 불활성 가스 및 2 ∼ 5 족 원소로 이루어진 군에서 선택된 이온을 1 ×1015 ㎝-2 이상의 선량으로 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 이온은 실리콘 이온, 게르마늄 이온 또는 비소 이온인 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 제 8 항에 있어서,
    상기 (c) 공정에서 이온들은 상기 홈들의 바닥부들에 주입되고, 트랜지스터의 소스 및/또는 드레인 영역을 형성할 상기 SiGe층의 활성 영역들에는 주입되지 않는 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제 8 항에 있어서,
    공정 (d) 의 이온 주입은, 수소, 불활성 가스 및 4 족 원소로 이루어진 군에서 선택된 이온을 2 ×1016 ㎝-2 이하의 선량으로 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 이온은 수소 이온, 헬륨 이온, 네온 이온, 실리콘 이온, 탄소 이온 또는 게르마늄 이온인 것을 특징으로 하는 반도체 기판의 제조 방법.
  14. 제 8 항에 있어서,
    공정 (d) 의 이온 주입은, SiGe 층/기판 계면의 실리콘 기판측에 주입 피크가 오도록 가속 에너지를 조정하여 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  15. 제 8 항에 있어서,
    공정 (d) 의 이온 주입은, SiGe 층과 기판의 계면으로부터 기판측으로 20 ㎚ 이상 깊은 위치에 오도록 가속 에너지를 조정하여 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  16. 제 8 항에 있어서,
    공정 (d) 의 이온 주입은, SiGe 가 완전히 완화되는 것보다 적은 양으로 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  17. 제 8 항에 있어서,
    상기 SiGe 층은 10 ∼ 50 atom% 의 Ge 농도, 50 ㎚ ∼ 500 ㎚ 의 막두께로 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  18. 제 8 항에 있어서,
    상기 반도체층은 Si, C 첨가 Si, 또는 상기 SiGe 층보다 Ge 농도가 낮은 SiGe 층인 것을 특징으로 하는 반도체 기판의 제조 방법.
  19. 제 8 항에 있어서,
    상기 반도체 기판이 MOS 트랜지스터에 사용되는 것을 특징으로 하는 반도체 기판의 제조 방법.
  20. (a) 표면이 실리콘으로 이루어진 기판상에 SiGe 층을 형성하고,
    (b) 추가로 그 위에 반도체층을 형성하며,
    (c) 소자분리 형성 영역이 되는 기판상 영역의 SiGe 층 내에 이온을 주입하여 열처리하고,
    또한, 공정 (a) 또는 (b) 후이며 공정 (c) 전에,
    (d') 기판 내에 마이크로 캐비티를 형성할 수 있는 이온을 주입하여 열처리하고, 그 이후 공정 (c) 의 이온 주입 전에 소자분리 형성 영역이 되는 영역에 바닥부가 SiGe 층에 위치하는 홈을 형성하고, 공정 (c) 에서 이 홈 바닥부에 Si 이온을 주입하는 것을 특징으로 하는 반도체 기판의 제조 방법.
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