TWI236707B - Manufacturing method of semiconductor substrate - Google Patents

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Description

1236707 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關於一種半導體基板之製造方法。更詳細 而言，本發明係在使用矽基板之變形矽中，關於用以獲得 高品質的基板之有效的半導體基板之製造方法。 【先前技術】 近年來，爲了達到MOSFET (金氧半場效電晶體； Metal Oxide Semiconductor Field Effect Transistor)之高 速化，而將至此由Si — Si〇2所形成之MOS界面作爲通道 而取代習知型的技術，係盛行有進行下列硏究，即，使用 與Si之晶格常數相異之材料而製作出異種構造，亦即， 在矽基板上，使與矽基板之晶格常數相異的材料膜進行外 延成長，藉此在該膜上付與水平方向之壓縮或拉伸變形， 利用此種變形而製作高移動度之電晶體。 作爲利用變形之MOSFET之製造技術之一例，係列 舉有於第3 a圖至第3 e圖所示之技術。 首先，如第3a圖所示，使厚度3 00nm程度、Ge濃度 2 0atom%之SiGe層2外延成長至矽基板1上，在其之上 ，爲連續厚度20nm程度之Si層3而被外延成長。 其次，如第3 b圖所示，將氫離子注入至所獲得之矽 基板1上之整面，之後進行800°C程度的熱處理。藉由該 熱處理，由發生在氫之注入峰値附近的氫微孔隙4而延伸 之層積缺陷5爲到達至Si Ge層2與矽基板1之間的介面 1236707 (2) ，再者，使貫通錯位6產生在界面方向上。藉由使貫通錯 位6產生在該界面方向上而使SiGe層2之變形受到緩和 。此時，在已變形緩和之SiGe層2上之Si層3上係產生 拉伸變形、造成移動度增高。 之後，如第3c圖及第3b圖所示，經過一般的STI( 淺溝隔離層；shallow trench isolation)工程、形成兀件 分離領域11，在如第3e圖所示，藉由一般的製造工程來 形成閘極絕緣膜1 2、閘極電極1 3、以及源極/汲極領域 14，進而完成M0SFET。 【發明內容】 不過，在上述之製造方法中，於如第3b圖所示之注 入氫離子的工程中，將氫離子之注入量進行至SiGe層2 之緩和已完全結束，藉由之後的熱處理，氫之微孔隙4係 被形成過多、而形成過多的層積缺陷。此種過多的層積缺 陷係爲，用以產生無法停止於SiGe層2與矽基板1之間 的介面、而是到達至Si層3表面爲止的貫通錯位6。由 該氫之微孔隙4所產生之貫通錯位6係藉由氫之微孔隙4 而固定，因此造成難以藉由以後續之工程來去除。 在此，係嘗試有將氫離子之注入量設定爲少於使 SiGe層2完全緩和之量的注入量，藉此，藉由之後的熱 處理，而防止由氫之微孔隙4產生之貫通錯位6的發生。 不過，即使將氫離子之注入量設定爲使SiGe層2完 全緩和之量還少的注入量，在之後的熱處理係如第3 b圖 -5- 1236707 (3) 所示’仍無法免除在新的SiGe層2與矽基板1之間的界 面產生貫通錯位6。從而，在此狀態中，如第3 c圖及第 3d圖所示，經過一般的STI工程而製作MOSFET後，如 第3 e圖所示，在源極/汲極領域1 4之下部係形成多數存 在有貫通錯位6，造成在其接合中之逆向電壓施加時之洩 漏電流的增大，而具有無法確定高品質之MOSFET製造 技術的課題。 本發明係有鑑於上述課題，其目的係爲提供一種半導 體裝置之製造方法，爲即使由SiGe層2與矽基板1之間 的界面產生貫通錯位6，仍可將其緩和、而使接合洩漏電 流停止在最小限度下。 〔用以解決課題之手段〕 藉由本發明係爲提供一種半導體基板之製造方法，爲 進行有：（a)將SiGe層形成在表面爲由矽所形成之基板 上；（b)再於其上形成半導體層；（c)將離子注入至形 成元件分離形成領域之基板上的領域中之SiGe層，而進 行熱處理。 【實施方式】 在本發明之半導體基板之製造方法中，首先，在工程 (a)中，爲將SiGe層形成在表面爲由矽所形成之基板上 〇 所謂表面爲由矽所形成之基板係指，在表面上爲具有 -6 - (4) 1236707 混合非結晶質、微晶、單結晶、多結晶、混合有該等結晶 狀態之2個以上之矽基板或待等矽層，換言之，爲包含有 SOI基板。在其中，係以單結晶矽基板爲佳。
SiGe層係可藉由習知之方法、例如爲藉由cvd法、 潑射法、真空蒸鍍法、MEB法等各種方法所形成。在其 中’係以藉由CVD法所進行之外延成長法來形成者爲佳 。在此情況之成膜條件係可在該分野中選擇已知之條件， 特別是成膜溫度係例如爲4 0 0〜9 0 0。(：、較佳爲4 0 0〜6 5 0 °C程度爲適當。具體而言，在形成具有以下範圍之Ge濃 度之SiGe層的情況下，例如，用以成長30atom%之Ge 濃度之SiGe層之情況下，成膜溫度係以50(TC以下爲佳 。在該SiGe層中，Ge濃度雖並未有特別限定，不過，例 如爲列舉有 10〜50atom%程度、較佳爲 10〜40atom%、 更佳爲20〜30at〇m%。SiGe層之膜厚係爲，以在後之變 形緩和退火工程產生之SiGe層矽基板間之界面的滑動錯 位不致將不良影響波及至在其上形成之半導體裝置（例如 MOSFET)的膜厚者爲佳。即使是作爲膜厚之手法，一般 爲以降低成長溫度者爲有效。另一方面，當將SiGe層堆 積在基板上時，係以產生SiGe層之晶格變形緩和狀之膜 厚、亦即爲較臨界膜厚更薄者爲佳。具體而言，爲列舉有 50〜5 00nm程度、更以1〇〇〜5 00nm程度爲適當。特別是 在後製工程中考慮到形成pN接合後，s i G e層之膜厚係以 300nm以上者爲佳。 其次，在工程（b )中，爲在所獲得之基板上形成半 1236707 (10) 在第1 d圖形成之層積缺陷9，而於層積缺陷9中可受到 限制。此種已受限制之錯位1 〇在熱性方面爲呈安定，在 之後的Si製造技術所採用之1 000°C以下之熱處理係不會 再被釋出。 其次，依據習知之MOSFET製造技術，如第le圖所 示而形成閘極絕緣膜1 2、N型多結晶Si膜所形成之閘極 電極、以及N型之源極/汲極領域14，完成MOSFET。 藉此所製作出之半導體裝置係如第2圖所示，在使1 X 1 015crrT2程度p型不純物已被摻雜之矽基板1上，爲形 成有厚度3 00nm之SiGe層2以及厚度20nm之Si層3， 在其之上爲經由閘極絕緣膜1 2而形成閘極電極1 3。在閘 極電極1 3之兩側爲形成有源極/汲極領域1 4，在源極/ 汲極領域14間、於閘極電極13正下方之Si Ge層2上爲 形成有通道領域。此種半導體裝置爲藉由溝型之元件分離 領域1 1而由其他元件分離。 此外，使微孔隙4形成在比SiGe層2與矽基板1之 間的界面更深50nm程度之位置上，由該微孔隙4所產生 之層積缺陷（錯位）5係延伸至SiGe層2與矽基板1之 間的界面，此係爲實現大部分之SiGe層2之變形緩和。 再者，於元件分離領域1 1之下方爲形成有層積缺陷 9，在該層積缺陷9上爲捕獲有以SiGe層2之變形緩和所 產生之錯位1 〇。 藉此’在形成有MOS電晶體之領域中，產生在SiGe 層2中之貫通錯位爲移動至層積缺陷9、且形成爲被捕獲 -13- 1236707 (12) 會移動、而不會產生問題。 從而，在Μ Ο S電晶體之電氣性動作中，並未具有接 合拽漏等缺陷，而可實現良好的特性。 〔發明效果〕 若藉由本發明，採用使用有SiGe之假想基板而形成 高速MOSFET之情況下爲形成問題，使活性領域之錯位 被受限於元件分離領域下方，藉由不至在活性領域中造成 影響而可製造出一種大幅減低形成習知問題之接合洩漏的 半導體基板。藉由使用此種半導體基板，使用變形Si， 而可實現在習知製造中無法達成之高速且低消費電力之 LSI。 【圖式簡單說明】 第la圖至第le圖係用以說明本發明之半導體基板之 製造方法之實施例的局部槪略斷面工程圖。 第2圖係使用有藉由第1 a圖至第1 e圖之方法所獲得 之半導體基板之半導體裝置之局部槪略斷面圖。 第3 a圖至第3 e圖係用以說明習知之半導體裝置之製 造方法的局部槪略斷面工程圖。 〔主要部分之代表符號說明〕 1 :矽基板 2 : SiGe 層 -15-

Claims (1)

1236707 Ψ U Ij ;：-；; 拾、申請專利範圍 ~~一一 第92 1 1 2 1 45號專利申請案 中文申請專利範圍修正本 民國94年4月（多曰修正 1· 一種半導體基板之製造方法，其特徵爲：（a)表 面由矽所構成之基板上形成SiGe層；（b )又在該上形成 半導體層；（c )於爲元件分離形成領域之基板上的領域 中之SiGe層內注入離子，進行熱處理， 在工程（c )之離子注入前，在爲元件分離形成領域 之領域上’形成底部位於SiGe層之溝，並對在該溝底部 進行工程（c )之離子注入。 2 _如申請專利範圍第1項之半導體基板之製造方法 ，其中，將工程（c )之離子注入，由氫、惰性氣體、以 及2族至5族元素所形成之群所選擇出離子而以i χ 1 〇 15 c m _2之劑量來進行。 3 ·如申請專利範圍第2項之半導體基板之製造方法 ，其中，離子係爲矽離子、鍺離子或是砷離子。 4. 如申請專利範圍第1項之半導體基板之製造方法 ，其中，將SiGe層形成10〜50atom%之Ge濃度、5〇nm 〜500nm之膜厚。 5. 如申請專利範圍第1項之半導體基板之製造方法 ，其中，半導體層是Si、C添加Si或是比SiGe層Ge濃 度還低的SiGe層。 6. 如申請專利範圍第1項之半導體基板之製造方法 1236707 ，其中，半導體基板爲被使用在MOS電晶體。 7. —種半導體基板之製造方法，其特徵爲：由（a) 在表面由矽所構成之基板上形成SiGe層；（b)又在該上 形成半導體層；（c )於爲元件分離形成領域之基板上的 領域中之SiGe層內注入從氫、惰性氣體以及2 — 5族元素 所構成之群中被選擇出之離子，並進行熱處理；；（d) 將從氫、惰性氣體以及4族元素所構成之群中被選擇出之 離子注入基板內，進行熱處理之工程所構成，該些工程是 依照工程（a )、工程（d )、工程（b )、工程（c )或是 工程（a )、工程（b )、工程（d )、工程（c )之順序來 實施， 在工程（c )之離子注入前，於爲元件分離形成領域 之領域上，形成底部位於SiGe層之溝，並對該溝底部進 行工程（c )之離子注入。 8. 如申請專利範圍第7項之半導體基板之製造方法 ，其中，將工程（c )之離子注入，以1 X 1 015cnT2之劑量 來進行。 9. 如申請專利範圍第8項之半導體基板之製造方法 ，其中，離子係爲矽離子、鍺離子或是砷離子。 10·如申請專利範圍第7項之半導體基板之製造方法 ，其中，將工程（d )之離子注入由氫、惰性氣體以2 X 1 0 1 6 C ηΤ 2以下之劑量來進行。 11.如申請專利範圍第1 0項之半導體基板之製造方 法，其中，離子係爲氫離子、氦離子、氖離子、矽離子、 -2- 1236707 碳離子、或是鍺離子。 1 2 ·如申請專利範圍第7項之半導體基板之製造方法 ，其中，工程（d )之離子注入係藉由調整加速能量，使 得S i G e層/基板界面之矽基板側達到注入峰値。 1 3 ·如申請專利範圍第7項之半導體基板之製造方法 ，其中，工程（d )之離子注入係藉由調整加速能量，使 得由SiGe層基板間之界面至基板側達到20nm以上深的 位置。 1 4 ·如申請專利範圍第7項之半導體基板之製造方法 ，其中，以比SiGe於完全緩和還少的量，來執行工程（d )之離子注入。 1 5 .如申請專利範圍第7項之半導體基板之製造方法 ，其中，將SiGe層形成10〜50atom%之Ge濃度、50nm 〜500nm之膜厚。 1 6 ·如申請專利範圍第7項之半導體基板之製造方法 ，其中，半導體層是Si、C添加Si或是比SiGe層Ge濃 度還低的SiGe層。 1 7 ·如申請專利範圍第7項之半導體基板之製造方法 ，其中，半導體基板爲被使用在MOS電晶體。 18. —種半導體基板之製造方法，其特徵爲：由（a )在表面由矽所構成之基板上形成SiGe層；（b)又在該 上形成半導體層；（c )做成元件分離形成領域之基板上 的領域中之SiGe層內注入離子，進行熱處理；；（（1一） 在基板內形成微空腔而注入離子，進行熱處理之工程所構 -3- 1236707 成，該些工程是依照工程（a )、工程（d / )、 )、工程（c )或是工程（a )、工程（b )、工ί 、工程（c )之順序來實施， 之後在工程（c)之離子注入之前，於爲元 成領域之領域上，形成底部位於SiGe層之溝，方 )中，對該溝底部執行Si離子注入。 工程（b g ( r ) 件分離形 令工程（c -4-
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