JP2904253B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2904253B2 JP2904253B2 JP6049456A JP4945694A JP2904253B2 JP 2904253 B2 JP2904253 B2 JP 2904253B2 JP 6049456 A JP6049456 A JP 6049456A JP 4945694 A JP4945694 A JP 4945694A JP 2904253 B2 JP2904253 B2 JP 2904253B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタ（以後、ＭＯＳ型ＦＥＴと呼ぶ）等の半導体装
置の構造およびその製造方法に関し、特に、積み上げ構
造を有する半導体装置の構造およびその製造方法に関す
る。
ンジスタ（以後、ＭＯＳ型ＦＥＴと呼ぶ）等の半導体装
置の構造およびその製造方法に関し、特に、積み上げ構
造を有する半導体装置の構造およびその製造方法に関す
る。
【０００２】
【従来の技術】この種の半導体装置においては、そのチ
ャネル長が短くなるのに伴って、しきい値電圧が低下す
る問題（いわゆる短チャンネル効果）がある。一般に、
短チャネル効果を抑えるためには、ソース部およびドレ
イン部における不純物領域を浅くすることが有効であ
る。例えば、チャネル長が０．１μｍ以下の場合には、
深さ０．０５μｍ程度以下の不純物領域を形成する必要
がある。ところが、従来のイオン注入技術のみでは、
０．０５μｍ程度以下のかなり浅い不純物領域を形成す
ることは困難である。これに対して、ソース・ドレイン
部にシリコンを成長させて、ＬＤＤ（Lightly Doped Dr
ain ）構造の半導体装置を形成することによって実効的
に不純物領域の深さを小さくする手段が提案されてい
る。例えば、特開昭63-263767 号公報や特開昭63-28706
4 号公報には、ＬＤＤ構造の半導体装置が記載されてい
る。特開昭63-287064 号公報にはまた、ＬＤＤ構造を改
良した構造である積み上げ構造や埋め込み構造の半導体
装置も記載されている。
ャネル長が短くなるのに伴って、しきい値電圧が低下す
る問題（いわゆる短チャンネル効果）がある。一般に、
短チャネル効果を抑えるためには、ソース部およびドレ
イン部における不純物領域を浅くすることが有効であ
る。例えば、チャネル長が０．１μｍ以下の場合には、
深さ０．０５μｍ程度以下の不純物領域を形成する必要
がある。ところが、従来のイオン注入技術のみでは、
０．０５μｍ程度以下のかなり浅い不純物領域を形成す
ることは困難である。これに対して、ソース・ドレイン
部にシリコンを成長させて、ＬＤＤ（Lightly Doped Dr
ain ）構造の半導体装置を形成することによって実効的
に不純物領域の深さを小さくする手段が提案されてい
る。例えば、特開昭63-263767 号公報や特開昭63-28706
4 号公報には、ＬＤＤ構造の半導体装置が記載されてい
る。特開昭63-287064 号公報にはまた、ＬＤＤ構造を改
良した構造である積み上げ構造や埋め込み構造の半導体
装置も記載されている。
【０００３】図４（ａ）〜（ｄ）は、積み上げ構造を有
する従来の半導体装置の製造方法の一例を示す工程図で
ある。以下、図４（ａ）〜（ｄ）を参照して、この製造
方法を説明する。
する従来の半導体装置の製造方法の一例を示す工程図で
ある。以下、図４（ａ）〜（ｄ）を参照して、この製造
方法を説明する。
【０００４】まず、図４（ａ）に示すように、LOCOS 法
等によってｐ型シリコン基板４０１の一部にフィールド
絶縁膜４０２を形成した後、このｐ型シリコン基板４０
１の一部を熱酸化してゲート絶縁膜４０３を形成し、ゲ
ート絶縁膜４０３上に多結晶シリコンから成るゲート電
極４０４を形成し、さらに、ゲート電極４０４の周辺に
酸化シリコン（ＳｉＯx （ｘ＞０））から成る絶縁膜４
０５を形成する。
等によってｐ型シリコン基板４０１の一部にフィールド
絶縁膜４０２を形成した後、このｐ型シリコン基板４０
１の一部を熱酸化してゲート絶縁膜４０３を形成し、ゲ
ート絶縁膜４０３上に多結晶シリコンから成るゲート電
極４０４を形成し、さらに、ゲート電極４０４の周辺に
酸化シリコン（ＳｉＯx （ｘ＞０））から成る絶縁膜４
０５を形成する。
【０００５】次に、超高真空中で８５０℃程度の熱処理
を行ってソースおよびドレインとなるｐ型シリコン基板
４０１表面の自然酸化膜やその他の汚染物質を除去す
る。これに続いて、図４（ｂ）に示すように、露出した
ｐ型シリコン基板４０１にシリコン層４０６を選択的に
エピタキシャル成長させる。
を行ってソースおよびドレインとなるｐ型シリコン基板
４０１表面の自然酸化膜やその他の汚染物質を除去す
る。これに続いて、図４（ｂ）に示すように、露出した
ｐ型シリコン基板４０１にシリコン層４０６を選択的に
エピタキシャル成長させる。
【０００６】次いで、図４（ｃ）に示すように、シリコ
ン層４０６に砒素イオンを注入し、さらに燐イオンを注
入した後、図４（ｄ）のように、熱処理を施して砒素と
燐の拡散係数の差を利用して主に砒素を含む高濃度不純
物領域４０７と、その下に主に燐を含む低濃度不純物領
域４０８を形成する。高濃度不純物領域４０７は、低濃
度不純物領域４０８よりも高濃度に不純物を含んでい
る。
ン層４０６に砒素イオンを注入し、さらに燐イオンを注
入した後、図４（ｄ）のように、熱処理を施して砒素と
燐の拡散係数の差を利用して主に砒素を含む高濃度不純
物領域４０７と、その下に主に燐を含む低濃度不純物領
域４０８を形成する。高濃度不純物領域４０７は、低濃
度不純物領域４０８よりも高濃度に不純物を含んでい
る。
【０００７】この後、図示はしないが、上部に層間絶縁
膜を滞積し、不純物の活性化のために熱処理し、さらに
コンタクト開口部を開け、バリアメタルとこの上に形成
したシリコンを含むアルミニウムにより上部配線を形成
することで、半導体装置が完成される。
膜を滞積し、不純物の活性化のために熱処理し、さらに
コンタクト開口部を開け、バリアメタルとこの上に形成
したシリコンを含むアルミニウムにより上部配線を形成
することで、半導体装置が完成される。
【０００８】
【発明が解決しようとする課題】以上説明した半導体装
置において、低濃度不純物領域４０８の横方向の形成長
（拡散長）は、ゲート電極４０４を覆う絶縁膜４０５の
膜厚に対して、同じかあるいは長くする必要がある。こ
れは、仮に、低濃度不純物領域４０８の形成端（拡散
端）がゲート電極４０４（ゲート絶縁膜４０３）に覆わ
れた下部領域にまで達さない場合、チャネルの両端に反
転しない領域が形成されることになり、チャネル・コン
ダクタンスが著しく低下してしまうからである。一方、
低濃度不純物領域４０８の深さ方向の拡散と横方向の拡
散とは互いに同じ拡散度で進行するため、低濃度不純物
領域４０８の横方向の拡散長を絶縁膜４０５の膜厚に対
して同じかあるいは長くする場合には、低濃度不純物領
域４０８の拡散深さはこれに見合う深さとなる。これら
のことを換言すれば、低濃度不純物領域４０８の深さ
は、絶縁膜４０５の膜厚に依存するといえる。
置において、低濃度不純物領域４０８の横方向の形成長
（拡散長）は、ゲート電極４０４を覆う絶縁膜４０５の
膜厚に対して、同じかあるいは長くする必要がある。こ
れは、仮に、低濃度不純物領域４０８の形成端（拡散
端）がゲート電極４０４（ゲート絶縁膜４０３）に覆わ
れた下部領域にまで達さない場合、チャネルの両端に反
転しない領域が形成されることになり、チャネル・コン
ダクタンスが著しく低下してしまうからである。一方、
低濃度不純物領域４０８の深さ方向の拡散と横方向の拡
散とは互いに同じ拡散度で進行するため、低濃度不純物
領域４０８の横方向の拡散長を絶縁膜４０５の膜厚に対
して同じかあるいは長くする場合には、低濃度不純物領
域４０８の拡散深さはこれに見合う深さとなる。これら
のことを換言すれば、低濃度不純物領域４０８の深さ
は、絶縁膜４０５の膜厚に依存するといえる。
【０００９】他方、選択エピタキシャル成長の方法とし
ては、超高真空気相成長法（ＵＨＶ−ＣＶＤ）が一般的
であるが、この方法を用いる場合には、図４（ｂ）に示
したごとくｐ型シリコン基板４０１にシリコン層４０６
を成長させる前に、ｐ型シリコン基板４０１表面の自然
酸化膜等を除去するために、超高真空中にて熱処理を行
わなければならない。この際に、ゲート電極４０４を覆
っている絶縁膜４０５が昇華しないためには、絶縁膜４
０５を十分な膜厚にしなければならない。例えば、従来
より通常用いられているＳｉＯ2 膜の場合には、およそ
５０ｎｍ以上の膜厚が必要である。仮に、絶縁膜４０５
の膜厚を５０ｎｍ程度よりも薄くすると、超高真空中で
の加熱の際に、膜の一部または全部が昇華してしまう虞
がある。
ては、超高真空気相成長法（ＵＨＶ−ＣＶＤ）が一般的
であるが、この方法を用いる場合には、図４（ｂ）に示
したごとくｐ型シリコン基板４０１にシリコン層４０６
を成長させる前に、ｐ型シリコン基板４０１表面の自然
酸化膜等を除去するために、超高真空中にて熱処理を行
わなければならない。この際に、ゲート電極４０４を覆
っている絶縁膜４０５が昇華しないためには、絶縁膜４
０５を十分な膜厚にしなければならない。例えば、従来
より通常用いられているＳｉＯ2 膜の場合には、およそ
５０ｎｍ以上の膜厚が必要である。仮に、絶縁膜４０５
の膜厚を５０ｎｍ程度よりも薄くすると、超高真空中で
の加熱の際に、膜の一部または全部が昇華してしまう虞
がある。
【００１０】ここで、前述した事実を併せ考えると、低
濃度不純物領域４０８の横方向の拡散長さは絶縁膜４０
５の厚さ５０ｎｍ以上に応じた長さよりも短くすること
はできず、この結果、低濃度不純物領域４０８の深さも
横方向の拡散長に見合った深さより浅くすることはでき
ない。
濃度不純物領域４０８の横方向の拡散長さは絶縁膜４０
５の厚さ５０ｎｍ以上に応じた長さよりも短くすること
はできず、この結果、低濃度不純物領域４０８の深さも
横方向の拡散長に見合った深さより浅くすることはでき
ない。
【００１１】以上説明したように、従来の半導体装置で
は、そのゲート電極を覆う絶縁膜の膜厚を十分に確保し
なければならないという実情によって、ソース部および
ドレイン部における低濃度不純物領域を浅くしようとし
てもその層深さが制約され、ひいては短チャネル効果を
抑止することが十分にできないという問題点がある。
は、そのゲート電極を覆う絶縁膜の膜厚を十分に確保し
なければならないという実情によって、ソース部および
ドレイン部における低濃度不純物領域を浅くしようとし
てもその層深さが制約され、ひいては短チャネル効果を
抑止することが十分にできないという問題点がある。
【００１２】本発明の課題は、短チャネル効果が十分に
抑止された半導体装置を提供することである。
抑止された半導体装置を提供することである。
【００１３】本発明の他の課題は、上記半導体装置を比
較的簡単な製造工程で製造できる半導体装置の製造方法
を提供することである。
較的簡単な製造工程で製造できる半導体装置の製造方法
を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、一導電
型の半導体基板の表面上にゲート絶縁膜を介してゲート
電極を形成する工程と、前記ゲート電極の側面に窒素成
分を必須成分として含むシリコン材料を絶縁材料として
用いて該絶縁材料から成る側壁を形成する工程と、前記
側壁を形成した後に前記半導体基板を超高真空中で熱処
理して該半導体基板の表面を清浄化する工程と、前記側
壁の外側の前記半導体基板の表面上に超高真空気相成長
法によって反対導電型の半導体層を形成する工程とを有
することを特徴とする半導体装置の製造方法が得られ
る。前記側壁の外側の前記半導体基板の表面上に反対導
電型の半導体層を形成する前記工程は、前記側壁の外側
の前記半導体基板の表面上に同一導電型の半導体層およ
び真性半導体層のうちのいずれかの半導体層を形成する
前工程と、前記半導体層に不純物を注入して該半導体層
を反対導電型とする後工程とから成っていてもよい。
型の半導体基板の表面上にゲート絶縁膜を介してゲート
電極を形成する工程と、前記ゲート電極の側面に窒素成
分を必須成分として含むシリコン材料を絶縁材料として
用いて該絶縁材料から成る側壁を形成する工程と、前記
側壁を形成した後に前記半導体基板を超高真空中で熱処
理して該半導体基板の表面を清浄化する工程と、前記側
壁の外側の前記半導体基板の表面上に超高真空気相成長
法によって反対導電型の半導体層を形成する工程とを有
することを特徴とする半導体装置の製造方法が得られ
る。前記側壁の外側の前記半導体基板の表面上に反対導
電型の半導体層を形成する前記工程は、前記側壁の外側
の前記半導体基板の表面上に同一導電型の半導体層およ
び真性半導体層のうちのいずれかの半導体層を形成する
前工程と、前記半導体層に不純物を注入して該半導体層
を反対導電型とする後工程とから成っていてもよい。
【００１５】
【００１６】
【００１７】
【実施例】以下、図面を参照して、本発明の実施例によ
る半導体装置およびその製造方法を説明する。
る半導体装置およびその製造方法を説明する。
【００１８】［実施例１］図１（ａ）〜（ｄ）は、本発
明の実施例１による半導体装置の製造方法を説明するた
めの工程図である。
明の実施例１による半導体装置の製造方法を説明するた
めの工程図である。
【００１９】以下、製造方法の説明によって、半導体装
置の構造をも説明する。
置の構造をも説明する。
【００２０】まず、図１（ａ）に示すように、LOCOS 法
等によってｐ型シリコン基板１０１の一部にフィールド
絶縁膜１０２を形成した後、このｐ型シリコン基板１０
１の一部を熱酸化してゲート絶縁膜１０３を形成し、ゲ
ート絶縁膜１０３上に、多結晶シリコンのゲート電極材
料と酸化シリコンの絶縁材料を被着形成した後にパター
ニングしてゲート電極１０４と絶縁膜１０５の積層構造
を形成する。
等によってｐ型シリコン基板１０１の一部にフィールド
絶縁膜１０２を形成した後、このｐ型シリコン基板１０
１の一部を熱酸化してゲート絶縁膜１０３を形成し、ゲ
ート絶縁膜１０３上に、多結晶シリコンのゲート電極材
料と酸化シリコンの絶縁材料を被着形成した後にパター
ニングしてゲート電極１０４と絶縁膜１０５の積層構造
を形成する。
【００２１】次に、図１（ｂ）に示すように、窒化シリ
コンから成る絶縁材料を気相成長法等によって１０〜５
０ｎｍ程度被着形成した後に異方性エッチングしてゲー
ト電極１０４に接する側壁１０６を形成する。尚、側壁
１０６を形成する絶縁材料としては、窒化シリコンに限
らず、ＳｉＯx Ｎy （ただし、０≦ｘ≦２、かつ０＜
ｙ）等、窒素成分を必須成分として含むシリコン材料で
あればよい。このシリコン材料は、そのいわゆる昇華点
が酸化シリコンよりも高い。
コンから成る絶縁材料を気相成長法等によって１０〜５
０ｎｍ程度被着形成した後に異方性エッチングしてゲー
ト電極１０４に接する側壁１０６を形成する。尚、側壁
１０６を形成する絶縁材料としては、窒化シリコンに限
らず、ＳｉＯx Ｎy （ただし、０≦ｘ≦２、かつ０＜
ｙ）等、窒素成分を必須成分として含むシリコン材料で
あればよい。このシリコン材料は、そのいわゆる昇華点
が酸化シリコンよりも高い。
【００２２】次に、超高真空中で８５０℃程度の熱処理
を行ってソースおよびドレインとなるｐ型シリコン基板
１０１表面の自然酸化膜やその他の汚染物質を除去す
る。尚、窒化シリコンを含め、窒素成分を必須成分とす
るシリコン材料は、いわゆる昇華点が酸化シリコンに比
べて非常に高いため、側壁１０６の形成厚が１０ｎｍ程
度に薄くても、上記熱処理によって昇華してしまうこと
はない。
を行ってソースおよびドレインとなるｐ型シリコン基板
１０１表面の自然酸化膜やその他の汚染物質を除去す
る。尚、窒化シリコンを含め、窒素成分を必須成分とす
るシリコン材料は、いわゆる昇華点が酸化シリコンに比
べて非常に高いため、側壁１０６の形成厚が１０ｎｍ程
度に薄くても、上記熱処理によって昇華してしまうこと
はない。
【００２３】これに続いて、図１（ｃ）に示すように、
露出したシリコン基板にシリコン層１０７を１００〜３
００ｎｍ程度の膜厚で選択的にエピタキシャル成長させ
る。尚、本発明では、露出したシリコン基板に成長させ
るシリコン層として、予めシリコン基板と反対導電型の
ものを形成してもよい。この場合には、後述する不純物
の注入工程は不要となる。
露出したシリコン基板にシリコン層１０７を１００〜３
００ｎｍ程度の膜厚で選択的にエピタキシャル成長させ
る。尚、本発明では、露出したシリコン基板に成長させ
るシリコン層として、予めシリコン基板と反対導電型の
ものを形成してもよい。この場合には、後述する不純物
の注入工程は不要となる。
【００２４】次に、図１（ｃ）に示すように、シリコン
層１０７に砒素イオンを注入し、さらに燐イオンを注入
した後、図１（ｄ）のように、熱処理を施して燐と砒素
の拡散係数の差を利用して主に砒素を含む高濃度不純物
領域１０８と、その下に主に燐を含む低濃度不純物領域
１０９を形成する。高濃度不純物領域１０８は、低濃度
不純物領域１０９よりも高濃度に不純物を含んでいる。
層１０７に砒素イオンを注入し、さらに燐イオンを注入
した後、図１（ｄ）のように、熱処理を施して燐と砒素
の拡散係数の差を利用して主に砒素を含む高濃度不純物
領域１０８と、その下に主に燐を含む低濃度不純物領域
１０９を形成する。高濃度不純物領域１０８は、低濃度
不純物領域１０９よりも高濃度に不純物を含んでいる。
【００２５】尚、実施例１では、シリコン層１０７の表
面からゲート絶縁膜１０３の下までの領域に、高濃度不
純物領域１０８と低濃度不純物領域１０９との二種類か
らなる不純物領域を形成するが、本発明では、例えば、
砒素イオンのみを注入後熱処理して高濃度不純物領域の
みからなる不純物領域を形成してもよい。
面からゲート絶縁膜１０３の下までの領域に、高濃度不
純物領域１０８と低濃度不純物領域１０９との二種類か
らなる不純物領域を形成するが、本発明では、例えば、
砒素イオンのみを注入後熱処理して高濃度不純物領域の
みからなる不純物領域を形成してもよい。
【００２６】この後、図示はしないが、上部に層間絶縁
膜を滞積し、不純物の活性化のために熱処理し、さらに
コンタクト開口部を開け、バリアメタルとこの上に形成
したシリコンを含むアルミニウムにより上部配線を形成
することで、本発明の実施例１による半導体装置が完成
される。
膜を滞積し、不純物の活性化のために熱処理し、さらに
コンタクト開口部を開け、バリアメタルとこの上に形成
したシリコンを含むアルミニウムにより上部配線を形成
することで、本発明の実施例１による半導体装置が完成
される。
【００２７】また、実施例１による半導体装置は、ｎチ
ャネルＭＯＳ型ＦＥＴであるが、本発明によれば、ｐチ
ャネルＭＯＳ型ＦＥＴを製造することも可能であること
はいうまでもない。
ャネルＭＯＳ型ＦＥＴであるが、本発明によれば、ｐチ
ャネルＭＯＳ型ＦＥＴを製造することも可能であること
はいうまでもない。
【００２８】［実施例２］図２（ａ）〜（ｄ）および図
３（ａ）〜（ｃ）は、本発明の実施例２による半導体装
置の製造方法を説明するための工程図である。
３（ａ）〜（ｃ）は、本発明の実施例２による半導体装
置の製造方法を説明するための工程図である。
【００２９】以下、製造方法の説明によって、半導体装
置の構造をも説明する。
置の構造をも説明する。
【００３０】まず、図２（ａ）に示すように、LOCOS 法
等によってｐ型シリコン基板２０１の一部にフィールド
絶縁膜２０２を形成した後、このｐ型シリコン基板２０
１の一部を熱酸化してゲート絶縁膜２０３を形成し、ゲ
ート絶縁膜２０３上に、多結晶シリコンのゲート電極材
料と酸化シリコンの絶縁材料を被着形成した後にパター
ニングしてゲート電極２０４と絶縁膜２０５の積層構造
を形成する。
等によってｐ型シリコン基板２０１の一部にフィールド
絶縁膜２０２を形成した後、このｐ型シリコン基板２０
１の一部を熱酸化してゲート絶縁膜２０３を形成し、ゲ
ート絶縁膜２０３上に、多結晶シリコンのゲート電極材
料と酸化シリコンの絶縁材料を被着形成した後にパター
ニングしてゲート電極２０４と絶縁膜２０５の積層構造
を形成する。
【００３１】次に、図２（ｂ）に示すように、窒化シリ
コンから成る第１の絶縁材料を気相成長法等によって１
０〜５０ｎｍ程度被着形成した後に異方性エッチングし
てゲート電極２０４に接する第１の側壁２０６を形成す
る。尚、第１の側壁２０６を形成する第１の絶縁材料
も、実施例１における側壁１０６と同様に、窒化シリコ
ンに限らず、ＳｉＯx Ｎy （ただし、０≦ｘ≦２、かつ
０＜ｙ）等、窒素成分を必須成分として含むシリコン材
料であればよい。
コンから成る第１の絶縁材料を気相成長法等によって１
０〜５０ｎｍ程度被着形成した後に異方性エッチングし
てゲート電極２０４に接する第１の側壁２０６を形成す
る。尚、第１の側壁２０６を形成する第１の絶縁材料
も、実施例１における側壁１０６と同様に、窒化シリコ
ンに限らず、ＳｉＯx Ｎy （ただし、０≦ｘ≦２、かつ
０＜ｙ）等、窒素成分を必須成分として含むシリコン材
料であればよい。
【００３２】次に、超高真空中で８５０℃程度の熱処理
を行ってソースおよびドレインとなるｐ型シリコン基板
２０１表面の自然酸化膜やその他の汚染物質を除去す
る。尚、第１の側壁２０６も、窒化シリコンの昇華点が
高いことにより、形成厚が１０ｎｍ程度に薄くても、上
記熱処理によって昇華してしまうことはない。これに続
いて、図２（ｃ）に示すように、露出したシリコン基板
にシリコン層２０７を２０〜１００ｎｍ程度の膜厚で選
択的にエピタキシャル成長させる。尚、露出したシリコ
ン基板に成長させるシリコン層２０７についても、実施
例１と同様に、予めシリコン基板と反対導電型のものを
形成してもよい。この場合には、後述する第１の不純物
の注入工程は不要となる。
を行ってソースおよびドレインとなるｐ型シリコン基板
２０１表面の自然酸化膜やその他の汚染物質を除去す
る。尚、第１の側壁２０６も、窒化シリコンの昇華点が
高いことにより、形成厚が１０ｎｍ程度に薄くても、上
記熱処理によって昇華してしまうことはない。これに続
いて、図２（ｃ）に示すように、露出したシリコン基板
にシリコン層２０７を２０〜１００ｎｍ程度の膜厚で選
択的にエピタキシャル成長させる。尚、露出したシリコ
ン基板に成長させるシリコン層２０７についても、実施
例１と同様に、予めシリコン基板と反対導電型のものを
形成してもよい。この場合には、後述する第１の不純物
の注入工程は不要となる。
【００３３】以上の工程は、実施例１と同じである。
【００３４】次に、図２（ｄ）に示すように、シリコン
層２０７に第１の不純物としての燐イオンを５×１０14
／cm2 以下注入する。
層２０７に第１の不純物としての燐イオンを５×１０14
／cm2 以下注入する。
【００３５】次に、図３（ａ）に示すように、第２の絶
縁材料としての酸化シリコン（ＳｉＯ2 ）を気相成長法
等によって５０〜２００ｎｍ程度被着形成した後に異方
性エッチングして、第１の側壁２０６に接する第２の側
壁２０８を形成する。尚、第２の絶縁材料としての酸化
シリコンは、例えば、窒化シリコンに比べては勿論、シ
リコンに比べてもいわゆる剛性率が低いため、後述する
熱処理を施した際に、酸化シリコンと窒化シリコンやシ
リコンとの間において各々の熱膨張係数差により生ずる
歪みを吸収する。したがって、シリコン中の結晶欠陥の
発生等が防止され、半導体装置としての信頼性に優れ
る。
縁材料としての酸化シリコン（ＳｉＯ2 ）を気相成長法
等によって５０〜２００ｎｍ程度被着形成した後に異方
性エッチングして、第１の側壁２０６に接する第２の側
壁２０８を形成する。尚、第２の絶縁材料としての酸化
シリコンは、例えば、窒化シリコンに比べては勿論、シ
リコンに比べてもいわゆる剛性率が低いため、後述する
熱処理を施した際に、酸化シリコンと窒化シリコンやシ
リコンとの間において各々の熱膨張係数差により生ずる
歪みを吸収する。したがって、シリコン中の結晶欠陥の
発生等が防止され、半導体装置としての信頼性に優れ
る。
【００３６】次に、図２（ｂ）に示すように、シリコン
層２０７に第２の不純物としての砒素イオンを１×１０
15／cm2 以上注入する。尚、本実施例では、第１の不純
物として燐イオンを注入する一方、第２の不純物として
砒素イオンを注入しているが、本発明では、第１および
第２の不純物は、それぞれ燐イオンあるいは砒素イオン
とは異なる物質でもよく、また、互いに同じ物質とする
ことも可能である。
層２０７に第２の不純物としての砒素イオンを１×１０
15／cm2 以上注入する。尚、本実施例では、第１の不純
物として燐イオンを注入する一方、第２の不純物として
砒素イオンを注入しているが、本発明では、第１および
第２の不純物は、それぞれ燐イオンあるいは砒素イオン
とは異なる物質でもよく、また、互いに同じ物質とする
ことも可能である。
【００３７】次に、図３（ｃ）に示すように、この工程
体を熱処理し、主に燐を含んだ低濃度不純物領域２１０
と、主に砒素を含んだ高濃度不純物領域２０９を形成す
る。高濃度不純物領域２０９は、低濃度不純物領域２１
０よりも高濃度に不純物を含んでいる。
体を熱処理し、主に燐を含んだ低濃度不純物領域２１０
と、主に砒素を含んだ高濃度不純物領域２０９を形成す
る。高濃度不純物領域２０９は、低濃度不純物領域２１
０よりも高濃度に不純物を含んでいる。
【００３８】この後、図示はしないが、上部に層間絶縁
膜を滞積し、不純物の活性化のために熱処理し、さらに
コンタクト開口部を開け、バリアメタルとこの上に形成
したシリコンを含むアルミニウムにより上部配線を形成
することで、本発明の実施例２による半導体装置が完成
される。
膜を滞積し、不純物の活性化のために熱処理し、さらに
コンタクト開口部を開け、バリアメタルとこの上に形成
したシリコンを含むアルミニウムにより上部配線を形成
することで、本発明の実施例２による半導体装置が完成
される。
【００３９】以上説明した実施例２においては、側壁が
第１の側壁２０６と第２の側壁２０８との２段構造であ
るため、形成厚の薄い第１の側壁２０６によって不純物
領域の深さを浅くできることは勿論、高濃度不純物領域
２０９がゲート電極２０４から横方向に離れて形成され
るので、シリコン層２０７を十分に薄くすることができ
る。よって、積み上げ構造に特有のゲート電極とソース
およびドレインとの間の寄生容量の増加を最小限に抑え
ることができ、半導体装置としての動作速度の高速化に
有利である。また、比較的厚い第２の側壁２０８が低い
剛性率を持つ酸化シリコンから成るため、熱処理の際の
各部間の歪が吸収されてシリコン中の結晶欠陥の発生等
が防止され、半導体装置としての信頼性に優れる。
第１の側壁２０６と第２の側壁２０８との２段構造であ
るため、形成厚の薄い第１の側壁２０６によって不純物
領域の深さを浅くできることは勿論、高濃度不純物領域
２０９がゲート電極２０４から横方向に離れて形成され
るので、シリコン層２０７を十分に薄くすることができ
る。よって、積み上げ構造に特有のゲート電極とソース
およびドレインとの間の寄生容量の増加を最小限に抑え
ることができ、半導体装置としての動作速度の高速化に
有利である。また、比較的厚い第２の側壁２０８が低い
剛性率を持つ酸化シリコンから成るため、熱処理の際の
各部間の歪が吸収されてシリコン中の結晶欠陥の発生等
が防止され、半導体装置としての信頼性に優れる。
【００４０】尚、実施例２による半導体装置もｎチャネ
ルＭＯＳ型ＦＥＴであるが、本発明によれば、ｐチャネ
ルＭＯＳ型ＦＥＴを製造することも可能であることは勿
論である。
ルＭＯＳ型ＦＥＴであるが、本発明によれば、ｐチャネ
ルＭＯＳ型ＦＥＴを製造することも可能であることは勿
論である。
【００４１】
【発明の効果】本発明による半導体装置においては、選
択エピタキシャル成長前に形成される側壁が酸化シリコ
ン等よりもいわゆる昇華点の高い絶縁材料から成るた
め、側壁形成後結晶成長直前の熱処理の影響に拘らず側
壁厚を薄くすることが可能になり、不純物領域の深さを
例えば１０〜３０ｎｍときわめて浅くしてもその拡散端
がチャネルに届く。したがって、電流駆動能力を犠牲に
することなく、短チャネル効果を抑えることができる。
択エピタキシャル成長前に形成される側壁が酸化シリコ
ン等よりもいわゆる昇華点の高い絶縁材料から成るた
め、側壁形成後結晶成長直前の熱処理の影響に拘らず側
壁厚を薄くすることが可能になり、不純物領域の深さを
例えば１０〜３０ｎｍときわめて浅くしてもその拡散端
がチャネルに届く。したがって、電流駆動能力を犠牲に
することなく、短チャネル効果を抑えることができる。
【００４２】また、側壁を２段構造とすれば、形成厚の
薄い第１の側壁によって不純物領域の深さを浅くできる
ことは勿論、高濃度不純物領域がゲート電極から横方向
に離れて形成されるので、半導体層を十分に薄くするこ
とができる。よって、積み上げ構造に特有のゲート電極
とソースおよびドレインとの間の寄生容量の増加を最小
限に抑えることができ、半導体装置としての動作速度の
高速化に有利である。また、比較的厚い第２の側壁が低
い剛性率を持つ酸化シリコンから成るため、熱処理の際
の各部間の歪が吸収されてシリコン中の結晶欠陥の発生
等が防止され、半導体装置としての信頼性に優れる。
薄い第１の側壁によって不純物領域の深さを浅くできる
ことは勿論、高濃度不純物領域がゲート電極から横方向
に離れて形成されるので、半導体層を十分に薄くするこ
とができる。よって、積み上げ構造に特有のゲート電極
とソースおよびドレインとの間の寄生容量の増加を最小
限に抑えることができ、半導体装置としての動作速度の
高速化に有利である。また、比較的厚い第２の側壁が低
い剛性率を持つ酸化シリコンから成るため、熱処理の際
の各部間の歪が吸収されてシリコン中の結晶欠陥の発生
等が防止され、半導体装置としての信頼性に優れる。
【００４３】さらに、本発明による半導体装置の製造方
法によれば、短チャネル効果を十分に抑えた上記半導体
装置を比較的簡単な製造工程で製造できる。
法によれば、短チャネル効果を十分に抑えた上記半導体
装置を比較的簡単な製造工程で製造できる。
【図１】本発明の実施例１による半導体装置およびその
製造方法を説明するための工程図である。
製造方法を説明するための工程図である。
【図２】本発明の実施例２による半導体装置およびその
製造方法を説明するための工程図である。
製造方法を説明するための工程図である。
【図３】本発明の実施例２による半導体装置およびその
製造方法を説明するための工程図である。
製造方法を説明するための工程図である。
【図４】従来例による半導体装置およびその製造方法を
説明するための工程図である。
説明するための工程図である。
１０１、２０１、４０１ ｐ型シリコン基板 １０２、２０２、４０２ フィールド絶縁膜 １０３、２０３、４０３ ゲート絶縁膜 １０４、２０４、４０４ ゲート電極 １０５、２０５、４０５ 絶縁膜 １０６ 側壁 ２０６ 第１の側壁 ２０８ 第２の側壁 １０７、２０７、４０６ シリコン層 １０８、２０９、４０７ 高濃度不純物領域 １０９、２１０、４０８ 低濃度不純物領域
Claims (2)
- 【請求項１】 一導電型の半導体基板の表面上にゲート
絶縁膜を介してゲート電極を形成する工程と、前記ゲー
ト電極の側面に窒素成分を必須成分として含むシリコン
材料を第１の絶縁材料として用いて該第１の絶縁材料か
ら成る第１の側壁を前記ゲート電極側面に直接接するよ
うに形成する工程と、前記第１の側壁を形成した後に前
記半導体基板を超高真空中で熱処理して該半導体基板の
表面を清浄化する工程と、前記第１の側壁の外側の前記
半導体基板の表面上に超高真空気相成長法によって反対
導電型の半導体層を形成する工程と、前記反対導電型の
半導体層を形成した後に前記第１の側壁の側面に酸化シ
リコンを第２の絶縁材料として用いて該第２の絶縁材料
から成る第２の側壁を形成する工程と、前記第２の側壁
の外側の前記半導体層に不純物を注入した後に前記半導
体基板を熱処理して該半導体基板内の不純物を活性化す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記第１の側壁の外側の前記半導体基板
の表面上に反対導電型の半導体層を形成する前記工程
は、前記第１の側壁の外側の前記半導体基板の表面上に
同一導電型の半導体層および真性半導体層のうちのいず
れかの半導体層を形成する前工程と、前記半導体層に不
純物を注入して該半導体層を反対導電型とする後工程と
から成る請求項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049456A JP2904253B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049456A JP2904253B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263678A JPH07263678A (ja) | 1995-10-13 |
| JP2904253B2 true JP2904253B2 (ja) | 1999-06-14 |
Family
ID=12831649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049456A Expired - Fee Related JP2904253B2 (ja) | 1994-03-18 | 1994-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2904253B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000043199A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| US6737716B1 (en) | 1999-01-29 | 2004-05-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| KR100326248B1 (ko) * | 1999-06-24 | 2002-03-08 | 박종섭 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의반도체 메모리장치 제조방법 |
| JPWO2004114413A1 (ja) | 2003-06-20 | 2006-07-27 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP4745187B2 (ja) * | 2006-10-05 | 2011-08-10 | 株式会社東芝 | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0682652B2 (ja) * | 1985-01-31 | 1994-10-19 | 株式会社東芝 | シリコン熱酸化膜の形成方法 |
| JPH02309647A (ja) * | 1989-05-24 | 1990-12-25 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1994
- 1994-03-18 JP JP6049456A patent/JP2904253B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263678A (ja) | 1995-10-13 |
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Legal Events
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