KR100560357B1 - 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents

반도체 기판의 제조 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

[과제] 웨이퍼의 처리 능력을 희생시키지 않고, 고품질의 변형 실리콘 채널을 간편하게 형성할 수 있는 반도체 기판의 제조 방법을 제공함과 동시에, NMOS 뿐만 아니고 PMOS 트랜지스터의 구동 능력을 또한 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
[해결 수단] 면방위가 (111) 또는 (110) 인 실리콘 단결정층으로 이루어지는 기판 상면에 SiGe막을 형성하고, 이온 주입 및 어닐링 처리를 행하여 상기 기판 내에 매립 결정 결함을 도입하고, 상기 SiGe막 상에 반도체막을 형성하는 것으로 이루어지는 반도체 기판의 제조 방법.
반도체 기판, 반도체 장치, 실리콘막, SiGe막, 이온 주입, 어닐링, 실리콘 단결정층, 결함 집합체.

Description

반도체 기판의 제조 방법 및 반도체 장치의 제조 방법{METHOD FOR MANUFACTURING OF A SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR DEVICE}
도 1 은 본 발명의 반도체 기판의 제조 방법을 설명하기 위한 요부의 개략 단면 제조 공정도이다.
도 2 는 본 발명의 다른 반도체 기판의 제조 방법을 설명하기 위한 요부의 개략 단면 제조 공정도이다.
도 3 은 종래의 반도체 장치를 나타내는 요부의 개략 단면도이다.
도 4 는 종래의 반도체 기판의 제조 방법을 나타내는 요부의 개략 단면 공정도이다.
* 도면의 주요부분에 대한 부호의 설명*
1, 21a 실리콘 기판
2, 22 변형 SiGe막
3, 23 수소 이온
4, 24 미소 결함
5, 25 결함 집합체
6, 26a 무변형 SiGe막
7, 21b, 27 실리콘 단결정막
8 소자 분리층
9 게이트 산화막
10 게이트 전극
11 소스/드레인 영역
21b 실리콘 단결정막
26b 제 2 SiGe막
본 발명은 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법에 관한 것이며, 보다 상세하게는 SiGe막을 구비함으로써 변형을 도입한 고품질이고 또한 고성능인 반도체 기판의 제조 방법 및 이것을 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치, 특히 CMOS 디바이스에서는 최근의 자원 절약의 요구에 따라 저소비 전력화가 요구되게 되었다. 지금까지, MOS 트랜지스터는 게이트 구조의 미세화, 게이트막의 박막화에 의해 구동 능력을 확보하여 저전압 동작에 대응해 왔다.
그러나, 트랜지스터 구조의 미세화에는 세대마다 큰 기술혁신이 필요하고 비용투자와 함께 앞으로 점점 개발 측면의 부담이 커질 것으로 예상된다.
그래서, MOS 형 전계 효과 트랜지스터에서, 트랜지스터의 미세화에 의하지 않고, 저전원 전압에서의 구동 능력을 확보하는 수법으로서 (1) 완전 공핍형 SOI 트랜지스터 구조를 채용하고 S 값 (준임계 영역의 전압에 대한 전류의 기울기) 을 작게 하여 트랜지스터의 구동 능력을 확보하는 방법, (2) 게르마늄을 이용한 변형 실리콘 채널 구조를 채용하여, 트랜지스터의 구동 영역을 향상시키는 수법이 제안되어 있다.
그러나, 상기 (1) 의 SOI 형 트랜지스터 디바이스에서는 완전 공핍형 SOI 구조를 필요로 하기 때문에 50 nm 정도 이하의 박막 SOI 층에 트랜지스터를 형성할 필요가 있고, 벌크 기판을 이용한 트랜지스터 공정 이상의 고정밀도의 가공기술이 요구된다. 또한, SOI 층은 그 하측을 매립 산화막, 주위를 소자 분리 산화막으로 둘러싸기 때문에, 벌크 기판 디바이스에 사용하는 설계 자산을 그 상태로는 사용할 수 없다는 과제가 있다.
한편, 상기 (2) 의 변형 실리콘 채널 구조는 격자 상수가 상이한 게르마늄을 함유한 공정(共晶) 실리콘 (이하 「SiGe」라고 명기함) 의 변형을 개방한 층 상에 인장 변형을 갖는 실리콘층을 형성하고, 이것을 트랜지스터의 채널에 이용함으로써 트랜지스터의 구동 능력을 향상시키는 것이다. 즉, 문헌 (IEDM Tech. Digest, 1994, p373-376 등) 에서 알려져 있는 바와 같이, 인장 변형을 갖는 실리콘에서는, 무변형 실리콘과 비교하여 전자의 실효적인 질량이 가벼워져 이동도가 향상되기 때문에, 이 특성을 이용하여 트랜지스터의 구동 능력을 향상시킬 수 있다.
상기 기술한 변형 실리콘을 NMOS 트랜지스터에 적용하는 선행기술이 다수 제 안되어 있다. 예컨대, 일본 공개특허공보 평9-82944호에서는 도 3 에 나타낸 바와 같이, 실리콘 기판 (51) 상에 농도 구배를 갖는 버퍼층 (52) 을 형성하고, 실리콘과 SiGe막의 격자 부정합에 의해 생기는 격자 변형을 개방하고, 그 상부에 격자 상수가 작은 실리콘층 (53) 을 퇴적시켜 변형 실리콘 채널로서 이용하고 있다. 이 MOS 트랜지스터에서는 실리콘 기판과 SiGe막의 계면에 전위(轉位) 발생을 억제하고 격자 부정합에 기인한 SiGe막의 응력을 완화시키기 위해, 게르마늄의 농도에 구배를 갖게 한 버퍼층 (52) 이 사용된다. 따라서, 이 MOS 트랜지스터에서는, 완만한 농도 구배를 형성할 필요가 있고, 결과적으로 ㎛ 급의 후막 버퍼층이 필요해진다.
그러나, 에피택셜 성장을 이용한 SiGe막은 단결정성을 확보하기 위해서는 통상 수 nm/분 ∼ 수십 nm/분 정도로 퇴적 속도가 작아서, 퇴적 처리에 긴 시간을 필요로 하여 웨이퍼의 처리 능력이 저하된다는 문제점이 있다.
또한, 이온 주입을 이용하여 SiGe막의 응력 컨트롤을 행하는 기술은 예컨대, 일본 공개특허공보 2001-110725호에 기재되어 있다.
이 방법에서는, 도 4(a), (b) 에 나타내는 바와 같이 실리콘 기판 (61) 상에 SiGe막 (62) 을 형성하고, 도 4(c) 에 나타내는 바와 같이 실리콘 기판 (61) 과 SiGe막 (62) 의 계면에 산소, 질소 등의 제 1 이온 주입을 행하여 고상 성장 방지의 스토퍼층 (64) 을 형성한다. 그 후, 도 4(d) 에 나타내는 바와 같이 Ge, Si 등의 제 2 이온을 주입하여 SiGe막 (62) 의 하측을 소정 두께만큼 비정질화하고, 도 4(e) 에 나타내는 바와 같이 어닐링에 의해 비정질층 (65a) 을 결정 결함(缺陷) 을 저감시킨 단결정층 (66) 으로 변환시킨다. 이어서, 도 4(f) 에 나타내는 바와 같이 Ge, Si 등의 제 3 이온을 주입하여 SiGe막 (63) 의 상층부를 비정질화하고, 재차 어닐링에 의해 비정질층 (65b) 을 단결정층 (66) 으로 변환시키고 있다.
즉, 이 방법에서는, SiGe막에 대하여, 비교적 질량이 큰 이온 주입과 어닐링을 복수회 반복함으로써 결정의 비정질화와 재결정화의 물리 변환을 행하고 있다. 따라서, 제조 공정이 번잡해질 뿐만 아니고, 물리적인 변환을 위한 비정질화에 기인하여 최종적으로 얻어지는 기판으로서 충분히 결정 결함이 없는 고품질의 기판을 얻을 수 없다는 과제가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 웨이퍼의 처리능력을 희생시키지 않고, 고품질의 변형 실리콘 채널을 간편하게 형성할 수 있는 반도체 기판의 제조 방법을 제공함과 동시에, NMOS 뿐만 아니고 PMOS 트랜지터의 구동 능력을 또한 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 면방위가 (111) 또는 (110) 인 실리콘 단결정층으로 이루어지는 기판 상에 SiGe막을 형성하고, 이온 주입 및 어닐링 처리를 행하여 상기 기판 내에 매립 결정 결함을 도입하고, 상기 SiGe막 상에 반도체막을 형성하는 것으로 이루어지는 반도체 기판의 제조 방법이 제공된다.
또한, 상기에 의해 형성되는 반도체 기판 표면에, 오존 또는 산소의 래디컬을 이용하여 게이트 산화막을 형성하는 것으로 이루어지는 반도체 장치의 제조 방 법이 제공된다.
본 발명의 반도체 기판의 제조 방법에서는 우선, 면방위가 (111) 또는 (110) 인 실리콘 단결정층으로 이루어지는 기판 상면에 SiGe막을 형성한다.
기판으로는 면방위 (111) 또는 (110) 를 갖고 있는 것이면 실리콘 단결정 기판뿐만 아니고, 그와 같은 실리콘 단결정층이 배치된 SOI 구조 기판이어도 된다. 여기서 (111) 면 또는 (110) 면의 기판을 이용하는 것은 (100) 면 결정과 비교하여 단위 격자당 원자 밀도가 (111) 면에서는 1.16 배, (110) 면에서는 1.42 배이기 때문에 결정 결함에서 연장되는 전위선을 성장시키기 어렵기 때문이다. 따라서, 최종적으로 후술하는 결정 결함에서 SiGe막 표면으로의 전위선 성장을 억제하여 고품질의 무변형 SiGe막을 확보할 수 있다.
실리콘 기판 상에 형성되는 SiGe막은 변형 에너지가 개방되어 있지 않아 압축 응력을 갖는다. 즉, 실리콘 기판 상에 형성되는 게르마늄막은 통상, 약 4 % 의 격자 부정합성을 갖고 있고, 이것에 기인하여 하지(下地)의 실리콘 기판으로부터 압축 응력을 받아 SiGe막에 압축 응력 및/또는 변형 형태의 결정을 내재시킨다. 또, (111) 또는 (110) 면의 기판 상에 퇴적되는 SiGe막은 통상, 하지의 기판 면방위를 유지하여 (111) 또는 (110) 면을 갖는 단결정으로 퇴적된다.
SiGe막은 공지된 방법, 예컨대, CVD 법, 스퍼터법, 진공증착법, MEB 법 등의 다양한 방법으로 형성할 수 있다. 그 중에서도 CVD 법에 의한 에피택셜 성장법으로 형성하는 것이 바람직하다. 이 경우의 막형성 조건은 해당 분야에서 공지된 조건을 선택할 수 있고, 특히 막형성 온도는 예컨대, 700 ℃ 정도 이하, 추가로 550 ℃ 이하가 바람직하다. 또, 가능한 높은 Ge 농도의 막을 두껍게 퇴적시켜 SiGe막에 변형 에너지를 축적시키기 위해서는 저온에서의 퇴적 온도가 필요하다.
이 SiGe막에서는 Ge의 농도는 특별히 한정되지 않고, 예컨대, 10 ∼ 50 원자 % 정도, 바람직하게는 10 ∼ 40 원자 %를 들 수 있다. 또, Ge의 농도는 막두께 방향 및 층표면 방향 (면내 방향) 으로 연속적 또는 단계적으로 경사지게 변화시켜도 되지만 균일한 것이 바람직하다.
SiGe막의 막두께는 이후의 변형 완화 어닐링 공정에서 발생하는 SiGe막과 실리콘 기판의 계면의 미끄럼 전위가, 그 위에 형성될 반도체 장치, 예컨대 MOSFET 에 악영향을 미치지 않도록 설정할 필요가 있다. 예컨대, 압축 응력을 갖는 SiGe막의 임계 막두께는 게르마늄 농도와 퇴적 온도의 함수로 결정된다. 임계 막두께를 초과하는 막두께를 채용한 경우에는 실리콘 기판과 SiGe막의 계면에서 응력 개방에 기인한 미스피트 전위가 발생하고, 그 표면에 크로스해치 형상의 전위선이 생기고, 이것에 기인하여 그 위에 형성되는 반도체막 등의 결정 품질이 저하된다. 따라서, 임계 막두께 보다 얇은 것이 바람직하다. 구체적으로는, 10 ∼ 500 nm 정도를 들 수 있다. 특히, 후공정에서 PN 접합을 형성하는 것을 고려하면, SiGe막의 막두께는 300 nm 이상이 바람직하다.
또, 본 발명에서는, SiGe막을 형성하기 이전에, 기판 상에 실리콘막을 형성해도 된다. 이 실리콘막은 실리콘 단결정막인 것이 바람직하고, 그 위에 형성되는 SiGe막의 이상(異常) 성장에 의한 국소적인 힐록이나 보이드를 억제하는 기능을 갖는다. 실리콘막의 형성은 상기와 같은 방법으로 형성할 수 있다. 실 리콘막의 막두께는 예컨대, 5 ∼ 50 nm 정도가 적당하다.
이어서, 이온 주입 및 어닐링 처리를 행한다.
이온 주입은 이온이 통과한 SiGe막에는 결정 결함을 잔류시키지 않고, 이온이 정지되는 평균 비정 (飛程) (Rp) 직전에 핵저지능이 최대가 되어 평균 비정 (주입 피크) 부근에 결정 결함을 도입하고, 후술하는 어닐링을 포함하는 공정에서 디바이스에 전기적으로 영향을 주지 않는 이온 종류를 선택하는 것이 바람직하다. 따라서, 질량이 작은 원소, 특히, 수소 또는 헬륨이 바람직하다. 즉, 가벼운 원소를 이온 주입함으로써, 주입 영역에 대하여 비정질화하지 않고 매립 결정 결함을 도입할 수 있다.
또, 이온 주입에 의해 결정 결함을 도입하는 기술로서, 접합 SOI 웨이퍼인 UNIBOND 에 대한 수소 이온 주입을 적용함으로써, 미세 결함을 도입하고, 이것을, 이어지는 어닐링 처리에서 결함의 집합체로 성장시키고, SOI 웨이퍼를 스마트컷트하는 기술 (취성 파단 기술) 이 IEICE Trans. Electron., E80-C, 358(1997) 에 기재되어 있다. 여기서는, 스마트컷트를 위해, 1016 ㎠ 후반의 도스가 적용되어 있지만, 본 발명에서는 결정 결함의 도입만을 목적으로 하기 때문에 스마트컷트가 생기지 않고, 결정 결함을 도입할 수 있는 도스로서 1016 ㎠ 전반, 1 ∼ 5 ×1016 ㎠ 정도인 것이 바람직하다.
이온 주입되는 이온의 평균 비정 (Rp) 은 실리콘 기판 상에 퇴적된 SiGe막의 막두께보다 깊게 또는 실리콘 기판 상에 실리콘막을 형성하고, 그 위에 SiGe막을 형성하고 있는 경우에는, 실리콘막과 SiGe막을 합한 막두께보다도 깊게 설정하는 것이 유효하다. 또한, 후술하는 이온 주입후의 어닐링으로 형성되는 매립 결정 결함의 위치와 SiGe막 표면의 결정 결함의 상관관계가 확인된다. 또한, 매립 결정 결함으로부터 전위선이 SiGe막에 걸쳐 연장되는 것이 확인된다. 따라서, 매립 결정 결함의 위치를 SiGe막과 실리콘 기판의 계면 또는 실리콘막과 실리콘 기판의 계면으로부터 하측으로 깊게 설정함으로써, SiGe막 표면까지 연신되는 결정 결함의 저감화를 도모할 수 있다. 한편, Rp 가 얕은 경우에는, Rp 근방의 매립 결정 결함의 발생에 첨가하여, 이 매립 결정 결함에 의해 실리콘 기판/SiGe막 계면 또는 실리콘 기판/실리콘막 계면에 2 차 결함이 새롭게 발생하여 관통 전위뿐만 아니라 SiGe막 표면의 평탄성이 저하된다. 따라서, 결정 결함에 의한 SiGe막의 변형 개방과 표면의 결정 결함 저감과의 역의 상관 동향을 고려하여 이온 주입의 평균 비정은 실리콘 기판/SiGe막 계면 또는 실리콘 기판/실리콘막 계면으로부터 하측 300 nm 까지의 범위로 설정하는 것이 바람직하다. 이와 같이 함으로써, 이온 주입의 가속 에너지를 이용되는 이온 종류, SiGe막의 막두께, 실리콘막의 유무 및 그 막두께 등에 의해 적당히 조정할 수 있고, 예컨대, 20 ∼ 150 keV 정도, 바람직하게는 30 ∼ 35 keV 정도의 주입 에너지를 들 수 있다.
열처리는 예컨대, 노(爐) 어닐링, 램프 어닐링, RTA 등을 들 수 있고, 불활성 가스 분위기 (아르곤 등), 대기 분위기, 질소 가스 분위기, 산소 가스 분위기, 수소 가스 분위기등 하에서 700 ∼ 950 ℃ 의 온도 범위에서 10 ∼ 30 분간 정도 행할 수 있다.
또, 본 발명에서는 상기와 같이 이온 주입 및 어닐링한 후, 추가로, 그 위에 제 2 SiGe막을 형성하고, 최종적으로 SiGe막을 복수의 적층막으로서 형성해도 된다. 여기서 형성하는 제 2 SiGe막은 상기와 같은 방법으로 동일한 막두께로 형성할 수 있다. 이 제 2 SiGe막은 Ge의 농도가 동일한 또는 상이한 복수의 적층막으로서 형성해도 된다.
또한, SiGe막 상에 반도체막을 형성한다. 반도체막은 변형이 완화된 SiGe막 상에 형성되기 때문에 변형이 내재되어 있다. 반도체층은 실리콘과 동일한 다이아몬드 구조를 갖는 것이면 특별히 한정되는 것은 아니고, 예컨대, Si, SiC 또는 상기 SiGe막 보다도 Ge 농도가 낮은 SiGe막 등을 들 수 있다. 그 중에서도 실리콘막이 바람직하다. SiC에서의 C 농도는 특별히 한정되는 것은 아니고, 예컨대, 0.1 ∼ 7 원자 % 정도를 들 수 있다. 또한, SiGe에서의 Ge 농도는 10 원자 % 정도 이하가 적당하다. 반도체막은 SiGe막과 동일한 방법으로 형성할 수 있고, 예컨대, 성장 가스를 바꾸어 SiGe막에 이어서 동일 장치 내에서 형성하는 것이 바람직하다. 이로써, SiGe막의 표면의 산소 등의 오염을 저감시킬 수 있다. 이 경우의 기판 온도는 400 ∼ 650 ℃ 정도가 바람직하다. 반도체막의 막두께는 이후의 반도체 장치의 제조 공정에서의 막감소 및 SiGe막에서의 Ge의 확산 등을 고려하여 두터운 막인 것이 바람직하고, 한편, SiGe막의 변형 완화 공정 후에 발생하는 반도체막의 인장 변형에 의한 결함 발생을 억제하기 위해 임계 막두께 이하의 막두께로 형성하는 것이 바람직하다. 또, SiGe막의 게르마늄 농도가 높을수록 얇고, 이후에 행할 반도체 장치의 제조 공정에서의 열처리 온도가 높을수록 얇게 하는 것이 바람직하다. 막두께는 구체적으로는 1 ∼ 100 nm 정도, 보다 바람직하게는 5 ∼ 30 nm 정도를 들 수 있다. 또, 이 반도체막은 조성이 동일한 또는 상이한 복수의 적층막으로서 형성해도 된다.
이로써, 응력이 개방되어 전위가 없는 SiGe막을 간편하게 형성할 수 있고, 그 위에 형성되는 반도체막은 양질이며 충분한 변형을 갖는 변형 반도체막으로 할 수 있고, 얻어진 기판을 이용하여 반도체 장치를 형성하는 경우에는 목표로 하는 캐리어의 이동도 향상을 달성할 수 있다.
또한, 본 발명에서는 이와 같이 하여 얻어진 반도체 기판의 반도체막을 활성층 (채널) 으로서 이용하고, 이 반도체막의 표면을 오존 또는 산소의 래디컬을 이용한 래디컬 산화에 부여함으로써 게이트 산화막을 형성한다. 즉, 지금까지는 (111) 면방위 실리콘의 게이트 산화막의 전기적 절연 특성이 부족한 것이 문제점이었는데, 최근 IEDM Tech. Dig., p249. 1999 에 보고된 래디컬 산화 기술로 대표되는 신규 산화 기술의 채용으로 저절연 파괴 내압 특성이 부족했던 (111) 면의 게이트 산화막의 막특성을 개선할 수 있다. 따라서, 래디컬 산화의 조건 등은 이 문헌에서 보고된 것에 따라서 선택할 수 있다.
또, 게이트 산화막의 형성 후에는 공지된 방법으로 게이트 전극을 형성한 후, 이온 주입에 의해 소스/드레인 영역을 형성함으로써 반도체 장치를 완성할 수 있다. 또한, 이 반도체 장치는 LDD 구조, DDD 구조를 갖고 있어도 된다. 이로써, 전기적 특성이 우수한 반도체 장치를 얻을 수 있다.
이와 같이 형성된 인장 변형을 갖는 (111) 면방위의 반도체층 (예컨대, 실리 콘층) 의 캐리어 이동도는 (100) 면방위의 무변형 실리콘의 캐리어 이동도와 비교하여 NMOS에서는 약 1.5 배, PMOS에서는 약 2 배가 된다.
이하, 본 발명의 반도체 기판의 제조 방법 및 반도체 장치의 제조 방법을 도면에 기초하여 상세하게 설명한다.
실시형태 1
우선, 도 1(a) 에 나타내는 바와 같이, 결정 면방위 (111) 의 단결정의 실리콘 기판 (1) 을 공지된 방법으로 세정하고, 이 실리콘 기판 (1) 상에 25 원자 %의 Ge 농도의 변형을 갖는 SiGe막 (2) 을 300 nm 의 막두께로 520 ℃ 에서 에피택셜 성장시켰다.
다음으로, 도 1(b) 에 나타내는 바와 같이, 실리콘 기판 (1) 에 이온의 주입 비정 (Rp) 이 변형 SiGe막 (2) 과 실리콘 기판 (1) 의 계면에서 실리콘 기판 (1) 측으로 도달하도록, 즉, 계면에서 50 nm 의 깊이에 수소 이온 (3) 을 30 keV 에너지, 3 ×1016 ㎠ 의 도스로 이온 주입하였다. 이 이온 주입에 의해 주입 기판의 표면측의 결정을 파괴시키지 않으면서 결함을 잔류시키지 않고, Rp 근방에 미소(微小) 결함 (4) 이 도입된다.
이어서, 도 1(c) 에 나타내는 바와 같이, 실리콘 기판 (1) 을 불활성 분위기하에서 800 ℃의 온도에서 10 분간 어닐링 처리하였다. 이 처리에 의해 실리콘 기판 (1) 측에 도입된 미소 결함 (4) 은 결함 집합체 (5) 로 변환된다.
즉, 이온 주입에 의해 도입된 미소 결함에 의해 실리콘의 공유 결합의 보이 드간 각도가 부분적으로 변화하여 에너지적으로 높은 상태가 된다. 이 에너지적으로 높은 상태가 된 미소 결함부에 격자 간에 잔존하는 수소가 포획되고, 어닐링에서의 열에너지로 실리콘과 반응하여 Si-H 결합을 발생시키고, Si-Si 결합이 순서대로 절단되는 루프를 반복하여 결함 집합체 (5) 가 형성되는 것으로 추정된다. 그리고, 결함 집합체 (5) 의 형성에 따라 실리콘 기판 본체와 결함-SiGe막 계면 간의 실리콘 영역이 결정으로서는 “분리”되게 된다. 이 “분리된 실리콘 영역”에서, 이 실리콘층의 격자 에너지보다 인접하는 SiGe막 (2) 의 격자 부정합에 따른 변형 에너지가 커지면, 어닐링에서의 열에너지를 받아 SiGe막 (2) 의 변형 에너지가 개방되고, 무변형 SiGe막 (6) 으로 변환된다. 즉, SiGe막의 변형 개방은 상기 결함-SiGe 계면 간에 “분리된 실리콘층”영역의 격자 에너지와 SiGe막 (2) 의 격자 변형 에너지의 대소로 결정되게 된다. 따라서, SiGe막 (2) 의 격자 변형 개방만을 고려할 경우, 분리된 결함-SiGe막 계면 간의 실리콘 영역 두께는 가능한 한 작은 편이 낫다. 즉, 도 1(b) 의 주입 이온의 비정 (Rp) 은 SiGe막과 실리콘 기판 (1) 의 계면으로부터 가능한 한 얕은 편이 낫게 된다.
한편, 어닐링에 의해 변환 생성된 결함 집합체 (5) 에서는 일부 관통 전위선이 SiGe막 (2) 측으로 연장되는 것이 확인되었다. 이 전위선을 SiGe막 (6) 의 표면까지 연신(延伸)시키지 않기 위해서는 ① SiGe막 (2) 을 두텁게 퇴적시키거나, ② 결함 집합체 (5) 를 SiGe막 (2) 과 실리콘 기판 (1) 의 계면에서 분리하여 생성시키는 등의 대책을 고려할 수 있다. 그러나, ① 의 대책으로는 그 임계 막두께에 한계가 있어 ② 의 대책을 취할 수 밖에 없다. 따라서, 이온 주입의 비정 (Rp) 은 상기 기술한 SiGe의 변형 개방 (실리콘 두께의 박막(薄膜)화) 과 그 표면 결함 저감 (실리콘 두께의 후막(厚膜)화) 의 트레이드 오프의 관계에서 결정되게 된다.
이와 같이 처리, 제작한 기판을 이용하여 X 선 회절 분석법 (XRD) 으로 무변형 SiGe막 (6) 의 변형 개방의 정도를 분석한 바, 변형 에너지가 90 % 개방되어 거의 무변형 상태의 SiGe막으로 변환된 것을 확인할 수 있었다. 또한, 노멀스키 위상차 현미경이나 주사형 전자 현미경 (SEM) 에 의한 분석으로 무변형 SiGe막 (6) 표면에는 결함 집합체 (5) 에서 연신되는 관통 전위선이 거의 무시할 수 있을 정도로 적은 것을 확인할 수 있었다.
이어서, 도 1(d) 에 나타내는 바와 같이, 무변형 SiGe막 (6) 이 형성된 실리콘 기판 (1) 상에 막두께 20 nm 정도의 실리콘 단결정막 (7) 을 700 ℃의 온도에서 에피택셜 성장시켰다. 여기서는, 출발 기재에 (111) 면방위의 실리콘 기판을 이용하기 때문에 면방위가 순서대로 전사(轉寫)되어 이 실리콘 단결정막 (7) 의 면방위도 (111) 이 된다.
실리콘 단결정막 (7) 의 막 변형의 유무는 이 실리콘 단결정막 (7) 의 격자 에너지와 바로 아래의 무변형 SiGe막 (6) 의 격자 에너지와의 대소로 결정된다. 디바이스로의 적용을 위해서는, 실리콘 단결정막 (7) 은 인장 변형을 가질 필요성이 있다.
이로써, 표면에 변형 실리콘막이 형성된 반도체 기판을 제작할 수 있다.
이어서, 도 1(e) 에 나타내는 바와 같이, 얻어진 실리콘 기판 (1) 을 사용하 여 공지된 방법으로 소자 분리층 (8) 을 형성하였다. 또한, 얻어진 실리콘 기판 (1) 의 표면을, Kr과 산소의 혼합 가스를 400 ℃에서 플라즈마화한 플라즈마 시스 내에서 4.5 nm 산화하여 게이트 산화막 (9) 을 형성하였다. 이와 같은 래디컬 산화를 채용함으로써 (111) 면 실리콘의 과제였던 게이트 산화막의 내성 특성을 향상시킬 수 있다.
그 후, 도 1(f) 에 나타내는 바와 같이, 공지된 방법으로 게이트 전극 (10), 소스/드레인 영역 (11) 을 형성하고, 인장 변형 실리콘 채널을 갖는 MOS 트랜지스터를 제작하였다.
얻어진 트랜지스터에 대하여 캐리어의 이동도를 평가한 바, 표 1 에 나타내는 바와 같이, 전자 및 홀의 이동도 모두, 무변형 실리콘 채널 트랜지스터와 비교하여 향상된 것이 확인되었다.
채널재료와 면방위 이동도 (㎠/sv)
전자 홀
무변형 실리콘 (100) 500 100
무변형 실리콘 (111) 350 150
인장 변형 실리콘 (111) 700 210
실시형태 2
우선, 도 2(a) 에 나타내는 바와 같이, 결정 면방위 (111) 의 단결정의 실리콘 기판 (21a) 을 공지된 방법으로 세정하고, 실리콘 기판 (21a) 상에 실리콘 단결정막 (21b) 을 5 nm 으로, 25 원자 % 의 Ge 농도를 갖는 변형 SiGe막 (22) 을 300 nm 으로 에피택셜 성장시켰다. 여기서는, 퇴적 온도 520 ℃ 를 사용하였다.
또, 상기 실시형태 1 과의 상이점으로서 실리콘 단결정막 (21b) 을 퇴적시켰 는데, 이것은 SiGe의 이상 성장에 의한 국소적인 힐록이나 보이드를 억제하기 위함이다. 또한, 상기 기술한 예에서는 실리콘 기판 상에 실리콘막을 퇴적시켰는데, 실시예 1 과 같이 실리콘 기판 상에 직접 25 원자 % 의 게르마늄을 함유하는 변형 SiGe막 (22) 을 300 nm 으로 에피택셜 성장시켜도 된다.
다음으로, 도 2(b) 에 나타내는 바와 같이, 얻어진 실리콘 기판 (21a) 에 수소 이온 (23) 을 SiGe막 (22) 의 계면에서 실리콘 계면 하(下) 50 nm 정도로 주입 비정을 갖는 제 1 이온 주입 조건: 30 keV 로, 100 nm 정도로 주입 비정을 이온 주입 조건: 38 keV 로 이온 주입하고, 실리콘 기판 (21a) 내부에 이온 주입에 기인하는 2 층의 미소 결함 (24) 을 도입하였다. 주입량은 각각의 에너지마다 2 ×1016 ㎠ 로 하였다.
여기서, 미소 결함 (24) 을 2 층으로 적층화하는 목적은 SiGe막 계면에 가까운 Rp 를 갖는 제 1 이온 주입의 주입량을 저감시켜 다음 공정에서 발생하는 관통 전위의 밀도를 저하시키고, 제 1 주입량 저감에 따라 저하되는 SiGe막 (22) 의 응력 개방 효과를 제 2 이온 주입으로 보충하는 것에 있다.
이어서, 도 2(c) 에 나타내는 바와 같이, 얻어진 실리콘 기판 (21a) 을 불활성 분위기하에서, 800 ℃ 의 온도에서 10 분간 어닐링 처리하였다. 이 처리에 의해 실리콘 기판 (21a) 측에 도입된 미소 결함 (24) 이 결함 집합체 (25) 로 변환된다. 동시에 어닐링에서의 열에너지를 받아서 SiGe막 (22) 의 변형 에너지가 개방되어 무변형 SiGe막 (26a) 으로 변환된다.
다음으로, 도 2(d) 에 나타내는 바와 같이, 무변형 SiGe막 (26a) 상에 제 2 SiGe막 (26b) 을 에피택셜 성장시키고, 연속 시퀀스 처리에 의하여 추가로 그 위에 도 2(e) 에 나타내는 바와 같이 실리콘 단결정막 (27) 을 에피택셜 성장시켰다.
이 경우, 하지(下地)의 SiGe막 (26a) 이 이미 변형 개방되었기 때문에 제 2 SiGe막 (26b) 은 (111) 의 면방위를 전사한 변형 개방 SiGe막, 실리콘 단결정막 (27) 은 인장 변형 갖는 변형 실리콘막이 된다. 이 연속 처리에 의한 제 2 SiGe막 (26b) 의 퇴적 추가에 의해 에피택셜 성장의 시드면이 되는 SiGe막 (26a) 의 표면까지 연신된 관통 전위의 소멸화가 진행되기 때문에 거의 전위가 없는 실리콘 단결정막 (27) 의 형성에 기여할 수 있다.
또, 막 퇴적의 온도 제약은 제 1 SiGe막 (26a) 의 퇴적시와 비교하여 자유도가 크지만, SiGe막 (26a, 26b) 으로부터 실리콘막 (21b) 측으로의 게르마늄 원자의 열확산이 생기기 때문에 고온에서의 막 퇴적에는 온도 제약이 생긴다. 퇴적 온도는 500 ∼ 800 ℃ 의 범위라면 문제가 없다. 본 실시예에서는 520 ℃ 를 채용하고, SiGe막 (26b) 을 300 nm, 실리콘 단결정막 (27) 을 20 nm 퇴적시켰다.
이로써, 표면에 변형 실리콘막이 형성된 반도체 기판을 제작할 수 있었다.
이 실리콘 기판 (21a) 을 이용하여 실시형태 1 과 같이 트랜지스터를 제작하고, 캐리어의 이동도를 평가한 결과, 전자 및 홀의 이동도 모두, 실시형태 1 과 동등한 개선 효과가 확인되었다.
본 발명에 의하면, (111) 또는 (110) 면의 원자 밀도가 높은 실리콘층을 갖 는 기판을 채용하여 압축 변형 SiGe막을 퇴적시키고, 이온 주입 및 어닐링에 의한 매립 결정 결함의 도입과 SiGe막의 압축 변형의 개방, 인장 변형 반도체막의 퇴적의 일련의 제조 방법에 의해, 응력을 개방한 전위가 없는 SiGe막을 간편하게 형성할 수 있고, 그 상층에 퇴적되는 반도체막에 충분하고 또한 고품질의 인장 변형을 부여할 수 있다.
또한, 이와 같은 반도체 기판을 이용하여, 래디컬 산화에 의해 게이트 절연막을 형성하여 반도체 장치를 제작하는 경우에는, 게이트 산화막질의 열화를 회피하여 게이트 산화막의 전기적 절연 특성을 향상시킬 수 있고, (100) 면방위의 무변형 반도체 기판에 대하여 캐리어 이동도를 현저하게 향상시킬 수 있어 종래의 디바이스에서는 달성할 수 없는 저전압 동작, 저소비 전력의 반도체 장치를 제공하는 것이 가능해진다.

Claims (13)

  1. 면방위가 (111) 또는 (110) 인 실리콘 단결정층으로 이루어지는 기판 상에 SiGe막을 형성하고, 이온 주입 및 어닐링 처리를 행하여 상기 기판 내에 매립 결정 결함을 도입하고, 상기 SiGe막 상에 반도체막을 형성하는 것으로 이루어지는 것을 특징으로 하는 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서, 상기 SiGe막 상에 반도체막을 형성하기 전에 추가로 제 2 SiGe막을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  3. 제 1 항에 있어서, 상기 SiGe막을 형성하기 전에 추가로 기판 상에 실리콘막을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  4. 제 1 항에 있어서, 상기 SiGe막은 단결정막인 것을 특징으로 하는 반조체 기판의 제조 방법.
  5. 제 1 항에 있어서, 상기 SiGe막은 막두께 10 ∼ 500 nm 으로 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제 1 항에 있어서, 상기 SiGe막은 10 ∼ 50 원자 % 의 Ge 농도를 갖는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제 1 항에 있어서, 상기 SiGe막을 CVD 법에 의한 에피택셜 성장법으로 성장하고, 상기 SiGe막의 형성 온도는 700 ℃ 이하인 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제 1 항에 있어서, 수소 또는 헬륨을 이용하여 상기 이온 주입을 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  9. 제 1 항에 있어서, 상기 이온 주입을, 20 내지 150 keV 의 주입에너지를 사용하여, 평균 비정(飛程)이 기판 내부에 도달하도록 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  10. 제 1 항에 있어서, 상기 이온 주입을, 20 내지 150 keV 의 주입에너지를 사용하여, 상이한 평균 비정이 되도록 상기 이온 주입을 복수회 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  11. 제 1 항에 있어서, 1 ×1016 ∼ 5 ×1016/㎠의 범위의 주입량으로 상기 이온 주입을 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  12. 제 1 항에 있어서, 상기 어닐링 처리를 650 ∼ 950 ℃의 온도에서 행하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  13. 제 1 항에 기재된 방법에 의해 형성되는 반도체 기판의 반도체막 표면에 오존 또는 산소의 래디컬을 이용하여 게이트 산화막을 형성하는 것으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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