TWI293478B - Manufacturing method for semiconductor substrate and manufacturing method for semiconductor device - Google Patents

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Description

1293478 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係有關一種半導體基板的製造方法及半導體裝 置的製造方法，更詳言之，係藉由具有Si Ge膜導入應變 的高品質且高性能的半導體基板的製造方法及半導體裝置 的製造方法。 【先前技術】 隨著半導體裝置，特別是在CMOS裝置中要求資源化 的節省，而有低消耗電力化的訴求。至今，MOS電晶體 係藉由閘及構造的微細化、閘極膜的薄膜化確保驅動能力 ，且與低電壓動作對應。 然而，在電漿構造的微細化中，每一世代都需要大的 技術革新與投資的費用，今後在開發方面的負擔可想而知 將更形沉重。 因此，在MOS場效電晶體中，不依賴電晶體的微細 化而確保低電源電壓的驅動能力之手法，係提案有：（1 )採用完全空乏型SOI電晶體構造，縮小與S値（與次臨 界（sub-threshold)區的電壓相對之傾斜），以確保電晶體的 驅動能力。（2 )採用利用鍺的應變矽通道構造，提昇電 晶體的驅動能力之手法。 然而，上述（1)的SOI型電將體裝置中，由於必須是 完全空乏型SOI構造，因此要求必須在50nm程度以下的 薄膜SOI層上形成電晶體’以高於使用主體基板之電晶體 1293478 (2) 製程的精確度之加工技術。又，由於SOI層係以元件分離 氧化膜包圍埋設其下方的氧化膜周圍，因此有主體基板所 使用的設計資產無法充分使用的問題。 另外，上述（2)的應變矽通道構造係在僅開放含有晶 格常數不同的鍺之共晶矽（以後記爲「SiGe」）之層上，形 成具有引拉應變的矽層，藉著將此應用在電晶體的通道， 使電晶體的驅動能力提昇。亦即，如文獻（IEDM Tech.Digest，1 994，P3 73 -3 76等）所周知，在具有引拉應變 的矽中，與無應變的矽比較，電子的時效質量變輕，移動 度提昇，故利用該特定可使電晶體的驅動能力提昇。 【發明內容】 〔發明所欲解決之課題〕 多提案有將上述應變矽應用在NMOS電晶體的習知技 術。例如，在日本特開平9 - 8 2 9 4 4號公報中，如第3圖所 示’在矽基板5 1上形成具有濃度梯度之緩衝層52，使藉 由f與SiGe膜的晶格不整合產生的晶格應變開放，並於 其上部沉積晶格常數小的矽層5 3，用以作爲應變矽通道 。在該NMOS電晶體中，爲了在矽基板與SiGe膜的界面 抑制轉位產生，使因晶格不整合產生的SiGe膜之應力緩 和’故使用使鍺的濃度具有梯度之緩衝層52。據此，在 該MOS電晶體中，必須形成緩和的濃度梯度，結果需要 形成在//m範圍內的厚膜緩衝層。 然而’利用晶晶生長之S i G e膜位爲確保單結晶性， (3) 1293478 而有使一般以數nm/分至數十nm/分程度之沉積速度小， 進行沉積處理時需要較長的時間，導致晶圓的處理能力降 低之問題。 又，使用離子佈植進行SiGe膜之應力控制的技術， 例如揭示於日本特開200 1 - 1 1 0725號公報中。 在該方法中，如第4圖（a)及（b)所示，在矽基板61上 形成SiGe膜62，如第4圖（c)所示，在矽基板61與SiGe 膜62之界面進行氧、氮等第1離子佈植，形成防止固相 成長的阻擋層64。然後，如第4圖（d)所示，佈植Ge、Si 等的第2離子，以特定的厚度非晶質化SiGe膜62的下方 ，如第4圖（e)所示，藉由回火使非晶質層65a變換成降 低結晶缺陷的單晶矽層66。然後，如第4圖（f)所示，佈 植Ge、Si等的第3離子，非晶質化SiGe膜63的上層部 ，再藉由回火將非晶質層變換爲單結晶層66。 亦即，在該方法中，藉由對SiGe膜反覆進行複數次 質量比較大的離子佈植與回火，進行結晶的非晶質化與再 結晶化之物理變換。因而，不僅使製造步驟繁雜化，亦因 物理性變換引起非晶質化，最後所獲得的基板亦有無法獲 得沒有結晶缺陷的高品質基板之問題。 本發明係有鑒於上述之問題點而硏創者，目的在於提 供一種不會犧牲晶圓的處理能力，可簡便形成高品質的應 變矽通道之半導體基板之製造方法，且提供一種不僅可提 升NMOS電晶體的驅動能力，亦可提升PMOS電晶體的驅 動能力的半導體裝置之製造方法。 -6- 1293478 (4) 〔用以解決課題之方案〕 根據本發明，係提供一種半導體基板之製造方法，係 在表面爲（1 1 1)或（1 1 0)的面方位之單晶矽層所構成的基板 上形成SiGe膜，進行離子佈植及回火處理，在上述基板 內導入埋設結晶缺陷，在上述SiGe膜上形成半導體膜。 又，在根據上述方法形成的半導體基板表面上，使用 臭氧或氧的自由基形成閘極氧化膜。 【實施方式】 在本發明的半導體基板之製造方法中，首先，在表面 由（111)或（110)之面方位的單晶矽層構成的基板上面，形 成SiGe膜。 基板若爲表面具有（111)或（110)之面方位者，則不僅 可爲單晶矽基板，亦可以是配置有這種單晶矽層的SOI構 造基板。在此，使用（111)或（110)之面方位的原因是’與 (100)面結晶比較，每一單位晶格的原子密度在（111)面上 爲1 · 1 6倍，在（1 1 0)面上爲1.4 2倍，因此從結晶缺陷伸長 的轉位線難以成長。因而，最後，由於後述的結晶缺陷而 抑制SiGe膜表面的轉位線成長，可確保高品質的無應變 之SiGe膜。 在矽基板上所形成的SiGe膜不開放應變能源而具有 壓縮應力。亦即，在矽基板上所形成的鍺膜，一般具有約 4%的晶格不整合性，因此，承受來自底層的矽基板之壓 縮應力，在SiGe膜上內存壓縮應力及/或應變形態的結晶 1293478 (5) 。此外，沉積在（111)或（110)面的基板上之SiGe膜一般係 沉積在保持底層的基板面方位且具有（111)或（110)面之單 結晶上。
SiGe膜係可藉由周知的方法，例如CVD法、漸鍍法 、真空蒸鍍法、MEB法等各種方法形成。其中，以藉由 CVD法之磊晶生長法形成最佳。此時的成膜條件可在該 領域內選擇週知條件，尤其是成膜溫度例如在700 °C以下 ，更以5 5 0 °C以下最佳。此外，爲了盡可能較厚地沉積高 Ge濃度的膜以在SiGe膜上蓄積應變能源，而需要低溫的 沉積溫度。 在該SiGe膜上雖然沒有特別的限制Ge的濃度，但是 例如以10至50原子％程度較佳，更以10至40原子％最 佳。此外，Ge的濃度係可在膜厚方向及層表面方向（面內 方向）連續性或階梯性地傾斜變化，亦可爲均勻狀態。 而後的緩和應變退火步驟中所產生的SiGe膜與矽基 板的界面之滑轉位以不對形成於其上的半導體裝置如 MOSFET產生不良影響的方式，設定SiGe膜的膜厚。例 如，具有壓縮應力的SiGe膜的臨界膜厚係以鍺濃度與沉 積濃度之函數決定。在採用超過臨界膜厚的膜厚時，在矽 基板與SiGe膜的界面產生因應力開放引起的錯位（misfit) ，在其表面產生十字孔狀的轉位線，因此，臨界膜厚以較 薄爲佳。具體而言，列舉1〇至500 nm左右者。尤其在之 後的步驟中考慮形成PN接合時，SiGe膜的膜厚以3 00nm 以上最佳。 -8- (6) 1293478 此外，在本發明中，在形成SiGe膜之前，於基 形成矽膜亦可。該矽膜係以單晶矽膜最佳，具有可抑制其 上所形成的SiGe膜之異常成長引起局部的突起（Hillocks) 或孔洞（voids)的功能。矽膜的形成係可藉著與上述相同的 方法形城。矽膜的膜厚例如以5至5 0 nm左右最適當。 然後，進行離子佈植及回火處理。 離子佈植係在離子通過之SiGe膜不殘留結晶缺陷， 離子停止的平均植入深度（Rp)正前方使核阻止能成爲最大 ，在平均植入深度（佈植峰値）附近導入結晶缺陷，在包含 後述的回火之步驟中，學則不會對元件造成電性影響的離 子種較佳。因而，以質量小的元素較佳，又以氫或氨最佳 。亦即，藉由對佈値區域離子佈植輕的元素，不會導致非 晶質化，可導入埋設結晶缺陷。 此外，藉著應用氫離子佈植至貼合的 SOI晶圓即 UNIBOND作爲藉由離子佈植導入結晶缺陷的技術，導入 微細缺陷，使其在後續的回火處理中成長爲缺陷的集合體 ，精密切割（smart cut ) SOI晶圓的技術（脆性破斷技術） 記載於 IEICE Trans.Electron.，E80-C，3 5 8 ( 1 997)。在此， 爲進行精密切割，雖應用1 0 16cm2後半的劑量，但是在本 發明中，以僅導入結晶缺陷爲目的，不會產生精密切割， 以1016cm2前半較佳，更以1至.5 X 1 〇16cm2左右的劑量作 爲導入結晶缺陷之劑量最佳。 離子佈値的離子之平均植入深度（Rp)係比在矽基板上 沉積的S i G e膜的膜厚深’或在砂基板上形成砍膜，並於 1293478 (7) 其上形成SiGe膜時，以設定爲深於矽膜與SiGe膜合計的 膜厚最有效。又，確定與在後述的離子佈植後之回火所形 成的埋設結晶缺陷的位置與SiGe膜表面的結晶缺陷有關 。再者，轉位線從埋設結晶缺陷的位置延伸到S i G e膜。 因而，藉著埋設結晶缺陷的位置設定在從矽基板的界面或 矽膜與矽基板的界面之下方較深處，可謀求延伸至SiGe 膜表面的結晶缺陷之降低化。另外，當Rp淺時，除了 Rp 附近產生埋設結晶缺陷外，藉由該埋設結晶缺陷，在矽基 板/SiGe膜界面或矽基板與矽膜的界面產生新的二次缺陷 ，不僅貫通轉位降低，SiGe膜表面的平坦性亦降低。因 而，考慮結晶缺陷的SiGe膜之應變開放與表面的結晶缺 陷降低之相反的相關舉動，離子佈植的平均植入深度以設 定在從矽基板/SiGe膜界面或矽基板與矽膜的界面至下方 3 0 0 nm爲止的範圍內較理想。藉此，離子佈植的加速能源 係可藉由所使用的離子種、SiGe膜的膜厚、矽膜的有無 、及其膜厚等進行適當的調整，例如，列舉出 2〇至 150keV左右，更以30至35keV左右的佈植能源最佳。 熱處理係例如列舉有：爐回火、燈回火、RAT等，惰 性氣體環境（氬等）、大氣環境、氮氣環境、氧氣環境、及 氫氣環境等，在700至950 °C的溫度範圍內進行10至30 分鐘左右。 此外，在本發明中，如上所述進行離子佈植及回火之 後，在於其上形成第二SiGe膜，最後形成SiGe膜作爲複 數個積層膜。在此所形成的第二SiGe膜係形成相同或不 -10- 1293478 (8) 同的Ge濃度作爲複數個積層膜。 再者，於SiGe膜上形成半導體膜。由於半導體膜係 形成在應變緩和的S i G e膜上，故應變係內存。半導體層 並不限定於具有與矽相同的鑽石構造，例如列舉有Ge濃 度比Si、SiC或上述SiGe膜低的SiGe膜等。其中以矽膜 最佳。SiC的C濃度並無特別限制，例如爲1.〇至 7atomQ/〇左右。又’ SiGe之Ge濃度以低於lOatom%左右較 適當。半導體膜可與S i G e膜相同的方法形成，例如切換 成長氣體在相同裝置內繼續在SiGe膜在同一個裝置內形 成最佳。藉此，可降低SiGe膜表面的氧等的污染。此時 的基板溫度係以4 0 0至6 5 0 °C最理想。雖然半導體的膜厚 係考慮之後的半導體裝置的製程之膜減及Ge從SiGe膜擴 散等，以厚膜較佳，但是由於在SiGe膜的應變緩和步驟 後產生的半導體膜之引拉應變產生缺陷，故以低於臨界膜 厚的膜厚形成較佳。此外，當SiGe膜的鍺濃度越高時越 薄，之後進行的則是當半導體裝置的製程之熱處理溫度越 高時越薄最爲理想。膜厚具體而言係1至10 Onm左右， 以5至3 0nm最佳。此外，該半導體膜係形成組成相同或 不同的複數積層膜較佳。 藉此，簡便形成應力開放且沒有轉位的SiGe膜，形 成於其上的半導體膜係爲良質且具有充分應變的應變半導 體膜，使用所獲得的基板形成半導體裝置時，可達成提昇 載子的移動度之目標。 又，在本發明中，使用以此方法獲得的半導體基板之 -11 - (9) 1293478 半導體膜作爲活性層（通道），藉由在該半導體膜的表面使 用離子或氧的自由基之自由基氧化，形成閘極氧化膜。換 言之，現今雖然有缺乏（1 11)面方位矽的閘極氧化膜的電 性絕緣特性之問題，但是近年來在 IEDM Tech.Dig.，p2 4 9.1 999所揭示，採用自由基氧化技術中具代 表性新穎氧化技術，可改善低絕緣破壞耐壓特性之（1 1 1) 面的閘極氧化膜之膜特性。據此，自由基氧化的條件等係 依該文獻中所報告者予以選擇。 此外，在形成閘極氧化膜後，藉由周知的方法形成閘 極後，藉由離子佈植形成源極/汲集區域，可完成半導體 裝置。又，該半導體裝置亦可具有LDD構造、DDD構造 。藉此，可獲得電性特性優良的半導體裝置。 具有以此方法形成的引拉應變（1 1 1 )面方向的半導體 層（例如矽層）之載子的移動度與（1 0 0)面方位的無應變矽比 較，在NMOS約成爲1.5倍，在PMOS約成爲2倍。 以下，依據圖面詳細說明本發明的半導體基板之製造 方法及半導體裝置的製造方法。 〔實施形態1〕 首先，如第1圖（a)所示，結晶面方位（111)的單晶矽 基板1藉由周知的方法淸洗，在該矽基板1上以3 00nm 的膜厚、520°C磊晶生長具有25原子％的Ge濃度之應變 的SiGe膜2 。 繼而，如第1圖（b)所示，在矽基板1上以使離子佈 -12- 1293478 (10) 植飛程（Rp)從應變SiGe膜2與矽基板1之界面到達矽基 板1側的方式，即，在從界面到50nm的深度以30keV的 肯g源、3 X 1 016cm2的劑量離子佈植氫離子3。藉由該離子 佈植不會破壞佈植基板的表面側之結晶，不會殘留缺陷， 且導入微小缺陷4至Rp附近。 繼而，如第1圖（c)所示，在惰性氣體環境及800 °C 的溫度下對矽基板1進行1 〇分鐘的回火處理。藉由該處 理將導入至矽基板1側的微小缺陷4變換爲缺陷集合體5 〇 亦即，藉由離子佈植所導入的微小缺陷使矽的共有結 合之結合間角度部分變化，持爲能量性高的狀態。捕獲成 爲該能量性高的狀態之微小缺陷部殘存晶隔間的氫，以回 火的熱能源與矽反應產生Si-H鍵結，反覆操作依序切斷 Si-Si鍵結的鍵，形成缺陷集合體5。然後，隨著缺陷集 合體5的形成，矽基板本體與缺陷-SiGe膜界面間的矽區 域結晶，成爲切離狀態。在該”已切離的矽區域”上，當該 矽層的晶格能源比隨著相鄰接的SiGe膜2的晶格不整合 之應變能源大時，接受回火的熱能量使SiGe膜2的應變 能源開放，變換成無應變的SiGe膜6。亦即，SiGe膜的 應變開放係在上述缺陷-SiGe界面間”已經切離的矽層”區 域之晶格能源與僅SiGe膜2的晶格開放時，所切離的缺 陷-SiGe膜界面間的矽區域盡可能越小越好。換言之，第 1圖（b)的佈植離子的飛程Rp係從SiGe膜與矽基板1的 界面盡可能越淺越好。 -13- 1293478 (12) 藉由周知的方法形成元件分離層8。又，在以400 °C電漿 化Kr與氧的混合氣體之電漿鞘內對所獲得的矽基板1之 表面進行4.5 nm氧化，形成閘極氧化膜9。藉由採用這種 自由基氧化，可提升（1 1 1)面矽的課題即閘極氧化膜的耐 壓特性。 之後，如第1圖（f)所示，依據周知的方法形成閘極 10、源極/汲極區域11，以製作出具有引拉應變的矽通道 之MOS電晶體。 對所獲得的電晶體進行載子的移動度之評價時，如表 1所示，確認電子及電洞皆比沒有應變的矽通道電晶體更 爲提昇。 〔表1〕 通道材料與面方位 移動度（cm2/sv) 電子 電洞 無應變矽（100) 500 100 無應變砂（1 1 1) 350 150 引拉應變矽（111) 700 210 〔實施形態2〕 首先’如第2圖（a)所示，藉由周知的方法淸洗潔晶 面方位（1 1 1)的單晶矽基板2 1 a，在單晶矽基板2 1 a上磊晶 生長5nm的單晶矽膜21b，磊晶生長300nm具有25原子 %的Ge濃度之應變SiGe膜22。在此，使用沉積溫度520 -15- (13) 1293478 °C。此外，與上述實施形態1的不同點雖沉積單晶矽膜 2 1b，但這是爲了抑制因SiGe的異常成長引起局部性的突 起或孔洞之緣故。又，在上述例中，雖於矽基板上沉積矽 膜，但與實施例1相同，在砂基板上亦可聶晶成長300nm 含有直接25原子％的鍺之SiGe膜22。 然後，如第2圖（b)所示，在所獲得的矽基板21a之 SiGe膜22的界面至矽界面下50nm左右處離子佈植氫離 子23之具有佈植飛程之第1離子佈植條件：30keV、在 10 Onm左右處具有佈植飛程之第 2離子佈植條件：以 38 keV進行離子佈植，在矽基板21a內部導入因離子佈植 引起的雙層微小缺陷24。佈植量再分一個能源爲2 X 1016cm2。 在此，雙層積層化微小缺陷的目的在於，降低具有在 接近SiGe膜界面的Rp之第1離子佈植的佈植量，且降低 後續步驟中產生的貫通轉位之密度，在第2離子佈植捕捉 隨著第1佈植量降低而降低的SiGe膜22之應力開放效果 〇 然後，如第2圖（c)所示，在惰性環境下以8 00 °C的溫 度對所獲得的矽基板2 1 a進行1 0分鐘的回火處理。藉由 該處理，使導入至矽基板2 1 a側的微小缺陷2 4變換爲缺 陷集合體25。同時，接受回火的熱能源使SiGe膜22的 應變能源開放，且變換爲無應變的SiGe膜26a。 繼而，如第2圖（d)所示’在無應變的SiGe膜26a上 磊晶成長第2之SiGe膜26b，在連續依序處理中’如第2 -16 - (15) 1293478 開放，引拉應變半導體膜的沉積之一連串的製造方法，可 簡單形成已應力開放之無轉位的SiGe膜，且可在其上所 沉積的半導體膜上供給足夠且高品質的引拉應變。 又，使用這種半導體基板，並藉由自由基氧化形成閘 極絕緣膜，以製作出半導體裝置時，可避免閘極氧化膜質 的劣化，且可提升閘極氧化膜的電性絕緣特性，對於 (100)面方位的無應變半導體基板特別可提升載子的移動 度，提供一種在習知的元件中無法達成的低電壓動作、低 消耗電力之半導體裝置。 【圖式簡要說明】 第1圖係說明本發明的半導體基板之製造方法的主要 部分之槪略剖面製造步驟圖。 第2圖係說明本發明之其他半導體基板之製造方法的 主要部分之槪略剖面製造步驟圖。 第3圖係習知的半導體裝置之主要部分的槪略剖視圖 〇 第4圖係習知的半導體基板之製造方法的主要部分之 槪略剖面製造步驟圖。 〔元件符號說明〕 1、2 1 a :矽基板 2 、 22 :應變SiGe膜 3、23 :氫離子 -18- (16) 1293478 4、 24 :微小缺陷 5、 25 :缺陷集合體 6、 26a :無應變SiGe膜 7、 2 1 b、2 7 :單晶矽膜 8 :兀件分離層 9 :閘極氧化膜 1 0 :鬧極 11 :源極/汲極區域 2 1b :單晶矽膜 26b ：第 2SiGe 膜 -19-

Claims (1)

  1. 拾、申請專利範i 壤請委員明VF，各貧邊£-『..，¾¾¾内容 第92 1 1 5440號專利申請案 中文申請專利範圍修正本 民國94年5月25日修正 1· 一種半導體基板之製造方法，其特徵在於，在表 面由（111)或（110)的面方位之單晶矽層所構成的基板上形 成SiGe膜，倂以氫或氦進行離子佈植及進行回火處理， 在上述基板內導入埋設結晶缺陷，以在上述SiGe膜上形 成半導體膜。 2·如申請專利範圍第1項之半導體基板之製造方法 ，其中，更在SiGe膜上形成半導體膜之前，形成第二 SiGe 膜。 3 .如申請專利範圍第1項之半導體基板之製造方法 ，其中’更在SiGe膜上形成半導體膜之前，形成矽膜。 4·如申請專利範圍第1項之半導體基板之製造方法 ，其中，SiGe膜係單結晶膜。 5 ·如申請專利範圍第1項之半導體基板之製造方法 ，其中，SiGe膜係形成膜厚10至5 00nm。 6 ·如申請專利範圍第1項之半導體基板之製造方法 ，其中，SiGe膜係具有10至50原子％的Ge濃度。 7 ·如申請專利範圍第1項之半導體基板之製造方法 ，其中，SiGe膜之形成溫度爲700 °C以下。 8 ·如申請專利範圍第1項之半導體基板之製造方法
    (2) 1293478 ，其中，以平均植入深度到達基板內部的方式進行離子佈 植。 9.如申請專利範圍第1項之半導體基板之製造方法 ，其中，以形成不同平均植入深度的方式進行複數次離子 佈植。 1 〇·如申請專利範圍第1項之半導體基板之製造方法 ，其中，以1 X 1016至5 X 1 016/cm2的範圍之佈植量進行離 子佈植。 1 1 ·如申請專利範圍第1項之半導體基板之製造方法 ，其中，在650至950 °c的溫度內進行回火處理。 12· —種半導體裝置的製造方法，其特徵在於，係在 根據申請專利範圍第1項的方法所形成的半導體基板之半 導體膜表面上，使用臭氧或氧的自由基形成閘極氧化膜。 -2-
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