JP2004022691A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供する。
【解決手段】第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上にシリサイド層１９を含むポリサイド構造のゲート電極１４が構成されている。また、ゲート電極１４の側部に耐酸化性膜１６の被覆を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に主に耐酸化性膜１６を部分的になくすることによって形成される中空部１８を有する。上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５上にシリサイド層１９が設けられている。
【選択図】 図１
【解決手段】第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上にシリサイド層１９を含むポリサイド構造のゲート電極１４が構成されている。また、ゲート電極１４の側部に耐酸化性膜１６の被覆を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に主に耐酸化性膜１６を部分的になくすることによって形成される中空部１８を有する。上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５上にシリサイド層１９が設けられている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、より微細化、高集積化が進み、特に線幅が０．１３μｍ以降のパターンを有する絶縁ゲート型電界効果トランジスタを含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース・ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
また、ドレインの領域近くの電界を緩和させるため、拡散層の不純物分布をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造にする対策は周知の技術である。このため、ゲート電極のサイドウォールスペーサ（側壁絶縁膜）形成前に、低濃度不純物拡散層を形成しておき、サイドウォールスペーサ形成後にソース・ドレインとしての高濃度不純物拡散層を形成する。すなわち、ゲート電極の側壁絶縁膜下にはソース・ドレインのエクステンション領域が存在する形態となる。
【０００４】
【発明が解決しようとする課題】
上記構成によれば、ゲート電極とソース・ドレインのエクステンション領域との間に側壁絶縁膜を介した寄生容量が存在する。この寄生容量はトランジスタの駆動速度に悪影響を及ぼしてしまう。
【０００５】
本発明は上記のような事情を考慮してなされたもので、低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に耐酸化性膜の被覆を介して設けられた前記半導体層との間に中空部を有する側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたシリサイド層と、
を具備したことを特徴とする。
【０００７】
上記本発明に係る半導体装置によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられるのでゲート電極は酸化劣化され難く、特性の維持に寄与する。また、ゲート電極の側壁絶縁膜は半導体層との間に中空部を有している。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。
【０００８】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属され、前記ゲート電極は、ポリシリコン層上に形成されたシリサイドを有することを特徴とする。すなわち、ゲート電極の低抵抗化に寄与する。
【０００９】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］に従属され、
前記ゲート電極は金属部材を含み、この金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を有すること特徴とする。このような特徴によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられ、ゲート電極を構成する金属部材の側部酸化は防止される。これにより、実効的なゲート長が減少するようなことはない。さらに、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。
【００１０】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］または［請求項３］に従属され、
前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする。主たる厚さの第２金属層が酸化の影響を受けないように、また、側壁絶縁膜の固着の下地としてより確実に配備する。
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属され、前記耐酸化性膜の被覆は窒化シリコン膜であることを特徴とする。
【００１１】
また、本発明の［請求項６］に係る半導体装置は、［請求項１］〜［請求項５］いずれか一つに従属され、
前記中空部は、前記中空部は、前記耐酸化性膜またはそれに加えて前記ゲート絶縁膜が除去された空隙であることを特徴とする。中空部を形成する有効な構成となる。
【００１２】
また、本発明の［請求項７］に係る半導体装置は、［請求項１］〜［請求項６］いずれか一つに従属され、
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする。いずれの基板にも有用である。
【００１３】
本発明の［請求項８］に係る半導体装置の製造方法は、
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を最上層に第１の耐酸化性膜を伴い形成する工程と、
前記第１の耐酸化性膜と同じ第２の耐酸化性膜を前記ゲート電極全体に被覆するように形成する工程と、
前記第２の耐酸化性膜上に前記ゲート電極の側壁絶縁膜を形成する工程と、
前記側壁絶縁膜下に中空部ができるように少なくとも前記第２の耐酸化性膜の所定領域をエッチング除去する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインのシリサイド層を形成する工程と、
を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極の側壁絶縁膜が第２の耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極の側部は酸化劣化され難く、特性の維持に寄与する。また、少なくとも第２の耐酸化性膜の所定領域をエッチング除去することにより、ゲート電極の側壁絶縁膜下に関し半導体層との間に中空部を有するようにする。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。
【００１５】
なお、本発明の［請求項９］に係る半導体装置の製造方法は、［請求項８］に従属され、
前記側壁絶縁膜下に中空部ができるようにチャネル領域上部以外のゲート絶縁膜をエッチング除去する工程をさらに具備することを特徴とする。これにより、さらなる寄生容量の低減に寄与する。
【００１６】
なお、本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記第２の耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜の形成後からシリサイド層を形成する工程の間に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
上記のような本発明の各特徴によれば、不純物拡散層を形成する工程をいずれかで挿入する。
【００１７】
本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上にポリシリコン層を形成しパターニングする工程と、
前記ソース・ドレインのシリサイド層を形成する工程に伴い前記ポリシリコン上にもシリサイド層を形成する工程と、
を含むこと特徴とする。すなわち、ゲート電極の低抵抗化に寄与する。
【００１８】
本発明の［請求項１４］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含むこと特徴とする。
【００１９】
また、本発明の［請求項１５］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２０】
上記本発明の［請求項１４］、［請求項１５］に係る各特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。さらに、第２金属層形成の同一工程内の窒化雰囲気中で第１金属層、さらには第３金属層を成膜することができ、形成時間の短縮に寄与する。
【００２１】
また、本発明の［請求項１６］に係る半導体装置の製造方法は、［請求項８］〜［請求項１５］いずれか一つに従属され、
前記耐酸化性膜の被覆は、窒化シリコン膜の被覆により実現され、前記耐酸化性膜の所定領域をエッチング除去する工程は、ウェットエッチングによることを特徴とする。これにより、等方的にエッチングされ膜厚のより薄い側壁絶縁膜下の耐酸化性膜をエッチング除去する。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体層１１に形成されるポリサイドゲート（ポリシリコンゲート上部がシリサイド）を有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴ、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００２３】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極１４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極１４は、ポリシリコン層１４１、シリサイド層１４２を含む。
【００２４】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５（１５１，１５２）が設けられている。また、ゲート電極１４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に中空部１８を有する。中空部１８はゲート絶縁膜１３と耐酸化性膜１６の厚さ分の隙間を有し、層間絶縁層２０の部材も多くは入らず保たれる。
【００２５】
耐酸化性膜１６は例えば窒化シリコン膜である。また、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、側壁絶縁膜１７の酸化シリコン膜とエッチング選択比が大きく取れ、かつ、ゲート電極１４の実質部材を酸化劣化から保護する役割を果たす。ストレスの影響が大きくならないよう、だいたい１０〜５０ｎｍの範囲の所定膜厚にする。この窒化シリコン膜（１６）が側壁絶縁膜（酸化シリコン膜）１７下では除去されている形態になっている。
【００２６】
上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にシリサイド層１４２が設けられている。シリサイド層１４２はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。
【００２７】
上記実施形態によれば、ゲート電極１４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられている。ゲート電極１４の酸化劣化の保護に寄与する。また、耐酸化性膜１６が選択的に除去されゲート電極１４の側壁絶縁膜１７は半導体層１１との間に中空部１８を有している。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５１、つまりソース・ドレインのエクステンション部との寄生容量は大幅に低減される。
【００２８】
図２〜図６は、それぞれ図１のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図２に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経た後、チャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上においてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によりポリシリコン層１４１を成膜する。
【００２９】
次に、マスクパターンも兼ねた窒化シリコン膜の耐酸化性膜１６１を形成し、図示しないフォトリソグラフィ工程を経てマスクパターンに従ってエッチングすることにより、ゲート電極パターンが形成される。ポリシリコン層１４１上には耐酸化性膜１６１が残留する。このゲート電極パターンの領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５１を設ける。
【００３０】
次に、図３に示すように、ＣＶＤ法により窒化シリコン膜を成膜し、耐酸化性膜１６１を含んだゲート電極パターンの領域全体を１０〜５０ｎｍの範囲の所定厚さで被覆する。これにより、少なくともポリシリコン層１４１の側部に耐酸化性膜１６が配される。ポリシリコン層１４１上部の耐酸化性膜１６は予め形成していた耐酸化性膜１６１に加えられる。なお、不純物拡散層１５１のイオン注入は、図１の構成のときに実施する代りに、この耐酸化性膜１６形成後に実施することも考えられる。
【００３１】
次に、図４に示すように、ＣＶＤ法を用いて、耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１７を形成する。
【００３２】
次に、図５に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７下に亘ってソース・ドレイン領域の耐酸化性膜１６を除去する。これは、ウェットエッチング時間で制御することができる。このとき、ポリシリコン層１４１上部の耐酸化性膜１６は他より厚いが、側壁絶縁膜１７下に比べてエッチングされ易い。結局、側壁絶縁膜１７下の耐酸化性膜１６が除去される頃にはポリシリコン層１４１上部の耐酸化性膜１６は無くなる。また、そのような厚さ関係に制御しておく。これにより、図５のような形態が得られる。
【００３３】
次に、図６に示すように、ゲート電極１４及び側壁絶縁膜１７の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５２を設ける。次に、フッ酸等を利用した軽いウェットエッチによりゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する。次に、ポリシリコン層１４１上及び所定のソース・ドレイン領域となる半導体層１１にスパッタ法を利用して高融点金属層、例えばコバルト層を成膜する。スパッタ法によるコバルト層は側壁絶縁膜１７下の半導体層１１上にはほとんど回り込まない。その後、シリサイド化のための熱処理等を経て、ポリシリコン層１４１上部及び不純物拡散層１５上にシリサイド層１４２が設けられる。これにより、ポリサイド構造のゲート電極１４及びシリサイド層１４２を有するソース・ドレイン電極が形成される。次に、ＣＶＤ法により酸化シリコンでなる層間絶縁層２０を形成する。これにより、側壁絶縁膜１７下の中空部１８が現出される。
【００３４】
上記実施形態の方法によれば、ゲート電極１４全体を耐酸化性膜１６で被覆した上でゲート電極１４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極１４の側部は酸化劣化され難く、特性の維持に寄与する。
【００３５】
また、エッチング選択比を利用してゲート電極１４の側壁絶縁膜１７は半導体層１１との間の少なくとも耐酸化性膜１６を除去して中空部１８を構成することができる。さらには、ゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する工程を加え、より確実な中空部１８を構成することもできる。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００３６】
なお、上記実施形態の構成は、ゲート電極１４として示したポリサイドゲート構造の他、より低抵抗のメタルゲート構造のＭＯＳＦＥＴにも十分適用可能である。ゲートポリシリコンは不純物を高濃度でドープしているが、空乏化を起こし容量を大きくしてしまう懸念がある。メタルゲートならば、ゲート電極において空乏化を生じることはない。
【００３７】
図７は、本発明の第２実施形態に係る半導体装置の要部を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。半導体層１１に形成されるメタルゲートを有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴであり、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００３８】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極２４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極２４は、窒化タンタル層２４１、体心立方格子相のタンタル層２４２、窒化タンタル層２４３の積層を含む。このうち、タンタル層２４２はゲート電極２４全体の厚さの５割以上を占める。
【００３９】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５（１５１，１５２）が設けられている。また、ゲート電極２４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に中空部１８を有する。中空部１８はゲート絶縁膜１３と耐酸化性膜１６の厚さ分の隙間を有し、層間絶縁層２０の部材も多くは入らず保たれる。
【００４０】
耐酸化性膜１６は例えば窒化シリコン膜である。また、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、側壁絶縁膜１７の酸化シリコン膜とエッチング選択比が大きく取れ、かつゲート電極２４の実質部材であるタンタル層２４２の側部からの酸化を防止する。耐酸化性膜１６の窒化シリコン膜は、ストレスの影響も考慮してだいたい１０〜５０ｎｍの範囲の所定膜厚にする。この窒化シリコン膜が側壁絶縁膜（酸化シリコン膜）１７下では除去されている形態になっている。
【００４１】
上記ゲート電極２４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にシリサイド層１９が設けられている。シリサイド層１９はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。
【００４２】
上記実施形態によれば、ゲート電極２４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられているので、ゲート電極２４の実質部分を構成するタンタル層２４２の側部酸化が防止できる。これにより、実効的なゲート長は変わることなく特性が維持できる。また、耐酸化性膜１６が選択的に除去されゲート電極２４の側壁絶縁膜１７は半導体層１１との間に中空部１８を有している。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５１、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００４３】
図８〜図１２は、それぞれ図７のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図８に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層２４１、体心立方格子相のタンタル層２４２、窒化タンタル層２４３を順次連続的に成膜する。窒化タンタル層（２４１，２４３）は、例えばタンタルのターゲットを、キセノンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タンタル層（２４２）は、上記タンタルのターゲットを、キセノンガスを用いスパッタして成膜する。
【００４４】
次に、マスクパターンも兼ねた窒化シリコン膜の耐酸化性膜１６２を厚く形成し、図示しないフォトリソグラフィ工程を経てマスクパターンに従ってエッチングすることにより、ゲート電極２４が形成される。ゲート電極２４の最上層には耐酸化性膜１６２が厚く残留する。このゲート電極２４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５１を設ける。
【００４５】
次に、図９に示すように、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）により窒化シリコン膜を成膜し、耐酸化性膜１６１を含んだゲート電極２４の領域全体を１０〜５０ｎｍの範囲の所定厚さで被覆する。これにより、少なくともゲート電極２４の側部に耐酸化性膜１６が配される。ゲート電極２４上部の耐酸化性膜１６は予め形成していた耐酸化性膜１６２に加えられるので、他よりも相当厚い。なお、不純物拡散層１５１のイオン注入は、図１の構成のときに実施する代りに、この耐酸化性膜１６形成後に実施することも考えられる。
【００４６】
次に、図１０に示すように、ＣＶＤ法を用いて、耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１７を形成する。
【００４７】
次に、図１１に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７下に亘ってソース・ドレイン領域の耐酸化性膜１６を除去する。これは、ウェットエッチング時間で制御することができる。このとき、ゲート電極２４上部の耐酸化性膜１６は厚い分残留し、側壁絶縁膜１７の固着の基礎は保持されるようになっている。
【００４８】
次に、図１２に示すように、ゲート電極２４及び側壁絶縁膜１７の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５２を設ける。次に、フッ酸等を利用した軽いウェットエッチによりゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する。次に、所定のソース・ドレイン領域となる半導体層１１にスパッタ法を利用して遷移金属層、例えばコバルト層を成膜する。スパッタ法によるコバルト層は側壁絶縁膜１７下の半導体層１１上にはほとんど回り込まない。その後、シリサイド化のための熱処理等を経て、不純物拡散層１５上にシリサイド層１９が設けられる。次に、ＣＶＤ法により酸化シリコンでなる層間絶縁層２０を形成する。これにより、側壁絶縁膜１７下の中空部１８が現出される。
【００４９】
上記実施形態の方法によれば、ゲート電極２４全体を耐酸化性膜１６で被覆した上でゲート電極２４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極２４を構成する金属部材の側部酸化を防止することができる。これにより、実効的なゲート長が減少するようなことはなく、特性の維持に寄与する。
【００５０】
また、エッチング選択比を利用してゲート電極２４の側壁絶縁膜１７は半導体層１１との間の少なくとも耐酸化性膜１６を除去して中空部１８を構成することができる。さらには、ゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する工程を加え、より確実な中空部１８を構成することもできる。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００５１】
なお、上記実施形態のゲート電極２４は、窒化タンタル層２４１／タンタル層２４２／窒化タンタル層２４３の積層を示したが、これに限らず様々なメタルゲートが考えられる。例えばゲート電極２４の実質部分を構成する金属部材はタンタルの他、タングステン、モリブデンでもよく、その場合、窒化タンタル層２４１の代りに窒化チタン層を設けるようにしてもよい。
【００５２】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極の酸化劣化を防止すると共に側壁絶縁膜とのエッチング選択比の違いを利用して耐酸化性膜の所定領域をエッチング除去して、ゲート電極の側壁絶縁膜に関し半導体層との間に中空部を有するようにする。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。この結果、低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部を示す断面図である。
【図２】図１の構成における要部の製造方法を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】図５に続く第５の断面図である。
【図７】本発明の第２実施形態に係る半導体装置の要部を示す断面図である。
【図８】図７の構成における要部の製造方法を工程順に示す第１の断面図である。
【図９】図８に続く第２の断面図である。
【図１０】図９に続く第３の断面図である。
【図１１】図１０に続く第４の断面図である。
【図１２】図１１に続く第５の断面図である。
【符号の説明】
１１…半導体層
１２…チャネル領域
１３…ゲート絶縁膜
１４，２４…ゲート電極
１４１…ポリシリコン層
１４２，１９…シリサイド層
２４１，２４３…窒化タンタル層
２４２…タンタル層
１５，１５１，１５２…不純物拡散層
１６，１６１，１６２…耐酸化性膜
１７…側壁絶縁膜
１８…中空部
２０…層間絶縁層
【発明の属する技術分野】
本発明は、より微細化、高集積化が進み、特に線幅が０．１３μｍ以降のパターンを有する絶縁ゲート型電界効果トランジスタを含んだ半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
微細化、高速化が要求される近年の半導体集積回路では、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）の微細化、高速化は必須条件である。ＭＯＳＦＥＴでは、ソース・ドレイン拡散層及びポリシリコンゲート電極上部を自己整合的にシリサイド化する、いわゆるサリサイドプロセスが用いられる。これにより、素子の寄生抵抗を低減する。
【０００３】
また、ドレインの領域近くの電界を緩和させるため、拡散層の不純物分布をＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造にする対策は周知の技術である。このため、ゲート電極のサイドウォールスペーサ（側壁絶縁膜）形成前に、低濃度不純物拡散層を形成しておき、サイドウォールスペーサ形成後にソース・ドレインとしての高濃度不純物拡散層を形成する。すなわち、ゲート電極の側壁絶縁膜下にはソース・ドレインのエクステンション領域が存在する形態となる。
【０００４】
【発明が解決しようとする課題】
上記構成によれば、ゲート電極とソース・ドレインのエクステンション領域との間に側壁絶縁膜を介した寄生容量が存在する。この寄生容量はトランジスタの駆動速度に悪影響を及ぼしてしまう。
【０００５】
本発明は上記のような事情を考慮してなされたもので、低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供しようとするものである。
【０００６】
【課題を解決するための手段】
本発明の［請求項１］に係る半導体装置は、
第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に耐酸化性膜の被覆を介して設けられた前記半導体層との間に中空部を有する側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたシリサイド層と、
を具備したことを特徴とする。
【０００７】
上記本発明に係る半導体装置によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられるのでゲート電極は酸化劣化され難く、特性の維持に寄与する。また、ゲート電極の側壁絶縁膜は半導体層との間に中空部を有している。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。
【０００８】
なお、本発明の［請求項２］に係る半導体装置は、［請求項１］に従属され、前記ゲート電極は、ポリシリコン層上に形成されたシリサイドを有することを特徴とする。すなわち、ゲート電極の低抵抗化に寄与する。
【０００９】
また、本発明の［請求項３］に係る半導体装置は、［請求項１］に従属され、
前記ゲート電極は金属部材を含み、この金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を有すること特徴とする。このような特徴によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられ、ゲート電極を構成する金属部材の側部酸化は防止される。これにより、実効的なゲート長が減少するようなことはない。さらに、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。
【００１０】
また、本発明の［請求項４］に係る半導体装置は、［請求項１］または［請求項３］に従属され、
前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする。主たる厚さの第２金属層が酸化の影響を受けないように、また、側壁絶縁膜の固着の下地としてより確実に配備する。
また、本発明の［請求項５］に係る半導体装置は、［請求項１］〜［請求項４］いずれか一つに従属され、前記耐酸化性膜の被覆は窒化シリコン膜であることを特徴とする。
【００１１】
また、本発明の［請求項６］に係る半導体装置は、［請求項１］〜［請求項５］いずれか一つに従属され、
前記中空部は、前記中空部は、前記耐酸化性膜またはそれに加えて前記ゲート絶縁膜が除去された空隙であることを特徴とする。中空部を形成する有効な構成となる。
【００１２】
また、本発明の［請求項７］に係る半導体装置は、［請求項１］〜［請求項６］いずれか一つに従属され、
前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする。いずれの基板にも有用である。
【００１３】
本発明の［請求項８］に係る半導体装置の製造方法は、
第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を最上層に第１の耐酸化性膜を伴い形成する工程と、
前記第１の耐酸化性膜と同じ第２の耐酸化性膜を前記ゲート電極全体に被覆するように形成する工程と、
前記第２の耐酸化性膜上に前記ゲート電極の側壁絶縁膜を形成する工程と、
前記側壁絶縁膜下に中空部ができるように少なくとも前記第２の耐酸化性膜の所定領域をエッチング除去する工程と、
前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインのシリサイド層を形成する工程と、
を具備したことを特徴とする。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、ゲート電極の側壁絶縁膜が第２の耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極の側部は酸化劣化され難く、特性の維持に寄与する。また、少なくとも第２の耐酸化性膜の所定領域をエッチング除去することにより、ゲート電極の側壁絶縁膜下に関し半導体層との間に中空部を有するようにする。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。
【００１５】
なお、本発明の［請求項９］に係る半導体装置の製造方法は、［請求項８］に従属され、
前記側壁絶縁膜下に中空部ができるようにチャネル領域上部以外のゲート絶縁膜をエッチング除去する工程をさらに具備することを特徴とする。これにより、さらなる寄生容量の低減に寄与する。
【００１６】
なお、本発明の［請求項１０］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記第２の耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１１］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする。
また、本発明の［請求項１２］に係る半導体装置の製造方法は、［請求項８］または［請求項９］に従属され、
前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜の形成後からシリサイド層を形成する工程の間に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする。
上記のような本発明の各特徴によれば、不純物拡散層を形成する工程をいずれかで挿入する。
【００１７】
本発明の［請求項１３］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上にポリシリコン層を形成しパターニングする工程と、
前記ソース・ドレインのシリサイド層を形成する工程に伴い前記ポリシリコン上にもシリサイド層を形成する工程と、
を含むこと特徴とする。すなわち、ゲート電極の低抵抗化に寄与する。
【００１８】
本発明の［請求項１４］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含むこと特徴とする。
【００１９】
また、本発明の［請求項１５］に係る半導体装置の製造方法は、［請求項８］〜［請求項１２］いずれか一つに従属され、
前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする。
【００２０】
上記本発明の［請求項１４］、［請求項１５］に係る各特徴によれば、少なくとも主たる厚さの第２金属層を耐酸化性の第１金属層及び第３金属層で挟む形態となり、上下寸法の酸化は阻止される。ゲート絶縁膜に影響が及ばないように、また、上層からの酸化影響防止に寄与する。さらに、第２金属層形成の同一工程内の窒化雰囲気中で第１金属層、さらには第３金属層を成膜することができ、形成時間の短縮に寄与する。
【００２１】
また、本発明の［請求項１６］に係る半導体装置の製造方法は、［請求項８］〜［請求項１５］いずれか一つに従属され、
前記耐酸化性膜の被覆は、窒化シリコン膜の被覆により実現され、前記耐酸化性膜の所定領域をエッチング除去する工程は、ウェットエッチングによることを特徴とする。これにより、等方的にエッチングされ膜厚のより薄い側壁絶縁膜下の耐酸化性膜をエッチング除去する。
【００２２】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体装置の要部を示す断面図である。半導体層１１に形成されるポリサイドゲート（ポリシリコンゲート上部がシリサイド）を有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴ、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００２３】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極１４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極１４は、ポリシリコン層１４１、シリサイド層１４２を含む。
【００２４】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５（１５１，１５２）が設けられている。また、ゲート電極１４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に中空部１８を有する。中空部１８はゲート絶縁膜１３と耐酸化性膜１６の厚さ分の隙間を有し、層間絶縁層２０の部材も多くは入らず保たれる。
【００２５】
耐酸化性膜１６は例えば窒化シリコン膜である。また、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、側壁絶縁膜１７の酸化シリコン膜とエッチング選択比が大きく取れ、かつ、ゲート電極１４の実質部材を酸化劣化から保護する役割を果たす。ストレスの影響が大きくならないよう、だいたい１０〜５０ｎｍの範囲の所定膜厚にする。この窒化シリコン膜（１６）が側壁絶縁膜（酸化シリコン膜）１７下では除去されている形態になっている。
【００２６】
上記ゲート電極１４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にシリサイド層１４２が設けられている。シリサイド層１４２はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。
【００２７】
上記実施形態によれば、ゲート電極１４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられている。ゲート電極１４の酸化劣化の保護に寄与する。また、耐酸化性膜１６が選択的に除去されゲート電極１４の側壁絶縁膜１７は半導体層１１との間に中空部１８を有している。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５１、つまりソース・ドレインのエクステンション部との寄生容量は大幅に低減される。
【００２８】
図２〜図６は、それぞれ図１のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図２に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経た後、チャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上においてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法によりポリシリコン層１４１を成膜する。
【００２９】
次に、マスクパターンも兼ねた窒化シリコン膜の耐酸化性膜１６１を形成し、図示しないフォトリソグラフィ工程を経てマスクパターンに従ってエッチングすることにより、ゲート電極パターンが形成される。ポリシリコン層１４１上には耐酸化性膜１６１が残留する。このゲート電極パターンの領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５１を設ける。
【００３０】
次に、図３に示すように、ＣＶＤ法により窒化シリコン膜を成膜し、耐酸化性膜１６１を含んだゲート電極パターンの領域全体を１０〜５０ｎｍの範囲の所定厚さで被覆する。これにより、少なくともポリシリコン層１４１の側部に耐酸化性膜１６が配される。ポリシリコン層１４１上部の耐酸化性膜１６は予め形成していた耐酸化性膜１６１に加えられる。なお、不純物拡散層１５１のイオン注入は、図１の構成のときに実施する代りに、この耐酸化性膜１６形成後に実施することも考えられる。
【００３１】
次に、図４に示すように、ＣＶＤ法を用いて、耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１７を形成する。
【００３２】
次に、図５に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７下に亘ってソース・ドレイン領域の耐酸化性膜１６を除去する。これは、ウェットエッチング時間で制御することができる。このとき、ポリシリコン層１４１上部の耐酸化性膜１６は他より厚いが、側壁絶縁膜１７下に比べてエッチングされ易い。結局、側壁絶縁膜１７下の耐酸化性膜１６が除去される頃にはポリシリコン層１４１上部の耐酸化性膜１６は無くなる。また、そのような厚さ関係に制御しておく。これにより、図５のような形態が得られる。
【００３３】
次に、図６に示すように、ゲート電極１４及び側壁絶縁膜１７の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５２を設ける。次に、フッ酸等を利用した軽いウェットエッチによりゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する。次に、ポリシリコン層１４１上及び所定のソース・ドレイン領域となる半導体層１１にスパッタ法を利用して高融点金属層、例えばコバルト層を成膜する。スパッタ法によるコバルト層は側壁絶縁膜１７下の半導体層１１上にはほとんど回り込まない。その後、シリサイド化のための熱処理等を経て、ポリシリコン層１４１上部及び不純物拡散層１５上にシリサイド層１４２が設けられる。これにより、ポリサイド構造のゲート電極１４及びシリサイド層１４２を有するソース・ドレイン電極が形成される。次に、ＣＶＤ法により酸化シリコンでなる層間絶縁層２０を形成する。これにより、側壁絶縁膜１７下の中空部１８が現出される。
【００３４】
上記実施形態の方法によれば、ゲート電極１４全体を耐酸化性膜１６で被覆した上でゲート電極１４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極１４の側部は酸化劣化され難く、特性の維持に寄与する。
【００３５】
また、エッチング選択比を利用してゲート電極１４の側壁絶縁膜１７は半導体層１１との間の少なくとも耐酸化性膜１６を除去して中空部１８を構成することができる。さらには、ゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する工程を加え、より確実な中空部１８を構成することもできる。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００３６】
なお、上記実施形態の構成は、ゲート電極１４として示したポリサイドゲート構造の他、より低抵抗のメタルゲート構造のＭＯＳＦＥＴにも十分適用可能である。ゲートポリシリコンは不純物を高濃度でドープしているが、空乏化を起こし容量を大きくしてしまう懸念がある。メタルゲートならば、ゲート電極において空乏化を生じることはない。
【００３７】
図７は、本発明の第２実施形態に係る半導体装置の要部を示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。半導体層１１に形成されるメタルゲートを有するＭＯＳＦＥＴの構成であり、半導体層１１がＰ型であればＮチャネルＭＯＳＦＥＴであり、半導体層１１がＮ型であればＰチャネルＭＯＳＦＥＴである。半導体層１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられる。あるいは所定の不純物濃度を有する所定導電型のバルクのシリコン基板に設けられる。
【００３８】
第１導電型（Ｐ型またはＮ型）の半導体層１１のチャネル領域１２上にゲート絶縁膜１３及びこのゲート絶縁膜１３上に金属部材で構成されるゲート電極２４が形成されている。ここでのゲート絶縁膜１３はシリコン酸化膜またはシリコン窒化膜を含む。また、ゲート電極２４は、窒化タンタル層２４１、体心立方格子相のタンタル層２４２、窒化タンタル層２４３の積層を含む。このうち、タンタル層２４２はゲート電極２４全体の厚さの５割以上を占める。
【００３９】
上記半導体層１１にはチャネル領域１２を隔てて第２導電型（Ｎ型またはＰ型）の不純物拡散層１５（１５１，１５２）が設けられている。また、ゲート電極２４の側部に耐酸化性膜１６の被覆があり、この耐酸化性膜１６を介して側壁絶縁膜１７が設けられている。この側壁絶縁膜１７は半導体層１１との間に中空部１８を有する。中空部１８はゲート絶縁膜１３と耐酸化性膜１６の厚さ分の隙間を有し、層間絶縁層２０の部材も多くは入らず保たれる。
【００４０】
耐酸化性膜１６は例えば窒化シリコン膜である。また、側壁絶縁膜１７は酸化シリコン膜とし、上記窒化シリコン膜よりも厚い。耐酸化性膜１６の窒化シリコン膜は、側壁絶縁膜１７の酸化シリコン膜とエッチング選択比が大きく取れ、かつゲート電極２４の実質部材であるタンタル層２４２の側部からの酸化を防止する。耐酸化性膜１６の窒化シリコン膜は、ストレスの影響も考慮してだいたい１０〜５０ｎｍの範囲の所定膜厚にする。この窒化シリコン膜が側壁絶縁膜（酸化シリコン膜）１７下では除去されている形態になっている。
【００４１】
上記ゲート電極２４及び側壁絶縁膜１７の領域を隔てて不純物拡散層１５上にシリサイド層１９が設けられている。シリサイド層１９はニッケルシリサイド、コバルトシリサイド、チタンシリサイド、その他適当な高融点金属のシリサイドが採用できる。
【００４２】
上記実施形態によれば、ゲート電極２４の側壁絶縁膜１７が耐酸化性膜１６の被覆を介して設けられているので、ゲート電極２４の実質部分を構成するタンタル層２４２の側部酸化が防止できる。これにより、実効的なゲート長は変わることなく特性が維持できる。また、耐酸化性膜１６が選択的に除去されゲート電極２４の側壁絶縁膜１７は半導体層１１との間に中空部１８を有している。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５１、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００４３】
図８〜図１２は、それぞれ図７のＭＯＳＦＥＴにおける要部の製造方法を工程順に示す断面図である。
図８に示すように、第１導電型（Ｐ型またはＮ型）のシリコン半導体層１１に素子領域として必要なイオン注入を経てチャネル領域１２上にゲート絶縁膜（シリコン酸化膜またはシリコン窒化膜）１３を形成する。次に、このゲート絶縁膜１３上にスパッタ法により窒化タンタル層２４１、体心立方格子相のタンタル層２４２、窒化タンタル層２４３を順次連続的に成膜する。窒化タンタル層（２４１，２４３）は、例えばタンタルのターゲットを、キセノンガスを用いた窒素雰囲気中でスパッタして成膜する。また、タンタル層（２４２）は、上記タンタルのターゲットを、キセノンガスを用いスパッタして成膜する。
【００４４】
次に、マスクパターンも兼ねた窒化シリコン膜の耐酸化性膜１６２を厚く形成し、図示しないフォトリソグラフィ工程を経てマスクパターンに従ってエッチングすることにより、ゲート電極２４が形成される。ゲート電極２４の最上層には耐酸化性膜１６２が厚く残留する。このゲート電極２４の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５１を設ける。
【００４５】
次に、図９に示すように、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）により窒化シリコン膜を成膜し、耐酸化性膜１６１を含んだゲート電極２４の領域全体を１０〜５０ｎｍの範囲の所定厚さで被覆する。これにより、少なくともゲート電極２４の側部に耐酸化性膜１６が配される。ゲート電極２４上部の耐酸化性膜１６は予め形成していた耐酸化性膜１６２に加えられるので、他よりも相当厚い。なお、不純物拡散層１５１のイオン注入は、図１の構成のときに実施する代りに、この耐酸化性膜１６形成後に実施することも考えられる。
【００４６】
次に、図１０に示すように、ＣＶＤ法を用いて、耐酸化性膜１６上に酸化シリコン膜を厚く堆積する。その後、異方性のドライエッチングを経ることにより側壁絶縁膜１７を形成する。
【００４７】
次に、図１１に示すように、熱リン酸等のウェットエッチングにより、少なくとも側壁絶縁膜１７下に亘ってソース・ドレイン領域の耐酸化性膜１６を除去する。これは、ウェットエッチング時間で制御することができる。このとき、ゲート電極２４上部の耐酸化性膜１６は厚い分残留し、側壁絶縁膜１７の固着の基礎は保持されるようになっている。
【００４８】
次に、図１２に示すように、ゲート電極２４及び側壁絶縁膜１７の領域をマスクにイオン注入を施し、ソース・ドレインに関係する第２導電型（Ｎ型またはＰ型）の不純物拡散層１５２を設ける。次に、フッ酸等を利用した軽いウェットエッチによりゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する。次に、所定のソース・ドレイン領域となる半導体層１１にスパッタ法を利用して遷移金属層、例えばコバルト層を成膜する。スパッタ法によるコバルト層は側壁絶縁膜１７下の半導体層１１上にはほとんど回り込まない。その後、シリサイド化のための熱処理等を経て、不純物拡散層１５上にシリサイド層１９が設けられる。次に、ＣＶＤ法により酸化シリコンでなる層間絶縁層２０を形成する。これにより、側壁絶縁膜１７下の中空部１８が現出される。
【００４９】
上記実施形態の方法によれば、ゲート電極２４全体を耐酸化性膜１６で被覆した上でゲート電極２４の実質的なサイドウォールスペーサである側壁絶縁膜１７を形成する。これにより、ゲート電極２４を構成する金属部材の側部酸化を防止することができる。これにより、実効的なゲート長が減少するようなことはなく、特性の維持に寄与する。
【００５０】
また、エッチング選択比を利用してゲート電極２４の側壁絶縁膜１７は半導体層１１との間の少なくとも耐酸化性膜１６を除去して中空部１８を構成することができる。さらには、ゲート絶縁膜１３におけるチャネル部１２以外の領域を除去する工程を加え、より確実な中空部１８を構成することもできる。これにより、側壁絶縁膜１７下に延在する不純物拡散層１５、つまりソース・ドレインのエクステンション部における寄生容量は大幅に低減される。
【００５１】
なお、上記実施形態のゲート電極２４は、窒化タンタル層２４１／タンタル層２４２／窒化タンタル層２４３の積層を示したが、これに限らず様々なメタルゲートが考えられる。例えばゲート電極２４の実質部分を構成する金属部材はタンタルの他、タングステン、モリブデンでもよく、その場合、窒化タンタル層２４１の代りに窒化チタン層を設けるようにしてもよい。
【００５２】
【発明の効果】
以上説明したように本発明によれば、ゲート電極の側壁絶縁膜が耐酸化性膜の被覆を介して設けられる。これにより、ゲート電極の酸化劣化を防止すると共に側壁絶縁膜とのエッチング選択比の違いを利用して耐酸化性膜の所定領域をエッチング除去して、ゲート電極の側壁絶縁膜に関し半導体層との間に中空部を有するようにする。これにより、側壁絶縁膜下に延在する不純物拡散層、つまりソース・ドレインのエクステンション部における寄生容量は低減される。この結果、低抵抗でかつ寄生容量を低減し得る高速動作の絶縁ゲート型電界効果トランジスタを実現する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置の要部を示す断面図である。
【図２】図１の構成における要部の製造方法を工程順に示す第１の断面図である。
【図３】図２に続く第２の断面図である。
【図４】図３に続く第３の断面図である。
【図５】図４に続く第４の断面図である。
【図６】図５に続く第５の断面図である。
【図７】本発明の第２実施形態に係る半導体装置の要部を示す断面図である。
【図８】図７の構成における要部の製造方法を工程順に示す第１の断面図である。
【図９】図８に続く第２の断面図である。
【図１０】図９に続く第３の断面図である。
【図１１】図１０に続く第４の断面図である。
【図１２】図１１に続く第５の断面図である。
【符号の説明】
１１…半導体層
１２…チャネル領域
１３…ゲート絶縁膜
１４，２４…ゲート電極
１４１…ポリシリコン層
１４２，１９…シリサイド層
２４１，２４３…窒化タンタル層
２４２…タンタル層
１５，１５１，１５２…不純物拡散層
１６，１６１，１６２…耐酸化性膜
１７…側壁絶縁膜
１８…中空部
２０…層間絶縁層
Claims (16)
- 第１導電型の半導体層のチャネル領域上に形成されたゲート絶縁膜及びこのゲート絶縁膜上に構成されるゲート電極と、
前記半導体層に前記チャネル領域を隔てて設けられた第２導電型の不純物拡散層と、
前記ゲート電極の側部に耐酸化性膜の被覆を介して設けられた前記半導体層との間に中空部を有する側壁絶縁膜と、
前記ゲート電極及び側壁絶縁膜を隔てて前記不純物拡散層上に設けられたシリサイド層と、
を具備したことを特徴とする半導体装置。 - 前記ゲート電極は、ポリシリコン層上に形成されたシリサイドを有することを特徴とする請求項１記載の半導体装置。
- 前記ゲート電極は金属部材を含み、この金属部材は、耐酸化性の第１金属層及びこの第１金属層上における主たる厚さの第２金属層及びこの第２金属層上における耐酸化性の第３金属層を有すること特徴とする請求項１記載の半導体装置。
- 前記耐酸化性膜の被覆は前記ゲート電極上部にも延在していることを特徴とする請求項１または３記載の半導体装置。
- 前記耐酸化性膜の被覆は窒化シリコン膜であることを特徴とする請求項１〜４いずれか一つに記載の半導体装置。
- 前記中空部は、前記耐酸化性膜またはそれに加えて前記ゲート絶縁膜が除去された空隙であることを特徴とする請求項１〜５いずれか一つに記載の半導体装置。
- 前記半導体層は、バルクのシリコン基板、ＳＯＩ基板のいずれかに設けられることを特徴とする請求項１〜６いずれか一つに記載の半導体装置。
- 第１導電型の半導体層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を最上層に第１の耐酸化性膜を伴い形成する工程と、
前記第１の耐酸化性膜と同じ第２の耐酸化性膜を前記ゲート電極全体に被覆するように形成する工程と、
前記第２の耐酸化性膜上に前記ゲート電極の側壁絶縁膜を形成する工程と、
前記側壁絶縁膜下に中空部ができるように少なくとも前記第２の耐酸化性膜の所定領域をエッチング除去する工程と、
少なくとも前記ゲート電極及び側壁絶縁膜を隔ててソース・ドレインのシリサイド層を形成する工程と、
を具備したことを特徴とする半導体装置の製造方法。 - 前記側壁絶縁膜下に中空部ができるようにチャネル領域上部以外のゲート絶縁膜をエッチング除去する工程をさらに具備することを特徴とする請求項８記載の半導体装置の製造方法。
- 前記第２の耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする請求項８または９記載の半導体装置の製造方法。
- 前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し不純物拡散層を形成する工程を具備したことを特徴とする請求項８または９記載の半導体装置の製造方法。
- 前記耐酸化性膜を形成する工程の前または後に前記ゲート電極の領域をマスクに第２導電型の不純物を導入し第１不純物拡散層を形成する工程と、
前記側壁絶縁膜の形成後からシリサイド層を形成する工程の間に前記ゲート電極及び側壁絶縁膜の領域をマスクに第２導電型の不純物を導入し第２の不純物拡散層を形成する工程と、
を具備したことを特徴とする請求項８または９記載の半導体装置の製造方法。 - 前記ゲート電極の形成は、
前記ゲート絶縁膜上にポリシリコン層を形成しパターニングする工程と、
前記ソース・ドレインのシリサイド層を形成する工程に伴い前記ポリシリコン上にもシリサイド層を形成する工程と、
を含むこと特徴とする請求項８〜１２いずれか一つに記載の半導体装置の製造方法。 - 前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含むこと特徴とする請求項８〜１２いずれか一つに記載の半導体装置の製造方法。 - 前記ゲート電極の形成は、
前記ゲート絶縁膜上に耐酸化性の第１金属層をスパッタ形成する工程と、
前記第１金属層上に主たる導電部材としての第２金属層を第１金属層より厚くスパッタ形成する工程と、
前記第２金属層上に耐酸化性の第３金属層を第２金属層より薄くスパッタ形成する工程と、
前記第１金属層、第２金属層及び第３金属層をパターニングする工程と、
を含み、
前記第１、第３金属層は、それぞれ前記第２金属層におけるスパッタ金属を窒化雰囲気中で成膜することを特徴とする請求項８〜１２いずれか一つに記載の半導体装置の製造方法。 - 前記耐酸化性膜の被覆は、窒化シリコン膜の被覆により実現され、前記耐酸化性膜の所定領域をエッチング除去する工程は、ウェットエッチングによることを特徴とする請求項８〜１５いずれか一つに記載の半導体装置の製造方法。
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