JP2022148509A - ラッチアップ防止回路、半導体装置、電子機器、車両 - Google Patents

Abstract

【課題】ラッチアップを防止することのできるラッチアップ防止回路及び、これを用いた半導体装置、電子機器並びに車両を提供する。【解決手段】ラッチアップ防止回路３００は、寄生サイリスタ４００が付随する半導体装置１の入力電極１３に接続されるものであって、第１端が入力信号源（ＥＣＵなど）に接続する第１抵抗Ｒ１１と、ソースが第１抵抗の第２端に接続されてドレインが入力電極に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴ（Ｍ１）と、ソースが第１抵抗の第１端に接続されてゲートが第１抵抗の第２端に接続されてドレインが第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続する第２Ｐチャネル型ＭＩＳＦＥＴ（Ｍ２）と、第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端（ＧＮＤなど）との間に接続する第２抵抗Ｒ１２と、を有する。【選択図】図７

Description

本明細書中に開示されている発明は、ラッチアップ防止回路、及び、これを用いた半導体装置、電子機器並びに車両に関する。

本願出願人は、車載ＩＰＤ［intelligent power device］などの半導体装置（例えば、ハイサイドスイッチＬＳＩまたはローサイドスイッチＬＳＩ）に関して、これまでに数多くの新技術を提案している（例えば特許文献１を参照）。

国際公開第２０１７／１８７７８５号

しかしながら、車載ＩＰＤなどの半導体装置では、ラッチアップ防止機能についてさらなる検討の余地があった。

本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、ラッチアップを防止することのできるラッチアップ防止回路、及び、これを用いた半導体装置、電子機器並びに車両を提供することを目的とする。

例えば、本明細書中に開示されているラッチアップ防止回路は、寄生サイリスタが付随する半導体装置の入力電極に接続されるように構成されたものであって、第１端が入力信号源に接続されるように構成された第１抵抗と、ソースが前記第１抵抗の第２端に接続されてドレインが前記入力電極に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴと、ソースが前記第１抵抗の前記第１端に接続されてゲートが前記第１抵抗の前記第２端に接続されてドレインが前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続されるように構成された第２Ｐチャネル型ＭＩＳＦＥＴと、前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端との間に接続されるように構成された第２抵抗と、を有する。

また、例えば、本明細書中に開示されている半導体装置は、寄生サイリスタが付随するものであって、前記半導体装置は、入力電極と、前記入力電極に接続されるように構成されたラッチアップ防止回路と、を有し、前記ラッチアップ防止回路は、第１端が前記入力電極に接続されるように構成された第１抵抗と、ソースが前記第１抵抗の第２端に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴと、ソースが前記第１抵抗の前記第１端に接続されてゲートが前記第１抵抗の前記第２端に接続されてドレインが前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続されるように構成された第２Ｐチャネル型ＭＩＳＦＥＴと、前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端との間に接続されるように構成された第２抵抗と、を含む。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本明細書中に開示されている発明によれば、ラッチアップを防止することのできるラッチアップ防止回路、及び、これを用いた半導体装置、電子機器並びに車両を提供することが可能となる。

図１は、半導体装置を１つの方向から見た斜視図である。 図２は、半導体装置の電気的構造を示すブロック回路図である。 図３は、半導体装置の通常動作及びアクティブクランプ動作を説明するための回路図である。 図４は、主要な電気信号の波形図である。 図５は、ラッチアップ防止回路の比較例を示す図である。 図６は、Ｐチャネル型ＭＩＳＦＥＴの素子構造を示す図である。 図７は、ラッチアップ防止回路の第１実施形態を示す図である。 図８は、ラッチアップ防止回路の動作例を示す図である。 図９は、ラッチアップ防止回路の第２実施形態を示す図である。 図１０は、車両の一構成例を示す外観図である。

＜半導体装置＞
以下では、添付図面を参照して、半導体装置に関する種々の実施形態を説明する。

図１は、半導体装置１を１つの方向から見た斜視図である。以下では、半導体装置１がローサイド側のスイッチ装置（いわゆるローサイドスイッチＬＳＩ）である形態例について説明する。

図１を参照して、半導体装置１は、半導体層２を含む。半導体層２はシリコンを含む。半導体層２は、直方体形状のチップ状に形成されている。半導体層２は、一方側の第１主面３、他方側の第２主面４、並びに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに互いに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに互いに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。

半導体層２には、出力領域６および入力領域７が設定されている。出力領域６は、側面５Ｃ側の領域に設定されている。入力領域７は、側面５Ａ側の領域に設定されている。平面視において、出力領域６の面積ＳＯＵＴは、入力領域７の面積ＳＩＮ以上である（ＳＩＮ≦ＳＯＵＴ）。

面積ＳＩＮに対する面積ＳＯＵＴの比ＳＯＵＴ／ＳＩＮは、１以上１０以下であってもよい（１＜ＳＯＵＴ／ＳＩＮ≦１０）。比ＳＯＵＴ／ＳＩＮは、１以上２以下、２以上４以下、４以上６以下、６以上８以下、または、８以上１０以下であってもよい。入力領域７の平面形状および出力領域６の平面形状は、任意であり、特定の形状に限定されない。むろん、比ＳＯＵＴ／ＳＩＮは、０を超えて１未満であってもよい。

出力領域６は、絶縁ゲート型のパワートランジスタの一例として、パワーＭＩＳＦＥＴ［Metal Insulator Semiconductor Field Effect Transistor］９を含む。パワーＭＩＳＦＥＴ９は、ゲート、ドレインおよびソースを含む。

入力領域７は、パワーＭＩＳＦＥＴ９を制御する制御回路の一例として、コントローラ１０を含む。コントローラ１０は、種々の機能を実現する複数種の機能回路を含む。複数種の機能回路は、外部からの電気信号に基づいてパワーＭＩＳＦＥＴ９を駆動制御するゲート制御信号ＳＧを生成する回路を含む。コントローラ１０は、パワーＭＩＳＦＥＴ９とともに所謂ＩＰＤ［Intelligent Power Device］を形成している。なお、ＩＰＤは、ＩＰＭ［Intelligent Power Module］とも称される。

入力領域７は、領域分離構造８によって出力領域６から電気的に絶縁されている。図１では、領域分離構造８がハッチングによって示されている。具体的な説明は省略するが、領域分離構造８は、トレンチに絶縁体が埋め込まれたトレンチ絶縁構造を有してもよい。

半導体層２の上には、複数（この形態では３つ）の電極１１，１２，１３が形成されている。図１では、ハッチングによって複数の電極１１～１３が示されている。複数の電極１１～１３は、導線（たとえばボンディングワイヤ）等によって外部接続される端子電極として形成されている。複数の電極１１～１３の個数、配置及び平面形状は任意であり、図１に示される形態に限定されない。

複数の電極１１～１３の個数、配置及び平面形状は、パワーＭＩＳＦＥＴ９の及びコントローラ１０それぞれの仕様に応じて調整される。複数の電極１１～１３は、この形態では、ドレイン電極１１（出力電極）、ソース電極１２（基準電圧電極）及び入力電極１３を含む。

ドレイン電極１１は、半導体層２の第２主面４の上に形成されている。ドレイン電極１１は、パワーＭＩＳＦＥＴ９によって生成された電気信号を外部に伝達する。

ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも１つを含んでいてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層またはＡｌ層を含む単層構造を有していてもよい。ドレイン電極１１は、Ｔｉ層、Ｎｉ層、Ａｕ層、Ａｇ層およびＡｌ層のうちの少なくとも２つを任意の態様で積層させた積層構造を有していてもよい。

ソース電極１２は、第１主面３において出力領域６の上に形成されている。ソース電極１２は、パワーＭＩＳＦＥＴ９及びコントローラ１０の各種機能回路に基準電圧（たとえばグランド電圧）を提供する。

入力電極１３は、第１主面３において入力領域７の上に形成されている。入力電極１３は、コントローラ１０を駆動するための入力電圧を伝える。

半導体層２の上には、制御配線の一例としてのゲート制御配線１７がさらに形成されている。ゲート制御配線１７は、出力領域６及び入力領域７に選択的に引き回されている。ゲート制御配線１７は、出力領域６においてパワーＭＩＳＦＥＴ９のゲートに電気的に接続され、入力領域７においてコントローラ１０に電気的に接続されている。

ゲート制御配線１７は、コントローラ１０によって生成されたゲート制御信号ＳＧをパワーＭＩＳＦＥＴ９のゲートに伝達する。ゲート制御信号ＳＧは、オン信号Ｖｏｎ及びオフ信号Ｖｏｆｆを含み、パワーＭＩＳＦＥＴ９のオン状態及びオフ状態を制御する。

オン信号Ｖｏｎは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも高い（Ｖｔｈ＜Ｖｏｎ）。オフ信号Ｖｏｆｆは、パワーＭＩＳＦＥＴ９のゲート閾値電圧Ｖｔｈよりも低い（Ｖｏｆｆ＜Ｖｔｈ）。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。

この形態では、２つのゲート制御配線１７が異なる領域に引き回されている。ゲート制御配線１７の個数、配置、形状等は任意であり、ゲート制御信号ＳＧの伝達距離、及び、伝達すべきゲート制御信号ＳＧの分岐経路等に応じて調整される。

ソース電極１２、入力電極１３及びゲート制御配線１７は、ニッケル、パラジウム、アルミニウム、銅、アルミニウム合金及び銅合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３及びゲート制御配線１７は、Ａｌ－Ｓｉ－Ｃｕ（アルミニウム－シリコン－銅）合金、Ａｌ－Ｓｉ（アルミニウム－シリコン）合金、及び、Ａｌ－Ｃｕ（アルミニウム－銅）合金のうちの少なくとも１種をそれぞれ含んでいてもよい。

ソース電極１２、入力電極１３及びゲート制御配線１７は、同一種の電極材料を含んでいてもよいし、互いに異なる電極材料を含んでいてもよい。

図２は、図１に示す半導体装置１の電気的構造を示すブロック回路図である。以下では半導体装置１が車両に搭載される場合を例にとって説明する。

半導体装置１は、出力電極としてのドレイン電極１１、基準電圧電極としてのソース電極１２、入力電極１３、ゲート制御配線１７、パワーＭＩＳＦＥＴ９およびコントローラ１０を含む。

ドレイン電極１１は、パワーＭＩＳＦＥＴ９のドレインに電気的に接続されている。ドレイン電極１１は、負荷に接続される。ソース電極１２は、パワーＭＩＳＦＥＴ９のソースに電気的に接続されている。ソース電極１２は、パワーＭＩＳＦＥＴ９およびコントローラ１０に基準電圧（例えば接地電圧ＧＮＤ）を提供する。

入力電極１３は、ＭＣＵ［Micro Controller Unit］、ＤＣ／ＤＣコンバータ、ＬＤＯ［Low Drop Out］等に接続されてもよい。入力電極１３は、コントローラ１０に入力電圧を提供する。なお、入力電極１３に入力される入力電圧は、パワーＭＩＳＦＥＴ９のオン／オフ制御を行うための入力信号ＩＮとして理解することもできる。例えば、パワーＭＩＳＦＥＴ９は、入力信号ＩＮがハイレベルであるときにオンし、入力信号ＩＮがローレベルであるときにオフする。パワーＭＩＳＦＥＴ９のゲートは、先出のゲート制御配線１７を介してコントローラ１０（特に、後述のゲート制御回路２５）に接続されている。

コントローラ１０は、この形態では、電流・電圧制御回路２３、保護回路２４、ゲート制御回路２５およびアクティブクランプ回路２６を含む。

電流・電圧制御回路２３は、ソース電極１２、入力電極１３、保護回路２４およびゲート制御回路２５に接続されている。電流・電圧制御回路２３は、入力電極１３からの電気信号および保護回路２４からの電気信号に応じて種々の電流及び電圧を生成する。電流・電圧制御回路２３は、この形態では、定電圧生成回路３２および基準電圧・基準電流生成回路３３を含む。

定電圧生成回路３２は、半導体装置１に集積化された各種回路を駆動するための定電圧ＶＲＥＧを生成する。定電圧生成回路３２は、ツェナーダイオードまたはレギュレータ回路を含んでいてもよい。定電圧ＶＲＥＧは、１Ｖ以上５Ｖ以下であってもよい。定電圧ＶＲＥＧは、例えば保護回路２４に入力される。

基準電圧・基準電流生成回路３３は、半導体装置１に集積化された各種回路の基準電圧ＶＲＥＦ及び基準電流ＩＲＥＦを生成する。基準電圧ＶＲＥＦは、１Ｖ以上５Ｖ以下であってもよい。基準電流ＩＲＥＦは、１ｍＡ以上１Ａ以下であってもよい。基準電圧ＶＲＥＦ及び基準電流ＩＲＥＦは、例えば保護回路２４に入力される。上記の各種回路がコンパレータを含む場合、基準電圧ＶＲＥＦ及び基準電流ＩＲＥＦは、当該コンパレータに入力されてもよい。

保護回路２４は、電流・電圧制御回路２３、ゲート制御回路２５およびパワーＭＩＳＦＥＴ９のソースに接続されている。保護回路２４は、過電流保護回路３４および過熱保護回路３６を含む。

過電流保護回路３４は、過電流からパワーＭＩＳＦＥＴ９を保護する。過電流保護回路３４は、ゲート制御回路２５に接続されている。過電流保護回路３４は、電流モニタ回路を含んでいてもよい。過電流保護回路３４によって生成された信号は、ゲート制御回路２５に入力される。

過熱保護回路３６は、過度な温度上昇からパワーＭＩＳＦＥＴ９を保護する。過熱保護回路３６は、電流・電圧制御回路２３に接続されている。過熱保護回路３６は、半導体装置１の温度を監視する。過熱保護回路３６は、感温ダイオードまたはサーミスタ等の感温デバイスを含んでいてもよい。過熱保護回路３６によって生成された信号は、電流・電圧制御回路２３に入力される。

ゲート制御回路２５は、パワーＭＩＳＦＥＴ９のオン状態およびオフ状態を制御する。ゲート制御回路２５は、電流・電圧制御回路２３、保護回路２４、パワーＭＩＳＦＥＴ９のゲートに接続されている。

ゲート制御回路２５は、電流・電圧制御回路２３からの電気信号及び保護回路２４からの電気信号に応じてパワーＭＩＳＦＥＴ９のゲート制御信号ＳＧを生成する。ゲート制御信号ＳＧは、ゲート制御配線１７を介してパワーＭＩＳＦＥＴ９のゲートに入力される。

アクティブクランプ回路２６は、逆起電力からパワーＭＩＳＦＥＴ９を保護する。アクティブクランプ回路２６は、ドレイン電極１１、パワーＭＩＳＦＥＴ９のゲートに接続されている。アクティブクランプ回路２６は、複数のダイオードを含んでいてもよい。

アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに順バイアス接続された複数のダイオード、および、互いに逆バイアス接続された複数のダイオードを含んでいてもよい。

複数のダイオードは、ｐｎ接合ダイオード、または、ツェナーダイオード、もしくは、ｐｎ接合ダイオードおよびツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いにバイアス接続された複数のツェナーダイオードを含んでいてもよい。アクティブクランプ回路２６は、互いに逆バイアス接続されたツェナーダイオードおよびｐｎ接合ダイオードを含んでいてもよい。

図３は、図１に示す半導体装置１の通常動作およびアクティブクランプ動作を説明するための回路図である。また、図４は、図３に示す回路図に適用される主要な電気信号の波形図である。

ここでは、パワーＭＩＳＦＥＴ９のドレインに誘導性負荷Ｌが接続された回路例を用いて、半導体装置１の通常動作およびアクティブクランプ動作を説明する。ソレノイド、モータ、トランス、リレー等の巻線（コイル）を利用したデバイスが、誘導性負荷Ｌとして例示される。誘導性負荷Ｌは、Ｌ負荷とも称される。

図３を参照して、パワーＭＩＳＦＥＴ９のソースは、グランドに接続されている。パワーＭＩＳＦＥＴ９のドレインは、誘導性負荷Ｌに電気的に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびドレインは、アクティブクランプ回路２６に接続されている。パワーＭＩＳＦＥＴ９のゲートおよびソースは、抵抗Ｒに接続されている。アクティブクランプ回路２６は、この回路例では、互いにバイアス接続されたｋ個（ｋは自然数）のツェナーダイオードＤＺを含む。

図３と図４を参照し、オフ状態のパワーＭＩＳＦＥＴ９のゲートにオン信号Ｖｏｎが入力されると、パワーＭＩＳＦＥＴ９がオフ状態からオン状態に切り替わる（通常動作）。オン信号Ｖｏｎは、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦Ｖｏｎ）の電圧を有している。パワーＭＩＳＦＥＴ９は、所定のオン時間ＴＯＮだけ、オン状態に維持される。

パワーＭＩＳＦＥＴ９がオン状態に切り替わると、ドレイン電流ＩＤが、パワーＭＩＳＦＥＴ９のドレインからソースに向けて流れ始める。ドレイン電流ＩＤは、パワーＭＩＳＦＥＴ９のオン時間ＴＯＮに比例して増加する。誘導性負荷Ｌは、ドレイン電流ＩＤの増加に起因して誘導性エネルギを蓄積させる。

パワーＭＩＳＦＥＴ９のゲートにオフ信号Ｖｏｆｆが入力されると、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。オフ信号Ｖｏｆｆは、ゲート閾値電圧Ｖｔｈ未満の電圧（Ｖｏｆｆ＜Ｖｔｈ）を有している。オフ信号Ｖｏｆｆは、基準電圧（たとえばグランド電圧）であってもよい。パワーＭＩＳＦＥＴ９がオフ状態に切り替わると、誘導性負荷Ｌの誘導性エネルギが、逆起電力としてパワーＭＩＳＦＥＴ９に印加される。

これにより、パワーＭＩＳＦＥＴ９がアクティブクランプ状態になる（アクティブクランプ動作）。パワーＭＩＳＦＥＴ９がアクティブクランプ状態になると、ドレイン電圧ＶＤＳが、クランプ電圧ＶＤＳＳＣＬまで急激に上昇する。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳを超えた場合（ＶＤＳＳ＜ＶＤＳＳＣＬ）、パワーＭＩＳＦＥＴ９は破壊に至る。パワーＭＩＳＦＥＴ９は、クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下（ＶＤＳＳＣＬ≦ＶＤＳＳ）になるように設計される。

クランプ電圧ＶＤＳＳＣＬが最大定格ドレイン電圧ＶＤＳＳ以下の場合（ＶＤＳＳＣＬ≦ＶＤＳＳ）、逆方向電流ＩＺが、アクティブクランプ回路２６に流れる。これにより、アクティブクランプ回路２６の端子間に制限電圧ＶＬが形成される。制限電圧ＶＬは、この形態では、アクティブクランプ回路２６におけるツェナーダイオードＤＺの端子間電圧ＶＺの総和（ＶＬ＝ｋ・ＶＺ）である。

また、逆方向電流ＩＺは、抵抗Ｒを通過してグランドに至る。これにより、抵抗Ｒの端子間に端子間電圧ＶＲが形成される。抵抗Ｒの端子間電圧ＶＲ（＝ＩＺ×Ｒ）は、ゲート閾値電圧Ｖｔｈ以上（Ｖｔｈ≦ＶＲ）に調整される。端子間電圧ＶＲは、クランプオン電圧ＶＣＬＰとしてパワーＭＩＳＦＥＴ９のゲート・ソース間に印加される。従って、パワーＭＩＳＦＥＴ９は、アクティブクランプ状態においてオン状態を維持する。クランプオン電圧ＶＣＬＰ（端子間電圧ＶＲ）は、オン信号Ｖｏｎ未満の電圧を有していてもよい。

これにより、誘導性負荷Ｌの誘導性エネルギが、パワーＭＩＳＦＥＴ９で消費（吸収）される。ドレイン電流ＩＤは、アクティブクランプ時間ＴＡＶを経て、パワーＭＩＳＦＥＴ９のオフ直前のピーク値ＩＡＶからゼロに減少する。これにより、ゲート電圧ＶＧＳがグランド電圧になり、ドレイン電圧ＶＤＳが電源電圧ＶＢになり、パワーＭＩＳＦＥＴ９がオン状態からオフ状態に切り替わる。

＜ラッチアップに関する考察＞
ところで、半導体装置１の内部には、一般にｐｎｐｎ型の寄生サイリスタが付随する。そのため、サージの印加などに起因して寄生サイリスタが一旦オンすると、半導体装置１のラッチアップ（＝寄生サイリスタを介する電流経路に異常な電流が流れ続ける状態）を生じ得る。従って、半導体装置１の正常動作を維持するためには、上記のラッチアップを未然に防止する必要がある。

以下では、半導体装置１のラッチアップを防止することのできるラッチアップ防止回路について説明する。

＜ラッチアップ防止回路（比較例）＞
図５は、ラッチアップ防止回路の比較例（＝後出の実施形態と対比される一般的な構成例）を示す図である。本図の半導体装置１は、Ｐチャネル型ＭＩＳＦＥＴＰ０（以下では単にトランジスタＰ０と略称する）を有しており、このトランジスタＰ０にｐｎｐｎ型の寄生サイリスタ４００が付随している。

なお、寄生サイリスタ４００は、ｐｎｐ型の寄生トランジスタＱｘと、ｎｐｎ型の寄生トランジスタＱｙと、寄生抵抗Ｒｘ及びＲｙと、を含む。寄生トランジスタＱｘのエミッタと寄生抵抗Ｒｘの第１端は、いずれもトランジスタＰ０のソースまたはドレインに接続されている。寄生トランジスタＱｘのベース、寄生トランジスタＱｙのコレクタ、及び、寄生抵抗Ｒｘの第２端は、いずれもトランジスタＰ０のバックゲートに接続されている。寄生トランジスタＱｘのコレクタと寄生トランジスタＱｙのベースは、いずれも寄生抵抗Ｒｙの第１端に接続されている。寄生トランジスタＱｙのエミッタと寄生抵抗Ｒｙの第２端は、いずれも接地電位が印加され得るノード（例えばパワーＭＩＳＦＥＴ９のドレイン電極１１）に接続されている。

図６は、第１実施形態におけるトランジスタＰ０の素子構造を示す図である。例えば、大電流供給能力（延いては低オン抵抗）を求められる半導体装置１では、パワーＭＩＳＦＥＴ９の素子構造として、一般に、Ｎ型半導体基板５０１をドレイン電極１１（＝出力電極）とする縦型構造を採用することが多い。この場合には、トランジスタＰ０も必然的にＮ型半導体基板５０１上に形成されることになる。

本図に即して具体的に述べると、トランジスタＰ０は、Ｎ型半導体基板５０１と、Ｎ型エピタキシャル層５０２と、高耐圧Ｐ型ウェル５０３と、Ｎ型ウェル５０４と、Ｐ型コンタクト領域５０５と、ドレイン領域５０６と、ソース領域５０７と、Ｎ型コンタクト領域５０８と、ゲート絶縁層５０９と、ゲートメタル層５１０と、を含む。

Ｎ型半導体基板５０１は、先にも述べたように、パワーＭＩＳＦＥＴ９のドレイン電極１１（出力電極）と電気的に導通している。

Ｎ型エピタキシャル層５０２は、Ｎ型半導体基板５０１の表面一面に積層形成されたＮ型半導体領域である。

高耐圧Ｐ型ウェル５０３は、Ｎ型エピタキシャル層５０２の一部領域における表面から所定の深さまで井戸状に形成されたＰ型半導体領域である。なお、高耐圧Ｐ型ウェル５０３は、Ｐ型コンタクト領域５０５を介して定電位端（例えば接地端）に接続されている。従って、高耐圧Ｐ型ウェル５０３は、Ｎ型半導体基板５０１及びＮ型エピタキシャル層５０２の電位とＮ型ウェル５０４の電位を分離するための電位分離層として機能する。

Ｎ型ウェル５０４は、高耐圧Ｐ型ウェル５０３の一部領域における表面から所定の深さまで井戸状に形成されたＮ型半導体領域である。なお、Ｎ型ウェル５０４は、トランジスタＰ０のバックゲートに相当する。また、Ｎ型ウェル５０４とＮ型エピタキシャル層５０２との間には、先出の高耐圧Ｐ型ウェル５０３が介在する。従って、トランジスタＰ０のバックゲートの電位は、Ｎ型半導体基板５０１及びＮ型エピタキシャル層５０２の電位から分離されている。

Ｐ型コンタクト領域５０５は、高耐圧Ｐ型ウェル５０３の表面のうち、Ｎ型ウェル５０４が形成されていない領域に形成された高濃度Ｐ型半導体領域である。なお、Ｐ型コンタクト領域５０５は、定電位端（例えば接地端）に接続されている。

ドレイン領域５０６は、Ｎ型ウェル５０４の表面に形成された高濃度Ｐ型半導体領域である。なお、ドレイン領域５０６は、トランジスタＰ０のドレインに相当する。

ソース領域５０７は、Ｎ型ウェル５０４の表面において、ドレイン領域５０６から所定のチャネル長を隔てて形成された高濃度Ｐ型半導体領域である。なお、ソース領域５０７は、トランジスタＰ０のソースに相当する。

Ｎ型コンタクト領域５０８は、Ｎ型ウェル５０４の表面に形成された高濃度Ｎ型半導体領域である。

ゲート絶縁層５０９は、ドレイン領域５０６とソース領域５０７との間を隔てるチャネル領域の表面上に形成されている。

ゲートメタル層５１０は、ゲート絶縁層５０９の表面上に形成されている。なお、ゲートメタル層５１０は、トランジスタＰ０のゲートに相当する。

また、上記の素子構造を持つトランジスタＰ０には、ｐｎｐ型の寄生トランジスタＱｘ及びｎｐｎ型の寄生トランジスタＱｙが付随する。寄生トランジスタＱｘは、ドレイン領域５０６をエミッタとし、高耐圧Ｐ型ウェル５０３をコレクタとし、Ｎ型ウェル５０４及びＮ型コンタクト領域５０８をベースとする。寄生トランジスタＱｙは、Ｎ型ウェル５０４をコレクタとし、Ｎ型エピタキシャル層５０２をエミッタとし、高耐圧Ｐ型ウェル５０３及びＰ型コンタクト領域５０５をベースとする。これらの寄生トランジスタＱｘ及びＱｙは、先述のように、ｐｎｐｎ型の寄生サイリスタ４００（図５を参照）を形成する。

図５に戻り、ラッチアップ防止回路３００の説明を続ける。上記したように、半導体装置１には、ｐｎｐｎ型の寄生サイリスタ４００が付随する。そのため、Ｎ型半導体基板５０１の印加電圧、すなわち、ドレイン電極１１に印加される出力電圧ＯＵＴが低電位（接地電位、負電位またはオープン状態など）であるときには、上記の寄生サイリスタ４００がオンして、ラッチアップを生じるおそれがある。

そこで、本比較例のラッチアップ防止回路３００は、寄生サイリスタ４００を介して異常電流が流れ得る電流経路上に設けられた抵抗Ｒ１０（数ｋΩ）を含む。本図に即して述べると、抵抗Ｒ１０は、入力電極１３に接続された抵抗Ｒ０（数百Ω）とトランジスタＰ０（延いては寄生サイリスタ４００）との間に接続されている。

本比較例のラッチアップ防止回路３００によれば、寄生サイリスタ４００を介して流れる異常電流を小さく抑えることができるので、寄生トランジスタＱｘ及びＱｙがオンし難くなり、延いては、半導体装置１のラッチアップを防止することが可能となる。

しかしながら、本比較例のラッチアップ防止回路３００を導入するためには、寄生サイリスタ４００を介して異常電流が流れ得る電流経路を正確に把握しておかねばならないので、十分な事前検証（実験など）を行う必要がある。また、抵抗Ｒ１０での電圧降下により後段回路（例えばコントローラ１０）の動作に支障を生じるおそれもある。

以下では、このような不具合を解消することのできる新規な実施形態を提案する。

＜ラッチアップ防止回路（第１実施形態）＞
図７は、ラッチアップ防止回路の第１実施形態を示す図である。第１実施形態のラッチアップ防止回路３００は、寄生サイリスタ４００が付随する半導体装置１の入力電極１３に外付けされるように構成されたものであって、Ｐチャネル型ＭＩＳＦＥＴＭ１及びＭ２（以下では、単にトランジスタＭ１及びＭ２と略称する）と、抵抗Ｒ１１及びＲ１２と、を有する。

抵抗Ｒ１１の第１端は、入力信号源（例えばＥＣＵ）に接続されている。トランジスタＭ１のソース及びバックゲートは、いずれも抵抗Ｒ１１の第２端に接続されている。トランジスタＭ１のドレインは、入力電極１３に接続されている。トランジスタＭ２のソース及びバックゲートは、いずれも抵抗Ｒ１１の第１端（＝ノード電圧ＶＡの印加端）に接続されている。トランジスタＭ２のゲートは、抵抗Ｒ１１の第２端（＝ノード電圧ＶＢの印加端）に接続されている。トランジスタＭ２のドレインと抵抗Ｒ１２の第１端は、いずれもトランジスタＭ１のゲート（＝ノード電圧ＶＣの印加端）に接続されている。抵抗Ｒ１２の第２端は、基準電位端（例えば接地端）に接続されている。

上記構成から成るラッチアップ防止回路３００は、半導体装置１のラッチアップが発生したときに、入力信号源（ＥＣＵなど）から抵抗Ｒ１１及びトランジスタＭ１を介して入力電極１３に流れる入力電流Ｉｃｃを一時的に遮断することにより、寄生サイリスタ４００をオフさせて半導体装置１を定常状態に復帰させる役割を果たす（詳細は後述）。

なお、ラッチアップ防止回路３００は、ディスクリート部品で形成してもよいし、或いは、半導体装置１とラッチアップ防止回路３００をそれぞれ別個の半導体チップに集積化した上で、両方の半導体チップを単一のパッケージに封止してもよい。また、半導体装置１とラッチアップ防止回路３００を共通のプリント基板上に搭載し、単一のモジュールとして提供してもよい。

＜動作例＞
図８は、ラッチアップ防止回路３００の動作例を示す図であり、上から順に、ノード電圧ＶＡ、入力電流Ｉｃｃ、ノード電圧ＶＢ、及び、ノード電圧ＶＣが描写されている。なお、以下では、トランジスタＭ１及びＭ２それぞれのオン閾値電圧をＶｔｈ（Ｍ１）及びＶｔｈ（Ｍ２）とする。また、ノード電圧ＶＡは、入力信号源（ＥＣＵなど）の出力設定により、常に一定値（例えば５Ｖ）に維持されているものとする。

時刻ｔ３１以前には、半導体装置１のラッチアップが生じていないので、入力電流Ｉｃｃが比較的小さい電流値（例えばＩｃｃ＝１００μＡ程度）となる。このような定常状態では、抵抗Ｒ１１の両端間電圧（＝トランジスタＭ２のゲート・ソース間電圧（ＶＡ－ＶＢ））がトランジスタＭ２のオン閾値電圧Ｖｔｈ（Ｍ２）を下回るので、トランジスタＭ２がオフする。また、トランジスタＭ２がオフすると、ノード電圧ＶＣが抵抗Ｒ１２を介して接地端にプルダウンされるので、トランジスタＭ１のゲート・ソース間電圧（ＶＢ－ＶＣ）がトランジスタＭ１のオン閾値電圧Ｖｔｈ（Ｍ１）を上回る。その結果、トランジスタＭ１がオンするので、入力電流Ｉｃｃが遮断されることなく流れ続ける。

時刻ｔ３１において、サージの印加などにより半導体装置１に付随する寄生サイリスタ４００が意図せずにオンした場合、トランジスタＭ１を介して入力電極１３に流れ込む入力電流Ｉｃｃが急増する。

入力電流Ｉｃｃが寄生サイリスタ４００のオンに伴って増大した結果、時刻ｔ３２において、抵抗Ｒ１１の両端間電圧（＝トランジスタＭ２のゲート・ソース間電圧（ＶＡ－ＶＢ））がトランジスタＭ２のオン閾値電圧Ｖｔｈ（Ｍ２）を上回ると、トランジスタＭ２がオンする。

トランジスタＭ２がオンすると、ノード電圧ＶＣがほぼノード電圧ＶＡまで上昇するので、時刻ｔ３３で示すように、トランジスタＭ１のゲート・ソース間電圧（ＶＢ－ＶＣ）がトランジスタＭ１のオン閾値電圧Ｖｔｈ（Ｍ１）を下回る。その結果、トランジスタＭ１がオフするので、入力電流Ｉｃｃが遮断される。このような入力電流Ｉｃｃの遮断により、寄生サイリスタ４００がもはやオンできなくなるので、半導体装置１のラッチアップが解消される。

その後、入力電流Ｉｃｃの遮断に伴い、時刻ｔ３４において、抵抗Ｒ１１の両端間電圧（＝トランジスタＭ２のゲート・ソース間電圧（ＶＡ－ＶＢ））がトランジスタＭ２のオン閾値電圧Ｖｔｈ（Ｍ２）を下回ると、トランジスタＭ２が再びオフする。

トランジスタＭ２がオフすると、ノード電圧ＶＣが抵抗Ｒ１２を介して再び接地端にプルダウンされるので、時刻ｔ３５で示すように、トランジスタＭ１のゲート・ソース間電圧（ＶＢ－ＶＣ）がトランジスタＭ１のオン閾値電圧Ｖｔｈ（Ｍ１）を上回る。従って、トランジスタＭ１が再びオンするので、入力電流Ｉｃｃが流れ始める。

このように、本実施形態のラッチアップ防止回路３００を導入しておけば、寄生サイリスタ４００がオンして半導体装置１のラッチアップが生じたとしても、入力電流Ｉｃｃを一時的に遮断することにより、寄生サイリスタ４００をオフさせて半導体装置１を定常状態（＝寄生サイリスタ４００がオンする前の状態）に復帰させることができる。

また、本実施形態のラッチアップ防止回路３００によれば、先出の比較例（図５）と異なり、寄生サイリスタ４００を介して異常電流が流れ得る電流経路を正確に把握しておく必要がないので、事前検証の負担を軽減することが可能となる。入力電流Ｉｃｃの流れる電流経路に高抵抗（図５の抵抗Ｒ１０を参照）を設ける必要もないので、後段回路（例えばコントローラ１０）の動作に支障を生じにくいという利点もある。

＜ラッチアップ防止回路（第２実施形態）＞
図９は、ラッチアップ防止回路の第２実施形態を示す図である。第２実施形態のラッチアップ防止回路３００は、第１実施形態（図７）と異なり、半導体装置１に外付けされるのではなく、半導体装置１に内蔵されている。すなわち、寄生サイリスタ４００が付随する半導体装置１は、入力電極１３と、入力電極１３に接続されるラッチアップ防止回路３００を有する。このような構成は、例えば、半導体装置１がＮ型半導体基板ではなくＰ型半導体基板を用いている場合に採用することができる。

なお、第２実施形態のラッチアップ防止回路３００は、先出の第１実施形態（図７）と同様、トランジスタＭ１及びＭ２と、抵抗Ｒ１１及びＲ１２と、を有する。

抵抗Ｒ１１の第１端は、入力電極１３に接続されている。トランジスタＭ１のソース及びバックゲートは、いずれも抵抗Ｒ１１の第２端に接続されている。トランジスタＭ１のドレインは、例えば、トランジスタＰ０に接続されている。トランジスタＭ２のソース及びバックゲートは、いずれも抵抗Ｒ１１の第１端（＝ノード電圧ＶＡの印加端）に接続されている。トランジスタＭ２のゲートは、抵抗Ｒ１１の第２端（＝ノード電圧ＶＢの印加端）に接続されている。トランジスタＭ２のドレインと抵抗Ｒ１２の第１端は、いずれもトランジスタＭ１のゲート（＝ノード電圧ＶＣの印加端）に接続されている。抵抗Ｒ１２の第２端は、基準電位端（例えば接地端）に接続されている。このように、ラッチアップ防止回路３００を形成する回路要素の接続関係については、先出の第１実施形態（図７）と基本的に変わらない。

上記構成から成るラッチアップ防止回路３００は、半導体装置１のラッチアップが発生したときに、入力電極１３から抵抗Ｒ１１及びトランジスタＭ１を介して流れる入力電流Ｉｃｃを一時的に遮断することにより、寄生サイリスタ４００をオフさせて半導体装置１を定常状態に復帰させる役割を果たす。

なお、ラッチアップ防止回路３００の動作自体は、第１実施形態の動作（図８）と基本的に同様なので、重複した説明は省略する。ごく簡単に述べると、入力電流Ｉｃｃが寄生サイリスタ４００のオンに伴って増大したときには、抵抗Ｒ１１の両端間電圧がトランジスタＭ２のオン閾値電圧Ｖｔｈ（Ｍ２）を上回り、トランジスタＭ２がオンしてトランジスタＭ１がオフする。その結果、入力電流Ｉｃｃが遮断されるので、寄生サイリスタ４００がオフして半導体装置１のラッチアップが解消される。また、入力電流ＩｃｃがトランジスタＭ１のオフに伴って遮断されると、抵抗Ｒ１１の両端間電圧がトランジスタＭ２のオン閾値電圧Ｖｔｈ（Ｍ２）を下回る。その結果、トランジスタＭ２がオフしてトランジスタＭ１がオンするので、入力電流Ｉｃｃが再び流れ始める。

このように、本実施形態のラッチアップ防止回路３００を導入しておけば、先出の第１実施形態（図７）と同じく、寄生サイリスタ４００がオンして半導体装置１のラッチアップが生じたとしても、入力電流Ｉｃｃを一時的に遮断することにより、寄生サイリスタ４００をオフさせて半導体装置１を定常状態に復帰させることができる。また、上記実施形態では、縦方向で寄生サイリスタを有する構造を開示したが、横方向で寄生サイリスタを有する回路構成についても、本実施形態のラッチアップ防止回路３００を適用することが可能である。

＜車両への適用＞
図１０は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（本図では不図示）と、バッテリから電力供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８とを搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle」、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置については、図示の便宜上、実際とは異なる場合がある。

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）、または、モータに関する制御（トルク制御、及び、電力回生制御など）を行う電子制御ユニットである。

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］及びＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。

電子機器Ｘ１５は、ドアロック及び防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品またはメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

なお、先に説明した半導体装置１（＝ローサイドスイッチＬＳＩ）及びラッチアップ防止回路３００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているラッチアップ防止回路は、寄生サイリスタが付随する半導体装置の入力電極に接続されるように構成されたものであって、第１端が入力信号源に接続されるように構成された第１抵抗と、ソースが前記第１抵抗の第２端に接続されてドレインが前記入力電極に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴと、ソースが前記第１抵抗の前記第１端に接続されてゲートが前記第１抵抗の前記第２端に接続されてドレインが前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続されるように構成された第２Ｐチャネル型ＭＩＳＦＥＴと、前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端との間に接続されるように構成された第２抵抗と、を有する構成（第１の構成）にしてもよい。

上記第１の構成によるラッチアップ防止回路は、前記入力信号源から前記第１抵抗及び前記第１Ｐチャネル型ＭＩＳＦＥＴを介して前記入力電極に流れる入力電流が前記寄生サイリスタのオンに伴って増大したときに、前記第１抵抗の両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴのオン閾値電圧を上回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオンして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオフする構成（第２の構成）にしてもよい。

上記第２の構成によるラッチアップ防止回路は、前記入力電流が前記第１Ｐチャネル型ＭＩＳＦＥＴのオフに伴って遮断されたときに、前記第１抵抗の前記両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴの前記オン閾値電圧を下回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオフして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオンする構成（第３の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、寄生サイリスタが付随する半導体装置と、前記半導体装置の入力電極に外付けされるように構成された上記第１～第３いずれかの構成によるラッチアップ防止回路を有する構成（第４の構成）にしてもよい。

上記第４の構成による電子機器において、前記半導体装置は、Ｎ型半導体基板と、前記Ｎ型半導体基板をドレインとするように構成されたパワーＭＩＳＦＥＴと、前記入力電極に入力される入力信号に応じて前記パワーＭＩＳＦＥＴのゲート制御信号を生成するように構成された制御回路と、をさらに有する構成（第５の構成）にしてもよい。

なお、上記第５の構成による電子機器において、前記半導体装置は、前記寄生サイリスタの一端が前記入力電極に接続しており、前記寄生サイリスタの他端が前記Ｎ型半導体基板に接続している構成（第６の構成）にしてもよい。

また、例えば、本明細書中に開示されている半導体装置は、寄生サイリスタが付随するものであって、前記半導体装置は、入力電極と、前記入力電極に接続されるように構成されたラッチアップ防止回路と、を有し、前記ラッチアップ防止回路は、第１端が前記入力電極に接続されるように構成された第１抵抗と、ソースが前記第１抵抗の第２端に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴと、ソースが前記第１抵抗の前記第１端に接続されてゲートが前記第１抵抗の前記第２端に接続されてドレインが前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続されるように構成された第２Ｐチャネル型ＭＩＳＦＥＴと、前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端との間に接続されるように構成された第２抵抗と、を含む構成（第７の構成）にしてもよい。

上記第７の構成による半導体装置は、前記入力電極から前記第１抵抗及び前記第１Ｐチャネル型ＭＩＳＦＥＴを介して流れる入力電流が前記寄生サイリスタのオンに伴って増大したときに、前記第１抵抗の両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴのオン閾値電圧を上回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオンして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオフする構成（第８の構成）にしてもよい。

上記第８の構成による半導体装置は、前記入力電流が前記第１Ｐチャネル型ＭＩＳＦＥＴのオフに伴って遮断されたときに、前記第１抵抗の前記両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴの前記オン閾値電圧を下回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオフして前記第１Ｐチャネル型ＭＩＳＦＥＴがオンする構成（第９の構成）にしてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第７～第９いずれかの構成による半導体装置を有する構成（第１０の構成）にしてもよい。

また、例えば、本明細書中に開示されている車両は、上記第４～第６及び第１０いずれかの構成による電子機器を有する構成（第１１の構成）にしてもよい。

＜その他の変形例＞
上記の実施形態では、車載用のローサイドスイッチＬＳＩを例示したが、本明細書中に開示されているラッチアップ防止回路の適用対象は、何らこれに限定されるものではなく、車載用途以外のローサイドスイッチＬＳＩにも適用することができる。

また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、ＭＯＳ電界効果トランジスタとバイポーラトランジスタとの相互置換、及び、各種信号の論理レベル反転は任意である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体装置（スイッチ装置）
２ 半導体層
３ 第１主面
４ 第２主面
５Ａ～５Ｄ 側面
６ 出力領域
７ 入力領域
８ 領域分離構造
９ パワーＭＩＳＦＥＴ
１０ コントローラ（制御回路）
１１ ドレイン電極
１２ ソース電極
１３ 入力電極
１７ ゲート制御配線
２３ 電流・電圧制御回路
２４ 保護回路
２５ ゲート制御回路
２６ アクティブクランプ回路
３２ 定電圧生成回路
３３ 基準電圧・基準電流生成回路
３４ 過電流保護回路
３６ 過熱保護回路
３００ ラッチアップ防止回路
４００ 寄生サイリスタ
５０１ Ｎ型半導体基板
５０２ Ｎ型エピタキシャル層
５０３ 高耐圧Ｐ型ウェル
５０４ Ｎ型ウェル
５０５ Ｐ型コンタクト領域
５０６ ドレイン領域（Ｐ型）
５０７ ソース領域（Ｐ型）
５０８ Ｎ型コンタクト領域
５０９ ゲート絶縁層
５１０ ゲートメタル層
Ｌ 誘導性負荷
Ｍ１、Ｍ２ Ｐチャネル型ＭＩＳＦＥＴ
Ｐ０ Ｐチャネル型ＭＩＳＦＥＴ
Ｑｘ、Ｑｙ 寄生トランジスタ
Ｒ、Ｒ０、Ｒ１０～Ｒ１２ 抵抗
Ｒｘ、Ｒｙ 寄生抵抗
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

Claims (11)

1. 寄生サイリスタが付随する半導体装置の入力電極に接続されるように構成されたラッチアップ防止回路であって、
   第１端が入力信号源に接続されるように構成された第１抵抗と、
   ソースが前記第１抵抗の第２端に接続されてドレインが前記入力電極に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴと、
   ソースが前記第１抵抗の前記第１端に接続されてゲートが前記第１抵抗の前記第２端に接続されてドレインが前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続されるように構成された第２Ｐチャネル型ＭＩＳＦＥＴと、
   前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端との間に接続されるように構成された第２抵抗と、
   を有する、ラッチアップ防止回路。
2. 前記入力信号源から前記第１抵抗及び前記第１Ｐチャネル型ＭＩＳＦＥＴを介して前記入力電極に流れる入力電流が前記寄生サイリスタのオンに伴って増大したときに、前記第１抵抗の両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴのオン閾値電圧を上回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオンして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオフする、請求項１に記載のラッチアップ防止回路。
3. 前記入力電流が前記第１Ｐチャネル型ＭＩＳＦＥＴのオフに伴って遮断されたときに、前記第１抵抗の前記両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴの前記オン閾値電圧を下回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオフして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオンする、請求項２に記載のラッチアップ防止回路。
4. 寄生サイリスタが付随する半導体装置と、
   前記半導体装置の入力電極に外付けされるように構成された請求項１～３のいずれか一項に記載のラッチアップ防止回路と、
   を有する、電子機器。
5. 前記半導体装置は、
   Ｎ型半導体基板と、
   前記Ｎ型半導体基板をドレインとするように構成されたパワーＭＩＳＦＥＴと、
   前記入力電極に入力される入力信号に応じて前記パワーＭＩＳＦＥＴのゲート制御信号を生成するように構成された制御回路と、
   をさらに有する、請求項４に記載の電子機器。
6. 前記半導体装置は、前記寄生サイリスタの一端が前記入力電極に接続しており、前記寄生サイリスタの他端が前記Ｎ型半導体基板に接続している、請求項５に記載の電子機器。
7. 寄生サイリスタが付随する半導体装置であって、
   前記半導体装置は、
   入力電極と、
   前記入力電極に接続されるように構成されたラッチアップ防止回路と、
   を有し、
   前記ラッチアップ防止回路は、
   第１端が前記入力電極に接続されるように構成された第１抵抗と、
   ソースが前記第１抵抗の第２端に接続されるように構成された第１Ｐチャネル型ＭＩＳＦＥＴと、
   ソースが前記第１抵抗の前記第１端に接続されてゲートが前記第１抵抗の前記第２端に接続されてドレインが前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートに接続されるように構成された第２Ｐチャネル型ＭＩＳＦＥＴと、
   前記第１Ｐチャネル型ＭＩＳＦＥＴのゲートと基準電位端との間に接続されるように構成された第２抵抗と、
   を含む、半導体装置。
8. 前記入力電極から前記第１抵抗及び前記第１Ｐチャネル型ＭＩＳＦＥＴを介して流れる入力電流が前記寄生サイリスタのオンに伴って増大したときに、前記第１抵抗の両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴのオン閾値電圧を上回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオンして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオフする、請求項７に記載の半導体装置。
9. 前記入力電流が前記第１Ｐチャネル型ＭＩＳＦＥＴのオフに伴って遮断されたときに、前記第１抵抗の前記両端間電圧が前記第２Ｐチャネル型ＭＩＳＦＥＴの前記オン閾値電圧を下回り、前記第２Ｐチャネル型ＭＩＳＦＥＴがオフして、前記第１Ｐチャネル型ＭＩＳＦＥＴがオンする、請求項８に記載の半導体装置。
10. 請求項７～９のいずれか一項に記載の半導体装置を有する、電子機器。
11. 請求項４～６及び１０のいずれか一項に記載の電子機器を有する、車両。

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