CN104143818B - 防止限流电路过度调整的装置 - Google Patents

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Abstract

防止限流电路过度调整的装置，该装置通过限流时防止输出电流出现短时间为零的情况以更好地保护上游电源安全，包括由功率MOS管结合感应MOS管的双MOS管结构，所述功率MOS管的栅极和感应MOS管的栅极互连，所述功率MOS管的输出电流端连接电压输出端，所述功率MOS管的源漏电流输入端和所述感应MOS管的源漏电流输入端均连接电压输入端，所述感应MOS管的源漏电流输出端连接限流电路模块，所述功率MOS管的源漏电流输出端直接连接电压输出端，所述限流电路模块分别连接电压输出端、栅压节点和边沿触发脉冲延时电路模块，所述限流电路模块所述边沿触发脉冲延时电路模块通过选择导通MOS管连接栅压节点，所述选择导通MOS管通过过渡MOS管连接电压输出端或电压输入端。

Description

防止限流电路过度调整的装置
技术领域
本发明涉及限流电路技术，特别是一种防止限流电路过度调整的装置，该装置通过限流时防止输出电流出现短时间为零的情况以更好地保护上游电源安全。所述过度调整是指当带限流电路的负载开关芯片在正常工作状态突然变为限流状态时限流电路对芯片输出电流的调整中出现芯片输出电流为零的瞬间，例如几微秒至几百微秒的时间段内，芯片输出电流为零。
背景技术
当输出端口遇到热插拔、下游负载等效阻值突然变小或突然短地的事件时，芯片(尤其是大电流开关类芯片)需要输出限流电路，以抑制突然暴增的输出电流，并保护内部大尺寸功率MOS管和上游电源安全。为此目的设计的限流电路一般有如下功能，首先利用感应MOS监测输出电流，其次将感应的电流与基准电流做比较，最后根据比较结果反馈控制功率MOS的输出电流，使其保持在安全的电流范围内。随着社会的发展，越来越多的便携设备(如USB设备)出现在我们日常生活中。早期大电流负载开关芯片中的限流电路在负载设备由正常工作突然输出电流暴增时(如短路)会发生过度调整，即输出电流瞬间(几微秒至几百微秒)变为零，具体参见图3中改进前的情况。这种输出电流短时间变零的情况会给上游电源带来风险，比如上游电源的外围电感电容因此产生电流或电压尖峰并破坏芯片。另外在有些应用中，负载开关芯片被串联在上游电源的输出上，这时有些应用要求负载开关芯片开始工作后不能轻易断电，哪怕进入限流(过流)状态(说明负载设备存在某种故障)也不能断电，以便负载设备保存信息后关闭。
图1是现有技术中带限流保护的芯片电路示意图。如图1所示，该电路包括由功率MOS管结合感应MOS管的双MOS管结构，所述功率MOS管是NMOS管M1，所述感应MOS管是NMOS管M2，M1和M2的栅极互连，M1的源极连接电压输出端VOUT，M1的漏极连接电压输入端VIN，M2的源极连接电压输出端VOUT，M2的漏极通过第二电阻R2连接电压输入端VIN，M2的栅极连接第一比较器A1的输出端，A1的正向端(+)直接连接M2的漏极，A1的负向端(-)分为两路，其中一路连接基准电流产生电路6的入口，另一路通过第一电阻R1连接电压输入端VIN，基准电流产生电路6的出口连接接地端7。在图1所示的方案中，感应MOS(M2)漏源电流即感应电流Isns与功率MOS(M1)输出电流Iout成比例，所以当R2的压降大于R1后，限流电路启动。R2的压降等于M2源漏电流乘以R2阻值，而R1的压降等于基准电流I1(由基准电流产生电路产生)乘以R1阻值。A1拉低M1和M2的栅压VG以保证R2上压降不高于R1的压降，故实现输出电流被限流功能。此现有方案并未在进入限流时保证M1和M2的栅压VG不为零，故其进入限流状态后的输出电流Iout状态如图3(改进前的情况)所示，输出电流瞬间(几微秒至几百微秒)变为零，即Iout尖峰的右侧滑落至零并延续一段时间。这种输出电流短时间变零的情况会给上游电源带来风险，比如上游电源的外围电感电容因此产生电流或电压尖峰并破坏芯片。
发明内容
本发明针对现有技术中存在的缺陷或不足，提供一种防止限流电路过度调整的装置，该装置通过限流时防止输出电流出现短时间为零的情况以更好地保护上游电源安全。所述过度调整是指当带限流电路的负载开关芯片在正常工作状态突然变为限流状态时限流电路对芯片输出电流的调整中出现芯片输出电流为零的瞬间，例如几微秒至几百微秒的时间段内，芯片输出电流为零。
本发明的技术方案如下：
防止限流电路过度调整的装置，其特征在于，包括由功率MOS管结合感应MOS管的双MOS管结构，所述功率MOS管的栅极和感应MOS管的栅极互连，所述功率MOS管的输出电流端连接电压输出端，所述功率MOS管的源漏电流输入端和所述感应MOS管的源漏电流输入端均连接电压输入端，所述感应MOS管的源漏电流输出端连接限流电路模块，所述功率MOS管的源漏电流输出端直接连接电压输出端，所述限流电路模块分别连接电压输出端、栅压节点和边沿触发脉冲延时电路模块，所述边沿触发脉冲延时电路模块通过选择导通MOS管连接栅压节点，所述选择导通MOS管通过过渡MOS管连接电压输出端或电压输入端，所述限流电路模块发送限流状态信号给所述边沿触发脉冲延时电路模块，所述边沿触发脉冲延时电路模块发送脉冲延时信号给所述选择导通MOS管，所述选择导通MOS管在所述脉冲延时信号的延时区间导通以钳制栅压使栅压大于零，从而避免出现输出电流为零的过度调整。
所述功率MOS管为功率NMOS管，所述感应MOS管为感应NMOS管，所述选择导通MOS管为选择导通PMOS管，所述过渡MOS管为过渡NMOS管，所述功率NMOS管的漏极和所述感应NMOS管的漏极均直接连接所述电压输入端，所述感应NMOS管的源极连接所述限流电路模块，所述功率NMOS管的源极直接连接电压输出端，所述选择导通PMOS管的栅极连接所述边沿触发脉冲延时电路模块，所述选择导通PMOS管的源极连接所述栅压节点，所述栅压节点依次通过电荷泵以及电荷泵电流源连接所述电压输入端，所述选择导通PMOS管的漏极分别连接所述过渡NMOS管的漏极和栅极，所述过渡NMOS管的源极连接所述电压输出端。
所述功率MOS管为功率NMOS管，所述感应MOS管为感应NMOS管，所述选择导通MOS管为选择导通NMOS管，所述过渡MOS管为过渡NMOS管，所述功率NMOS管的漏极和所述感应NMOS管的漏极均直接连接所述电压输入端，所述感应NMOS管的源极连接所述限流电路模块，所述功率NMOS管的源极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NMOS管的栅极。
所述功率MOS管为功率PMOS管，所述感应MOS管为感应PMOS管，所述选择导通MOS管为选择导通PMOS管，所述过渡MOS管为过渡PMOS管，所述功率PMOS管的源极和所述感应PMOS管的源极均直接连接所述电压输入端，所述感应PMOS管的漏极连接所述限流电路模块，所述功率PMOS管的漏极直接连接电压输出端，所述选择导通PMOS管的栅极连接所述边沿触发脉冲延时电路模块，所述选择导通PMOS管的漏极连接所述栅压节点，所述栅压节点通过电荷泵电流源连接接地端，所述选择导通PMOS管的源极分别连接所述过渡PMOS管的漏极和栅极，所述过渡PMOS管的源极连接所述电压输入端。
所述功率MOS管为功率PMOS管，所述感应MOS管为感应PMOS管，所述选择导通MOS管为选择导通NMOS管，所述过渡MOS管为过渡PMOS管，所述功率PMOS管的源极和所述感应PMOS管的源极均直接连接所述电压输入端，所述感应PMOS管的漏极连接所述限流电路模块，所述功率PMOS管的漏极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NMOS管的栅极。
所述限流电路模块包括第一比较器，所述第一比较器的正向端连接电压输出端，所述第一比较器的负向端与其输出端互连形成感应电压节点，所述感应电压节点分别连接第五NMOS管的漏极和栅极，所述第五NMOS管的栅极与第六NMOS管的栅极互连，所述第五NMOS管的源极和所述第六NMOS管的源极均连接接地端，所述第六NMOS管的漏极分为两路，其中一路通过可设置电流源连接电压输入端，另一路连接第七PMOS管的漏极，所述第七PMOS管的栅极与其漏极互连并连接第八PMOS管的栅极，所述第七PMOS管的源极和所述第八PMOS管的源极均连接所述电压输入端，所述第八PMOS管的漏极连接第九NMOS管的漏极，所述第九NMOS管的漏极与其栅极互连，所述第九NMOS管的栅极与第十NMOS管的栅极互连，所述第十NMOS管的漏极形成栅压节点，所述第九NMOS管的源极和所述第十NMOS管的源极均接地。
所述边沿触发脉冲延时电路模块包括与非门逻辑器，所述与非门逻辑器的输出端输出脉冲延时信号，所述与非门逻辑器的第一输入端连接第一反相器的输出端，所述第一反相器的输入端分为两路，其中一路连接第十一NMOS管的漏极，另一路通过电容接地，所述第十一NMOS管的漏极通过电阻连接电压输入端，所述第十一NMOS管的源极接地，所述第十一NMOS管的栅极连接第二反相器的输出端，所述第二反相器的输入端与所述与非门逻辑器的第二输入端连接形成限流状态信号节点。
所述感应MOS管的规格尺寸是所述功率MOS管的规格尺寸的1/M，M为大于1的正整数。
所述过渡MOS管的规格尺寸是所述功率MOS管的规格尺寸的1/N，N为大于1的正整数。
设电荷泵电流源的电流值为Icp，利用限流状态信号跳变产生脉冲延时信号，tD为一个脉冲的时间宽度或延时区间，促使选择导通MOS管在限流电路模块限定输出电流IOUT的启动阶段导通，这样导致过渡MOS管的电流与功率MOS管的电流成比例，即tD时的输出电流IOUT＝N*ICP，N＝功率MOS管的规格尺寸/过渡MOS管的规格尺寸，N为大于1的正整数。
本发明的技术效果如下：本发明防止限流电路过度调整的装置与传统的限流保护方案相比，增加了防止过度调整的功能，以防止芯片进入限流(过流)状态时发生IOUT为零的情况。本发明能够更好地保护上游电源或者满足特殊应用要求，改进后的限流电路在负载开关芯片进入限流(过流)状态后(输出电流Iout有个明显的尖峰，脉宽几十纳秒至十几微秒)会被钳制在固定电流值，而不会出现过度调整导致输出电流Iout为零的情况，具体参考图3(改进后的a情况和b情况)。
本发明的特点为，1.提出一个防止过度调整以致输出电流短时间为零的电路，并给出计算公式：为防止过度调整，电荷泵由电流源ICP(电荷泵电流源的电流值)供电，同时此电流值ICP决定tD时的输出电流IOUT＝N*ICP，其中N是M1(功率MOS管)与M3(过渡MOS管)的规格尺寸之比；2.M3(过渡MOS管)与M4(选择导通MOS管)的串联顺序，以图2为例，因PMOS(M4)更耐压，所以在导通瞬间保护M3(过渡MOS管，NMOS)以防被电荷泵输出电压VG(栅压)损坏。
附图说明
图1是现有技术中带限流保护的芯片电路示意图。
图2是实施本发明防止限流电路过度调整的装置示意图，其中功率MOS管M1和感应MOS管M2均为NMOS管。
图3是现有技术装置与本发明装置在限流状态时的输出电流Iout～t时间曲线对比示意图。
图4是图2中M4在导通阶段时的限流调整等效电路示意图。
图5是实施本发明防止限流电路过度调整的装置示意图，其中功率MOS管M11和感应MOS管M21均为PMOS管。
图6是图5中M4在导通阶段时的限流调整等效电路示意图。
图7是限流电路模块示意图。
图8是上升沿触发的脉冲延时电路模块示意图。
附图标记列示如下：1-电荷泵；2-电荷泵电流源；3-脉冲延时信号；4-边沿触发脉冲延时电路模块；5-限流电路模块；6-基准电流产生电路；7-接地端；8-电荷泵电流源；9-可设置电流源；10-限流状态信号下降沿；11-限流状态信号上升沿；12-第二反相器；13-第三电阻；14-电容；15-第一反相器；16-与非门逻辑器；M1-功率NMOS管；M2-感应NMOS管；M3-第三NMOS管；M4-第四PMOS管；M5-第五NMOS管，M6-第六NMOS管，M7-第七PMOS管，M8-第八PMOS管，M9-第九NMOS管，M10-第十NMOS管，M11-功率PMOS管，M21-感应PMOS管，M101-第十一NMOS管，M31-第十二PMOS管，VIN-电压输入端或输入电压，VOUT-电压输出端或输出电压，R1-第一电阻，R2-第二电阻，VG-栅压；Vsns-感应电压；I1-基准电流值，A1-第一比较器，Icp-电荷泵电流源的电流值，Iout-输出电流或功率MOS管输出电流值，Iset-设置电流值，t-时间，tD-一个脉冲的时间宽度或延时区间，CL-限流状态信号。
具体实施方式
下面结合附图(图2-图8)对本发明进行说明。
图2是实施本发明防止限流电路过度调整的装置示意图，其中功率MOS管M1和感应MOS管M2均为NMOS管。图3是现有技术装置与本发明装置在限流状态时的输出电流Iout～t时间曲线对比示意图。图4是图3中M4在导通阶段时的限流调整等效电路示意图。图5是实施本发明防止限流电路过度调整的装置示意图，其中功率MOS管M11和感应MOS管M21均为PMOS管。图6是图5中M4在导通阶段时的限流调整等效电路示意图。图7是限流电路模块示意图。图8是上升沿触发的脉冲延时电路模块示意图。如图2至图8所示，防止限流电路过度调整的装置，包括由功率MOS管M1(或M11)结合感应MOS管M2(或M21)的双MOS管结构，所述功率MOS管的栅极和感应MOS管的栅极互连，所述功率MOS管的输出电流端连接电压输出端VOUT，所述功率MOS管的源漏电流输入端(NMOS的漏极或者PMOS的源极)和所述感应MOS管的源漏电流输入端(NMOS的漏极或者PMOS的源极)均连接电压输入端VIN，所述感应MOS管的源漏电流输出端(NMOS的源极或者PMOS的漏极)连接限流电路模块5，所述功率MOS管的源漏电流输出端(NMOS的源极或者PMOS的漏极)直接连接电压输出端VOUT，所述限流电路模块5分别连接电压输出端VOUT、栅压节点和边沿触发脉冲延时电路模块，所述边沿触发脉冲延时电路模块通过选择导通MOS管连接栅压节点VG，所述选择导通MOS管(例如，第四PMOS管M4)通过过渡MOS管(例如第三NMOS管M3或者第十二PMOS管M31)连接电压输出端VOUT(当过渡MOS管为NMOS管时)或电压输入端VIN(当过渡MOS管为PMOS管时)，所述限流电路模块5发送限流状态信号CL给所述边沿触发脉冲延时电路模块4，所述边沿触发脉冲延时电路模块4发送脉冲延时信号3给所述选择导通MOS管(例如第四PMOS管M4)，所述选择导通MOS管在所述脉冲延时信号的延时区间(tD)导通以钳制栅压VG使栅压VG大于零，从而避免出现输出电流Iout为零的过度调整。
所述功率MOS管为功率NMOS管M1，所述感应MOS管为感应NMOS管M2，所述选择导通MOS管为选择导通PMOS管M4，所述过渡MOS管为过渡NMOS管M3，所述功率NMOS管M1的漏极和所述感应NMOS管M2的漏极均直接连接所述电压输入端VIN，所述感应NMOS管M2的源极连接所述限流电路模块5，所述功率NMOS管M1的源极直接连接电压输出端VOUT，所述选择导通PMOS管M4的栅极连接所述边沿触发脉冲延时电路模块4，所述选择导通PMOS管M4的源极连接所述栅压节点VG，所述栅压节点VG依次通过电荷泵1以及电荷泵电流源2连接所述电压输入端VIN，电荷泵1被提供的电流值为Icp，所述选择导通PMOS管M4的漏极分别连接所述过渡NMOS管M3的漏极和栅极，所述过渡NMOS管M3的源极连接所述电压输出端VOUT。或者，所述功率MOS管为功率PMOS管M11，所述感应MOS管为感应PMOS管M21，所述选择导通MOS管为选择导通PMOS管M4，所述过渡MOS管为过渡PMOS管即第十二PMOS管M31，所述功率PMOS管M11的源极和所述感应PMOS管M21的源极均直接连接所述电压输入端VIN，所述感应PMOS管M21的漏极连接所述限流电路模块5，所述功率PMOS管M11的漏极直接连接电压输出端VOUT，所述选择导通PMOS管M4的栅极连接所述边沿触发脉冲延时电路模块4，所述选择导通PMOS管M4的漏极连接所述栅压节点VG，所述栅压节点通过电荷泵电流源8连接接地端7，所述选择导通PMOS管M4的源极分别连接所述过渡PMOS管M31的漏极和栅极，所述过渡PMOS管M31的源极连接所述电压输入端VIN。
所述功率MOS管为功率NMOS管，所述感应MOS管为感应NMOS管，所述选择导通MOS管为选择导通NMOS管，所述过渡MOS管为过渡NMOS管，所述功率NMOS管的漏极和所述感应NMOS管的漏极均直接连接所述电压输入端，所述感应NMOS管的源极连接所述限流电路模块，所述功率NMOS管的源极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NMOS管的栅极。或者，所述功率MOS管为功率PMOS管，所述感应MOS管为感应PMOS管，所述选择导通MOS管为选择导通NMOS管，所述过渡MOS管为过渡PMOS管，所述功率PMOS管的源极和所述感应PMOS管的源极均直接连接所述电压输入端，所述感应PMOS管的漏极连接所述限流电路模块，所述功率PMOS管的漏极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NMOS管的栅极。
如图7所示，所述限流电路模块5包括第一比较器A1，所述第一比较器A1的正向端(+)连接电压输出端VOUT，所述第一比较器A1的负向端(-)与其输出端互连形成感应电压Vsns节点，所述感应电压Vsns节点分别连接第五NMOS管M5的漏极和栅极，所述第五NMOS管M5的栅极与第六NMOS管M6的栅极互连，所述第五NMOS管M5的源极和所述第六NMOS管M6的源极均连接接地端7，所述第六NMOS管M6的漏极分为两路，其中一路通过可设置电流源9连接电压输入端VIN，另一路连接第七PMOS管M7的漏极，所述第七PMOS管M7的栅极与其漏极互连并连接第八PMOS管M8的栅极，所述第七PMOS管M7的源极和所述第八PMOS管M8的源极均连接所述电压输入端VIN，所述第八PMOS管M8的漏极连接第九NMOS管M9的漏极，所述第九NMOS管M9的漏极与其栅极互连，所述第九NMOS管M9的栅极与第十NMOS管M10的栅极互连，所述第十NMOS管M10的漏极形成栅压节点VG，所述第九NMOS管M9的源极和所述第十NMOS管M10的源极均接地。
如图8所示，所述边沿触发脉冲延时电路模块4包括与非门逻辑器16，所述与非门逻辑器16的输出端输出脉冲延时信号3，所述与非门逻辑器16的第一输入端连接第一反相器15的输出端，所述第一反相器15的输入端分为两路，其中一路连接第十一NMOS管M101的漏极，另一路通过电容14接地，所述第十一NMOS管M101的漏极通过电阻13连接电压输入端VIN，所述第十一NMOS管M101的源极接地，所述第十一NMOS管M101的栅极连接第二反相器12的输出端，所述第二反相器12的输入端与所述与非门逻辑器16的第二输入端连接形成限流状态信号CL节点。
所述感应MOS管的规格尺寸是所述功率MOS管的规格尺寸的1/M，M为大于1的正整数。所述过渡MOS管的规格尺寸是所述功率MOS管的规格尺寸的1/N，N为大于1的正整数。设电荷泵电流源的电流值为Icp，利用限流状态信号跳变产生脉冲延时信号，tD为一个脉冲的时间宽度或延时区间，促使选择导通MOS管在限流电路模块限定输出电流IOUT的启动阶段导通，这样导致过渡MOS管的电流与功率MOS管的电流成比例，即tD时的输出电流IOUT＝N*ICP，N＝功率MOS管的规格尺寸/过渡MOS管的规格尺寸，N为大于1的正整数。
本发明以图2为例具体介绍如下：1.该电路嵌于芯片中，用于监测芯片输出电流(IOUT)。2.VIN端口接电源，VOUT端口接负载，IOUT为输出电流，VG为M2和M1的栅压，VSNS为M2的漏端电压。3.M1为大尺寸功率NMOS管，M2为感应NMOS管，其尺寸为M1的1/M；4.Icp为电流源的电流值，在图2中给电荷泵模块提供电流。5.M3为NMOS，其尺寸为M1的1/N。6.M4为PMOS，在脉冲延时tD有效时导通，其它时刻不导通。7.限流电路模块将使VSNS＝VOUT，以保持流过M1与M2的电流成比例。8.当IOUT超过设定值后，限流电路模块会将IOUT保持在设定值(恒流)，并改变CL信号电平。9.边沿触发脉冲延时模块监测CL信号的电平，当CL由低电平升为高电平(上升沿)后，此模块会产生一个脉冲时间宽度为tD的脉冲延时信号，而CL由高电平降为低电平(下降沿)后，此模块输出保持不变(低电平)，注意：此模块是由上升沿触发还是下降沿触发要看如何定义CL信号，比如IOUT没有超过设定值(芯片输出没有过流)，此时限流电路模块输出信号CL为低电平，而IOUT超过设定值(芯片输出过流)，CL信号变为高电平，则边沿触发脉冲延时模块为CL上升沿触发，反之为CL下降沿触发。10.工作过程简介如下：
当输出电流Iout由零逐渐变大时，限流电路模块保持Vsns＝Vout，使M1与M2的电流成比例。当IOUT超过设定值后，限流电路模块输出信号CL跳变(由高变低或由低变高)，并开始改变VG电压以保证芯片输出电流(IOUT)不超过设定值，此时M1和M2还有限流电路模块形成一个负反馈环路。在改变VG电压以限定IOUT的负反馈环路启动阶段，限流电路模块可能会过度调整使VG瞬间变低(VG-VOUT<NMOS的阈值电压)，进而使得IOUT降为零。为防止过度调整导致输出电流IOUT降为零的情况出现，本发明设定电荷泵的电源为电流源ICP，并利用CL信号跳变产生脉冲延时信号tD，促使M4在限流电路模块限定IOUT的启动阶段导通，这样导致M3与M1电流成比例，如图4所示，此时IOUT＝N*ICP，同时钳制VG，不让其低于NMOS阈值电压，其中N为M1与M3的尺寸之比。待延时tD过后，M4处于不导通状态，VG电压由负反馈环路决定。如此便实现防止限流电路过度调整的功能，使得输出电流值在芯片过流的初始阶段不会变为零。
如图5所示，功率MOS和感应MOS若为PMOS，也可实现相同功能。工作原理简述如下：当芯片正常工作时，限流电路和边沿触发脉冲延时模块使M4不导通，电流源ICP将M1和M2栅压VG下拉到零，当芯片输出电流过流后，限流电路和边沿触发脉冲延时模块产生的低电平脉冲(tD)将使M4导通。等效电路如图6所示，在tD时间内IOUT＝N*ICP，同时钳制VG，使输出电流IOUT不为零，实现防止过度调整的功能，其中N为M1与M3的尺寸之比。
另外，图2和图5中的M4换成NMOS，同时边沿触发脉冲延时模块输出接反相器电路，也可以实现类似功能。
在图2中提到的限流电路，在实际应用中有很多实现方法。为更好理解本发明的应用环境，以图7举例。在图2中提到的边沿触发脉冲延时模块，在实际应用中有很多实现方法，图8为其中一种上升沿触发脉冲延时模块，即芯片正常工作时CL信号为低电平，而当芯片过流时CL信号变为高电平，此时边沿触发脉冲延时模块产生低电平脉冲，促使图2中M4导通。
在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。

Claims (10)

1.防止限流电路过度调整的装置，其特征在于，包括由功率MOS管结合感应MOS管的双MOS管结构，所述功率MOS管的栅极和感应MOS管的栅极互连，所述功率MOS管的输出电流端连接电压输出端，所述功率MOS管的漏极或源极电流输入端和所述感应MOS管的漏极或源极电流输入端均连接电压输入端，所述感应MOS管的源极或漏极电流输出端连接限流电路模块，所述功率MOS管的源极或漏极电流输出端直接连接电压输出端，所述限流电路模块分别连接电压输出端、栅压节点和边沿触发脉冲延时电路模块，所述边沿触发脉冲延时电路模块通过选择导通MOS管连接栅压节点，所述选择导通MOS管通过过渡MOS管连接电压输出端或电压输入端，所述限流电路模块发送限流状态信号给所述边沿触发脉冲延时电路模块，所述边沿触发脉冲延时电路模块发送脉冲延时信号给所述选择导通MOS管，所述选择导通MOS管在所述脉冲延时信号的延时区间导通以钳制栅压使栅压大于零，从而避免出现输出电流为零的过度调整。
2.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率MOS管为功率NMOS管，所述感应MOS管为感应NMOS管，所述选择导通MOS管为选择导通PMOS管，所述过渡MOS管为过渡NMOS管，所述功率NMOS管的漏极和所述感应NMOS管的漏极均直接连接所述电压输入端，所述感应NMOS管的源极连接所述限流电路模块，所述功率NMOS管的源极直接连接电压输出端，所述选择导通PMOS管的栅极连接所述边沿触发脉冲延时电路模块，所述选择导通PMOS管的源极连接所述栅压节点，所述栅压节点依次通过电荷泵以及电荷泵电流源连接所述电压输入端，所述选择导通PMOS管的漏极分别连接所述过渡NMOS管的漏极和栅极，所述过渡NMOS管的源极连接所述电压输出端。
3.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率MOS管为功率NMOS管，所述感应MOS管为感应NMOS管，所述选择导通MOS管为选择导通NMOS管，所述过渡MOS管为过渡NMOS管，所述功率NMOS管的漏极和所述感应NMOS管的漏极均直接连接所述电压输入端，所述感应NMOS管的源极连接所述限流电路模块，所述功率NMOS管的源极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NMOS管的栅极。
4.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率MOS管为功率PMOS管，所述感应MOS管为感应PMOS管，所述选择导通MOS管为选择导通PMOS管，所述过渡MOS管为过渡PMOS管，所述功率PMOS管的源极和所述感应PMOS管的源极均直接连接所述电压输入端，所述感应PMOS管的漏极连接所述限流电路模块，所述功率PMOS管的漏极直接连接电压输出端，所述选择导通PMOS管的栅极连接所述边沿触发脉冲延时电路模块，所述选择导通PMOS管的漏极连接所述栅压节点，所述栅压节点通过电荷泵电流源连接接地端，所述选择导通PMOS管的源极分别连接所述过渡PMOS管的漏极和栅极，所述过渡PMOS管的源极连接所述电压输入端。
5.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述功率MOS管为功率PMOS管，所述感应MOS管为感应PMOS管，所述选择导通MOS管为选择导通NMOS管，所述过渡MOS管为过渡PMOS管，所述功率PMOS管的源极和所述感应PMOS管的源极均直接连接所述电压输入端，所述感应PMOS管的漏极连接所述限流电路模块，所述功率PMOS管的漏极直接连接电压输出端，所述边沿触发脉冲延时电路模块通过反相器连接所述选择导通NMOS管的栅极。
6.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述限流电路模块包括第一比较器，所述第一比较器的正向端连接电压输出端，所述第一比较器的负向端与其输出端互连形成感应电压节点，所述感应电压节点分别连接第五NMOS管的漏极和栅极，所述第五NMOS管的栅极与第六NMOS管的栅极互连，所述第五NMOS管的源极和所述第六NMOS管的源极均连接接地端，所述第六NMOS管的漏极分为两路，其中一路通过可设置电流源连接电压输入端，另一路连接第七PMOS管的漏极，所述第七PMOS管的栅极与其漏极互连并连接第八PMOS管的栅极，所述第七PMOS管的源极和所述第八PMOS管的源极均连接所述电压输入端，所述第八PMOS管的漏极连接第九NMOS管的漏极，所述第九NMOS管的漏极与其栅极互连，所述第九NMOS管的栅极与第十NMOS管的栅极互连，所述第十NMOS管的漏极形成栅压节点，所述第九NMOS管的源极和所述第十NMOS管的源极均接地。
7.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述边沿触发脉冲延时电路模块包括与非门逻辑器，所述与非门逻辑器的输出端输出脉冲延时信号，所述非门逻辑器的第一输入端连接第一反相器的输出端，所述第一反相器的输入端分为两路，其中一路连接第十一NMOS管的漏极，另一路通过电容接地，所述第十一NMOS管的漏极通过电阻连接电压输入端，所述第十一NMOS管的源极接地，所述第十一NMOS管的栅极连接第二反相器的输出端，所述第二反相器的输入端与所述与非门逻辑器的第二输入端连接形成限流状态信号节点。
8.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述感应MOS管的规格尺寸是所述功率MOS管的规格尺寸的1/M，M为大于1的正整数。
9.根据权利要求1所述的防止限流电路过度调整的装置，其特征在于，所述过渡MOS管的规格尺寸是所述功率MOS管的规格尺寸的1/N，N为大于1的正整数。
10.根据权利要求2和4之一所述的防止限流电路过度调整的装置，其特征在于，设电荷泵电流源的电流值为Icp，利用限流状态信号跳变产生脉冲延时信号，tD为一个脉冲的时间宽度或延时区间，促使选择导通MOS管在限流电路模块限定输出电流IOUT的启动阶段导通，这样导致过渡MOS管的电流与功率MOS管的电流成比例，即tD时的输出电流IOUT＝N*ICP，N＝功率MOS管的规格尺寸/过渡MOS管的规格尺寸，N为大于1的正整数。
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