JPH01126812A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路で構成する演算増幅（オペレ
ーショナルアンプ）回路に関し、特にその出力段をドラ
イブするドライブ回路に関するものである。

［従来の技術］ 第４図は従来のこの種の回路の一例を示す接続図で、図
においてＱｌ、Ｃ６，Ｃ７，ＱＩＯ，Ｃ３０はそれぞれ
ｎｐｎトランジスタ、Ｃ２，Ｃ５はそれぞれｐｎｐトラ
ンジスタ、Ｒ１，Ｒ２，Ｒ６、ＲＩＯはそれぞれ抵抗、
ＣＩ、Ｃ２はそれぞれキャパシタである。またＶＣＣは
正電源端子、ＶＥＥは負電源端子である。

ｎｐｎトランジスタＱｌ、ｐｎｐトランジスタＱ２をＶ
ＣＣとＶＥＥとの間にコンプリメンタリ回路を構成する
ように接続した出力段をＣ３０でドライブする。入力は
ＱＩＯによってレベルシフトされてＣ３０のベースに加
えられる。ｐｎｐトランジスタＱ５は定電流回路を構成
する。Ｃ１゜Ｃ２は位相補正のために設けられている。

無信号時Ｑｌ、Ｑ２に流れる電流の設定は、Ｑｌ、Ｃ２
，Ｃ６，Ｃ７の逆方向飽和電流比又はＲ１、Ｒ２の値及
びＲ６の値によって決定することが出来る。Ｃ３０のコ
レクタ電流が減少すると、その減少分だけＱｌのベース
電流が増加し、＼ｌＣＣから出力へ流れる電流が増加す
る。Ｃ３０のコレクタ電流が増加するとＣ２のエミッタ
からそのベースを経てＣ３０に流れ込む電流が増加し、
出力からＣ２を経てＶＥＲに流れる電流が増加する。

ところで、ｐｎｐトランジスタはサブストレー）　（ｓ
ｕｂｓｔｒａｔｅ）トランジスタの場合でもその電流増
幅率が低いため、出力からＣ２を経てＶＥＥへ電流が流
れるモードの時Ｑ３０の回路の電圧利得が増大し、大き
な電圧利得、位相回転、帰還結合のため動作が不安定に
なる。

第５図は従来の回路の他の例を示す接続図で、第４図と
同一符号は同一または相当部分を示しＣ３、Ｃ４，Ｃ８
はそれぞれｎｐｎトランジスタ、Ｒ３，Ｒ４，Ｒ１１，
Ｒ１２はそれぞれ抵抗、Ｃ１１はキャパシタである。Ｃ
１１−Ｒｌ２の回路は位相補正のための回路である。第
５図の回路の第４図の回路と異なる主な点はＱｌをドラ
イブするためのＣ３と、Ｃ２をドライブするためのＣ４
とを別々に設けた点である。ｎｐｎトランジスタＱ８は
Ｑｌ、Ｃ６のベース電流補償のために設けられる。第５
図の回路では出力からＣ２を経てＶＥＥに電流が流れる
モードの場合も不安定になることはない。但し、第５図
の回路ではＲ６に相当する抵抗がないため、無信号時Ｑ
ｌ、Ｑ２に流れる電流をＲ６によって設定することはで
きないという問題がある。

また第４図、第５図のＣ６，Ｃ７は互いに対応するトラ
ンジスタではあるが、第５図の場合はこれらトランジス
タのエミッタの面積を第４図の場合に比し約３倍にする
ことが必要であり、更に第４図、第５図の抵抗Ｒ１，Ｒ
２は互いに対応する抵抗であるが、第５図の場合は第４
図の場合に比し約２倍になる。このことはＩＣでの小チ
ツプ化が困難となることを意味する。

［発明が解決しようとする問題点コ 以上のように、第４図に示す従来の回路では動作が不安
定になるおそれがあり、第５図に示す従来の回路では出
力アイドリング電流（無信号時の出力電流）の設定が困
難であるという問題があった。この発明は従来のものに
おける上述の問題点を解決するためになされたもので、
安定に動作しかつ出力アイドリング電流の設定が容易な
演算増幅回路を得ることを目的とする。

［問題点を解決するための手段］ この発明では第５図に示す従来の回路のＣ６に抵抗Ｒ６
を直列に接続して、第４図のＣ７に相当する位置にＣ７
と同様なＱ９を設け、Ｃ６，Ｃ７゜Ｑ９．Ｒ６によって
アイドリンク電流バイアス回路を構成しアイドリング電
流の設定を容易にした。

［実施例コ 以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示す接続図で、第１図におい
て第４図、第５図と同一符号は同一または相当部分を示
し、ｎｐｎトランジスタＱ９は第４図のＣ７と同様なト
ランジスタであり、第１図のＣ７は第５図のＣ７に相当
するトランジスタであるが、第１図のＣ７はそのコレク
タが直接ＶＥＲに接続されている点が第５図の場合と異
なる。Ｑ９とＣ７とのベースを互いに接続すること６一 によってＱＢ、Ｑ４のコレクタ電圧を互いに一定にして
いる。

Ｑ６．Ｑ９．Ｑ７．Ｒ６で出力アイドリング電流バイア
ス回路を構成するが、出力電流能力２０ｍＡ程度であれ
ば、トランジスタＱ６．Ｑ９．Ｑ７のエミッタ面積は４
００８ｍ２程度で充分であり、又Ｑ６．Ｑ９．Ｒ６は同
一ポケット化することが出来るので、小チツプ化が容易
になる。Ｑｌの電流増幅率が大きければＱ３．Ｑ４は定
電流動作となり動作は安定化する。

通常、標準のｎｐｎバイポーラプロセスで半導体装置を
製造すると、ｐｎｐトランジスタの性能はｎｐｎトラン
ジスタの性能に比して劣ることになる。従って、第１図
に示す回路における動作のように、Ｑ２に電流が流れる
ときにＱ３．Ｑ４の電流を一定にすることは、動作の安
定化に有効である。

第２図、第３図はこの発明を応用した演算増幅器の接続
図で、第２図において第１図と同一符号は同一部分を示
し、ＱＩＯＩ、Ｑ１０２．ＱＩＯ３はそれぞれｐｎｐト
ランジスタ、Ｑ１０４．Ｑ１０５はそれぞれｎｐｎトラ
ンジスタ、Ｒ１０３゜Ｒ１０４，Ｒ１０５はそれぞれ抵
抗、ＣｌＯ４はバイパスキャパシタである。

ＩＮ十は非反転信号入力端子、ＩＮ−は反転信号入力端
子である。ＱＩＯＩ、Ｑ１０２で構成される差動増幅回
路で増幅された信号はＱｌｏＢ。

Ｑｌ　０４によりシングルエンデツドの信号になり、Ｑ
ＩＯのベースに加えられる。Ｑ１０以後の動作は第１図
について説明した通りである。第３図はＱ５．Ｑ１０３
のバイアスを発生する回路の部分を示すが、この回路は
従来と変わらないので説明を省略する。

［発明の効果］ 以上のようにこの発明によれば、出力電流流入時の動作
が安定となり、出力アイドリング電流の設定が容易であ
り、かつ出力ｐｎｐトランジスタの弱点をカバーし、小
チップで高速演算増幅回路を構成することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す接続図、第２図、第
３図はこの発明を応用した演算増幅器の接続図、第４図
は従来の回路の一例を示す接続図、第５図は従来の回路
の他の例を示す接続図。 Ｑｌ、Ｑ３．Ｑ４．Ｑ６．Ｑ７．Ｑ９．ＱＩＯ・・・そ
れぞれｎｐｎトランジスタ、Ｑ２．Ｑ５・・・それぞれ
ｐｎｐトランジスタ、Ｒ１，Ｒ，２゜Ｒ３，Ｒ４，Ｒ６
・・・それぞれ抵抗。 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　正電源端子ＶＣＣと負電源端子ＶＥＥとの間にｎｐｎ
   トランジスタＱ１とｐｎｐトランジスタＱ２とをコンプ
   リメンタリに接続して構成する出力回路、 エミッタが抵抗Ｒ３を経てＶＥＥに接続され、そのベー
   スに信号電圧が加えられるｎｐｎトランジスタＱ３、 エミッタが抵抗Ｒ４を経てＶＥＥに接続され、そのベー
   スがＱ３のベースに接続されるｎｐｎトランジスタＱ４
   、 ベースが定電流にバイアスされエミッタがＶＣＣに接続
   され定電流回路として動作するｐｎｐトランジスタＱ５
   、 コレクタがＱ５のコレクタに接続され、エミッタが抵抗
   Ｒ６を経てＱ３のコレクタに接続されるｎｐｎトランジ
   スタＱ６、 Ｑ５のコレクタとＱ６のコレクタとの接続点をＱ１のベ
   ースに接続して構成する第１のドライブ回路、 Ｑ５のコレクタにそのコレクタが、Ｑ３のコレクタにそ
   のエミッタが、Ｑ６のエミッタにそのベースがそれぞれ
   接続されるｎｐｎトランジスタＱ９、 Ｑ９のコレクタとＱ６のベースとを接続するベース電流
   回路、 コレクタがＶＣＣに接続され、エミッタがＱ４のコレク
   タに接続され、ベースがＱ９のベースに接続されるｎｐ
   ｎトランジスタＱ７、 Ｑ４のコレクタをＱ２のベースに接続して構成する第２
   のドライブ回路、 を備えたことを特徴とする半導体集積回路。