WO2021024708A1 - 発振制御回路 - Google Patents

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恭英 高▲瀬▼
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株式会社村田製作所
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    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
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    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
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    • H03F—AMPLIFIERS
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    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor

Definitions

  • the present invention relates to an oscillation control circuit in which an oscillation signal biased by a bias voltage is applied to the gate or base of a transistor and an oscillation output is taken out from a source or an emitter.
  • the oscillation signal output from the oscillator is output via the push-pull buffer.
  • the push-pull buffer is composed of a combination of a source follower circuit using an NMOS transistor M100 and a source grounding circuit using an NMOS transistor M101.
  • a bias voltage VG1 that controls the maximum voltage VH of the signal output from the output terminal is applied to the gate of the NMOS transistor M100 in the source follower circuit from the bias circuit.
  • a bias voltage VG2 that controls the minimum voltage VL of the signal output from the output terminal is applied to the gate of the NMOS transistor M101 in the source ground circuit from the bias circuit.
  • the gate bias voltage of the NMOS transistor M100 constituting the source follower circuit is generated by the bias circuit shown in FIG. 4 or FIG. 5 of the same document.
  • the voltage VREG output by the internal power supply regulator is divided by a resistor to generate a bias voltage VG1.
  • the voltage VREG or the power supply voltage Vcc is divided by the resistor to generate the bias voltage VG1, but the current source and the threshold value variation are compensated in series with the voltage dividing resistor.
  • the transistor M800 is connected.
  • the fluctuation due to the temperature characteristic of the gate threshold voltage Vt in the NMOS transistor M100 constituting the source follower circuit is compensated by the fluctuation due to the temperature characteristic of the threshold variation compensation transistor M800.
  • the bias voltage VG1 is the sum of the voltage due to the resistance voltage division and the threshold voltage of the threshold variation compensation transistor M800.
  • the bias circuit when the bias circuit is configured by connecting the current source and the threshold variation compensation transistor M800 in series with the voltage dividing resistor as shown in FIG. 5 of the same document, the NMOS transistor is used.
  • the output amplitude of the maximum voltage VH of the signal output from the output terminal does not fluctuate due to the fluctuation of the gate threshold voltage Vt due to the temperature change of the M100, but the current flowing through the current source is the bias voltage due to the resistance voltage division. It affects both the voltage of VG1 and the threshold voltage of the threshold variation compensation transistor M800. Therefore, when the bias circuit is configured as shown in FIG. 5 of the same document, the voltage of the bias voltage VG1 and the threshold voltage of the threshold variation compensation transistor M800 cannot be designed independently. It was.
  • An oscillator circuit that generates an oscillation signal and The first transistor, where the oscillation signal is applied to the gate or base and the oscillation output is taken out from the source or emitter,
  • a threshold voltage compensation circuit consisting of a first current source and a second current source connected to the source or emitter of the second transistor, and an amplitude setting voltage for setting the amplitude of the oscillation output are generated.
  • the oscillation control circuit is configured by including an output amplitude setting voltage generation circuit that is applied to the source or emitter of the second transistor and a bias circuit that applies a bias voltage to the oscillation signal.
  • the fluctuation of the threshold voltage of the first transistor from which the oscillation output is taken out due to the variation in the manufacturing process or the temperature change is caused by the first current source and the second current source. It is compensated by similar fluctuations in the threshold voltage of the second transistor of the same type as the first transistor.
  • the amplitude setting voltage for setting the maximum value of the oscillation output amplitude is generated by an output amplitude setting voltage generation circuit provided separately from the threshold voltage compensation circuit, and is given to the source or emitter of the second transistor. It is added to the gate-source voltage or base-emitter voltage of the second transistor.
  • the current of the first current source is derived from the source or emitter of the second transistor to which the amplitude setting voltage is given. It is possible to reduce the influence on the amplitude setting voltage generated by the output amplitude setting voltage generation circuit by flowing into the second current source without distributing the voltage to the output amplitude setting voltage generation circuit side.
  • the threshold voltage compensation circuit is performed by compensating the threshold voltage of the first transistor by the threshold voltage compensation circuit and by applying the amplitude setting voltage to the source or emitter of the second transistor generated by the output amplitude setting voltage generation circuit.
  • the maximum value of the oscillation output amplitude can be set independently, which increases the degree of freedom in design and enables optimum setting for each.
  • an oscillation control circuit that accurately has a desired maximum value of oscillation output amplitude and can obtain an oscillation output in which fluctuations due to manufacturing process variations and temperature changes are suppressed to the maximum. can do.
  • FIG. 1 is a circuit diagram of an oscillation control circuit 1A according to the first embodiment of the present invention.
  • the oscillation control circuit 1A includes an oscillation circuit 2, a bias circuit 3, and a push-pull buffer 4.
  • the push-pull buffer 4 is composed of a combination of a source follower circuit by the first transistor T1 which is an N-type MOSFET and a source ground circuit by a third transistor T3 which is an N-type MOSFET.
  • the source of the first transistor T1 in the source follower circuit is connected to the output terminal out of the oscillation control circuit 1A.
  • a bias voltage VG1 that sets the maximum voltage VH of the oscillation output signal V output from the output terminal out is applied to the gate of the first transistor T1 from the bias circuit 3.
  • a bias voltage VG2 that sets the minimum voltage VL of the oscillation output signal V output from the output terminal out is applied to the gate of the third transistor T3 in the grounded-source circuit from a bias circuit (not shown).
  • the frequency of the oscillation output signal V is set by the frequency of the oscillation signal generated by the oscillation circuit 2.
  • the oscillation signal output from the oscillation circuit 2 is given to the gate of the first transistor T1 via the capacitor C for removing the DC component.
  • the bias circuit 3 applies a bias voltage VG1 to the gate of the first transistor T1 via the resistor R1. As a result, the oscillation signal biased by the bias voltage VG1 is applied to the gate of the first transistor T1, and the oscillation output signal V is taken out from the source of the first transistor T1.
  • the bias circuit 3 is composed of a threshold voltage compensation circuit 3a1 and an output amplitude setting voltage generation circuit 3b1.
  • the threshold voltage compensation circuit 3a1 is composed of a second transistor T2, a first current source I1, and a second current source I2.
  • the second transistor T2 is formed of an N-type MOSFET of the same type as the first transistor T1, and the drain gate is short-circuited and diode-connected.
  • a constant current i output by the first current source I1 and the second current source I2 is passed between the drain and source of the second transistor T2.
  • the first current source I1 is connected to the drain of the second transistor T2, and the second current source I2 is connected to the source of the second transistor T2.
  • the gate-source voltage VGS2 of the second transistor T2 is the threshold voltage Vth2 of the second transistor T2, which correlates with the threshold voltage Vth1 of the first transistor T1, and the first current source I1 and the first current source I1. It is set by the current value of the constant current i output by the current source I2 of 2, and is applied to the gate of the first transistor T1 via the resistor R1.
  • the output amplitude setting voltage generation circuit 3b1 generates an amplitude setting voltage VREG for setting the amplitude of the oscillation output signal V appearing at the output terminal out, and gives it to the source of the second transistor T2. Therefore, a bias voltage VG1 to which the gate-source voltage VGS2 of the second transistor T2 and the amplitude setting voltage VREG output by the output amplitude setting voltage generation circuit 3b1 are added is applied to the gate of the first transistor T1. .. At this time, the average value VG1ave of the bias voltage VG1 is expressed by the following equation (1).
  • VG1ave VREG + VGS2 ... (1)
  • the oscillation control circuit 1A of this embodiment there is a variation in the manufacturing process of the gate threshold voltage Vth1 which occupies most of the gate-source voltage VGS1 in the first transistor T1 from which the oscillation output signal V is taken out.
  • the fluctuation due to temperature change is caused by the gate threshold voltage Vth2 of the second transistor T2 of the same type as the first transistor T1 in which the constant current i is passed by the first current source I1 and the second current source I2. Compensated by similar fluctuations.
  • the gate threshold voltage Vth2 of the second transistor T2 of the same type as the first transistor T1 also becomes the second. It increases by the same amount as the increase of the gate threshold voltage Vth1 in the transistor T1 of 1. Further, when the gate threshold voltage Vth1 in the first transistor T1 decreases due to the variation in the manufacturing process or the temperature change, the gate threshold voltage Vth2 of the second transistor T2 of the same type as the first transistor T1 also becomes the second. It decreases by the same amount as the decrease of the gate threshold voltage Vth1 in the transistor T1 of 1. Therefore, as can be understood from the above equation (3), the fluctuation of the gate threshold voltage Vth1 in the first transistor T1 is offset by the fluctuation of the gate threshold voltage Vth2 of the second transistor T2. To.
  • the amplitude setting voltage VREG that sets the maximum value of the amplitude of the oscillation output signal V is generated by the output amplitude setting voltage generation circuit 3b1 provided separately from the threshold voltage compensation circuit 3a1 and is the source of the second transistor T2. Is given to the gate-source voltage VGS2. At this time, by making the current i of the first current source I1 substantially equal to the current i of the second current source I2, the current i of the first current source I1 is given the amplitude set voltage VREG. To reduce the influence on the amplitude setting voltage VREG generated by the output amplitude setting voltage generation circuit 3b1 by flowing into the second current source I2 without flowing from the source of the transistor T2 to the side of the output amplitude setting voltage generation circuit 3b1. Can be done.
  • the voltage value of the amplitude setting voltage VREG generated by the output amplitude setting voltage generation circuit 3b1 and applied to the gate-source voltage VGS2 for the purpose of setting the output amplitude can be designed independently, and the degree of freedom in design. Will increase and each will be set to the optimum value.
  • the oscillation output signal has the maximum value VH of the desired oscillation output amplitude accurately, and the fluctuation due to the variation of the manufacturing process and the temperature change is suppressed to the maximum.
  • An oscillation control circuit 1A in which V can be obtained can be provided.
  • FIG. 2 is a circuit diagram of the oscillation control circuit 1B according to the second embodiment.
  • the oscillation control circuit 1B includes a constant voltage circuit 5 that outputs a constant voltage VREG, and a constant current circuit 6 provided between the constant voltage circuit 5 and the ground potential that is a reference potential, and the bias circuit 3 sets a threshold value. It differs from the oscillation control circuit 1A according to the first embodiment in that it is composed of the voltage compensation circuit 3a2 and the output amplitude setting voltage generation circuit 3b2. Other configurations are the same as those of the oscillation control circuit 1A according to the first embodiment.
  • the constant current circuit 6 is configured by connecting a plurality of transistors T4, T5, and T6 in series, in which the drain gate is short-circuited and diode-connected.
  • Each transistor T4, T5, T6 is formed of an N-type MOSFET of the same type as the first transistor T1, and each transistor T4, T5, T6 is constant by a constant voltage VREG applied from the constant voltage circuit 5.
  • the current Iref flows.
  • the first current source I1 in the threshold voltage compensation circuit 3a2 is composed of a transistor T7 formed of a P-type MOSFET
  • the second current source I2 is composed of a transistor T8 formed of an N-type MOSFET.
  • These transistors T7 and T8 are generated in the constant current circuit 6 by a current mirror circuit including one transistor T4 out of a plurality of transistors T4, T5, and T6 constituting the constant current circuit 6.
  • a current Iref having the same current value as the current value of the current Iref is passed.
  • the current mirror circuit is configured by including one transistor T4 among the plurality of transistors T4, T5 and T6 will be described, but the current mirror circuit includes the plurality of transistors T4, T5 and T5. It may be composed of one or more transistors T of T6.
  • the transistor T4 constituting the constant current circuit 6 and the transistor T8 constituting the second current source I2 form a current mirror circuit, and the gate is commonly connected to the transistor T8 to which the same gate voltage as the transistor T4 is applied.
  • the same current Iref as the current Iref flowing through the transistor T4 flows through the transistor.
  • the same gate voltage as that of the transistor T4 is applied to the transistor T9 in which the gate is commonly connected to form the current mirror circuit together with the transistor T4, and the same current Iref as the current Iref flowing through the transistor T4 flows.
  • This current Iref also flows to the transistor T10 formed from the P-type MOSFET connected in series with the transistor T9, and the same gate voltage as the gate voltage of the transistor T10 is applied to the transistor T7 constituting the first current source I1. Will be done. Therefore, the same current Iref flows through the transistor T7 that constitutes the first current source I1 connected in series with the transistor T8.
  • the current values output by the first current source I1 and the second current source I2 are controlled based on the constant current Iref generated in the constant current circuit 6, and are between the gate and source of the second transistor T2.
  • the voltage VGS2 is set based on the constant current Iref generated in the constant current circuit 6.
  • the output amplitude setting voltage generation circuit 3b2 is composed of a plurality of voltage dividing resistors R2, R3, R4, and R5 connected in series, and the constant voltage VREG output by the constant voltage circuit 5 is combined with a plurality of voltage dividing resistors R2, R3.
  • the resistance is divided by R4 and R5 to generate the amplitude setting voltages VREG1 to VREG4 that set the amplitude of the oscillation output signal V.
  • the output amplitude setting voltage generation circuit 3b2 includes a plurality of switches S1, S2, S3, S4 for switching the voltage dividing ratio of the resistance divided by the plurality of voltage dividing resistors R2, R3, R4, R5, and each switch S1.
  • the voltage value of the amplitude setting voltage VREGn generated by the amplitude setting voltage generation circuit 3b2 and applied to the gate-source voltage VGS2 can be designed independently, increasing the degree of freedom in design and setting each to the optimum value. Will be done. Therefore, even with the oscillation control circuit 1B of the second embodiment, the oscillation output has the maximum value VH of the desired oscillation output amplitude accurately, and the fluctuation due to the variation of the manufacturing process and the temperature change is suppressed to the maximum. The signal V is obtained.
  • the current values output by the first current source I1 and the second current source I2 are based on the constant current Iref generated in the constant current circuit 6. Be controlled.
  • the constant current circuit 6 is composed of a plurality of transistors T4, T5, and T6 having the same type as that of the first transistor T1, and these plurality of transistors T4, T5, and T6 have variations in the manufacturing process of the first transistor T1.
  • the manufacturing process varies, and the temperature characteristics fluctuate in the same manner as the fluctuations in the temperature characteristics of the first transistor T1. Therefore, by unifying the types of elements used, fluctuations in the characteristics of the oscillation control circuit 1B due to variations in the manufacturing process and temperature changes can be minimized.
  • the constant voltage circuit 5 which is a voltage source for generating the constant current Iref in the constant current circuit 6 is used without adding another voltage source. It is possible to generate an amplitude setting voltage VREGn that sets the amplitude of the oscillation output signal V. Therefore, it is possible to prevent the oscillation control circuit 1B from becoming large.
  • FIG. 3 is a circuit diagram of the oscillation control circuit 1C according to the third embodiment.
  • the oscillation control circuit 1C is different only in that the configuration of the output amplitude setting voltage generation circuit 3b3 constituting the bias circuit 3 is different from the configuration of the output amplitude setting voltage generation circuit 3b2 in the oscillation control circuit 1B according to the second embodiment. This is different from the oscillation control circuit 1B according to the second embodiment.
  • Other configurations are the same as those of the oscillation control circuit 1B according to the second embodiment.
  • the output amplitude setting voltage generation circuit 3b3 is composed of a series circuit of the third current source I3 and the resistor R, and the current i output by the third current source I3 flows through the resistor R to generate the oscillation output signal V. Generates an amplitude setting voltage that sets the amplitude.
  • the resistor R is configured by connecting a plurality of resistors R6, R7, R8, R9 in series, and the output amplitude setting voltage generation circuit 3b3 is parallel to each of the plurality of resistors R6, R7, R8, R9.
  • a plurality of switches S5, S6, S7, S8 connected to the switch S5, S6, S7, S8, and a control circuit 7 for selecting opening / closing of each switch S5, S6, S7, S8 are provided.
  • the figure shows a state in which the switch S8 is closed and the switches S5, S6, and S7 are opened by the selective control of the control circuit 7.
  • an amplitude setting voltage generated by the current i flowing through the resistors R6, R7, and R8 is applied to the source of the second transistor T2.
  • the voltage value of the amplitude setting voltage generated by the amplitude setting voltage generation circuit 3b3 and applied to the gate-source voltage VGS2 can be designed independently, and the degree of freedom in design is increased and each is set to the optimum value. Become so. Therefore, even with the oscillation control circuit 1C according to the third embodiment, the oscillation output has the maximum value VH of the desired oscillation output amplitude accurately, and the fluctuation due to the variation of the manufacturing process and the temperature change is suppressed to the maximum. The signal V is obtained.
  • FIG. 4 is a circuit diagram of the oscillation control circuit 1C1 according to the first modification of the oscillation control circuit 1C according to the third embodiment.
  • the oscillation control circuit 1C1 is based on the third embodiment only in that the configuration of the output amplitude setting voltage generation circuit 3b31 is different from the configuration of the output amplitude setting voltage generation circuit 3b3 in the oscillation control circuit 1C according to the third embodiment. It is different from the oscillation control circuit 1C.
  • Other configurations are the same as those of the oscillation control circuit 1C according to the third embodiment.
  • the third current source I3 is configured by connecting a plurality of series circuits of the transistors T11, T12, T13, T14 and the switches S9, S10, S11, S12, which are the current sources, in parallel.
  • a control circuit 7 for selecting the opening / closing of each of the switches S9, S10, S11, and S12 is provided.
  • the resistor R is composed of one resistor R10. The figure shows a state in which switches S9, S10, and S11 are closed and S12 is opened by selective control of the control circuit 7.
  • the combined current i generated by the transistors T11, T12, and T13 flows through the resistor R10, and the amplitude setting voltage generated by the combined current i flowing through the resistor R10 at the source of the second transistor T2. Is applied.
  • the value and the voltage value of the amplitude setting voltage generated by the output amplitude setting voltage generation circuit 3b31 and applied to the gate-source voltage VGS2 can be designed independently, and the oscillation control circuit according to the third embodiment can be designed independently. The same action and effect as 1C is produced.
  • the output amplitude setting voltage generation circuit 3b31 is composed of a resistance R smaller than that of the oscillation control circuit 1C according to the third embodiment, and the oscillation control circuit 1C1 is miniaturized. can do.
  • FIG. 5 is a circuit diagram of the oscillation control circuit 1C2 according to the second modification of the oscillation control circuit 1C according to the third embodiment.
  • the oscillation control circuit 1C2 is based on the third embodiment only in that the configuration of the output amplitude setting voltage generation circuit 3b32 is different from the configuration of the output amplitude setting voltage generation circuit 3b3 in the oscillation control circuit 1C according to the third embodiment. It is different from the oscillation control circuit 1C.
  • Other configurations are the same as those of the oscillation control circuit 1C according to the third embodiment.
  • the third current source I3 is composed of a transistor T15 which is a current source formed of a P-type MOSFET and a variable voltage source 8 which applies a voltage to the gate of the transistor T15.
  • a control circuit 7 for varying the output voltage of the variable voltage source 8 is provided.
  • the resistor R is composed of one resistor R10. The voltage output from the variable voltage source 8 is changed by the control circuit 7, and the gate voltage of the transistor T15 is adjusted to set the current i flowing through the resistor R10.
  • the source of the second transistor T2 is a current. The amplitude setting voltage generated by the flow of i through the resistor R10 is applied.
  • the value and the voltage value of the amplitude setting voltage generated by the output amplitude setting voltage generation circuit 3b32 and applied to the gate-source voltage VGS2 can be designed independently, and the oscillation control circuit according to the third embodiment can be designed independently. The same action and effect as 1C is produced.
  • the output amplitude setting voltage generation circuit 3b32 is configured with a resistance R smaller than that of the oscillation control circuit 1C according to the third embodiment, and the oscillation control circuit 1C2 is miniaturized. be able to.
  • each transistor T1 to T15 has been described as N-type MOSFETs or P-type MOSFETs, but the present invention is not limited thereto.
  • Each transistor T1 to T15 may be a bipolar transistor.
  • the gate, drain and source of the FET correspond to the base, collector and emitter of the bipolar transistor
  • the source follower circuit by the first transistor T1 in the push-pull buffer 4 is the emitter follower circuit and the source grounded by the third transistor T3.
  • the circuit is configured as a grounded emitter circuit.
  • the oscillation output signal has a waveform close to a sine wave, the harmonic component contained in the oscillation output signal is suppressed, harmonic noise is reduced, and the maximum value of the oscillation output signal is reduced.

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Abstract

所望の発振出力振幅の最大値を正確に持ち、しかも、製造プロセスのバラツキや温度変化による変動が最大限に抑制された発振出力が得られる発振制御回路を提供する。発振制御回路１Ａは、発振回路２と、バイアス回路３と、出力端子ｏｕｔにソースが接続されている第１のトランジスタＴ１によるソースフォロワ回路および第３のトランジスタＴ３によるソース接地回路で構成されるプッシュプルバッファ４とを備える。第１のトランジスタＴ１のゲートには、発振出力信号Ｖの最大電圧ＶＨを設定するバイアス電圧ＶＧ１がバイアス回路３から印加される。バイアス回路３は、第２のトランジスタＴ２、第１の電流源Ｉ１、および第２の電流源Ｉ２から構成されるしきい値電圧補償回路３a1と、発振出力信号Ｖの振幅を設定する振幅設定電圧ＶREGを生成して、第２のトランジスタＴ２のソースに与える出力振幅設定電圧生成回路３b1とから構成される。

Description

発振制御回路
　本発明は、バイアス電圧によってバイアスされた発振信号がトランジスタのゲートまたはベースに印加されてソースまたはエミッタから発振出力が取り出される発振制御回路に関するものである。
　従来、この種の発振制御回路としては、例えば、特許文献１に開示された発振制御装置におけるものがある。この発振制御装置における発振制御回路では、発振器から出力される発振信号がプッシュプルバッファを介して出力される。プッシュプルバッファは、同文献の図１に示されるように、ＮＭＯＳトランジスタＭ１００によるソースフォロワ回路と、ＮＭＯＳトランジスタＭ１０１によるソース接地回路との組み合わせで構成されている。ソースフォロワ回路におけるＮＭＯＳトランジスタＭ１００のゲートには、出力端子から出力される信号の最大電圧ＶＨを制御するバイアス電圧ＶＧ１がバイアス回路から印加される。ソース接地回路におけるＮＭＯＳトランジスタＭ１０１のゲートには、出力端子から出力される信号の最小電圧ＶＬを制御するバイアス電圧ＶＧ２がバイアス回路から印加される。
　ソースフォロワ回路を構成するＮＭＯＳトランジスタＭ１００のゲートバイアス電圧は、同文献の図４または図５に示されるバイアス回路によって生成される。同文献の図４に示されるバイアス回路では、内部電源レギュレータの出力する電圧ＶＲＥＧが抵抗によって分圧されて、バイアス電圧ＶＧ１が生成される。
　また、同文献の図５に示されるバイアス回路でも、電圧ＶＲＥＧまたは電源電圧Ｖｃｃが抵抗によって分圧されてバイアス電圧ＶＧ１が生成されるが、分圧抵抗に直列に電流源およびしきい値バラツキ補償トランジスタＭ８００が接続される。ソースフォロワ回路を構成するＮＭＯＳトランジスタＭ１００におけるゲートしきい値電圧Ｖｔの温度特性による変動は、しきい値バラツキ補償トランジスタＭ８００の温度特性による変動によって補償される。この場合、バイアス電圧ＶＧ１は、抵抗分圧による電圧と、しきい値バラツキ補償トランジスタＭ８００のしきい値電圧との和になる。
特開２００９－１１１７２２号公報
　しかしながら、上記従来の発振制御回路では、バイアス回路が同文献の図４に示されるように電圧ＶＲＥＧの抵抗分圧回路によって構成される場合、ソースフォロワ回路を構成するＮＭＯＳトランジスタＭ１００の製造プロセスのバラツキや、温度変化によるそのゲートしきい値電圧Ｖｔの変動が、出力端子から出力される信号の最大電圧ＶＨの出力振幅に変動を及ぼしてしまう。
　また、上記従来の発振制御回路では、バイアス回路が同文献の図５に示されるように分圧抵抗に直列に電流源およびしきい値バラツキ補償トランジスタＭ８００が接続されて構成される場合、ＮＭＯＳトランジスタＭ１００の温度変化によるゲートしきい値電圧Ｖｔの変動によって出力端子から出力される信号の最大電圧ＶＨの出力振幅に変動を及ぼすことは無いが、電流源の流す電流が、抵抗分圧によるバイアス電圧ＶＧ１の電圧と、しきい値バラツキ補償トランジスタＭ８００のしきい値電圧との両方に影響を与える。したがって、バイアス回路が同文献の図５に示されるように構成される場合、バイアス電圧ＶＧ１の電圧と、しきい値バラツキ補償トランジスタＭ８００のしきい値電圧とをそれぞれ独立に設計することができなかった。このため、バイアス回路が同文献の図５に示されるような構成の従来の発振制御回路の設計においては、発振出力振幅の最大値の設定に重点をおく設計か、発振出力の変動の抑制に重点をおく設計かを、余儀なく選択しなければならない。
　本発明はこのような課題を解決するためになされたもので、
発振信号を発生する発振回路と、
発振信号がゲートまたはベースに印加されてソースまたはエミッタから発振出力が取り出される第１のトランジスタと、
第１のトランジスタの型と同じ型でダイオード接続された、ゲートまたはベースの電圧が第１のトランジスタのゲートまたはベースに印加される第２のトランジスタ、第２のトランジスタのドレインまたはコレクタに接続された第１の電流源、および、第２のトランジスタのソースまたはエミッタに接続された第２の電流源から構成されるしきい値電圧補償回路と、発振出力の振幅を設定する振幅設定電圧を生成して第２のトランジスタのソースまたはエミッタに与える出力振幅設定電圧生成回路とから構成され、発振信号にバイアス電圧を与えるバイアス回路と
を備えて、発振制御回路を構成した。
　本構成によれば、発振出力が取り出される第１のトランジスタのしきい値電圧の、製造プロセスのバラツキや温度変化による変動は、第１の電流源および第２の電流源によって電流が流される、第１のトランジスタと同じ型の第２のトランジスタのしきい値電圧の同様な変動によって補償される。
　また、発振出力振幅の最大値を設定する振幅設定電圧は、しきい値電圧補償回路と別に設けられた出力振幅設定電圧生成回路で生成され、第２のトランジスタのソースまたはエミッタに与えられて、第２のトランジスタのゲート・ソース間電圧またはベース・エミッタ間電圧に加算される。この際、第１の電流源の電流と第２の電流源の電流とを略等しくすることで、第１の電流源の電流は、振幅設定電圧が与えられる第２のトランジスタのソースまたはエミッタから出力振幅設定電圧生成回路側へ分流することなく第２の電流源に流れ込み、出力振幅設定電圧生成回路が生成する振幅設定電圧に及ぼす影響を軽減することができる。
　したがって、しきい値電圧補償回路による第１のトランジスタのしきい値電圧の補償、および、出力振幅設定電圧生成回路によって生成して第２のトランジスタのソースまたはエミッタに振幅設定電圧を与えることで行う発振出力振幅の最大値の設定は、それぞれ独立に設計することが可能となり、設計の自由度が高まってそれぞれ最適に行えるようになる。
　このため、本発明によれば、所望の発振出力振幅の最大値を正確に持ち、しかも、製造プロセスのバラツキや温度変化による変動が最大限に抑制された発振出力が得られる発振制御回路を提供することができる。
本発明の第１の実施形態による発振制御回路の回路図である。 本発明の第２の実施形態による発振制御回路の回路図である。 本発明の第３の実施形態による発振制御回路の回路図である。 第３の実施形態の第１変形例による発振制御回路の回路図である。 第３の実施形態の第２変形例による発振制御回路の回路図である。
　次に、本発明の発振制御回路を実施するための形態について、説明する。なお、以下の説明において、同一または相当する構成要素には各図で同一の符号を付し、重複する説明は省略する。
　図１は、本発明の第１の実施形態による発振制御回路１Ａの回路図である。
　発振制御回路１Ａは、発振回路２と、バイアス回路３と、プッシュプルバッファ４とを備える。
　プッシュプルバッファ４は、Ｎ型ＭＯＳＦＥＴである第１のトランジスタＴ１によるソースフォロワ回路と、Ｎ型ＭＯＳＦＥＴである第３のトランジスタＴ３によるソース接地回路との組み合わせで構成されている。ソースフォロワ回路における第１のトランジスタＴ１は、発振制御回路１Ａの出力端子ｏｕｔにソースが接続されている。第１のトランジスタＴ１のゲートには、出力端子ｏｕｔから出力される発振出力信号Ｖの最大電圧ＶＨを設定するバイアス電圧ＶＧ１がバイアス回路３から印加される。ソース接地回路における第３のトランジスタＴ３のゲートには、出力端子ｏｕｔから出力される発振出力信号Ｖの最小電圧ＶＬを設定するバイアス電圧ＶＧ２が図示しないバイアス回路から印加される。
　発振出力信号Ｖの周波数は、発振回路２が発生する発振信号の周波数によって設定される。発振回路２から出力される発振信号は、直流成分除去用のコンデンサＣを介して第１のトランジスタＴ１のゲートに与えられる。バイアス回路３は、抵抗Ｒ１を介して第１のトランジスタＴ１のゲートにバイアス電圧ＶＧ１を与える。これにより、バイアス電圧ＶＧ１によってバイアスされた発振信号が第１のトランジスタＴ１のゲートに印加されて、第１のトランジスタＴ１のソースから発振出力信号Ｖが取り出される。
　本実施形態では、バイアス回路３は、しきい値電圧補償回路３a1と出力振幅設定電圧生成回路３b1とから構成される。しきい値電圧補償回路３a1は、第２のトランジスタＴ２と、第１の電流源Ｉ１と、第２の電流源Ｉ２から構成される。第２のトランジスタＴ２は、第１のトランジスタＴ１と同じ型のＮ型ＭＯＳＦＥＴから形成され、ドレイン・ゲート間が短絡されてダイオード接続されている。第２のトランジスタＴ２のドレイン・ソース間には、第１の電流源Ｉ１および第２の電流源Ｉ２が出力する定電流ｉが流される。第１の電流源Ｉ１は第２のトランジスタＴ２のドレインに接続され、第２の電流源Ｉ２は第２のトランジスタＴ２のソースに接続されている。第２のトランジスタＴ２のゲート・ソース間電圧ＶＧＳ２は、第１のトランジスタＴ１のしきい値電圧Ｖth1と相関のある第２のトランジスタＴ２のしきい値電圧Ｖth2と、第１の電流源Ｉ１および第２の電流源Ｉ２が出力する定電流ｉの電流値によって設定され、抵抗Ｒ１を介して第１のトランジスタＴ１のゲートに印加される。
　出力振幅設定電圧生成回路３b1は、出力端子ｏｕｔに現れる発振出力信号Ｖの振幅を設定する振幅設定電圧ＶREGを生成して、第２のトランジスタＴ２のソースに与える。したがって、第１のトランジスタＴ１のゲートには、第２のトランジスタＴ２のゲート・ソース間電圧ＶＧＳ２と出力振幅設定電圧生成回路３b1の出力する振幅設定電圧ＶREGとが加わったバイアス電圧ＶＧ１が印加される。このとき、バイアス電圧ＶＧ１の平均値ＶＧ１aveは、次の（１）式に表される。
ＶＧ１ave＝ＶREG＋ＶＧＳ２　…（１）
　また、出力端子ｏｕｔから出力される発振出力信号Ｖの最大値ＶＨは、第１のトランジスタＴ１のゲート・ソース間電圧をＶＧＳ１とすると、次の（２）式に表される。
ＶＨ＝ＶＧ１ave－ＶＧＳ１　…（２）
　（２）式に（１）式を代入すると、発振出力信号Ｖの最大値ＶＨは次の（３）式に表わされる。
ＶＨ＝ＶＧ１ave－ＶＧＳ１＝ＶREG＋ＶＧＳ２－ＶＧＳ１　…（３）
　このような本実施形態の発振制御回路１Ａによれば、発振出力信号Ｖが取り出される第１のトランジスタＴ１においてゲート・ソース間電圧ＶＧＳ１の大半を占めるゲートしきい値電圧Ｖth1の、製造プロセスのバラツキや温度変化による変動は、第１の電流源Ｉ１および第２の電流源Ｉ２によって定電流ｉが流される、第１のトランジスタＴ１と同じ型の第２のトランジスタＴ２のゲートしきい値電圧Ｖth2の同様な変動によって補償される。
　すなわち、製造プロセスのバラツキや温度変化によって第１のトランジスタＴ１におけるゲートしきい値電圧Ｖth1が増加すると、第１のトランジスタＴ１と同じ型の第２のトランジスタＴ２のゲートしきい値電圧Ｖth2も、第１のトランジスタＴ１におけるゲートしきい値電圧Ｖth1の増加分と同じ分だけ増加する。また、製造プロセスのバラツキや温度変化によって第１のトランジスタＴ１におけるゲートしきい値電圧Ｖth1が減少すると、第１のトランジスタＴ１と同じ型の第２のトランジスタＴ２のゲートしきい値電圧Ｖth2も、第１のトランジスタＴ１におけるゲートしきい値電圧Ｖth1の減少分と同じ分だけ減少する。したがって、上記の（３）式から理解されるように、第１のトランジスタＴ１におけるゲートしきい値電圧Ｖth1の変動分は、第２のトランジスタＴ２のゲートしきい値電圧Ｖth2の変動分によって相殺される。
　また、発振出力信号Ｖの振幅の最大値を設定する振幅設定電圧ＶREGは、しきい値電圧補償回路３a1と別に設けられた出力振幅設定電圧生成回路３b1で生成され、第２のトランジスタＴ２のソースに与えられてそのゲート・ソース間電圧ＶＧＳ２に加えられる。この際、第１の電流源Ｉ１の電流ｉと第２の電流源Ｉ２の電流ｉとを略等しくすることで、第１の電流源Ｉ１の電流ｉは、振幅設定電圧ＶREGが与えられる第２のトランジスタＴ２のソースから出力振幅設定電圧生成回路３b1の側へ分流することなく第２の電流源Ｉ２に流れ込み、出力振幅設定電圧生成回路３b1が生成する振幅設定電圧ＶREGに及ぼす影響を軽減することができる。
　したがって、第１のトランジスタＴ１のしきい値電圧Ｖth1の補償を目的としてしきい値電圧補償回路３a1によって第２のトランジスタＴ２に電流ｉを流して設定するゲート・ソース間電圧ＶＧＳ２の電圧値、および、出力振幅の設定を目的として出力振幅設定電圧生成回路３b1によって生成してゲート・ソース間電圧ＶＧＳ２に加える振幅設定電圧ＶREGの電圧値は、それぞれ独立に設計することが可能となり、設計の自由度が高まってそれぞれ最適な値に設定されるようになる。
　このため、本実施形態の発振制御回路１Ａによれば、所望の発振出力振幅の最大値ＶＨを正確に持ち、しかも、製造プロセスのバラツキや温度変化による変動が最大限に抑制された発振出力信号Ｖが得られる発振制御回路１Ａを提供することができる。
　次に、本発明の第２の実施形態による発振制御回路について説明する。
　図２は、第２の実施形態による発振制御回路１Ｂの回路図である。発振制御回路１Ｂは、一定電圧ＶREGを出力する定電圧回路５と、定電圧回路５および基準電位である接地電位間に設けられた定電流回路６とを備え、バイアス回路３が、しきい値電圧補償回路３a2と出力振幅設定電圧生成回路３b2とから構成される点が、第１の実施形態による発振制御回路１Ａと相違する。その他の構成は第１の実施形態による発振制御回路１Ａと同様である。
　定電流回路６は、ドレイン・ゲート間が短絡されてダイオード接続された複数のトランジスタＴ４，Ｔ５，Ｔ６が直列に接続されて構成されている。各トランジスタＴ４，Ｔ５，Ｔ６は第１のトランジスタＴ１の型と同じ型のＮ型ＭＯＳＦＥＴから形成され、各トランジスタＴ４，Ｔ５，Ｔ６には、定電圧回路５から印加される一定電圧ＶREGによって一定の電流Ｉrefが流れる。
　また、しきい値電圧補償回路３a2における第１の電流源Ｉ１はＰ型ＭＯＳＦＥＴから形成されるトランジスタＴ７、第２の電流源Ｉ２はＮ型ＭＯＳＦＥＴから形成されるトランジスタＴ８から構成される。これらトランジスタＴ７およびＴ８には、定電流回路６を構成する複数のトランジスタＴ４，Ｔ５，Ｔ６のうちの１つのトランジスタＴ４を含んで構成されるカレントミラー回路によって、定電流回路６に生成される定電流Ｉrefの電流値と同じ電流値の電流Ｉrefが流される。なお、以下の説明では、複数のトランジスタＴ４，Ｔ５，Ｔ６のうちの１つのトランジスタＴ４を含んでカレントミラー回路が構成される場合について説明するが、カレントミラー回路は、複数のトランジスタＴ４，Ｔ５，Ｔ６のうちの１つ以上のトランジスタＴから構成されてもよい。
　すなわち、定電流回路６を構成するトランジスタＴ４と第２の電流源Ｉ２を構成するトランジスタＴ８とはカレントミラー回路を構成し、ゲートが共通接続されてトランジスタＴ４と同じゲート電圧が印加されるトランジスタＴ８には、トランジスタＴ４に流れる電流Ｉrefと同じ電流Ｉrefが流れる。
　また、ゲートが共通接続されてトランジスタＴ４と共にカレントミラー回路を構成するトランジスタＴ９にも、トランジスタＴ４と同じゲート電圧が印加されて、トランジスタＴ４に流れる電流Ｉrefと同じ電流Ｉrefが流れる。この電流ＩrefはトランジスタＴ９に直列に接続されたＰ型ＭＯＳＦＥＴから形成されるトランジスタＴ１０にも流れ、第１の電流源Ｉ１を構成するトランジスタＴ７には、トランジスタＴ１０のゲート電圧と同じゲート電圧が印加される。したがって、トランジスタＴ８に直列に接続された第１の電流源Ｉ１を構成するトランジスタＴ７にも同じ電流Ｉrefが流れる。このため、第１の電流源Ｉ１および第２の電流源Ｉ２が出力する電流値は、定電流回路６に生成される定電流Ｉrefに基づいて制御され、第２のトランジスタＴ２のゲート・ソース間電圧ＶＧＳ２は、定電流回路６に生成される定電流Ｉrefに基づいて設定される。
　出力振幅設定電圧生成回路３b2は、直列に接続された複数の分圧抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５によって構成され、定電圧回路５の出力する定電圧ＶREGを複数の分圧抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５によって抵抗分圧して、発振出力信号Ｖの振幅を設定する振幅設定電圧ＶREG１～ＶREG４を生成する。本実施形態では、出力振幅設定電圧生成回路３b2は、複数の分圧抵抗Ｒ２，Ｒ３，Ｒ４，Ｒ５による抵抗分圧の分圧比を切り替える複数のスイッチＳ１，Ｓ２，Ｓ３，Ｓ４と、各スイッチＳ１，Ｓ２，Ｓ３，Ｓ４の開閉を選択する制御回路７とを備える。制御回路７の選択制御によってｎ番目のスイッチＳｎが閉じられ、他のスイッチＳが開かれている状態では、第２のトランジスタＴ２のソースには、振幅設定電圧ＶREGｎが印加される。
　このような第２の実施形態による発振制御回路１Ｂにおいても、しきい値電圧補償回路３a2によって第２のトランジスタＴ２に電流Ｉrefを流して設定するゲート・ソース間電圧ＶＧＳ２の電圧値、および、出力振幅設定電圧生成回路３b2によって生成してゲート・ソース間電圧ＶＧＳ２に加える振幅設定電圧ＶREGｎの電圧値は、それぞれ独立に設計することが可能となり、設計の自由度が高まってそれぞれ最適な値に設定されるようになる。このため、第２の実施形態の発振制御回路１Ｂによっても、所望の発振出力振幅の最大値ＶＨを正確に持ち、しかも、製造プロセスのバラツキや温度変化による変動が最大限に抑制された発振出力信号Ｖが得られる。
　また、第２の実施形態による発振制御回路１Ｂによれば、第１の電流源Ｉ１および第２の電流源Ｉ２が出力する電流値は、定電流回路６に生成される定電流Ｉrefに基づいて制御される。定電流回路６は、第１のトランジスタＴ１の型と同じ型の複数のトランジスタＴ４，Ｔ５，Ｔ６から構成され、これら複数のトランジスタＴ４，Ｔ５，Ｔ６は、第１のトランジスタＴ１の製造プロセスのバラツキと同様に製造プロセスがばらつき、また、第１のトランジスタＴ１の温度特性の変動と同様に温度特性が変動する。このため、使用する素子の種類が統一されることで、製造プロセスのバラツキや温度変化による発振制御回路１Ｂの特性の変動は最小化される。
　また、第２の実施形態による発振制御回路１Ｂによれば、定電流回路６に定電流Ｉrefを生成させる電圧源である定電圧回路５を用いて、新たに別の電圧源を増やすこと無く、発振出力信号Ｖの振幅を設定する振幅設定電圧ＶREGｎを生成することができる。このため、発振制御回路１Ｂが大型化するのを防ぐことができる。
　次に、本発明の第３の実施形態による発振制御回路について説明する。
　図３は、第３の実施形態による発振制御回路１Ｃの回路図である。発振制御回路１Ｃは、バイアス回路３を構成する出力振幅設定電圧生成回路３b3の構成が、第２の実施形態による発振制御回路１Ｂにおける出力振幅設定電圧生成回路３b2の構成と相違する点だけが、第２の実施形態による発振制御回路１Ｂと相違する。その他の構成は第２の実施形態による発振制御回路１Ｂと同様である。
　出力振幅設定電圧生成回路３b3は、第３の電流源Ｉ３と抵抗Ｒとの直列回路によって構成され、第３の電流源Ｉ３の出力する電流ｉが抵抗Ｒに流れることで、発振出力信号Ｖの振幅を設定する振幅設定電圧を生成する。本実施形態では、抵抗Ｒは複数の抵抗Ｒ６，Ｒ７，Ｒ８，Ｒ９が直列に接続されて構成され、出力振幅設定電圧生成回路３b3は、複数の抵抗Ｒ６，Ｒ７，Ｒ８，Ｒ９のそれぞれに並列に接続された複数のスイッチＳ５，Ｓ６，Ｓ７，Ｓ８と、各スイッチＳ５，Ｓ６，Ｓ７，Ｓ８の開閉を選択する制御回路７とを備える。同図には、制御回路７の選択制御によってスイッチＳ８が閉じられ、スイッチＳ５，Ｓ６，Ｓ７が開かれている状態が示されている。制御回路７のこの開閉制御により、第２のトランジスタＴ２のソースには、抵抗Ｒ６，Ｒ７，Ｒ８に電流ｉが流れることで生じる振幅設定電圧が印加される。
　このような第３の実施形態による発振制御回路１Ｃにおいても、しきい値電圧補償回路３a2によって第２のトランジスタＴ２に電流Ｉrefを流して設定するゲート・ソース間電圧ＶＧＳ２の電圧値、および、出力振幅設定電圧生成回路３b3によって生成してゲート・ソース間電圧ＶＧＳ２に加える振幅設定電圧の電圧値は、それぞれ独立に設計することが可能となり、設計の自由度が高まってそれぞれ最適な値に設定されるようになる。このため、第３の実施形態による発振制御回路１Ｃによっても、所望の発振出力振幅の最大値ＶＨを正確に持ち、しかも、製造プロセスのバラツキや温度変化による変動が最大限に抑制された発振出力信号Ｖが得られる。
　図４は、第３の実施形態による発振制御回路１Ｃの第１変形例による発振制御回路１C1の回路図である。発振制御回路１C1は、出力振幅設定電圧生成回路３b31の構成が、第３の実施形態による発振制御回路１Ｃにおける出力振幅設定電圧生成回路３b3の構成と相違する点だけが、第３の実施形態による発振制御回路１Ｃと相違する。その他の構成は第３の実施形態による発振制御回路１Ｃと同様である。
　出力振幅設定電圧生成回路３b31は、第３の電流源Ｉ３が、電流源であるトランジスタＴ１１，Ｔ１２，Ｔ１３，Ｔ１４とスイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２との直列回路が複数並列に接続されて構成され、各スイッチＳ９，Ｓ１０，Ｓ１１，Ｓ１２の開閉を選択する制御回路７を備える。また、抵抗Ｒが１つの抵抗Ｒ１０から構成される。同図には、制御回路７の選択制御によってスイッチＳ９，Ｓ１０，Ｓ１１が閉じられ、Ｓ１２が開かれている状態が示されている。制御回路７のこの開閉制御により、トランジスタＴ１１，Ｔ１２，Ｔ１３によって生じる合成電流ｉが抵抗Ｒ１０に流れ、第２のトランジスタＴ２のソースには、合成電流ｉが抵抗Ｒ１０に流れることで生じる振幅設定電圧が印加される。
　このような第３の実施形態の第１変形例による発振制御回路１C1においても、しきい値電圧補償回路３a2によって第２のトランジスタＴ２に電流Ｉrefを流して設定するゲート・ソース間電圧ＶＧＳ２の電圧値、および、出力振幅設定電圧生成回路３b31によって生成してゲート・ソース間電圧ＶＧＳ２に加える振幅設定電圧の電圧値は、それぞれ独立に設計することが可能となり、第３の実施形態による発振制御回路１Ｃと同様な作用効果が奏される。
　また、この第１変形例による発振制御回路１C1によれば、出力振幅設定電圧生成回路３b31が第３の実施形態による発振制御回路１Ｃよりも少ない抵抗Ｒで構成され、発振制御回路１C1を小型化することができる。
　図５は、第３の実施形態による発振制御回路１Ｃの第２変形例による発振制御回路１C2の回路図である。発振制御回路１C2は、出力振幅設定電圧生成回路３b32の構成が、第３の実施形態による発振制御回路１Ｃにおける出力振幅設定電圧生成回路３b3の構成と相違する点だけが、第３の実施形態による発振制御回路１Ｃと相違する。その他の構成は第３の実施形態による発振制御回路１Ｃと同様である。
　出力振幅設定電圧生成回路３b32は、第３の電流源Ｉ３が、Ｐ型ＭＯＳＦＥＴから形成される電流源であるトランジスタＴ１５と、トランジスタＴ１５のゲートに電圧を印加する可変電圧源８とから構成され、可変電圧源８の出力する電圧を可変させる制御回路７を備える。また、抵抗Ｒが１つの抵抗Ｒ１０から構成される。制御回路７によって可変電圧源８の出力する電圧が可変させられ、トランジスタＴ１５のゲート電圧が調整されることで、抵抗Ｒ１０に流れる電流ｉが設定され、第２のトランジスタＴ２のソースには、電流ｉが抵抗Ｒ１０に流れることで生じる振幅設定電圧が印加される。
　このような第３の実施形態の第２変形例による発振制御回路１C2においても、しきい値電圧補償回路３a2によって第２のトランジスタＴ２に電流Ｉrefを流して設定するゲート・ソース間電圧ＶＧＳ２の電圧値、および、出力振幅設定電圧生成回路３b32によって生成してゲート・ソース間電圧ＶＧＳ２に加える振幅設定電圧の電圧値は、それぞれ独立に設計することが可能となり、第３の実施形態による発振制御回路１Ｃと同様な作用効果が奏される。
　また、この第２変形例による発振制御回路１C2によっても、出力振幅設定電圧生成回路３b32が第３の実施形態による発振制御回路１Ｃよりも少ない抵抗Ｒで構成され、発振制御回路１C2を小型化することができる。
　なお、上記の各実施形態および各変形例では、各トランジスタＴ１～Ｔ１５をＮ型ＭＯＳＦＥＴまたはＰ型ＭＯＳＦＥＴとして説明したが、本発明はこれに限定されるものではない。各トランジスタＴ１～Ｔ１５はバイポーラトランジスタであってもよい。この場合、ＦＥＴのゲート、ドレインおよびソースはバイポーラトランジスタのベース、コレクタおよびエミッタに相当し、プッシュプルバッファ４における第１のトランジスタＴ１によるソースフォロワ回路はエミッタフォロワ回路、第３のトランジスタＴ３によるソース接地回路はエミッタ接地回路として構成される。
　本発明による発振制御回路は、発振出力信号がサイン（ｓｉｎ）波に近い波形となり、発振出力信号に含まれる高調波成分が抑制されて高調波雑音が低減されると共に、発振出力信号の最大値を所望の低電圧に正確に設定できるため、低い電源電圧で動作する通信回路に利用されると好適である。
　１Ａ、１Ｂ、１Ｃ、１C1、１C2…発振制御回路
　２…発振回路
　３…バイアス回路
　３a1、３a2…しきい値電圧補償回路
　３b1、３b2、３b3、３b31、３b32…出力振幅設定電圧生成回路
　４…プッシュプルバッファ
　５…定電圧回路
　６…定電流回路
　７…制御回路
　８…可変電圧源
　Ｔ１～Ｔ１５…トランジスタ（Ｔ１…第１のトランジスタ、Ｔ２…第２のトランジスタ）
　Ｉ１～Ｉ３…電流源
　Ｒ１～Ｒ１０…抵抗
　Ｓ１～Ｓ１２…スイッチ
　ｏｕｔ…出力端子

Claims (9)

  1. 　発振信号を発生する発振回路と、
    　前記発振信号がゲートまたはベースに印加されてソースまたはエミッタから発振出力が取り出される第１のトランジスタと、
    　前記第１のトランジスタの型と同じ型でダイオード接続された、ゲートまたはベースの電圧が前記第１のトランジスタのゲートまたはベースに印加される第２のトランジスタ、前記第２のトランジスタのドレインまたはコレクタに接続された第１の電流源、および、前記第２のトランジスタのソースまたはエミッタに接続された第２の電流源から構成されるしきい値電圧補償回路と、前記発振出力の振幅を設定する振幅設定電圧を生成して前記第２のトランジスタのソースまたはエミッタに与える出力振幅設定電圧生成回路とから構成され、前記発振信号にバイアス電圧を与えるバイアス回路と
    　を備える発振制御回路。
  2. 　一定の電圧を出力する定電圧回路と、前記第１のトランジスタの型と同じ型のダイオード接続された複数のトランジスタが直列に接続されて前記定電圧回路および基準電位間に設けられた定電流回路とを備え、
    　前記しきい値電圧補償回路は、前記第１の電流源および前記第２の電流源が出力する電流値が前記定電流回路に生成される定電流に基づいて制御される
    　ことを特徴とする請求項１に記載の発振制御回路。
  3. 　前記第１の電流源および前記第２の電流源はそれぞれトランジスタから構成され、前記定電流回路を構成する前記複数のトランジスタのうちの１つ以上のトランジスタを含んで構成されるカレントミラー回路によって前記定電流回路に生成される定電流の電流値と同じ電流値の電流が前記第１の電流源および前記第２の電流源に流されることを特徴とする請求項２に記載の発振制御回路。
  4. 　前記出力振幅設定電圧生成回路は、直列に接続された複数の分圧抵抗によって構成され、前記定電圧回路の出力する定電圧を前記複数の分圧抵抗によって抵抗分圧して、前記発振出力の振幅を設定する前記振幅設定電圧を生成することを特徴とする請求項２または請求項３に記載の発振制御回路。
  5. 　前記出力振幅設定電圧生成回路は、第３の電流源と抵抗との直列回路によって構成され、前記第３の電流源の出力する電流が前記抵抗に流れることで、前記発振出力の振幅を設定する前記振幅設定電圧を生成することを特徴とする請求項１から請求項３のいずれか１項に記載の発振制御回路。
  6. 　前記複数の分圧抵抗による抵抗分圧の分圧比を切り替える複数のスイッチと、各前記スイッチの開閉を選択する制御回路とを備えることを特徴とする請求項４に記載の発振制御回路。
  7. 　前記抵抗は複数が直列に接続されて構成され、複数の前記抵抗のそれぞれに並列に接続された複数のスイッチと、各前記スイッチの開閉を選択する制御回路とを備えることを特徴とする請求項５に記載の発振制御回路。
  8. 　前記第３の電流源は、電流源とスイッチとの直列回路が複数並列に接続されて構成され、
    　各前記スイッチの開閉を選択する制御回路を備えることを特徴とする請求項５に記載の発振制御回路。
  9. 　前記第３の電流源は、トランジスタと、前記トランジスタのゲートまたはベースに電圧を印加する可変電圧源とから構成され、
    　前記可変電圧源の出力する電圧を可変させる制御回路を備える
    　ことを特徴とする請求項５に記載の発振制御回路。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01126812A (ja) * 1987-11-12 1989-05-18 New Japan Radio Co Ltd 半導体集積回路
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JP2002368540A (ja) * 2001-06-08 2002-12-20 Takehiko Adachi 圧電発振器
WO2009047878A1 (ja) * 2007-10-08 2009-04-16 Advantest Corporation 発振装置および周波数変換装置

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