JP2022138607A - 基板、記録装置及び製造方法 - Google Patents

基板、記録装置及び製造方法 Download PDF

Info

Publication number
JP2022138607A
JP2022138607A JP2021038579A JP2021038579A JP2022138607A JP 2022138607 A JP2022138607 A JP 2022138607A JP 2021038579 A JP2021038579 A JP 2021038579A JP 2021038579 A JP2021038579 A JP 2021038579A JP 2022138607 A JP2022138607 A JP 2022138607A
Authority
JP
Japan
Prior art keywords
substrate
wiring
voltage
electrode pad
antifuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021038579A
Other languages
English (en)
Other versions
JP2022138607A5 (ja
Inventor
正志 福田
Masahi Fukuda
俊雄 根岸
Toshio Negishi
康宏 添田
Yasuhiro Soeda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2021038579A priority Critical patent/JP2022138607A/ja
Priority to US17/685,479 priority patent/US11837301B2/en
Priority to CN202210213985.0A priority patent/CN115084146A/zh
Publication of JP2022138607A publication Critical patent/JP2022138607A/ja
Publication of JP2022138607A5 publication Critical patent/JP2022138607A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G11C17/165—Memory cells which are electrically programmed to cause a change in resistance, e.g. to permit multiple resistance steps to be programmed rather than conduct to or from non-conduct change of fuses and antifuses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J3/00—Typewriters or selective printing or marking mechanisms characterised by the purpose for which they are constructed
    • B41J3/407—Typewriters or selective printing or marking mechanisms characterised by the purpose for which they are constructed for marking on special material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)

Abstract

【課題】必要に応じてアンチヒューズ素子の書き込み電力を増強可能な技術を提供すること。【解決手段】基板は、アンチヒューズ素子及び該アンチヒューズ素子に対する所定の電圧の印加を切り替えるスイッチング素子を含む複数の記憶部と、前記複数の記憶部がそれぞれ接続される配線と、前記配線に前記所定の電圧を供給する電圧が印加される第一の電極パッドと、前記配線に前記所定の電圧を供給する電圧が印加される第二の電極パッドと、を備える。【選択図】図１

Description

本発明は、アンチヒューズ素子を有する基板に関する。
製品完成後に、チップＩＤや設定パラメータ等の製品固有情報を記録するためＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリが用いられている。ＯＴＰメモリとしてアンチヒューズ素子を用いたメモリが知られている（特許文献１）。
特開２００８－４７２１５号公報
アンチヒューズ素子の書き込み電力は、メモリが組み込まれる製品の内蔵電源で供給している。多数のアンチヒューズ素子を備えた製品では、アンチヒューズ素子の同時書き込み数が内蔵電源の出力に制約される。製品出荷前の書き込み作業においては、生産効率の観点で、同時書き込み数が多い方が有利である。しかし、そのためだけに内蔵電源の出力を増強すると、出荷後の製品の使用の観点では無駄が多い。
本発明は、必要に応じてアンチヒューズ素子の書き込み電力を増強可能な技術を提供するものである。
本発明によれば、
アンチヒューズ素子及び該アンチヒューズ素子に対する所定の電圧の印加を切り替えるスイッチング素子を含む複数の記憶部と、
前記複数の記憶部がそれぞれ接続される配線と、
前記配線に前記所定の電圧を供給する電圧が印加される第一の電極パッドと、
前記配線に前記所定の電圧を供給する電圧が印加される第二の電極パッドと、を備える、
ことを特徴とする基板が提供される。
本発明によれば、必要に応じてアンチヒューズ素子の書き込み電力を増強可能な技術を提供することができる。
本発明の一実施形態に係る基板の回路図。 図１の基板の変形例を示す回路図。 図２の基板の構造説明図。 本発明の一実施形態に係る記録装置の外観図。 （Ａ）は記録ヘッド周辺の斜視図、（Ｂ）インク吐出口周辺の破断図。 本発明の別実施形態に係る基板の回路図。
以下、添付図面を参照して実施形態を詳しく説明する。尚、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
＜第一実施形態＞
図１は本発明の一実施形態に係る基板１の回路図である。基板１は複数の記憶部２－１～２－Ｎを有する記憶装置である。本実施形態の場合、Ｎ個の記憶部２－１～２－Ｎを有しており、総称する場合、或いは、個々の記憶部を区別しない場合は記憶部２と表記する。各記憶部２は、アンチヒューズ素子３を含む、１ビットの情報を保持可能な記憶回路である。図２では、記憶部２－１のみ、その回路を図示しているが、他の記憶部２－２～２－Ｎも同じ回路を有している。
アンチヒューズ素子３は、例えばＭＯＳ構造（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ構造）を有しており、情報の書き込み前後でその抵抗値が変化する素子である。本実施形態の場合、アンチヒューズ素子３は、情報が書き込まれる前は容量素子として機能し、情報を書き込んだ後は抵抗素子として機能する。つまり、情報の書き込み動作によってアンチヒューズ素子３の抵抗値が変化し、これにより１ビットの情報を表現することができる。
Ｎ個の記憶部２は、配線７と配線８との間に並列に接続されている。各記憶部２のアンチヒューズ素子３は、それぞれ、接続点２ａを介して配線７に接続されている。また、各記憶部２のアンチヒューズ素子３は、それぞれ、スイッチング素子４及び接続点２ｂを介して配線８に接続されている。本実施形態では、配線７にはアンチヒューズ素子３の書き込み電圧が印加され、配線８は接地電位（ＧＮＤ電位）である。書き込み電圧は例えば３２Ｖである。
スイッチング素子４は、アンチヒューズ素子３に対する書き込み電圧の印加を切り替える素子であり、本実施形態の場合、高耐圧Ｎ型ＭＯＳトランジスタである。高耐圧トランジスタ（ＤＭＯＳトランジスタ（Ｄｏｕｂｌｅ－ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ））とは、ロジック回路に用いられるトランジスタ（後述するスイッチング素子５及び６等）より高い耐圧を有するトランジスタである。高耐圧トランジスタには、より高い電圧を印加することができる。スイッチング素子４のドレインＤはアンチヒューズ素子３に接続され、ソースＳ及びバックゲートＢは接続点２ｂを介して配線８に接続されている。スイッチング素子４をオンにするとアンチヒューズ素子３に対して配線７に印加されている電圧を印加することができる。
スイッチング素子４のゲートＧは、トランジスタ５及び６に接続されている。トランジスタ５及び６は、本実施形態の場合、ロジック回路（本実施形態ではインバータ）を構成している。本実施形態の場合、トランジスタ５はＰ型ＭＯＳトランジスタであり、トランジスタ６はＮ型ＭＯＳトランジスタである。トランジスタ５のソースＳ及びバックゲートＢには電圧ＶＤＤが供給される。トランジスタ５のドレインＤは、トランジスタ６のドレインＤ及びスイッチング素子４のゲートＧに接続されている。トランジスタ６のソースＳ及びバックゲートＢは接地されている。ロジック回路を構成するトランジスタ５及び６を、スイッチング素子４よりも低い耐圧のトランジスタとすることで、ロジック回路を高速で動作させることができる。
基板１は、信号制御回路１０を備え、トランジスタ５及び６の各ゲートＧは信号制御回路１０に接続されている。信号制御回路１０は、記憶部２－１～２－Ｎに、接続点２ｃを介して、対応する制御信号（選択信号）Ｓ１～ＳＮを出力する。
基板１は、基板１の外部のデバイスとの電気接点となる電極パッド群１１を備える。電極パッド群１１は電極パッド１２及び１３を含む。電極パッド１２には、基板１を備える装置（不図示）の内部電源２０１から電源電圧が印加される。電極パッド１３には内部電源２０１のＧＮＤが接続される。基板１は、電極パッド１２と配線７との間に接続された電圧印加回路９を備える。
電圧印加回路９は電極パッド１２に印加された電源電圧に基づき、書き込み電圧を配線７に出力する。電圧印加回路９は、配線７に対する書き込み電圧の印加を切り替えるスイッチング回路を含むことができる。電極パッド群１１はスイッチング回路に対する制御信号が入力される電極パッドを含み得る。また、電圧印加回路９は電極パッド１２に印加される電源電圧が書き込み電圧よりも低い場合は、電源電圧を書き込み電圧に昇圧する昇圧回路を含んでもよい。また、電圧印加回路９は電極パッド１２に印加される電源電圧が書き込み電圧よりも高い場合は、電源電圧を書き込み電圧に降圧する降圧回路を含んでもよい。
電極パッド群１１は複数の電極パッド１４を含む。電極パッド１４には基板１を備える装置（不図示）の制御回路（不図示）から信号制御回路１０を制御する制御信号が入力される。電極パッド群１１は、また、電極パッド１５及び１６を含む。電極パッド１５は配線７に接続され、電極パッド１６は配線８に接続されている。電極パッド１５には、基板１を備える装置外の外部電源２０２を選択的に接続して、外部電源２０２から書き込み電圧を印加可能である。なお、配線８に接続される電極パッドとして、本実施形態では電極パッド１３と電極パッド１６とが設けられているが、いずれか一方でもよい。
次に、アンチヒューズ素子３に情報を書込む際の動作を説明する。アンチヒューズ素子３への情報の書き込みは、基板１又は基板１を内蔵した製品の出荷前における基板１の製造過程、又は、出荷後における製品の動作時において行われ得る。
まず、配線７に書き込み電圧を印加した状態で、情報の書き込み対象である記憶部２に対して、信号制御回路１０からＬｏｗレベルの制御信号（接地電位の信号）を出力する。例えば、記憶部２－２のアンチヒューズ素子３に情報を書き込む場合、記憶部２－２の接続点２ｃに信号制御回路１０から制御信号Ｓ２を出力する。
信号制御回路１０からＬｏｗレベルの制御信号を受けた記憶部２では、トランジスタ５がオン、トランジスタ６がオフとなり、スイッチング素子４のゲートＧにＶＤＤ電圧が供給され、スイッチング素子４がオンになる。その結果、アンチヒューズ素子３に書き込み電圧が印加され、アンチヒューズ素子３は容量素子から抵抗素子に変化する。なお、こうした特性を有するアンチヒューズ素子３の詳細な構成例については図３を参照して後述する。
配線７に印加する書き込み電圧は電圧供給回路９によって供給することができる。しかし、多数の記憶部２の各アンチヒューズ素子３に対して同時に情報を書き込む場合、書き込み電流が同時に情報を書き込むアンチヒューズ素子３の数に比例して増加する。その結果、電圧供給回路９では電力が不十分な場合があり、同時に情報を書き込めるアンチヒューズ素子３の数に制約が生じ得る。出荷前の基板１を製造する生産現場等では情報の書き込み時間を短縮してタクトを向上する必要があるため、より多数のアンチヒューズ素子３に対して同時に書き込める回路構成が求められている。
本実施形態の場合、配線７に書き込み電圧を供給する電源電圧が印加される電極パッド１２に加えて、配線７に書き込み電圧を供給する、外部電源２０２の電源電圧が印加される電極パッド１５が設けられている。基板１の製造過程において、多数のアンチヒューズ素子３に情報を書き込む場合、電極パッド１５に外部電源２０２を接続して配線７に外部電源２０２から書き込み電圧を供給する。内部電源２０１と外部電源２０２との併用により、多数のアンチヒューズ素子３に情報を書き込むために必要な電力を配線７に供給できる。また、内部電源２０１を用いずに、外部電源２０２のみにより、多数のアンチヒューズ素子３に情報を書き込むために必要な電力を配線７に供給してもよい。
このように本実施形態では、必要に応じてアンチヒューズ素子３の書き込み電力を増強することができる。したがって、製品出荷前の生産現場において製品固有情報等を記憶部２に書き込む場合は、内部電源２０１と外部電源２０２を用いて、或いは、外部電源２０２のみを用いて配線７に書き込み電圧を供給することができる。これにより、同時に多数のアンチヒューズ素子３に対して情報を書き込める。また、製品出荷後において、情報を記憶部２に書き込む場合は、内部電源２０１を用いて配線７に書き込み電圧を供給することができる。これにより基板１を備える装置における動作履歴等の情報を記憶部２に格納することもできる。
なお、記憶部２に書き込まれた情報の読み出しは、例えば、配線７から、読み出しの対象とする記憶部２のアンチヒューズ素子３に所定の電流値の電流を供給する。これによりアンチヒューズ素子３に生じる電圧（接続点２ａと接続点２ｂとの電位差）を測定し、この電圧を情報として読み出すことができる。
＜変形例＞
図２は、基板１の変形例を示している。図２の基板１では、記憶部２が抵抗素子１７、１８を備えている。抵抗素子１７は、配線７とアンチヒューズ素子３との間に接続された静電気の対策用の抵抗素子である。例えば、電極パッド１５にサージ電圧が印加された場合に、抵抗素子１７によってサージ電圧の電気エネルギを吸収して、アンチヒューズ素子３が電気エネルギで破壊されることを防止する。
抵抗素子１８は、アンチヒューズ素子３が、書き込み前の容量素子の状態において、スイッチング素子４がオフの時にスイッチング素子４のドレインＤに印加される電圧を配線７の電圧（書き込み電圧）に固定することができる。
＜基板構造＞
図３に、図２の基板１におけるアンチヒューズ素子３、抵抗素子１８、及び、スイッチング素子４の断面構造の具体例を示す。基板１は半導体基板３１０を含む。
半導体基板３１０において、Ｐ型シリコン基板３００上に、Ｐウエル領域３０１とＮウエル領域３０２ａ、３０２ｂ、及び３０２ｃが形成されている。Ｐウエル領域３０１は、ロジック回路を構成するＮ型ＭＯＳトランジスタ６のＰウエルと同じ工程で形成することができる。また、Ｎウエル領域３０２ａ、３０２ｂ、及び３０２ｃは、ロジック回路を構成するＰ型ＭＯＳトランジスタ５のＮウエルと同じ工程で形成することができる。
なお、Ｐ型シリコン基板３００に対するＮウエル領域の不純物濃度は、Ｎウエル領域３０２ａ、３０２ｂ、及び３０２ｃとＰ型シリコン基板３００とのブレイクダウン電圧が、書き込み電圧より高くなる濃度となっている。また、Ｐウエル領域３０１とＮウエル領域３０２ａ、３０２ｂ、及び３０２ｃの不純物濃度は、Ｐウエル領域３０１とＮウエル領域３０２ａ、３０２ｂとのブレイクダウン電圧が、書き込み電圧より高くなる濃度となっている。
Ｐウエル領域３０１及びＮウエル領域３０２ａ、３０２ｂ、及び３０２ｃに、フィールド酸化膜３０３、高濃度Ｎ型拡散領域３０６ａ～３０６ｅ、及び高濃度Ｐ型拡散領域３０７が形成されている。フィールド酸化膜３０３は、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法で形成することができる。
高耐圧Ｎ型ＭＯＳトランジスタであるスイッチング素子４の構成を説明する。ゲートＧを構成するゲート電極３０５ａは、ゲート絶縁膜３０４を介して、隣接するＰウエル領域３０１とＮウエル領域３０２ａの上に配置される。Ｐウエル領域３０１とゲート電極３０５ａの重なる領域がチャネル形成領域となる。
高濃度Ｎ型拡散領域３０６ａは、スイッチング素子４のソースＳであり、高濃度Ｐ型拡散領域３０７は、バックゲートＢを構成する電極である。Ｎウエル領域３０２ａは、ドレインＤの電界緩和領域として、ゲート電極３０５ａの下部まで延在している部分を有する。Ｎウエル領域３０２ａ内に形成された高濃度Ｎ型拡散領域３０６ｂが、スイッチング素子４のドレインＤの電極となる。
更に、ゲート電極３０５ａのドレイン側は、Ｎウエル領域３０２内に形成されたフィールド酸化膜３０３上に乗り上げた構造、所謂、ＬＯＣＯＳオフセット構造を有している。これにより、スイッチング素子４がオフの状態、すなわち、ゲート電極３０５ａの電圧が接地電圧（ＧＮＤ）で、ドレインＤの電極の電圧が書き込み電圧まで上昇しても、ゲート－ドレイン耐圧が確保できる。
次に、アンチヒューズ素子３の構造を説明する。アンチヒューズ素子３は、上部電極、下部電極、及びその間の絶縁層（ゲート絶縁膜３０４）を有する。たとえば、Ｎウエル領域３０２ｂの上にゲート絶縁膜３０４を介して設けられた電極３０５ｂが、アンチヒューズ素子３の上部電極として機能する。また、Ｎウエル領域３０２ｂにおいて、高濃度Ｎ型拡散領域３０６ｃに接続され、半導体基板３１０のスイッチング素子４等の素子が配される面に対する平面視で、上部電極と重複する部分が、下部電極として機能する。上部電極と下部電極との間に所定の電圧を印加することでゲート絶縁膜３０４を絶縁破壊し、アンチヒューズ素子３の抵抗値を下げることができる。
なお、スイッチング素子４、アンチヒューズ素子３、及び抵抗素子１８等の素子が配される面に対する平面視とは、例えば、スイッチング素子４のチャネル形成領域の表面に対する平面視である。
図３では、Ｎウエル領域３０２ｂの、平面視において上部電極と重ならない領域のみに高濃度Ｎ型拡散領域３０６ｃが形成されているが、高濃度Ｎ型拡散領域３０６ｃはこれに限定されない。例えば、上部電極と重複する部分の一部、または重複する部分全域に高濃度Ｎ型拡散領域３０６ｂが形成されている構造であってもよい。平面視において上部電極と重なる領域に高濃度Ｎ型拡散領域３０６ｃも形成されている場合には、高濃度Ｎ型拡散領域３０６ｃの重複部分もアンチヒューズ素子３の下部電極として機能する。
さらに、図２では、アンチヒューズ素子３の下部電極がスイッチング素子４のドレインＤに接続されているが、上部電極がスイッチング素子４のドレインＤに接続され、下部電極が配線７に接続されていてもよい。
ゲート絶縁膜３０４は、ロジック回路を構成するトランジスタ５及び６のゲート絶縁膜の形成工程で形成することができ、例えば酸化膜で形成することができる。また、電極３０５ａ、３０５ｂは、例えばポリシリコン層とすることができる。ポリシリコン層、高濃度Ｎ型拡散領域３０６ａ～３０６ｃ、及び、高濃度Ｐ型拡散領域３０７は、低耐圧ロジック回路を構成するトランジスタ５及び６の、各要素の形成工程と同じ工程で形成することができる。
このように、アンチヒューズ素子３はＭＯＳ構造を有するアンチヒューズ素子であり、アンチヒューズ素子３への書き込みを制御するスイッチング素子４がＭＯＳトランジスタである。よって、アンチヒューズ素子３トスイッチング素子４を同じ工程で形成することができる。このため、少ない工程数で安価に半導体素子を形成することができる。
高濃度Ｐ型拡散領域３０７、Ｎ型拡散領域３０６ａ～３０６ｅ、及びフィールド酸化膜３０３上には複数のコンタクト部３０８が設けられた絶縁膜が設けられ、絶縁膜上には、導電層３０９ａ～３０９ｅが設けられている。導電層３０９ａ～３０９ｅは、例えばアルミ等の金属から形成することができる。なお、導電層３０９ａ～３０９ｅと各電極、配線は、電気的に接続されていれば、その製造手法、材料、及び構造は限定されない。
図３では、アンチヒューズ素子３として、下部電極及び上部電極がＮウエル領域とポリシリコンで形成される容量素子を例として示しているが、アンチヒューズ素子３はこの構造に限定されず、例えばＰ型ＭＯＳトランジスタを用いた容量素子であってもよい。アンチヒューズ素子３の下部電極及び上部電極の一方が一方の端子、他方が他方の端子として機能する。
抵抗素子１８は、半導体基板３１０内の半導体領域である、Ｎウエル領域３０２ｃを有し、３０９ｄ及び３０９ｅの導電層に、それぞれ高濃度Ｎ型拡散領域３０６ｄ及び３０６ｅを介して接続される。抵抗素子１８はこの構造に限定されない。例えば、導電層による抵抗体、ポリシリコンによる抵抗体が、抵抗素子１８として用いられてもよい。
絶縁膜は、スイッチング素子４や抵抗素子１８等を覆うように半導体基板３１０上に形成された絶縁体層であり、例えば酸化シリコンからなる。また絶縁体層は、これに限定されず、窒化シリコンや炭化シリコンからなっていてもよく、これらの積層や混合物層でもよい。
導電層３０９ａは、コンタクト部３０８を介してスイッチング素子４のソースＳとバックゲートＢに接続されており、接地電位が与えられる。導電層３０９ｂは、コンタクト部３０８を介してスイッチング素子４のドレインＤの電極とアンチヒューズ素子３の下部電極に接続されている。導電層３０９ｃは、コンタクト部３０８を介してアンチヒューズ素子３の上部電極に接続され、不図示の部分で配線７に接続されている。導電層３０９ｃは、情報の書き込み時には、電圧供給回路９から書き込み電圧が印加される。導電層３０９ｄは導電層３０９ｃと接続され（不図示）、導電層３０９ｅは導電層３０９ｂと接続される（不図示）。
＜第二実施形態＞
図４は本発明の一実施形態に係る記録装置３０の外観図である。記録装置３０はインクを吐出して記録媒体に記録を行うインクジェット記録装置である。
なお、「記録」には、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も含まれ、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。また、本実施形態では「記録媒体」としてシート状の紙を想定するが、布、プラスチック・フィルム等であってもよい。
また、本発明が適用可能な記録装置はインクジェット記録装置には限定されず、例えば、溶融型や昇華型等の熱転写方式の記録装置についても適用可能である。また、記録装置は、例えば、カラーフィルタ、電子デバイス、光学デバイス、微小構造物等を所定の記録方式で製造するための製造装置であってもよい。また、記録装置は、３Ｄデータから３次元の像を形成する装置であってもよい。
記録装置３０は、一つのユニットとされたインクタンク３１及び記録ヘッド３２を備え、これらはキャリッジ３４に搭載されている。記録ヘッド３２はインクタンク３１に収容されたインクを記録媒体Ｐに吐出して記録を行う。キャリッジ３４は、駆動ユニット３５によって矢印方向に往復移動可能である。駆動ユニット３５は、キャリッジ３４の移動方向に延設されたリードスクリュー３５ａ及びガイドシャフト３５ｂを備える。リードスクリュー３５ａはキャリッジ３４のネジ穴（不図示）と係合し、その回転によってキャリッジ３４が移動する。モータ３５ｃ、ギア列３５ｄはリードスクリュー３５ａの回転機構である。ガイドシャフト３５ｂはキャリッジ３４の移動をガイドする。キャリッジ３４の移動範囲の一端には、キャリッジ３４の被検知片３４ａを検知する光センサ３４ｂが配置されており、その検知結果はキャリッジ３４の移動制御に用いられる。
搬送ユニット３３は、記録媒体Ｐを搬送する。搬送ユニット３３は、駆動源であるモータ（不図示）と、モータの駆動力により回転する搬送ローラ（不図示）とを含み、搬送ローラの回転によって記録媒体Ｐが搬送される。
記録装置３０は、記録装置３０で消費される電力を供給する内部電源３６と、記録装置３０を制御する制御回路３７とを含む。制御回路３７は、キャリッジ３４の移動による記録ヘッド３２の移動とインクの吐出と、記録媒体Ｐの搬送とを交互に行わせて記録媒体Ｐに画像を記録する。
図５（Ａ）は、一つのユニットとされたインクタンク３１及び記録ヘッド３２の斜視図である。インクタンク３１と記録ヘッド３２は破線の位置で分離可能である。記録ヘッド３２は、インクを吐出する複数のインク吐出口３２ａを有する。図５（Ｂ）はインク吐出口３２ａの周辺の構造を示す記録ヘッド３２の破断図である。
記録ヘッド３２は、流路形成部材３２ｂ及び素子基板１Ａを有している。流路形成部材３２ｂは、インク吐出口３２ａや各インク吐出口３２ａにインクを供給するための流路３２ｃや共通液室３２ｄを形成する。素子基板１Ａには各インク吐出口３２ａに対応した吐出素子２４が設けられている。本実施形態の吐出素子２４は、電力の供給により液体（インク）を吐出する素子であって、特に、電気熱変換素子（ヒータ）である。電気熱変換素子は通電によって加熱してインクを発泡させ、その発泡エネルギでインクをインク吐出口３２ａから吐出させる。なお、吐出素子２４としては、電気熱変換素子に代えて、ピエゾ素子であってもよい。
図６は素子基板１Ａの回路図である。素子基板１Ａは、第一実施形態で説明した基板１に吐出素子２４及びその駆動回路を搭載した構成であり、インク吐出用の基板だけでなく、記憶装置として機能する。図６に示す素子基板１Ａのうち、第一実施形態で説明した基板１と共通する構成については同じ符号を付して説明を省略するか、又は、簡単な説明とする。
電極パッド群１１の各電極パッドは、キャリッジ３４に設けたコンタクト（不図示）と接触して電気的に接続される。キャリッジ３４は制御回路３７と不図示のケーブルを介して接続されており、制御回路３７からの電気信号や、制御回路３７を介した内部電源３６の電源電圧は、ケーブル及びキャリッジ３４を介して電極パッド群１１に印加される。
電極パッド群１１は、内部電源３６からの電源電圧が入力される電極パッド１２Ａ、１２Ｂを含む。電極パッド１２Ａには、記憶部２の書き込み用の電圧が印加され、書き込み用の電圧は電圧供給回路９を介して配線７に供給される。電極パッド１２Ｂには、吐出素子２４の駆動電圧が印加される。本実施形態では、２つの電極パッド１２Ａ及び１２Ｂを設けている。しかし、記憶部２の書き込み電圧と吐出素子２４の駆動電圧が同じ場合や、電圧供給回路９が昇圧又は降圧回路を有していれば、電極パッド１２Ａ及び１２Ｂに相当する電極パッドは一つの電極パッドであってもよい。
基板１Ａは複数の駆動部２３－１～２３－Ｋを有する。本実施形態の場合、Ｋ個のインク吐出口３２ａに対応して、Ｋ個の駆動部２３－１～２３－Ｋを有している。駆動部２３－１～２３－Ｋを総称する場合、或いは、個々の駆動部を区別しない場合は駆動部２３表記する。各駆動部２３は、吐出素子２４を含むインク吐出用駆動回路である。図６では、駆動部２３－１のみ、その回路を図示しているが、他の駆動部２３－２～２３－Ｋも同じ回路を有している。
Ｋ個の駆動部２３は、配線２７と配線２８との間に並列に接続されている。各駆動部２３の吐出素子２４は、それぞれ、接続点２３ａを介して配線２７に接続されている。また、各駆動部２３の吐出素子２４は、それぞれ、スイッチング素子２５及び接続点２３ｂを介して配線２８に接続されている。本実施形態では、配線２７には吐出素子２７の駆動電圧が印加され、配線２８は接地電位（ＧＮＤ電位）である。駆動電圧は例えば２４Ｖである。
スイッチング素子２５は、吐出素子２４に対する駆動電圧の印加を切り替える素子であり、本実施形態の場合、Ｎ型ＭＯＳトランジスタである。スイッチング素子２５のドレインＤは吐出素子２４に接続され、ソースＳ及びバックゲートＢは接続点２３ｂを介して配線２８に接続されている。スイッチング素子２５をオンにすると吐出素子２４に対して配線２７に印加されている電圧を印加することができる。スイッチング素子２５のゲートＧは、ＡＮＤ回路２６に接続されており、ＡＮＤ回路２６からＨｉｇｈレベルの信号がゲートＧに入力されるとスイッチング素子２５がオンになる。ＡＮＤ回路２６の入力の一方は信号線群２０の一つに、他方は信号線群２１の一つに接続されている。
各記憶部２の接続点２ｃには、ＮＡＮＤ回路１９が接続されている。ＮＡＮＤ回路１９から接続点２ｃにＬｏｗレベルの信号が入力されるとスイッチング素子４がオンとなる。ＮＡＮＤ回路１９の入力の一方は信号線群２０の一つに、他方は信号線２２に接続されている。
基板１Ａは、信号制御回路１０Ａを備える。信号制御回路１０Ａは、駆動部２３及び記憶部２に対して、対応する制御信号（選択信号）を出力する。信号制御回路１０Ａは、例えば、シフトレジスタやラッチ回路等によって構成される。信号制御回路１０Ａには、制御回路３７からクロック信号ＣＬＫ、データ信号ＤＡＴＡ、ラッチ信号ＬＴ、ヒータ制御信号ＨＥ等が入力され、これにより各駆動部２３の駆動を選択する。
駆動部２３は時分割によって駆動され得る。Ｋ個の駆動部２３は、複数のグループに区分けされ、グループ毎に駆動される。時分割駆動において、信号制御回路１０Ａは、グループを選択するグループ選択信号を信号線群５２に出力し、更に、グループ内で駆動する駆動部２３を選択するブロック選択信号を信号線群５３に出力する。
ＡＮＤ回路２６には、対応するグループ選択信号及びブロック選択信号が入力され、両信号がオンのとき、スイッチング素子２５がオンとなる。スイッチング素子２５がオンのとき、直列に接続された吐出素子２４が駆動される。
ＮＡＮＤ回路１９には、対応するブロック選択信号及び信号線２２からの制御信号が入力され、それに応じてスイッチング素子４のオン／オフが切り替わる（両信号がオンのとき、スイッチング素子４がオンとなる。）。
このように本実施形態では、素子基板１Ａをインク吐出用の基板だけでなく、記憶装置として機能させることができる。
発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１ 基板、１Ａ 素子基板、２ 記憶部、３ アンチヒューズ素子、４ スイッチング素子、１２ 電極パッド、１５ 電極パッド

Claims (11)

  1. アンチヒューズ素子及び該アンチヒューズ素子に対する所定の電圧の印加を切り替えるスイッチング素子を含む複数の記憶部と、
    前記複数の記憶部がそれぞれ接続される配線と、
    前記配線に前記所定の電圧を供給する電圧が印加される第一の電極パッドと、
    前記配線に前記所定の電圧を供給する電圧が印加される第二の電極パッドと、を備える、
    ことを特徴とする基板。
  2. 請求項１に記載の基板であって、
    前記第一の電極パッドと前記配線との間に接続され、前記第一の電極パッドに印加された電圧に基づいて前記所定の電圧を前記配線に印加する電圧印加手段を備える、
    ことを特徴とする基板。
  3. 請求項１又は請求項２に記載の基板であって、
    前記第二の電極パッドは、前記配線に接続されている、
    ことを特徴とする基板。
  4. 請求項１乃至請求項３のいずれか一項に記載の基板であって、
    前記第一の電極パッドは、前記基板が設けられた装置の内部電源が接続される電極パッドであり、
    前記第二の電極パッドは、前記装置外の外部電源が接続される電極パッドである、
    ことを特徴とする基板。
  5. 請求項１乃至請求項４のいずれか一項に記載の基板であって、
    前記記憶部は、前記アンチヒューズ素子と前記配線との間に接続された抵抗素子を含む、
    ことを特徴とする基板。
  6. 請求項１乃至請求項５のいずれか一項に記載の基板であって、
    前記記憶部は、前記アンチヒューズ素子と並列に接続された抵抗素子を含む、
    ことを特徴とする基板。
  7. 請求項１乃至請求項６のいずれか一項に記載の基板であって、
    前記アンチヒューズ素子はＭＯＳ構造を有し、
    前記所定の電圧が印加されることにより前記ＭＯＳ構造のゲート絶縁膜が絶縁破壊され、前記アンチヒューズ素子の抵抗値が下がり、
    前記スイッチング素子は、ＤＭＯＳトランジスタである、
    ことを特徴とする基板。
  8. 請求項１乃至請求項７のいずれか一項に記載の基板であって、
    電力の供給により液体を吐出する複数の吐出素子を備える、
    ことを特徴とする基板。
  9. 請求項８に記載の基板であって、
    前記吐出素子は、ヒータである、
    ことを特徴とする基板。
  10. 記録媒体にインクを吐出する記録ヘッドと、
    電源と、
    を備えた記録装置であって、
    前記記録ヘッドは、
    インクを吐出する複数の吐出素子を有する基板を備え、
    前記基板は、
    アンチヒューズ素子及び該アンチヒューズ素子に対する所定の電圧の印加を切り替えるスイッチング素子を含む複数の記憶部と、
    前記複数の記憶部がそれぞれ接続される配線と、
    前記電源により、前記配線に前記所定の電圧を供給する電圧が印加される第一の電極パッドと、
    前記記録装置の外部の電源により、前記配線に前記所定の電圧を供給する電圧が印加される第二の電極パッドと、を備える、
    ことを特徴とする記録装置。
  11. 基板の製造方法であって、
    前記基板は、
    アンチヒューズ素子及び該アンチヒューズ素子に対する所定の電圧の印加を切り替えるスイッチング素子を含む複数の記憶部と、
    前記複数の記憶部がそれぞれ接続される配線と、を備え、
    前記製造方法は、
    前記配線に第一の電源及び第二の電源によって前記所定の電圧を印加する工程と、
    前記複数の記憶部のうちの複数の記憶部の前記アンチヒューズ素子に、対応する前記スイッチング素子によって前記所定の電圧を印加する工程と、を含む、
    ことを特徴とする製造方法。
JP2021038579A 2021-03-10 2021-03-10 基板、記録装置及び製造方法 Pending JP2022138607A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2021038579A JP2022138607A (ja) 2021-03-10 2021-03-10 基板、記録装置及び製造方法
US17/685,479 US11837301B2 (en) 2021-03-10 2022-03-03 Substrate, printing apparatus, and manufacturing method
CN202210213985.0A CN115084146A (zh) 2021-03-10 2022-03-07 基板、打印装置和制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021038579A JP2022138607A (ja) 2021-03-10 2021-03-10 基板、記録装置及び製造方法

Publications (2)

Publication Number Publication Date
JP2022138607A true JP2022138607A (ja) 2022-09-26
JP2022138607A5 JP2022138607A5 (ja) 2024-02-26

Family

ID=83194014

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021038579A Pending JP2022138607A (ja) 2021-03-10 2021-03-10 基板、記録装置及び製造方法

Country Status (3)

Country Link
US (1) US11837301B2 (ja)
JP (1) JP2022138607A (ja)
CN (1) CN115084146A (ja)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4946260B2 (ja) 2006-08-16 2012-06-06 富士通セミコンダクター株式会社 アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置
JP5791294B2 (ja) 2011-02-11 2015-10-07 キヤノン株式会社 静電容量型電気機械変換装置
JP2013251804A (ja) 2012-06-01 2013-12-12 Canon Inc 測定装置の駆動装置、及び駆動方法
JP6827740B2 (ja) * 2016-08-31 2021-02-10 キヤノン株式会社 半導体装置、液体吐出ヘッド用基板、液体吐出ヘッド、及び液体吐出装置
JP6622745B2 (ja) * 2017-03-30 2019-12-18 キヤノン株式会社 半導体装置、液体吐出ヘッド用基板、液体吐出ヘッド、及び液体吐出装置

Also Published As

Publication number Publication date
CN115084146A (zh) 2022-09-20
US11837301B2 (en) 2023-12-05
US20220293200A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
US10226921B2 (en) Printhead substrate and printing apparatus
US10201969B2 (en) Recording element substrate, liquid discharge head, and recording apparatus
US10189249B2 (en) Recording element substrate, liquid discharge head, and recording apparatus
JP6622745B2 (ja) 半導体装置、液体吐出ヘッド用基板、液体吐出ヘッド、及び液体吐出装置
CN100588545C (zh) 具有嵌入式存储器件的打印头
JP6827740B2 (ja) 半導体装置、液体吐出ヘッド用基板、液体吐出ヘッド、及び液体吐出装置
CN107799153B (zh) 半导体器件、排液头基板、排液头以及排液设备
US9895879B2 (en) Semiconductor device and recording device
JP2022138607A (ja) 基板、記録装置及び製造方法
CN100341701C (zh) 打印头集成电路
CN100434276C (zh) 具有高效逻辑和驱动电路的微流体喷出装置
US11981129B2 (en) Element substrate, liquid discharge head, and printing apparatus
JP6470858B2 (ja) 基板、液体吐出ヘッドおよび液体吐出装置
JP2016179696A (ja) 記録ヘッド用基板及び記録装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240214

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240214