CN107799153B - 半导体器件、排液头基板、排液头以及排液设备 - Google Patents

半导体器件、排液头基板、排液头以及排液设备 Download PDF

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Abstract

本发明公开了半导体器件、排液头基板、排液头以及排液设备。一种半导体器件，包括连接到具有第一电位的端子的晶体管、连接在晶体管和具有不同于第一电位的第二电位的端子之间的反熔丝元件，以及与反熔丝元件并联连接的电阻器元件。晶体管和反熔丝元件之间的电气路径的长度小于晶体管和电阻器元件之间的电气路径的长度。

Description

半导体器件、排液头基板、排液头以及排液设备
技术领域
本公开涉及包括具有金属氧化物半导体(MOS)结构的反熔丝元件的半导体器件、排液头基板、排液头以及排液设备。
背景技术
近年来，在半导体器件中已经采用了用于在产品完成之后记录产品唯一信息(诸如芯片标识(ID)和设定参数)的一次性可编程(OTP)存储器。有两种类型的OTP存储器可用。一种使用熔丝元件，另一种使用反熔丝元件。日本专利申请公开No.2014-58130讨论了具有采用反熔丝元件的配置的常规技术。
发明内容
根据本公开的一方面的半导体器件，包括：连接到具有第一电位的端子的晶体管、连接在晶体管和具有不同于第一电位的第二电位的端子之间的反熔丝元件以及与反熔丝元件并联连接在晶体管和具有第二电位的端子之间的电阻器元件。晶体管和反熔丝元件之间的电气路径的长度小于晶体管和电阻器元件之间的电气路径的长度。
根据本公开的另一方面的半导体器件，包括：连接到具有第一电位的端子的晶体管、连接在晶体管和具有不同于第一电位的第二电位的端子之间的反熔丝元件，以及与反熔丝元件并联连接在晶体管和具有第二电位的端子之间的电阻器元件。晶体管、反熔丝元件和电阻器元件布置在半导体基板上。在其中布置有晶体管、反熔丝元件和电阻器元件的半导体基板的表面的平面图中，晶体管和反熔丝元件之间的距离小于晶体管和电阻器元件之间的距离。
根据本发明的还有另一方面的半导体器件，包括：连接到具有第一电位的端子的晶体管、连接在晶体管和具有不同于第一电位的第二电位的端子之间的反熔丝元件，以及与反熔丝元件并联连接在晶体管和具有第二电位的端子之间的电阻器元件。用于连接晶体管和反熔丝元件的布线的电阻小于用于连接晶体管和电阻器元件的布线的电阻。
从以下参照附图对示例性实施例的描述，本公开的其他特征将变得清楚。
附图说明
图1是例示根据第一示例性实施例的半导体器件的电路配置的图。
图2是例示根据第一示例性实施例的半导体器件的电路配置的图。
图3是包括半导体器件的排液头基板的一部分的平面图。
图4是排液头基板的一部分的示意性横截面视图。
图5是排液头基板的示意性平面图。
图6是例示根据第二示例性实施例的排液头基板中的布置的示例的图。
图7是例示根据第二示例性实施例的排液头基板的电路配置的示例的图。
图8是例示根据第二示例性实施例的排液头基板中的布置的示例的图。
图9A-图9D是例示根据第三示例性实施例的排液设备的图。
具体实施方式
在日本专利申请公开No.2014-58130中讨论的半导体器件包括反熔丝元件、晶体管以及与反熔丝元件并联连接的电阻器元件。这种半导体器件由于元件之间的布线中的寄生电阻而具有读取被写入反熔丝元件的信息的准确度发生劣化的风险。日本专利申请公开No.2014-58130中没有提到这种风险。
下面描述第一示例性实施例。图1例示了在信息被写入反熔丝元件之前的状态下的根据本示例性实施例的半导体器件的电路配置的示例。
根据本示例性实施例的半导体器件包括存储器单元10和电源端子A(第二电位端子)。存储器单元10包括晶体管MP1、晶体管MN1、晶体管MD1、反熔丝元件11和电阻器元件Rp(电阻器)。根据本示例性实施例的反熔丝元件11具有由于写入信息的操作而变化的电阻。更具体而言，反熔丝元件11在信息被写入之前具有大电阻。例如，在信息被写入之前，反熔丝元件11用作电容器元件Ca。
图1例示了在信息被写入反熔丝元件11之前的状态，因此反熔丝元件11也用Ca表示。当信息被写入时，反熔丝元件11的电阻减小，于是反熔丝元件11用作电阻器元件。图2例示了在信息已经被写入反熔丝元件11之后的状态下的半导体器件。利用这种配置，可以基于反熔丝元件11的电阻的改变来读取被写入反熔丝元件11的信息。
图1和图2中的晶体管MP1和晶体管MN1分别是P型晶体管和N型晶体管。控制信号Sig被输入到晶体管MP1和晶体管MN1的栅极。
电源电压VDD被供给晶体管MP1的源极端子和漏极端子之一以及背栅极。另一个端子连接到晶体管MN1的源极端子和漏极端子之一以及晶体管MD1的栅极。晶体管MN1的另一个端子和背栅极连接到接地布线GND。晶体管MP1和晶体管MN1形成逻辑电路。形成逻辑电路的晶体管MP1和晶体管MN1可以相比充当高击穿电压晶体管的晶体管MD1具有更低的击穿电压。包括这种低击穿电压晶体管的逻辑电路能够以更高的速度工作。
作为高击穿电压晶体管的晶体管MD1控制施加到反熔丝元件11的电压。例如，晶体管MD1可以是n沟道金属氧化物半导体(MOS)(NMOS)晶体管。高击穿电压晶体管是相比用于逻辑电路的晶体管(诸如晶体管MP1或晶体管MN1)具有更高的击穿电压的晶体管。
反熔丝元件11经由晶体管MD1连接到具有第一电位的电源端子B(第一电位端子)。反熔丝元件11的示例包括具有MOS结构的反熔丝元件。电阻器元件Rp经由晶体管MD1连接到具有第一电位的电源端子B，并且与反熔丝元件11并联连接。反熔丝元件11和电阻器元件Rp连接到具有与第一电位不同的第二电位的电源端子A。
电源端子A和电源端子B是用于电连接存储器单元10和外部元件的焊盘，并且是用于向反熔丝元件11施加电压的端子。例如，电源端子B的电位与接地电位对应，而电源端子A的电位与为写入信息而施加的高电压VH(例如，32V)对应。在图1中，晶体管MD1直接连接到电源端子B，并且反熔丝元件11直接连接到电源端子A。可替代地，每个连接可以在其中设置有不同的电气元件的情况下建立，只要不损害本示例性实施例中描述的功能即可。
更具体而言，晶体管MD1的源极端子和漏极端子之一连接到反熔丝元件11的一个端子和电阻器元件Rp的一个端子。晶体管MD1的另一个端子经由节点N1和接地布线GND连接到具有接地电位的电源端子B。反熔丝元件11的另一个端子经由节点N2连接到电阻器元件Rp的另一个端子和电源端子A。晶体管MD1的示例包括NMOS晶体管。
与反熔丝元件11并联设置的电阻器元件Rp使充当反熔丝元件11的电容器元件Ca的一个端子和另一个端子在晶体管MD1关断时具有大致相同的电位。
晶体管MD1和反熔丝元件11之间的电气路径具有作为寄生电阻的电阻R1。晶体管MD1和电阻器元件Rp之间的电气路径具有作为寄生电阻的电阻R2。在本说明书中，可以获得作为一般的直流(DC)电阻的电阻值。
描述用于将信息写入半导体器件的操作。
当信息被写入反熔丝元件11时，处于低电平的信号(例如，处于接地电位的信号)被输入作为控制信号Sig，以导通晶体管MD1。因此，高电压VH被施加到反熔丝元件11的栅极绝缘膜。因此，发生反熔丝元件11的栅极绝缘膜的介电击穿，由此反熔丝元件11的栅极与半导体基板110之间的电阻值大幅度下降。换句话说，在写入之前充当电容器元件Ca的反熔丝元件11在写入之后充当电阻器元件。以这种方式，信息被写入反熔丝元件11。
接下来，描述为进行读取而执行的操作。将低电平信号(例如，处于接地电位的信号)作为对应于要从其读取信息的反熔丝元件11的控制信号Sig输入，以导通晶体管MD1。可以通过从外部连接端子测量反熔丝元件的电阻来确定信息是否已经被写入反熔丝元件11。例如，经由电源端子A从外部施加电流到反熔丝元件11，并且监控电源端子A处的电压。
当反熔丝元件11是电容器元件Ca时，因为信息尚未写入，所以在节点N1和节点N2之间生成的电压与电阻器元件Rp的电阻值、晶体管MD1的接通状态(ON-state)电阻以及电阻R2的组合电阻对应。另一方面，当信息已被写入反熔丝元件11时，在节点N1和节点N2之间生成与反熔丝元件11在写入之后的电阻值、电阻器元件Rp的电阻、晶体管MD1的接通状态电阻以及电阻R1和R2的组合电阻对应的电压。
因此，在信息被写入反熔丝元件11之前在节点N1和节点N2之间生成的组合电阻Rcom0由以下的公式(1)表示：
Rcom0＝Rrp+R2+Rmd1 公式(1)，
其中Rmd1表示晶体管MD1的接通状态电阻，Rrp表示电阻器元件Rp的电阻值，以及Rca表示反熔丝元件11在写入之后的电阻值。
在信息已被写入反熔丝元件11之后，节点N1和节点N2之间的组合电阻Rcom1由以下的公式(2)表示：
Figure BDA0001390676200000051
因此，在写入之前的节点N1和节点N2之间的组合电阻与在写入之后的节点N1和节点N2之间的组合电阻之间的差由以下的公式(3)表示：
Figure BDA0001390676200000052
反熔丝元件11具有以下的读取特性。写入之前的组合电阻值与写入之后的组合电阻值之间的差异越大导致读取电压的差异越大，由此能够以更高的可靠性执行读取。因此，上述公式(3)优选地被设定为在右侧具有大的值。当反熔丝元件11在写入之后的电阻值Rca和电阻器元件Rp的电阻值Rrp是固定值时，能够利用电阻R1的更小的值和电阻R2的更大的值来实现公式(3)右侧的更大的值。换句话说，当电阻R1的值是更小的值并且电阻R2的值是更大的值时，写入反熔丝元件11之前在节点N1和节点N2之间的组合电阻与写入反熔丝元件11之后在节点N1和节点N2之间的组合电阻的差变大。
图3是包括半导体器件的排液头基板的一部分的平面图。在图3中，每个晶体管MD1包括用作栅极的栅极电极105a。晶体管MD1具有经由接触部分108连接到导电层109a的源极和经由接触部分108连接到导电层109b的漏极。反熔丝元件11包括N阱区102b和电极105b。电阻器元件Rp包括N阱区102c。下面参照图5详细描述这种配置。
在图3中，多个电阻器元件Rp布置在X方向上，并且每个都具有使其纵向方向沿着与X方向交叉的Y方向延伸的形状。利用这种配置，能够以短的间隔布置多个电阻器元件Rp。晶体管MD1优选地具有大的沟道宽度，使得大电流能够流过。因此，晶体管MD1被形成为具有沿着Y方向延伸的沟道宽度方向。具有沿着Y方向延伸的沟道宽度方向的多个晶体管MD1能够以短的间隔布置。利用这种配置，能够适当地调整电阻器元件Rp的电阻值和晶体管MD1的沟道宽度，同时防止排液头基板在X方向上的尺寸增加。
例如，包括晶体管MD1、反熔丝元件11和电阻器元件Rp的存储器机构可以在Y方向上布置在与排出机构对应的位置处，该排出机构包括排出元件和用于排出元件的驱动电路。各自包括排出机构和存储器机构的集合可以布置在X方向上。在这种配置中，如上所述，电阻器元件Rp以及晶体管MD1按照使得在X方向上以短间隔布置的方式布置。因此，能够防止排液头基板在X方向上的宽度超过由排出机构限制的宽度，或者能够减小宽度的增加量。
电阻器元件Rp可以包括串联连接的多个从属电阻器元件。如果这样的多个从属电阻器元件的纵向方向沿着X方向延伸，那么这样的多个从属电阻器元件可以布置在Y方向上。利用这种配置，包括大量从属电阻器元件的多个电阻器元件Rp能够以短的间隔布置在X方向上。
考虑反熔丝元件11的读取特性，晶体管MD1和反熔丝元件11之间的电阻R1优选地设定为小的值，并且晶体管MD1和电阻器元件Rp之间的电阻R2优选地设定为大的值。因为电阻R1和R2均是寄生电阻，所以可以利用晶体管MD1和反熔丝元件11之间的短的电气路径以及晶体管MD1和电阻器元件Rp之间的长的电气路径来实现以上配置。如果不仅有用于连接元件A和元件B的布线，而且还有用于连接该布线与元件A和B中的每一个的连接部分(例如，绝缘层中的接触部分)，那么元件A和B之间的电气路径包括该连接部分。
可以使用相同的材料来形成用于将晶体管MD1和反熔丝元件11之间的布线连接到每个元件的连接部分(接触部分)，并形成用于将晶体管MD1和电阻器元件Rp之间的布线连接到每个元件的连接部分。例如，连接部分可以利用在绝缘膜中形成的开口中设置的导电层形成，其中该绝缘膜设置在晶体管MD1、反熔丝元件11和电阻器元件Rp之上。在这种情况下，连接部分由相同的材料制成，并具有大致相同的长度。连接部分还可以具有大致相同的横截面积。
晶体管MD1和反熔丝元件11之间的电气路径中的连接部分与晶体管MD1和电阻器元件Rp之间的电气路径中的连接部分具有大致相同的电阻。在这种配置中，可以通过调整晶体管MD1和反熔丝元件11之间的布线的寄生电阻以及晶体管MD1和电阻器元件Rp之间的布线的寄生电阻来调整电阻R1和电阻R2之间的关系。
例如，在如图3所示的其中布置晶体管MD1、反熔丝元件11和电阻器元件Rp的半导体基板的表面的平面图中，在Y方向上在晶体管MD1和电阻器元件Rp之间设置反熔丝元件11。利用这种布置，晶体管MD1和反熔丝元件11之间的布线的长度D1短于晶体管MD1和电阻器元件Rp之间的布线的长度D2。在本说明书中，元件A和元件B之间的布线的长度是布线接触用于连接到元件A的接触部分的位置与布线接触用于连接到元件B的接触部分的位置之间的长度。
在上述平面图中，如果电阻器元件Rp设置在晶体管MD1和反熔丝元件11之间，那么晶体管MD1和反熔丝元件11之间的布线的长度大于晶体管MD1和电阻器元件Rp之间的布线的长度。如果布线是由相同材料制成的导电层并且具有大致相同的布线宽度，那么布线的相应电阻之间的关系取决于每条布线的长度。在具有这种配置的半导体器件中，公式(3)中右侧的值变小，由此在信息被写入反熔丝元件11之前在节点N1和节点N2之间的组合电阻与在信息被写入反熔丝元件11之后在节点N1和节点N2之间的组合电阻之间的差变小。
另一方面，在图3中例示的配置中，晶体管MD1和反熔丝元件11之间的布线的长度D1能够小于晶体管MD1和电阻器元件Rp之间的布线的长度D2。因此，如果晶体管MD1和反熔丝元件11之间的电气路径的长度较小，并且晶体管MD1和电阻器元件Rp之间的电气路径较大，那么由此能够提高反熔丝元件11的读取可靠性。以这种方式，通过将用于连接晶体管MD1和反熔丝元件11的布线的电阻设定为小于用于连接晶体管MD1和电阻器元件Rp的布线的电阻，能够提高反熔丝元件11的读取可靠性。
下面描述具体示例，在图1和图2中例示的半导体器件中，假定电阻器元件Rp的电阻值Rrp为1000Ω，假定反熔丝元件11在写入之后的电阻值Rcp为10Ω，假定晶体管MD1的接通状态电阻Rmd1为1Ω。以下的表1例示了在晶体管MD1和反熔丝元件11之间的电阻R1为1Ω并且晶体管MD1和电阻器元件Rp之间的电阻R2为10Ω的配置中，以及在电阻R1为10Ω并且电阻R2为1Ω的配置中的组合电阻Rcom0和Rcom1。
表1
Rcom0 Rcom1
R1＝1Ω,R2＝10Ω 1011Ω 12Ω
R1＝10Ω,R2＝1Ω 1002Ω 21Ω
根据如上所述的反熔丝元件11的读取特性，能够利用写入之前的组合电阻值与写入之后的组合电阻值之间的更大差异(Rcom0-Rcom1)来实现更高的读取可靠性。如能够在表1中看出的，如果电阻R1为1Ω并且电阻R2为10Ω，那么写入之前的组合电阻值与写入之后的组合电阻值之间的差异(Rcom0-Rcom1)为999Ω。另一方面，如果电阻R1为10Ω并且电阻R2为1Ω，那么写入之前的组合电阻值与写入之后的组合电阻值之间的差异(Rcom0-Rcom1)为981Ω。
因此，与电阻R1为10Ω并且电阻R2为1Ω的情况相比，在电阻R1为1Ω并且电阻R2为10Ω的情况下的写入之前的组合电阻值与写入之后的组合电阻值之间的差异变大，使得能够实现更高的读取可靠性。换句话说，如果用于连接晶体管MD1和反熔丝元件11的布线比用于连接晶体管MD1和电阻器元件Rp的布线具有更小的电阻，那么能够实现更高的读取可靠性。在与写入之后的组合电阻Rcom1的比较中，特别地，写入之后的组合电阻Rcom1在电阻R1为1Ω并且电阻R2为10Ω时比在电阻R1为10Ω并且电阻R2为1Ω时被抑制60％或更低。
因此，在本示例性实施例中，在其中布置晶体管MD1、反熔丝元件11和电阻器元件Rp的半导体基板的表面的平面图中，反熔丝元件11在Y方向上设置在晶体管MD1和电阻器元件Rp之间。在这种布置中，晶体管MD1和反熔丝元件11之间的布线的长度D1短于晶体管MD1和电阻器元件Rp之间的布线的长度D2。换句话说，晶体管MD1和反熔丝元件11之间的电气路径短于晶体管MD1和电阻器元件Rp之间的电气路径。利用这种配置，可以实现充当存储器元件的反熔丝元件11的高读取可靠性。
晶体管MD1、反熔丝元件11和电阻器元件Rp在X方向上的宽度等于或小于排出元件的宽度和用于排出元件的驱动电路的宽度的范围内布置在Y方向上。因此，能够防止排液头基板在X方向上具有过大的尺寸。
例如，在产品装运时，在工厂中通过使用检查机器将信息写入反熔丝元件。可替代地，反熔丝元件可以安装在产品的主体中并且信息可以在用户开始使用产品之后被写入。在这种情况下，从产品主体供给与高电压VH对应的电压。
图4是沿着线A-B和线C-D截取的图3中例示的排液头基板的示意性横截面图。
在半导体基板110中，P阱区101和N阱区102a、102b和102c形成在P型硅基板100上。P阱区101能够按照与用于形成NMOS晶体管的P阱区的过程相同的过程形成，其中NMOS晶体管形成逻辑电路。N阱区102a、102b和102c能够按照与用于形成PMOS晶体管的N阱区的过程相同的过程形成，其中PMOS晶体管形成逻辑电路。
N阱区相对于P型硅基板100的杂质浓度是当N阱区102a、102b和102c与P型硅基板100之间的击穿电压高于高电压VH时所获取的浓度。P阱区101以及N阱区102a、102b和102c的杂质浓度是当P阱区101与N阱区102a和102b之间的击穿电压高于高电压VH时所获取的浓度。
在P阱区101以及N阱区102a、102b和102c上形成场氧化物膜103、高浓度N型扩散区106a至106e以及高浓度P型扩散区107。例如，场氧化物膜103能够通过硅的局部氧化(LOCOS)来形成。
描述充当高电压NMOS晶体管的晶体管MD1的配置。栅极电极105a经由栅极绝缘膜104设置在彼此相邻的P阱区101和N阱区102a上。P阱区101和栅极电极105a彼此重叠的区域是沟道形成区。
高浓度N型扩散区106a和高浓度P型扩散区107分别是晶体管MD1的源极和背栅极电极。N阱区102a具有在栅极电极105a下方延伸的部分，作为漏极的电场缓和区。在N阱区102a中形成的高浓度N型扩散区106b充当晶体管MD1的漏极电极。栅极电极105a的漏极侧具有LOCOS偏移结构，其中漏极侧覆盖N阱区102a中形成的场氧化物膜103。
因此，即使晶体管MD1处于截止状态，即，栅极电极的电位为接地电位并且漏极电极的电压上升到高电压VH，也能够确保栅极-漏极击穿电压。
接下来，描述反熔丝元件11的配置。反熔丝元件11包括上电极、下电极和其间的绝缘层。例如，经由栅极绝缘膜104设置在N阱区102b上的电极105b用作反熔丝元件11的上电极。N-阱区102b的连接到高浓度N型扩散区106c并且与上电极在其中布置有包括半导体基板110的晶体管MD1的元件的表面的平面图中重叠的部分用作下电极。如在平面图中看到的那样在上面布置有晶体管MD1、反熔丝元件11和电阻器元件Rp的表面例如是如在平面图中看到的晶体管MD1的沟道形成区的表面。
在图4中，高浓度N型扩散区106c仅在N阱区102b的在平面图中不与上电极重叠的区域中形成。但是，高浓度N型扩散区106c的配置不限于此。例如，高浓度N型扩散区106b可以在与上电极重叠的区域的一部分或全部中形成。当高浓度N型扩散区106c也在与上电极在平面图中重叠的区域中形成时，高浓度N型扩散区106c的重叠部分也用作反熔丝元件11的下电极。
在图4中，反熔丝元件11的下电极连接到晶体管MD1的漏极。可替代地，上电极可以连接到晶体管MD1的漏极，并且下电极可以连接到高电压VH。
例如，在形成了形成逻辑电路的晶体管MP1和MN1的栅极绝缘膜的过程中，栅极绝缘膜104可以被形成为氧化物膜。例如，栅极电极105a和105b可以是多晶硅层。多晶硅层、高浓度N型扩散区106a至106c以及高浓度P型扩散区107可以在用于形成晶体管MP1和MN1的元件的过程中形成，其中晶体管MP1和MN1形成低击穿电压逻辑电路。
以这种方式，如果具有MOS结构的反熔丝元件被用于反熔丝元件11，那么MOS晶体管被用于用来控制对反熔丝元件11的写入的晶体管，反熔丝元件和晶体管可以在相同的过程中形成。因此，能够以少量的过程和低的成本形成半导体器件。
设置有多个接触部分108的绝缘膜被设置在高浓度P型扩散区107、N型扩散区106a至106e和场氧化物膜103上。导电层109a至109e被设置在绝缘膜上。例如，导电层109a至109e可以由诸如铝之类的金属形成。导电层109a至109e、电极和布线的制造方法、材料和结构不限于此，只要这些部件能够彼此电连接即可。
图4例示了其中反熔丝元件11是具有由多晶硅形成的上电极和下电极以及N阱区102b的电容器元件的示例。反熔丝元件11的结构不限于此，而是可以例如是采用PMOS晶体管的电容器元件。反熔丝元件11的下电极和上电极中的任一个用作一个端子，并且另一个用作另一个端子。
电阻器元件Rp包括作为半导体基板110中的半导体区的N阱区102c，分别经由高浓度N型扩散区106d和106e连接到导电层109d和109e。但是，电阻器元件Rp的结构不限于此。例如，由导电层形成的电阻器或由多晶硅形成的电阻器可以用于电阻器元件Rp。
导电层109a经由接触部分108连接到晶体管MD1的源极和背栅极，并且设置有接地电位。导电层109b经由接触部分108连接到晶体管MD1的漏极和反熔丝元件11的下电极。导电层109c经由接触部分108连接到反熔丝元件11的上电极以及电阻器元件Rp，并且在写入时向导电层109c施加高电压VH。如图3中所示，导电层109d从导电层109b继续。因此，导电层109b和109d是相同的导电层。
在导电层109b(布线)中，建立晶体管MD1的漏电极106b与反熔丝元件11的下电极106c之间的连接，与接触部分108接触的部分之间的寄生电阻是电阻R1。连接与电阻器元件Rp接触形成的N型扩散区106e与晶体管MD1的漏极电极106b的导电层109b的一部分和导电层109d的寄生电阻以及连接N型扩散区106e与导电层109d的部分的接触电阻均为电阻R2。在本说明书中，晶体管MD1和反熔丝元件11之间的布线的电阻指示为上述的电阻R1，并且晶体管MD1和电阻器元件Rp之间的布线的电阻指示为上述的电阻R2。
在本示例性实施例中，晶体管MD1和反熔丝元件11之间的布线的长度D1比晶体管MD1和电阻器元件Rp之间的布线的长度D2短。换句话说，晶体管MD1和反熔丝元件11之间的电气路径的长度小于晶体管MD1和电阻器元件Rp之间的电气路径的长度。例如，在其中布置有晶体管MD1、反熔丝元件11和电阻器元件Rp的半导体基板的表面的平面图中，反熔丝元件11设置在晶体管MD1和电阻器元件Rp之间。即，在平面图中，晶体管MD1和反熔丝元件11之间的距离比晶体管MD1和电阻器元件Rp之间的距离短。
这种配置能够提高充当存储器元件的反熔丝元件的读取可靠性。在该配置中，晶体管MD1和反熔丝元件11之间的布线的电阻(电阻R1)小于晶体管MD1和电阻器元件Rp之间的布线的电阻(电阻R2)。
下面描述第二示例性实施例。本示例性实施例被描述为将根据第一示例性实施例的半导体器件应用于排液设备的应用示例。
图5是根据本示例性实施例的包括半导体器件的排液头基板中的上面形成有元件的半导体基板110的表面的示意性平面图。排液头基板300包括供给端口301、包括多个排出元件的排出元件组302a和302b、驱动电路部分303a和303b、反熔丝元件组304以及电阻器元件组305。
供给端口301在X方向上延伸。排出元件组302a和302b各自包括在X方向上布置的多个排出元件，并且沿着与X方向交叉的Y方向布置，其间具有供给端口301。在这个示例中，Y方向与X方向正交。驱动电路部分303a和303b各自包括多个驱动电路。这多个驱动电路中的每一个驱动电路驱动在排出元件组302a和302b中的对应一个排出元件。例如，驱动电路包括AND电路和MOS晶体管。
反熔丝元件组304包括沿着半导体基板110在X方向上延伸的一侧布置的多个反熔丝元件11。电阻器元件组305布置在反熔丝元件组304与驱动电路部分303b之间，并且包括在X方向上布置并且各自与对应的一个反熔丝元件11串联连接的多个电阻器元件Rp。
多个电源端子306沿着半导体基板110在Y方向上延伸的侧来布置。调整单元12可以按照使得电阻器元件Rp的温度可调的方式设置在一个位置上。例如，调整单元12可以设置于在形成半导体基板110的元件的表面的平面图中与包括多个电阻器元件Rp的电阻器元件组305重叠的位置上。图3例示了由图5中虚线指示的包括半导体器件的排液头基板的局部区域的详细平面图。
图6是例示包括根据第一示例性实施例的半导体器件的排液头基板中的布置的图。在X方向上，电阻器元件Rp、反熔丝元件11和晶体管MD1以与充当排出元件的加热器Rh之间的间隔相同的间隔布置。包括图7中例示的控制电路203、信号204、205、206和207以及NAND电路的控制单元208控制晶体管MD1和晶体管MD2。
反熔丝元件11设置成靠近晶体管MD1。更具体而言，晶体管MD1和反熔丝元件11之间的距离短于晶体管MD1和电阻器元件Rp之间的距离。在这种配置中，晶体管MD1和反熔丝元件11之间的电气路径的长度短于晶体管MD1和电阻器元件Rp之间的电气路径路的长度。换句话说，连接晶体管MD1和反熔丝元件11的布线的长度短于连接晶体管MD1和电阻器元件Rp的布线的长度。
因此，排液头基板能够以使得连接晶体管MD1和反熔丝元件11的布线的电阻低于连接晶体管MD1和电阻器元件Rp的布线的电阻的方式配置。因此，能够提高充当存储器元件的反熔丝元件11的读取可靠性。
图7例示了包括根据第一或第二示例性实施例的半导体器件(存储器单元10)的排液头基板的电路配置的示例。排液头基板包括存储器单元10、NAND逻辑电路和记录单元201。
存储器单元10包括：包括晶体管MP1和晶体管MN1的反相器、晶体管MD1、反熔丝元件11(电容器元件Ca)以及电阻器元件Rp。记录单元201包括加热器Rh(热电转换元件)(即，排出元件)以及驱动加热器Rh的驱动单元(例如，晶体管MD2和AND逻辑电路)。能够利用通过驱动加热器Rh(即，通过导通加热器Rh来生成热量)而排出的记录材料来执行记录。
控制电路203可以包括例如移位寄存器和锁存电路(未例示)。例如，时钟信号CLK、图像数据信号DATA、锁存信号LT和加热器控制信号HE可以经由主个人计算机(PC)(未例示)而被输入到控制电路203。作为用于逻辑运算的电源电压，第一电源电压VDD(例如，3V至5V)被供给至AND和NAND电路以及控制电路203。记录单元201和存储器单元10各自电连接到控制电路203。
例如，对于各自包括n个记录单元201的m个组，控制电路203能够通过控制记录单元201的操作来对每个组执行加热器Rh的时分驱动。时分驱动能够在控制电路203输出m位块选择信号204和n位时分选择信号205时实现。
对应的块选择信号204和时分选择信号205被输入到AND逻辑电路，因而晶体管MD2被带入导通状态，以驱动加热器Rh。在此时，第二电源电压VH1(例如，24V)作为用于驱动加热器Rh的电源电压被供给到记录单元201，并且接地布线GND的电位为接地电位。
校正块选择信号204、时分选择信号205以及控制信号207被输入到NAND逻辑电路，并且反相器向晶体管MD1输出对应的信号。因此，晶体管MD1在导通状态与非导通状态之间切换。用于将信息写入反熔丝元件11(电容器元件Ca)的第三电源电压VH2被供给存储器单元10，并且接地布线GND的电位为接地电位。
在本示例性实施例中，晶体管MD1、反熔丝元件11和电阻器元件Rp在X方向上以与加热器Rh(排出元件)之间的间隔相同的间隔布置。但是，根据本示例性实施例的排液头基板的配置不限于此。例如，如图8所示，晶体管MD1、反熔丝元件11和电阻器元件Rp可以在X方向上以加热器Rh之间的间隔的两倍大的间隔来布置。此外，可以存在没有反熔丝元件11的区域。控制单元208的功能单元可以不是都设置在反熔丝元件和记录元件之间。通常用于控制反熔丝元件和记录元件的功能单元的一部分可以设置在它们之间。
下面描述第三示例性实施例。在本示例性实施例中，参照图9描述采用喷墨记录方法并包括根据第一示例性实施例的半导体器件或根据第二示例性实施例的排液头基板的排液设备的示例。排液设备的配置不限于此，也可以采用熔融型或升华型排液设备。
例如，排液设备可以是仅具有记录功能的单功能打印机，或者可以是具有多种功能(包括诸如记录功能、传真功能、扫描仪功能和其它功能)的多功能打印机。排液设备可以是用于制造例如滤色器、电子设备、光学设备或使用预定记录方法的微小结构的制造设备。
术语“记录”不仅可以包括在记录介质上形成可视化的以使人在视觉上可感知的图像、设计、图案、结构等，而且还可以包括对介质的处理。术语“记录介质”不仅可以包括排液设备中一般使用的纸，而且还可以包括能够接受记录材料的材料，诸如布、塑料膜、金属板、玻璃、陶瓷、树脂、木材和皮革。术语“记录材料”不仅可以包括当应用到记录介质上时能够形成图像、设计、图案等或者能够处理记录介质的液体，而且可以包括能够用于记录材料处理(例如，使包含在记录材料中的着色材料凝固或不溶化(insolubilization))的液体。
图9A例示了排液头1810的主要部分。排液头1810包括供墨端口1803。在图9A中，上述示例性实施例中的加热器Rh被描述为发热单元1806。如图9A所示，排液头1810可以通过在基部构件1808上组装用于形成与多个排出端口1800连通的流动路径1805的流动路径壁构件1801和包括供墨端口1803的顶板1802而形成。在这种配置中，通过供墨端口1803喷射的墨被积累在内部公共液体室1804中，并且被供给到每个液体路径1805。在这种状态下，基部构件1808和发热单元1806被驱动，由此从排出端口1800排出墨。
图9B是例示排液头1810的整体配置的图。排液头1810包括记录单元1811和墨容器1812。记录单元1811包括上述多个排出端口1800以及根据第一或第二示例性实施例的排液头基板300。墨容器1812存储要供给到记录单元1811的墨。在边界K的一侧上，墨容器1812可拆卸地附接到记录单元1811。排液头1810设置有当安装在图9C中例示的排液设备1900上时用于从滑架侧接收电信号的电接触件(未例示)。发热单元1806基于电信号生成热量。墨容器1812结合了用于保持墨的纤维或多孔墨吸收构件。
将图9B中例示的排液头1810安装在采用喷墨记录方法的排液设备1900(下文中的喷墨排液设备1900)的主体上，并且控制从主体供给到排液头1810的信号。利用这种配置，可以提供能够实现高速和高质量记录的喷墨排液设备1900。下面描述使用排液头1810的喷墨排液设备1900。
图9C是根据本公开的本示例性实施例的喷墨排液设备1900的外部透视图。在图9C中，排液头1810安装在滑架1920上，滑架1920与根据驱动马达1901的正/反旋转而经由驱动力传动齿轮1902和1903旋转的导螺杆1904的螺旋槽1921啮合。在这种配置中，排液头1810可以通过来自驱动马达1901的驱动力在由箭头a和b指示的方向上沿着引导件1919与滑架1920一起往复移动。用于按压通过记录介质馈送设备(未例示)传送到压板1906上的记录片材P的纸张按压板1905在滑架移动方向上将记录片材P压靠在压板1906上。
光电耦合器1907和1908是原位(home position)检测单元。使用光电耦合器1907和1908来识别设置于滑架1920中的杆1909在设置有光电耦合器1907和1908的区域中的存在并改变驱动马达1901的旋转方向。支撑构件1910支撑用于封盖排液头1810的整个表面的盖构件1911。抽吸单元1912能够抽空盖构件1911的内部，由此通过盖内开口1913对排液头1810执行抽吸复原。移动构件1915使得清洁刮片1914能够在其纵向方向上移动。清洁刮片1914和移动构件1915由主体支撑板1916支撑。可以使用已知的清洁刮片代替在例示的示例性实施例中的清洁刮片1914。被设置用于使抽吸复原的抽吸操作开始的杆1917根据与滑架1920啮合的凸轮1918的移动而移动。杆1917的移动由已知的传动单元(诸如离合器开关)基于来自驱动马达1901的驱动力来控制。在设备的主体上设置记录控制单元(未例示)。记录控制单元向在排液头1810中设置的发热单元1806供给信号，并执行驱动马达1901和其它构件的机构的驱动控制。
具有上述配置的喷墨排液设备1900在由记录介质传送设备传送到压板1906上的记录片材P上执行记录，其中排液头1810在记录片材P的整个宽度上以往复方式移动。排液头1810包括根据上述示例性实施例的排液基板，因此使得能够同时实现改进的墨排出准确度和利用低电压的驱动二者。
接下来，下面描述用于执行针对上述设备的记录控制的控制电路的配置。图9D是例示用于喷墨排液设备1900的控制电路的配置的框图。控制电路包括通过其输入记录信号的接口1700、微处理器单元(MPU)1701、程序只读存储器(ROM)1702、动态随机存取存储器(DRAM)1703以及门阵列1704。程序ROM 1702存储要由MPU 1701执行的控制程序。DRAM 1703存储上述记录信号和各种类型的数据(诸如供给到头的数据)。门阵列1704执行对于向排液头1708供给记录数据的控制。门阵列1704执行对于在接口1700、MPU 1701和DRAM 1703之间传送数据的控制。控制电路还包括用于传送排液头1708的载体马达1710和用于传送记录片材P的传送马达1709。控制电路还包括用于驱动排液头1708的头驱动器1705和分别用于驱动传送马达1709和载体马达1710的马达驱动器1706和1707。
描述控制配置的操作。当记录信号被输入到接口1700时，记录信号被转换成门阵列1704和MPU 1701之间的打印数据。然后，当驱动马达驱动器1706和1707时，根据发送到头驱动器1705的打印数据来驱动排液头1708，以执行打印。
排液设备可以是具有三维(3D)数据并形成3D图像的设备。
如上所述，通过将根据第一示例性实施例的半导体器件或根据第二示例性实施例的排液头基板应用于排液设备，可以提供具有改进的可靠性的排液设备。
虽然已经参照示例性实施例描述了本公开，但是应当理解的是，本公开不限于所公开的示例性实施例。所附权利要求的范围应当被赋予最广泛的解释，以便涵盖所有此类修改以及等同的结构和功能。

Claims (25)

1.一种半导体器件，其特征在于，包括：
晶体管，连接到具有第一电位的端子；
反熔丝元件，串联连接在所述晶体管和具有不同于所述第一电位的第二电位的端子之间；以及
电阻器元件，与所述反熔丝元件并联连接在所述晶体管和具有所述第二电位的端子之间，
其中所述晶体管和所述反熔丝元件之间的电气路径的长度小于所述晶体管和所述电阻器元件之间的电气路径的长度。
2.根据权利要求1所述的半导体器件，
其中所述晶体管的沟道形成区在半导体基板中形成，以及
其中所述电阻器元件包括在所述半导体基板中形成的半导体区。
3.根据权利要求1所述的半导体器件，其中所述反熔丝元件具有MOS结构并且被配置为使得信息通过栅极绝缘膜的介电击穿被写入。
4.一种排液头基板，其特征在于，包括：
多个排出元件，被配置为排出液体；
控制电路，电连接到所述多个排出元件；以及
根据权利要求1所述的半导体器件，电连接到所述控制电路。
5.根据权利要求4所述的排液头基板，其中所述多个排出元件布置在第一方向上。
6.根据权利要求5所述的排液头基板，其中所述电阻器元件具有纵向方向在与所述第一方向交叉的第二方向上延伸的形状。
7.根据权利要求4所述的排液头基板，其中所述排出元件是加热器。
8.一种半导体器件，其特征在于，包括：
晶体管，连接到具有第一电位的端子；
反熔丝元件，连接在所述晶体管和具有不同于所述第一电位的第二电位的端子之间；以及
电阻器元件，与所述反熔丝元件并联连接在所述晶体管和具有所述第二电位的端子之间，
其中所述晶体管、所述反熔丝元件和所述电阻器元件布置在半导体基板上，
其中，在其中布置有所述晶体管、所述反熔丝元件和所述电阻器元件的所述半导体基板的表面的平面图中，所述晶体管和所述反熔丝元件之间的距离小于所述晶体管和所述电阻器元件之间的距离，以及
其中所述晶体管、所述反熔丝元件和所述电阻器元件布置在所述半导体基板的所述表面上。
9.根据权利要求8所述的半导体器件，其中用于连接所述晶体管和所述反熔丝元件的布线的长度小于用于连接所述晶体管和所述电阻器元件的布线的长度。
10.根据权利要求8所述的半导体器件，
其中所述晶体管的沟道形成区在所述半导体基板中形成，以及
其中所述电阻器元件包括在所述半导体基板中形成的半导体区。
11.根据权利要求8所述的半导体器件，其中所述反熔丝元件具有MOS结构并且被配置为使得信息通过栅极绝缘膜的介电击穿被写入。
12.一种排液头基板，其特征在于，包括：
多个排出元件，被配置为排出液体；
控制电路，电连接到所述多个排出元件；以及
根据权利要求8所述的半导体器件，电连接到所述控制电路。
13.根据权利要求12所述的排液头基板，其中所述多个排出元件布置在第一方向上。
14.根据权利要求13所述的排液头基板，其中所述电阻器元件具有纵向方向在与所述第一方向交叉的第二方向上延伸的形状。
15.根据权利要求12所述的排液头基板，其中所述排出元件是加热器。
16.一种半导体器件，其特征在于，包括：
晶体管，连接到具有第一电位的端子；
反熔丝元件，连接在所述晶体管和具有不同于所述第一电位的第二电位的端子之间；以及
电阻器元件，与所述反熔丝元件并联连接在所述晶体管和具有所述第二电位的端子之间，
其中用于连接所述晶体管和所述反熔丝元件的布线的电阻小于用于连接所述晶体管和所述电阻器元件的布线的电阻。
17.根据权利要求16所述的半导体器件，其中用于连接所述晶体管和所述反熔丝元件的布线的长度小于用于连接所述晶体管和所述电阻器元件的布线的长度。
18.根据权利要求16所述的半导体器件，
其中所述晶体管的沟道形成区在半导体基板中形成，以及
其中所述电阻器元件包括在所述半导体基板中形成的半导体区。
19.根据权利要求16所述的半导体器件，其中所述反熔丝元件具有MOS结构并且被配置为使得信息通过栅极绝缘膜的介电击穿被写入。
20.一种排液头基板，其特征在于，包括：
多个排出元件，被配置为排出液体；
控制电路，电连接到所述多个排出元件；以及
根据权利要求16所述的半导体器件，电连接到所述控制电路。
21.根据权利要求20所述的排液头基板，其中所述多个排出元件布置在第一方向上。
22.根据权利要求21所述的排液头基板，其中所述电阻器元件具有纵向方向在与所述第一方向交叉的第二方向上延伸的形状。
23.根据权利要求20所述的排液头基板，其中所述多个排出元件是加热器。
24.一种排液头，其特征在于，包括：
记录单元，包括根据权利要求4至7、12至15以及20至23中任一项所述的排液头基板，以及多个排出端口，所述多个排出端口以使得每个排出端口与所述排液头基板的所述多个排出元件中的不同的一个排出元件对应的这种方式布置；以及
墨容器，附连到所述记录单元。
25.一种排液设备，其特征在于，包括：
根据权利要求24所述的排液头；
滑架，安装有所述排液头；以及
引导件，用于移动所述滑架。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11020966B2 (en) * 2018-04-27 2021-06-01 Canon Kabushiki Kaisha Liquid ejection head substrate, method of manufacturing liquid ejection head substrate, and liquid ejection head
US20220037312A1 (en) * 2020-07-29 2022-02-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device, method, layout, and system
EP4046801A1 (en) * 2021-02-22 2022-08-24 Canon Kabushiki Kaisha Element substrate, liquid discharge head, and liquid discharge apparatus
CN116013376B (zh) * 2023-03-27 2023-08-04 长鑫存储技术有限公司 存储器版图及存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3923982B2 (ja) * 2005-01-12 2007-06-06 株式会社東芝 半導体集積回路
CN100438020C (zh) * 2005-09-13 2008-11-26 联华电子股份有限公司 半导体元件的熔丝
KR101596227B1 (ko) * 2008-10-02 2016-02-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8400860B2 (en) * 2010-07-20 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical fuse memory
US8507326B2 (en) * 2011-09-14 2013-08-13 Globalfoundries Inc. BEOL anti-fuse structures for gate last semiconductor devices
JP5981815B2 (ja) 2012-09-18 2016-08-31 キヤノン株式会社 記録ヘッド用基板及び記録装置

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