KR20110088641A - 반도체 메모리의 퓨즈 셋 - Google Patents

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Abstract

반도체 메모리의 퓨즈 셋은 로우 어드레스가 리페어하기로 설정된 어드레스일 경우 비교 신호를 활성화시키도록 구성된 어드레스 비교부, 제 1 뱅크와 제 2 뱅크 중에서 어느 하나를 선택하기 위한 뱅크 선택 신호를 생성하도록 구성된 뱅크 선택 퓨즈 회로, 및 비교 신호와 뱅크 선택 신호를 이용하여 제 1 뱅크와 제 2 뱅크 중에서 어느 하나의 리페어를 결정하는 리페어 판단 신호를 생성하도록 구성된 판단부를 포함한다.

Description

반도체 메모리의 퓨즈 셋{FUSE SET OF SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 퓨즈 셋에 관한 것이다.
일반적으로 반도체 메모리는 공정상의 문제로 패일(Fail) 즉, 불량 처리된 메모리 셀, 비트 라인 또는 워드 라인을 리패어하기 위한 리던던시(Redundancy) 셀, 리던던시 비트 라인 또는 리던던시 워드 라인 등을 구비하고 있다.
또한 리패어된 어드레스 정보를 저장하고, 외부에서 지정한 어드레스가 리패어 되어야 할 어드레스인지 판단하여 그 결과를 알리기 위한 퓨즈 셋이 구비된다.
반도체 메모리는 메모리 영역을 뱅크라는 단위로 구분할 수 있으며, 뱅크 별로 로우 어드레스(Row Address)를 대체하기 위한 퓨즈 셋이 구비된다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 메모리의 퓨즈 셋(1)은 인에이블 퓨즈 회로(10), 어드레스 비교부(20) 및 판단부(30)를 포함한다.
인에이블 퓨즈 회로(10)는 로우 어드레스를 대체하기 위한 퓨즈 셋의 사용 여부를 나타내는 퓨즈 인에이블 신호(FSE)를 생성하도록 구성된다.
어드레스 비교부(20)는 로우 어드레스(BALR<2:12>)가 리페어하기로 설정된 어드레스일 경우 비교 신호(HITM<2:12>)를 활성화시키도록 구성된다.
이때 로우 어드레스(BALR<2:12>)는 뱅크 정보를 갖는 로우 어드레스이다. 즉, 특정 뱅크에 대하여 지정된 로우 어드레스이다.
판단부(30)는 퓨즈 인에이블 신호(FSE)와 비교 신호(HITM<2:12>) 및 리페어 디스에이블 신호(HITSIDB)에 따라 리페어 판단 신호(HITB)를 생성하도록 구성된다.
도 2에 도시된 바와 같이, 인에이블 퓨즈 회로(10)는 퓨즈(F1), 복수의 트랜지스터(M1 ~ M3) 및 복수의 인버터(IV1 ~ IV3)를 포함한다.
인에이블 퓨즈 회로(10)는 하이 펄스 형태의 리셋 신호(RST)에 응답하여 퓨즈 인에이블 신호(FSE)를 활성화 레벨 즉, 하이 레벨로 초기화시킨다.
인에이블 퓨즈 회로(10)는 퓨즈(F1)가 컷팅 되지 않은 경우 퓨즈 인에이블 신호(FSE)를 로우 레벨로 비활성화시키고, 퓨즈(F1)가 컷팅된 경우 퓨즈 인에이블 신호(FSE)를 하이 레벨로 활성화시킨다.
인에이블 퓨즈 회로(10)는 리셋 신호(RST)가 비활성화된 구간 동안 외부 전원(VDD)을 퓨즈 전원(FPWR)으로서 생성한다.
도 3에 도시된 바와 같이, 어드레스 비교부(20)는 로우 어드레스(BALR<2:12>)의 비트 수 만큼의 비교 로직(20-1 ~ 20-11)을 포함한다.
비교 로직들(20-1 ~ 20-11)은 서로 동일하게 구성할 수 있다. 비교 로직(20-1)은 퓨즈(F11), 복수의 트랜지스터(M11, 12), 인버터(IV11), 낸드 게이트(ND11) 및 복수의 패스 게이트(PG11, PG12)를 포함한다.
비교 로직들(20-1 ~ 20-11)은 로직 하이 컷(Logic High Cut) 방식으로 리페어 로우 어드레스를 지정한다. 즉, 대체할 어드레스 비트가 하이 레벨인 경우 퓨즈를 컷팅하고, 대체할 어드레스 비트가 로우 레벨인 경우 퓨즈를 컷팅하지 않는다.
비교 로직(20-1)은 퓨즈(F11)가 컷팅된 경우 로우 어드레스(BALR<2>)를 바이패스(bypass)시켜 비교 신호(HITM<2>)로서 출력하고, 퓨즈(F11)가 컷팅되지 않은 경우 로우 어드레스(BALR<2>)를 반전시켜 비교 신호(HITM<2>)로서 출력한다.
도 4에 도시된 바와 같이, 판단부(30)는 복수의 낸드 게이트(ND21 ~ ND24), 노아 게이트(NR21) 및 복수의 인버터(IV21, IV22)를 포함한다.
판단부(30)는 비교 신호(HITM<2:12>), 퓨즈 인에이블 신호(FSE) 및 리페어 디스에이블 신호(HITSIDB)가 모두 하이 레벨인 경우 리페어 판단 신호(HITB)를 로우 레벨로 활성화시켜 출력한다.
이때 리페어 디스에이블 신호(HITSIDB)는 실제로는 특정 로우 어드레스의 리페어를 위해 퓨즈 컷이 이루어진 상태이지만, 테스트를 위해 리페어가 이루어지지 않도록 리페어 판단 신호(HITB)를 하이 레벨로 비활성화시키기 위해 사용되는 신호이다.
그러나 상술한 종래 기술은 뱅크 별로 독립적인 퓨즈 셋을 배치하기 위한 회로 면적을 필요로 한다.
또한 반도체 메모리의 불량은 뱅크들에 균일하게 발생하는 것이 아니라, 특정 뱅크에 집중되는 경향이 있다. 따라서 불량이 집중되는 특정 뱅크를 제외한 다른 뱅크에 배치된 퓨즈 셋들은 동작이 필요 없게 되어 면적 손실을 초래하는 문제가 있다.
본 발명의 실시예는 면적 효율을 향상시킬 수 있도록 한 반도체 메모리의 퓨즈 셋을 제공함에 그 목적이 있다.
본 발명의 실시예는 로우 어드레스가 리페어하기로 설정된 어드레스일 경우 비교 신호를 활성화시키도록 구성된 어드레스 비교부, 제 1 뱅크와 제 2 뱅크 중에서 어느 하나를 선택하기 위한 뱅크 선택 신호를 생성하도록 구성된 뱅크 선택 퓨즈 회로, 및 비교 신호와 뱅크 선택 신호를 이용하여 제 1 뱅크와 제 2 뱅크 중에서 어느 하나의 리페어를 결정하는 리페어 판단 신호를 생성하도록 구성된 판단부를 포함함을 특징으로 한다.
본 발명의 실시예는 상기 퓨즈 셋의 사용 여부를 결정하는 퓨즈 인에이블 신호를 생성하도록 구성된 인에이블 퓨즈 회로, 로우 어드레스가 리페어하기로 설정된 어드레스일 경우 비교 신호를 활성화시키도록 구성된 어드레스 비교부, 제 1 뱅크와 제 2 뱅크 중에서 퓨즈 셋에 할당된 어느 하나를 정의하기 위한 뱅크 선택 신호를 생성하도록 구성된 뱅크 선택 퓨즈 회로, 뱅크 선택 신호 그리고 제 1 뱅크와 제 2 뱅크의 활성화 상태를 정의하는 뱅크 액티브 신호에 응답하여 리페어 제어 신호를 생성하도록 구성된 제어부, 및 비교 신호와 뱅크 선택 신호 및 리페어 제어신호에 따라 제 1 뱅크와 제 2 뱅크 중에서 어느 하나의 리페어를 결정하는 리페어 판단 신호를 생성하도록 구성된 판단부를 포함함을 다른 특징으로 한다.
본 발명의 실시예는 반도체 메모리의 퓨즈 셋이 서로 다른 뱅크를 공유할 수 있도록 함으로써 퓨즈 셋의 면적 및 배선을 감소시킬 수 있다.
도 1은 종래의 기술에 따른 퓨즈 셋(1)의 블록도,
도 2는 도 1의 인에이블 퓨즈 회로(10)의 회로도,
도 3은 도 1의 어드레스 비교부(20)의 회로도,
도 4는 도 1의 판단부(30)의 회로도,
도 5는 본 발명의 실시예에 따른 퓨즈 셋(100)의 블록도,
도 6은 도 5의 어드레스 비교부(200)의 회로도,
도 7은 도 5의 뱅크 선택 퓨즈 회로(300)의 회로도,
도 8은 도 5의 제어부(400)의 회로도,
도 9는 도 5의 판단부(500)의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 실시예에 따른 반도체 메모리의 퓨즈 셋(100)은 서로 다른 두 개의 뱅크(이하, 제 1 뱅크 및 제 2 뱅크)가 공유할 수 있도록 구성된다. 즉, 워드 라인(WL) 방향으로 인접한 제 1 뱅크와 제 2 뱅크에서 퓨즈 셋(100)을 공유할 수 있도록 구성한 것이다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 메모리의 퓨즈 셋(100)은 인에이블 퓨즈 회로(10), 어드레스 비교부(200), 뱅크 선택 퓨즈 회로(300), 제어부(400) 및 판단부(500)를 포함한다.
인에이블 퓨즈 회로(10)는 로우 어드레스를 대체하기 위한 퓨즈 셋의 사용 여부를 나타내는 퓨즈 인에이블 신호(FSE)를 생성하도록 구성된다.
인에이블 퓨즈 회로(10)는 도 2와 동일하게 구성할 수 있다.
어드레스 비교부(200)는 로우 어드레스(RALR<2:12>)가 리페어하기로 설정된 어드레스일 경우 비교 신호(FHITB<2:12>)를 활성화시키도록 구성된다.
뱅크 선택 퓨즈 회로(300)는 제 1 뱅크와 제 2 뱅크 중에서 퓨즈 셋(100)이 리페어하기로 할당된 어느 하나를 정의하기 위한 뱅크 선택 신호(ISFRB)를 생성하도록 구성된다.
제어부(400)는 뱅크 선택 신호(ISFRB) 및 뱅크 액티브 신호(XQDE<0:1>)를 이용하여 복수의 리페어 제어 신호(XAE, FLT, FLTB)를 생성하도록 구성된다. 또한 제어부(400)는 뱅크 선택 신호(ISFRB)를 반전시켜 생성한 또 하나의 뱅크 선택 신호(ISFR)를 생성하도록 구성된다.
이때 뱅크 액티브 신호(XQDE<0:1>)는 제 1 뱅크와 제 2 뱅크의 활성화 여부를 정의하는 신호이다.
뱅크 액티브 신호(XQDE<1>)는 제 1 뱅크의 액티브시 로우 레벨로 활성화되고, 뱅크 액티브 신호(XQDE<0>)는 제 2 뱅크의 액티브시 로우 레벨로 활성화된다.
판단부(500)는 뱅크 선택 신호(ISFRB, ISFR)와 비교 신호(FHITB<2:12>)를 이용하여 제 1 뱅크 또는 제 2 뱅크의 리페어를 결정하기 위한 리페어 판단 신호(HITLB, HITRB)를 생성하도록 구성된다.
판단부(500)는 리페어 제어 신호(XAE)를 이용하여 퓨즈 셋(100)이 할당된 뱅크의 액티브 동작시 리페어 판단 신호(HITLB, HITRB)의 생성이 가능하도록 구성된다.
판단부(500)는 리페어 제어 신호들(FLT, FLTB)에 따라 반도체 메모리의 동작 모드 변경(예를 들어, 뱅크 인터리브: Bank Interleave)에 따라 입력된 어드레스에 의해 현재 생성된 리페어 판단 신호(HITLB, HITRB)의 레벨이 변경되지 않도록 구성된다.
도 6에 도시된 바와 같이, 어드레스 비교부(200)는 로우 어드레스(RALR<2:12>)의 비트 수 만큼의 비교 로직(200-1 ~ 200-11)을 포함한다.
비교 로직들(200-1 ~ 200-11)은 서로 동일하게 구성할 수 있다. 비교 로직(200-1)은 퓨즈(F11), 복수의 트랜지스터(M11, 12), 인버터(IV11), 낸드 게이트(ND11) 및 복수의 패스 게이트(PG11, PG12)를 포함한다.
어드레스 비교부(200)는 뱅크 정보를 갖지 않는 로우 어드레스(RALR<2:12>)를 입력 받는다. 본 발명의 실시예는 서로 다른 두 뱅크가 퓨즈 셋(100)을 공유하는 구조이다. 따라서 종래 기술의 뱅크 정보를 갖는 로우 어드레스(BALR<2:12>) 대신에 로우 어드레스 스트로브 명령(RAS)에 따라 입력되며 뱅크 정보를 갖지 않는 로우 어드레스(RALR<2:12>)를 사용하는 것이다.
이때 로우 어드레스(BALR<2:12>)와 로우 어드레스(RALR<2:12>)는 뱅크 정보의 유무만 다를 뿐, 논리값 자체는 동일하다. 다만, 로우 어드레스(RALR<2:12>)는 다수의 인버터들을 경유하여 전송되므로 로우 어드레스(BALR<2:12>)와 반대 위상을 갖는 로우 어드레스(RALR<2:12>)의 인출이 가능하다.
어드레스 비교부(200)는 로직 로우 컷(Logic Low Cut) 방식으로 리페어 로우 어드레스를 지정한다.
따라서 본 발명의 실시예에서는 로직 로우 컷 방식의 어드레스 비교부(200)에 맞도록 로우 어드레스(BALR<2:12>)와 반대 위상을 갖는 로우 어드레스(RALR<2:12>)를 이용한다.
비교 로직들(20-1 ~ 20-11)은 상술한 로직 로우 컷 방식으로 리페어 로우 어드레스를 지정한다. 즉, 대체할 어드레스 비트가 로우 레벨인 경우 퓨즈를 컷팅하고, 대체할 어드레스 비트가 하이 레벨인 경우 퓨즈를 컷팅하지 않는다.
비교 로직(20-1)은 퓨즈(F11)가 컷팅된 경우 로우 어드레스(RALR<2>)를 바이패스(bypass)시켜 비교 신호(FHITB<2>)로서 출력하고, 퓨즈(F11)가 컷팅되지 않은 경우 로우 어드레스(RALR<2>)를 반전시켜 비교 신호(FHITB<2>)로서 출력한다.
따라서 비교 로직(200-1)은 퓨즈(F11)가 컷팅된 상태에서 로우 레벨의 로우 어드레스(RALR<2>) 즉, 리페어하기로 정해진 어드레스(이하, 리페어 어드레스)가 입력되면 로우 레벨의 로우 어드레스(RALR<2>)를 바이패스시켜 로우 레벨의 비교 신호(FHITB<2>)로서 출력한다. 또한 비교 로직(200-1)은 퓨즈(F11)가 컷팅되지 않은 상태에서 하이 레벨의 로우 어드레스(RALR<2>) 즉, 리페어 어드레스가 입력되면 하이 레벨의 로우 어드레스(RALR<2>)를 반전시켜 로우 레벨의 비교 신호(FHITB<2>)로서 출력한다.
한편, 비교 로직(200-1)은 퓨즈(F11)가 컷팅된 상태에서 하이 레벨의 로우 어드레스(RALR<2>) 즉, 리페어하기로 정해지지 않은 어드레스(이하, 노멀 어드레스)가 입력되면 하이 레벨의 로우 어드레스(RALR<2>)를 바이패스시켜 하이 레벨의 비교 신호(FHITB<2>)로서 출력한다. 또한 비교 로직(200-1)은 퓨즈(F11)가 컷팅되지 않은 상태에서 로우 레벨의 로우 어드레스(RALR<2>) 즉, 노멀 어드레스가 입력되면 로우 레벨의 로우 어드레스(RALR<2>)를 반전시켜 하이 레벨의 비교 신호(FHITB<2>)로서 출력한다.
도 7에 도시된 바와 같이, 뱅크 선택 퓨즈 회로(300)는 퓨즈(F31), 복수의 트랜지스터(M31, M32) 및 복수의 인버터(IV31, IV32)를 포함한다.
뱅크 선택 퓨즈 회로(300)는 퓨즈(F31)가 컷팅되지 않았으면 퓨즈 셋(100)이 제 1 뱅크와 제 2 뱅크 중에서 어느 하나 예를 들어, 제 1 뱅크에 할당되어 있음을 정의할 수 있는 레벨 예를 들어, 하이 레벨의 뱅크 선택 신호(ISFRB)를 생성한다.
뱅크 선택 퓨즈 회로(300)는 퓨즈(F31)가 컷팅되었으면 퓨즈 셋(100)이 제 2 뱅크에 할당되어 있음을 정의할 수 있는 로우 레벨의 뱅크 선택 신호(ISFRB)를 생성한다.
도 8에 도시된 바와 같이, 제어부(400)는 복수의 인버터(IV41 ~ IV49) 및 복수의 패스 게이트(PG41, PG42)를 포함한다.
제어부(400)는 퓨즈 셋(100)이 할당된 뱅크가 활성화되지 않은 스탠바이 모드(Standby mode)에서 리페어 제어 신호(XAE)를 로우 레벨로 출력하고, 다른 리페어 제어 신호들(FLT, FLTB)은 하이 레벨과 로우 레벨로 출력한다.
제어부(400)는 퓨즈 셋(100)이 할당된 뱅크가 활성화된 경우, 리페어 제어 신호(XAE)를 하이 레벨로 출력하고, 다른 리페어 제어 신호들(FLT, FLTB)은 로우 레벨과 하이 레벨로 출력한다.
제어부(400)는 퓨즈 셋(100)이 할당되지 않은 뱅크가 활성화된 경우, 리페어 제어 신호(XAE)를 로우 레벨로 활성화시켜 출력하고, 리페어 제어 신호들(FLT, FLTB) 또한 로우 레벨과 하이 레벨로 비활성화시켜 출력한다.
제어부(400)는 뱅크 선택 신호(ISFRB)를 반전시켜 뱅크 선택 신호(ISFR)를 출력한다.
도 9에 도시된 바와 같이, 판단부(500)는 검출부(510) 및 신호 생성부(520)를 포함한다.
검출부(510)는 리페어 제어 신호(XAE)에 응답하여 비교 신호(FHITB<2:12>)의 모든 신호 비트가 활성화 되었는지 여부를 검출한 검출 신호(FSUM)를 생성하도록 구성된다.
검출부(510)는 복수의 트랜지스터(M51 ~ M63)를 포함한다. 복수의 트랜지스터(M52 ~ M62)의 소오스와 드레인이 공통 연결되며, 게이트에 비교 신호(FHITB<2:12>)를 입력 받는다. 트랜지스터(M51)의 소오스에 외부 전원(VDD)이 인가되고, 게이트에 리페어 제어 신호(XAE)를 입력 받으며, 드레인이 복수의 트랜지스터(M52 ~ M62)의 드레인과 연결된다. 트랜지스터(M63)의 소오스가 접지단(VSS)과 연결되고, 게이트에 리페어 제어 신호(XAE)를 입력 받으며, 드레인이 복수의 트랜지스터(M52 ~ M62)의 소오스와 연결된다.
검출부(510)는 리페어 제어 신호(XAE)가 로우 레벨이면 외부 전압(VDD)을 이용하여 검출 신호(FSUM)를 하이 레벨로 활성화시킨다. 즉, 비교 신호(FHITB<2:12>)가 모두 로우 레벨인 경우 즉, 로우 어드레스(RALR<2:12>)가 리페어 어드레스와 일치할 경우, 리페어 제어 신호(XAE)가 하이 레벨이 되더라도 검출 신호(FSUM)는 활성화 레벨 즉, 하이 레벨을 유지한다.
검출부(510)는 리페어 제어 신호(XAE)가 하이 레벨이면 외부 전압(VDD) 단자에서 검출 신호(FSUM) 노드로의 전류 유입을 차단하고, 검출 신호(FSUM) 노드에서 접지단(VSS)에 이르는 전류 패스를 형성한다.
이때 비교 신호(FHITB<2:12>) 중에서 어느 하나의 신호 비트라도 하이 레벨이면 검출 신호(FSUM)는 로우 레벨로 비활성화 된다. 즉, 비교 신호(FHITB<2:12>) 중 어느 하나라도 하이 레벨인 경우, 즉, 로우 어드레스(RALR<2:12>)가 리페어 어드레스와 일치하지 않는 경우, 리페어 제어 신호(XAE)가 하이 레벨이 되면 검출 신호(FSUM)는 로우 레벨로 천이한다.
신호 생성부(520)는 검출 신호(FSUM) 및 뱅크 선택 신호(ISFRB, ISFR)에 따라 리페어 판단 신호(HITLB, HITRB)를 선택적으로 활성화시키도록 구성된다.
신호 생성부(520)는 복수의 패스 게이트(TIV51, TIV52), 노아 게이트(NR51) 및 복수의 낸드 게이트(ND51 ~ ND53)를 포함한다.
이때 패스 게이트(TIV51)는 리페어 제어 신호들(FLT, FLTB)에 따라 동작하여, 퓨즈 셋(100)이 할당된 제 1 뱅크 또는 제 2 뱅크의 스탠바이 모드에서 검출 신호(FSUM)가 신호 생성부(520)에 입력되는 것을 차단한다. 따라서 반도체 메모리의 동작 모드 변경에 따른 어드레스 변경에 의해 발생된 검출 신호(FSUM)가 리페어 판단 신호(HITLB, HITRB)의 레벨 변경에 영향을 끼치지 않도록 한다.
패스 게이트(TIV52)는 제 1 뱅크 또는 제 2 뱅크의 스탠바이 구간 동안 리페어 판단 신호(HITLB, HITRB)를 유지시키기 위한 래치로서 동작한다.
신호 생성부(520)는 퓨즈 인에이블 신호(FSE), 리페어 디스에이블 신호(HITSIDB)부정 논리곱한 조합 신호(FDIS)에 따라 리페어 판단 신호(HITLB, HITRB)를 비활성화시키도록 구성된다.
이때 리페어 디스에이블 신호(HITSIDB)는 실제로는 특정 로우 어드레스의 리페어를 위해 퓨즈 컷이 이루어진 상태이지만, 테스트를 위해 리페어가 이루어지지 않도록 리페어 판단 신호(HITLB, HITRB)를 하이 레벨로 비활성화시키기 위해 사용되는 신호이다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리의 퓨즈 셋(100)의 동작을 설명하면 다음과 같다.
먼저, 퓨즈 셋(100)이 사용되지 않는 경우를 설명하기로 한다.
즉, 도 2를 참조하면, 인에이블 퓨즈 회로(10)의 퓨즈(F1)가 컷팅되지 않은 상태이므로 퓨즈 인에이블 신호(FSE)가 로우 레벨이다.
도 9를 참조하면, 퓨즈 인에이블 신호(FSE)가 로우 레벨이므로 조합 신호(FDIS)가 하이 레벨이 된다.
조합 신호(FDIS)가 하이 레벨이므로 리페어 판단 신호(HITLB, HITRB)는 뱅크 선택 신호(ISFRB, ISFR)와 상관없이 하이 레벨로 비활성화된다.
또한 리페어 디스에이블 신호(HITSIDB)가 로우 레벨로 활성화되는 경우에도, 조합 신호(FDIS)가 하이 레벨이 되므로 리페어 판단 신호(HITLB, HITRB)가 뱅크 선택 신호(ISFRB, ISFR)와 상관없이 하이 레벨로 비활성화된다.
다음으로, 퓨즈 셋(100)이 제 1 뱅크의 로우 어드레스를 리페어하도록 할당된 경우를 설명하기로 한다.
즉, 도 2를 참조하면, 인에이블 퓨즈 회로(10)의 퓨즈(F1)가 컷팅된 상태이므로 퓨즈 인에이블 신호(FSE)가 하이 레벨이고, 뱅크 선택 신호(ISFRB)는 하이 레벨이다.
도 8을 참조하면, 제 1 뱅크가 액티브 모드인 경우, 뱅크 액티브 신호(XQDE<1>)는 로우 레벨이고 뱅크 선택 신호(ISFRB)는 하이 레벨이므로 리페어 제어 신호(XAE, FLT, FLTB)는 하이, 로우, 하이 레벨이 된다.
도 9를 참조하면, 리페어 제어 신호(XAE)가 하이 레벨이므로, 비교 신호(FHITB<2:12>)의 모든 신호 비트가 로우 레벨인 경우 트리 스테이트 인버터(TIV51)는 하이 레벨의 검출 신호(FSUM)를 로우 레벨로 반전시켜 출력한다.
이때 퓨즈 인에이블 신호(FSE)와 리페어 디스에이블 신호(HITSIDB)가 하이 레벨이므로 조합 신호(FDIS)는 로우 레벨이다. 또한 뱅크 선택 신호(ISFRB, ISFR)는 하이 레벨과 로우 레벨이다.
따라서 리페어 판단 신호(HITLB, HITRB)가 하이 레벨과 로우 레벨로 출력된다. 즉, 리페어 판단 신호(HITRB)가 활성화되어 리페어 판단 신호(HITLB, HITRB)를 입력 받는 회로 구성에서 제 1 뱅크의 리페어가 정해졌음을 알 수 있다.
한편, 도 8을 참조하면, 제 1 뱅크가 스탠바이 모드인 경우, 뱅크 액티브 신호(XQDE<1>)와 뱅크 선택 신호(ISFRB)가 하이 레벨이므로 리페어 제어 신호(XAE, FLT, FLTB)는 로우, 하이, 로우 레벨이된다.
도 9를 참조하면, 리페어 제어 신호(XAE)에 따라 검출 신호(FSUM)가 하이 레벨이 되고, 트리 스테이트 인버터(TIV52)에 의해 노아 게이트(NR51)의 출력 레벨 즉, 하이 레벨이 래치된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 로우 어드레스가 리페어하기로 설정된 어드레스일 경우 비교 신호를 활성화시키도록 구성된 어드레스 비교부;
    제 1 뱅크와 제 2 뱅크 중에서 어느 하나를 선택하기 위한 뱅크 선택 신호를 생성하도록 구성된 뱅크 선택 퓨즈 회로; 및
    상기 비교 신호와 상기 뱅크 선택 신호를 이용하여 상기 제 1 뱅크와 상기 제 2 뱅크 중에서 어느 하나의 리페어를 결정하는 리페어 판단 신호를 생성하도록 구성된 판단부를 포함하는 반도체 메모리의 퓨즈 셋.
  2. 제 1 항에 있어서,
    상기 로우 어드레스는
    로우 어드레스 스트로브 명령(RAS)에 따라 입력되며, 뱅크 정보를 갖지 않는 어드레스인 반도체 메모리의 퓨즈 셋.
  3. 제 1 항에 있어서,
    상기 어드레스 비교부는
    상기 로우 어드레스의 비트 수 만큼의 비교 로직을 구비하는 반도체 메모리의 퓨즈 셋.
  4. 제 3 항에 있어서,
    상기 비교 로직은 자신에게 할당된 특정 레벨의 리페어 어드레스 비트에 대하여 퓨즈가 컷팅된 반도체 메모리의 퓨즈 셋.
  5. 제 1 항에 있어서,
    상기 어드레스 비교부는
    퓨즈가 컷팅된 경우 입력된 로우 어드레스 비트를 바이패스시켜 상기 비교 신호로서 출력하고, 퓨즈가 컷팅되지 않은 경우 입력된 로우 어드레스의 논리값을 반전시켜 상기 비교 신호로서 출력하도록 구성되는 반도체 메모리의 퓨즈 셋.
  6. 제 1 항에 있어서,
    상기 판단부는
    상기 비교 신호의 모든 신호 비트가 활성화되면 상기 제 1 뱅크와 상기 제 2 뱅크 중에서 상기 뱅크 선택 신호에 의해 선택된 뱅크의 리페어를 결정하기 위한 리페어 판단 신호를 생성하도록 구성되는 반도체 메모리의 퓨즈 셋.
  7. 제 6 항에 있어서,
    상기 판단부는
    상기 비교 신호의 모든 신호 비트가 활성화 되었는지 여부를 검출한 검출 신호를 생성하도록 구성된 검출부, 및
    상기 검출 신호 및 뱅크 선택 신호에 따라 상기 리페어 판단 신호를 생성하도록 구성된 신호 생성부를 포함하는 반도체 메모리의 퓨즈 셋.
  8. 반도체 메모리의 퓨즈 셋으로서,
    상기 퓨즈 셋의 사용 여부를 결정하는 퓨즈 인에이블 신호를 생성하도록 구성된 인에이블 퓨즈 회로;
    로우 어드레스가 리페어하기로 설정된 어드레스일 경우 비교 신호를 활성화시키도록 구성된 어드레스 비교부;
    제 1 뱅크와 제 2 뱅크 중에서 상기 퓨즈 셋에 할당된 어느 하나를 정의하기 위한 뱅크 선택 신호를 생성하도록 구성된 뱅크 선택 퓨즈 회로;
    상기 뱅크 선택 신호 그리고 상기 제 1 뱅크와 상기 제 2 뱅크의 활성화 상태를 정의하는 뱅크 액티브 신호에 응답하여 리페어 제어 신호를 생성하도록 구성된 제어부; 및
    상기 비교 신호와 상기 뱅크 선택 신호 및 상기 리페어 제어신호에 따라 상기 제 1 뱅크와 상기 제 2 뱅크 중에서 어느 하나의 리페어를 결정하는 리페어 판단 신호를 생성하도록 구성된 판단부를 포함하는 반도체 메모리의 퓨즈 셋.
  9. 제 8 항에 있어서,
    상기 로우 어드레스는
    로우 어드레스 스트로브 명령(RAS)에 따라 입력되며, 뱅크 정보를 갖지 않는 어드레스인 반도체 메모리의 퓨즈 셋.
  10. 제 8 항에 있어서,
    상기 어드레스 비교부는
    상기 로우 어드레스의 비트 수 만큼의 비교 로직을 구비하며,
    상기 비교 로직은 자신에게 할당된 특정 레벨의 리페어 어드레스 비트에 대하여 퓨즈가 컷팅된 반도체 메모리의 퓨즈 셋.
  11. 제 8 항에 있어서,
    상기 어드레스 비교부는
    퓨즈가 컷팅된 경우 입력된 로우 어드레스 비트를 바이패스시켜 상기 비교 신호로서 출력하고, 퓨즈가 컷팅되지 않은 경우 입력된 로우 어드레스의 논리값을 반전시켜 상기 비교 신호로서 출력하도록 구성되는 반도체 메모리의 퓨즈 셋.
  12. 제 8 항에 있어서,
    상기 어드레스 비교부는
    상기 퓨즈 인에이블 신호에 응답하여 상기 비교 신호를 비활성화시키도록 구성된 반도체 메모리의 퓨즈 셋.
  13. 제 8 항에 있어서,
    상기 제어부는
    상기 뱅크 선택 신호에 따라 상기 제 1 뱅크의 활성화 상태를 정의하는 제 1 뱅크 액티브 신호 또는 상기 제 2 뱅크의 활성화 상태를 정의하는 제 2 뱅크 액티브 신호 중에서 하나를 선택하고 이를 이용하여 상기 리페어 제어 신호를 생성하도록 구성되는 반도체 메모리의 퓨즈 셋.
  14. 제 8 항에 있어서,
    상기 판단부는
    비교 신호의 모든 신호 비트가 활성화 되었는지 여부를 검출한 검출 신호를 생성하도록 구성된 검출부, 및
    상기 검출 신호 및 뱅크 선택 신호에 따라 상기 리페어 판단 신호를 생성하고, 상기 리페어 제어 신호에 응답하여 상기 리페어 판단 신호의 레벨 변동을 방지하도록 구성된 신호 생성부를 포함하는 반도체 메모리의 퓨즈 셋.
  15. 제 8 항에 있어서,
    상기 판단부는
    상기 퓨즈 인에이블 신호에 응답하여 상기 리페어 판단 신호를 비활성화시키도록 구성되는 반도체 메모리의 퓨즈 셋.
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