KR100870727B1 - 반도체 메모리 장치 및 이 장치의 제어신호 발생 방법 - Google Patents

반도체 메모리 장치 및 이 장치의 제어신호 발생 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 제어신호 발생방법을 공개한다. 이 장치는 외부로부터 인가되는 외부 전원전압의 레벨의 범위에 대응하는 전압 검출 신호를 발생하는 전압 범위 검출부, 외부로부터 인가되는 명령 신호에 응답하여 모드 설정 명령을 발생하고, 모드 설정 명령에 응답하여 외부로부터 인가되는 코드 신호를 이용하여 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 설정하는 제어신호 설정부 및 전압 검출 신호에 응답하여 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 최종 제어신호로 출력하는 최종 제어신호 발생부를 구비하고, 제어신호에 응답하여 스펙상의 특성을 만족하는 동작을 수행하는 것을 특징으로 한다.

Description

반도체 메모리 장치 및 이 장치의 제어신호 발생 방법{Semiconductor memory device and control signal generating method thereof}
도1a는 종래의 반도체 메모리 장치의 동작 마아진을 평가하기 위한 평가도이다.
도1b는 도1a의 동작 마아진을 가지는 반도체 메모리 장치의 제어신호 설정부에 의해서 설정된 제어신호를 적용한 경우의 동작 마아진을 평가하기 위한 평가도이다.
도2는 본 발명의 반도체 메모리 장치의 제어신호 발생회로의 일실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 제어신호 발생부의 실시예의 구성을 나타내는 것이다.
도4는 도2에 나타낸 제어신호 설정부의 구성을 나타내는 블록도이다.
도5는 도2에 나타낸 전압 범위 검출부의 실시예의 구성을 나타내는 것이다.
도6은 도3에 나타낸 최종 제어신호 발생부의 일실시예의 구성을 나타내는 것이다.
도7은 본 발명의 반도체 메모리 장치의 지연 회로의 실시예의 구성을 나타내는 것이다.
도8은 도3에 나타낸 최종 제어신호 발생부의 다른 실시예의 구성을 나타내는 것이다.
도9는 도2에 나타낸 반도체 메모리 장치의 제어신호 발생부의 다른 실시예의 블록도이다.
도10은 본 발명의 반도체 메모리 장치의 제어신호 발생회로의 다른 실시예의 블록도이다.
도11은 도10에 나타낸 제어신호 발생부의 실시예의 블록도이다.
도12는 본 발명의 반도체 메모리 장치의 제어신호 발생회로에 의해서 설정된 최종 제어신호를 적용한 경우의 동작 마아진을 평가하기 위한 평가도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 제어신호를 설정하고, 설정된 제어신호에 응답하여 내부 동작을 제어하는 것이 가능한 반도체 메모리 장치 및 이 장치의 제어신호 발생방법에 관한 것이다.
종래의 반도체 메모리 장치는 제어신호 설정부를 구비하며, 제어신호 설정부는 외부로부터 인가되는 코드 신호에 응답하여 제어신호를 설정하게 된다. 이러한 제어신호 설정부는 모드 설정 동작시에 외부로부터 인가되는 코드 신호를 입력하고, 이 코드 신호를 디코딩하여 제어신호를 설정한다. 반도체 메모리 장치는 제어신호에 응답하여 내부 회로들의 지연 시간 또는 내부 전압을 가변하게 된다. 따라서, 반도체 메모리 장치의 내부 회로들의 동작이 정상적으로 이루어지지 않을 경우 에 제어신호를 설정하여 내부 회로들의 지연 시간 또는 내부 전압을 가변함에 의해서 장치가 정상적으로 동작할 수 있도록 한다.
종래의 반도체 메모리 장치는 테스트 동작시에 AC특성 테스트 및 기능 테스트를 수행하게 되며, AC특성 테스트는 신호 지연 시간 및 억세스 타임 등의 동적 특성을 테스트하는 것이고, 기능 테스트는 반도체 메모리 장치로 테스트 데이터를 라이트하고 리드하는 동작을 수행하여 반도체 메모리 장치의 내부의 메모리 셀 어레이의 셀들이 정상 셀인지 불량 셀인지를 테스트하는 것이다. AC특성 테스트와 기능 테스트는 일반적으로 동시에 수행된다. 예를 들면, 외부 전원전압의 레벨을 가변하면서, 가변된 외부 전원전압에서 반도체 메모리 장치에 대한 기능 테스트를 수행하여 스펙상의 억세스 타임(예를 들면, 로우 어드레스 스트로우브 신호(RASB)가 활성화된 시점에서부터 유효 출력 데이터가 반도체 메모리 장치의 출력 단자로 출력될 때까지의 시간)을 만족하는지를 테스트하게 된다.
도1a는 종래의 반도체 메모리 장치의 동작 마아진을 평가하기 위한 평가도로서, 세로축은 외부 전원전압(EVDD)을, 가로축은 억세스 타임을 나타내고, "P"는 기능 테스트를 수행하여 정상 동작으로 판정된 것을 나타내고, tRAS로 표시한 것은 스펙상의 억세스 타임을 나타낸다.
도1a에 나타낸 바와 같이, 종래의 반도체 메모리 장치는 외부 전원전압(EVDD)이 1.8V이상인 경우에는 스펙상의 억세스 타임을 충분한 마아진을 가지고 만족시키면서 동작하나, 1.7V이하인 경우에는 스펙상의 억세스 타임을 만족시키지 못하거나, 스펙상의 억세스 타임을 만족시키더라도 충분한 마아진을 가지지 않고 동작하게 된다.
즉, 반도체 메모리 장치가 높은(낮은) 레벨의 외부 전원전압 범위(1.8V이상)에서는 정상적으로 동작을 수행하는데 비해서 낮은(높은) 레벨의 외부 전원전압 범위(1.7V이하)에서는 정상적으로 동작하지 못하게 되는 경우가 발생하게 된다. 이 경우에, 제어신호 설정부의 제어신호를 가변하여 내부 회로들의 지연 시간을 가변함으로써 억세스 타임을 가변하고, 이에 따라, 높은(낮은) 레벨의 외부 전원전압 범위 뿐만아니라 낮은(높은) 레벨의 외부 전원전압 범위에서도 장치가 정상적으로 동작할 수 있도록 조절하여 정상이 아닌 반도체 메모리 장치를 정상인 반도체 메모리 장치로 구제하는 것이 가능하다.
그러나, 이와같이 제어신호 설정부의 제어신호를 가변하여 설정함에 의해서 장치가 낮은(높은) 레벨의 외부 전원전압 범위에서는 정상적으로 동작할 수 있게 되었다 하더라도, 제어신호를 설정하지 않았을 때 정상적으로 동작하던 높은(낮은) 레벨의 외부 전원전압 범위에서 장치가 정상적으로 동작하지 않을 수가 있게 된다.
도1b는 도1a의 동작 마아진을 가지는 반도체 메모리 장치의 제어신호 설정부에 의해서 설정된 제어신호를 적용한 경우의 동작 마아진을 평가하기 위한 평가도로서, 외부 전원전압(EVDD)이 1.8V이하인 경우에는 반도체 메모리 장치가 스펙상의 억세스 타임을 충분한 마아진을 가지고 만족시키기 되나, 1.9V이상인 경우에는 반도체 메모리 장치가 스펙상의 억세스 타임을 만족시키지 못하게 된다.
결과적으로, 반도체 메모리 장치는 제어신호 설정부의 제어신호를 가변하든, 가변하지 않든간에 넓은 레벨의 외부 전원전압에서 정상적인 동작을 수행하지 않을 수 있게 되어 정상이 아닌 반도체 메모리 장치를 정상인 반도체 메모리 장치로 구제할 수 없게 될 수가 있다.
또한, 반도체 메모리 장치의 정상 동작시에도 외부 전원전압 레벨의 범위가 달라짐에 의해서 충분한 마아진을 가지면서 스펙상의 특성을 만족시키지 못하여 정상적인 동작을 수행하지 못하게 된다는 문제가 있다.
본 발명의 목적은 넓은 범위의 외부 전원전압 레벨에서 충분한 마아진을 가지고 스펙상의 특성이 만족할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 제어신호 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 외부로부터 인가되는 외부 전원전압의 레벨의 범위에 대응하는 전압 검출 신호를 발생하는 전압 범위 검출부, 및 상기 전압 검출 신호에 응답하여 상기 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 발생하는 제어신호 발생부를 구비하여, 상기 제어신호에 응답하여 스펙상의 특성을 만족하는 동작을 수행하는 것을 특징으로 한다.
상기 제어신호 발생부는 외부로부터 인가되는 명령 신호에 응답하여 외부로부터 인가되는 코드 신호를 이용하여 상기 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 설정하는 제어신호 설정부, 및 상기 전압 검출 신호에 응답하여 상기 외부 전원전압의 레벨의 범위에 대응하는 상기 제어신호를 최종 제어신호로 출력하는 최종 제어신호 발생부를 구비하는 것을 특징으로 한다. 상기 반도체 메모리 장치는 상기 제어신호에 응답하여 내부 신호를 지연하여 지연된 내부 신호를 발생하는 지연 회로를 추가적으로 구비하는 것을 특징으로 한다.
상기 제어신호 설정부는 상기 명령 신호를 입력하여 모드 설정 명령을 발생하는 명령 디코더, 상기 모드 설정 명령에 응답하여 상기 코드 신호를 저장하는 저장부, 및 상기 코드 신호를 디코딩하여 상기 제어신호를 발생하는 디코더를 구비하는 것을 특징으로 한다.
상기 전압 범위 검출부는 기준전압과 제1전압을 비교하여 제1비교신호를 발생하는 제1비교기, 상기 제1전압과 제2전압을 비교하여 제2비교신호를 발생하는 제2비교기, 상기 외부 전원전압을 분배하여 상기 제1전압을 발생하고, 상기 기준전압을 분배하여 상기 제2전압을 발생하는 전압 분배기, 및 상기 제1비교신호와 상기 제2비교신호를 조합하여 상기 전압 검출 신호를 발생하는 논리 게이트를 구비하는 것을 특징으로 한다. 상기 전압 범위 검출부는 상기 제1전압이 상기 기준전압과 상기 제2전압사이에 있는지를 검출하여 상기 전압 검출 신호의 레벨을 천이하는 것을 특징으로 한다.
상기 전압 분배기는 상기 외부 전원전압과 제1노드사이에 직렬 연결된 제1저항, 상기 제1노드와 접지전압사이에 직렬 연결된 제2저항, 상기 기준전압과 제2노드사이에 직렬 연결된 제3저항, 및 상기 제2노드와 접지전압사이에 직렬 연결된 제4저항을 구비하고, 상기 제1노드에서 상기 제1전압을 발생하고, 상기 제2노드에서 상기 제2전압을 발생하는 것을 특징으로 한다. 상기 제1 내지 제4저항들 각각의 저항 값을 가변하는 것이 가능한 것을 특징으로 한다.
상기 최종 제어신호 발생부는 퓨즈들을 구비하고, 상기 퓨즈들을 프로그램함에 의해서 프로그램된 제어신호를 발생하는 퓨즈 프로그램부, 상기 프로그램된 제 어신호 또는 상기 제어신호에 응답하여 중간 제어신호를 발생하는 제1논리 게이트, 및 상기 전압 검출 신호에 응답하여 상기 중간 제어신호를 상기 최종 제어신호로 출력하는 제2논리 게이트를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제어신호 발생방법은 외부로부터 인가되는 외부 전원전압의 레벨의 범위에 대응하는 전압 검출 신호를 발생하는 전압 범위 검출 단계, 상기 전압 검출 신호에 응답하여 상기 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 발생하는 제어신호 발생 단계, 및 상기 제어신호에 응답하여 스펙상의 특성을 만족하는 동작을 수행하는 것을 특징으로 한다.
상기 제어신호 발생 단계는 외부로부터 인가되는 명령 신호에 응답하여 외부로부터 인가되는 코드 신호를 이용하여 상기 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 설정하는 제어신호 설정단계, 및 상기 전압 검출 신호에 응답하여 상기 외부 전원전압의 레벨의 범위에 대응하는 상기 제어신호를 최종 제어신호로 출력하는 최종 제어신호 발생단계를 구비하는 것을 특징으로 한다. 또한, 상기 제어신호에 응답하여 내부 신호를 지연하여 지연된 내부 신호를 발생하는 단계를 추가적으로 구비하는 것을 특징으로 한다.
상기 제어신호 설정단계는 상기 명령 신호를 입력하여 모드 설정 명령을 발생하고, 상기 모드 설정 명령에 응답하여 상기 코드 신호를 저장하고, 상기 코드 신호를 디코딩하여 상기 제어신호를 발생하는 것을 특징으로 한다.
상기 전압 범위 검출 단계는 상기 외부 전원전압을 분배하여 제1전압을 발생하고, 기준전압을 분배하여 제2전압을 발생하고, 상기 기준전압과 상기 제1전압을 비교하여 제1비교신호를 발생하고, 상기 제1전압과 상기 제2전압을 비교하여 제2비 교신호를 발생하고, 상기 제1비교신호와 상기 제2비교신호를 조합하여 상기 전압 검출 신호를 발생하는 것을 특징으로 한다. 상기 전압 범위 검출부는 상기 제1전압이 상기 기준전압과 상기 제2전압사이에 있는지를 검출하여 상기 전압 검출 신호의 레벨을 천이하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이 장치의 제어신호 발생방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 메모리 장치의 제어신호 발생회로의 일실시예의 구성을 나타내는 블록도로서, 전압 범위 검출부(20) 및 제어신호 발생부(22)로 구성되어 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전압 범위 검출부(20)는 일정 범위내의 외부 전원전압(EVDD)이 인가되면 이를 검출하여 전압 검출 신호(VEN)를 발생한다. 제어신호 발생부(22)는 전압 검출 신호(VEN)에 응답하여 설정된 제어신호를 최종 제어신호(CON)로 출력한다. 이에 따라, 반도체 메모리 장치는 일정 범위내의(일정 범위를 벗어난) 외부 전원전압(EVDD)이 인가되면 최종 제어신호(CON)에 응답하여 장치의 동작이 스펙상의 특성을 만족하도록 조절한다. 만일 일정 범위를 벗어나(일정 범위내의) 외부 전원전압(EVDD)이 인가되면 장치의 동작이 스펙상의 특성을 만족하므로 최종 제어신호(CON)에 응답하여 장치의 내부 회로의 구성 또는 동작을 변경할 필요가 없다.
도3은 도2에 나타낸 제어신호 발생부의 실시예의 구성을 나타내는 것으로, 제어신호 설정부(30) 및 최종 제어신호 발생부(32)로 구성되어 있다.
도3에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어신호 설정부(30)는 외부로부터 인가되는 명령 신호(COM)에 응답하여 외부로부터 인가되는 코드 신호(CODE)를 입력하여 제어신호(SC)를 설정한다. 최종 제어신호 발생부(32)는 전압 검출 신호(VEN)에 응답하여 제어신호(SC)를 최종 제어신호(CON)로 출력하거나, 제어신호(SC)를 초기화한다.
도4는 도2에 나타낸 제어신호 설정부의 구성을 나타내는 블록도로서, 명령 디코더(40), 저장부(42), 및 디코더(44)로 구성되어 있다.
도4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
명령 디코더(40)는 외부로부터 인가되는 명령 신호(COM)를 디코딩하여 모드 설정 신호(MRS)를 발생한다. 저장부(42)는 모드 설정 신호(MRS)에 응답하여 외부로부터 인가되는 코드 신호(CODE)를 저장하고 신호(C)를 발생한다. 디코더(44)는 신호(C)를 디코딩하여 제어신호(SC)를 발생한다.
도5는 도2에 나타낸 전압 범위 검출부의 실시예의 구성을 나타내는 것으로, 저항들(R11 ~ 1i, R21 ~ R2i, R31 ~ 3i, R41 ~ 4i), 퓨즈들(F11 ~ 1i, F21 ~ 2i, F31 ~ 3i, F41 ~ 4i), 비교기들(14-1, 14-2), 및 AND게이트(AND1)로 구성되어 있다.
도5에 나타낸 구성의 기능을 설명하면 다음과 같다.
퓨즈들(F11 ~ 1i)의 컷팅 여부에 따라 저항들(R11 ~ 1i)에 의해서 형성되는 저항 값이 가변되고, 퓨즈들(F21 ~ 2i)의 컷팅 여부에 따라 저항들(R21 ~ 1i)에 의 해서 형성되는 저항 값이 가변되고, 퓨즈들(F31 ~ 3i)의 컷팅 여부에 따라 저항들(R31 ~ 3i)에 의해서 형성되는 저항 값이 가변되고, 퓨즈들(F41 ~ 4i)의 컷팅 여부에 따라 저항들(R41 ~ 4i)에 의해서 형성되는 저항 값이 가변되게 된다.
만일, 저항들(R11 ~ 1i)과 퓨즈들(F11 ~ 1i)에 의한 저항 값 R1, 저항들(R21 ~ 2i)과 퓨즈들(F21 ~ 2i)에 의한 저항 값을 R2, 저항들(R31 ~ 3i)과 퓨즈들(F31 ~ 3i)에 의한 저항 값을 R3, 저항들(R41 ~ 4i)과 퓨즈들(F41 ~ 4i)에 의한 저항 값을 R4라고 하면, 노드(a)에 분배된 전압((R2/R1+R2)EVDD)이 발생되고, 노드(c)에 분배된 전압((R4/R3+R4)VREF)이 발생된다. 비교기(14-1)는 노드(b)의 전압, 즉, 기준전압(VREF)과 노드(a)의 전압((R2/R1+R2)EVDD)을 비교하여 노드(b)의 전압이 노드(a)의 전압보다 높으면 "하이"레벨의 신호(d)를 발생한다. 비교기(14-2)는 노드(a)의 전압((R2/R1+R2)EVDD)과 노드(c)의 전압((R4/R3+R4)VREF)을 비교하여 노드(a)의 전압이 노드(c)의 전압보다 높으면 "하이"레벨의 신호(c)를 발생한다. AND게이트(AND1)는 신호들(d, e)이 모두 "하이"레벨이면 "하이"레벨의 전압 검출 신호(VEN)를 발생한다.
즉, 도5에 나타낸 전압 범위 검출부는 노드(a)의 전압이 노드(b)의 전압(기준전압)보다 낮고 노드(c)의 전압보다 높으면 "하이"레벨의 전압 검출 신호(VEN)를 발생한다.
도5에서, 기준 전압(VREF), 즉, 노드(b)의 전압은 외부 전원전압(EVDD)의 레벨이 달라지더라도 그 레벨이 달라지지 않는 장치 내부의 기준 전압 발생회로(미도시)에서 발생되는 안정된 레벨의 전압이거나, 외부에서 인가되는 안정된 레벨의 전 압일 수 있으며, 노드들(a, c)의 전압은 퓨즈들을 컷팅하고 컷팅하지 않음에 의해서 저항 값을 가변하여 조절하는 것이 가능하며, 이에 따라, 전압 범위 검출부가 외부 전원전압(EVDD)의 일정 범위를 검출하는 것이 가능하게 된다.
상술한 실시예에서는 퓨즈들을 이용하여 저항들의 저항값을 가변하는 것을 나타내었으며, 퓨즈들을 스위치들로 대체하고, 제어신호에 응답하여 스위치들을 온 또는 오프함에 의해서 저항들의 저항값을 가변하는 것도 가능하다. 이때, 제어신호는 도1에 나타낸 제어신호 설정부의 저장부로 인가되는 코드 신호(CODE)중의 일부 코드를 이용하여 발생하도록 하면 된다.
도6은 도3에 나타낸 최종 제어신호 발생부의 일실시예의 구성을 나타내는 것으로, AND게이트(AND2)로 구성되어 있다.
도6에서, sc는 제어신호(SC)중 하나의 비트의 신호를, con은 최종 제어신호(CON)중 하나의 비트의 신호를 나타낸다.
도6에서, AND게이트(AND2)는 "로우"레벨의 전압 검출 신호(VEN)가 발생되면 제어신호(SC)에 무관하게 모두 "로우"레벨의 최종 제어신호(con)를 발생하고, "하이"레벨의 전압 검출 신호(VEN)가 발생되면 제어신호(SC)를 최종 제어신호(con)로 발생한다.
도7은 본 발명의 반도체 메모리 장치의 지연 회로의 실시예의 구성을 나타내는 것으로, 인버터들(I11 ~ I1i), 캐패시터들(C11 ~ C1i), 및 스위치들(SW11 ~ SW1i)로 구성되어 있다.
도7에서, 스위치들(SW11 ~ SW1i) 각각은 최종 제어신호들(con1 ~ coni)에 응 답하여 온 또는 오프된다. 만일, 스위치들(SW11 ~ SW1i) 각각이 "하이"레벨의 최종 제어신호들(con1 ~ coni) 각각에 응답하여 온되고, "로우"레벨의 최종 제어신호들(con1 ~ coni) 각각에 응답하여 온된다고 하면, 최종 제어신호들(con1 ~ coni)이 모두 "하이"레벨인 경우에 스위치들(SW11 ~ SW1i)가 모두 온되어 지연 회로의 지연 시간이 최대가 되고, 최종 제어신호들(con1 ~ coni)가 모두 "로우"레벨인 경우에 스위치들(SW11 ~ SW1i)가 모두 오프되어 지연 회로의 지연 시간이 최소가 된다. 이와같은 방법으로 최종 제어신호들(con1 ~ coni)의 레벨을 달리함에 의해서 지연 회로의 지연 시간을 조절하는 것이 가능하다.
반도체 메모리 장치의 지연 회로의 지연 시간이 높은 레벨의 외부 전원전압 범위에서보다 낮은 레벨의 외부 전원전압 범위에서 길어지게 되어 높은 레벨의 외부 전원전압이 인가되는 경우에는 도7의 지연 회로로 인가되는 최종 제어신호들(con1 ~ coni)이 모두 "로우"레벨이더라도 반도체 메모리 장치가 정상적으로 동작하지만, 낮은 레벨의 외부 전원전압이 인가되는 경우에 도6의 지연 회로의 지연 시간이 길어지게 되어 반도체 메모리 장치가 정상적으로 동작하지 않는 경우가 발생한다. 이 경우에, 도7의 지연 회로로 인가되는 최종 제어신호들(con1 ~ coni)을 도3의 제어신호 설정부를 이용하여 적절하게 설정함으로써 도7의 지연 회로의 지연 시간을 줄이고, 도5의 전압 범위 검출부에 의해서 낮은 레벨의 외부 전원전압 범위를 검출한다. 이에 따라, 도6의 최종 제어신호 발생부는 높은 레벨의 외부 전원전압 범위에서는 모두 "로우"레벨의 최종 제어신호(con)을 발생하고, 낮은 레벨의 외부 전원전압 범위에서는 설정된 제어신호(sc)를 최종 제어신호(con)로 발생한다. 따라서, 본 발명의 반도체 메모리 장치는 높은 레벨의 외부 전원전압 범위 뿐만아니라 낮은 레벨의 외부 전원전압 범위에서도 스펙상의 특성을 만족하게 되어 정상적인 동작을 수행하는 것이 가능하다.
도8은 도3에 나타낸 최종 제어신호 발생부의 다른 실시예의 구성을 나타내는 것으로, PMOS트랜지스터(P), NMOS트랜지스터(N), 퓨즈(F5), 인버터들(I2, I3)로 구성된 래치, OR게이트(OR), 및 AND게이트(AND3)로 구성되어 있다.
도8에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
OR게이트(OR)는 제어신호(sc)와 프로그램된 제어신호(ps)중의 적어도 하나의 신호가 "하이"레벨인 경우에 "하이"레벨의 신호(sc')를 발생하고, 모두 "로우"레벨인 경우에 "로우"레벨의 신호(sc')를 발생한다. AND게이트(AND3)는 전압 검출 신호(VEN)가 "로우"레벨인 경우에는 신호(sc')에 무관하게 "로우"레벨의 최종 제어신호(con)를 발생하고, 전압 검출 신호(VEN)가 "하이"레벨인 경우에는 신호(sc')를 최종 제어신호(con)로 발생한다. 파워 업 신호(PVCCHB)는 외부 전원전압이 인가되는 초기에 "로우"레벨을 유지하다가 소정 시간 후에 "하이"레벨로 천이하는 신호이다. 퓨즈(F5)의 컷팅 여부에 관계없이 "하이"레벨의 파워 업 신호(PVCCHB)에 응답하여 NMOS트랜지스터(N)가 온되어 노드(f)를 "로우"레벨로 만들고, 인버터(I2)는 "로우"레벨의 신호를 반전하여 "하이"레벨의 프로그램된 제어신호(ps)를 발생한다. 그리고, 퓨즈(F5)가 컷팅되지 않은 경우에 파워 업 신호(PVCCHB)가 "로우"레벨로 천이하면 PMOS트랜지스터(P)가 온되어 노드(f)를 "하이"레벨로 만들고, 인버터(I2)는 "하이"레벨의 신호를 반전하여 "로우"레벨의 프로그램된 제어신호(ps)를 발생하 고, 퓨즈(F5)가 컷팅된 경우에 파워 업 신호(PVCCHB)가 "로우"레벨로 천이하더라도 노드(f)의 신호는 변경되지 않고, 이에 따라 래치에 래치된 "하이"레벨의 프로그램된 제어신호(ps)를 발생한다.
도8에서, sc는 제어신호(SC)중 하나의 비트의 신호를, con은 최종 제어신호(CON)중 하나의 비트의 신호를 나타낸다.
도8에 나타낸 최종 제어신호 발생부는 PMOS트랜지스터(P), NMOS트랜지스터(N), 퓨즈(F5), 및 인버터들(I2, I3)로 구성된 래치로 이루어진 퓨즈 회로를 구비하여, 제어신호(sc)의 설정이 완료된 후 퓨즈(F5)를 설정된 제어신호(sc)에 따라 퓨즈 프로그램함에 의해서 반도체 메모리 장치가 프로그램된 제어신호(ps)에 응답하여 정해진 동작을 수행하는 것이 가능하다. 예를 들면, 반도체 메모리 장치에 대한 테스트 동작을 수행하여 정상이 아닌 동작이 발생하는 외부 전원전압의 범위에서 제어신호(SC)를 가변하여 반도체 메모리 장치의 동작을 수행하여 정상이 아닌 동작이 발생하는 외부 전원전압의 범위에서 반도체 메모리 장치가 정상적으로 동작하게 되면, 이때의 제어신호(SC)들을 퓨즈들로 프로그램한다. 그러면, 모드 설정 동작을 수행하여 제어신호(SC)를 설정하지 않더라도 외부 전원전압의 레벨의 넓은 범위에서 정상적인 동작을 수행하는 것이 가능하다.
도9는 도2에 나타낸 반도체 메모리 장치의 제어신호 발생부의 다른 실시예의 블록도로서, 제1 및 제2제어신호 설정부(90) 및 선택부(92)로 구성되어 있다.
도9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 및 제2제어신호 설정부(90)는 명령 신호(COM)에 응답하여 코드 신 호(CODE)를 입력하여 제1제어신호(SC1) 및 제2제어신호(SC2)를 설정한다. 선택부(92)는 전압 검출 신호(VEN)에 응답하여 제1제어신호(SC1) 또는 제2제어신호(SC2)를 선택하여 출력한다.
도9에 나타낸 제어신호 발생회로는 도7에 나타낸 지연 회로에 의한 반도체 메모리 장치의 동작이 높은 레벨의 외부 전원전압 레벨의 범위와 낮은 레벨의 외부 전원전압 레벨의 범위에서 모두 정상적으로 동작하지 않을 경우에 적용이 가능한 구성을 나타낸다. 높은 레벨의 외부 전원전압 레벨의 범위에서는 도7에 나타낸 지연 회로의 지연 시간이 제1제어신호(SC1)에 응답하여 조절되도록 하고, 낮은 레벨의 외부 전원전압 레벨의 범위에서는 도7에 나타낸 지연 회로의 지연 시간이 제2제어신호(SC2)에 응답하여 조절되도록 하여 넓은 레벨의 외부 전원전압에서 반도체 메모리 장치가 정상적인 동작을 수행하는 것이 가능하다.
도10은 본 발명의 반도체 메모리 장치의 제어신호 발생회로의 다른 실시예의 블록도로서, 전압 범위 검출부(100) 및 제어신호 발생부(102)로 구성되어 있다.
도10에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전압 범위 검출부(100)는 외부 전원전압(EVDD)의 m개의 범위를 검출하여 m개의 전압 검출 신호들(VEN1 ~ m)을 발생한다. 제어신호 발생부(102)는 m개의 전압 검출 신호들(VEN1 ~ m) 각각에 대응하는 최종 제어신호(CON)를 발생한다.
도11은 도10에 나타낸 제어신호 발생부의 실시예의 블록도로서, 제1 내지 제i 제어신호 발생부(110) 및 선택부(112)로 구성되어 있다.
도11에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1 내지 제i제어신호 발생부(110)는 명령 신호(COM)에 응답하여 코드 신호(CODE)를 입력하여 i개의 제어신호들(SC1 ~ SCi)을 발생한다. 선택부(112)는 전압 검출 신호들(VEN1 ~ m)에 응답하여 i개의 제어신호들(SC1 ~ SCi)중의 하나의 제어신호를 선택하여 최종 제어신호(CON)로 출력한다.
도10 및 도11에 나타낸 제어신호 발생회로는 도7에 나타낸 지연 회로에 의한 반도체 메모리 장치의 동작이 다양한 레벨의 외부 전원전압 범위에서 정상적이지 않을 경우에 적용이 가능한 구성을 나타낸다.
도12는 본 발명의 반도체 메모리 장치의 제어신호 발생회로에 의해서 설정된 최종 제어신호를 적용한 경우의 동작 마아진을 평가하기 위한 평가도로서, 외부 전원전압(EVDD)이 1.8V이하인 경우와 1.9V를 초과하는 경우, 즉, 외부 전원전압(EVDD)의 레벨이 달라지더라도 반도체 메모리 장치가 스펙상의 억세스 타임을 충분한 마아진을 가지고 만족시키면서 동작하게 된다. 도12의 평가도는 도2 내지 도6의 구성을 반도체 메모리 장치에 적용함에 의해서 외부 전원전압(EVDD)의 레벨의 넓은 범위에서 반도체 메모리 장치가 스펙상의 억세스 타임을 만족시키게 됨을 알 수 있다.
상술한 실시예에서, 본 발명의 반도체 메모리 장치는 최종 제어신호를 이용하여 억세스 타임을 개선하는 것을 설명하고, 억세스 타임의 개선을 위하여 내부의 회로의 지연 시간을 조절하는 것을 설명하였으나, 내부의 회로의 지연 시간 뿐만아니라 내부 전압을 조절하는 것도 가능하며, 또한, 억세스 타임 뿐만아니라 다른 스텍상의 특성을 개선하는 것도 가능하다.
도5, 6 및 8에 사용되는 AND게이트들과 OR게이트들은 하나의 실시예의 논리 게이트들을 나타낸 것 뿐이며, 원하는 레벨의 출력을 발생하기 위하여 다른 논리 게이트들을 사용하여 구성하더라도 상관없다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 제어신호 발생방법은 외부 전원전압의 레벨이 달라지더라도 스펙상의 특성이 개선되어 넓은 범위의 외부 전원전압 레벨에서 정상적인 동작을 수행하는 것이 가능하게 된다. 이에 따라, 정상이 아닌 반도체 메모리 장치가 정상인 반도체 메모리 장치로 구제가 가능하여 수율이 향상될 수 있다.

Claims (13)

  1. 외부로부터 인가되는 외부 전원전압의 레벨의 범위에 대응하는 전압 검출 신호를 발생하는 전압 범위 검출부;
    외부로부터 인가되는 명령 신호에 응답하여 모드 설정 명령을 발생하고, 상기 모드 설정 명령에 응답하여 외부로부터 인가되는 코드 신호를 이용하여 상기 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 설정하는 제어신호 설정부; 및
    상기 전압 검출 신호에 응답하여 상기 외부 전원전압의 레벨의 범위에 대응하는 상기 제어신호를 최종 제어신호로 출력하는 최종 제어신호 발생부를 구비하고,
    상기 제어신호에 응답하여 스펙상의 특성을 만족하는 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 제어신호에 응답하여 내부 신호를 지연하여 지연된 내부 신호를 발생하는 지연 회로를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어신호 설정부는
    상기 명령 신호를 입력하여 상기 모드 설정 명령을 발생하는 명령 디코더;
    상기 모드 설정 명령에 응답하여 상기 코드 신호를 저장하는 저장부; 및
    상기 코드 신호를 디코딩하여 상기 제어신호를 발생하는 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 전압 범위 검출부는
    기준전압과 제1전압을 비교하여 제1비교신호를 발생하는 제1비교기;
    상기 제1전압과 제2전압을 비교하여 제2비교신호를 발생하는 제2비교기;
    상기 외부 전원전압을 분배하여 상기 제1전압을 발생하고, 상기 기준전압을 분배하여 상기 제2전압을 발생하는 전압 분배기; 및
    상기 제1비교신호와 상기 제2비교신호를 조합하여 상기 전압 검출 신호를 발생하는 논리 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 전압 범위 검출부는
    상기 제1전압이 상기 기준전압과 상기 제2전압사이에 있는지를 검출하여 상기 전압 검출 신호의 레벨을 천이하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 전압 분배기는
    상기 외부 전원전압과 제1노드사이에 직렬 연결된 제1저항;
    상기 제1노드와 접지전압사이에 직렬 연결된 제2저항;
    상기 기준전압과 제2노드사이에 직렬 연결된 제3저항; 및
    상기 제2노드와 접지전압사이에 직렬 연결된 제4저항을 구비하고,
    상기 제1노드에서 상기 제1전압을 발생하고, 상기 제2노드에서 상기 제2전압을 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제1 내지 제4저항들 각각의 저항 값을 가변하는 것이 가능한 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서, 상기 최종 제어신호 발생부는
    퓨즈들을 구비하고, 상기 퓨즈들을 프로그램함에 의해서 프로그램된 제어신호를 발생하는 퓨즈 프로그램부;
    상기 프로그램된 제어신호 또는 상기 제어신호에 응답하여 중간 제어신호를 발생하는 제1논리 게이트; 및
    상기 전압 검출 신호에 응답하여 상기 중간 제어신호를 상기 최종 제어신호로 출력하는 제2논리 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 외부로부터 인가되는 외부 전원전압의 레벨의 범위에 대응하는 전압 검출 신호를 발생하는 전압 범위 검출 단계;
    외부로부터 인가되는 명령 신호에 응답하여 외부로부터 인가되는 코드 신호를 이용하여 상기 외부 전원전압의 레벨의 범위에 대응하는 제어신호를 설정하는 제어신호 설정단계; 및
    상기 전압 검출 신호에 응답하여 상기 외부 전원전압의 레벨의 범위에 대응하는 상기 제어신호를 최종 제어신호로 출력하는 최종 제어신호 발생단계를 구비하고,
    상기 제어신호에 응답하여 스펙상의 특성을 만족하는 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 제어신호 발생방법.
  10. 제9항에 있어서, 상기 제어신호 발생방법은
    상기 제어신호에 응답하여 내부 신호를 지연하여 지연된 내부 신호를 발생하는 단계를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 제어신호 발생방법.
  11. 제9항에 있어서, 상기 제어신호 설정단계는
    상기 명령 신호를 입력하여 모드 설정 명령을 발생하고,
    상기 모드 설정 명령에 응답하여 상기 코드 신호를 저장하고,
    상기 코드 신호를 디코딩하여 상기 제어신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 제어신호 발생방법.
  12. 제9항에 있어서, 상기 전압 범위 검출 단계는
    상기 외부 전원전압을 분배하여 제1전압을 발생하고, 기준전압을 분배하여 제2전압을 발생하고,
    상기 기준전압과 상기 제1전압을 비교하여 제1비교신호를 발생하고, 상기 제1전압과 상기 제2전압을 비교하여 제2비교신호를 발생하고,
    상기 제1비교신호와 상기 제2비교신호를 조합하여 상기 전압 검출 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치의 제어신호 발생방법.
  13. 제12항에 있어서, 상기 전압 범위 검출부는
    상기 제1전압이 상기 기준전압과 상기 제2전압사이에 있는지를 검출하여 상기 전압 검출 신호의 레벨을 천이하는 것을 특징으로 하는 반도체 메모리 장치의 제어신호 발생방법.
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