JP2006147030A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリの救済回路における配線本数を削減する。
【解決手段】ラッチ回路１１は、機能不良となったメモリセルのアドレスを表す不良アドレス情報を信号φ１がＨレベルの期間でアドレス線１５に出力し、それ以外では出力を高インピーダンスに保つ。電気ヒューズ切断回路１３は、信号φ１がＨレベルの期間でアドレス線１５から入力した不良アドレス情報に基づいてメモリセルに対応する電気ヒューズを切断する。ヒューズ切断判定回路１４は、電気ヒューズ切断回路１３が出力するヒューズ切断情報を信号φ２の立上りでラッチして切断アドレス情報として信号φ１がＬレベルの期間でアドレス線１５に出力し、信号φ１がＨレベルの期間では出力を高インピーダンスに保つ。比較回路１２は、信号φ１がＬレベルの期間でアドレス線１５から切断アドレス情報を入力し、メモリセルのアクセスアドレス情報と比較して比較結果をメモリセルの置換情報として出力する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特にヒューズによる救済回路を含む半導体記憶装置に関する。

半導体記憶装置の微細化に伴い、チップへの熱ストレスが加わることによるメモリセルのリフレッシュ特性の劣化が無視できないレベルになってきている。これを救済するためには、熱ストレス印加後にメモリセル試験を行い、劣化ビットを置換することが一般的な手法となってきている。この場合、熱ストレスは、組立後に印加しなければ意味が無い為、救済手段として従来のレーザートリミングを適用することは困難であり、レーザートリミングに変わる手段として高電圧印加でプログラミング可能な電気ヒューズ方式が採用されつつある。

従来のヒューズによる救済回路の例を図４に示す。また、救済回路におけるプログラミング時のタイムチャートを図５に示す。まず電気ヒューズの切断（プログラミング）手順を図４、図５を用いて説明する。最初に図５の切断用高電圧SVTを所定の高電圧に設定する。その後、切断イネーブル信号φ１をテストモード等で活性化し、メモリ機能試験を行い、不良検知信号TFAILによって不良が発生した時の入力アドレスAddをラッチする。ラッチされたアドレスは、不良アドレス情報AF_Program_Addとして図４のラッチ回路１０１から出力される。不良アドレス情報AF_Program_Addは、ハイ／ロウのいずれかの値をとり得るので、回路的にいずれかの値の場合にヒューズをカットするように電気ヒューズ切断回路１０３の論理を構成する。以上の動作によって機能不良となったメモリセルのアドレスに対して電気ヒューズによる救済アドレスのプログラミングが可能となる。

次に通常動作における電気ヒューズプログラミング結果の反映方法を説明する。図６は、救済回路におけるロード時のタイムチャートである。プログラミングされた結果は、電気ヒューズ切断回路１０３に格納されているので、それをロードする動作を通常アクセスの前に行なう。ロードのトリガ信号としては、パワーオン信号やモードレジスタ信号が使用される。ロード動作は、図６の切断情報ロード信号φ２を活性化させることにより行なう。図４のヒューズノードFNは、プログラミングの有無に応じてハイ／ロウのいずれかのレベルをとる信号である。ヒューズノードFNのレベルを切断情報ロード信号φ２でラッチすることにより、ヒューズが切断されている場合は、切断アドレス情報AF_Load_Addとしてヒューズ切断判定回路１０４から出力される。

比較回路１０２は、切断アドレス情報AF_Load_Addを入力アドレスAddと比較することにより、比較結果CMPを出力する。電源投入後、切断情報ロード信号φ２が一度でも活性化されれば切断アドレス情報AF_Load_Addの値は、ヒューズノードFNのレベルを反映し続け、以後変化することは無い。ただし、活性前の値は不確定である。

尚、以上の説明ではアドレスのビット数及びメモリのロウ／カラム(X/Y)の種類に言及していないが、ラッチ回路１０１、比較回路１０２、電気ヒューズ切断回路１０３、ヒューズ切断判定回路１０４を一つの基本構成として、プログラミングに必要なビット数分のセットが必要である。

関連する技術として、特許文献１には、不良ビットアドレスをプログラムする複数のヒューズセット回路の出力信号を予め設定した異なる組み合わせによりそれぞれ論理演算して、入力アドレスと不良ビットアドレスとの比較結果を用いて救済判定する複数の判定回路を含む半導体記憶装置が記載されている。この半導体記憶装置は、救済不良ビット数に応じて、判定に使用するセット数を減らして判定回路の論理段数を低減するものである。

また、特許文献２には、使用しない冗長回路のヒューズブロックのイニシャライズを行わないようにし、ヒューズ情報イニシャライズ時の消費電流を低減する半導体記憶装置が記載されている。冗長回路を使用する場合にのみ、そのヒューズブロックの各ヒューズに通電し、不使用の冗長回路のヒューズブロックのイニシャライズは行わないようにして、不良アドレスのアドレス情報を表すヒューズのイニシャライズ時のヒューズ貫通電流を低減している。

特開２０００−１３２９９１号公報 特開２００１−２１００９２号公報

ところで、電気ヒューズ切断回路１０３は、面積が大きく、動作に高速性を要求されないために、チップの周辺等の空いた領域に配置される。これに対し、入力アドレスAddと接続されるラッチ回路１０１や比較回路１０２は、アドレス信号が高速であるために、チップの中央部付近に配置される。したがって、ラッチ回路１０１および比較回路１０２と、電気ヒューズ切断回路１０３およびヒューズ切断判定回路１０４とは、チップ内で離れた位置に配置され、その間には、例えばメモリセルアレイなどが存在することとなる。このため、不良アドレス情報AF_Program_Addや切断アドレス情報AF_Load_Addを伝達する配線は長くなり、レイアウト規模が大きくチップ面積を圧迫する弊害がある。すなわち、アドレス線として必要ビット数×２本の配線が必要であり、これら配線を配置する過程でチップ内部の電源およびグランド配線幅が制約されてしまうことになる。そこで、この配線の制約をできる限り抑制することが電気ヒューズによる救済回路を搭載する上での設計課題となっていた。

本発明の一つのアスペクトに係る半導体記憶装置は、機能不良となったメモリセルのアドレスを表す不良アドレス情報を第１の期間でアドレス線に出力するアドレス出力回路と、第１の期間でアドレス線から不良アドレス情報を入力し、入力した不良アドレス情報に基づいてメモリセルに対応するヒューズを切断するヒューズ切断回路と、ヒューズ切断回路が出力するヒューズ切断情報をラッチして切断アドレス情報として第１の期間とは異なる第２の期間でアドレス線に出力するヒューズ切断判定回路と、第２の期間でアドレス線から切断アドレス情報を入力し、メモリセルのアクセスアドレス情報と比較して比較結果をメモリセルの置換情報として出力する比較回路と、を備える。

本発明によれば、電気ヒューズによる救済回路を構成する配線本数を削減することができる。その理由は、従来ひとつのビットにつき、不良アドレス情報と切断アドレス情報の２種類に対応してそれぞれ必要だった２つのアドレス配線を共通化し、タイミングに応じて使い分けるようにしたためである。

本発明の実施形態に係る半導体記憶装置は、主メモリと、冗長メモリとを備え、主メモリの一部に欠陥が生じたときに冗長メモリを代替使用するに際し、冗長メモリのメモリセルのアドレス指定を行う救済回路を含む。救済回路は、切断イネーブル信号（図１のφ１）が活性状態の時に、機能不良となったメモリセルのアドレスを表す不良アドレス情報をアドレス線（図１の１５）に出力するラッチ回路（図１の１１）を備える。また、切断イネーブル信号（図１のφ１）が活性状態の時に、アドレス線（図１の１５）から不良アドレス情報を入力し、入力した不良アドレス情報に基づいてメモリセルに対応するヒューズを切断するヒューズ切断回路（図１の１３）を備える。さらに、切断イネーブル信号（図１のφ１）が非活性状態の時に、ヒューズ切断回路が出力するヒューズ切断情報をラッチして切断アドレス情報としてアドレス線（図１の１５）に出力するヒューズ切断判定回路（図１の１４）を備える。また、切断イネーブル信号（図１のφ１）が非活性状態の時に、アドレス線（図１の１５）から切断アドレス情報を入力し、メモリセルのアクセスアドレス情報と比較して比較結果をメモリセルの置換情報として出力する比較回路（図１の１２）を備える。

ラッチ回路（図１の１１）は、切断イネーブル信号（図１のφ１）が非活性状態の場合に出力を高インピーダンス化する手段を備え、ヒューズ切断判定回路（図１の１４）は、切断イネーブル信号（図１のφ１）が活性状態の場合に出力を高インピーダンス化する手段とを備え、互いの出力はアドレス線（図１の１５）を共有化する。

以上のように本発明の半導体記憶装置は構成され、救済回路には、ラッチ回路（図１の１１）の出力及びヒューズ切断判定回路（図１の１４）の出力に双方の出力が競合しないように切断イネーブル信号（図１のφ１）の状態に応じて、高インピーダンス化する３値制御が導入される。これにより、ラッチ回路（図１の１１）、比較回路（図１の１２）、電気ヒューズ切断回路（図１の１３）およびヒューズ切断判定回路（図１の１４）の入出力線をアドレス線（図１の１５）として同一ラインとして配置することが可能となる。したがって、アドレスビット増大による電気ヒューズ入出力アドレスの配線数の増大を最小限に抑制することができる。以下、実施例に即し、図面を参照して詳細に説明する。

図１は、本発明の実施例に係る半導体記憶装置における救済回路の構成を示すブロック図である。救済回路は、ラッチ回路１１、比較回路１２、電気ヒューズ切断回路１３、ヒューズ切断判定回路１４、を備える。ラッチ回路１１は、不良検知信号TFAILによって不良アドレス検出を行い、検出した不良アドレス情報をアドレス線１５に出力する回路である。電気ヒューズ切断回路１３は、ラッチ回路１１が出力するアドレス線１５上の不良アドレス情報を読み取り、不良アドレス情報に応じて実際に高電圧SVTを印加してヒューズを切断する回路である。ヒューズ切断判定回路１４は、電気ヒューズ切断回路１３から出力されるヒューズの切断の有無を検出し、切断アドレス情報としてアドレス線１５に出力する回路である。比較回路１２は、アドレス線１５上のヒューズ切断判定回路１３の出力信号と入力アドレスAddとを比較し、比較結果CMPを不良メモリセル（劣化ビット）の置換情報として出力する回路である。

次に、図２のタイミングチャートを用いて、電気ヒューズ切断時（プログラミング時）の動作について説明する。最初に図２に示すように切断用高電圧信号SVTを所定の高電圧に設定する。次に、切断イネーブル信号φ１をテストモード等で活性化した後、メモリ機能試験を行い、ラッチ回路１１は、不良検知信号TFAILによって不良が発生した時の入力アドレスAddをラッチする。ラッチされたアドレスは、不良アドレス情報AF_Addとしてラッチ回路１１からアドレス線１５に出力される。不良アドレス情報AF_Addは、ハイ／ロウいずれかの値をとり得るので、回路的にいずれかの値の場合にヒューズをカットするように電気ヒューズ切断回路１３の論理を構成する。尚、電気ヒューズの構成素子として容量タイプやトランジスタタイプが存在するが、本発明においてはヒューズ構成素子の種類は問わない。

以上の動作によって機能不良となったメモリセルのアドレスに対して電気ヒューズによる救済アドレスのプログラミングが可能となる。ここでアドレス線１５へのもう一方の出力元であるヒューズ切断判定回路１４の出力状態は、切断イネーブル信号φ１が活性化している状態では高インピーダンスとなっており、アドレス線１５におけるデータの衝突は発生しない。

次に、図３に示すタイミングチャートを用いて、通常動作における電気ヒューズプログラミング結果の反映方法について説明する。プログラミングされた結果は、電気ヒューズ切断回路１３に格納されているので、格納されているプログラミング結果を通常アクセス前にヒューズ切断判定回路１４にロードする。ロードのトリガ信号としてはパワーオン信号や、モードレジスタ信号が使用される。ロード動作は、図３の切断情報ロード信号φ２を活性させることにより行なう。

図１のヒューズノードFNのレベルは、プログラミングの有無に応じてハイ・ロウのいずれかの値をとり得る。ヒューズノードFNのレベルを切断情報ロード信号φ２でラッチすることにより、ラッチされたレベルに応じて、切断アドレス情報AF_Addがヒューズ切断判定回路１３からアドレス線１５に出力される。比較回路１２は、アドレス線１５上の切断アドレス情報AF_Addを入力アドレスAddと比較することにより、比較結果CMPを出力する。比較結果CMPは、ＤＲＡＭ等の主メモリの一部に欠陥が生じたときに冗長メモリを代替使用するに際し、主メモリの劣化ビットの置換情報として使用される。

ここでアドレス線１５に対するもう一方の出力元であるラッチ回路１１の出力状態は、切断イネーブル信号φ１が非活性なので高インピーダンスとなっており、アドレス線１５におけるデータの衝突は発生しない。電源投入後、切断情報ロード信号φ２が一度でも活性化されれば、電源を切るか或いは切断イネーブル信号φ１が活性されるまで、切断アドレス情報AF_Addの値は、ヒューズノードFNのレベルを反映し続け、以後変化することは無い。ただし、切断情報ロード信号φ２活性前の値は不確定である。

尚、上記の説明ではアドレスのビット数及びメモリのロウ／カラム(X/Y)の種類に言及していないが、例えば、入力アドレスAddは、デコードされた１ビットのアドレスとしてもよい。また、救済するメモリとしては、単独のメモリセル、ワード線あるいはビット線単位のメモリセル群等を対象としてもよい。さらに、救済回路は、従来と同様に、ラッチ回路１１、比較回路１２、電気ヒューズ切断回路１３、ヒューズ切断判定回路１４を基本構成として、プログラミングに必要なビット数分のセットから構成される。

本発明によれば、携帯機器、パソコン、ワークステーション等の主記憶装置の組立後のメモリテストにおける不良品の救済に適用できる。

本発明の実施例に係る半導体記憶装置における救済回路の構成を示すブロック図である。 本発明の実施例に係る救済回路のプログラミング時のタイムチャートである。 本発明の実施例に係る救済回路のロード時のタイムチャートである。 従来の実施例に係る半導体記憶装置における救済回路の構成を示すブロック図である。 従来の救済回路のプログラミング時のタイムチャートである。 従来の救済回路のロード時のタイムチャートである。

符号の説明

１１ ラッチ回路
１２ 比較回路
１３ 電気ヒューズ切断回路
１４ ヒューズ切断判定回路
１５ アドレス線

Claims (5)

1. 機能不良となったメモリセルのアドレスを表す不良アドレス情報を第１の期間でアドレス線に出力するアドレス出力回路と、
   前記第１の期間で前記アドレス線から前記不良アドレス情報を入力し、入力した前記不良アドレス情報に基づいて前記メモリセルに対応するヒューズを切断するヒューズ切断回路と、
   前記ヒューズ切断回路が出力するヒューズ切断情報をラッチして切断アドレス情報として前記第１の期間とは異なる第２の期間で前記アドレス線に出力するヒューズ切断判定回路と、
   前記第２の期間で前記アドレス線から前記切断アドレス情報を入力し、メモリセルのアクセスアドレス情報と比較して比較結果を前記メモリセルの置換情報として出力する比較回路と、
   を備えることを特徴とする半導体記憶装置。
2. 前記アドレス出力回路は、前記第１の期間以外では前記アドレス線への出力を高インピーダンスに保ち、
   前記ヒューズ切断判定回路は、前記第２の期間以外では前記アドレス線への出力を高インピーダンスに保つことを特徴とする請求項１記載の半導体記憶装置。
3. 前記第１の期間は、前記第２の期間に対し時間的に先行して存在することを特徴とする請求項１または２記載の半導体記憶装置。
4. 前記第１の期間は、前記ヒューズの切断指示を与える切断イネーブル信号が活性の状態にあることを特徴とする請求項１〜３のいずれか一に記載の半導体記憶装置。
5. 主メモリと、冗長メモリとを備え、前記主メモリの一部に欠陥が生じたときに前記冗長メモリを代替使用するに際し前記冗長メモリのメモリセルのアドレス指定を前記アクセスアドレス情報によって行うことを特徴とする請求項１記載の半導体記憶装置。

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