KR20030009108A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 기억 장치는 제1 방향으로 연장된 제1 배선(13)과, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선(23)과, 상기 제1 및 제2 배선(13, 23) 사이에 배치된 자기 저항 효과 소자를 포함하며, 상기 자기 저항 효과 소자는 제1 부분과 제2 부분을 구비하고, 상기 제2 부분은 상기 제2 배선(23)에 접하고, 또한 상기 제2 배선(23)을 따라 상기 제1 부분보다 외측으로 연장한다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것으로, 특히 터널 자기 저항 효과(TMR: Tunneling Magneto Resistive) 소자를 기억 소자로서 이용한 자기 기억 장치(MRAM: Magnetic Random Access Memory) 및 그 제조 방법에 관한 것이다.
최근, 정보 기억 소자로서, 터널 자기 저항 효과(Tunneling Magneto Resistive: 이하, TMR이라고 함)를 이용한 MRAM(Magnetic Random Access Memory) 메모리 셀이 제안되고 있다.
도 57에, 종래 기술에 의한 반도체 기억 장치의 사시도를 도시한다. 이하, 도 57을 이용하여 MRAM의 구조에 대하여 간단하게 설명한다.
도 57에 도시한 바와 같이, 비트선(23)과 기입 워드선(13)이 상호 직교하도록 매트릭스 형상으로 복수개 배치되고, 각각의 교점에 TMR 소자(24)가 배치되어 있다. 이 TMR 소자(24)는 상부 전극(도시 생략)을 통하여 비트선(23)에 접속되고, 하부 전극(17)을 통하여 스위칭 소자(MOSFET: 5)에 접속되어 있다. 그리고, 이 MOSFET(5)의 게이트 전극이 판독 워드선(3)으로 되어 있다.
여기서, TMR 소자(24)는 하부 전극(17)에 접속되는 자화 고착층(18)과, 상부 전극을 통하여 비트선(23)에 접속되는 자기 기록층(20)과, 이들 자화 고착층(18)과자기 기록층(20)에 끼워진 터널 장벽층(터널 접합막: 19)으로 구성된다.
자화 고착층(18)은 용이 축 방향(EA 방향)으로 고정된 자화 방향을 갖는다. 한편, 자기 기록층(20)은 자화 고착층(18)과의 상호 작용에 의해 2개 자화 방향을 갖고 있으며, 각각이 "1", "0"의 정보 기억 상태에 상당한다. 그리고, 자기 기록층(20)의 자화 방향이 자화 고착층(18)의 자화 방향과 동일하게 되었을 때에 터널 접합의 저항은 가장 낮아지고, 반대로 양자의 자화 방향이 반대로 되었을 때에 터널 접합의 저항은 가장 높아진다. 이 저항의 변화를 TMR 소자(24)에 전류를 흘려 판독한다. 이에 따라, "1", "0"의 정보 기억 상태를 판정할 수 있다.
이러한 MRAM 메모리 셀에서는 선택된 비트선(23)과 기입 워드선(13)의 쌍방에 흐르는 전류에 의해 발생하는 전류 자계를 합성한 자계에 의해, 자화 고착층(18)의 자화 방향은 변하지 않지만, 자기 기록층(20)의 자화 방향만이 반전하도록 설계되어 있다. 따라서, 임의의 셀에 데이터를 기입하는 경우, 상기한 바와 같이 자기 기록층(20)의 자화 방향을 반전시킴에 의해, 정보가 선택 셀에 기입된다. 한편, 임의의 셀의 데이터를 판독하는 경우, 비트선(23)과 판독 워드선(13)을 선택하고, 비트선(23)으로부터 TMR 소자(24), 하부 전극(17), 스위칭 MOSFET(5)를 통하여 흐르는 전류치를, 예를 들면 기준 셀과의 비교를 행함으로써, 셀의 저항 상태의 "1", "0"의 정보 기억 상태가 판정된다.
도 58에, 종래 기술에 의한 반도체 기억 장치의 자기 기록층의 자화 상태를 화살표로 도시한다. 도 58에 도시한 바와 같이, 자기 기록층(20)에서는 본래 모든 자화 방향(28)이 용이 축 방향(EA 방향)으로 동일하게 되어 있는 것이 이상적이지만, 실제로는 자기 기록층(20)의 양단부에서 길이 방향의 자화 벡터가 감도는 자구(100)가 발생하고, 이 자구(100)에 의해, 소위 반(反) 자계가 발생한다. 그 결과, 반 자계가 발생한 영역은 본래의 "1", "0"의 정보 기억 상태에 상당하는 터널 저항을 균일하게 유지할 수 없게 된다. 이 때문에, 출력할 수 있는 "1", "0"의 신호의 S/N 비를 열화시켜, 충분한 동작 마진을 확보하여 데이터를 판독할 수 없다고 하는 문제가 있다.
그래서, 종래 기술에서는 이 문제를 극복하기 위해서, 셀의 길이 방향의 길이를 길게 하여, 예를 들면 3 이상의 종횡비를 갖게 하고 있었다. 이에 따라, 셀의 양단에서 반 자계가 발생해도, 데이터 판독에 필요한 면적을 확보하고 있었다. 그러나, 이는 동시에 셀 면적의 대형화로 이어져, 금후 MRAM 셀 미세화 시에 큰 방해가 되고 있다.
이상과 같이, 종래 기술에서는 셀에서 발생한 자구(100)에 의한 판독 동작의 마진 열화를 억제하고, 또한 셀의 미세화를 실현하는 것이 매우 곤란하였다.
도 1의 (a), (b)는 본 발명의 제1 실시예에 따른 반도체 기억 장치를 나타내는 사시도.
도 2의 (a), (b)는 본 발명의 제1 실시예에 따른 1중 터널 장벽층을 갖는 TMR 소자를 나타내는 단면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 4는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 5는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 6은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 7은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 8은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제2 방법에 의한각 제조 공정을 나타내는 단면도.
도 9는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 10은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 11은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 12는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 13은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제3 방법에 의한 각 제조 공정을 나타내는 단면도.
도 14는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제3 방법에 의한 각 제조 공정을 나타내는 단면도.
도 15는 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제3 방법에 의한 각 제조 공정을 나타내는 단면도.
도 16은 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제3 방법에 의한 각 제조 공정을 나타내는 단면도.
도 17은 본 발명의 제1 실시예에 따른 효과를 나타내기 위한 반도체 기억 장치의 단면도.
도 18의 (a), 도 18의 (b)는 본 발명의 제2 실시예에 따른 반도체 기억 장치를 나타내는 사시도.
도 19의 (a), 도 19의 (b)는 본 발명의 제3 실시예에 따른 반도체 기억 장치를 나타내는 사시도.
도 20의 (a)는 도 19의 (b)의 A-A선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 20의 (b)는 도 19의 (b)의 B-B선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 21의 (a)는 도 19의 (b)의 A-A선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 21의 (b)는 도 19의 (b)의 B-B선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 22의 (a)는 도 19의 (b)의 A-A선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 22의 (b)는 도 19의 (b)의 B-B선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 23의 (a)는 도 19의 (b)의 A-A선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 23의 (b)는 도 19의 (b)의 B-B선을 따른 단면으로, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 24의 (a), (b)는 본 발명의 제4 실시예에 따른 반도체 기억 장치를 나타내는 사시도.
도 25의 (a), (b)는 본 발명의 제5 실시예에 따른 반도체 기억 장치를 나타내는 사시도.
도 26의 (a), (b)는 본 발명의 제5 실시예에 따른 2중 터널 장벽층을 갖는 TMR 소자를 나타내는 단면도.
도 27은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 28은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 29는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 30은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 31은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제1 방법에 의한 각 제조 공정을 나타내는 단면도.
도 32는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 33은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 34는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제2 방법에 의한각 제조 공정을 나타내는 단면도.
도 35는 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 36은 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제2 방법에 의한 각 제조 공정을 나타내는 단면도.
도 37의 (a), (b)는 본 발명의 제6 실시예에 따른 반도체 기억 장치를 나타내는 사시도.
도 38의 (a)는 도 37의 (b)의 A-A선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 38의 (b)는 도 37의 (b)의 B-B선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 39의 (a)는 도 37의 (b)의 A-A선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 39의 (b)는 도 37의 (b)의 B-B선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 40의 (a)는 도 37의 (b)의 A-A선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 40의 (b)는 도 37의 (b)의 B-B선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 41의 (a)는 도 37의 (b)의 A-A선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도이고, 도 41의 (b)는 도 37의 (b)의 B-B선을 따른 단면으로, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 42는 본 발명의 제7 실시예에 따른 반도체 기억 장치를 나타내는 평면도.
도 43은 도 42의 XLⅢ-XLⅢ선을 따른 반도체 기억 장치의 단면도.
도 44는 본 발명의 제7 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 45는 본 발명의 제7 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 46은 본 발명의 제7 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 47은 본 발명의 제7 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 48은 본 발명의 제7 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 49는 본 발명의 제8 실시예에 따른 반도체 기억 장치를 나타내는 평면도.
도 50은 본 발명의 제9 실시예에 따른 반도체 기억 장치를 나타내는 평면도.
도 51은 도 50의 LI-LI선을 따른 반도체 기억 장치의 단면도.
도 52는 본 발명의 제9 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 53은 본 발명의 제9 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 54는 본 발명의 제9 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 55는 본 발명의 제9 실시예에 따른 반도체 기억 장치의 각 제조 공정을 나타내는 단면도.
도 56은 본 발명의 제10 실시예에 따른 반도체 기억 장치를 나타내는 평면도.
도 57은 종래 기술에 의한 반도체 기억 장치를 나타내는 사시도.
도 58은 종래 기술에 의한 반도체 기억 장치 내의 자화 방향을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
3 : 게이트 전극
5 : 스위칭 트랜지스터
13 : 워드선
17 : 하부 전극
18 : 자화 고착층
19 : 터널 기록층
20 : 자기 기록층
23 : 비트선
24 : TMR 소자
본 발명의 제1 시점에 의한 반도체 기억 장치는, 제1 방향으로 연장된 제1 배선과, 상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과, 상기 제1 및 제2 배선 사이에 배치된 자기 저항 효과 소자를 포함하며, 상기 자기 저항 효과 소자는 제1 소자 부분과 제2 소자 부분을 구비하고, 상기 제2 소자 부분은 상기 제2 배선에 접하고, 또한 상기 제2 배선을 따라 상기 제1 소자 부분보다 외측으로 연장한다.
본 발명의 제2 시점에 의한 반도체 기억 장치의 제조 방법은, 제1 소자 부분과 제2 소자 부분을 포함하는 자기 저항 효과 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서, 상기 제2 소자 부분을 제2 배선과 일괄적으로 패터닝하고, 상기 제2 배선을 따라 상기 제2 소자 부분을 상기 제1 소자 부분보다 외측으로 연장시킨다.
본 발명의 각 실시예는 터널 자기 저항 효과(TMR: Tunneling Magneto Resistive) 소자를 기억 소자로 이용한 자기 기억 장치(MRAM: Magnetic Random Access Memory)에 관한 것이다. 이 MRAM에서는 TMR 소자를 구비한 메모리 셀을 매트릭스 형상으로 복수개 배치한 메모리 셀 어레이 구조로서, 이들 메모리 셀의 주변부에 디코더 및 감지 회로 등의 주변 회로부를 설치하여, 임의의 셀에 랜덤 액세스함으로써, 정보의 기입·판독 동작을 가능하게 한 것이다.
이하, 본 발명의 실시예를 도면을 참조하여 설명한다. 설명 시에, 전 도면에 걸쳐, 공통되는 부분에는 공통되는 참조 부호를 병기한다. 또, 이하에 기재되는 제1 내지 제6 실시예에 따른 도면에서는 제7 실시예에서 기재하는 MOSFET 및 MOSFET에 접속되는 컨택트는 생략하고 있다.
[제1 실시예]
제1 실시예는 TMR 소자를 구성하는 자기 기록층이, 셀별로 분단되지 않고 비트선을 따라 연장한다.
도 1의 (a), 도 1의 (b)에, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 사시도를 도시한다.
도 1의 (a)에 도시한 바와 같이, 제1 실시예에 따른 반도체 기억 장치는 자화 고착층(18)과, 자기 기록층(20)과, 이들 사이에 끼워진 터널 장벽층(터널 접합막: 19)으로 구성되는 TMR 소자(24)를 기억 소자로 이용한 MRAM이다. 그리고, 자화 고착층(18)에는 하부 전극(17)을 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)가 접속된다. 또한, TMR 소자(24)의 하방에는 기입 워드선(13)이 TMR 소자(24)와 이격되어 배치되고, 이 워드선(13)과 직교하여 자기 기록층(20)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(24)를 구성하는 요소 중에서, 자화 고착층(18) 및 터널 장벽층(19)은 비트선(23)과 독립적으로 형성되어 있지만, 자기 기록층(20)은 비트선(23)과 일괄하여 형성되어 있다. 즉, 자기 기록층(20)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되며, 자기 기록층(20)은 비트선(23)을 따라 적어도 2 이상의 셀에 걸쳐 연장하고 있다. 따라서, 자기 기록층(20)은 비트선(23)과 동일한 형상으로 되어 있다.
또, 도 1의 (b)에 도시한 바와 같이, 자기 기록층(20)을 제1 패턴부(20A)와 제2 패턴부(20B)로 나누어도 된다. 이 경우, 자기 기록층의 제1 패턴부(20A)는 TMR 소자(24)의 패턴으로 형성되고, 자기 기록층의 제2 패턴부(20B)는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 적어도 2 이상의 셀에 걸쳐 연장하고 있다.
도 2의 (a), 도 2의 (b)에, 1중 터널 장벽층을 갖는 TMR 소자의 단면도를 도시한다. 상기 TMR 소자(24)는 도 2의 (a) 또는 도 2의 (b)에 도시한 1중 터널 장벽층을 갖는 구조인 것이 바람직하다. 이하, 1중 터널 장벽층을 갖는 TMR 소자(24)의 구조에 대하여 설명한다.
도 2의 (a)에 도시한 TMR 소자(24)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)의 순서대로 적층된 자화 고착층(18)과, 이 자화 고착층(18) 상에 형성된 터널 장벽층(19)과, 이 터널 장벽층(19) 상에 자유 강자성층(105), 접점층(106)의 순서대로 적층된 자기 기록층(20)으로 이루어진다.
마찬가지로, 도 2의 (b)에 도시한 TMR 소자(24)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 강자성층(104'), 비자성층(107), 강자성층(104")의 순서대로 적층된 자화 고착층(18)과, 이 자화 고착층(18) 상에 형성된 터널 장벽층(19)과, 이 터널 장벽층(19) 상에 강자성층(105'), 비자성층(107), 강자성층(105"), 접점층(106)의 순서대로 적층된 자기 기록층(20)으로 이루어진다.
또, 도 2의 (b)에 도시한 TMR 소자(24)에서는 자화 고착층(18) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조와, 자기 기록층(20) 내의 강자성층(105'), 비자성층(107), 강자성층(105")으로 이루어지는 3층 구조를 도입함으로써, 도 2의 (a)에 도시한 TMR 소자(24)보다, 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 1중 터널 장벽층을 갖는 TMR 소자(24)는 이하의 재료를 이용하여 형성된다.
자화 고착층(18) 및 자기 기록층(20)의 재료로는, 예를 들면 Fe, Co, Ni 또는 이들의 합금, 스핀 분극율이 큰 마그네타이트, CrO2, RXMnO3-y(R; 희토류, X; Ca, Ba, Sr) 등의 산화물 외, NiMnSb, PtMnSb 등의 호이슬러 합금 등을 이용하는 것이 바람직하다. 또한, 이들 자성체에는 강자성을 잃어버리지 않는 한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Nb 등의 비자성 원소가 다소 포함되어 있어도 된다.
자화 고착층(18)의 일부를 구성하는 반강자성층(103)의 재료로는, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, NiO, Fe2O3등을 이용하는 것이 바람직하다.
터널 장벽층(19)의 재료로는, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3등의 여러가지 유전체를 사용할 수 있다. 이들 유전체에는 산소, 질소, 불소 결손이 존재하고 있어도 된다.
또, 도 2의 (a) 또는 도 2의 (b)에 도시한 1중 터널 장벽층을 갖는 TMR 소자(24)의 구조는 후술하는 다른 실시예에도 적용할 수 있다.
도 3 내지 도 7에, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제1 제조 방법에 의한 제조 공정의 단면도를 도시한다. 이들 도 3 내지 도 7은, 도 1의 (a)의 Ⅶ-Ⅶ선을 따른 반도체 기억 장치의 단면에 있어서의 제조 공정도를 도시한 것이다. 이하, 제1 실시예에 따른 반도체 기억 장치의 제1 제조 방법에 대하여 설명한다.
우선, 도 3에 도시한 바와 같이, MOSFET(도시 생략)가 형성된 후, 제1 층간 절연막(11)이 형성되고, 제1 층간 절연막(11) 내에 기입 워드선(13)이 선택적으로형성된다. 다음으로, 기입 워드선(13) 상 및 갭부(도시 생략) 내에 제2 층간 절연막(14)이 퇴적된다.
또, 기입 워드선(13) 상의 제2 층간 절연막(14)은 기입 워드선(13)과 TMR 소자(24)와의 거리를 결정하고, 또한 TMR 소자(24)를 형성할 때의 기초막이 된다. 이 때문에, 기입 워드선(13) 상의 제2 층간 절연막(14)은 얇고 균일하게 형성하기 위해서 평탄한 면 상에 형성할 필요가 있다. 따라서, 기입 워드선(13)은, 예를 들면 상감법을 이용하여 형성하는 것이 바람직하다. 즉, 제1 층간 절연막(11) 내에 기입 워드선용 홈(12)이 형성된 후, 스퍼터법을 이용하여 홈(12) 내 및 제1 층간 절연막(11) 상에 기입 워드선(13)이 되는 메탈 재료가 퇴적된다. 다음으로, CMP(Chemical Mechanical Polish)를 이용하여, 제1 층간 절연막(11)의 표면이 노출할 때까지 메탈 재료가 평탄화되고, 기입 워드선(13)이 형성된다. 그 후, CVD(Chemical Vapor Deposition)법을 이용하여, 기입 워드선(13) 및 제1 층간 절연막(11) 상에 제2 층간 절연막(14)이 얇게 퇴적된다.
계속해서, 도 4에 도시한 바와 같이, 제2 층간 절연막(14) 상에, 하부 전극(17), 자화 고착층(18), 터널 장벽층(19)이 연속적으로 형성된다. 또, 자화 고착층(18)은 도 2의 (a), 도 2의 (b)에 도시한 바와 같이 복수의 막으로 구성된 적층 구조로 형성되지만, 여기서는 1 종류의 막으로서 기술한다. 다음으로, 터널 장벽층(19) 상에 레지스트막(도시 생략)이 형성되고, 이 레지스트막이 포토리소그래피 기술을 이용하여 도 1의 (a)의 하부 전극(17)의 패턴으로 패터닝된다. 또는 터널 장벽층(19) 상에 DLC(Diamond Like Carbon)막 등의 하드 마스크 및 레지스트막(도시 생략)이 형성되고, 이 레지스트막이 포토리소그래피 기술을 이용하여 도 1의 (a)의 하부 전극(17)의 패턴으로 패터닝되고, 또한 이 패터닝된 레지스트막을 이용하여 DLC막이 패터닝된다. 그 후, 이 패터닝된 레지스트막 또는 DLC막을 마스크로 하여, RIE(Reactive Ion Etching)법 또는 이온 밀링을 이용하여 터널 장벽층(19), 자화 고착층(18) 및 하부 전극(17)이 일괄적으로 패터닝된다.
계속해서, 도 5에 도시한 바와 같이, 도 1의 (a)의 TMR 소자(24)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 터널 장벽층(19) 및 자화 고착층(18)이 일괄적으로 패터닝된다.
또, 도 4의 공정에서, 터널 장벽층(19), 자화 고착층(18) 및 하부 전극(17)은 패터닝되어 있기 때문에, 터널 장벽층(19)의 표면과 제2 층간 절연막(14)의 표면에서는 단차가 생기고 있다. 즉, 도 5의 공정 시, 기초막의 단차가 크게 되어 있기 때문에, 터널 장벽층(19) 및 자화 고착층(18)의 패터닝을 몇 단계로 나누어 행해도 된다. 즉, 사전에 SOG(Spin On Glass)막 등을 터널 장벽층(19) 및 제2 층간 절연막(14) 상에 도포하여 전체를 평탄하게 한 후에 리소그래피를 행하고, 그 후 터널 장벽층(19) 및 자화 고착층(18)을 일괄적으로 패터닝해도 된다.
다음으로, 도 6에 도시한 바와 같이, 터널 장벽층(19) 및 자화 고착층(18)의 패터닝에 사용한 마스크를 남긴 상태에서, 터널 장벽층(19), 하부 전극(17) 및 제2 층간 절연막(14) 상에 제3 층간 절연막(21)이 퇴적되고, 이 제3 층간 절연막(21)으로, 패터닝된 자화 고착층(18) 및 터널 장벽층(19)의 갭이 매립된다. 다음으로,CMP를 이용하여 마스크를 스토퍼로 하여, 제3 층간 절연막(21)이 평탄화되고, 그 후 마스크가 제거된다.
마지막으로, 도 7에 도시한 바와 같이, 스퍼터법 등을 이용하여, 터널 장벽층(19) 및 제3 층간 절연막(21) 상에 자기 기록층(20)용 및 비트선(23)용 메탈 재료가 퇴적된다. 다음으로, 포토리소그래피 기술에 의해, 도 1의 (a)의 비트선(23)의 패턴의 레지스트를 이용하여, 자기 기록층(20)용 및 비트선(23)용 메탈 재료가 일괄적으로 패터닝된다. 이에 따라, 자기 기록층(20) 및 비트선(23)이 형성되어, TMR 소자(24)가 완성된다.
도 8 내지 도 12에, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제2 제조 방법에 의한 제조 공정의 단면도를 도시한다. 이들 도 8 내지 도 12는, 도 1의 (b)의 ⅩⅡ-ⅩⅡ선을 따른 반도체 기억 장치의 단면에 있어서의 제조 공정도를 도시한 것이다. 제2 제조 방법은 자기 기록층(20)의 일부만을 비트선(23)을 따라 연장시키고 있다. 이하, 제1 실시예에 따른 반도체 기억 장치의 제2 제조 방법에 대하여 설명한다.
우선, 도 8에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 제1 층간 절연막(11) 내에 기입 워드선(13)이 선택적으로 형성되고, 이 기입 워드선(13) 상 및 갭부(도시 생략) 내에 제2 층간 절연막(14)이 퇴적된다.
다음으로, 도 9에 도시한 바와 같이, 제2 층간 절연막(14) 상에 하부 전극(17), 자화 고착층(18), 터널 장벽층(19), 자기 기록층의 제1 패턴부(20A)가 연속적으로 형성된다. 여기서, 자기 기록층의 제1 패턴부(20A)는 자기 기록층(20)의 일부를 구성하는 것이다. 다음으로, 도 1의 (b)의 하부 전극(17)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 자기 기록층의 제1 패턴부(20A), 터널 장벽층(19), 자화 고착층(18) 및 하부 전극(17)이 일괄적으로 패터닝된다.
다음으로, 도 10에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 도 1의 (b)의 TMR 소자(24)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 자기 기록층의 제1 패턴부(20A), 터널 장벽층(19) 및 자화 고착층(18)이 일괄적으로 패터닝된다.
다음으로, 도 11에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 자기 기록층의 제1 패턴부(20A), 하부 전극(17) 및 제2 층간 절연막(14) 상에 제3 층간 절연막(21)이 퇴적되고, 제3 층간 절연막(21)의 표면이 평탄화된다.
다음으로, 도 12에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 자기 기록층(20)의 남은 일부를 구성하는 자기 기록층의 제2 패턴부(20B) 및 비트선(23)이 퇴적된다. 그리고, 이 자기 기록층의 제2 패턴부(20B) 및 비트선(23)이 일괄적으로 패터닝됨으로써, TMR 소자(24)가 완성된다.
또, 도 12의 공정 시, 이미 자기 기록층(20)의 일부(자기 기록층의 제1 패턴부(20A))는 TMR 소자(24)와 동시에 가공되어 있기 때문에, 비트선(23)과 동시에 패터닝하는 자기 기록층의 제2 패턴부(20B)는 막 두께의 조정이 필요한 경우가 있다.
도 13 내지 도 16에, 본 발명의 제1 실시예에 따른 반도체 기억 장치의 제3제조 방법에 의한 제조 공정의 단면도를 도시한다. 제3 제조 방법은 TMR 소자(24)를 매립하여 형성하고, 비트선(23)을 따라 자기 기록층(20)뿐만 아니라 터널 장벽층(19)도 연장시키고 있다. 이하, 제1 실시예에 따른 반도체 기억 장치의 제3 제조 방법에 대하여 설명한다.
우선, 도 13에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 제1 층간 절연막(11) 내에 기입 워드선(13)이 선택적으로 형성되고, 이 기입 워드선(13) 상 및 갭부(도시 생략) 내에 제2 층간 절연막(l4)이 퇴적된다.
다음으로, 도 14에 도시한 바와 같이, 제2 층간 절연막(14) 상에 예를 들면 실리콘 질화막으로 이루어지는 얇은 스토퍼 절연막(도시 생략)이 형성된다. 이 스토퍼 절연막 상에 하부 전극(17)이 형성되고, 도 1의 (a)에 도시한 하부 전극(17)의 형상으로 패터닝된다. 다음으로, 하부 전극(17) 및 제2 층간 절연막(14) 상에 제3 층간 절연막(21)이 형성되고, 하부 전극(17) 상에 자화 고착층 형성용 홈(25)이 형성된다.
다음으로, 도 15에 도시한 바와 같이, 홈(25) 내 및 제3 층간 절연막(21) 상에 자화 고정층용 재료가 퇴적된다. 다음으로, 제3 층간 절연막(21)의 표면이 노출될 때까지, 자화 고정층용 재료가 CMP로 평탄화 제거되고, 제3 층간 절연막(21)의 홈(25)에 자화 고정층(18)이 형성된다.
다음으로, 도 16에 도시한 바와 같이, 자화 고정층(18) 및 제3 층간 절연막(21) 상에, 터널 장벽층(19), 자기 기록층(20), 비트선(23)이 연속적으로 형성된다. 그 후, 도 1의 (a)의 비트선(23)의 패턴으로 패터닝된 레지스트막(도시생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 터널 장벽층(19), 자기 기록층(20), 비트선(23)이 일괄적으로 패터닝된다.
상기 제1 실시예에 따르면, TMR 소자(24)를 구성하는 자기 기록층(20)이 셀별로 분단되지 않고 비트선(23)을 따라 연장하고 있기 때문에, 다음과 같은 효과를 얻을 수 있다.
자화 고착층(18)은 모든 셀에서 동일한 자화 방향이 되도록, 고정된 자화 방향을 갖는다. 한편, 자기 기록층(20)은 랜덤한 정보가 기입되기 때문에, 자화 고착층(18)과 동일한 자화 방향을 갖는 영역과 반대의 자화 방향을 갖는 영역이 존재한다. 여기서, 서로 이웃하는 셀끼리 동일한 정보를 갖는 경우, 자기 기록층(20) 내의 자화 방향은 연속적으로 연결될 수 있다. 이 때문에, 자극의 영향을 우려하지 않고 안정적으로 정보의 기입·판독을 행할 수 있다. 한편, 서로 이웃하는 셀끼리 반대의 정보를 갖는 경우, 자기 기록층(20)은 서로 이웃하는 셀끼리에서 반대의 자화 방향을 갖는다.
즉, 도 17에 도시한 바와 같이, 자기 기록층(20) 내에 반대의 자화 방향(28b, 28c)을 갖는 경우, 셀 사이에서 상호 자기 벡터가 충돌하고, 반 자계의 발생 원인이 되는 자구 영역(이하, 경계층이라 함: 26)이 생긴다. 즉, 제1 실시예에 따르면, 자기 기록층(20)을 비트선(23)을 따라 연장시킴에 의해, 셀(27)과 셀(27) 사이의 영역에까지 자화 영역을 연장할 수 있다. 이 때문에, 종래에는 반 자계의 발생 원인이 되는 자구 영역이 셀 내에 생기고 있었던 반면, 제1 실시예는 반 자계의 발생 원인이 되는 경계층(26)을 셀(27) 사이에 위치시킬 수 있다. 즉,경계층(26)을 TMR 소자(24)의 외측에 위치시킬 수 있기 때문에, 판독 시, 판독 신호를 열화시키지 않는다. 이와 같이, 반 자계의 발생 원인이 되는 자구가 발생해도, 판독 시에 신호 열화의 영향을 받지 않는 TMR 소자(24)를 실현할 수 있다.
또한, 제1 실시예에 따르면, 상술한 바와 같이 판독 동작 마진의 열화를 억제할 수 있기 때문에, 종래와 같이 셀을 크게 할 필요가 없다. 따라서, 셀의 미세화를 실현할 수도 있다.
또한, 자기 기록층(20)을 비트선(23)을 따라 연장시킴에 의해, 상술한 바와 같이 셀 단부에서 발생한 자구가 악영향을 미치는 엣지 도메인의 문제를 회피할 수 있을 뿐만 아니라, 셀 단부 이외에서 발생한 자구가 악영향을 미치는 스큐의 문제도 회피할 수 있다. 또한, 자기 기록층(20)에 안정된 일축 위방성(違方性)을 제공할 수 있고, 또한 층간 정적 자기 결합(히스테리시스의 오프셋)을 경감시킬 수 있다.
구체적으로는, 엣지 도메인이나 스큐의 문제를 회피할 수 있음으로써, 신호 판독의 열화를 방지할 수 있고, MR(Magneto Resistive)비("1" 상태, "0" 상태의 저항의 변화율)를 향상시킬 수 있다. 이 때문에, 메모리 셀 내의 각 부분의 저항의 변동의 영향을 억제할 수 있기 때문에, 셀의 미세화에 유리하게 된다.
또한, MR비가 향상됨으로써, 판독 신호 강도가 상승하기 때문에, 감지 속도가 향상된다. 그 결과, 판독 동작의 고속화가 가능하게 된다.
또한, 엣지 도메인의 영향을 경감시킬 수 있음으로써, 셀-셀 사이의 거리를 가까이 할 수 있다. 이 때문에, 실효적인 셀 면적을 축소시킬 수 있다.
또한, 층간 정적 자기 결합을 경감시킬 수 있음으로써, 자기 기록층(20)에의 기입 자계의 임계치의 변동을 저감시킬 수 있다. 또한, 자기 기록층(20)을 비트선(23)을 따라 연장시킴에 의해, TMR 소자(24)의 형상의 변화에 의한 악영향을 고려할 필요도 없다. 따라서, 실효적인 기입 전류를 낮출 수 있고, 소비 전력을 저감시킬 수 있다. 또, TMR 소자(24)는 미세화하면, 기입 자계의 임계치가 커지기 때문에, 그 임계치의 변동을 억제하여, 조금이라도 기입 전류를 줄이는 것이 셀의 미세화에도 상당히 유리하게 작용한다.
또한, 제2 제조 방법을 이용함으로써, 상술한 효과를 얻을 수 있을 뿐만 아니라, 다음의 효과를 얻을 수 있다. 즉, 제1 제조 방법에서는 패터닝된 자화 고착층(18) 및 터널 장벽층(19)을 제3 층간 절연막(21)으로 매립하여 평탄화할 때(도 6에 도시한 공정), 터널 장벽층(19)이 최상층이 되기 때문에, 터널 장벽층(19)에 손상이 생긴다. 이에 대하여, 제2 제조 방법에서는 터널 장벽층(19) 상에 자기 기록층의 제1 패턴부(20A)가 형성되어 있기 때문에, 제3 절연막(21)을 평탄화할 때(도 11에 도시한 공정), 자기 기록층의 제1 패턴부(20A)에 의해 터널 장벽층(19)을 보호할 수 있다. 따라서, 제2 제조 방법에 따르면, 100Å 이하의 박막으로 형성해야 하는 터널 장벽층(19)에 손상이 생기는 것을 방지할 수 있기 때문에, 터널 장벽층(19)의 막질을 열화시키지 않고 소자의 신뢰성을 향상시킨다고 하는 효과를 갖는다.
또한, 제3 제조 방법을 이용함으로써, 상술한 효과를 얻을 수 있을 뿐만 아니라, 홈(25)에 자기 기록층(20)을 매립하고 있기 때문에, RIE나 이온 밀링을 사용할 필요가 없고, 가공이 용이하여 치수 관리가 용이하다. 또한, 그 후에 전면에 터널 장벽층(19)을 형성하고 있기 때문에, TMR 소자(24)의 바로 윗쪽은 손상을 받지 않고 형성할 수 있는 효과를 얻을 수 있다.
[제2 실시예]
제2 실시예는 제1 실시예와 비교하여, 자화 고착층(18)과 자기 기록층(20)과의 위치가 반대로 되어 있는 점만이 다르다.
도 18의 (a), 도 18의 (b)에, 본 발명의 제2 실시예에 따른 반도체 기억 장치의 사시도를 도시한다.
도 18의 (a)에 도시한 바와 같이, 제2 실시예에 따른 반도체 기억 장치는 자화 고착층(18)과, 자기 기록층(20)과, 이들 사이에 끼워진 터널 장벽층(19)으로 구성되는 TMR 소자(24)를 기억 소자로 이용한 MRAM이다. 그리고, 자기 기록층(20)에는 하부 전극(17)을 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)가 접속된다. 또한, TMR 소자(24)의 하방에는 기입 워드선(13)이 TMR 소자(24)와 이격되어 배치되고, 이 워드선(13)과 직교하여 자화 고착층(18)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(24)를 구성하는 요소 중에서, 자기 기록층(20) 및 터널 장벽층(19)은 비트선(23)과 독립적으로 형성되어 있지만, 자화 고착층(18)은 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자화 고착층(18)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 따라서, 자화 고착층(18)은 비트선(23)과 동일한 형상으로 되어 있다.
또, 도 18의 (b)에 도시한 바와 같이, 자화 고착층(18)을 제1 패턴부(18A)와 제2 패턴부(18B)로 나누어도 된다. 이 경우, 자화 고착층의 제1 패턴부(18A)는 TMR 소자(24)의 패턴으로 형성되고, 자화 고착층의 제2 패턴부(18B)는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 적어도 2 이상의 셀에 걸쳐 연장하고 있다.
상기 제2 실시예에 따른 반도체 기억 장치의 제조 방법은, 제1 실시예에 따른 반도체 기억 장치의 제1 내지 제3 제조 방법에 있어서의 자화 고착층(18)과 자기 기록층(20)을 치환함으로써, 제1 실시예에 따른 반도체 기억 장치의 제1 내지 제3 제조 방법을 본 실시예에 적용할 수 있으므로, 제조 방법의 설명은 생략한다.
상기 제2 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제2 실시예에서는 일방향으로 고정된 자화 방향을 갖는 자화 고착층(18)을 비트선(23)을 따라 연장시키고 있다. 따라서, 자화 고착층(18)의 자기 벡터가 미세화 시의 가공의 영향을 받기 어렵기 때문에, 자화 고착층(18)을 안정적으로 형성할 수 있다.
또한, 자화 고착층(18)을 비트선(23)을 따라 연장시킴에 의해, 고착층 감자(減磁)를 경감시킬 수 있다. 이 때문에, 기입 동작을 반복하여도, 열화되지 않는 신뢰성이 우수한 자기 터널 접합막을 제공할 수 있다.
[제3 실시예]
제3 실시예는 기입 워드선(13) 및 자화 고착층(18)을 형성하기 전에, 비트선(23)과 자기 기록층(20)을 일괄적으로 형성한다.
도 19의 (a), 도 19의 (b)에, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 사시도를 도시한다.
도 19의 (a)에 도시한 바와 같이, 제3 실시예에 따른 반도체 기억 장치는 자화 고착층(18)과, 자기 기록층(20)과, 이들 사이에 끼워진 터널 장벽층(19)으로 구성되는 TMR 소자(24)를 기억 소자로 이용한 MRAM이다. 그리고, 자화 고착층(18)에는 상부 전극(31)을 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)가 접속된다. 또한, TMR 소자(24)의 상방에는 기입 워드선(13)이 TMR 소자(24)와 이격되어 배치되고, 이 워드선(13)과 직교하여 자기 기록층(20)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(24)를 구성하는 요소 중에서, 자화 고착층(18) 및 터널 장벽층(19)은 비트선(23)과 독립적으로 형성되어 있지만, 자기 기록층(20)은 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자기 기록층(20)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 따라서, 자기 기록층(20)은 비트선(23)과 동일한 형상으로 되어 있다.
또, 도 19의 (b)에 도시한 바와 같이, 자기 기록층(20)의 일부는 TMR 소자(24)의 패턴으로 형성되고, 자기 기록층(20)의 남은 일부는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 적어도 2 이상의 셀에 걸쳐 연장되어 있어도 된다.
도 20의 (a), 도 20의 (b) 내지 도 23의 (a), 도 23의 (b)에, 본 발명의 제3 실시예에 따른 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 또, A 영역은도 19의 (b)에 도시한 A-A선을 따른 단면도를 나타내고, B 영역은 도 19의 (b)에 도시한 B-B선을 따른 단면도를 나타낸다. 이하, 제3 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 20의 (a), 도 20의 (b)에 도시한 바와 같이, 제1 층간 절연막(11) 상에 비트선(23), 자기 기록층(20), 터널 장벽층(19), 자화 고착층(18)이 순차적으로 적층하여 형성된다.
다음으로, 도 21의 (a), 도 21의 (b)에 도시한 바와 같이, 도 19의 (b)의 TMR 소자(24)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 자화 고착층(18)과 터널 장벽층(19)의 전부, 또한 자기 기록층(20)의 일부가 일괄적으로 패터닝된다. 이러한 가공은 자기 기록층(20)의 표면이 노출되었을 때, 또는 자기 기록층(20)을 조금 에칭한 후에 에칭을 정지한다. 또한, 터널 장벽층(19)과 자기 기록층(20)이 다른 에칭 속도를 갖도록 하는 에칭 방법을 이용해도 된다. 또한, 자기 기록층(20)의 막 두께는 자기 기록층(20)의 도중에서 에칭을 정지시킬 수 있을 정도의 충분한 두께로 하여도 된다.
다음으로, 도 22의 (a), 도 22의 (b)에 도시한 바와 같이, 자기 기록층(20) 및 자기 기록층(18) 상에, 제3 층간 절연막(21)이 퇴적된다. 제3 층간 절연막(21)이 CMP 등으로 평탄화되고, 자기 기록층(18)의 표면이 노출된다. 그 후, 도 19의 (b)에 도시한 상부 전극(31)의 패턴으로 가공된 상부 전극(31)이 형성된다.
다음으로, 도 23의 (a), 도 23의 (b)에 도시한 바와 같이, 상부 전극(31) 상에 얇고 균일하게 제4 층간 절연막(32)이 형성된다. 그 후, 도 19의 (b)에 도시한 기입 워드선(13)의 패턴으로 가공된 기입 워드선(13)이 형성된다.
상기 제3 실시예에 따르면, 제1 실시예와 마찬가지로, 자기 기록층(20)을 비트선(23)을 따라 연장함으로써, 셀 사이의 영역에까지 자화 영역을 연장할 수 있다. 이 때문에, 셀 면적을 증대시키지 않고, 자극 발생에 의한 신호 열화의 영향을 받지 않는 TMR 소자(24)를 실현할 수 있다.
또한, 제3 실시예에 의한 제조 방법에 따르면, 다음과 같은 효과도 얻을 수 있다. 예를 들면, 제1 실시예에 있어서의 제1 제조 방법에서는 비트선(23)과 자기 기록층(20)을 일괄적으로 패터닝하기 위해서, 박막인 터널 장벽층(19)을 패터닝하여 제3 층간 절연막(21)으로 매립한 후에, 자기 기록층(20)과 비트선(23)이 형성된다. 즉, 제1 실시예에 있어서의 제1 제조 방법에서는 비트선(23), 자기 기록층(20), 터널 장벽층(19), 자화 고착층(18)을 연속적으로 형성해서 패터닝할 수 없었다. 이에 대하여, 제3 실시예에서는 비트선(23), 자기 기록층(20), 터널 장벽층(19), 자화 고착층(18)을 연속적으로 형성하여 패터닝할 수 있다. 즉, 비트선(23)과 자기 기록층(20)을 연속적으로 형성함에도 불구하고, 박막인 터널 장벽층(19)의 형성 도중에 프로세스를 중단할 필요가 없는 프로세스를 구축할 수 있고, 또한 공정 수를 저감할 수 있다.
또한, 제3 실시예에서는 패터닝된 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층(20)을 제3 층간 절연막(21)으로 덮어 평탄화할 때(도 22의 공정), 터널 장벽층(19) 상에 자화 고착층(18)이 형성되어 있기 때문에, 터널 장벽층(19)에 손상이 생기지 않는다.
[제4 실시예]
제4 실시예는 제3 실시예와 비교하여, 자화 고착층(18)과 자기 기록층(20)과의 위치가 반대로 되어 있는 점만이 다르다.
도 24의 (a), 도 24의 (b)에, 본 발명의 제4 실시예에 따른 반도체 기억 장치의 사시도를 도시한다.
도 24의 (a)에 도시한 바와 같이, 제4 실시예에 따른 반도체 기억 장치는 자화 고착층(18)과, 자기 기록층(20)과, 이들 사이에 끼워진 터널 장벽층(19)으로 구성되는 TMR 소자(24)를 기억 소자로 이용한 MRAM이다. 그리고, 자기 기록층(20)에는 상부 전극(31)을 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)가 접속된다. 또한, TMR 소자(24)의 상방에는 기입 워드선(13)이 TMR 소자(24)와 이격되어 배치되고, 이 워드선(13)과 직교하여 자화 고착층(18)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(24)를 구성하는 요소 중에서, 자기 기록층(20) 및 터널 장벽층(19)은 비트선(23)과 독립적으로 형성되어 있지만, 자화 고착층(18)은 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자화 고착층(18)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 따라서, 자화 고착층(18)은 비트선(23)과 동일한 형상으로 되어 있다.
또, 도 24의 (b)에 도시한 바와 같이, 자화 고착층(18)의 일부는 TMR 소자(24)의 패턴으로 형성되고, 자화 고착층(18)의 남은 일부는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 적어도 2 이상의 셀에 걸쳐 연장하고 있어도 된다.
상기 제4 실시예에 따른 반도체 기억 장치의 제조 방법은 제3 실시예에 따른 반도체 기억 장치의 제조 방법에 있어서의 자화 고착층(18)과 자기 기록층(20)을 치환함으로써, 제3 실시예에 따른 반도체 기억 장치의 제조 방법을 본 실시예에 적용할 수 있으므로, 제조 방법의 설명은 생략한다.
상기 제4 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제4 실시예에서는 제2 실시예와 마찬가지로, 일 방향으로 고정된 자화 방향을 갖는 자화 고착층(18)을 비트선(23)을 따라 연장시키고 있다. 따라서, 자화 고착층(18)의 자기 벡터가 미세화 시의 가공의 영향을 받기 어렵기 때문에, 자화 고착층(18)을 안정적으로 형성할 수 있다.
또한, 제4 실시예에서는 비트선(23), 자화 고착층(18), 터널 장벽층(19), 자기 기록층(20)을 연속적으로 형성하여 패터닝할 수 있다. 따라서, 제3 실시예와 마찬가지로, 비트선(23)과 자화 고착층(18)을 연속적으로 형성함에도 불구하고, 박막인 터널 장벽층(19)의 형성 도중에 프로세스를 중단할 필요가 없는 프로세스를 구축할 수 있어, 더욱 공정 수를 삭감할 수 있다.
[제5 실시예]
제5 실시예는 2중 터널 장벽층을 갖는 TMR 소자를 이용한다.
도 25의 (a), 도 25의 (b)에, 본 발명의 제5 실시예에 따른 반도체 기억 장치의 사시도를 도시한다.
도 25의 (a)에 도시한 바와 같이, 제5 실시예에 따른 반도체 기억 장치는 제1 자화 고착층(51)과, 제2 자화 고착층(54)과, 자기 기록층(20)과, 제1 자화 고착층(51)과 자기 기록층(20) 사이에 끼워진 제1 터널 장벽층(52)과, 제2 자화 고착층(54)과 자기 기록층(20) 사이에 끼워진 제2 터널 장벽층(53)으로 구성되는 TMR 소자(55)를 기억 소자로 이용한 MRAM이다. 그리고, 제1 자화 고착층(51)에는 하부 전극(17)을 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)가 접속된다. 또한, TMR 소자(55)의 하방에는 기입 워드선(13)이 TMR 소자(55)와 이격되어 배치되고, 이 워드선(13)과 직교하여 제2 자화 고착층(54)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(55)를 구성하는 요소 중에서, 자기 기록층(20), 제1 자화 고착층(51) 및 제1, 제2 터널 장벽층(52, 53)은 비트선(23)과 독립적으로 형성되어 있지만, 제2 자화 고착층(54)은 비트선(23)과 일괄적으로 형성되어 있다. 즉, 제2 자화 고착층(54)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 따라서, 제2 자화 고착층(54)은 비트선(23)과 동일한 형상으로 되어 있다.
또, 도 25의 (b)에 도시한 바와 같이, 제2 자화 고착층(54)을 제1 패턴부(54A)와 제2 패턴부(54B)로 나누어도 된다. 이 경우, 제2 자화 고착층의 제1 패턴부(54A)는 TMR 소자(55)의 패턴으로 형성되고, 제2 자화 고착층의 제2 패턴부(54B)는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 적어도 2개 이상의 셀에 걸쳐 연장하고 있다.
도 26의 (a), 도 26의 (b)는 2중 터널 장벽층을 갖는 TMR 소자의 단면도를 도시한다. 상기 2중 터널 장벽층을 갖는 TMR 소자(55)는 도 26의 (a) 또는 도 26의 (b)에 도시한 구조인 것이 바람직하다. 이하, 2중 터널 장벽층을 갖는 TMR 소자(55)의 구조에 대하여 설명한다.
도 26의 (a)에 도시한 TMR 소자(55)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)의 순서대로 적층되는 제1 자화 고착층(51)과, 이 제1 자화 고착층(51) 상에 형성된 제1 터널 장벽층(52)과, 이 제1 터널 장벽층(52) 상에 형성된 자기 기록층(20)과, 이 자기 기록층(20) 상에 형성된 제2 터널 장벽층(53)과, 이 제2 터널 장벽층(53) 상에 기준 강자성층(104), 반강자성층(103), 초기 강자성층(102), 접점층(106)의 순서대로 적층된 제2 자화 고착층(54)으로 이루어진다.
도 26의 (b)에 도시한 TMR 소자(55)는 템플릿층(101), 초기 강자성층(102), 반강자성층(103), 기준 강자성층(104)의 순서대로 적층되는 제1 자화 고착층(51)과, 이 제1 자화 고착층(51) 상에 형성된 제1 터널 장벽층(52)과, 이 제1 터널 장벽층(52) 상에 강자성층(20'), 비자성층(107), 강자성층(20")의 3층 구조에 의해 순서대로 적층된 자기 기록층(20)과, 이 자기 기록층(20)상에 형성된 제2 터널 장벽층(53)과, 이 제2 터널 장벽층(53) 상에 강자성층(104'), 비자성층(107), 강자성층(104"), 반강자성층(103), 초기 강자성층(102), 접점층(106)의 순서대로 적층된 제2 자화 고착층(54)으로 이루어진다.
또, 도 26의 (b)에 도시한 TMR 소자(55)에서는 자기 기록층(20)을 구성하는강자성층(20'), 비자성층(107), 강자성층(20")의 3층 구조와, 제2 자화 고착층(54) 내의 강자성층(104'), 비자성층(107), 강자성층(104")으로 이루어지는 3층 구조를 도입함으로써, 도 26의 (a)에 도시한 TMR 소자(55)보다, 강자성 내부의 자극의 발생을 억제하여, 보다 미세화에 적합한 셀 구조를 제공할 수 있다.
이러한 2중 터널 장벽층을 갖는 TMR 소자(55)를 이용함으로써, 1중 터널 장벽층을 갖는 TMR 소자(24)를 이용한 경우와 비교하여 동일한 외부 바이어스를 인가했을 때의 MR비의 열화가 적어, 보다 높은 바이어스로 동작할 수 있다. 즉, 셀 정보를 외부로 판독할 때에 유리하게 된다.
또, 도 26의 (a) 또는 도 26의 (b)에 도시한 2중 터널 장벽층을 갖는 TMR 소자(55)의 구조는 다른 실시예에도 적용할 수 있다.
도 27 내지 도 31에, 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제1 제조 방법에 의한 제조 공정의 단면도를 도시한다. 이들 도 27 내지 도 31은 도 25의 (a)의 ⅩⅩⅩⅠ-ⅩⅩⅩⅠ선을 따른 반도체 기억 장치의 단면에 있어서의 제조 공정도를 도시한 것이다. 이하, 제5 실시예에 따른 반도체 기억 장치의 제1 제조 방법에 대하여 설명한다.
우선, 도 27에 도시한 바와 같이, 제1 실시예와 마찬가지의 방법으로, 제1 층간 절연막(11) 내에 기입 워드선(13)이 선택적으로 형성되고, 이 기입 워드선(13) 상 및 갭부(도시 생략) 내에 제2 층간 절연막(14)이 퇴적된다.
계속해서, 도 28에 도시한 바와 같이, 제2 층간 절연막(14) 상에 하부 전극(17), 제1 자화 고착층(51), 제1 터널 장벽층(52), 자기 기록층(20), 제2 터널장벽층(53)이 연속적으로 형성된다. 또, 제1 및 제2 자화 고착층(51, 54), 자기 기록층(20)은 도 26의 (a), 도 26의 (b)에 도시한 바와 같이 복수의 막으로 구성된 적층 구조로 형성되지만, 여기서는 1 종류의 막으로 하여 기술한다. 계속해서, 도 25의 (a)의 하부 전극(17)의 패턴으로 패터닝된 레지스트막 또는 DLC막을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 제2 터널 장벽층(53), 자기 기록층(20), 제1 터널 장벽층(52), 제1 자화 고착층(51), 하부 전극(17)이 일괄적으로 패터닝된다.
계속해서, 도 29에 도시한 바와 같이, 도 25의 (a)의 TMR 소자(24)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 제2 터널 장벽층(53), 자기 기록층(20), 제1 터널 장벽층(52), 제1 자화 고착층(51)이 일괄적으로 패터닝된다.
다음으로, 도 30에 도시한 바와 같이, 제2 터널 장벽층(53), 자기 기록층(20), 제1 터널 장벽층(52), 제1 자화 고착층(51)의 패터닝에 사용한 마스크를 남긴 상태에서, 제2 층간 절연막(14), 하부 전극(17) 및 제2 터널 장벽층(53) 상에 제3 층간 절연막(21)이 퇴적된다. 이에 의해, 이 제3 층간 절연막(21)으로, 패터닝된 제2 터널 장벽층(53), 자기 기록층(20), 제1 터널 장벽층(52), 제1 자화 고착층(51)의 갭이 매립된다. 다음으로, CMP를 이용하여 마스크를 스토퍼로 하여, 제3 층간 절연막(21)이 평탄화된 후, 마스크가 제거된다.
마지막으로, 도 31에 도시한 바와 같이, 스퍼터법 등을 이용하여, 제2 터널 장벽층(53) 및 제3 층간 절연막(21) 상에, 제2 자화 고착층(54)용 및 비트선(23)용메탈 재료가 퇴적된다. 다음으로, 포토리소그래피 기술에 의해 도 25의 (a)의 비트선(23)의 패턴의 레지스트를 이용하여, 제2 자화 고착층(54)용 및 비트선(23)용 메탈 재료가 일괄적으로 패터닝된다. 이에 의해, 제2 자화 고착층(54) 및 비트선(23)이 형성되어, 2중 구조의 TMR 소자(55)가 완성된다.
도 32 내지 도 36에, 본 발명의 제5 실시예에 따른 반도체 기억 장치의 제2 제조 방법에 의한 제조 공정의 단면도를 도시한다. 이들 도 32 내지 도 36은 도 25의 (b)의 ⅩⅩⅩⅥ-ⅩⅩⅩⅥ선을 따른 반도체 기억 장치의 단면에 있어서의 제조 공정도를 도시한 것이다. 제2 제조 방법은 제2 자화 고착층의 제2 패턴부(54B)만을 비트선(23)을 따라 연장시키고 있다. 이하, 제5 실시예에 따른 반도체 기억 장치의 제2 제조 방법에 대하여 설명한다.
우선, 도 32에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 제1 층간 절연막(11) 내에 기입 워드선(13)이 선택적으로 형성되고, 이 기입 워드선(13) 상 및 갭부(도시 생략) 내에 제2 층간 절연막(14)이 퇴적된다.
다음으로, 도 33에 도시한 바와 같이, 제2 층간 절연막(14) 상에 하부 전극(17), 제1 자화 고착층(51), 제1 터널 장벽층(52), 자기 기록층(20), 제2 터널 장벽층(53) 외에 제2 자화 고착층의 제1 패턴부(54A)가 연속적으로 형성된다. 계속해서, 도 25의 (b)의 하부 전극(17)의 패턴으로 패터닝된 레지스트막 또는 DLC막을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 제2 자화 고착층의 제1 패턴부(54A), 제2 터널 장벽층(53), 자기 기록층(20), 제1 터널 장벽층(52), 제1 자화 고착층(51), 하부 전극(17)이 일괄적으로 패터닝된다.
다음으로, 도 34에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 도 25의 (b)의 TMR 소자(55)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 제2 자화 고착층의 제1 패턴부(54A), 제2 터널 장벽층(53), 자기 기록층(20), 제1 터널 장벽층(52), 제1 자화 고착층(51)이 일괄적으로 패터닝된다.
다음으로, 도 35에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 제2 자화 고착층의 제1 패턴부(54A), 하부 전극(17) 및 제2 층간 절연막(14) 상에 제3 층간 절연막(21)이 퇴적되고, 이 제3 층간 절연막(21)의 표면이 평탄화된다.
다음으로, 도 36에 도시한 바와 같이, 제1 제조 방법과 마찬가지의 방법으로, 제2 자화 고착층의 제2 패턴부(54B) 및 비트선(23)이 형성되어, 2중 구조의 TMR 소자(55)가 완성된다.
또, 도 36의 공정 시, 이미 제2 자기 기록층의 일부(제2 자화 고착층의 제1 패턴부(54A))는 TMR 소자(55)와 동시에 가공되어 있기 때문에, 비트선(23)과 동시에 패터닝하는 제2 자화 고착층의 제2 패턴부(54B)는 막 두께의 조정이 필요한 경우가 있다.
상기 제5 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제5 실시예에서는 제2 실시예와 마찬가지로, 일방향으로 고정된 자화 방향을 갖는 제2 자화 고착층(54) 또는 제2 자화 고착층(54B)을 비트선(23)을 따라 연장시키고 있다. 따라서, 제2 자화 고착층(54) 또는 제2 자화 고착층(54B)의 자기 벡터가 미세화 시의 가공의 영향을 받기 어렵기 때문에, 제2 자화 고착층(54) 또는 제2 자화 고착층(54B)을 안정적으로 형성할 수 있다.
또한, 2중 터널 장벽층을 갖는 TMR 소자(55)이기 때문에, 높은 MR비를 유지하여, 전압을 가하여도 특성이 열화되지 않는다. 따라서, 제5 실시예에 따르면, 1중 터널 장벽층을 갖는 TMR 소자(24)보다 내압 특성이 우수한 반도체 기억 장치를 제공할 수 있다.
또한, 제5 실시예에 있어서의 제2 제조 방법에 따르면, 제1 실시예에 있어서의 제2 제조 방법을 이용한 경우와 마찬가지로, 제2 터널 장벽층(53) 상에 제2 자기 기록층의 제1 패턴부(54A)가 형성되어 있기 때문에, 제3 절연막(21)을 평탄화할 때(도 35에 도시한 공정), 제2 자기 기록층의 제1 패턴부(54A)에 의해 제2 터널 장벽층(53)을 보호할 수 있다. 따라서, 제2 제조 방법에 따르면, 제2 터널 장벽층(53)에 손상이 생기는 것을 방지할 수 있기 때문에, 제2 터널 장벽층(53)의 막질을 열화시키지 않고 소자의 신뢰성을 향상시키는 효과를 갖는다.
[제6 실시예]
제6 실시예는 기입 워드선(13) 및 제2 자화 고착층(54)을 형성하기 전에, 비트선(23)과 제1 자화 고착층(51)을 일괄적으로 형성한다. 그리고, 제5 실시예와 마찬가지로, 2중 터널 장벽층을 갖는 TMR 소자(55)를 이용하고 있다.
도 37의 (a), 도 37의 (b)에, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 사시도를 도시한다.
도 37의 (a)에 도시한 바와 같이, 제6 실시예에 따른 반도체 기억 장치는제1 자화 고착층(51)과, 제2 자화 고착층(54)과, 자기 기록층(20)과, 제1 자화 고착층(51)과 자기 기록층(20) 사이에 끼워진 제1 터널 장벽층(52)과, 제2 자화 고착층(54)과 자기 기록층(20) 사이에 끼워진 제2 터널 장벽층(53)으로 구성되는 TMR 소자(55)를 기억 소자로 이용한 MRAM이다. 그리고, 제2 자화 고착층(54)에는 상부 전극(31)을 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)가 접속된다. 또한, TMR 소자(55)의 상방에는 기입 워드선(13)이 TMR 소자(55)와 이격되어 배치되고, 이 워드선(13)과 직교하여 제1 자화 고착층(51)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(55)를 구성하는 요소 중에서, 자기 기록층(20), 제2 자화 고착층(54) 및 제1, 제2 터널 장벽층(52, 53)은 비트선(23)과 독립적으로 형성되어 있지만, 제1 자화 고착층(51)은 비트선(23)과 일괄적으로 형성되어 있다. 즉, 제1 자화 고착층(51)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 따라서, 제1 자화 고착층(51)은 비트선(23)과 동일한 형상으로 되어 있다.
또, 도 37의 (b)에 도시한 바와 같이, 제1 자화 고착층(51)의 일부는 TMR 소자(24)의 패턴으로 형성되고, 제1 자화 고착층(51)의 남은 일부는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 적어도 2개 이상의 셀에 걸쳐 연장하고 있어도 된다.
도 38의 (a), 도 38의 (b) 내지 도 41의 (a), 도 41의 (b)에, 본 발명의 제6 실시예에 따른 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 또, A 영역은도 37의 (b)에 도시한 A-A선을 따른 단면도를 나타내고, B 영역은 도 37의 (b)에 도시한 B-B선을 따른 단면도를 나타낸다. 이하, 제6 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 38의 (a), 38의 (b)에 도시한 바와 같이, 제1 층간 절연막(11) 상에 비트선(23), 제1 자화 고착층(51), 제1 터널 장벽층(52), 자기 기록층(20), 제2 터널 장벽층(53), 제2 자화 고착층(54)이 순차적으로 적층되어 형성된다.
다음으로, 도 39의 (a), 도 39의 (b)에 도시한 바와 같이, 도 37의 (b)의 TMR 소자(55)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 제2 자화 고착층(54), 제2 터널 장벽층(53), 자기 기록층(20) 및 제1 터널 장벽층(52)의 전부, 또한 제1 자화 고착층(51)의 일부가 일괄적으로 패터닝된다. 이러한 가공은 제1 자화 고착층(51)의 표면이 노출되었을 때, 또는 제1 자화 고착층(51)을 조금 에칭한 후에 에칭을 중지한다. 또한, 제1 터널 장벽층(52)과 제1 자화 고착층(51)이 다른 에칭 속도를 갖도록 하는 에칭 방법을 이용해도 된다. 또한, 제1 자화 고착층(51)의 막 두께는 제1 자화 고착층(51)의 도중에 에칭을 중지할 수 있을 정도의 충분한 두께로 하면 된다.
다음으로, 도 40의 (a), 도 40의 (b)에 도시한 바와 같이, 제1 자화 고착층(51) 및 제2 자화 고착층(54) 상에, 제3 층간 절연막(21)이 퇴적된다. 이 제3 층간 절연막(21)이 CMP 등으로 평탄화되고, 제2 자화 고착층(54)의 표면이 노출된다. 그 후, 도 37의 (b)에 도시한 상부 전극(31)의 패턴으로 가공된 상부 전극(31)이 형성된다.
다음으로, 도 41의 (a), 도 41의 (b)에 도시한 바와 같이, 상부 전극(31) 상에 얇고 균일하게 제4 층간 절연막(32)이 형성된다. 그 후, 도 37의 (b)에 도시한 기입 워드선(13)의 패턴으로 가공된 기입 워드선(13)이 형성된다.
상기 제6 실시예에 따르면, 제1 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 제6 실시예에서는 제2 실시예와 마찬가지로, 일방향으로 고정된 자화 방향을 갖는 제1 자화 고착층(51)을 비트선(23)을 따라 연장시키고 있다. 따라서, 제1 자화 고착층(51)의 자기 벡터가 미세화 시의 가공의 영향을 받기 어렵기 때문에, 제1 자화 고착층(51)을 안정적으로 형성할 수 있다.
또한, 제6 실시예에 따르면, 제1 실시예에 있어서의 제2 제조 방법을 이용한 경우와 마찬가지로, 제2 터널 장벽층(53) 상에 제2 자기 기록층(54)이 형성되어 있기 때문에, 제3 절연막(21)을 평탄화할 때(도 35에 도시한 공정), 제2 자기 기록층(54)에 의해 제2 터널 장벽층(53)을 보호할 수 있다. 따라서, 제2 제조 방법에 따르면, 제2 터널 장벽층(53)에 손상이 생기는 것을 방지할 수 있기 때문에, 제2 터널 장벽층(53)의 막질을 열화시키지 않고 소자의 신뢰성을 향상시키는 효과를 갖는다.
[제7 실시예]
제7 실시예는 비트선 및 자기 기록층이 TMR 소자보다 외측으로 일체로 연장되어 있으며, 이 연장된 영역에 잘록한 부분을 형성한다.
도 42에, 본 발명의 제7 실시예에 따른 반도체 기억 장치의 평면도를 도시한다. 도 43에, 도 42의 XLⅢ-XLⅢ선을 따른 반도체 기억 장치의 단면도를 도시한다.
도 42, 도 43에 도시한 바와 같이, 제7 실시예에 따른 반도체 기억 장치는 자화 고착층(18)과, 자기 기록층(20A, 20B)과, 이들 사이에 끼워진 터널 장벽층(19)으로 구성되는 TMR 소자(24)를 기억 소자로 이용한 MRAM이다. 그리고, 자화 고착층(18)에 하부 전극(17)이 접속되고, 이 하부 전극(17)에 컨택트(16)를 통하여 게이트 전극(판독 워드선: 3)을 갖는 스위칭 트랜지스터(예를 들면 MOSFET)(5)의 소스 또는 드레인 영역(4)이 접속된다. 또한, TMR 소자(24)의 하방에는 기입 워드선(13)이 TMR 소자(24)와 이격되어 배치되고, 이 워드선(13)과 직교하여 자기 기록층(20A, 20B)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(24)를 구성하는 요소 중에서, 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)는 비트선(23)과 독립적으로 형성되어 있지만, 자기 기록층의 제2 패턴부(20B)는 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자기 기록층의 제2 패턴부(20B)는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 또한, TMR 소자(24) 사이에서, 비트선(23)과 자기 기록층의 제2 패턴부(20B)의 적층 패턴에는 다른 부분보다 조금 가늘게 된 잘록한 부분(71)이 형성되어 있다.
도 44 내지 도 48에, 본 발명의 제7 실시예에 따른 반도체 기억 장치의 제조 공정의 단면도를 도시한다. 이들 도 44 내지 도 48은 도 42의 XLⅢ-XLⅢ선을 따른 반도체 기억 장치의 단면에 있어서의 제조 공정도를 도시한 것이다. 이하, 제7 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 44에 도시한 바와 같이, 반도체 기판(1) 내에 소자 분리 영역(2)이 형성된 후, 게이트 전극(3) 및 소스/드레인 영역(4)이 형성되고, 반도체 기판(1) 상에 MOSFET(5)가 형성된다. 다음으로, 이 MOSFET(5) 위를 덮도록 전면에 제1 층간 절연막(6)이 퇴적되고, 이 제1 층간 절연막(6)의 표면이 CMP로 평탄화된다. 다음으로, 제1 층간 절연막(6) 상에 제2 층간 절연막(11)이 형성되고, 이 제2 층간 절연막(11) 내에 기입 워드선용 홈(12)이 형성된다. 이 기입 워드선용 홈(12)은 리소그래피 및 RIE법을 이용하여, 도 42의 기입 워드선(13)의 형상으로 패터닝된다. 다음으로, 스퍼터법을 이용하여, 전면에 기입 워드선 형성용 메탈 재료가 퇴적되어, 이 메탈 재료에 의해 기입 워드선용 홈(12)이 매립된다. 다음으로, CMP를 이용하여, 제2 층간 절연막(11)의 표면이 노출될 때까지, 메탈 재료가 연마 제거되어 평탄화된다. 이에 의해, 제2 층간 절연막(11) 내에 기입 워드선(13)이 형성된다.
계속해서, 도 45에 도시한 바와 같이, 예를 들면 CVD법을 이용하여, 제2 층간 절연막(11) 및 기입 워드선(13) 상에 제3 층간 절연막(14)이 형성된다. 이 제3 층간 절연막(14) 상에 레지스트막(도시 생략)이 형성되고, 이 레지스트막이 도 42의 컨택트(16)의 패턴으로 패터닝된다. 이 패터닝된 레지스트막을 마스크로 하여, RIE법을 이용하여 제3 층간 절연막(14), 제2 층간 절연막(11), 제1 층간 절연막(6)이 연속으로 에칭 제거된다. 이에 의해, 소스/드레인 영역(4)의 표면을 노출하는 컨택트홀(15)이 형성된다. 다음으로, 컨택트홀(15) 내 및 제3 층간 절연막(14) 상에, 예를 들면 수 100Å의 배리어 메탈막과 메탈(w)막이 퇴적되어, 컨택트홀(15)이 매립된다. 다음으로, CMP를 이용하여 제3 층간 절연막(14)의 표면이 노출될 때까지 배리어 메탈막 및 메탈막이 평탄화된다. 이에 의해, 소스/드레인 영역(4)에 접속되는 컨택트(16)가 형성된다.
계속해서, 도 46에 도시한 바와 같이, 제3 층간 절연막(14) 및 컨택트(16) 상에, 하부 전극(17), 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)가 연속적으로 형성된다. 또, 자화 고착층(18)은 도 2의 (a), 도 2의 (b)에 도시한 바와 같이 복수의 막으로 구성된 적층 구조로 형성되지만, 여기서는 1 종류의 막으로서 기술한다.
계속해서, 도 47에 도시한 바와 같이, 자기 기록층의 제1 패턴부(20A) 상에 레지스트막(도시 생략)이 형성되고, 이 레지스트막이 포토리소그래피 기술을 이용하여 도 42의 하부 전극(17)의 패턴으로 패터닝된다. 또는 자기 기록층의 제1 패턴부(20A) 상에 DLC(Diamond Like Carbon)막 등의 하드 마스크 및 레지스트막(도시 생략)이 형성되고, 이 레지스트막이 포토리소그래피 기술을 이용하여 도 42의 하부 전극(17)의 패턴으로 패터닝되고, 또한 이 패터닝된 레지스트막을 이용하여 DLC막이 패터닝된다. 그 후, 이 패터닝된 레지스트막 또는 DLC막을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 하부 전극(17), 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)가 패터닝된다.
계속해서, 도 48에 도시한 바와 같이, 도 42의 TMR 소자(24)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)가 패터닝된다.
또, 도 47의 공정에서, 자기 기록층의 제1 패턴부(20A), 터널 장벽층(19), 자화 고착층(18) 및 하부 전극(17)은 패터닝되어 있기 때문에, 자기 기록층의 제1 패턴부(20A)의 표면과 제3 절연막(14)의 표면에서는 단차가 생기고 있다. 즉, 도 48의 공정을 행할 때, 기초단의 단차가 크게 되어 있기 때문에, 터널 장벽층(19), 자화 고착층(18) 및 자기 기록층의 제1 패턴부(20A)의 패터닝을 몇 단계로 나누어 행해도 된다. 즉, 사전에 SOG막 등을 전면에 도포하여 전체를 평탄하게 한 후에 리소그래피를 행하고, 그 후 터널 장벽층(19), 자화 고착층(18) 및 자기 기록층의 제1 패턴부(20A)를 일괄적으로 패터닝해도 된다.
다음으로, 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)의 패터닝에 사용한 마스크를 남긴 상태에서, 제4 층간 절연막(21)이 퇴적된다. 다음으로, CMP를 이용하여 마스크를 스토퍼로 하여, 제4 층간 절연막(21)이 평탄화된 후, 마스크가 제거된다. 이에 의해, 비아(22)가 개구된다.
마지막으로, 도 43에 도시한 바와 같이, 스퍼터법 등을 이용하여 제4 층간 절연막(21) 및 자기 기록층의 제1 패턴부(20A) 상에, 자기 기록층의 제2 패턴부(20B)용 및 비트선(23)용 메탈 재료가 퇴적된다. 다음으로, 포토리소그래피 기술에 의해, 도 42의 비트선(23)의 패턴의 레지스트를 이용하여, 자기 기록층의 제2 패턴부(20B)용 및 비트선(23)용 메탈 재료가 일괄적으로 패터닝된다. 이에 의해, 자기 기록층(20) 및 비트선(23)이 형성되고, TMR 소자(24)가 완성된다. 또,이 때, TMR 소자(24) 사이에서, 비트선(23)과 자기 기록층의 제2 패턴부(20B)로 이루어지는 적층 패턴에는 다른 부분보다 조금 가늘게 된 잘록한 부분(71)이 형성된다.
상기 제7 실시예에 따르면, 제1 실시예와 마찬가지로, 제2 자기 기록층의 제2 패턴부(20B)를 비트선(23)을 따라 연장함으로써, 셀 사이의 영역에까지 자화 영역을 연장할 수 있다. 이 때문에, 셀 면적을 증대시키지 않고, 자극 발생에 의한 신호 열화의 영향을 받지 않는 TMR 소자(24)를 실현할 수 있다.
여기서, 도 17에 도시한 경계층(26)은 비트선(23)의 방향을 따라 이동할 수 있기 때문에, 이 경계층(26)은 TMR 소자(24)의 바로 윗쪽까지 이동하면, 그 셀의 정보를 파괴할지도 모른다. 따라서, 제7 실시예와 같이 셀 사이에 잘록한 부분(71)을 형성함으로써, 이 잘록한 부분(71)에 경계층(26)을 트랩시킬 수 있다. 이 때문에, TMR 소자(24)의 바로 윗쪽까지 경계층(26)이 이동하는 것을 방지하고, 경계층(26)의 발생 영역을 셀 사이에 위치시킬 수 있다. 따라서, 제7 실시예에 따르면, 셀 내부에서의 반 자계의 영향의 증대가 억제되어, 더욱 안정된 기입·판독 동작이 보증될 수 있다.
또, 제7 실시예는 상기 제1 내지 제6 실시예에 따른 모든 반도체 기억 장치에 적용할 수도 있다.
[제8 실시예]
제8 실시예는 제7 실시예의 잘록한 부분을 절곡부로 치환하고 있다.
도 49에, 본 발명의 제8 실시예에 따른 반도체 기억 장치의 평면도를 도시한다. 도 49에 도시한 바와 같이, 제8 실시예에 따른 반도체 기억 장치는 제7 실시예와 마찬가지로, TMR 소자(24)를 구성하는 요소 중에서, 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)는 비트선(23)과 독립적으로 형성되어 있지만, 자기 기록층의 제2 패턴부(20B)는 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자기 기록층의 제2 패턴부(20B)는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 또한, TMR 소자(24) 사이에서, 비트선(23)과 자기 기록층의 제2 패턴부(20B)의 적층 패턴에는 절곡부(81)가 형성되어 있다.
또, 제8 실시예에 따른 반도체 기억 장치의 제조 방법은, 제7 실시예에 따른 반도체 기억 장치의 제조 방법에 있어서의 잘록한 부분(71)을 절곡부(81)의 형상으로 치환함으로써, 제7 실시예에 따른 반도체 기억 장치의 제조 방법을 본 실시예에 적용할 수 있으므로, 제조 방법의 설명은 생략한다.
상기 제8 실시예에 따르면, 제1 실시예와 마찬가지로, 제2 자기 기록층의 제2 패턴부(20B)를 비트선(23)을 따라 연장함으로써, 셀 사이의 영역에까지 자화 영역을 연장할 수 있다. 이 때문에, 셀 면적을 증대시키지 않고, 자극 발생에 의한 신호 열화의 영향을 받지 않는 TMR 소자(24)를 실현할 수 있다.
또한, 제8 실시예에서는 셀 사이에 절곡부(81)를 형성함으로써, 이 절곡부(81)에 경계층(26)을 트랩시킬 수 있다. 이 때문에, TMR 소자(24)의 바로 윗쪽까지 경계층(26)이 이동하는 것을 방지하여, 경계층(26)의 발생 영역을 셀 사이에 위치시킬 수 있다. 따라서, 제8 실시예에 따르면, 셀 내부에서의 반 자계의영향의 증대가 억제되어, 더욱 안정된 기입·판독 동작이 보증될 수 있다.
또, 제8 실시예는 상기 제1 내지 제6 실시예에 따른 모든 반도체 기억 장치에 적용할 수도 있다.
[제9 실시예]
제9 실시예는 제7 실시예에 있어서의 MOSFET를 다이오드로 치환한 예이다.
도 50에, 본 발명의 제9 실시예에 따른 반도체 기억 장치의 평면도를 도시한다. 도 51에, 도 50의 LI-LI선을 따른 반도체 기억 장치의 단면도를 도시한다.
도 50, 도 51에 도시한 바와 같이, 제9 실시예에 따른 반도체 기억 장치는 자화 고착층(18)과, 자기 기록층(20A, 20B)과, 이들 사이에 끼워진 터널 장벽층(19)으로 구성되는 TMR 소자(24)를 기억 소자로 이용한 MRAM이다. 그리고, TMR 소자(24)와 기입 워드선(13) 사이에 pn 접합 다이오드(91)가 배치되고, 워드선(13)과 직교하여 자기 기록층(20A, 20B)에 접속된 비트선(23)이 배치된다.
여기서, TMR 소자(24)를 구성하는 요소 중에서, 자화 고착층(18), 터널 장벽층(19) 및 자기 기록층의 제1 패턴부(20A)는 비트선(23)과 독립적으로 형성되어 있지만, 자기 기록층의 제2 패턴부(20B)는 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자기 기록층의 제2 패턴부(20B)는 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 또한, TMR 소자(24) 사이에서, 비트선(23)과 자기 기록층의 제2 패턴부(20B)의 적층 패턴에는 다른 부분보다 조금 가늘게 된 잘록한 부분(71)이 형성되어 있다.
도 52 내지 도 55에, 본 발명의 제9 실시예에 따른 반도체 기억 장치의 제조공정의 단면도를 도시한다. 이들 도 52 내지 도 55는, 도 50의 LI-LI선을 따른 반도체 기억 장치의 단면에 있어서의 제조 공정도를 도시한 것이다. 이하, 제9 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 도 52에 도시한 바와 같이, 제1 층간 절연막(11)이 형성된다. 이 제1 층간 절연막(11) 내에, 도 50의 워드선(13)의 패턴을 이용하여 리소그래피 및 RIE법으로, 워드선용 홈(12)이 형성된다. 다음으로, 스퍼터법을 이용하여 기입 워드선(13) 형성용 메탈 재료가 퇴적되며, 이 메탈 재료가 제1 층간 절연막(11)의 표면이 노출될 때까지 CMP로 평탄화된다. 이에 따라, 워드선(13)이 형성된다.
다음으로, 도 53에 도시한 바와 같이, 워드선(13) 및 제1 층간 절연막(11) 상에, 예를 들면 n형 비정질 실리콘층이 퇴적된 후, 이 비정질 실리콘층의 상부에, 예를 들면 붕소 B를 이용하여 이온 주입이 행해지고, 이 비정질 실리콘층의 상부에 p형 확산 영역(도시 생략)이 형성된다. 이에 따라, pn 접합 다이오드(91)가 형성된다.
계속해서, 도 54에 도시한 바와 같이, pn 접합 다이오드(91) 상에 자화 고착층(18), 터널 장벽층(19), 자기 기록층의 제1 패턴부(20A)가 연속적으로 형성된다. 또, 자화 고착층(18)은 도 2의 (a), 도 2의 (b)에서 도시한 바와 같이 복수의 막으로 구성된 적층 구조로 형성되지만, 여기서는 1 종류의 막으로서 기술한다.
계속해서, 도 55에 도시한 바와 같이, 도 50의 TMR 소자(24)의 패턴으로 패터닝된 레지스트막(도시 생략) 또는 DLC막(도시 생략)을 마스크로 하여, RIE법 또는 이온 밀링을 이용하여 자기 기록층의 제1 패턴부(20A), 터널 장벽층(19), 자화고착층(18), pn 접합 다이오드(91)가 일괄적으로 패터닝된다. 다음으로, pn 접합 다이오드(91), 자화 고착층(18), 터널 장벽층(19), 자기 기록층의 제1 패턴부(20A)의 패터닝에 사용한 마스크를 남긴 상태에서, 제3 층간 절연막(21)이 퇴적된다. 다음으로, 이 마스크를 스토퍼로 하여, 제3 층간 절연막(21)이 CMP로 평탄화된 후, 마스크가 제거된다. 이에 의해, 자기 기록층의 제1 패턴부(20A)의 상부에 자기 기록층의 제2 패턴부(20B) 및 비트선(23)을 퇴적하기 위한 비아(22)가 개구된다.
마지막으로, 도 51에 도시한 바와 같이, 스퍼터법 등을 이용하여, 비아(22) 내 및 제3 층간 절연막(21) 상에, 자기 기록층의 제2 패턴부(20B)용 및 비트선(23)용 메탈 재료가 퇴적된다. 다음으로, 포토리소그래피 기술에 의해, 도 50의 비트선(23)의 패턴의 레지스트를 이용하여, 자기 기록층의 제2 패턴부(20B)용 및 비트선(23)용 메탈 재료가 일괄적으로 패터닝된다. 이에 의해, TMR 소자(24)가 완성된다. 또, 이 때, TMR 소자(24) 사이에서, 비트선(23)과 자기 기록층의 제2 패턴부(20B)로 이루어지는 적층 패턴에는 다른 부분보다 조금 가늘게 된 잘록한 부분(71)이 형성된다.
상기 제9 실시예에 따르면, 제7 실시예와 마찬가지의 효과를 얻을 수 있다.
[제10 실시예]
제10 실시예는 제9 실시예의 잘록한 부분을 절곡부로 치환하고 있다.
도 56에, 본 발명의 제10 실시예에 따른 반도체 기억 장치의 평면도를 도시한다. 도 56에 도시한 바와 같이, 제10 실시예에 따른 반도체 기억 장치는 제9 실시예와 마찬가지로, TMR 소자(24)를 구성하는 요소 중에서, 자화 고착층(18), 터널장벽층(19) 및 자기 기록층의 제1 패턴부(20A)는 비트선(23)과 독립적으로 형성되어 있지만, 남은 자기 기록층의 제2 패턴부(20B)는 비트선(23)과 일괄적으로 형성되어 있다. 즉, 자기 기록층(20B)은 비트선(23)의 방향으로 셀별로 분단되지 않고 형성되어, 비트선(23)을 따라 연장하고 있다. 또한, TMR 소자(24) 사이에서, 비트선(23)과 자기 기록층(20B)의 적층 패턴에는 절곡부(81)가 형성되어 있다.
또, 제10 실시예에 따른 반도체 기억 장치의 제조 방법은 제9 실시예에 따른 반도체 기억 장치의 제조 방법에 있어서의 잘록한 부분(71)을 절곡부(81)의 형상으로 치환함으로써, 제9 실시예에 따른 반도체 기억 장치의 제조 방법을 본 실시예에 적용할 수 있으므로, 제조 방법의 설명은 생략한다.
상기 제10 실시예에 따르면, 제8 실시예와 마찬가지의 효과를 얻을 수 있다.
또한, 상기 각 실시예에서는 기억 소자로서 TMR 소자를 이용하였지만, TMR 소자 대신에, 두 개의 자성층과 이들 자성층에 끼워진 도체층으로 이루어지는 GMR(Giant Magneto Resistive) 소자를 이용하여도 된다.
이상, 본 발명에 따른 실시예에 대하여 설명하였지만, 본 기술 분야의 숙련된 자는 상술한 특징 및 이점 이외에 추가의 이점 및 변경이 가능함을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 상술한 특정한 실시예 및 대표적인 실시예만으로 한정되는 것이 아니며, 첨부한 특허 청구의 범위에 의해 정의된 발명 개념의 정신 또는 영역과 그들의 등가물로부터 벗어남없이 다양한 변경이 이루어질 수 있다.
본 발명에 따르면, 셀에서 발생한 자구에 의한 판독 동작의 마진 열화를 억제하고, 또한 셀의 미세화를 실현할 수 있다.

Claims (29)

  1. 반도체 기억 장치에 있어서,
    제1 방향으로 연장된 제1 배선과,
    상기 제1 방향과 다른 제2 방향으로 연장된 제2 배선과,
    상기 제1 및 제2 배선간에 배치된 자기 저항 효과 소자를 포함하며,
    상기 자기 저항 효과 소자는 제1 부분과 제2 부분을 구비하고, 상기 제2 부분은 상기 제2 배선에 접하고, 또한 상기 제2 배선을 따라 상기 제1 부분보다 외측으로 연장하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제2 부분을 상기 제2 배선을 따라 상기 제1 부분보다 외측으로, 2개 이상의 셀을 걸쳐 연장시키는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 제2 부분이 상기 제1 부분보다 외측으로 연장된 영역에 형성된 잘록한 부분을 더 포함하고,
    상기 잘록한 부분은 상기 제2 부분 및 상기 제2 배선의 폭이 상기 제1 부분의 폭보다 가는 부분인 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 제2 부분이 상기 제1 부분보다 외측으로 연장된 영역에 형성된 절곡부를 더 포함하고,
    상기 절곡부는 상기 제2 부분 및 상기 제2 배선이 상기 제2 방향과 다른 방향으로 굽은 부분인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 자기 저항 효과 소자에 접속된 트랜지스터 또는 다이오드를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 다이오드는 상기 자기 저항 효과 소자와 상기 제1 배선 사이에 배치되고, 상기 자기 저항 효과 소자 및 상기 제1 배선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 자기 저항 효과 소자는
    제1 자성층과,
    제2 자성층과,
    상기 제1 및 제2 자성층 사이에 끼워진 제1 비자성층을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제1 부분은 상기 제1 및 제2 자성층의 한쪽 및 상기 제1 비자성층이고, 상기 제2 부분은 상기 제1 및 제2 자성층의 다른 쪽인 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 자성층의 다른 쪽의 일부는 상기 제1 부분인 것을 특징으로 하는 반도체 기억 장치.
  10. 제8항에 있어서,
    상기 제2 부분은 상기 제2 자성층이고, 상기 제2 자성층은 자기 기록층인 것을 특징으로 하는 반도체 기억 장치.
  11. 제8항에 있어서,
    상기 제2 부분은 상기 제1 자성층이고, 상기 제1 자성층은 자화 고착층인 것을 특징으로 하는 반도체 기억 장치.
  12. 제7항에 있어서,
    상기 제1 부분은 상기 제1 자성층이고, 상기 제2 부분은 상기 제1 비자성층 및 상기 제2 자성층인 것을 특징으로 하는 반도체 기억 장치.
  13. 제1항에 있어서,
    상기 자기 저항 효과 소자는,
    제1 자성층과,
    제2 자성층과,
    제3 자성층과,
    상기 제1 및 제2 자성층 사이에 끼워진 제1 비자성층과,
    상기 제2 및 제3 자성층 사이에 끼워진 제2 비자성층을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 제1 부분은 상기 제1 및 제3 자성층의 한쪽 및 상기 제1 및 제2 비자성층이고, 상기 제2 부분은 상기 제1 및 제3 자성층의 다른 쪽인 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 제1 및 제3 자성층의 다른 쪽의 일부는 상기 제1 부분인 것을 특징으로 하는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 제1 및 제3 자성층은 자화 고착층인 것을 특징으로 하는 반도체 기억 장치.
  17. 제1 부분과 제2 부분을 구비하는 자기 저항 효과 소자를 구비한 반도체 기억 장치의 제조 방법에 있어서,
    상기 제2 부분을 제2 배선과 일괄적으로 패터닝하고, 상기 제2 배선을 따라 상기 제2 부분을 상기 제1 부분보다 외측으로 연장시키는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 제2 부분을 상기 제2 배선과 일괄적으로 패터닝하기 전에,
    제1 배선을 형성하는 공정과,
    상기 제1 배선의 상방에 상기 제1 부분을 형성하는 공정과,
    상기 제1 부분 상에 상기 제2 부분 및 상기 제2 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 제2 부분을 상기 제2 배선과 일괄적으로 패터닝한 후에,
    상기 제2 부분 상에 상기 제1 부분을 형성하는 공정과,
    상기 제1 부분의 상방에 제1 배선을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 제2 부분이 상기 제1 부분보다 외측으로 연장된 영역에 잘록한 부분을 형성하는 공정을 더 포함하며,
    상기 잘록한 부분은 상기 제2 부분 및 상기 제2 배선의 폭이 상기 제1 부분의 폭보다 가는 부분인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  21. 제17항에 있어서,
    상기 제2 부분이 상기 제1 부분보다 외측으로 연장된 영역에 절곡부를 형성하는 공정을 더 포함하며,
    상기 절곡부는 상기 제2 부분 및 상기 제2 배선이 상기 제2 배선의 연장 방향과 다른 방향으로 굽은 부분인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  22. 제17항에 있어서,
    상기 제2 부분을, 상기 제2 배선을 따라 상기 제1 부분보다 외측으로, 2개 이상의 셀을 걸쳐 연장시키는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  23. 제17항에 있어서,
    상기 자기 저항 효과 소자는,
    제1 자성층과,
    제2 자성층과,
    상기 제1 및 제2 자성층 사이에 끼워진 제1 비자성층을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 제1 부분은 상기 제1 자성층 및 상기 제1 비자성층이고, 상기 제2 부분은 상기 제2 자성층인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 제2 자성층의 일부는 상기 제1 부분인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  26. 제23항에 있어서,
    상기 제1 부분은 상기 제1 자성층이고, 상기 제2 부분은 상기 제1 비자성층 및 상기 제2 자성층인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  27. 제17항에 있어서,
    상기 자기 저항 효과 소자는,
    제1 자성층과,
    제2 자성층과,
    제3 자성층과,
    상기 제1 및 제2 자성층 사이에 끼워진 제1 비자성층과,
    상기 제2 및 제3 자성층 사이에 끼워진 제2 비자성층을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 제1 부분은 제1 자성층, 제2 자성층, 제1 비자성층 및 제2 비자성층이고, 상기 제2 부분은 제3 자성층인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 제3 자성층의 일부는 상기 제1 부분인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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