TW550639B - Semiconductor memory device and its manufacturing method - Google Patents

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wiring
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Keiji Hosotani
Kentaro Nakajima
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Toshiba Corp
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Description

550639 A7 B7 五、發明説明（彳 ） 相關申請案之交互參考本案主張曰本專利申請案NO. 200卜122883 (2001年4月20日申請），其所有内容已併入 其中以供參考。 發明之背景 1. 先前技術 本發明係關於半導體記憶裝置及其製造方法，尤其是關 於以隨道磁阻效應（TMR ; Tunneling Magneto Resistive) 元件充當為記憶元件（memory element)使用之磁記憶裝置 (MRAM ; Magnetic Random Access Memory )及其製造 方法。 2. 相關技藝之描述 近年來，作為資訊記憶元件曾推出有一種利用隧道磁阻 效應（Tunneling Magneto Resistive，下稱為 TMR)之 MRAM(磁隨機存取記憶體；Magnetic Random Access Memory )記憶格（memory cell)。 圖57係顯示依據傳統技術的半導體記憶裝置之斜視圖。 以下則使用圖57就MRAM之結構扼要加以說明。 如圖57所示，複數條之位元線23與寫入字線13係以互相 成正交之方式佈置成為矩陣狀，TMR元件24係設在各個之 交叉點。該TMR元件24係經由上部電極連接於位元線23， 且經由下部電極17連接於開關元件（MOSFET ;金屬氧半導 體場效電晶體）5。並且該電晶體5之閘極係供充當為讀出字 線3之用。 上述TMR元件24包括有：連接於下部電極17之磁化固定 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（2 ) 層18，介以上部電極連接於位元線23之磁記錄層20，以及 夾在這些磁化固定層18與磁記錄層20間之隧道隔離層（隧道 接合膜）19。 磁化固定層18具有固定於易磁化轴（Easy Axis)方向（E A 方向）之磁化方向。相對地，磁記錄層20卻因與磁化固定層 18之相互作用而具有兩種磁化方向，其各為相當於”1”、 之資訊記憶狀態。並且磁記錄層20之磁化方向變成為與 磁化固定層18之磁化方向相同時，隧道接合之電阻將變得 最低，反之，兩者磁化方向變成相反時隧道接合之電阻就 變成最高。因而使電流流通於TMR元件24以讀取該電阻之 變化，便能判定”1”、”0”之資訊記憶狀態。 此種MRAM記憶格（memory cell)，係設計為藉由流通於 經選取的位元線23與寫入字線13雙方的電流所產生電流磁 場之合成磁場，雖不能改變磁化固定層1 8之磁化方向，但 卻能只使磁化固定層18之磁化方向作反轉。因而欲對於任 意記憶格寫入資料時，如上述使磁記錄層20之磁化方向作 反轉，即可使資訊寫入於經選取之記憶格。相對地，欲讀 取任意記憶格之資料時，則選取位元線23與讀出寫字線 13，並將自位元線23經由TMR元件24、下部電極17、開關 元件Μ Ο S F E T 5而流通之電流值，與例如參考記憶格進行比 較，即能判定出記憶格的電阻狀態之”1”、”0”資訊記憶狀 圖58係以箭頭標誌顯示依傳統技術的半導體記憶裝置磁 記錄層之磁化狀態。圖58所示磁記錄層20雖應以使其全部 -5- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（ 磁化方向齊向於易磁化軸方向（EA方向）為宜，但實際上會 在磁記錄層20之兩端部產生宛如長度方向之磁化向量 (vector)繞回所造成之磁區10〇，致會因該磁區1〇〇而產生 所謂的反磁場。結果產生了反磁場之區域就無法將相當於 本來的”1”、”〇”之資訊記憶狀態之隧道電阻維持於均等狀 態。因而必然會使能輸出之”丨”、”〇，，信號之S/N比（訊號雜 訊比）惡化，而造成無法在確保足夠的動作邊限下讀取資料 之問題。 於是為克服該問題在傳統技術則將記憶格長度方向之長 度予以加長，使其擁有例如3以上之縱橫比。因而即使有反 磁場產生於記憶格兩端，仍能確保讀取資料所必要之面 積。然而這一來即將牽涉到記憶格面積之大型化，而構成 今後MRAM微小化上之重大阻礙。 如上所述，若欲據以傳統技術來抑制產生於記憶格的磁 區1〇〇所造成讀出操作之惡化，且實現記憶格之微小化，仍 是非常困難。 發明之概述 根據本發明第一觀點之半導體記憶裝置，係具有：向第 方向延伸之第一佈線；向與上述第一方向互異的第二方 向延伸之第二佈線；以及設置於上述第一及第二佈線間之 磁阻效應元件，且上述磁阻效應元件具有第一部分與第二 部分，上述第二部分係接觸於上述第二佈線且沿著上述第 一佈線由上述苹一部分向外側延伸。 根據本發明第二觀點之半導體記憶裝置之製造方法，該 參 裝 訂
k -6- 550639 發明説明（ 半導體記憶裝置係具有具備第一 之磁阻效應元件者，其特徵為：將= 線匯總施予圖案形成處 ：4刀，、弟-佈 - 八a 、 亚，口者上述第一佈線使上述第 一 σΡ刀 述第一元件部分向外側延伸。 圖式之簡要說明 圖1A、圖1Β係顯示本發 之斜視圖。 發半導體記憶裝置 /2A、圖2B係顯示本發明第—實施形態之具有單層隨道 隔離層的TMR元件之剖面圖。 裝 、圖3目4圖5、圖6、圖7係顯示本發明第一實施形態半 導體記憶裝置之依第_方法的各製造1序剖面圖。 处圖目目1G '圖11、圖係顯示本發明第一實施形 態半導體記憶裝置之依第二方法的各製造工序剖面圖。 圖13圖14、圖15、圖16係顯示本發明第-實施形態半 導體記憶裝置之依第三方法的各製造工序剖面圖。 圖17係用以顯不依本發明第—實施形態的效果之半導體 記憶裝置剖面圖。 圖18A、圖18B係顯示本發明第二實施形態半導體記憶裝 置之斜視圖。 圖19A、圖19B係顯示本發明第三實施形態半導體記憶裝 置之斜視圖。 圖20A、圖21A、圖22A、圖23A係沿圖19B之A-A線的 剖面，顯示本發明第三實施形態半導體記憶裝置之各製造 工序剖面圖。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公复) 550639
圖20B、圖21B、圖22B、圖23β係沿圖刚之0線的 剖面’顯示本發明第三實施形態半導體記憶裝置之各製造 工序剖面圖。 圖24A、圖24B係顯示本發明第四實施形態半導體記憶裝 置之斜視圖。 " 圖25A、圖25B係顯示本發明第五實施形態半導體記憶裝 置之斜視圖。 圖26A、圖則係顯示本發明第五實施形態之具有雙層随 道隔離層的TMR元件之剖面圖。 圖27、圖28、圖29、圖30、圖3 1係顯示本發明第五實施 形態半導體記憶裝置之依第一製造方法的各製造工序剖面 圖。 圖32 '圖33、圖34、圖35、圖36係顯示本發明第五實施 形態半導體記憶裝置之依第二製造方法的各製造工序剖面 圖。 圖37A、圖37B係顯示本發明第六實施形態半導體記憶裝 置之斜視圖。 圖38A、圖39A、圖40A、圖41A係沿圖37B之A_A線的 剖面，顯示本發明第六實施形態半導體記憶裝置之各製造 工序剖面圖。 圖38B、圖39B、圖40B、圖41B係沿圖37BiB-B線的 剖面，顯不本發明第六實施形態半導體記憶裝置之各製造 工序剖面圖。 圖42係顯示本發明第七實施形態半導體記憶裝置之俯視 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550639 A7 B7 6 五、發明説明（ 圖43係顯示圖42之沿XLIII_XLin線之半導體記憶裝置剖 面圖。 圖44、圖45、圖46、圖47、圖48係顯示本發明第七實施 形恶半導體記憶裝置之各製造工序剖面圖。 圖49係顯示本發明第八實施形態半導體記憶裝置之俯視 圖。 , 裝 圖5〇係顯示本發明第九實施形態半導體記憶裝置之俯視 圖。 圖51係顯示圖50之沿LI-LI線之半導體記憶裝置剖面圖。 圖52、圖53、圖54、圖55係顯示本發明第九實施形態半 導體記憶裝置之各製造工序剖面圖。 圖56係顯示本發明第十實施形態半導體記憶裝置之俯視 圖。
圖57係顯示依傳統技術的半導體記憶裝置之斜視圖。 圖5 8係顯示依傳統技術的半導體記憶裝置内之磁化方向 圖0 發明之詳細說明 本發明之各實施形態係關於以隧道磁阻效應（TMR ; Tunneling Magneto Resistive)元件充當為記憶元件而使 用之磁 a己憶裝置（MRAM ; Magnetic Random Access Memory )。該MRAM係一種將複數個具有TMR元件之記 憶格（memory cell)設置成矩陣狀以作為記憶格陣列，並在 該記憶格陣列之周邊設置解碼器及感測電路等周邊電路 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550639 A7 B7 五、發明説明（7 ) 部，而藉著對於任意的記憶格作存取操作，以實現資訊之 寫入·讀出操作者。 茲配合圖式將本發明之實施形態說明如下。為說明方 便，所有圖式中屬共同部分則全部標註以通用的元件符 號。另外在以下所示有關第一至第六實施形態之圖式中， 則將於第七實施形態所示之MOSFET(金屬氧半導體場效電 晶體）及供連接於MOSFET之接點（contact)之說明從略不加 說明。 (第一實施形態） 第一實施形態，其構成TMR元件之磁記錄層係在不致於 按每格（cell)被分斷下使之沿著位元線而延伸。 圖1A、圖1B係顯示本發明第一實施形態半導體記憶裝置 之斜視圖。 如圖1A所示，第一實施形態之半導體記憶裝置係一種以 包括有磁化固定層1 8、磁記錄層20、以及夾在這些之間的 隧道隔離層（隧道接合膜）19之TMR元件24充當為記憶元件 而使用之MRAM。其中在磁化固定層18則介以下部電極17 連接有具有閘極（讀出字線）3之開關元件（例如 M0SFET)5。另在TMR元件24下方貝U將寫入字線13以與 TMR元件24隔開之狀態而佈置，並與該字線13成正交而佈 置有連接於磁記錄層20之位元線23。 其中，構成TMR元件24之要素中，磁化固定層18及隧道 隔離層19係與位元線23獨立形成，但磁記錄層20卻係與位 元線23匯總形成者。亦即，磁記錄層20係在不致於向位元 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7 B7 五、發明説明（8 ) 線23方向按每格被分斷下所形成，而磁記錄層20係沿著位 元線23至少跨過兩個以上之格而延伸。因而磁記錄層20係 呈與位元線23相同之形狀。 另外如圖1B所示，磁記錄層20也可將之分成為第一圖型 (pattern)部20A與第二圖型部20B。此種情況下，磁記錄層 之第一圖型部20A係形成為TMR元件24之圖型，磁記錄層 之第二圖型部20B係在不致於向位元線23方向按每格被分 斷下所形成且至少跨過兩個以上之格而延伸。 圖2A、圖2B係顯示具有單層隧道隔離層的TMR元件之剖 面圖。上述TMR元件24仍以具有於圖2A或圖2B所示單層 隧道隔離層之結構為宜。以下就具有單層隧道隔離層的 TMR元件24之結構加以說明。 圖2A所示TMR元件24，係包括有：將模板層（template) 層101、初期強磁性層102、反強磁性層103、以及基準強 磁性層104依序疊成而成之磁化固定層18 ;形成於該磁化固 定層18上之隧道隔離層19 ;以及在該隧道隔離層19上將自 由強磁性層105、接點層106依序疊成而成之磁記錄層20。 同樣地，圖2B所示TMR元件24，係包括有：將模板層層 101、初期強磁性層102、反強磁性層103、以及強磁性層 104’、非磁性層107、強磁性層104”依序疊成而成之磁化固 定層18 ;形成於該磁化固定層18上之隧道隔離層19 ;以及 在該隧道隔離層19上將自由強磁性層105’、非磁性層107、 強磁性層105”、接點層106依序疊成而成之磁記錄層20。 另外，在該圖2B所示之TMR元件24，由於引進了磁化固 -11 - 本紙張尺度適用中國固家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（9 定層18内之包括有強磁性層104’、非磁性層1〇7、強磁性層 104”之三層結構，與磁記錄層20内之包括有強磁性層 105’、非磁性層107、強磁性層105”之三層結構，因而可提 供較之圖2 A所示之TMR元件24更能抑制強磁性内部磁極之 產生，更適合於微小化之格結構。 具有如上述單層隧道隔離層之TMR元件24可使用下列材 料形成之。 對於磁化固定層18及磁記錄層2 0之材料，例如除了 f e、 Co、Ni或這些之合金、自旋極化率（spill polarizability) 大的四氧化三鐵（magnetite)、Cr02、RXMn03-y (其中R為 稀土類，X為Ca、Ba、Sr)等氧化物外，則以使用 NiMnSb、PtMnSb等惠斯勒（錳鋁銅）磁性合金（Heusler，s alloy)為宜。另外對於這些磁性體，除非會導致強磁性喪失 外，也可含有一些Ag、Cu、Au、Al、Mg、Si、Bi、 Ta、B、C、Ο、N、Pd、Pt、Zr、Ir、W、Mo、Nb 等之 非磁性元素。 對於構成磁化固定層18的一部分之反強磁性層i〇3之材 料，則以使用？卜]^11、？卜^111、？卜(：1*-；^411、：^_：^111、11·-Mn、NiO、Fe203等材料為宜。 對於隧道隔離層19之材料，可使用ai2〇3、Si02、
MgO、AIN、Bi2〇3、MgF2、CaF2、SrTi02、AlLa03 等 各種電介質。這些電介質中若有氧、氮、氟之不足現象存 在也不妨。 另外，具有於圖2A或圖2B所示單層隧道隔離層的tMR元 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公袭) 550639 A7 _____B7 五、發明説明（1〇 ) 件24之結構，也可在後述其他實施形態中適用之。 圖3至圖7係顯示本發明第一實施形態半導體記憶裝置之 依第一製造方法的各製造工序剖面圖。這些圖3至圖7係顯 示圖1A之VII· VII線的半導體記憶裝置剖面之製造工序 圖。以下就第一實施形態之半導體記憶裝置第一製造方法 加以說明。 首先，如圖3所示，經形成MOSFET(未圖示）後，形成第 一層間絕緣膜11，並在該第一層間絕緣膜丨丨内選擇性地形 成寫入字線13。接著在寫入字線13上及間隙部（未圖示）沉 積第二層間絕緣膜14。 再者，寫入字線13上之第二層間絕緣膜14係用以決定寫 入子線13與TMR元件24間之距離，且作為形成TMR元件 24時的底質膜之用。因此寫入字線13上之第二層間絕緣膜 14，為形成為薄且均勻則必須將之形成於平坦面上。因此 寫入字線13應以使用例如金屬鑲嵌法（damascene法）形成 為宜。亦即經在第一層間絕緣膜丨丨内形成寫入字線用溝渠 12後，使用濺鍍法在溝渠12内及第一層間絕緣膜u上沉積 將作為字線13之金屬材料。然後使用CMP(化學機械研磨； Chemical Mechanical Polish)法直至第一層間絕緣膜.n 之表面會露出為止將金屬材料加以磨削成平面化，以形成 寫入字線13。然後使用CVD(化學汽相沉積）法將第二層間 絕緣膜14薄薄的沉積於寫入字線13及第一層間絕緣膜n 上。 接著，如圖4所示，將下部電極17、磁化固定層18、隧道 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7 B7 五、發明説明（Ή ) 隔離層19連續地形成於第二層間絕緣膜14上。另外磁化固 定層1 8係如圖2 A、2 B所示，應以包括有複數層膜之疊層結 構下形成之，惟為了方便說明在此則將之視為只為一種之 膜而記述之。接著，在隧道隔離層19上形成抗蝕膜（未圖 示）’該抗#膜即將以光刻術施予圖型形成處理（patterning) 而形成為圖1A之下部電極17的圖型。或是在隧道隔離層19 上形成DLC(類似鑽石碳；Diamond Like Carbon)膜等之 金屬遮光膜（hard mask)及抗蝕膜（未圖示），該抗蝕膜即將 以光刻術施予圖型形成處理而形成為圖1A之下部電極17的 圖型，並且使用該經施予圖型形成處理之抗蝕膜對DLC膜 施予圖型形成處理。之後，則以經施予圖型形成處理之抗 蝕膜或DLC膜為遮光罩，使用RIE(反應性離子蝕刻）法或離 子銑削（ion milling)法將隧道隔離層19、磁化固定層18及 下部電極17匯總施予圖型形成處理。 接著，如圖5所示，以經施予圖型形成處理為圖ία之 TMR元件24的圖型之抗蝕膜（未圖示）或DLC膜（未圖示）作 為遮光罩，使用RIE法或離子銑削法將隧道隔離層19及磁化 固定層18匯總施予圖型形成處理。 另外，由於經由圖4之工序後隧道隔離層19、磁化固定層 18及下部電極17己施予圖型形成處理，因而隧道隔離層19 之表面與第二層間絕緣膜14之表面間必會產生段差。也就 是說，實施圖5之工序時，由於底質之段差已變大，隧道隔 離層19及磁化固定層18之圖型形成處理可分成為數個步驟 而實施。亦即，可預先將SOG(自旋在玻璃上；Spin 〇n -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210x 297公釐） 550639 A7 B7 五、發明説明（12 )
Glass)膜塗上於隧道隔離層19及第二層間絕緣膜14上並使 全體平面化後施予光刻，然後將隧道隔離層19及磁化固定 層18匯總施予岡型形成處理。 接著，如圖6所示，以留下曾用於隧道隔離層19及磁化固 定層18之圖型形成處理的遮光罩之狀態下，在隧道隔離層 19、下部電極17及第二層間絕緣膜14上沉積第三層間絕緣 膜21，而以該第三層間絕緣膜21掩埋經施予圖型形成處理 的磁化固定層18及隧道隔離層19之間隙。然後使用CMP法 並以遮光罩為阻絕膜（stopper)使第三層間絕緣膜21加以平 面化’之後除去遮光罩。 最後，如圖7所示，使用濺鍍法等將磁記錄層2〇用及位元 線23用之金屬材料沉積於隧道隔離層丨9及第三層間絕緣膜 21上。接著，以光刻術並使用圖ία中位元線23的圖型之抗 蝕劑，將磁記錄層20用及位元線23用之金屬材料匯總施予 圖型形成處理。藉此便可形成出磁記錄層2〇及位元線23， 以完成TMR元件24。 圖8至圖12係顯示本發明第一實施形態半導體記憶裝置之 依第二製造方法的各製造工序剖面圖。這些圖8至圖12係顯 不沿圖1B之XII-XII線的半導體記憶裝置剖面之製造工序 圖。該第二製造方法係只使磁記錄層2〇之一部分沿著位元 線23而延伸。以下就第一實施形態之半導體記憶裝置第二 製造方法加以說明。 首先，如圖8所示，以與第_製造方法相同方法，在第一 層間絕緣⑽㈣擇性地形成“字線13，並在該寫入字 * 15 -
550639 A7 ____B7 五、發明説明（13~) 線13上及間隙部（未圖示）内沉積第二層間絕緣膜丨4。 然後如圖9所示，使下部電極17、磁化固定層18、隧道隔 離層19、以及磁記錄層之第一圖型部2〇八連續地形成於第 一層間絕緣膜14上。其中磁記錄層之第一圖型部2 〇 A係用 以構成磁記錄層2 0的一部分者。接著，以經施予圖型形成 處理為圖1B之下部電極17的圖型之抗蝕膜（未圖示）或DLC 膜（未圖示）作為遮光罩，使用RIE法或離子銑削法將磁記錄 層之第一圖型部20A、隧道隔離層19、磁化固定層η、以 及下部電極17予以匯總而施予圖型形成處理。 然後如圖10所示，以與第一製造方法相同方法，以經施 予圖型形成處理為圖1B之TMR元件24的圖型之抗鍅膜（未 圖示）或DLC膜（未圖示）作為遮光罩，使用RIE法或離子銑 削法將磁記錄層之第一圖型部20A、隧道隔離層19、以及 磁化固定層1 8匯總而施予圖型形成處理。 然後如圖11所示，以與第一製造方法相同方法，將第三 層間絕緣膜21沉積於磁記錄層之第一圖型部2〇八、丁部電 極1 7及第一層間絕緣膜14上，並使該第三層間絕緣膜2 ^之 表面加以平面化。 接著，如圖12所示，以與第一製造方法相同方法，沉積 用以構成磁記錄層20的剩餘一部分的磁記錄層之第二圖型 部20B及位元線23。然後將該磁記錄層之第二圖型部及 位元線23匯總而施予圖型形成處理，藉此便可完成tmr元 件24。 另外由於在進行圖12之工序時，磁記錄層2〇之一部分（磁 -16 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） ' --- 550639 A7 B7
記錄層之第一圖型部20A)係已與TMR元件24同時受到加 工，因此與位元線23同時施予圖型形成處理的磁記錄層之 第二圖型部20B則有必須加以調整其膜厚之場合。 圖13至圖16係顯示本發明第一實施形態半導體記憶裝置 之依第三製造方法的各製造工序剖面圖。該第三製造方法 係埋設形成TMR元件24，並沿著位元線23不只是磁記錄層 20連隨道隔離層19也使之延伸而形成者。以下就第一實施 形態之半導體記憶裝置第三製造方法加以說明。 首先，如圖13所示，以與第一製造方法相同方法，在第 一層間絕緣膜11内選擇性地形成寫入字線13，並將第二層 間絕緣膜14沉積於該寫入字線13上及間隙部（未圖示）内。 然後如圖14所示，在第二層間絕緣膜14上形成例如由氮 化石夕膜構成之薄的阻絕絕緣膜（未圖示）。在該阻絕絕緣膜上 形成下部電極17，並施加圖型形成處理，使其成為於圖1八 所示下部電極17之形狀。接著在下部電極17及第二層間絕 緣膜14上形成第三層間絕緣膜2 1，並在下部電極丨7上形成 磁化固定層形成用之溝渠25。 然後如圖15所示，將磁化固定層用之材料沉積於溝渠25 内及第三層間絕緣膜21上。接著，以CMP法使磁化固定層 材料直至第三層間絕緣膜21之表面會露出為止加以平面化 而除去’以使磁化固定層18形成於第三層間絕緣膜21之溝 渠25。 然後如圖16所示，在磁化固定層18及第三層間絕緣膜21 上連續地形成隧道隔離層19、磁記錄層20、以及位元線 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7 B7 五、發明説明（15 ) 23。然後以經施予圖型形成處理而成為圖1A之位元線23的 圖型之抗蝕膜（未圖示）或DLC膜（未圖示）作為遮光罩，使用 RIE法或離子銑削法將隧道隔離層19、磁化固定層20、以 及位元線23匯總而施予圖型形成處理。 若依照上述第一實施形態，則由於構成TMR元件24的磁 記錄層20係在不致於按每格被分斷下使之沿位元線23而延 伸，因而可獲得如下列效果。 磁化固定層18具有可使所有格的磁化方向呈一致之固定 的磁化方向。與此相對，磁記錄層20卻為了供寫入隨機性 資訊之用而具有與磁化固定層18相同磁化方向之區域，與 具有相反磁化方向之區域。但是鄰接的格彼此之間若具有 相同資訊時，磁記錄層20内之磁化方向則可使之連續地連 結起來。因此可在無須擔心磁極之影響下穩定的進行資訊 之寫入•讀出操作。反之若鄰接的格彼此之間具有相反資 訊時，磁記錄層20就在鄰接的格彼此之間具有互為相反的 磁化方向。 亦即，如圖17所示，磁記錄層20内若有相反的磁化方向 28b、28c存在，則互相的磁向量會在格間互相衝突而產生 會造成反磁場發生原因之磁區區域（下稱為境界層）26。也 就是說，若依照上述第一實施例，使磁記錄層20沿著位元 線23延伸，便可使磁化區域延伸至磁化區域。因此相對於 以往會在格内發生會造成反磁場發生原因之磁區區域，第 一實施形態則可使會造成反磁場發生原因之境界層26位於 格27間。結果由於可使境界層26位於TMR元件24之外側， -18- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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550639 A7 B7 五、發明説明（16 ) 在讀取時不會使讀出信號惡化。如上述，即使發生會造成 反磁場發生原因之磁區，也能實現在讀取時不致於受到信 號惡化影響之TMR元件24。 另外若依照第一實施形態，則由於如上述能抑制讀出操 作之邊限（margin)惡化，故可不必如傳統方式將格加以擴 大。因而也能實現格之微小化。 另外由於使磁記錄層20沿著位元線23而延伸，因而不只 是能回避如上述產生於格端部的磁區所帶來不良影響的邊 緣區（edge domain)問題，連產生於格端部以外的磁區所帶 來不良影響的偏斜（skew)問題也能回避。而且能對於磁記 錄層20賦予穩定的單軸各向異性，同時也能減輕層間靜磁 _合（磁滯偏移；hysteresis offset)。 具體而言，由於能回避邊緣區或偏斜問題，可防止信號 讀取惡化，提高MR(磁阻；Magneto Resistive)比（"1”狀 態、”〇”狀態之電阻變化率）。因而能抑制記憶格内各部分 的電阻變化性之影響，這對於格之微小化上有利。 另外由於MR比可提高，讀出信號強度會跟著升高，故可 提高感測速率，可望實現讀出操作之高速化。 另外由於能減輕邊緣區之影響，可拉近格-格間之距離。 因此能縮小有效的格面積。 另外由於能減輕層間靜磁耦合，故能減少對於磁記錄層 20的寫入磁場之閾值變化性。加上由於使磁記錄層20沿著 位元線23而延伸，因而可不必考量TMR元件24之形狀變化 所引起不良影響。因此可使有效的寫入電流降低，以減少 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639
功率消耗。此外，TMR元件24經加以微小化後，寫入磁場 之閾值必然會變大，因此抑制其閾值之變化性，即使是少 量也盡量使其寫入電流減少，則在格之微小化上非常有 利。 再者由於採用第二製造方法，不只是能獲得上述效果， 也能獲得下列效果。即採取第一製造方法時，其以第三層 間絕緣膜21掩埋經施加圖型形成處理之磁化固定層18及隧 道隔離層19而加以平面化時（圖6所示之工序），由於隧道隔 離層19係位於最上層，因此會使隧道隔離層19受到損傷。 與此相對，採取第二製造方法時，由於在隧道隔離層19上 己形成有磁記錄層之第一圖型部2〇A，因此將第三絕緣膜 21加以平面化時（圖n所示之工序），就可藉由磁記錄層之 第一圖型部2 0A來保護隧道隔離層19。因而若依照第二製 造方法，便能防止對於非以1〇〇A以下不可之薄膜形成的隧 道隔離層19所造成的損傷，因而具有可在不致於造成隧道 隔離層19之膜質惡化下提高元件可靠性之效果。 另外採用第三製造方法時，不只是能獲得上述效果，由 於將磁記錄層20埋設於溝渠25，可不必使用RJE法或離子 銳削法’因而加工谷易且易於執行尺寸管理。加上由於其 後則對其全面形成隧道隔離層19，因此可獲得TMR元件24 之正上方可在不致於受到損傷下進行形成之效果。 (第二實施形態） 第二實施形態，若與第一實施形態相比則只是磁化固定 層18與磁記錄層20之位置係呈相反之部分不相同而已。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱）
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線 550639 A7 B7 五、發明説明（18 ) 圖18A、圖18B係顯示本發明第二實施形態半導體記憶裝 置之斜視圖。 如圖18A所示，第二實施形態之半導體記憶裝置係一種以 包括有磁化固定層18、磁記錄層20、以及夾在這些之間的 隧道隔離層19之TMR元件24充當為記憶元件而使用之 MRAM。其中在磁記錄層20則介以下部電極17連接有具有 閘極（讀出字線）3之開關電晶體（例如MOSFET)5。另在 TMR元件24下方則以與TMR元件24隔開之狀態下佈置有寫 入字線13，並與該字線13成正交而佈置有連接於磁化固定 層18之位元線23。 在本實施形態，構成TMR元件24之要素中，磁記錄層20 及隧道隔離層19係與位元線23獨立形成，但磁化固定層18 卻係與位元線23匯總形成者。即磁化固定層18係在不致於 向位元線23方向按每格被分斷下所形成，且磁化固定層18 係沿著位元線23而延伸。因此磁化固定層18係呈與位元線 23相同之形狀。 另外如圖18B所示，也可將磁化固定層18分成為第一圖 型部18A與第二圖型部18B。此種情況下，磁化固定層之第 一圖型部18A係形成為TMR元件24之圖型，而磁化固定層 之第二圖型部18B則使其在不致於向位元線23方向按每格 被分斷下所形成，且至少跨過兩個以上之格而延伸。 上述第二實施形態之半導體記憶裝置製造方法，將第一 實施形態之半導體記憶裝置第一至第三製造方法中之磁化 固定層18與磁化固定層20予以調換，便可將第一實施形態 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（19 ) 之半導體記憶裝置第一至第三製造方法適用於本實施形 態，因此製造方法之說明從略。 若依照上述第二實施形態，便能獲得與第一實施形態相 同之效果。 再者，第二實施形態係使具有固定於單方向的磁化方向 之磁化固定層1 8沿著位元線23而延伸。因此，磁化固定層 1 8之磁向量（magnetic vector)不容易受到施予微小化時A 加工影響，故可穩定地形成出磁化固定層18。 另外由於使磁化固定層18沿著位元線23而延伸，因而可 減輕固定層之減磁。因此即使重復進行寫入操作，也能提 供不容易惡化且優於可靠性之磁隧道接合膜。 (第三實施形態） 第三實施形態係在形成寫入字線13及磁化固定層18之 前，將位元線23與磁記錄層20匯總形成。 圖19A、圖19B係顯示本發明第三實施形態之半導體記憶 裝置斜視圖。 如圖19A所示，第三實施形態之半導體記憶裝置係一種以 包括有磁化固定層18、磁記錄層20、以及夾在這些之間的 隧道隔離層19之TMR元件24充當為記憶元件而使用之 MRAM。其中在磁記錄層18則介以上部電極31連接有具有 閘極（讀出字線）3之開關電晶體（例如M0SFET)5。另在 TMR元件24上方則以與TMR元件24隔開之狀態下佈置有寫 入字線13，並與該字線13成正交而佈置有連接於磁記錄層 20之位元線23。 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（20 ) 在本實施形態，構成TMR元件24之要素中，磁化固定層 18及隧道隔離層19係與位元線23獨立形成，但磁記錄層20 卻係與位元線23匯總形成者。即磁記錄層20係在不致於向 位元線23方向按每格被分斷下所形成，且磁記錄層20係沿 著位元線23而延伸。因此磁記錄層20係呈與位元線23相同 之形狀。 另外如圖19B所示，也可使磁記錄層20之一部分形成為 TMR元件24之圖型，而磁記錄層20之剩下其他部分則使之 在不致於向位元線23方向按每格被分斷下形成且至少跨過 兩個以上之格而延伸。 圖20A、20B至圖23A、23B係顯示本發明第三實施形態 之半導體記憶裝置製造工序剖面圖。其中A區域係顯示圖 19B所示沿A-A線之剖面圖，而B區域則顯示圖19B所示沿 Β·Β線之剖面圖。以下就第三實施形態之半導體記憶裝置製 造方法加以說明。 首先，如圖20A、20Β所示，將位元線23、磁記錄層 20、隧道隔離層19、以及磁化固定層18依序疊層而形成於 第一層間絕緣膜11上。 然後如圖21A、21B所示，以經施予圖型形成處理而成為 圖19B TMR元件24之圖型的抗蝕膜（未圖示）或DLC膜（未 圖示）作為遮光罩，而使用RIE法或離子銑削法將磁化固定 層18與隧道隔離層19之全部，以及磁記錄層20之一部分匯 總而施予圖型形成處理。這樣的加工應於磁記錄層20露出 其表面時，或磁記錄層20受到少許蝕刻後就停止蝕刻。另 -23- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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線 550639 A7 B7 五、發明説明（21 ) 外較佳為採用隧道隔離層19與磁記錄層20各具有不相同蝕 刻速率之蝕刻法。並且較理想為將磁記錄層20之膜厚設定 為具有足夠於可供在磁記錄層20之途中停止蝕刻之厚度。 然後如圖22A、22B所示，將第三層間絕緣膜21沉積於磁 記錄層20及磁化固定層18上，並將該第三層間絕緣膜21以 CMP法等加以平面化，以使磁化固定層18之表面露出。之 後，形成加工成為圖19B所示上部電極31之結構的上部電 極3 1。 然後如圖23 A、23B所示，將第四層間絕緣膜32薄薄的且 均勻地形成於上部電極31上。接著，形成加工成為圖19B 所示寫入字線13之結構的寫入字線13。 若依照上述第三實施形態，則由於其係與第一實施形態 同樣地使磁記錄層20沿著位元線23而延伸，便可使磁化區 域延伸至格間之區域。因而可在不致於增加格面積下實現 不會受到產生磁極所造成信號惡化影響之TMR元件24。 再者，若依照第三實施形態之製造方法，也能獲得如下 列效果。例如，在第一實施形態之第一製造方法之情況 下，為使位元線23與磁記錄層20匯總而施予圖型形成處 理，則對於屬薄膜的隧道隔離層19施加圖型形成處理而以 第三層間絕緣膜2 1掩埋後，就形成磁記錄層20與位元線 23。亦即若依照第一實施形態之第一製造方法，則不能連 續地作位元線23、磁記錄層20、隧道隔離層19、以及磁化 固定層18之圖型形成處理。與此相對，採取第三實施形態 之情況下，則可連續地作位元線23、磁記錄層20、隧道隔 -24- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7____ 五、發明説明（22 ) 離層19、以及磁化固定層18之圖型形成處理。亦即，其雖 採取連續形成位元線23與磁記錄層20之方式，但卻能安排 可在形成屬於薄膜的隧道隔離層19之途中不必使製程停頓 的工序，因而可更加減少工序數。 再者，在第三實施形態之情況下，以第三層間絕緣膜2 1 覆蓋經施予圖型形成處理之磁化固定層18、隧道隔離層 19、以及磁記錄層20而加以平面化時（圖22之工序），由於 在隧道隔離層19上已形成有磁化固定層18，因而不會對隧 道隔離層19造成損傷。 (第四實施形態） 第四實施形態，若與第三實施形態相比則只使磁化固定 層18與磁記錄層20之位置調換之處不相同而已。 圖24A、圖24B係顯示本發明第四實施形態半導體記憶裝 置之斜視圖。 如圖24A所示，第四實施形態之半導體記憶裝置係一種以 包括有磁化固定層18、磁記錄層20、以及夾在這些之間的 隧道隔離層19之TMR元件24充當為記憶元件而使用之 MRAM。其中在磁記錄層20則介以上部電極31連接有具有 閘極（讀出字線）3之開關電晶體（例如MOSFET)5。另在 TMR元件24上方則以與TMR元件24隔開之狀態下佈置有寫 入子線13 ’並與該字線13成正交而佈置有連接於磁化固定 層18之位元線23。 在本實施形態中，構成TMR元件24之要素中，磁記錄層 20及隧道隔離層19係與位元線23獨立形成，但磁化固定層 -25- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（23 ) 18卻係與位元線23匯總形成者。即磁化固定層18係在不致 於向位元線23方向按每格被分斷下所形成，且磁化固定層 18係沿著位元線23而延伸。因此磁化固定層18係呈與位元 線23相同之形狀。 另外如圖24B所示，也可使磁化固定層1 8之一部分形成 為TMR元件24之圖型構，而磁化固定層丨8之剩下其他部分 則使之在不致於向位元線23方向按每格被分斷下所形成， 且至少跨過兩個以上之格而延伸。 上述第四實施形態之半導體記憶裝置製造方法，將第三 實施形態之半導體記憶裝置製造方法中之磁化固定層丨8與 磁化固定層20予以調換，便可將第三實施形態之半導體記 憶裝置製造方法適用於本實施形態，因此製造方法之說明 從略。 若依照上述第四實施形態，便能獲得與第一實施形態相 同之效果。 再者，第四實施形態係與第二實施形態同樣地，使具有 固定於單方向的磁化方向之磁化固定層18沿著位元線23而 延伸。因此，磁化固定層18之磁向量不容易受到加以微小 化時之加工影響，故可穩定地形成出磁化固定層18。 另外在第四實施形態之情況下，則可連續地形成位元線 23、磁化固定層18、隧道隔離層19、以及磁記錄層20而施予 圖型形成處理。因而與第三實施形態同樣地其雖採取連續 形成位元線23與磁化固定層18之方式，但卻能安排在形成 屬薄膜的隧道隔離層19之途中可不必使製程停頓的工序， -26- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550639 A7 B7 五、發明説明（24 ) 因而可更加減少工序數。 (第五實施形態） 第五實施形態係使用具有雙層隧道隔離層之TMR元件。 圖25A、圖25B係顯示本發明第五實施形態半導體記憶裝 置之斜視圖。 如圖25A所示，第五實施形態之半導體記憶裝置係一種以 包括有第一磁化固定層51、第二磁化固定層54、磁記錄層 20、夾在第一磁化固定層5 1與第二磁化固定層54之間的第 一隧道隔離層52、以及夾在第二磁化固定層54與磁記錄層 20之間的第二隧道隔離層53之TMR元件55充當為記憶元件 而使用之MRAM。其中第一磁化固定層5 1則介以下部電極 17連接有具有閘極（讀出字線）3之開關電晶體（例如 MOSFET)5。另在TMR元件55下方則以與TMR元件55隔 開之狀態下佈置有寫入字線13，並與該字線13成正交而佈 置有連接於磁化固定層54之位元線23。 在本實施形態，構成TMR元件55之要素中，磁記錄層 20、第一磁化固定層51及第一、第二隧道隔離層52、53係 與位元線23獨立形成，但第二磁化固定層54卻係與位元線 23匯總形成者。即第二磁化固定層54係在不致於向位元線 23方向按每格被分斷下所形成，且該第二磁化固定層54係 沿著位元線23而延伸。因此第二磁化固定層54係呈與位元 線23相同之形狀。 另外如圖25B所示，也可將第二磁化固定層54分成為第 一結構部54A與第二結構部54B。此種情況下，第二磁化固 -27- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（25 ) 定層之第一結構部54A係形成為TMR元件55之圖型，而第 二磁化固定層之第二結構部54B則使之在不致於向位元線 23方向按每格被分斷下所形成，且沿著位元線23至少跨過 兩個以上之格而延伸。 圖26A、圖26B係顯示本發明第五實施形態之具有雙層隧 道隔離層的TMR元件之剖面圖。上述具有雙層隧道隔離層 之TMR元件55乃以圖26A、圖26B所示結構者為宜。以下 就具有雙層隧道隔離層之TMR元件55之結構加以說明。 圖26A所示之TMR元件55包括有：將模板層101、初期 強磁性層102、反強磁性層103、以及基準強磁性層104依 序疊成而成之第一磁化固定層51 ;形成於該第一磁化固定 層5 1上之第一隧道隔離層52 ;形成於該第一隧道隔離層52 上之磁記錄層20 ;形成於該磁記錄層20上之第二隧道隔離 層53 ;以及在該第二隧道隔離層53上將基準強磁性層 104、反強磁性層103、初期強磁性層102、以及接點層106 依序疊成而成之第二磁化固定層54。 圖26B所示之TMR元件55包括有：將模板層101、初期強 磁性層102、反強磁性層103、以及基準強磁性層104依序 疊成而成之第一磁化固定層51 ;形成於該第一磁化固定層 51上之第一隧道隔離層52 ;在該第一隧道隔離層52上以強 磁性層20’、非磁性層107、強磁性層20”之三層結構依序疊 成而成之磁記錄層20 ;形成於該磁記錄層20上之第二隧道 隔離層53 ;以及在該第二隧道隔離層53上將強磁性層 104’、非磁性層107、強磁性層104”、反強磁性層103、初 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550639 A7 B7 五、發明説明（26 ) 期強磁性層102、以及接點層106依序疊成而成之第二磁化 固定層54。 另外，該圖26B所示之TMR元件55，由於引進了用以構 成磁記錄層20的強磁性層20’、非磁性層107、強磁性層20” 的三層結構，與第二磁化固定層54内之包括有強磁性層 104’、非磁性層107、以及強磁性層104”的三層結構，因此 可提供比圖26A所示之TMR元件5 5更能抑制強磁性内部磁 極之發生，而更適合於微小化之格結構。 若使用具有如上述雙層隧道隔離層的TMR元件55，與使 用具有單層隧道隔離層的TMR元件24之情形相較，則在施 加以相同外部偏壓時其MR比之惡化少，故可供在更高的偏 壓下操作。亦即，有利於將資料讀出於外部。 另外具有圖26A、圖26B所示雙層隧道隔離層的TMR元 件55之結構，也可適用於其他實施形態。 圖27至圖3 1係顯示本發明第五實施形態半導體記憶裝置 之依第一製造方法的各製造工序剖面圖。這些圖27至圖31 係顯示圖25 A中沿XXXI-XXXI線的半導體記憶裝置剖面之 製造工序圖。以下就第五實施形態之半導體記憶裝置第一 製造方法加以說明。 首先，如圖27所示，以與第一實施形態相同方法在第一 層間絕緣膜11内選擇性地形成寫入字線13，並在該寫入字 線13上及間隙部（未圖示）沉積第二層間絕緣膜14。 然後如圖28所示，將下部電極17、第一磁化固定層51、 第一隧道隔離層52、磁記錄層20、以及第二隧道隔離層53 -29- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（27 ) 連續地形成於第二層間絕緣膜14上。另外第一及第二磁化 固定層51、54，以及磁記錄層20，係以包括有如圖26A ' 圖26B所示複數個膜的疊層結構形成之，惟為說明方便則將 之視為一種類的膜而記述。接著，以經施予圖型形成處理 而成為TMR元件25 A之下部電極17之圖型的抗姓膜或DLC 膜作為遮光罩，而使用RIE法或離子銳削法將第二隨道隔離 層53、磁記錄層20、第一隨道隔離層52、第一磁化固定層 5 1、以及下部電極17匯總而施予圖型形成處理。 . 然後如圖29所示，以經施予圖型形成處理而成為tmR元 件25A之圖型的抗蝕膜（未圖示）或DLC膜（未圖示）作為遮光 罩，而使用RIE法或離子銑削法將第二隧道隔離層53、磁記 錄層20、第一隧道隔離層52、以及第一磁化固定層51匯總 而施予圖型形成處理。 接著，如圖30所示，以留下曾用於第二隧道隔離層53、 磁記錄層20、第一隧道隔離層52、第一磁化固定層51之圖 型形成處理的遮光罩之狀態下，將第三層間絕緣膜21沉積 於第二層間絕緣膜14、下部電極17及第二隧道隔離層53 上。因此即可藉由該第三層間絕緣膜2 1來掩埋經施予圖型 形成處理之第二隧道隔離層53、磁記錄層20、第一隧道隔 離層52、第一磁化固定層5 1之間隙。接著，使用CMP法並 以遮光罩作為阻絕膜將第三層間絕緣膜2 1加以平面化後除 去遮光罩。 最後，如圖31所示，使用濺鍍法等在第二隧道隔離層53 及第三層間絕緣膜2 1上沉積第二磁化固定層5 4用及位元線 -30- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 ______B7 五、發明説明（28 ) 23用之金屬材料。然後以光刻術，使用圖25 A的位元線^ 之圖型的抗蝕劑，將第二磁化固定層54用及位元線23用之 金屬材料匯總而施予圖型形成處理。藉此以形成第二磁化 固定層54及位元線23，以完成雙層結構之TMR元件55。 圖32至圖3 6係顯示本發明第五實施形態半導體記憶裝置 之依第一製造方法的各製造工序剖面圖。這些圖W至圖％ 係顯不圖25B中沿χχχνΐ·χχχνΐ線之半導體記憶裝置的 剖面之製造工序圖。該第二製造方法係只使第二磁化固定 層之第二圖型部54Β沿著位元線23而延伸。以下就第五實 %形態之半導體3己憶裝置第二製造方法加以說明。 首先，如圖3 2所示，以與第一實施形態相同方法在第一 層間絕緣膜11内選擇性地形成寫入字線13 ,並在該寫入字 線13上及間隙部（未圖示）沉積第二層間絕緣膜14。 然後如圖33所示，將下部電極17、第一磁化固定層51、 第一隧道隔離層52、磁記錄層20、第二隧道隔離層53、以 及第二磁化固定層之第一圖型部54Α連續地形成於第二層間 絕緣膜14上。接著，以經施予圖型形成處理而成為圖25Β 中下部電極17之圖型的抗蝕膜或DLC膜作為遮光罩，而使 用RIE法或離子銑削法將第二磁化固定層之第一圖案部 5 4A、第二隧道隔離層53、磁記錄層2〇、第一隧道隔離層 52、第一磁化固定層51、以及下部電極口匯總而施予圖型 形成處理。 然後如圖34所示，以與第一製造方法相同之方法，以經 施予圖型形成處理而成為圖25B中TMR元件55之圖型的抗 蝕膜（未圖示）或DLC膜（未圖示）作為遮光罩，而使用RIE法 -31 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7
或離子銑削法將第二磁化固定層之第―圖案部54An 道隔離層53、磁記錄層2G、第—随道隔離層52、以及第一 磁化固定層5 1匯總而施予圖型形成處理。 然後如圖35所示，以與第一製造方法相同方法在第二磁 化固定層之第-圖型部54A、下部電極17以及第二層間絕 緣膜14上/儿積第二層間絕緣膜2 i，並將該第三層間絕緣膜 2 1之表面加以平面化。
裝 、然後如圖36所示，以與第-製造方法相同方法形成第二 磁化固疋層之第二圖型部54B及位元線23，即可完成雙層 結構之T M R元件5 5。 另外由於在進行圖36之工序時，第二磁記錄層之一部分 (第一磁化固定層之第一圖型部54 Α)係已與TMR元件55同 時叉到加工，因此與位元線23同時施予圖型形成處理的磁 5己錄層之第二圖型部54Β有可能需要施加膜厚調整之場合。 若依照上述第五實施形態，便能獲得與第一實施形態相 同之效果。
再者第五實施形恕係與第二實施形態同樣地，使具有 固定於單方向的磁化方向之第二磁化固定層54或5 4Β沿著 位元線23而延伸。因此，第二磁化固定層54或54]8之磁向 量不容易受到加以微小化時之加工影響，故可穩定地形成 出第二磁化固定層54或54Β。 另外由於其係屬具有雙層隧道隔離層之TMR元件55，因 此能保持高MR比，使得即使增加電壓也不會造成特性惡 化。因而若依照第五實施形態，即可提供比具有單層隧道 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7 B7 五、發明説明（30 ) 隔離層的TMR7C件24更優於耐壓特性之半導體吃憶裝置。 此外，若依照第五實施形態之第二製造方法，則與使用 第一實施形態中第二製造方法時之情形同樣地，由於在第 二隧道隔離層53上己形成有第二磁記錄層之第一圖型部 54A，因此將第三絕緣膜2 1加以平面化時（圖3 5所示之工 序）’就可藉由第二磁記錄層之第一圖型部54A來保護第二 隧道隔離層53。因而若依照第二製造方法，便能防止對於 第二隧道隔離層53所造成的損傷，因而具有可在不致於造 成第一隨道隔離層53之膜質惡化下提高元件可靠性之效 果。 (第六實施形態） 第六實施形態係在形成寫入字線13及第二磁化固定層5 4 之刖’將位元線2 3與第一磁化固定層5 1予以匯總而形成。 並且與第五實施形態同樣地使用具有雙層隧道隔離層之 TMR元件55。 圖37A、圖37B係顯示本發明第六實施形態之半導體記憶 裝置斜視圖。 如圖37A所示，第六實施形態之半導體記憶裝置係一種以 包括有第一磁化固定層51 '第二磁化固定層54、磁記錄層 2〇、夹在第一磁化固定層51與磁記錄層20之間的第一隧道 隔離層52、以及夾在第二磁化固定層54與磁記錄層20之間 的第二隧道隔離層53之TMR元件55充當為記憶元件而使用 之MRAM。其中在第二磁化固定層54則介以上部電極3 1連 接有具有閘極（讀出字線）3之開關電晶體（例如 -33- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7 B7 31 五、發明説明（ M0SFET)5。另在TMR元件55上方則以與tmR元件55隔 開之狀態下佈置有寫入字線13，並與該字線13成正交而佈 置有連接於第一磁化固定層51之位元線23。 在本實施形態，構成TMR元件5 5之要素中，磁記錄層 20、第二磁化固定層54及第一、第二隧道隔離層52、53係 與位元線23獨立形成，但第一磁化固定層51卻係與位元線 23匯總形成。即第一磁化固定層51係在不致於向位元線23 方向按每格被分斷下所形成，且該第一磁化固定層51係沿 著位元線23而延伸。因此第一磁化固定層51係呈與位元線 23相同之形狀。 另外如圖37B所示，第一磁化固定層51之一部分也可使 之形成為TMR元件24之圖型，而第一磁化固定層51之剩下 其他部分則在不致於向位元線2 3方向按每格被分斷下所形 成’且沿著位元線23至少跨過兩個以上之格而延伸。 圖3 8A、3 8B至圖4 1A、4 1B係顯示本發明第六實施形態 之半導體記憶裝置製造工序剖面圖。。圖中A區域係顯示沿 圖37B中Α·Α線之剖面圖，B區域係顯示沿圖7B中B-B線之 剖面圖。以下就第六實施形態之半導體記憶裝置製造方法 加以說明。 首先，如圖38Α、38Β所示，將位元線23、第一磁化固定 層51、第一隧道隔離層52、磁記錄層20 '第二隨道隔離層 5 3、以及第二磁化固定層5 4依序疊層形成於第一層間絕緣 膜11上。 然後如圖39Α、39Β所示，以經施予圖型形成處理而成為 装 訂
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圖37B所示TMR元件55A之圖型的抗蝕膜（未圖示）*DLC 膜（未圖示）作為遮光罩，而使用RIE法或離子銑削法將第二 磁化固定層54、第二隧道隔離層53、磁記錄層2〇及第一隧 道隔離層52之全部、以及第一磁化固定層51之一部分匯總 而施予圖型形成處理。這樣的加工應於第一磁化固定層51 露出其表面時，或於第一磁化固定層5丨受到少許蝕刻後就 應停止蝕刻。另外較佳為採用第一隧道隔離層52與第一磁 化固定層51各具有不相同蝕刻速率之蝕刻法。並且較理想 為將第一磁化固定層51之膜厚設定為具有足夠於可供在第 一磁化固定層51之途中停止蝕刻之厚度。 然後如圖40A、40B所示，將第三層間絕緣膜21沉積於第 一磁化固定層5 1及第二磁化固定層54上。並將該第三層間 絕緣膜21以CMP法等加以平面化，以使磁化固定層18之表 面露出。之後，則形成加工成於圖19B所示上部電極3 ][之 圖型的上部電極31。該第三層間絕緣膜21將經由CMP法等 而受到平面化，以使第二磁化固定層54露出其表面。然 後’形成加工成為圖37B所示上部電極31之圖型的上部電 極3 1。 然後如圖4 1A、4 1B所示，將第四層間絕緣膜3 2薄薄的且 均勻地形成於上部電極31上。之後，則形成加工成於圖 3 7B所示寫入字線13之圖型的寫入字線π。 若依照上述第六實施形態，則能獲得與第一實施形態相 同之效果。 再者，第六實施形態係與第二實施形態同樣地使具有固 -35- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) "一 五、發明説明（33 )
定於單方向的磁化方向之第一磁化固定層51沿著位元線U 而延伸。因此，第一磁化固定層5上之磁向量不容易受到微 小化時之加工影響，故可穩定地形成出第一磁化固定層 51。 θ 此外，若依照第六實施形態，則與使用第一實施形態中 第二製造方法時之情形同樣地，由於在第二隧道隔離層53 上己形成有第二磁記錄層54，因此將第三絕緣膜21加以平 面化時（圖35所示之工序），就可藉由第二磁記錄層54來保 護第二隧道隔離層53。因而若依照第二製造方法，便能防 止對於第二隧道隔離層53所造成的損傷，因而具有可在不 致於造成第二隧道隔離層53之膜質惡化下提高元件可靠性 之效果。 (第七實施形態） 第七實施形態係將位元線與磁記錄層自TMR元件向外側 一體延伸，且在該經予延伸之區域設有頸部（中間變細部）。 圖42係顯示本發明第七實施形態半導體記憶裝置之俯視 圖。圖43係顯示圖42之沿XLIII-XLIII線之半導體記憶裝置 剖面圖。 如圖42、圖43所示，第七實施形態之半導體記憶裝置係 一種以包括有磁化固定層18、磁記錄層20Α、20Β、以及夾 在這些之間的隧道隔離層19之TMR元件24充當為記憶元件 而使用之MRAM。其中在磁化固定層18連接有下部電極 17 ’在該下部電極17介以接點16連接有具有閘極（讀出字 線）3之開關元件（例如M0SFET)5之源極或汲極區域4。另 -36- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（34 ) 在TMR元件24下方則以與TMR元件24隔開之狀態下佈置有 寫入字線13，並與該字線13成正交而佈置有連接於磁記錄 層20A、20B之位元線23。 其中，構成TMR元件24之要素中，磁化固定層18、隧道 隔離層19及磁記錄層之第一圖型部20A係與位元線23獨立 形成，但磁記錄層之第二圖型部20B則與位元線23匯總形 成。亦即，磁記錄層之第二圖型部20B係在不致於向位元線 23方向按每格被分斷下所形成，且磁記錄層之第二圖型部 20B係沿著位元線23而延伸。另外在TMR元件24間，則將 比其他部分稍微變細的頸部71設在位元線23與磁記錄層的 第二圖型部20B之疊層圖型。 圖4 4至圖4 8係顯示本發明第七實施形態半導體記憶裝置 之製造工序剖面圖。這些圖44至圖48係顯示圖42中沿 XLIII-XLIII線的半導體記憶裝置剖面之製造工序圖。以下 就第7實施形態之半導體記憶裝置製造方法加以說明。 首先，如圖44所示，在半導體基板1内經形成元件隔離區 域2後，形成閘極3及源極/汲極區域4，以使MOSFET5形成 於半導體基板1上。接著，在全面沉積第一層間絕緣膜6， 以覆蓋該MOSFET5，並以CMP法將該第一層間絕緣膜6加 以平面化。然後在第一層間絕緣膜6上形成第二層間絕緣膜 11，並將寫入字線用溝渠12形成於該第二層間絕緣膜11 内。該寫入字線用溝渠12係以微影術及RIE法施予圖型形成 處理而形成為圖42之寫入字線13的形狀。然後使用濺鍍法 在全面沉積寫入字線形成用之金屬材料，以藉由該金屬材 -37- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7
料填充寫入字線用溝渠12。接著，使用CMP法直至第二層 間絕緣膜11路出其表面為止將金屬材料加以磨削成平面 化。藉此即可在第二層間絕緣膜11内形成出寫入字線13。 然後如圖45所示，例如使用CVD(化學汽相沉積）法在第 一層間絕緣膜11及寫入字線13上形成第三層間絕緣膜14。 接著在該第三層間絕緣膜14上形成抗蝕膜（未圖示），並對 該抗蝕膜施加圖型形成處理，使其成為圖42之接點16的圖 型。接著，以該經施予圖型形成處理之抗蝕膜為遮光罩， 而使用RIE(反應性離子蝕刻）法連續地以蝕刻除去第三層間 絕緣膜14、第二層間絕緣膜11、以及第一層間絕緣膜6。藉 此即可形成出用以露出源極/汲極區域4之表面的接觸孔 15。然後在接觸孔15内及第三層間絕緣膜14上沉積例如數 100A之隔離膜與金屬（w ;鎢）膜，以填埋接觸孔15。接 著，使用CMP法將隔離（barrier)金屬膜及金屬膜加以平面 化直至第二層間絕緣膜14露出其表面為止。藉此即可形 成出連接於源極/沒極區域4之接點16。 接著，如圖46所示，將下部電極17、磁化固定層18、隧 道隔離層19及磁記錄層之第一圖型部2 〇人連續地形成於第 三層間絕緣膜14及接點1 6上。另外磁化固定層丨8，係由如 圖2AB所示複數個膜構成之疊層結構所形成，但為說明方 便則將之視為一種類的膜而記述之。 然後如圖47所示，在磁記錄層之第一圖型部2〇A上形成 抗蝕膜（未圖示），並對該抗蝕膜以光刻術施予圖型形成處理 以使其成為圖42之下部電極17的圖型。或是，在磁記錄層 -38-
本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550639 A7 B7 五、發明説明（36 ) 之第一圖型部20A上形成DLC(類似鑽石碳）膜等金屬遮光膜 及抗蝕膜（未圖示），並對該抗蝕膜以光刻術施予圖型形成處 理，使其成為圖42之下部電極17的圖型，然後使用該經施 予圖型形成處理之抗蝕膜而對DLC膜施予圖型形成處理。 之後，以經施予圖型形成處理之抗蝕膜或DLC膜作為遮光 罩，而使用RIE法或離子銑削法對於下部電極17、磁化固定 層18、隧道隔離層19及磁記錄層之第一圖型部20 A施予圖 型形成處理。 然後如圖48所示，以經施予圖型形成處理而成為圖42之 TMR元件24之圖型的抗蝕膜（未圖示）或DLC膜（未圖示）作 為遮光罩，使用RIE法或離子銑削法對於磁化固定層18、隧 道隔離層19及磁記錄層之第一圖型部20 A施予圖型形成處 理。 另外，由於經由圖47之工序後磁記錄層之第一圖型部 20 A、隧道隔離層19、磁化固定層18及下部電極17己受到 圖型形成處理，因而磁記錄層之第一圖型部20A之表面與第 三層間絕緣膜14之表面間必會產生段差。也就是說，實施 圖48之工序時，由於底質之段差已變大，因此也可分成為 數個步驟而實施隧道隔離層19及磁化固定層18及磁記錄層 之第一圖型部20A的圖型形成處理。亦即，也可預先全面塗 上SOG膜等並使全體平面化後施予微影術，然後將隧道隔 離層19、磁化固定層18及磁記錄層之第一圖型部20A匯總 施予圖型形成處理。 接著，以留下曾用於磁化固定層18磁氣記錄層之第1圖案 -39- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 A7 B7 五、發明説明（37 ) 部20A隧道隔離層19及之圖型形成處理的遮光罩之狀態 下，沉積第四層間絕緣膜21。然後使用CMP法並以遮光罩 為阻絕膜使第四層間絕緣膜21平面化，之後除去遮光罩， 即可形成出通孔（via hole)22。 最後，如圖43所示，使用濺鍍法等將磁記錄層之第二圖 型部20B用及位元線23用之金屬材料沉積於第四層間絕緣 膜2 1及磁記錄層之第一圖型部20 A上。接著，以光刻術並 使用圖42中位元線23的圖型之抗蝕劑，將磁記錄層之第二 圖型部20B用及位元線23用之金羼材料匯總施予圖型形成 處理。藉此便可形成出磁記錄層20及位元線23，以完成 TMR元件24。此外此種情況下，在TMR元件24間，在由位 元線23與磁記錄層之第二圖型部20B構成之疊層圖型中即 可形成出比其他部分稍微變細之頸部71。 若依照上述第七實施形態，則由於其係與第一實施形態 同樣地使第二磁記錄層之第二圖型部20B沿著位元線23而 延伸，因而可使磁化區域延長至格間之區域。因此可在不 致於造成格面積增加下能實現不會受到因磁極產生所引起 信號惡化影響之TMR元件24。 再者，由於圖17所示之境界層26會沿位元線23方向移 動，因而當該境界層26移動至TMR元件24之正上方時，很 可能會損壞該格内之資訊。於是如第七實施形態方式將頸 部71設在格間，即可將境界層26陷入（trap in)於該頸部 71。故可阻止境界層26移動至TMR元件24正上方的現象， 使境界層26之發生區域局限於格間。因此若依照第七實施 -40- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 550639 A7 B7 五、發明説明（38 ) 形態，即可抑制格内部的反磁場之影響增大，可更加保證 穩定的寫入•讀出操作。 另外第七實施形態也可適用於上述第一至第六實施形態 之所有半導體記憶裝置。 (第八實施形態） 第八實施形態係以折曲部取代第七實施形態之頸部。 圖4 9係顯示本發明第八實施形態之半導體記憶裝置俯視 圖。第八實施形態之半導體記憶裝置係與第七實施形態同 樣地，在構成TMR元件24之要素中，磁化固定層18、隧道 隔離層19及磁記錄層之第一圖型部20A係與位元線23獨立 形成，但磁記錄層之第二圖型部20B則與位元線23匯總形 成。亦即，磁記錄層之第二圖型部20B係在不致於向位元線 23方向按每格被分斷下所形成，且磁記錄層之第二圖型部 20B係沿著位元線23而延伸。另外在TMR元件24間，則將 折曲部81設在位元線23與磁記錄層的第二圖型部20B之疊 層圖型。 此外，第八實施形態之半導體記憶裝置製造方法，若以 折曲部8 1之形狀取代第七實施形態的半導體記憶裝置製造 方法中之頸部71，即可將第七實施形態之半導體記憶裝置 製造方法適用於本實施形態，因而製造方法之說明從略。 若依照上述第八實施形態，則由於其係與第一實施形態 同樣地，使第二磁記錄層之第二圖型部20B沿著位元線23 而延伸，因而可使磁化區域延長至格間之區域。因此可在 不致於造成格面積增加下即能實現不會受到因磁極產生所 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 550639 A7
引起信號惡化影響之TMR元件24。 加上在第八實施形態中由於其在格間設有折曲部81，可 將境界層26陷入於該折曲部81。故可防止境界層26移動至 TMR元件24正上方的現象，使境界層26之發生區域局限於 格間。因此若依照第八實施形態，即可抑制格内部的反磁 場之影響增大，可更加保證穩定的寫入•讀出操作。 另外第八實施形態也可適用於上述第一至第六實施形雜 之所有半導體記憶裝置。 ~ (第九實施形態） 第九實施形態係以二極體取代第七實施形態中之 MOSFET 者。 圖5 0係顯示本發明第九實施形態之半導體記憶裝置俯視 圖。圖5 1係顯示沿圖50中LI-LI線之半導體記憶裝置剖面 圖。 如圖50〜圖51所示，第九實施形態之半導體記憶裝置係 一種以包括有磁化固定層18、磁記錄層2〇A、20B、以及夹 在這些之間的隨道隔離層19之TMR元件24充當為記憶元件 而使用之MRAM。其中在TMR元件24與寫入字線13之間設 有PN結二極體91，且與字線13成正交而設有連接於磁記錄 層20A、20B之位元線23。 其中’在構成TMR元件24之要素中，磁化固定層18、隧 道隔離層19及磁記錄層之第一圖型部2〇A係與位元線23獨 立形成’但磁記錄層之第二圖型部2〇b則與位元線23匯總 形成。亦即，磁記錄層之第二圖型部2〇B係在不致於向位元 -42- 550639 A7 B7 五、發明説明（40 ) 線23方向按每格被分斷下所形成，且磁記錄層之第二圖型 部20B係沿著位元線23而延伸。另外在TMR元件24間，則 將比其他部分稍微變細的頸部7 1設在位元線23與磁記錄層 的第二圖型部20B之疊層圖型。 圖5 2至圖5 5係顯示本發明第九實施形態半導體記憶裝置 之製造工序剖面圖。這些圖52至圖55係顯示圖50中沿LI-LI 線的半導體記憶裝置剖面之製造工序圖。以下就第九實施 形態之半導體記憶裝置製造方法加以說明。 首先，如圖52所示，形成第一層間絕緣膜丨丨。在該第一 層間絕緣膜11内使用圖5 0之字線13的圖型而以微影蝕術及 RIE法形成字線用之溝渠12。接著，使用濺鍍法沉積寫入字 線13形成用之金屬材料，並以CMP法直至該金屬材料會露 出第一層間絕緣膜11之表面為止加以平面化。藉此即可形 成出字線13。 然後如圖5 3所示，在字線13及第一層間絕緣膜丨丨上沉積 例如η型非晶石夕層後，在該非晶石夕層上部使用例如B(硼）施 予離子植入，以在該非晶矽層上部形成ρ型擴散區域（未圖 示）。藉此即可形成出ρη結二極體91。 然後如圖54所不，在ρη結二極體91上連續地形成磁化固 定層18、隧道隔離層19、磁記錄層之第一圖型部2〇Α。另 外磁化固疋層18係如圖2Α、圖2Β所示應以複數個膜構成之 疊層結構形成之，惟在此則將之視為一種類之膜而記述 之。 然後如圖55所示，以經施予圖型形成處理而成為圖5〇中 -43-
550639 A7 B7 五、發明説明（41 ) TMR元件24之圖型的抗蝕膜（未圖示）或DLC膜（未圖示）作 為遮光罩，而使用RIE法或離子銑削法將磁記錄層之第一圖 型部20 A、隧道隔離層19、磁化固定層18、pn結二極體91 匯總而施予圖型形成處理。接著，以留下曾用於pn結二極 體91、磁化固定層18、隧道隔離層19、磁記錄層第一圖型 部20A之圖型形成處理的遮光罩之狀態下，沉積第三層間絕 緣膜21。然後以該遮光罩作為阻絕膜，而以CMP法將第三 層間絕緣膜21加以平面化後，除去遮光罩。藉此即可在磁 記錄層之第一圖型部20A上部形成出供沉積磁記錄層之第二 圖型部20B及位元線23所需之通孔22。 最後，如圖51所示，使用濺鍍法等將磁記錄層之第二圖 型部20B用及位元線23用之金屬材料沉積於通孔22内及第 三層間絕緣膜2 1上。接著，以光刻術並使用圖5 0中位元線 23的圖型之抗蝕劑，將磁記錄層之第二圖型部20B用及位 元線23用之金屬材料匯總施予圖型形成處理。藉此便可完 成TMR元件24。此外，在此種情況下在TMR元件24間，在 由位元線23與磁記錄層之第二圖型部20B構成之疊層圖型 即可形成出比其他部分稍微變細之頸部71。 若依照上述第9實施形態，即能獲得與第七實施形態相同 之效果。 (第十實施形態） 第十實施形態係將第九實施形態之頸部以折曲部取而代 之。 圖5 6係顯示本發明第十實施形態之半導體記憶裝置俯視 -44- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 550639 A7 _____B7 1、發明説明（42~~" -- 圖。如圖56所示，第十實施形態之半導體記憶裝置係與第 九實施形態同樣地，在構成TMR元件24之要素中，磁化固 定層18、隧道隔離層19及磁記錄層之第一圖型部2〇a係與 位元線23獨立形成，但磁記錄層之第二圖型部2〇b則與位 元線23匯總形成。亦即，磁記錄層之第二圖型部係在 不致於向位元線23方向按每格被分斷下所形成，且磁記錄 層之第二圖型部20B係沿著位元線23而延伸。另外在TMR 元件2 4間，則將折曲部8 1設在位元線2 3與磁記錄層的第二 圖型部20B之疊層圖型。 此外，第十實施形態之半導體記憶裝置製造方法，若以 折曲部81之形狀取代第九實施形態的半導體記憶裝置製造 方法中之頸部71，即可將第九實施形態之半導體記憶裝置 製造方法適用於本實施形態，因而製造方法之說明從略。 若依照上述第十實施形態，即能獲得與第八實施形態相 同之效果。 此外，在上述各實施形態中，記憶元件係使用Tmr元 件，也可使用包括兩個磁性層與為這些磁性層所夾住之導 電體之GMR(巨磁阻；Giant Magneto Resistive)元件。 本發明之其他有利條件及變形，對於熟悉技藝之人士當 可谷易達成’因而本發明在其廣泛的可供應用之局面中， 上述詳細說明及代表性實施例並非用以限制本發明，在不 脫離本發明之精神或附加的申請專利範圍所定義之獨創性 構想範圍内，當可作各種變形。 -45- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. 550639 第091107462號專利申請案 B8 中文申請專利範圍替換本(92年5月）益 六、申請專利範圍
    1. 一種半導體記憶裝置，其特徵為具有： 於第一方向延伸之第一佈線； 於與上述第一方向互異的第二方向延伸之第二佈線；以 及 設置於上述第一及第二佈線間之磁阻效應元件，且 上述磁阻效應元件具有第一部分與第二部分，上述第二 部分係接觸於上述第二佈線且沿著上述第二佈線由上述第 一部分向外側延伸。 2. 如申請專利範圍第1項之半導體記憶裝置，其中上述第二 部分係沿著上述第二佈線由上述第一部分向外側跨過兩個 以上之格而延伸。 3. 如申請專利範圍第1項之半導體記憶裝置，其中上述第二 部分為形成於由上述第一部分向外側延伸的區域之頸部， 該頸部為上述第二部分及上述第二佈線之寬度較上述第一 部分之寬度為細小之部分。 4. 如申請專利範圍第1項之半導體記憶裝置，其中上述第二 部分為形成於由上述第一部分向外側延伸的區域之折曲 部，該折曲部為上述第二部分及上述第二佈線於與上述第 二佈線之延伸方向互異的方向彎曲之部分。 5. 如申請專利範圍第1項之半導體記憶裝置，其中更具有連 接於上述磁阻效應元件之電晶體或二極體。 6. 如申請專利範圍第5項之半導體記憶裝置，其中上述二極 體係設置於上述磁阻效應元件與上述第一佈線之間，且連 接於上述磁阻效應元件及上述第一佈線。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 如申凊專利範圍第i項之半導體記憶裝置，其中上述磁阻 效應元件具有·· 第一磁性層； 第二磁性層；以及 夾在上述第一及第二磁性層間之第一非磁性層。 8·=申請專利範HI第7項之半導體記憶裝置，其中上述第一 邵分為上述第-及第二磁性層之—方及上述第_非磁性 層，上述第二部分為上述第一及第二磁性層之另一方。 9·如=請專利範圍第8項之半導體記憶裝置，纟中上述第一 及第一磁性層之另一方的一部分為上述第一部分。 10·如申請專利範圍第8項之半導體記憶裝置，其中上述第二 部分為上述第二磁性層，且該第二磁性層為磁記錄層。 U·如申請專利範圍第8項之半導體記憶裝置，其中上述第二 部分為上述第一磁性層，且該第一磁性層為磁固定層。 12. 如申請專利範圍第7項之半導體記憶裝置，其中上^第一 部分為上述第一磁性層，上述第二部分為上述第一非磁性 層及上述第二磁性層。 13. 如申請專利範圍第丨項之半導體記憶裝置，其中上述磁阻 效應元件具有： 第一磁性層； 第二磁性層； 第三磁性層； 夾在上述第一及第二磁性層間之第一非磁性層；以及 夬在上述第二及第三磁性層間之第二非磁性層。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 550639 圍範 利 專請 中 A B c D 4·如申睛專利範圍第13項之半導體記憶裝置，其中上述第一 π分為上述第一及第三磁性層之一方及上述第一及第二非 兹f生層，上述第二部分為上述第一及第三磁性層之另一 方。 15·如申請專利範圍第14項之半導體記憶裝置，其中上述第一 及第二磁性層之另一方的一部分為上述第一部分。 16.如^請專利範圍第14項之半導體記憶裝置，其中上述第一 及第三磁性層為磁化固定層。 種半導體a憶裝置之製造方法，該半導體記憶裝置係具 有〃又有第部分與第二部分之磁阻效應元件者，其特徵 為： 將上述第二邵分與第二佈線匯總施予圖型形成處理，並 冶著上述第二佈線使上述第二部分由上述第一部分向外側 延伸。 18·如申請專利範圍第n項之半導體記憶裝置之製造方法，其 中在進行將上述第二部分與上述第二佈線匯總施予圖型形 成處理之前更具有： 形成第一佈線之工序； 在上述第一佈線上方形成第一部分之工序；以及 在上述第一部分上形成上述第二部分及上述第二佈線之 工序。 19·如申請專利範圍第17項之半導體記憶裝置之製造方法，其 中將上述第二部分與上述第二佈、線匯總施予圖型形成處理 之後更具有： -3 - i張尺度適用中® ®家標準(CNS) A4規格(21GX 297^iT 裝 訂 8 8 8 8 A B c D 550639 六、申請專利範圍 在上述第二邵分上形成第一部分之工序；以及 在上述第一部分上方形成上述第一佈線之工序。 20. 如申請專利範圍第17項之半導體記憶裝置之製造方法，其 中更具有：在上述第二部分由上述第一部分向外側延伸的 區域形成頸部之工序；該頸部為上述第二部分及上述第二 佈線之寬度較上述第一部分之寬度為細小之部分。 21. 如申請專利範圍第17項之半導體記憶裝置之製造方法，其 中更具有：在上述第二部分由上述第一部分向外側延伸的 區域形成折曲部之工序；該折曲部為上述第二部分及上述 第二佈線於與上述第二佈線之延伸方向互異的方向彎曲之 部分。 22. 如申請專利範圍第17項之半導體記憶裝置之製造方法，其 中使上述第二部分沿著上述第二佈線由上述第一部分向外 側跨過兩個以上之格而延伸。 23. 如申請專利範圍第17項之半導體記憶裝置之製造方法，其 中上述磁阻效應元件具有·· 第一磁性層； 第二磁性層；以及 夾在上述第一及第二磁性層間之第一非磁性層。 24. 如申請專利範圍第23項之半導體記憶裝置之製造方法，其 中上述第一部分為上述第一磁性層及上述第一非磁性層， 上述第二部分為上述第二磁性層。 25. 如申請專利範圍第24項之半導體記憶裝置之製造方法，其 中上述第二磁性層之一部分為上述第一部分。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 8 8 8 8 A B c D 550639 六、申請專利範圍 26. 如申請專利範圍第23項之半導體記憶裝置之製造方法，其 中上述第一部分為上述第一磁性層，上述第二部分為上述 第一非磁性層及上述第二磁性層。 27. 如申請專利範圍第17項之半導體記憶裝置之製造方法，其 中上述磁阻效應元件具有： 第一磁性層； 第二磁性層； 第三磁性層； 夾在上述第一及第二磁性層間之第一非磁性層；以及 夾在上述第二及第三磁性層間之第二非磁性層。 28. 如申請專利範圍第27項之半導體記憶裝置之製造方法，其 中上述第一部分為上述第一磁性層、第二磁性層、第一非 磁性層及第二非磁性層，上述第二部分為第三磁性層。 29. 如申請專利範圍第28項之半導體記憶裝置之製造方法，其 中上述第三磁性層之一部分為上述第一部分。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5019681B2 (ja) * 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6633497B2 (en) * 2001-06-22 2003-10-14 Hewlett-Packard Development Company, L.P. Resistive cross point array of short-tolerant memory cells
JP2003197875A (ja) * 2001-12-28 2003-07-11 Toshiba Corp 磁気記憶装置
JP3879518B2 (ja) * 2002-01-21 2007-02-14 ソニー株式会社 磁気記憶装置およびその製造方法
KR100829556B1 (ko) * 2002-05-29 2008-05-14 삼성전자주식회사 자기 저항 램 및 그의 제조방법
US6891193B1 (en) * 2002-06-28 2005-05-10 Silicon Magnetic Systems MRAM field-inducing layer configuration
JP3866641B2 (ja) * 2002-09-24 2007-01-10 株式会社東芝 磁気記憶装置およびその製造方法
JP3935049B2 (ja) * 2002-11-05 2007-06-20 株式会社東芝 磁気記憶装置及びその製造方法
US6952364B2 (en) 2003-03-03 2005-10-04 Samsung Electronics Co., Ltd. Magnetic tunnel junction structures and methods of fabrication
US6818549B2 (en) * 2003-03-05 2004-11-16 Hewlett-Packard Development Company, L.P. Buried magnetic tunnel-junction memory cell and methods
US6807092B1 (en) * 2003-06-13 2004-10-19 Infineon Technologies Ag MRAM cell having frustrated magnetic reservoirs
US6849465B2 (en) * 2003-06-20 2005-02-01 Infineon Technologies Ag Method of patterning a magnetic memory cell bottom electrode before magnetic stack deposition
US7264975B1 (en) 2003-09-25 2007-09-04 Cypress Semiconductor Corp. Metal profile for increased local magnetic fields in MRAM devices and method for making the same
KR100568512B1 (ko) 2003-09-29 2006-04-07 삼성전자주식회사 열발생층을 갖는 자기열 램셀들 및 이를 구동시키는 방법들
US7372722B2 (en) 2003-09-29 2008-05-13 Samsung Electronics Co., Ltd. Methods of operating magnetic random access memory devices including heat-generating structures
KR100835275B1 (ko) 2004-08-12 2008-06-05 삼성전자주식회사 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들
KR100615089B1 (ko) 2004-07-14 2006-08-23 삼성전자주식회사 낮은 구동 전류를 갖는 자기 램
US7369428B2 (en) 2003-09-29 2008-05-06 Samsung Electronics Co., Ltd. Methods of operating a magnetic random access memory device and related devices and structures
JP2005116658A (ja) * 2003-10-06 2005-04-28 Fujitsu Ltd 磁気抵抗メモリ装置
JP4590862B2 (ja) * 2003-12-15 2010-12-01 ソニー株式会社 磁気メモリ装置及びその製造方法
US7608467B2 (en) * 2004-01-13 2009-10-27 Board of Regents University of Houston Switchable resistive perovskite microelectronic device with multi-layer thin film structure
US8409879B2 (en) 2004-01-13 2013-04-02 Board Of Regents, University Of Houston Method of using a buffered electric pulse induced resistance device
US9218901B2 (en) 2004-01-13 2015-12-22 Board Of Regents, University Of Houston Two terminal multi-layer thin film resistance switching device with a diffusion barrier and methods thereof
US6984530B2 (en) * 2004-03-29 2006-01-10 Hewlett-Packard Development Company, L.P. Method of fabricating a MRAM device
KR100660539B1 (ko) 2004-07-29 2006-12-22 삼성전자주식회사 자기 기억 소자 및 그 형성 방법
TWI244162B (en) * 2004-08-18 2005-11-21 Ind Tech Res Inst Magnetic random access memory with tape read line, fabricating method and circuit thereof
CN1606170A (zh) * 2004-09-24 2005-04-13 中国科学院物理研究所 基于双势垒隧道结共振隧穿效应的晶体管
TWI266413B (en) * 2004-11-09 2006-11-11 Ind Tech Res Inst Magnetic random access memory with lower bit line current and manufacture method thereof
US7765676B2 (en) * 2004-11-18 2010-08-03 Hitachi Global Storage Technologies Netherlands B.V. Method for patterning a magnetoresistive sensor
KR100618878B1 (ko) * 2004-11-26 2006-09-04 삼성전자주식회사 사면체 탄소 화합물로 이루어지는 하드 마스크용 폴리머막및 그 제조 방법과 이를 이용한 미세 패턴 형성 방법
JP4373938B2 (ja) * 2005-02-17 2009-11-25 株式会社東芝 磁気ランダムアクセスメモリ
WO2006115275A1 (ja) * 2005-04-26 2006-11-02 Kyoto University Ｍｒａｍおよびその書き込み方法
JP2007207778A (ja) * 2006-01-30 2007-08-16 Toshiba Corp 磁気抵抗効果素子の製造方法及び磁気記憶装置の製造方法
US7941911B2 (en) * 2006-12-18 2011-05-17 Hitachi Global Storage Technologies Netherlands, B.V. Planarization methods for patterned media disks
JP2008211058A (ja) * 2007-02-27 2008-09-11 Toshiba Corp 磁気ランダムアクセスメモリ及びその書き込み方法
JP4987830B2 (ja) * 2008-09-25 2012-07-25 株式会社東芝 磁気メモリ
CN102918649B (zh) * 2010-06-30 2015-12-16 国际商业机器公司 磁性随机存取存储器设备和生产磁性随机存取存储器设备的方法
JP2013026600A (ja) * 2011-07-26 2013-02-04 Renesas Electronics Corp 半導体装置及び磁気ランダムアクセスメモリ
US20130188311A1 (en) * 2012-01-23 2013-07-25 International Business Machines Corporation Cooling and noise-reduction apparatus
KR101967352B1 (ko) * 2012-10-31 2019-04-10 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
US9240547B2 (en) * 2013-09-10 2016-01-19 Micron Technology, Inc. Magnetic tunnel junctions and methods of forming magnetic tunnel junctions
WO2015195416A1 (en) * 2014-06-18 2015-12-23 Crocus Technology Inc. Strap configuration to reduce mechanical stress applied to stress sensitive devices
US9502642B2 (en) 2015-04-10 2016-11-22 Micron Technology, Inc. Magnetic tunnel junctions, methods used while forming magnetic tunnel junctions, and methods of forming magnetic tunnel junctions
US9960346B2 (en) 2015-05-07 2018-05-01 Micron Technology, Inc. Magnetic tunnel junctions
US9680089B1 (en) 2016-05-13 2017-06-13 Micron Technology, Inc. Magnetic tunnel junctions
KR102651851B1 (ko) 2016-12-06 2024-04-01 삼성전자주식회사 반도체 소자
CN110890458B (zh) * 2018-09-07 2024-04-12 上海磁宇信息科技有限公司 一种提高磁性随机存储器写入效率的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2709600B1 (fr) 1993-09-02 1995-09-29 Commissariat Energie Atomique Composant et capteur magnétorésistifs à motif géométrique répété.
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US6590750B2 (en) * 1996-03-18 2003-07-08 International Business Machines Corporation Limiting magnetoresistive electrical interaction to a preferred portion of a magnetic region in magnetic devices
US5982658A (en) * 1997-10-31 1999-11-09 Honeywell Inc. MRAM design to reduce dissimilar nearest neighbor effects
US5946228A (en) * 1998-02-10 1999-08-31 International Business Machines Corporation Limiting magnetic writing fields to a preferred portion of a changeable magnetic region in magnetic devices
US6104633A (en) * 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
US5946227A (en) * 1998-07-20 1999-08-31 Motorola, Inc. Magnetoresistive random access memory with shared word and digit lines
JP2000195250A (ja) 1998-12-24 2000-07-14 Toshiba Corp 磁気メモリ装置
US6611405B1 (en) * 1999-09-16 2003-08-26 Kabushiki Kaisha Toshiba Magnetoresistive element and magnetic memory device
JP3593652B2 (ja) * 2000-03-03 2004-11-24 富士通株式会社 磁気ランダムアクセスメモリ装置

Also Published As

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