KR20030050735A - 에피택셜층들을 이용하는 트랜지스터 구조 및 그 제조방법 - Google Patents

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Abstract

제1 및 제2 에피택셜층이 반도체 기판의 상기 표면 상에 일정 간격으로 서로 떨어져 있다. 게이트 전극은 상기 기판의 표면 상에 형성되고. 상기 제1 및 제2 에피택셜층들 사이에 한정된 갭 내에 연장되고 상기 갭에 인접한 제1 및 제2 에피택셜층의 각각에 부분적으로 오버랩된다. 제1 및 제2 불순물 영역은 적어도 부분적으로 각각 제1 및 제2 에피택셜층 내에 포함되고, 게이트 절연층은 상기 게이트 전극과 반도체 기판 사이에 위치한다. 비평형 채널 영역은 게이트 전극에 의해 오버랩된 제1 및 제2 에피택셜층의 일정 영역 및 제1 및 제2 에피택셜층 사이에 위치하는 반도체 기판의 일 표면 영역 내에 한정(define)될 수 있다.

Description

에피택셜층들을 이용하는 트랜지스터 구조 및 그 제조방법{Transistor structure using epitaxial layers and manufacturing method thereof}
본 발명은 반도체 소자 구조 및 그 제조방법에 관한 것으로, 보다 상세하게 채널 길이를 증가시킬 수 있는 비평면 채널 구조(non-planar channel structure)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
전계효과트랜지스터[field effect transistors(FETs)]와 같은 반도체 소자는 파워 소자 응용에서 지속적으로 중요해지고 있다. 전계효과트랜지스터는 사이즈가점점 작아짐에 따라, 제조사들은 적정한 소자 성능을 유지하게 위해 트랜지스터 디자인을 재조정해야만 한다.
종래의 트랜지스터 구조 및 그 제조방법이 도 1을 참조하여 아래에 설명된다.
도 1을 참조하면, 소자 분리층이 실리콘 기판(10)의 일정 영역에 형성된 후, 게이트 산화막(12) 및 게이트 전극(16)이 상기 실리콘 기판(10) 상에 형성된다. 다음에, 산화막 또는 질화막 스페이서(18)가 상기 게이트 전극(16)의 측벽들 상에 형성된 후, 이온주입을 행하여 LDD(lightly doped drain) 형상(configuration)을 갖는 소오스/드레인 영역(20)이 형성된다.
반도체 소자의 집적도가 증가함에 따라서, 상기 소자의 트랜지스터의 사이즈(size)를 줄이는 것이 필요하다. 예컨대, 도 1에 도시한 소자와 같이 평면 트랜지스터(planar transistor)를 사용하는 일반적인 메모리 셀 디자인에서, 셀 크기는 사진 피쳐(F)를 줄임으로써 최소화된다. 여기서, 상기 F는 사진공정으로 패턴될 수 있는 피쳐 사이즈의 최소 선폭(minimum line width)이다. 따라서, 최소 셀 사이즈가 얻어지려면, 가능한 한 트랜지스터의 사이즈, 다시 말해, 채널 길이를 줄이는 것이 필요하다.
그러나, 채널 길이가 감소하면, 상기 소자에서 성능 저하(performance degradation)가 발생한다. 상기 소자의 전기적 특성, 예컨대 핫 캐리어 주입(hot carrier injection), 드레인 리키지 전류(drain leakage current), 펀치 스루우(punch through)가 나빠진다. 상기 전기적 특성이 나쁜 소자를 포함하는 메모리 셀은 숏 채널 효과(short channel effect)로 인해 데이터 유지 시간(data retention time)이 감소하고, 파워 소모(power consumption)가 증가한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 적어도 에피택셜층들이 사용되어 반도체 기판 상에 소오스/드레인 영역이 형성된 비평형 채널 구조를 갖는 트랜지스터를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 트랜지스터를 제조하는 방법을 제공하는 데 있다.
도 1은 종래의 트랜지스터 구조를 도시한 도면이다.
도 2a 내지 도 2j는 본 발명의 하나 또는 그 이상의 원리에 따라 반도체 소자의 제조하는 방법을 설명하는 단면도들이다.
도 3a 및 3b는 도 2a 내지 도 2j에 설명된 반도체 소자의 최상 레벨 레이아웃도(top level layout view)이다.
도 4a 및 4b는 본 발명의 하나 또는 그 이상의 원리에 따라 반도체 소자의 제조하는 방법을 설명하는 단면도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 측면(aspect)에 의하면, 본 발명의 반도체 소자는 일 표면을 갖는 반도체 기판과, 상기 반도체 기판의 상기 표면 상에 서로 일정 간격으로 떨어져 있는 제1 및 제2 에피택셜층을 포함한다. 게이트 전극은 상기 기판의 표면 상에 형성되고. 상기 제1 및 제2 에피택셜층들 사이에 한정된 갭 내에 연장되고 상기 갭에 인접한 제1 및 제2 에피택셜층의 각각에 부분적으로 오버랩된다. 제1 및 제2 불순물 영역은 적어도 부분적으로 각각 제1 및 제2 에피택셜층 내에 포함되고, 게이트 절연층은 상기 게이트 전극과 반도체 기판 사이에 위치한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 반도체 소자를 제조하는 방법은 반도체 기판의 일 표면 상에 제1 및 제2 에피택셜층을 선택적으로 성장하는 것과, 상기 반도체 기판의 표면 및 상기 제1 및 제2 에피택셜층의 적어도 일정 영역 상에 게이트 절연층을 형성하는 것과, 상기 게이트 절연막 상에 게이트 전극을 형성하되, 상기 게이트 전극은 상기 제1 및 제2 에피택셜층들 사이에 한정된 갭 내에 연장되고 상기 갭에 인접한 제1 및 제2 에피택셜층의 각각에 부분적으로 오버랩되게 하는 것과, 그리고, 각각 제1 및 제2 에피택셜층 내에 제1 및 제2 불순물 영역을 형성하는 것을 포함한다.
상술한 본 발명에 따르면 비평형 채널 영역은 게이트 전극에 의해 오버랩된 제1 및 제2 에피택셜층의 일정 영역 및 제1 및 제2 에피택셜층 사이에 위치하는 반도체 기판의 일 표면 영역 내에 한정(define)될 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 본 발명의 특징(features) 및 이점(advantages)은 첨부 도면에 따른 상세한 설명(detailed description)으로부터 명확하게 이해될 것이다. 그러나, 도면은 반드시 일정한 비율로 확대 내지 축소하여 그려진 것은 아니며, 한정적으로 설명된 것이 아니라도 본 발명의 범주(scope)내에 해당하는 것은 본 발명의 다른 실시예가 될 수도 있다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따라 반도체 소자의 트랜지스터를 제조하는 방법을 설명하는 단면도들이다.
도 2a 내지 도 2c를 참조하면, 소자 분리층이 실리콘 기판(30, 반도체 기판) 상에 형성되고, 그에 따라 액티브 영역(31) 및 필드 영역(32)을 한정한다. 다음에, 희생 산화층(34)이 실리콘 기판(30) 상에 형성된다. 상기 희생 산화층(34)은 TEOS(tetraethylorthosilicate)로 형성될 수 있다. 실리콘(Si) 성장이 후속의 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정 동안에 상기 희생 산화층(34) 상에 발생하지 않아야 하고, 상기 희생 산화층(34)의 식각 속도가 소자 분리층용으로 사용된 고밀도 플라즈마(high density plasma: HDP) 산화층보다 커야 한다.
다음에, 포토레지스트 패턴(36)이 사진공정에 의해 희생 산화층(34) 상에 형성된다. 상기 액티브 영역(31)의 희생 산화층(34)의 일부분은 상기 포토레지스트 패턴(36)을 마스크로 식각되어 희생 산화층 패턴(35)이 형성된다. 상기 희생 산화층 패턴(35)을 형성하기 위해, 건식 식각 및 습식 식각 방법이 사용될 수 있다. 그러나, 건식 식각 동안에는 에피택셜 실리콘층이 성장될 액티브 영역(31)의 표면에 손상이 일어날 수 있다. 따라서, 상기 희생 산화층 패턴(35)은 습식 식각 방법을 이용하여 형성하는 것이 유리하다.
다음에, 도 2c에 도시한 바와 같이, 상기 희생 산화층 패턴(35)은 포토레지스트 스트립 공정으로 포토레지스트 패턴(36)을 제거함으로써 성공적으로 실리콘 기판(30) 상에 형성된다.
도 2d를 참조하면, 에피택셜 실리콘층(38)이 저압 화학 기상 증착법(low pressure chemical vapor deposition: LPCVD)에 의해 실리콘 기판(30) 상의 액티브 영역(31)의 노출된 부분 상에 선택적으로 성장된다. 선택적 에피택셜 성장(SEG) 공정에서, 에피택셜 실리콘층(38)은 실리콘 기판(30) 상에 형성된 희생 산화막 패턴(35) 및 소자 분리 영역(32)의 산화막 상에서는 성장되지 않는다.
도 3a는 도 2d의 반도체 기판의 레이아웃의 평면도(top view)를 나타낸다. 도 3a에 도시된 바와 같이, 실리콘 기판(30)의 표면에는 필드 영역(32)에 의해 둘러싸여 액티브 영역(31)이 형성되어 있다. 그리고, 에피택셜 측면 과성장(epitaxial lateral overgrowth: ELO) 현상이 선택적 에피택셜 성장(SEG) 공정 동안에 발생하여 에피택셜층이 수직하게 및 측면으로 성장한다. 따라서, 에피택셜층(38)이 액티브 영역의 선택적 영역 상에서만 선택적으로 성장한다 하더라도 에피택셜층(38)이 필드 영역(32)으로 연장된다. 그러나, 에피택셜층(38)은 인접한 액티브 영역(31)의 다른 에피택셜층(38)과 콘택되지 않는다. 따라서, 에피택셜층(38)의 두께는 인접한 액티브 영역들(31) 사이의 간격(interval space)을 고려하여 결정되고, 소자의 디자인 룰에 의해 조절된다.
도 2e를 참조하면, 희생 산화막 패턴(35)이 습식 세정 공정에 의하여 제거된다. 상기 희생 산화막 패턴(35)을 제거할 때, 필드 산화막(32)의 식각은 필드 영역의 산화층에 대해 식각 선택비를 갖는 습식 세정 조건을 이용하여 최소화된다. 다음에, 게이트 산화막(40), 즉 게이트 절연층이 MOSFET(metal-oxide-silicon field effect transistor)의 열산화층으로써 노출된 실리콘 기판(30) 및 에피택셜층(38) 상에 증착된다.
도 2f를 참조하면, MOSFET의 게이트 전극층(43)이 게이트 산화막(40) 상에 형성된다. 상기 게이트 전극층(43)은 불순물이 도핑된 폴리실리콘으로 형성된다.
도 2g를 참조하면, 게이트 전극층(43)의 표면은 화학기계적연마(chemical mechanical polishing: CMP)공정에 의해 평탄화된다. 후속의 게이트 전극 패턴을 형성할 때 초점 심도(depth of focus)의 마진을 얻기 위해 게이트 전극층(43)의 굴곡 영역은 화학기계적연마공정에 의해 제거한다. 이에 따라, 게이트 전극층(43)과후속의 저저항 도전층(46) 사이의 경계면(interface)은 평면(planar) 구조가 된다.
도 2h를 참조하면, 저저항 도전층(46), 예컨대 텅스텐(W), WSix 또는 CoSix와 같은 금속이 게이트 전극층(43) 상에 증착된다. 다음에, 절연층(48), 예컨대 질화막(SiN), 고온 산화막(high temperature oxide: HTO), 또는 고밀도 플라즈마 산화막(high density plasma oxide)이 저저항 도전층(46) 상에 증착되어 후속의 패턴 형성공정에서 하드 마스크로 사용된다.
도 2i를 참조하면, 게이트 산화막(40), 게이트 전극층(43), 저저항 도전층(46) 및 마스크 절연층(48)으로 이루어진 게이트 패턴(50)이 사진공정(photolithography process)에 의해 스택 패턴 형태로 실리콘 기판(30) 상에 형성된다. 그리고, 게이트 전극은 게이트 산화막(40) 상에 형성된 폴리실리콘층 및 상기 폴리실리콘층 상에 형성된 금속층으로 구성된다. 상기 게이트 산화막(40)은 상기 게이트 전극과 상기 게이트 전극에 의해 오버랩된 에피택셜층(38)의 영역 사이에 위치한다. 또한, 도 2i에 도시한 바와 같이, 소오스/드레인 도핑층(52)이 게이트 패턴(50)의 양측벽에 노출된 에피택셜층(38)에 저농도의 불순물 이온을 주입함으로써 형성된다.
도 3b에 보여지는 바와 같이, 에피택셜층(38)은 게이트 패턴(50) 및 필드 영역(32)의 일정 부분들을 오버랩한다. 상기 에피택셜층(38)은 액티브 영역(31) 및 필드 영역(32) 사이의 경계를 가로질러 연장된다. 상기 에피택셜층(38)은 완전히(completely) 액티브 영역(31)을 가로질러 연장되고, 부분적으로는(partially) 액티브 영역(31)의 반대쪽에 있는 필드 영역(32)과 오버랩된다.
도 2j를 참조하면, SiN 또는 HTO의 절연층이 실리콘 기판(30)의 전면에 증착된 후, 식각하여 게이트 패턴(50)의 양측벽 상에 측벽 또는 스페이서(56)를 형성한다. 다음에, 소오스/드레인 접합(54)이 고농도의 불순물 이온을 주입하여 형성함으로써 MOSFET를 완성한다. N-MOSFET의 경우, 고농도의 도핑층은 1 x 1015내지 5 x 1015의 농도와 5-30KeV의 에너지의 비소(As)를 이용하여 에피택셜 실리콘층의 표면에 형성된다. P-MOSFET의 경우, 도핑층은 1 x 1015내지 5 x 1015의 농도와 10-30KeV의 에너지의 이불화붕소(BF2, boron difluoride)나 붕소(B)를 이용하여 에피택셜 실리콘층의 표면에 형성된다.
도 4a 및 도 4b는 본 발명의 하나 또는 그 이상의 원리에 따라 반도체 소자의 트랜지스터를 제조하는 다른 방법을 설명하는 소자의 단면도이다. 도 2a 내지 2e에 관한 단계들은 본 방법에서 동일하기 때문에 다시 도시하지 않는다.
도 4a에 도시된 바와 같이, 게이트 산화막(40)이 노출된 실리콘 기판(30) 및 에피택셜층(38) 상에 증착된 후에, 얇은 두께로 게이트 전극층(43A), 예컨대 불순물이 도핑된 폴리실리콘층이 게이트 산화막(40) 상에 증착되고, 이어서 텅스텐과 같은 저저항 도전층(46A)이 두껍게 증착된다. 이에 따라, 게이트 전극층(43A)과 저저항 도전층(46A) 사이의 경계면(interface)은 비평면(non-planar) 구조가 된다.
다음에, 도전층(46A)이 화학기계적연마공정에 의해 평탄화된다. 따라서, 제1및 제2 실시예에 설명된 바와 같이, 화학기계적연마공정이 게이트 전극층(43)의 증착 후에 수행되거나, 또는 저저항을 갖는 도전층(46A)을 증착한 후에 수행될 수 있다. 나머지의 공정 단계들은 제1 실시예와 동일하다.
따라서, 도 2j에 도시된 바와 같이, 상기 설명된 실시예에 따라 형성된 FET는 에피택셜층(38) 및 실리콘 기판(30)에 의해 형성된 그루브(groove)에 존재한다. 그에 따라, 채널 영역은 비평형 채널 구조를 갖는다. 즉, 비평형 채널 영역은, 게이트 전극이 실리콘 기판(30) 상에 증착된 에피택셜층(38)과 오버랩된 영역과 게이트 전극이 실리콘 기판(30)과 오버랩된 영역을 포함한다. 다시 말하면, 도 2j 및 도 3b에 도시된 바와 같이 비평형 채널 영역은 게이트 전극에 의해 오버랩된 에피택셜층(38)의 영역 및 에피택셜층(38) 사이에 위치하는 실리콘 기판(30)의 일 표면 영역 내에 한정(define)된다. 채널 길이는 소오스/드레인 영역(52)과 기판(30) 사이의 굴곡진 영역(62) 및 굴곡진 영역(64)의 길이, 및 에피택셜층(38) 사이의 부분(60)의 길이의 합이다.
그러므로, 게이트 전극의 폭이 동일한 경우, 도 2j의 소자의 채널 영역의 길이는 게이트 전극이 단지 평탄한 실리콘 기판(flat silicon substrate)과 오버랩된 종래의 소자에 대한 채널 영역의 길이보다 길다.
도면 및 명세서에서, 본 발명의 최상의 실시예가 설명되었다. 그리고, 특정 용어가 사용되었지만, 특정 용어는 단지 일반적이고 서술적인 의미에서 사용된 것이고, 제한을 위해 사용된 것은 아니다. 본 발명의 범주는 다음 클레임에 의해 제시된다.
상술한 바와 같이 본 발명은 채널 영역이 비평형 채널 구조를 갖는다. 이에 따라, 게이트 전극의 폭이 동일한 경우, 본 발명의 소자의 채널 영역의 길이는 게이트 전극이 단지 평탄한 실리콘 기판(flat silicon substrate)과 오버랩된 종래의 소자에 대한 채널 영역의 길이보다 길게 된다.

Claims (18)

  1. 일 표면을 갖는 반도체 기판;
    상기 반도체 기판의 표면 상에 서로 일정 간격으로 떨어져 있는 제1 및 제2 에피택셜층;
    상기 기판의 표면 상에 형성되고. 상기 제1 및 제2 에피택셜층들 사이에 한정된 갭 내에 연장되고 상기 갭에 인접한 제1 및 제2 에피택셜층의 각각에 부분적으로 오버랩된 게이트 전극;
    적어도 부분적으로 각각 제1 및 제2 에피택셜층 내에 포함된 제1 및 제2 불순물 영역; 및
    상기 게이트 전극과 상기 반도체 기판 사이에 위치한 게이트 절연층을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 게이트 절연층은 상기 게이트 전극과 상기 게이트 전극에 의해 오버랩된 제1 및 제2 에피택셜층의 영역 사이에 더 위치하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서, 비평형 채널 영역은 게이트 전극에 의해 오버랩된 제1 및 제2 에피택셜층의 영역 및 제1 및 제2 에피택셜층 사이에 위치하는 반도체 기판의 일 표면 영역 내에 한정(define)되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 반도체 소자의 표면은 액티브 영역 및 필드 영역을 포함하고, 상기 제1 및 제2 에피택셜층은 각각 액티브 영역 및 필드 영역 사이의 경계를 가로질러 연장되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 반도체 소자의 표면은 필드 영역에 의해 둘러싸인 액티브 영역을 포함하고, 상기 제1 및 제2 에피택셜층의 각각은 완전히 액티브 영역을 가로질러 연장되고, 부분적으로는 액티브 영역의 반대쪽에 있는 필드 영역과 오버랩되는 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 상기 게이트 전극은 게이트 절연층 상에 형성된 폴리실리콘층 및 상기 폴리실리콘층 상에 형성된 금속층을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서, 상기 폴리실리콘층과 금속층 사이의 경계면(interface)은평면(planar)인 것을 특징으로 하는 반도체 소자.
  8. 제6항에 있어서, 상기 폴리실리콘층과 금속층 사이의 경계면(interface)은 비평면(non-planar)인 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서, 상기 게이트 전극의 개개의 측벽에는 스페이서를 더 구비하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서, 상기 적어도 제1 및 제2 불순물 영역의 하나는 LDD(lightly doped drain)구조를 포함하는 것을 특징으로 하는 반도체 소자.
  11. 반도체 기판의 일 표면 상에 제1 및 제2 에피택셜층을 선택적으로 성장하되, 상기 제1 및 제2 에피택셜층은 상기 반도체 기판의 표면 상에서 서로 떨어지도록 선택적으로 성장되는 단계;
    상기 반도체 기판의 표면 및 상기 제1 및 제2 에피택셜층의 적어도 일정 영역 상에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 전극을 형성하되, 상기 게이트 전극은 상기 제1 및 제2 에피택셜층들 사이에 한정된 갭 내에 연장되고 상기 갭에 인접한 제1 및 제2 에피택셜층의 각각에 부분적으로 오버랩되게 하는 단계; 및
    상기 제1 및 제2 에피택셜층 내에 각각 제1 및 제2 불순물 영역을 형성하는단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제11항에 있어서, 상기 반도체 기판 상에 제1 및 제2 에피택셜층을 선택적으로 성장하는 단계는,
    상기 반도체 기판 상에 희생 산화층을 증착하는 단계;
    상기 기판의 일정 영역을 노출하는 희생 산화층을 패터닝하는 단계; 및
    상기 기판의 노출된 영역 상에 제1 및 제2 에피택셜층을 성장하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제12항에 있어서, 상기 기판의 노출된 영역 상에 제1 및 제2 에피택셜층을 성장한 후, 희생 산화층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제11항에 있어서, 상기 제1 및 제2 불순물 영역을 형성하는 단계는,
    상기 게이트 전극을 마스크로 이용하여 상기 제1 및 제2 에피택셜층에 제1 이온 주입을 행하는 단계;
    상기 제1 및 제2 에피택셜층의 영역과 오버랩되게 상기 게이트 전극의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 스페이서를 마스크로 상기 제1 및 제2 에피택셜층에 제2 이온주입을 행하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제11항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 게이트 절연층 상에 폴리실리콘층을 증착하는 단계;
    상기 폴리실리콘층 상에 금속층을 증착하는 단계; 및
    상기 금속층의 상부 표면을 평탄화하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제15항에 있어서, 상기 금속층의 상부 표면은 화학기계적연마(CMP)에 의해 평탄화되는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제11항에 있어서, 상기 게이트 전극을 형성하는 단계는,
    상기 게이트 절연층 상에 폴리실리콘층을 증착하는 단계;
    상기 폴리실리콘층의 상부 표면을 평탄화하는 단계; 및
    상기 폴리실리콘의 평탄화된 상부 표면 상에 금속층을 증착하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제17항에 있어서, 상기 금속층의 상부 표면은 화학기계적연마(CMP)에 의해 평탄화되는 것을 특징으로 하는 반도체 소자의 제조방법.
KR10-2001-0081250A 2001-12-12 2001-12-19 에피택셜층들을 이용하는 트랜지스터 구조 및 그 제조방법 KR100396901B1 (ko)

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