JPH0918002A - 配線形成方法及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 加工精度良くゲート等の電極形成が可能で、
細線効果の影響も抑えられ、低抵抗かつ微細なゲート電
極等が形成でき、必ずしもドライエッチング加工の必要
がなく、ＳｉＯ₂ 系のエッチングのみで済み、プロセス
が容易にもなる技術の提供。 【構成】 基板１上に電極構造１５（ゲート電極等）を
形成する工程を有する場合について、あらかじめ電極幅
に相当する溝３を形成し、その溝３内のみに電極材料を
形成して、電極１５を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、配線形成方法及び該配
線形成方法を利用した半導体装置の製造方法に関する。
本発明は、各種電子材料等についての配線形成について
利用でき、また、例えば微細な素子構造をもつ半導体集
積回路装置等、各種の半導体装置の製造の際等に用いる
ことができる。

【０００２】

【従来の技術及びその問題点】例えば各種半導体装置の
分野では、更なる性能の向上が求められるとともに、集
積度向上等のための素子の微細化がますます進行してい
る。

【０００３】また、特に例えば記憶装置の分野では、メ
モリーの増大にともない、その製作プロセスも複雑化し
ている。特に上記したような集積化のための配線幅の微
細化で、微細フォトリソグラフィー技術と、その加工技
術の難しさが、桁違いに増大している。

【０００４】ここで、従来の半導体プロセス例を以下に
示す。

【０００５】（ａ）図１８を参照する。半導体基板１
（ここではＳｉ基板）上に素子分離領域１２（ＬＯＣＯ
Ｓ−ＳｉＯ₂ ）を形成する。

【０００６】（ｂ）次に、ゲート絶縁膜１７とする酸化
膜（ＳｉＯ₂ 等）を形成し、更に多結晶Ｓｉ及びＷＳｉ
の各層１５ａ，１５ｂを成膜する（図１９）。

【０００７】（ｃ）ゲートをパターニングする。この
際、微細配線を形成するために、レジストパターニング
後、露光技術により微細ゲートパターニングを行う。こ
れによりゲート１５が形成された図２０の構造を得る。
ところがこの場合に、露光時の下地の反射の影響で、パ
ターニングが寸法どおりにできない問題がある。そこ
で、ダイ入りレジスト膜を用いたり、ゲート上に反射防
止膜等を塗布することで反射の影響を軽減化させてい
る。しかし、ダイ入りレジストを使用する場合は、パタ
ーニングの解像度が悪化する問題がある。また、ゲート
上に反射防止膜を形成させた場合、反射防止膜ごとドラ
イエッチングのパターニングが必要になり、その分膜厚
が増加し、ドライエッチング技術の困難さが増大する問
題を有する。

【０００８】また、ゲート構造が例えば、図示のような
ＷＳｉ／ポリＳｉの２層１５ｂ，１５ａの積層構造であ
ると、ＷＳｉ層１５ｂ及び下地ポリＳｉ層１５ａの双方
にエッチングを施す必要があり、つまりシリサイド系の
エッチングとポリＳｉ系のエッチングの両方を行う必要
があって、プロセス的に複雑になる問題を有する。

【０００９】（ｄ）図２０の構造を形成した後は、ＬＤ
Ｄ領域１４ａ，１４ｂ形成用イオン注入を行い、ゲート
サイドウォール１６ａ，１６ｂを形成し、ソース／ドレ
イン１３ａ，１３ｂ形成のためのイオン注入を行う。図
示のプロセスでは、このようにＭＯＳトランジスタを形
成するのであるが、上記理由のため、作製の困難性が増
大する問題を有する。

【００１０】また、従来のゲート配線は、代表的にはＷ
Ｓｉを用いた例えば図２１に例示の如きポリサイド構造
が用いられている。現状では、ＣＶＤにより形成された
ＷＳｉ自体の抵抗率は８０μΩｃｍ程度であるが、さら
なる低抵抗化が必要になってきている。特にＭＰＵ等の
高速ロジックを必要とするＬＳＩについては、シリサイ
ド中最も低抵抗であるＴｉＳｉ₂ （１５μΩｃｍの抵抗
率を有する）等の材料が用いられている。しかし、素子
の微細化に伴い、ゲート配線幅も微細化している。この
ために、形成するＴｉＳｉ₂ もバルクの１５μΩｃｍの
抵抗率を維持できず、０．２５μｍ幅のゲートにおいて
は、８０μΩｃｍ程度まで上昇する問題がある。このよ
うに微細化すると高抵抗化が著しくなるのを「細線効
果」などと称しているが、かかる細線効果の小さい物質
を用いるか、あるいは細線効果にも拘らず良好に微細な
構造を形成する技術が要されるわけである。上記のよう
な理由で、今後、ゲート材料の選定も必須になっている
が、材料層及びプロセス改良についても、従来までは、
これとした決め手がない。

【００１１】

【発明の目的】本発明は上記事情に鑑みてなされたもの
で、加工精度良く、ゲート等の電極形成が可能となる技
術を提供することを目的とする。例えば、細線効果の影
響を抑えることができて、低抵抗かつ微細なゲート電極
等の電極を形成できる技術を提供しようとするものであ
る。また、電極形成のために必ずしもドライエッチング
加工の必要がなく、例えばＳｉＯ₂ 系のエッチングのみ
で済み、よってプロセスが容易になり、また、電極形成
のためのエッチングを不要にできる結果、ＷＳｉ等のエ
ッチングガスの節約になり、低コスト化にもつながる技
術を提供しようとするものである。またこれらにより、
ゲート等の電極の低抵抗化でゲート遅延等が改善され、
素子速度等を向上させることも可能な配線形成方法及び
半導体装置の製造方法を提供せんとするものである。

【００１２】

【目的を達成するための手段】本発明の配線形成方法
は、基板上に電極構造を形成する工程を有する配線形成
方法において、あらかじめ電極幅に相当する溝を形成
し、その溝内のみに電極材料を形成して、電極を形成す
ることを特徴とする配線形成方法であって、これにより
上記目的を達成する。

【００１３】この場合、上記溝内のみに電極材料を形成
する手段として、電極材料形成後にポリッシュする手段
を用いることができる。このようにすると、溝に電極材
料を埋め込む電極材料形成を行った後、ポリッシュする
だけで、所定位置（溝内）への電極の形成を達成でき
る。

【００１４】上記溝は、半導体基板上の絶縁膜に形成す
る態様で実施できる。該絶縁膜内はあらかじめ、絶縁膜
を形成している下地半導体基板に存在するドーパントと
電気的に逆のタイプのドーパントを導入することができ
る。

【００１５】この場合、上記絶縁膜内のドーパントをそ
の後の処理で下地半導体基板内へ拡散させる等のこと
で、基板に不純物導入を施すことができる。

【００１６】本発明において、上記溝は基板上に形成し
た除去可能な膜（例えば粗な絶縁膜）に形成するととも
に溝内のみに電極材料を形成後、溝を形成している該除
去可能な膜を除去し、さらに、再度電極形成部及び上部
を含む部分に絶縁膜（第２の絶縁膜）を形成することが
できる。

【００１７】この場合、上記絶縁膜（第２の絶縁膜）形
成前に、トランジスタ形成のための不純物注入工程を行
うことができる。

【００１８】本発明において、溝への埋め込みを行った
最表面に膜形成を行うとともに、該膜は注入すべきイオ
ンの飛程距離よりも厚い膜厚で形成し、該膜を介してイ
オン注入を行う構成を採用できる。この場合、上記溝を
形成する物質よりイオン注入阻止能の高い物質を、溝へ
埋め込んだ最表面に形成させ、その状態で、下地にイオ
ン注入する態様をとることができる。

【００１９】また、本発明の配線形成方法は、基板上に
電極構造を形成する工程を有する配線形成方法におい
て、あらかじめ電極幅に相当するレジストパターンを形
成し、更に除去可能な膜を形成し、上記レジストパター
ンを除去することによって電極幅に相当する溝を形成
し、その溝内のみに電極材料を形成し、上記除去可能な
膜を除去することにより電極を形成することを特徴とす
る配線形成方法であって、これにより上記目的を達成す
る。

【００２０】この場合、上記除去可能な膜を、レジスト
材料が分解しない温度において成膜する構成とすること
ができる。

【００２１】本発明の半導体装置の製造方法は、半導体
基板上に電極構造を形成する工程を有する半導体装置の
製造方法において、あらかじめ電極幅に相当する溝を形
成し、その溝内のみに電極材料を形成して、電極を形成
する工程を備えることを特徴とするものである。この場
合の溝内のみへ電極材料を残す手段や、その他各種の手
段については、上述した配線形成方法に採用できる各種
の手段を用いることができる。

【００２２】また、本発明の半導体装置の製造方法は、
半導体基板上に電極構造を形成する工程を有する半導体
装置の製造方法において、電極形成前に、電極形成領域
において、基板上に電極幅のレジストパターンを形成
し、その後、レジスト材料が分解しない程度の温度で絶
縁膜を上記形成したレジストパターン部以外に形成し、
レジストパターンのみを除去することにより溝を形成し
た後、該溝に電極を形成し、その後、上記絶縁膜を除去
し、基板と逆のタイプの不純物を自己整合的に注入する
工程を備えることを特徴とする半導体装置の製造方法で
あって、これにより上記目的を達成する。

【００２３】また、本発明の半導体装置の製造方法は、
半導体基板上に電極構造を形成する工程を有する半導体
装置の製造方法において、電極形成前に電極形成領域に
おいて、基板上に電極幅のレジストパターンを形成し、
その後、基板と逆のタイプの不純物を自己整合的に注入
し、レジストパターンが分解しない程度の温度で絶縁膜
を該レジストパターン部以外に形成し、レジストパター
ンのみを除去後、溝部に電極を形成し、その後、前記絶
縁膜を除去する工程を備えることを特徴とする半導体装
置の製造方法であって、これにより上記目的を達成す
る。

【００２４】本発明は、ゲート電極の形成工程を有する
配線形成及び半導体装置の製造について、好ましく利用
することができる。例えばＭＯＳＦＥＴにおけるゲート
電極配線を、あらかじめ該配線幅の溝を形成させ、その
中のみにゲート電極配線を形成させる方法として、具体
化できる。

【００２５】この場合、このゲート電極配線構造を、シ
リコン／ポリＳｉ構造、金属／シリサイド／ポリＳｉ構
造、高融点金属／密着層金属／ポリＳｉ構造等とするこ
とができる。

【００２６】この場合のシリサイドは、ＷＳｉ，ＴｉＳ
ｉ，ＣｏＳｉ，ＭｏＳｉ，ＺｒＳｉ，ＨｆＳｉ，ＮｉＳ
ｉ，ＰｔＳｉ等の高融点金属シリサイドとした構造と
し、高融点金属もしくは金属を、Ｗ，Ｍｏ，Ｔｉ等のＳ
ｉＯ₂ に比較してイオン注入阻止能の高い金属とし、更
に密度層金属をＴｉＮ、ＷＮ、Ｔｉ、ＷＳｉ、ＴｉＳ
ｉ、ＣｏＳｉ、ＭｏＳｉ、ＮｉＳｉ等とした構造とする
ことができる。

【００２７】上記ゲート電極配線を溝内のみに形成する
方法として、全面にゲートを形成する物質（ゲート材
料）を形成後、ポリッシュ特にケミカルメカニカルポリ
ッシュ（ＣＭＰ）を行うことで形成する態様をとること
ができる。

【００２８】本発明において絶縁膜は、液相ＣＶＤ，プ
ラズマＴＥＯＳＣＶＤ等により形成するものとすること
ができる。

【００２９】このＣＶＤとして、該ＣＶＤ膜形成のため
の供給ガス源として、Ｈ₂ Ｏ／ＴＥＯＳ系、Ｈ₂ Ｏ／Ｓ
ｉＨ₄ 系、Ｈ₂ Ｏ₂ ／ＴＥＯＳ系、Ｈ₂ Ｏ₂ ／ＳｉＨ₄
系から形成する絶縁膜を用いることができる。

【００３０】本発明において、上記レジストが分解しな
い温度は、１２０℃以下とすることができる。

【００３１】

【作用】本発明によれば、あらかじめ電極幅に相当する
溝を形成し、例えば半導体基板上の絶縁膜等に溝を形成
しその溝内のみに電極材料を形成して、電極を形成する
構成をとるので、電極材料形成後に溝に電極材料を残す
ように加工するだけで容易に精度の良い電極を形成でき
る。従来のように、電極材料を成膜してこれをフォトレ
ジストを用いたリソグラフィー技術等で加工すると、ど
うしても加工ズレが生じ、精度を上げられないが、溝形
成は比較的容易に高精度で達成できるので、本発明のよ
うにこの溝に電極を形成する手法をとることによって、
容易かつ精度の良い電極構造をもつ配線を形成すること
ができるわけである。

【００３２】例えば、酸化膜（例えばＳｉＯ₂ ）等の比
較的容易な微細パターニングだけで、精度良く溝が形成
でき、ここに電極を形成することで、微細な電極が形成
を制御性良く達成できる。これにより例えば、細線効果
の影響を抑えることができて、低抵抗かつ微細なゲート
電極等の電極を形成できるように構成することが可能と
なった。また、溝への電極材料の埋め込みにより電極構
造が形成できるので、電極形成のために必ずしもドライ
エッチング加工の必要がなく、溝形成のための例えばＳ
ｉＯ₂ 系のエッチングのみで済み、よってプロセスが容
易になり、また、電極形成のためのエッチングを不要に
できる。その結果、ＷＳｉ等のエッチングガスの節約に
なり、低コスト化にもつながる。またこれらにより、ゲ
ート等の電極の低抵抗化でゲート遅延等が改善され、素
子速度等を向上させることも可能である。

【００３３】本発明の実施に際して、ゲート等の電極加
工をポリッシュ、例えばＣＭＰ（ケミカル・メカニカル
・ポリッシュ）を用いて行うことで、微細なゲート等の
電極加工が制御性よく形成できる。

【００３４】更に、ゲート材料としてＷを用いること
で、ゲートの細線効果による抵抗上昇を発生しない構造
にできる。特に、抵抗の低いＷを形成できるＣＶＤでＷ
を形成させる場合、従来技術にあってはＷの密着性の貧
弱さから剥がれが発生しやすいが、本発明を適用して溝
内にＷを形成させることで剥がれも防止できる構造とな
る。

【００３５】本発明の半導体装置の製造方法において
は、上記した利点を有する電極構造の形成を達成でき、
これにより、例えばＭＯＳ構造におけるゲート遅延等を
改善でき、速度向上をも図ることが可能となる。

【００３６】

【実施例】以下に本発明の実施例について説明する。但
し当然のことではあるが、本発明は以下に述べる実施例
に限定を受けるものではない。

【００３７】実施例１ この実施例は、本発明を、メモリー装置として利用でき
るシリコン半導体デバイスに具体化したものであり、特
に微細化・集積化したＭＯＳＦＥＴ構造の形成に適用し
たものである。

【００３８】この実施例は、Ｓｉ基板上に形成した絶縁
膜について、ここにあらかじめ、下地Ｓｉ基板とは逆の
タイプの不純物を導入させ、その後この絶縁膜に微細溝
を形成し、この溝内にゲート酸化膜を形成させ、全面に
電極材料（ここではゲート材料）を堆積後、ＣＭＰを用
いて溝内のみにゲートを形成させる方法をとったもので
ある。さらに熱処理でＳｉ基板内に、絶縁膜中の不純物
を拡散させて、不純物導入層を形成させた構造である。

【００３９】本実施例の工程を、図１ないし図４に示
す。本実施例は、基板１上に電極構造１５（ここではゲ
ート電極。図４参照）を形成する工程を有する場合につ
いて、あらかじめ電極幅に相当する溝３を形成し（図
１）、その溝３内のみに電極材料を形成して（図２、図
３）、電極１５を形成する。

【００４０】ここでは、上記溝３内のみに電極材料を形
成する手段として、電極材料１５ａ，１５ｂ形成（図
２）後に、ポリッシュして図３の構造とする手段を用い
る。

【００４１】本実施例では、上記溝３は、半導体基板１
（ここではＳｉ基板）上の絶縁膜２に形成する（図１）
とともに、該絶縁膜２内はあらかじめ、絶縁膜２が形成
された下地半導体基板１に存在するドーパントと電気的
に逆のタイプのドーパントを導入しておく。

【００４２】この絶縁膜２内のドーパントを、その後の
処理で、下地半導体基板１内へ拡散させて（図４）、不
純物導入を施す。

【００４３】更に詳しくは、本実施例では、以下の工程
（ａ）〜（ｄ）を行う。図１ないし図４を参照する。

【００４４】（ａ）素子分離領域１２（ここではＳｉＯ
₂ から成るＬＯＣＯＳ選択酸化領域）形成後、ＣＶＤ酸
化膜を下記条件で形成する。これにより、不純物として
リンが含有されたＳｉＯ₂ 膜（ＰＳＧ膜）が絶縁膜２と
して形成される。 条件 ガス ＰＨ₃ ／ＳｉＨ₄ ／Ｏ₂ ＝１０／１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ２００ｎｍ

【００４５】レジストパターニング後、下記条件のドラ
イエッチングで、上記形成された絶縁膜２に溝３を形成
する。 条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ

【００４６】更に、酸化によりゲート絶縁膜１７とする
酸化膜を下記条件で形成させる。この結果基板１の露出
表面（溝３の底部）のみが選択的に酸化される。これに
より図１の構造を得る。 条件 ガス Ｈ₂ ／Ｏ₂ ＝６／４ｓｃｃｍ 温度 ８５０℃ 膜厚 ９ｎｍ

【００４７】（ｂ）次に、下記のようにして、第１の電
極材料（ゲート材料）１５ａとして、全面にリンドープ
多結晶Ｓｉを形成させる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【００４８】更に、下記条件で第２の電極材料（ゲート
材料）１５ｂとして高融点金属シリサイド、特にＷＳｉ
を形成させる。これにより図２の構造が得られる。 条件 ガス ＷＦ₆ ／ＳｉＨ₂ Ｃｌ₂ ／Ａｒ ＝２．５／１５０／１００ｓｃｃｍ 温度 ６８０℃ 圧力 ３９．９Ｐａ 膜厚 ８０ｎｍ

【００４９】（ｃ）次に、ポリッシュ、特に下記条件の
全面ケミカルメカニカルポリッシュ（ＣＭＰ）を行い、
成膜された電極材料１５ｂ，１５ａ（ＷＳｉ及び多結晶
Ｓｉ膜）を削り取る。これによって、図３に示すよう
に、溝３内のみに電極材料１５が形成された構造を得
る。 条件 ＣＭＰ装置を用い 研磨プレート回転数 ３７ｒｐｍ ウエハー保持試料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スラリー ＫＯＨを２２５リットル／ｍｉｎ なお、このようなＣＭＰが良好に行えることについて
は、例えば、Ｊ．Ｇｉｖｅｎｓ，ｅｔ．ａｌ．，“Ａ
Ｌｏｗ−Ｔｅｍｐｅｒａｔｕｒｅ ＬｏｃａｌＩｎｔｅ
ｒｃｏｎｎｅｃｔ Ｐｒｏｃｅｓｓ ｉｎ ａ ０．２
５−μｍ−Ｃｈａｎｎｅｌ ＣＭＯＳ Ｌｏｇｉｃ Ｔ
ｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ”， Ｊｕｎｅ ７−
８， １９９４ ＶＭＩＣ Ｃｏｎｆｅｒｅｎｃｅ，
１９９４ ＩＳＭＩＣ−１０３／９４／００４３，ＰＰ
４３〜４８には、ＴｉＳｉ₂ ゲート上にＣＭＰを用いた
埋め込みＷ配線を行った例の記載があり、このように、
Ｗ系材料のＣＭＰは可能であることが示されている。

【００５０】（ｄ）本実施例においてはこの後熱処理を
施し、絶縁膜２からＳｉ基板１中に不純物を固相拡散さ
せ、ソース／ドレイン１３ａ，１３ｂを形成して、ＮＭ
ＯＳトランジスタを形成する。これにより、図４に示す
デバイス構造を、ゲート電極１５の制御性良く形成でき
た。

【００５１】上述のように、本実施例によれば、次のよ
うな具体的な効果がもたらされる。 加工精度良く、電極１５（ここではゲート）の形成が
可能となる。 本実施例で形成する電極１５は、Ｗを利用したゲート
なので、Ｗは微細になっても、抵抗率は維持できる。つ
まり抵抗が過大になる細線効果もなく、低抵抗な微細ゲ
ートを形成できる。 電極材料（ゲート材料）のエッチングの必要がなく、
ドライエッチングの加工は絶縁膜２であるＳｉＯ₂ 系の
みなので、プロセスが容易になる。また、ゲート材料で
あるＷＳｉ等のエッチングガスの節約になり、低コスト
化にもつながる。 電極（ゲート）の低抵抗化でゲート遅延が改善され、
素子速度等が向上する。

【００５２】実施例２ この実施例は、絶縁膜に微細溝を形成し、溝内にゲート
絶縁膜とする酸化膜を形成させ、全面に電極材料である
ゲート材料を堆積するとともに、溝を形成した絶縁膜よ
りイオン注入阻止能の高い質量数の重い物質（例えば原
子番号７４のＷはＳｉＯ₂ に対して、約３倍のイオン阻
止能を有する）、を電極材料（ゲート材料）上に形成さ
せ、その後ＣＭＰを用いて溝内のみに電極（ゲート）を
形成させる。その後、ソース／ドレイン形成等の不純物
イオン注入を施し、ＣＭＯＳトランジスタを形成する構
成としたものである。即ち本実施例では、溝を形成する
物質（絶縁膜２を構成する物質。ここではＳｉＯ₂ ）よ
りイオン注入阻止能の高い物質（ここでは第３の電極材
料１５ｃであるＷ）を溝へ埋め込んだ最表面に形成さ
せ、その状態で、下地にイオン注入する態様を利用した
ものである。

【００５３】以下に、図５及び図６を参照して、本実施
例について詳細に説明する。

【００５４】本実施例は、実施例１の工程（ｂ）以降の
変更になる。即ち、前記実施例１と同様の工程（ａ）の
後、次のような工程（ｂ）〜（ｄ）を行う。

【００５５】（ｂ）全面に下記条件で、第１の電極材料
（ゲート材料）１５ａとして不純物含有の多結晶Ｓｉ膜
（ＤＯＰＯＳ）を形成させる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【００５６】更に、下記条件で第２の電極材料（ゲート
材料）１５ｂとして、ＷＳｉを形成させる。 条件 ガス ＷＦ₆ ／ＳｉＨ₂ Ｃｌ₂ ／Ａｒ ＝２．５／１５０／１００ｓｃｃｍ 温度 ６８０℃ 圧力 ３９．９Ｐａ 膜厚 ５０ｎｍ

【００５７】更に、第３の電極材料（ゲート材料）１５
ｃとして、下記条件でＷを形成させる。以上により図５
の構造が得られる。 条件 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５０ｎｍ

【００５８】（ｃ）次に、下記のようにして全面ＣＭＰ
を行い、電極材料（ゲート材料）１５ｃ，１５ｂ，１５
ａであるＷ、ＷＳｉ、及び多結晶Ｓｉ膜を削り取る。こ
れにより、図６の如く溝３内にのみ電極材料１５が形成
される。 条件 ＣＭＰ装置を用い 研磨プレート回転数 ３７ｒｐｍ ウエハー保持資料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スリラー ＫＯＨを２２５リットル／ｍｉｎ

【００５９】全面にソース／ドレインイオン注入を施
す。下記条件とすることにより、電極材料１５ｃをなす
Ｗ部は、イオン注入阻止能が高いため、上記膜厚はこの
場合のイオン注入のイオン飛程距離より大きいものとな
っていて、打ち込まれたイオンは基板１内には注入され
ない。 条件 Ａｓ^{+ +} １００ｋｅＶ，５ｅ１５／ｃｍ²

【００６０】（ｄ）下記条件で、活性化熱処理を施す。
以上により、ソース／ドレイン１３ａ，１３ｂが形成さ
れた図６の構造が得られた。 条件 １０００℃１０秒 Ｎ₂ ＝５リットル／ｍｉｎ

【００６１】実施例３ 本実施例では、あらかじめ、粗なＳｉＯ₂ 膜を形成さ
せ、さらに微細溝を形成し、溝内にゲート絶縁膜とする
酸化膜を形成させ、全面に電極材料であるゲート材料を
堆積後、ＣＭＰを用いて溝内のみに電極材料（ゲート材
料）を形成させる。さらに、粗な酸化膜を除去し、その
後ソース／ドレイン領域を形成させる構成をとる。

【００６２】即ち本実施例では、溝は絶縁膜に形成する
とともに溝内のみに電極材料を形成後、溝を形成してい
る絶縁膜を除去する。このようにこの場合の絶縁膜は除
去すべきものなので、粗な材料により形成するのであ
る。この絶縁膜除去後に、さらに、再度電極側部及び上
部を含む部分に第２の絶縁膜を形成した。このとき、第
２の絶縁膜形成前に、トランジスタ形成のための不純物
注入工程を行うようにした。なお、溝を形成する膜は、
後に除去するので、必ずしも絶縁性の膜でなくてもよい
場合もある。

【００６３】本実施例は、更に詳しくは、以下の工程
（ａ）〜（ｆ）を行う。図７ないし図１２を参照する。 （ａ）素子分離領域１２（ここではＬＯＣＯＳ−ＳｉＯ
₂ ）形成後、下記条件で絶縁膜２ａとして比較的粗なＣ
ＶＤ酸化膜を形成させる。 条件 ガス ＰＨ₃ ／ＳｉＨ₄ ／Ｏ₂ ＝１０／１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ２００ｎｍ

【００６４】レジストパターニング後、下記条件のドラ
イエッチングで、溝３を形成する。条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ

【００６５】更に溝３の底部のみを下記条件で酸化し
て、ゲート絶縁膜１７とする酸化膜を形成させる（図
７）。 条件 ガス Ｈ₂ ／Ｏ₂ ＝６／４ｓｃｃｍ 温度 ８５０℃ 膜厚 ９ｎｍ

【００６６】（ｂ）全面に下記のようにして、第１の電
極材料（ゲート材料）１５ａとしてリンドープ多結晶Ｓ
ｉを形成させる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【００６７】更に、第２の電極材料（ゲート材料）１５
ｂとしてＷＳｉを形成させる。これにより図８の構造と
する。 条件 ガス ＷＦ₆ ／ＳｉＨ₂ Ｃｌ₂ ／Ａｒ／ ＝２．５／１５０／１００ｓｃｃｍ 温度 ６８０℃ 圧力 ３９．９Ｐａ 膜厚 ８０ｎｍ

【００６８】（ｃ）下記のようにして、全面ＣＭＰを行
い、電極材料（ゲート材料）１５ｂ，１５ａであるＷＳ
ｉ、及び多結晶Ｓｉ膜を削り取る（図９）。 条件 ＣＭＰ装置を用い 研磨プレート回転数 ３７ｒｐｍ ウエハー保持試料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スリラー ＫＯＨを２２５リットル／ｍｉｎ

【００６９】（ｄ）下記条件のＣＤＥ（ケミカルドライ
エッチング）処理で、粗な酸化膜から成る絶縁膜２ａの
みのエッチングを施す。 条件 ＨＦベーパー中に５分間設定 なお、第４０回応用物理学関係連合講演会予稿集（１９
９３年春季の報告）２９ａ−ＺＶ−４「減圧気相ＨＦ処
理によるリン含有酸化膜の選択エッチング」に、ＨＦベ
ーパーによる、ＣＮＤＳｉＯ₂ 膜と、ＬＯＣＯＳ等を形
成している熱酸化膜との選択比を実験した報告があり、
これより、選択比は、１０００以上あり、上記ＣＤＥが
良好に実施できることがわかる。

【００７０】次に、下記条件のＬＤＤイオン注入を施
す。 ｎｃｈ Ａｓ ２０ｋｅＶ ５ｅ１３／ｃｍ² ｐｃｈ Ｂ ２０ｋｅＶ ５ｅ１３／ｃｍ² 以上によりＬＤＤ領域１４ａ，１４ｂが形成された図１
０の構造が得られる。

【００７１】（ｅ）全面に次のようにサイドウォール形
成用ＳｉＯ₂ を形成させる。 条件 ガス ＳｉＨ₄ ／Ｏ₂ ＝１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ３００ｎｍ

【００７２】下記のように全面エッチングバックを施
し、サイドウォール１６ａ，１６ｂを形成する。 条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ

【００７３】更に、ソース／ドレインイオン注入を施
す。 条件 ｎｃｈ Ａｓ ３０ｋｅＶ ５ｅ１５／ｃｍ² ｐｃｈ ＢＦ₂ ３０ｋｅＶ ５ｅ１５／ｃｍ² 以上によりソース／ドレイン１３ａ，１３ｂが形成され
た図１１の構造が得られる。

【００７４】（ｆ）全面に下記条件で第２の絶縁膜であ
るＳｉＯ₂ 層間膜１８を形成させる。 条件 ガス ＳｉＨ₄ ／Ｏ₂ ＝１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ３００ｎｍ

【００７５】レジストパターニング後、下記条件のドラ
イエッチングで接続孔１９を形成する。 条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ

【００７６】次に埋め込み配線構造としてＷプラグを接
続孔内に形成させる。まず次のように下地密着層２０
（Ｔｉ層、ＴｉＮ層）を接続孔１９内に形成する。 Ｔｉ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ ＴｉＮ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【００７７】更に、埋め込み材２１として下記条件でＣ
ＶＤＷを接続孔１９内に埋め込む。更に下記のようにエ
ッチングバックを行う。 ＣＶＤ条件 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５００ｎｍ Ｗエッチングバック条件 ガス ＳＦ₆ ／Ａｒ＝１５０／１１０ｓｃｃｍ 圧力 ２６Ｐａ ＲＦパワー ５００Ｗ

【００７８】更に、下地基板上に配線２３としてＡｌ配
線を形成させる。まず、次のようにＴｉ膜をバリア層２
２として形成する。 Ｔｉ成膜条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ 次に下記条件で配線２３形成用Ａｌ膜を形成する。 Ａｌ成膜条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ

【００７９】その後、レジストパターニング及び下記条
件のドライエッチングで配線２３を形成させる。 条件 ガス ＢＣｌ₃ ／Ｃｌ₂ ＝６０／９０ｓｃｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ これにより、図１２の金属配線完了後の半導体デバイス
構造が得られる。

【００８０】実施例４ この実施例は、実施例２について、Ｗゲートを形成させ
た構造を示すものである。実施例２の工程（ｂ）の部分
の変更を示す。図１３を参照する。

【００８１】（ｂ）実施例１の工程（ａ）の後、図１に
示した構造に対して更に、下記条件で全面に第１の電極
材料１５Ａとしてリンドープ多結晶Ｓｉを形成させる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ 次に第２の電極材料１５Ｂ（密着材料）としてＴｉＮを
次のように形成する。 条件 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【００８２】更に、次のように第３の電極材料１５Ｃと
してＷを形成させる。このようにして図１３の構造とす
る。 条件 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５０ｎｍ

【００８３】以下実施例２の（ｃ）以降と同様にする。
これにより、Ｗ／ＴｉＮ／ＰｏｌｙＳｉ構造のゲート電
極を有する半導体デバイスが得られる。

【００８４】実施例５ この実施例は、実施例３についてＷゲートを用いた構造
を示すものである。

【００８５】実施例３の（ｂ）のみの変更である。図７
の構造について、更に次の成膜を行う。図１４を参照す
る。まず下記条件で、第１の電極材料１５Ａとしてリン
ドープ多結晶Ｓｉを形成させる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【００８６】次に第２の電極材料１５Ｂ（密着材料）と
してＴｉＮを形成する。 条件 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【００８７】更に、次のように第３の電極材料１５Ｃと
して、Ｗを形成させる。 条件 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５０ｎｍ 以降は、実施例３の（ｃ）以降と同様に行う。これによ
り上記Ｗ／ＴｉＮ／ＰｏｌｙＳｉゲート構造を備えた図
１２と同等の半導体デバイスが得られる。

【００８８】実施例６ この実施例は、更にＬＯＣＯＳの出っ張りをＣＭＰを用
いて平坦化した構造及び製造法である。本製法で素子分
離であるＬＯＣＯＳとゲート部を完全平坦化を可能とす
る。

【００８９】本実施例では、下記平坦化工程を行った
後、前述の実施例３の工程（ａ）を行い、更に実施例５
と同等の工程を行ってデバイスを完成させるので、その
前の工程のみ記す。図１５ないし図１７を参照する。 （ａ）図１５に示すように、Ｓｉ基板１上に素子分離領
域１２として、ＬＯＣＯＳ部を形成する。 （ｂ）その後、全面をＣＭＰを用いて平坦化する。これ
により、図１６に示す平坦化構造が得られる。

【００９０】以降は、実施例３の（ｃ）以降と同様に行
い、かつ実施例５と同様のＷゲート構造を形成して、図
１７の半導体デバイスを得た。対応する符号を付してお
く。

【００９１】実施例７ この実施例は、ゲート領域部にレジストをパターニング
し、その後液相ＣＶＤでＳｉＯ₂ を成膜する。ポリッシ
ュでレジスト上のＳｉＯ₂ を削り取り、レジスト除去後
ゲート材料を形成し、ＣＭＰで溝内のみにゲート材料を
形成させる。ＳｉＯ₂ 除去後ソース／ドレインイオン注
入を自己整合的に施す態様としたものである。図２２な
いし図２７を参照する。

【００９２】本実施例では、配線形成方法において、基
板１上に電極構造１５を形成する場合、あらかじめ電極
幅に相当するレジストパターン４を形成し（図２２）、
更に除去可能な膜５（ここでは液相ＣＶＤによるＳｉＯ
₂ 膜）を形成し（図２３）、上記レジストパターン４を
除去することによって電極幅に相当する溝３を形成し
（図２４）、その溝３内のみに電極材料１５ａ，１５ｂ
を形成し（図２５）、上記除去可能な膜５を除去するこ
とにより電極（ここではゲート１５）を形成する（図２
６）。

【００９３】更に具体的には本実施例では、以下の工程
（ａ）〜（ｆ）を行う。

【００９４】（ａ）半導体基板１（Ｓｉ基板）上に素子
分離領域１２（ＬＯＣＯＳ）形成後、形成すべき電極
（ここではゲート）に対応したレジストパターニングを
行う（図２２）。形成されたレジストパターンを、符号
４で示す。

【００９５】（ｂ）次に下記条件で、全面に液相ＣＶＤ
でＳｉＯ₂ を形成する。なお下記温度では、レジスト材
料は分解しない。 条件 ガス ＴＥＯＳ／Ｈ₂ Ｏ＝５００／１００ｓｃｃｍ 圧力 １２００Ｐ ＲＦパワー ３００Ｗ 温度 ５０℃ 膜厚 ２０ｎｍ

【００９６】次に下記条件で全面ポリッシュを施す。 条件 ＣＭＰ装置を用い 研磨プレート回転数 ３７ｒｐｍ ウエハー保持試料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スラリー ＫＯＨを２２５リットル／ｍｉｎ 以下より、平坦化された除去可能な膜５（液相ＣＶＤ−
ＳｉＯ₂ ）が形成された図２３の構造を得る。

【００９７】（ｃ）次に、レジストパターン４を除去す
る。ここでは下記条件でレジスト材料に対し、Ｏ₂ アッ
シングを施すことで、レジストパターン４を除去する。 条件 ガス Ｏ₂ ／Ｎ₂ ＝３．７５ＳＬＭ／０．３７ＳＬＭ 圧力 ２６６Ｐａ ＲＦパワー １ｋＷ 温度 １８０℃ これにより図２４の構造とする。

【００９８】（ｄ）更に、次のようにしてゲート絶縁膜
１７である酸化膜を形成させる。 条件 ガス Ｈ₂ ／Ｏ₂ ＝６／４ｓｃｃｍ 温度 ８５０℃ 膜厚 ９ｎｍ

【００９９】全面に、電極材料としてまず、リンドープ
多結晶Ｓｉを下記条件で形成させる。これを符号１５ａ
で示す。 多結晶Ｓｉ成膜 条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｘｘｍ 圧力 ２６．７Ｐａ 温度 ３６０℃

【０１００】更にゲート電極材料としてＷＳｉを次の条
件で形成させる。これを符号１５ｂで示す。 条件 ガス ＷＦ₆ ／ＳｉＨ₂ Ｃｌ₂ ／Ａｒ ＝２．５／１５０／１００ｓｃｃｍ 温度 ６８０℃ 圧力 ３９．９Ｐａ 膜厚 ８０ｎｍ

【０１０１】下記条件で全面ＣＭＰを行い、上記形成し
たＷＳｉ、及び多結晶Ｓｉ膜を削り取る。 条件 ＣＭＰ装置を用い 研磨プレート回転数 ３７ｒｐｍ ウエハー保持資料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スラリー ＫＯＨを２２５リットル／ｍｉｎ 以上により、溝３内にＰｏｌｙＳｉ１５ａ／ＷＳｉ１５
ｂ構造が形成された図２５の構造を得る。

【０１０２】（ｅ）次に下記条件のＣＤＥにより、液相
ＣＶＤで形成したＳｉＯ₂ 層（除去可能な膜５）のみを
除去する。 条件 ＨＦベーパー中に５分間設定。（上述したように、ＨＦ
ベーパーのＣＶＤＳｉＯ₂ 膜と熱酸化膜の選択比は、１
０００以上ある。）

【０１０３】更に、次のようにＬＤＤイオン注入を施し
て、ＬＤＤ領域１４ａ，１４ｂを形成する。 条件 ｎｃｈ Ａｓ ３５ｋｅＶ ２ｅ１３／ｃｍ² ｎｃｈ ＢＦ ２２５ｋｅＶ ｌｅ１３／ｃｍ²

【０１０４】次いで下記条件で全面にサイドウォール形
成用のＳｉＯ₂ を形成させる。 条件 ガス ＳｉＨ₄ ／Ｏ₂ ＝１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ３００ｎｍ 全面エッチバックを施し、サイドウォール１６ａ，１６
ｂを形成する。

【０１０５】更に下記条件で、ソース／ドレインイオン
注入を行う。 条件 ＮＭＯＳ Ａｓ ３０ｋｅＶ ５ｅ１５／ｃｍ² ＰＭＯＳ ＢＦ₂ ３０ｋｅＶ ８ｅ１５／ｃｍ² 以上により、ソース／ドレイン１３ａ，１３ｂが形成さ
れた図２６の構造が得られた。

【０１０６】（ｆ）下記条件で層間膜１８ａを形成す
る。更に熱処理を施し、Ｓｉ基板１中に不純物を固相拡
散させ、ＭＯＳトランジスタを形成する。 条件 ガス ＳｉＨ₄ ／Ｏ₂ ＝１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ３００ｎｍ

【０１０７】レジストパターニング後、ドライエッチン
グで接続孔１９を形成する。 条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ

【０１０８】次にＷプラグ２１を接続孔１９内に形成さ
せる。まず下地密着層１９として、Ｔｉ／ＴｉＮ膜を形
成させる。次のようにＴｉ成膜を行った。 Ｔｉ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ 更に次のようにＴｉＷ成膜を行った。 ＴｉＮ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【０１０９】更に、ＣＶＤＷを接続孔１９内に下記条件
で埋め込み、次いでエッチバックして、埋め込みプラグ
２１を形成する。 条件例 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５００ｎｍ Ｗエッチバック条件 条件例 ガス ＳＦ₆ ／Ａｒ＝１５０／１１０ｓｃｃｍ 圧力 ２６Ｐａ ＲＦパワー ５００Ｗ

【０１１０】更に、Ａｌ配線２３を形成させる。まず、
下地層としてＴｉ層２２を次ぎのように成膜し、その後
Ａｌ成膜して、配線層を得る。 Ｔｉ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ Ａｌ成膜 条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ

【０１１１】その後、レジストパターニング及び下記条
件のドライエッチングで配線２３を形成させる。 条件 ガス ＢＣｌ₃ ／Ｃｌ₂ ＝６０／９０ｓｃｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ 以上により、図２７に示すＭＯＳデバイス構造を得た。

【０１１２】本実施例によれば、微細なゲート１５も加
工精度良く形成でき、自己整合的にソース／ドレイン領
域１３ａ，１３ｂを形成でき、かつ、Ｗを利用したゲー
トなので、細線効果もなく、低抵抗な微細ゲートを形成
できる。更にドライエッチングによる加工については、
ゲート材料のエッチングの必要がなく、かつＳｉＯ₂系
のみのエッチングでよいので、プロセスが容易になる。
また、ＷＳｉ等のエッチングガスの節約になり、低コス
ト化にもつながる。また、ゲートの低抵抗化でゲート遅
延が改善され、素子速度等が向上する、という具体的な
効果が得られる。

【０１１３】実施例８ この実施例は、実施例７の液相ＣＶＤを、Ｐ−ＴＥＯＳ
−ＳｉＯ₂ 膜の１００℃成膜とした例である。

【０１１４】本実施例は、実施例７の（ｂ）工程の変更
になる。この（ｂ）工程について述べる。

【０１１５】（ｂ）Ｐ−ＴＥＯＳ−ＳｉＯ₂ を、下記条
件で形成させる。 条件 ガス ＴＥＯＳ／Ｏ₂ ＝８００／６００ｓｃｃｍ 圧力 １１３３．２Ｐａ 温度 １００℃ 膜厚 １００ｎｍ その他は実施例７と同様である。本実施例によっても、
実施例７と同様の効果が得られる。

【０１１６】実施例９ この実施例は、ゲート領域部にレジストをパターニング
し、その後液相ＣＶＤでＳｉＯ₂ を成膜する。ポリッシ
ュでレジスト上のＳｉＯ₂ を削り取り、レジストパター
ンを除去後、ゲート材料を形成し、ＣＭＰで溝内のみに
ゲート材料を形成させる。そしてＳｉＯ₂ 除去後、ソー
ス／ドレインイオン注入を自己整合的に施す態様とした
ものである。

【０１１７】本実施例では、以下の工程（ａ）〜（ｆ）
を行う。図２８ないし図３３を参照する。

【０１１８】（ａ）素子分離領域１２（ＬＯＣＯＳ）形
成後、ゲートが形成される領域にレジストパターニング
を施す。図２８に、形成したレジストパターンを符号４
で示す。

【０１１９】更に、下記条件でＬＤＤイオン注入を施
す。これによりＬＤＤ領域１４ａ，１４ｂを形成した図
２８の構造を得る。 条件 ｎｃｈ Ａｓ ３５ｋｅＶ ２ｅ１３／ｃｍ² ｐｃｈ ＢＦ₂ ２５ｋｅＶ ｌｅ１３／ｃｍ²

【０１２０】（ｂ）下記条件の液相ＣＶＤでＳｉＯ₂ 膜
を形成させる。これは粗な膜であるので、これにより除
去可能な膜５を形成する（図２９）。 条件 ガス ＴＥＯＳ／Ｈ₂ Ｏ＝５００／１００ｓｃｃｍ 圧力 １２００Ｐ ＲＦパワー ３００Ｗ 温度 ５０℃ 膜厚 ２０ｎｍ

【０１２１】下記条件で全面ＣＭＰを行い、レジスト上
のＳｉＯ₂ 膜を削り取る。以上で表面が平滑化された図
２９の構造とす。 条件 全面ＣＭＰ装置を用い、 研磨プレート回転数 ３７ｒｐｍ ウエハー保持試料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スラリー ＫＯＨを２２５リットル／ｍｉｎ

【０１２２】（ｃ）図２９の符号４で示すレジストをア
ッシャーで除去する。条件は下記のとおりとした。 条件 ガス Ｏ₂ ／Ｎ₂ ＝３．７５ＳＬＭ／０．３７ＳＬＭ 圧力 ２６６Ｐａ ＲＦパワー １ｋＷ 温度 １８０℃

【０１２３】（ｄ）更に、下記条件での表面酸化によ
り、ゲート絶縁膜１７とする酸化膜を形成させる。 条件 ガス Ｈ₂ ／Ｏ₂ ＝６／４ｓｃｃｍ 温度 ３６０℃ 膜厚 ９ｎｍ

【０１２４】全面に下記条件で、リンドープ多結晶Ｓｉ
を形成させる。これがゲート材料としてのポリＳｉ１５
ａとなる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【０１２５】更にＷＳｉを形成させる。これがゲート材
料としてのシリサイド１５ｂとなる。 条件 ガス ＷＦ₆ ／ＳｉＨ₂ Ｃｌ₂ ／Ａｒ ＝２．５／１５０／１００ｓｃｃｍ 温度 ６８０℃ 圧力 ３９．９Ｐａ 膜厚 ８０ｎｍ

【０１２６】全面ＣＭＰを下記条件で行い、上記形成し
たＷＳｉ、及び多結晶Ｓｉ膜の不要部（溝３内以外に形
成された部分）を削り取る。以上で図３０の構造とし
た。 条件 ＣＭＰ装置を用い、 研磨プレート回転数 ３７ｒｐｍ ウエハー保持資料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スラリー ＫＯＨを２２５リットル／ｍｉｎ

【０１２７】（ｅ）下記条件のＣＤＥ処理で、除去可能
な膜５である粗な酸化膜のみエッチングを施す。 条件 ＨＦペーパー中に５分間設定。 以上で図３１の構造とした。

【０１２８】全面に下記条件でのＳｉＯ₂ を形成させ
る。 条件 ガス ＳｉＨ₄ ／Ｏ₂ ＝１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ３００ｎｍ

【０１２９】全面エッチング（下記条件）を施し、サイ
ドウォール１６ａ，１６ｂを形成する。 条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ 以上で図３２の構造とした。

【０１３０】更に、ソース／ドレインイオン注入を施
す。 条件 ｎｃｈ Ａｓ ３０ｋｅＶ ５ｅ１５／ｃｍ² ｎｃｈ ＢＦ₂ ３０ｋｅＶ ５ｅ１５／ｃｍ² これによりソース／ドレイン１３ａ，１３ｂを構えた図
３２の構造が得られた。

【０１３１】（ｆ）全面に下記条件でのＳｉＯ₂ 層間膜
１８ａを形成させる。 条件 ガス ＳｉＨ₄ ／Ｏ₂ ＝１００／１０００ｓｃｃｍ Ｎ₂ ＝３０ＳＭＬ 圧力 １３．３Ｐａ 温度 ４２０℃ 膜厚 ３００ｎｍ

【０１３２】レジストパターニング後、ドライエッチン
グで接続孔１９を形成する。 条件 ガス Ｃ₄ Ｆ₈ ＝３０ｓｃｃｍ ＲＦパワー ４．０Ｗ／ｃｍ² マイクロ波パワー ４００ｍＡ 圧力 ０．２５Ｐａ

【０１３３】次に埋め込み材料２１として、Ｗプラグを
接続孔内に形成させる。まず下地密着層２０（Ｔｉ／Ｔ
ｉＮ）を下記条件で形成させる。 Ｔｉ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ ＴｉＮ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【０１３４】更に、下記条件でＣＶＤＷを接続孔内に埋
め込む。更に下記条件のエッチバックにより、埋め込み
プラグ２１（図３３）を形成する。 条件例 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５００ｎｍ Ｗエッチングバック条件 ガス ＳＦ₆ ／Ａｒ＝１５０／１１０ｓｃｃｍ 圧力 ２６Ｐａ ＲＦパワー ５００Ｗ

【０１３５】更に、下地基板上にＡｌ配線２３を形成さ
せる。まずバリア層２２であるＴｉを成膜し、次いでＡ
ｌを成膜する条件は下記のとおりとした。 Ｔｉ成膜 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ Ａｌ成膜 条件例 パワー ２２．５ｋＷ 成膜温度 １５０℃ ガス Ａｒ＝４０ｓｃｃｍ 膜厚 ５００ｎｍ 圧力 ０．４７Ｐａ

【０１３６】その後、レジストパターニング及び下記条
件のドライエッチングで配線層２３を形成させる。以上
で図３３の配線構造を有するＭＯＳ半導体装置を得た。 条件 ガス ＢＣｌ₃ ／Ｃｌ₂ ＝６０／９０ｓｃｃｍ マイクロ波パワー １０００Ｗ ＲＦパワー ５０Ｗ 圧力 ０．０１６Ｐａ 本実施例によっても、実施例７と同様の効果が得られ
る。

【０１３７】実施例１０ この実施例は、実施例８についてＷゲートを形成させた
構造を示すものである。

【０１３８】本実施例は、実施例７の（ｄ）工程の部分
のみの変更となる。実施例７の（ｃ）工程までを行うこ
とによって図２４の構造を得た後、ここの（ｄ）工程を
行う。

【０１３９】（ｄ）全面に下記条件でリンドープ多結晶
Ｓｉを形成させる。 多結晶Ｓｉ成膜条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【０１４０】次に下記条件でＴｉＮを成膜する。 条件 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【０１４１】更に、Ｗを下記条件で形成させる。 条件 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５０ｎｍ

【０１４２】全面ＣＭＰを行い上記で形成したＷ、及び
多結晶Ｓｉ膜を削り取る。 条件 ＣＭＰ装置を用い、 研磨プレート回転数 ３７ｒｐｍ ウエハー保持資料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スラリー Ｈ₂ Ｏ₂ を２２５リットル／ｍｉｎ Ｗを研磨後、 スラリー ＫＯＨを２２５リットル／ｍｉｎ に変更し研磨する。

【０１４３】以下実施例７の工程（ｄ）以降と同様であ
る。本実施例によっても、実施例７と同様の効果が得ら
れる。

【０１４４】実施例１１ この実施例は、実施例９についてＷゲートを用いた構造
を示すものである。

【０１４５】本実施例は、実施例９の（ｄ）工程のみの
変更である。実施例９の工程（ｃ）の途中までを行って
レジスト４を除去し、溝３１をあけた後、次の（ｄ）工
程を行う。

【０１４６】（ｄ）次の条件で多結晶Ｓｉの成膜を行
う。 条件 ガス ＳｉＨ₄ ／ＰＨ₃ ／Ｈｅ ＝１０／１０００／３６０ｓｃｃｍ 圧力 ２６．７Ｐａ 温度 ３６０℃ 膜厚 １００ｎｍ

【０１４７】次に、下記条件でＴｉＮを成膜する。 条件例 パワー ４ｋＷ 成膜温度 １５０℃ ガス Ｎ₂ ／Ａｒ＝５０／１００ｓｃｃｍ 膜厚 ３０ｎｍ 圧力 ０．４７Ｐａ

【０１４８】Ｗを下記条件で形成させ、更に下記条件
で、研磨を行う。 Ｗ成膜条件 ガス ＷＦ₆ ／Ｈ₂ ＝６０／４００ｓｃｃｍ 温度 ４５０℃ 圧力 １０６４０Ｐａ 膜厚 ５０ｎｍ 研磨条件 ＣＭＰ装置を用い、 研磨プレート回転数 ３７ｒｐｍ ウエハー保持試料台回転数 １７ｒｐｍ 研磨圧力 ５．５Ｅ８Ｐａ スリラー Ｈ₂ Ｏを２２５リットル／ｍｉｎ Ｗを研磨後、 スリラー ＫＯＨを２２５リットル／ｍｉｎ

【０１４９】以降は、実施例９の工程（ｄ）以降と同等
である。本実施例によっても、実施例７と同様の効果が
得られる。

【０１５０】本発明は、上記した各実施例に限定される
ものでなく、その目的が達成できるなら他の具体的な手
法を用いても構わない。ＭＯＳデバイス以外の積層ゲー
ト構造を有する他のデバイス（ハイポーラトランジス
タ、ＣＣＤ等）にも適用できた。

【０１５１】

【発明の効果】上述の如く本発明によれば、加工精度良
く、ゲート等の電極形成が可能となる。例えば、細線効
果もなく、低抵抗な微細ゲートを形成でき、また、ドラ
イエッチングの加工が、電極材料のエッチングの必要が
なく、例えばＳｉＯ₂ 系のみなのでプロセスが容易にな
り、また、ＷＳｉ等のエッチングガスの節約になり、低
コスト化にもつながり、ゲート等の電極の低抵抗化でゲ
ート遅延等が改善され、素子速度等を向上させることが
できた。

【図面の簡単な説明】

【図１】 実施例１の工程を順に断面図で示すものであ
る（１）。

【図２】 実施例１の工程を順に断面図で示すものであ
る（２）。

【図３】 実施例１の工程を順に断面図で示すものであ
る（３）。

【図４】 実施例１の工程を順に断面図で示すものであ
る（４）。

【図５】 実施例２の工程を順に断面図で示すものであ
る（１）。

【図６】 実施例２の工程を順に断面図で示すものであ
る（２）。

【図７】 実施例３の工程を順に断面図で示すものであ
る（１）。

【図８】 実施例３の工程を順に断面図で示すものであ
る（２）。

【図９】 実施例３の工程を順に断面図で示すものであ
る（３）。

【図１０】 実施例３の工程を順に断面図で示すもので
ある（４）。

【図１１】 実施例３の工程を順に断面図で示すもので
ある（５）。

【図１２】 実施例３の工程を順に断面図で示すもので
ある（６）。

【図１３】 実施例４を示す図である。

【図１４】 実施例５を示す図である。

【図１５】 実施例６の工程を順に断面図で示すもので
ある（１）。

【図１６】 実施例６の工程を順に断面図で示すもので
ある（２）。

【図１７】 実施例６の工程を順に断面図で示すもので
ある（３）。

【図１８】 従来例の工程を順に断面図で示すものであ
る（１）。

【図１９】 従来例の工程を順に断面図で示すものであ
る（２）。

【図２０】 従来例の工程を順に断面図で示すものであ
る（３）。

【図２１】 従来例の工程を順に断面図で示すものであ
る（４）。

【図２２】 実施例７の工程を順に断面図で示すもので
ある（１）。

【図２３】 実施例７の工程を順に断面図で示すもので
ある（２）。

【図２４】 実施例７の工程を順に断面図で示すもので
ある（３）。

【図２５】 実施例７の工程を順に断面図で示すもので
ある（４）。

【図２６】 実施例７の工程を順に断面図で示すもので
ある（５）。

【図２７】 実施例７の工程を順に断面図で示すもので
ある（６）。

【図２８】 実施例９の工程を順に断面図で示すもので
ある（１）。

【図２９】 実施例９の工程を順に断面図で示すもので
ある（２）。

【図３０】 実施例９の工程を順に断面図で示すもので
ある（３）。

【図３１】 実施例９の工程を順に断面図で示すもので
ある（４）。

【図３２】 実施例９の工程を順に断面図で示すもので
ある（５）。

【図３３】 実施例９の工程を順に断面図で示すもので
ある（６）。

【符号の説明】

１ 基板（半導体（Ｓｉ）基板） １２ 素子分離領域 ２ （溝を形成する）絶縁膜（ＳｉＯ₂ ） ２ａ 除去可能な（粗な）膜 ３ 溝 ４ レジストパターン ５ 除去可能な（粗な）膜 １３ａ，１３ｂソース／ドレイン領域 １４ａ，１４ｂＬＤＤ領域 １５ａ，１５Ａ電極材料（ポリＳｉ） １５ｂ 電極材料（ＷＳｉ） １５Ｂ 電極材料（ＴｉＮ） １５ｃ，１５Ｃ電極材料（Ｗ） １６ａ，１６ｂゲートサイドウォール １７ ゲート絶縁膜（ゲート酸化膜） １８ 層間絶縁膜（第２の絶縁膜）（ＳｉＯ₂ ） １９ 接続孔 ２３ 配線材料（Ａｌ−Ｓｉ） ２０ ＴｉＮ／Ｔｉ ２１ Ｗ ２２ ＴｉＮ

Claims (12)

【特許請求の範囲】
1. 【請求項１】基板上に電極構造を形成する工程を有する
   配線形成方法において、 あらかじめ電極幅に相当する溝を形成し、 その溝内のみに電極材料を形成して、電極を形成するこ
   とを特徴とする配線形成方法。
2. 【請求項２】上記溝内のみに電極材料を形成する手段と
   して、 電極材料形成後にポリッシュする手段を用いることを特
   徴とする請求項１に記載の配線形成方法。
3. 【請求項３】上記溝は、半導体基板上の絶縁膜に形成す
   るとともに、該絶縁膜内にはあらかじめ、絶縁膜を形成
   している下地半導体基板に存在するドーパントと電気的
   に逆のタイプのドーパントを導入することを特徴とする
   請求項１に記載の配線形成方法。
4. 【請求項４】上記膜絶縁内のドーパントをその後の処理
   で下地半導体基板内へ導入して不純物導入を施すことを
   特徴とする請求項３に記載の配線形成方法。
5. 【請求項５】上記溝は基板上に形成した除去可能な膜に
   形成するとともに溝内のみに電極材料を形成後、溝を形
   成している該膜を除去し、さらに、再度電極側部及び上
   部を含む部分に絶縁膜を形成することを特徴とする請求
   項１に記載の配線形成方法。
6. 【請求項６】上記絶縁膜形成前に、トランジスタ形成の
   ための不純物注入工程を行うことを特徴とする請求項５
   に記載の配線形成方法。
7. 【請求項７】溝への埋め込みを行った最表面に膜形成を
   行うとともに、該膜は注入すべきイオンの飛程距離より
   も厚い膜厚で形成し、該膜を介してイオン注入を行うこ
   とを特徴とする請求項１に記載の配線形成方法。
8. 【請求項８】半導体基板上に電極構造を形成する工程を
   有する半導体装置の製造方法において、 あらかじめ電極幅に相当する溝を形成し、 その溝内のみに電極材料を形成して、電極を形成する工
   程を備えることを特徴とする半導体装置の製造方法。
9. 【請求項９】基板上に電極構造を形成する工程を有する
   配線形成方法において、 あらかじめ電極幅に相当するレジストパターンを形成
   し、 更に除去可能な膜を形成し、上記レジストパターンを除
   去することによって電極幅に相当する溝を形成し、 その溝内のみに電極材料を形成し、 上記除去可能な膜を除去することにより電極を形成する
   ことを特徴とする配線形成方法。
10. 【請求項１０】上記除去可能な膜が、レジスト材料が分
    解しない温度において成膜するものであることを特徴と
    する請求項９に記載の配線形成方法。
11. 【請求項１１】半導体基板上に電極構造を形成する工程
    を有する半導体装置の製造方法において、 電極形成前に、電極形成領域において、基板上に電極幅
    のレジストパターンを形成し、 その後、レジスト材料が分解しない程度の温度で絶縁膜
    を上記形成したレジストパターン部以外に形成し、 レジストパターンのみを除去することにより溝を形成し
    た後、該溝に電極を形成し、 その後、上記絶縁膜を除去し、基板と逆のタイプの不純
    物を自己整合的に注入する工程を備えることを特徴とす
    る半導体装置の製造方法。
12. 【請求項１２】半導体基板上に電極構造を形成する工程
    を有する半導体装置の製造方法において、 電極形成前に電極形成領域において、基板上に電極幅の
    レジストパターンを形成し、 その後、基板と逆のタイプの不純物を自己整合的に注入
    し、 レジストパターンが分解しない程度の温度で絶縁膜を該
    レジストパターン部以外に形成し、 レジストパターンのみを除去後、溝部に電極を形成し、 その後、前記絶縁膜を除去する工程を備えることを特徴
    とする半導体装置の製造方法。