JPH04215479A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JPH04215479A JPH04215479A JP41040390A JP41040390A JPH04215479A JP H04215479 A JPH04215479 A JP H04215479A JP 41040390 A JP41040390 A JP 41040390A JP 41040390 A JP41040390 A JP 41040390A JP H04215479 A JPH04215479 A JP H04215479A
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- Japan
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- oxide film
- selective oxide
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- gate electrode
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ半導体装置の製
造方法、特に素子形成領域間を選択酸化膜で分離したＬ
ＤＤ構造のＭＯＳ半導体装置の製造方法に関する。
造方法、特に素子形成領域間を選択酸化膜で分離したＬ
ＤＤ構造のＭＯＳ半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＤＤ構造のＭＯＳＦＥＴはゲート電極
の側面にサイドウォールを有し、該サイドウォール下に
はこれの形成前に形成したライトドープドレイン領域、
ライトドープソース領域を有しており、ホットキャリア
の発生を防ぐようになっている。
の側面にサイドウォールを有し、該サイドウォール下に
はこれの形成前に形成したライトドープドレイン領域、
ライトドープソース領域を有しており、ホットキャリア
の発生を防ぐようになっている。
【０００３】しかしながら、従来のＬＤＤ構造のＭＯＳ
ＦＥＴは選択酸化膜の側面にはサイドウォールを有して
いない。なぜならば、選択酸化膜の側面はゲート電極の
側面のように半導体基板に対して垂直になっておらず、
なだらかな勾配をもって傾斜しているにすぎないので、
サイドウォール工程によってもサイドウォールが形成さ
れないからである。
ＦＥＴは選択酸化膜の側面にはサイドウォールを有して
いない。なぜならば、選択酸化膜の側面はゲート電極の
側面のように半導体基板に対して垂直になっておらず、
なだらかな勾配をもって傾斜しているにすぎないので、
サイドウォール工程によってもサイドウォールが形成さ
れないからである。
【０００４】従って、選択酸化膜下には中央部であろう
が素子形成領域端部であろうが素子形成領域と同じ導電
型でそれより濃度の高いチャンネルストッパができてお
り、それが高濃度のドレイン領域と直接接した構成を有
していた。
が素子形成領域端部であろうが素子形成領域と同じ導電
型でそれより濃度の高いチャンネルストッパができてお
り、それが高濃度のドレイン領域と直接接した構成を有
していた。
【０００５】
【発明が解決しようとする課題】ところで、高濃度のド
レイン領域と、それと逆導電型のチャンネルストッパが
直接接すると、その間に形成される接合の容量が大きく
なる。というのは、互いに逆導電型の半導体領域間に同
じ逆バイアス電圧により生じる接合部の空乏層の拡がり
が、その両半導体領域の濃度が高くなる程小さくなり、
その結果両領域間の静電容量が大きくなるからである。 これはＭＯＳＦＥＴの性能を低くする要因となるので無
視できない問題となる。特に、ＦＥＴのサイズが小さく
なるに伴ってソース、ドレイン領域の面積に対する周囲
長の比が大きくなるので、ソース、ドレイン領域とチャ
ンネルストッパとの間に生じる接合の寄生容量を小さく
することの重要性が大きいのである。また、高濃度のチ
ャンネルストッパと、高濃度のソース領域、ドレイン領
域とが接することによってこの接触部分でアバランシェ
マルチプリケーションが起き易く、即ち、ホットキャリ
アが起き易くなるのでトランジスタの特性が劣化し易く
なるという問題もあった。
レイン領域と、それと逆導電型のチャンネルストッパが
直接接すると、その間に形成される接合の容量が大きく
なる。というのは、互いに逆導電型の半導体領域間に同
じ逆バイアス電圧により生じる接合部の空乏層の拡がり
が、その両半導体領域の濃度が高くなる程小さくなり、
その結果両領域間の静電容量が大きくなるからである。 これはＭＯＳＦＥＴの性能を低くする要因となるので無
視できない問題となる。特に、ＦＥＴのサイズが小さく
なるに伴ってソース、ドレイン領域の面積に対する周囲
長の比が大きくなるので、ソース、ドレイン領域とチャ
ンネルストッパとの間に生じる接合の寄生容量を小さく
することの重要性が大きいのである。また、高濃度のチ
ャンネルストッパと、高濃度のソース領域、ドレイン領
域とが接することによってこの接触部分でアバランシェ
マルチプリケーションが起き易く、即ち、ホットキャリ
アが起き易くなるのでトランジスタの特性が劣化し易く
なるという問題もあった。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、高濃度のソース、ドレイン領域が直
接的に高濃度のチャンネルストッパと接しないようにす
ることのできる新規なＭＯＳ半導体装置の製造方法を提
供することを目的とする。
されたものであり、高濃度のソース、ドレイン領域が直
接的に高濃度のチャンネルストッパと接しないようにす
ることのできる新規なＭＯＳ半導体装置の製造方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明ＭＯＳ半導体装置
の製造方法は、ライトドープ工程よりも前に選択酸化膜
の素子形成領域側の端部（バーズビーク）をエッチング
により除去する工程を設け、ライトドープ工程で選択酸
化膜のエッチング部分下に存在しているチャンネルスト
ッパ端部にそれと逆導電型の不純物がドープされてそこ
の不純物濃度が低くなるようにしたことを特徴とする。
の製造方法は、ライトドープ工程よりも前に選択酸化膜
の素子形成領域側の端部（バーズビーク）をエッチング
により除去する工程を設け、ライトドープ工程で選択酸
化膜のエッチング部分下に存在しているチャンネルスト
ッパ端部にそれと逆導電型の不純物がドープされてそこ
の不純物濃度が低くなるようにしたことを特徴とする。
【０００８】
【実施例】以下、本発明ＭＯＳ半導体装置の製造方法を
、図示実施例に従って詳細に説明する。図１乃至図６は
本発明ＭＯＳ半導体装置の製造方法の一つの実施例を工
程順に示す断面図である。 （１）ｐ型あるいはｎ型半導体基板１の表面に形成され
たｐ型ウエル２のフィールド領域にｐ＋ 型チャンネル
ストッパ５を形成した後、該フィールド領域表面部を選
択的に加熱酸化することにより選択酸化膜３を形成する
。 ３ａは選択酸化膜３のバーズビークと称される端部であ
る。選択酸化膜３形成後、該選択酸化膜３で囲繞された
素子形成領域の表面にゲート絶縁膜４を形成する。図１
はゲート絶縁膜４形成後の状態を示す。 （２）次に、多結晶シリコン層のＣＶＤ及びそれに対す
る選択的エッチングにより図２に示すようにゲート電極
６を形成する。
、図示実施例に従って詳細に説明する。図１乃至図６は
本発明ＭＯＳ半導体装置の製造方法の一つの実施例を工
程順に示す断面図である。 （１）ｐ型あるいはｎ型半導体基板１の表面に形成され
たｐ型ウエル２のフィールド領域にｐ＋ 型チャンネル
ストッパ５を形成した後、該フィールド領域表面部を選
択的に加熱酸化することにより選択酸化膜３を形成する
。 ３ａは選択酸化膜３のバーズビークと称される端部であ
る。選択酸化膜３形成後、該選択酸化膜３で囲繞された
素子形成領域の表面にゲート絶縁膜４を形成する。図１
はゲート絶縁膜４形成後の状態を示す。 （２）次に、多結晶シリコン層のＣＶＤ及びそれに対す
る選択的エッチングにより図２に示すようにゲート電極
６を形成する。
【０００９】（３）次に、選択酸化膜３のその端部（バ
ーズビーク）３ａを除いた部分をレジスト膜７でマスク
し、該レジスト膜７及びゲート電極６をマスクとして絶
縁膜をエッチングする。従って、図３に示すように、選
択酸化膜３の端部（バーズビーク）３ａ及びゲート絶縁
膜４のゲート電極６下以外にある部分が除去される。 （４）次に、ｎ型不純物をイオン打込みすることにより
ライトドープソース領域８及びライトドープドレイン領
域９を形成する。このとき、ｎ型不純物がチャンネルス
トッパ５の素子形成領域側の端部５ａ、即ち、図２に示
す第２の工程の段階まで選択酸化膜３のバーズビーク３
ａ下に位置しており図３に示す第３の工程によりバーズ
ビーク３ａを除去した結果露出するに至った部分５ａに
もドープされる。従って、該部分５ａは、図４に示すよ
うに、ｐ− 型領域となる。即ち、ｐ＋ 型チャンネル
ストッパ５よりも不純物濃度が低くなる。このように、
ｐ− 型領域５ａが、ライトドープソース領域８及びラ
イトドープドレイン領域９と、ｐ＋ 型チャンネルスト
ッパ５との間に介在することとなるのである。
ーズビーク）３ａを除いた部分をレジスト膜７でマスク
し、該レジスト膜７及びゲート電極６をマスクとして絶
縁膜をエッチングする。従って、図３に示すように、選
択酸化膜３の端部（バーズビーク）３ａ及びゲート絶縁
膜４のゲート電極６下以外にある部分が除去される。 （４）次に、ｎ型不純物をイオン打込みすることにより
ライトドープソース領域８及びライトドープドレイン領
域９を形成する。このとき、ｎ型不純物がチャンネルス
トッパ５の素子形成領域側の端部５ａ、即ち、図２に示
す第２の工程の段階まで選択酸化膜３のバーズビーク３
ａ下に位置しており図３に示す第３の工程によりバーズ
ビーク３ａを除去した結果露出するに至った部分５ａに
もドープされる。従って、該部分５ａは、図４に示すよ
うに、ｐ− 型領域となる。即ち、ｐ＋ 型チャンネル
ストッパ５よりも不純物濃度が低くなる。このように、
ｐ− 型領域５ａが、ライトドープソース領域８及びラ
イトドープドレイン領域９と、ｐ＋ 型チャンネルスト
ッパ５との間に介在することとなるのである。
【００１０】（５）次に、ＳｉＯ２ のＣＶＤ及び該Ｃ
ＶＤ膜に対する異方性エッチングにより図５に示すよう
に、サイドウォール１０は、ゲート電極６の側面のみな
らず選択酸化膜３の側面にも形成される。該サイドウォ
ール１０が選択酸化膜３の側面にも形成されるのは、バ
ーズビーク３ａのエッチングにより選択酸化膜３の側面
が半導体基板表面に対して急峻な垂直な面となったから
である。 （６）その後、再度ｎ型不純物をドープすることにより
図６に示すようにｎ＋型ソース領域１２及びドレイン領
域１３を形成する。１１はｐ− 型の領域５ａのサイド
ウォール１０から逸れた部分にｎ型不純物がドープされ
たことにより生じたｎ− 型領域である。この領域１１
は、ｐ型ウエル２の不純物濃度、チャンネルストッパ５
の不純物濃度、ライトドープソース領域８、ライトドレ
イン領域９の不純物濃度、ソース領域１２、ドレイン領
域１３の間の不純物濃度の関係で、ｎ− 型になる場合
もあればｐ− 型になる場合もあるがいずれにせよ不純
物濃度は低くなり、奏する効果に違いはない。
ＶＤ膜に対する異方性エッチングにより図５に示すよう
に、サイドウォール１０は、ゲート電極６の側面のみな
らず選択酸化膜３の側面にも形成される。該サイドウォ
ール１０が選択酸化膜３の側面にも形成されるのは、バ
ーズビーク３ａのエッチングにより選択酸化膜３の側面
が半導体基板表面に対して急峻な垂直な面となったから
である。 （６）その後、再度ｎ型不純物をドープすることにより
図６に示すようにｎ＋型ソース領域１２及びドレイン領
域１３を形成する。１１はｐ− 型の領域５ａのサイド
ウォール１０から逸れた部分にｎ型不純物がドープされ
たことにより生じたｎ− 型領域である。この領域１１
は、ｐ型ウエル２の不純物濃度、チャンネルストッパ５
の不純物濃度、ライトドープソース領域８、ライトドレ
イン領域９の不純物濃度、ソース領域１２、ドレイン領
域１３の間の不純物濃度の関係で、ｎ− 型になる場合
もあればｐ− 型になる場合もあるがいずれにせよ不純
物濃度は低くなり、奏する効果に違いはない。
【００１１】尚、図６に示すようにソース領域１２、ド
レイン領域１３を形成した後は、図示はしないが通常の
ＭＯＳ半導体装置の製造方法と同様の方法で層間絶縁膜
を形成し、コンタクトホールを形成し、電極を形成すれ
ば良い。図７はＭＯＳＦＥＴの平面構造を示す図であり
、具体的には、左下隅部に小さく示したセルの円で囲ん
だ部分を拡大して示す。
レイン領域１３を形成した後は、図示はしないが通常の
ＭＯＳ半導体装置の製造方法と同様の方法で層間絶縁膜
を形成し、コンタクトホールを形成し、電極を形成すれ
ば良い。図７はＭＯＳＦＥＴの平面構造を示す図であり
、具体的には、左下隅部に小さく示したセルの円で囲ん
だ部分を拡大して示す。
【００１２】このようなＭＯＳ半導体装置の製造方法に
よれば、ｎ＋ 型ソース領域１２、ｎ＋ 型ドレイン領
域１３と、ｐ＋ 型チャンネルストッパ５との間にそれ
よりも不純物濃度が低い領域１１及び５が介在するので
、その間に生じる接合の逆バイアス電圧による空乏層の
延びはより大きくなる。従って、その間の寄生容量が小
さくなる。これは、ソース領域１２、ドレイン領域１３
の周辺の接合容量が小さくなることを意味する。そして
、素子サイズが微細化すればする程ソース領域１２、ド
レイン領域１３の接合容量全体に占める側面の接合容量
の比が大きくなるので、本ＭＯＳ半導体装置の製造方法
の意義は素子の微細化が進む程大きくなるのである。ま
た、ｎ＋ 型ソース領域１２、ｎ＋ 型ドレイン領域１
３と、ｐ＋ 型チャンネルストッパ５との間にそれより
も不純物濃度が低い領域１１及び５が介在することは、
ホットキャリアを発生しにくくするのである。
よれば、ｎ＋ 型ソース領域１２、ｎ＋ 型ドレイン領
域１３と、ｐ＋ 型チャンネルストッパ５との間にそれ
よりも不純物濃度が低い領域１１及び５が介在するので
、その間に生じる接合の逆バイアス電圧による空乏層の
延びはより大きくなる。従って、その間の寄生容量が小
さくなる。これは、ソース領域１２、ドレイン領域１３
の周辺の接合容量が小さくなることを意味する。そして
、素子サイズが微細化すればする程ソース領域１２、ド
レイン領域１３の接合容量全体に占める側面の接合容量
の比が大きくなるので、本ＭＯＳ半導体装置の製造方法
の意義は素子の微細化が進む程大きくなるのである。ま
た、ｎ＋ 型ソース領域１２、ｎ＋ 型ドレイン領域１
３と、ｐ＋ 型チャンネルストッパ５との間にそれより
も不純物濃度が低い領域１１及び５が介在することは、
ホットキャリアを発生しにくくするのである。
【００１３】尚、図２に示したところのゲート電極６を
形成する工程と、図３に示したところの選択酸化膜３の
バーズビーク３ａを除去する工程との順序を逆にしても
良い。即ち、バーズビーク３ａを除去した後、ゲート電
極６を形成するようにしても良い。但し、バーズビーク
３ａを除去した後、ゲート電極６をＣＶＤにより形成す
るとＣＶＤ膜がバーズビーク除去により生じた段部上に
スムーズに成長しなくなりプロセス制御が難しくなる虞
れがあるので、どちらかといえば、図１乃至図６に示す
実施例のようにゲート電極６形成後バーズビーク３ａを
除去する方が良い。
形成する工程と、図３に示したところの選択酸化膜３の
バーズビーク３ａを除去する工程との順序を逆にしても
良い。即ち、バーズビーク３ａを除去した後、ゲート電
極６を形成するようにしても良い。但し、バーズビーク
３ａを除去した後、ゲート電極６をＣＶＤにより形成す
るとＣＶＤ膜がバーズビーク除去により生じた段部上に
スムーズに成長しなくなりプロセス制御が難しくなる虞
れがあるので、どちらかといえば、図１乃至図６に示す
実施例のようにゲート電極６形成後バーズビーク３ａを
除去する方が良い。
【００１４】
【発明の効果】本発明ＭＯＳ半導体装置の製造方法は、
素子形成領域の表面にゲート絶縁膜が形成され、該素子
形成領域を下側にチャンネルストッパを有する選択酸化
膜により囲繞した半導体基板上に素子形成領域上をよぎ
るゲート電極を形成する工程と、上記選択酸化膜の素子
形成領域側の端部（バーズビーク）を選択的にエッチン
グする工程と、上記ゲート電極及び選択酸化膜をマスク
として素子形成領域と逆導電型の不純物をイオン打込み
してソース及びドレインのライトドープ領域を形成する
工程と、上記ゲート電極及び選択酸化膜の側面にサイド
ウォールを形成する工程と、上記ゲート電極、選択酸化
膜及びサイドウォールをマスクとして半導体表面部に素
子形成領域と逆導電型の不純物をイオン打込みすること
によりソース及びドレイン領域を形成する工程とを有す
ることを特徴とするものである。従って、本発明ＭＯＳ
半導体装置の製造方法によれば、高濃度のチャンネルス
トッパの選択酸化膜の素子形成領域側の端部のエッチン
グによりその下にある部分を露出させ、その後、不純物
のライトドープをするので、その部分の不純物濃度を低
くすることができる。そして、この部分をソース、ドレ
イン領域とチャンネルストッパとの間に介在させるので
、ソース、ドレイン領域・チャンネルスチッパ間接合容
量を小さくすることができ、また、ホットキャリアを発
生しにくくすることができる。
素子形成領域の表面にゲート絶縁膜が形成され、該素子
形成領域を下側にチャンネルストッパを有する選択酸化
膜により囲繞した半導体基板上に素子形成領域上をよぎ
るゲート電極を形成する工程と、上記選択酸化膜の素子
形成領域側の端部（バーズビーク）を選択的にエッチン
グする工程と、上記ゲート電極及び選択酸化膜をマスク
として素子形成領域と逆導電型の不純物をイオン打込み
してソース及びドレインのライトドープ領域を形成する
工程と、上記ゲート電極及び選択酸化膜の側面にサイド
ウォールを形成する工程と、上記ゲート電極、選択酸化
膜及びサイドウォールをマスクとして半導体表面部に素
子形成領域と逆導電型の不純物をイオン打込みすること
によりソース及びドレイン領域を形成する工程とを有す
ることを特徴とするものである。従って、本発明ＭＯＳ
半導体装置の製造方法によれば、高濃度のチャンネルス
トッパの選択酸化膜の素子形成領域側の端部のエッチン
グによりその下にある部分を露出させ、その後、不純物
のライトドープをするので、その部分の不純物濃度を低
くすることができる。そして、この部分をソース、ドレ
イン領域とチャンネルストッパとの間に介在させるので
、ソース、ドレイン領域・チャンネルスチッパ間接合容
量を小さくすることができ、また、ホットキャリアを発
生しにくくすることができる。
【図１】本発明ＭＯＳ半導体装置の製造方法の一つの実
施例の第１の工程を示す断面図である。
施例の第１の工程を示す断面図である。
【図２】本発明ＭＯＳ半導体装置の製造方法の一つの実
施例の第２の工程を示す断面図である。
施例の第２の工程を示す断面図である。
【図３】本発明ＭＯＳ半導体装置の製造方法の一つの実
施例の第３の工程を示す断面図である。
施例の第３の工程を示す断面図である。
【図４】本発明ＭＯＳ半導体装置の製造方法の一つの実
施例の第４の工程を示す断面図である。
施例の第４の工程を示す断面図である。
【図５】本発明ＭＯＳ半導体装置の製造方法の一つの実
施例の第５の工程を示す断面図である。
施例の第５の工程を示す断面図である。
【図６】本発明ＭＯＳ半導体装置の製造方法の一つの実
施例の第６の工程を示す断面図である。
施例の第６の工程を示す断面図である。
【図７】図１乃至図６に示すＭＯＳ半導体装置の製造方
法により製造されたＭＯＳＦＥＴの一部を示す平面図で
ある。
法により製造されたＭＯＳＦＥＴの一部を示す平面図で
ある。
１ 半導体基板
２ 半導体基板表面部（ウエル）
３ 選択酸化膜
３ａ 選択酸化膜の素子形成領域側の端部（バーズビ
ーク） ５ チャンネルストッパ ５ａ 低濃度領域 ６ ゲート電極 ８ ライトドープソース領域 ９ ライトドープドレイン領域 １０ サイドウォール １１ 低濃度領域 １２ ソース領域 １３ ドレイン領域
ーク） ５ チャンネルストッパ ５ａ 低濃度領域 ６ ゲート電極 ８ ライトドープソース領域 ９ ライトドープドレイン領域 １０ サイドウォール １１ 低濃度領域 １２ ソース領域 １３ ドレイン領域
Claims (1)
- 【請求項１】 素子形成領域の表面にゲート絶縁膜が
形成され、該素子形成領域を下側にチャンネルストッパ
を有する選択酸化膜により囲繞した半導体基板上に素子
形成領域上をよぎるゲート電極を形成する工程と、上記
選択酸化膜の素子形成領域側の端部を選択的にエッチン
グする工程と、上記ゲート電極及び選択酸化膜をマスク
として素子形成領域と逆導電型の不純物をイオン打込み
してソース及びドレインのライトドープ領域を形成する
工程と、上記ゲート電極及び選択酸化膜の側面にサイド
ウォールを形成する工程と、上記ゲート電極、選択酸化
膜及びサイドウォールをマスクとして半導体表面部に素
子形成領域と逆導電型の不純物をイオン打込みすること
によりソース及びドレイン領域を形成する工程と、を有
することを特徴とするＭＯＳ半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41040390A JPH04215479A (ja) | 1990-12-13 | 1990-12-13 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41040390A JPH04215479A (ja) | 1990-12-13 | 1990-12-13 | Ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04215479A true JPH04215479A (ja) | 1992-08-06 |
Family
ID=18519572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41040390A Pending JPH04215479A (ja) | 1990-12-13 | 1990-12-13 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04215479A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355955B1 (en) | 1998-05-14 | 2002-03-12 | Advanced Micro Devices, Inc. | Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation |
-
1990
- 1990-12-13 JP JP41040390A patent/JPH04215479A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6355955B1 (en) | 1998-05-14 | 2002-03-12 | Advanced Micro Devices, Inc. | Transistor and a method for forming the transistor with elevated and/or relatively shallow source/drain regions to achieve enhanced gate electrode formation |
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