KR100762230B1 - 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 기판에 선형질화막을 포함하는 아이솔레이션을 형성하는 단계와, 상기 기판의 일부를 선택적으로 식각하여 단차를 가지는 소자형성영역을 형성하는 단계와, 상기 소자형성영역 상에 스크린 산화막을 형성하는 단계와, 인산을 이용하여 상기 아이솔레이션 측면의 선형질화막을 균일한 깊이로 리세스(recess) 시키는 단계와, 상기 스크린 산화막을 버퍼로 문턱전압 조절용 이온을 주입하는 단계와, 세정공정을 통해 상기 리세스된 선형질화막을 제거하여 보다 깊고 균일한 깊이의 모우트를 형성하는 단계를 포함하는 반도체 장치의 제조방법에 관한 것이다.

리세스, 단차, 모우트, 아이솔레이션

Description

반도체 장치의 제조방법{manufacturing method for semiconductor device}

도 1a 내지 도 1d는 종래 반도체 장치의 제조공정 수순 단면도.

도 2는 종래 반도체 장치의 단면 전자현미경 사진.

도 3과 도 4는 각각 비트라인 콘택 부근의 모우트와 스토리지 노드 콘택이 형성될 영역의 모우트의 전자현미경 사진.

도 5는 일반적인 평면형 소자형성영역을 가지는 반도체 장치와 종래 단차가 있는 소자형성영역을 가지는 반도체 장치의 항복전압을 비교한 그래프.

도 6a 내지 도 6f는 본 발명에 따르는 반도체 장치의 제조공정 수순 단면도.

*도면의 주요 부분에 대한 부호의 설명*

1:기판 2:월 산화막

3:선형질화막 4:선형산화막

5:아이솔레이션 6:마스크층

7:스크린 산화막

본 발명은 반도체 장치 제조방법에 관한 것으로, 더욱 구체적으로는 단차를 가지는 소자형성영역으로 이루어진 반도체 장치에 있어서, 비트라인 콘택과 스토리지 노드 콘택의 형성영역에 위치하는 모우트(moat) 깊이 차이를 해소하고, 펀치 쓰루 항복전압의 특성을 향상시킬 수 있는 반도체 장치 제조방법에 관한 것이다.

일반적으로, 단차를 가지는 소자형성영역을 가지는 반도체 메모리 장치는 STAR(STep gated Asymetry Recess) CELL로 칭한다.

이와 같이 단차를 가지는 소자형성영역을 가지는 반도체 장치는 셀 문턱전압의 증가로 인하여 리프레시 특성이 우수한 장점이 있다.

그러나, 아이솔레이션 부근의 비트라인 콘택(BLC)과 스토리지 노드 콘택(SNC) 부분의 모우트(moat) 깊이가 서로 상이한 문제점과 아울러 스토리지 노드의 누설전류를 줄이기 위하여 낮은 게이트 문턱전압을 가지도록 이온을 주입하여, 항복전압(BV) 특성이 열화되는 문제점이 있었다.

이하, 첨부한 도면을 참고로 이러한 종래기술에 의한 반도체 장치 제조방법의 문제점을 더욱 상세히 설명하기로 한다.

도 1a 내지 도 1d는 종래 단차를 가지는 소자형성영역을 포함하는 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 얕은 트렌치를 형성하고, 그 트렌치 내에 월 산화막(2), 선형질화막(3), 선형산화막(4)을 증착한 후, 아이솔레이션(5)을 형성하는 단계(도 1a)와, 상기 아이솔레이션(5)의 상부 및 그 아이솔레이션(5)의 사이에 노출된 기판(1)의 중앙상부에 마스크층(6)을 형성하는 단계(도 1b)와, 상기 마스크층(6)을 식각마스크로 상기 노출된 기판(1)을 식각하여 단차를 가지는 기판(1)을 형성한 후, 마스크층(6)을 제거하는 단계(도 1c)와, 상기 기판(1)의 소자형성영역 상에 스크린 산화막(7)을 증착하고, 문턱전압 조절용 이온을 주입하는 단계(도 1d)를 포함하여 구성된다.

이하, 상기와 같이 구성된 종래 반도체 장치의 제조방법을 보다 상세히 설명한다.

먼저, 도 1a에 도시한 바와 같이 기판(1)의 상부에 패드산화막(미도시함)과 패드질화막(미도시함)을 순차적으로 증착하고, 사진식각공정으로 패터닝하여 기판(1)의 일부를 노출시킨다.

그리고, 상기 노출된 기판(1)을 건식식각하여 트렌치를 형성한 다음, 상기 트렌치가 형성된 결과물의 상부전면에 월 산화막(2)과 선형질화막(3) 및 선형산화막(4)을 순차적으로 증착한다.

그런 다음, 상기 구조의 상부에 산화막을 두껍게 증착하고 평탄화하여 아이솔레이션(5)을 형성한 후, 상기 기판(1)의 상부에 위치하는 선형질화막(3), 월 산화막(2), 패드질화막 및 패드산화막을 제거한다.

이어서, 도 1b에 도시한 바와 같이 상기 아이솔레이션(5)의 형성으로 소자형성영역을 정의한 후, 그 소자형성영역의 중앙상부와 상기 아이솔레이션(5)의 상부에만 선택적으로 위치하는 마스크층(6)을 형성한다.

그 다음, 도 1c에 도시한 바와 같이 상기 마스크층(6)을 하드마스크로 사용하는 식각공정으로 노출된 기판(1)을 소정깊이로 식각한다.

상기와 같은 식각으로 기판(1)의 비트라인 콘택이 형성될 영역은 높고, 스토리지 노드 콘택이 형성될 영역은 낮은 단차의 차이가 발생한다.

이때, 상기 비트라인 콘택과 스토리지 노드 콘택이 접하는 위치의 아이솔레이션(5)의 측면부 모우트(moat)의 깊이는 서로 다르게 형성된다.

도 2는 상기 반도체 장치의 단면 전자현미경 사진이며, 도 3과 도 4는 각각 비트라인 콘택 부근의 모우트와 스토리지 노드 콘택이 형성될 영역의 모우트의 전자현미경 사진이다.

상기의 사진들에서 알 수 있듯이 상기 비트라인 콘택 부근의 모우트는 약 40Å, 스토리지 노드 콘택 부근의 모우트는 약 0Å의 깊이를 가지도록 형성된다.

그 다음, 상기 마스크층(6)을 제거한다.

이어서, 도 1d에 도시한 바와 같이 상기 기판(1)의 소자형성영역 상에 스크린 산화막(7)을 형성한 후, 문턱전압 조절을 위한 이온주입을 수행한다. 이때, 상기 문턱접압 조절용 이온주입의 정도는 스토리지 노드의 누설전류를 감안하여 낮은 문턱전압을 유지하도록 주입한다.

그러나, 상기와 같은 낮은 문턱전압을 유지하도록 적은 양의 이온을 주입하게 되면, 그 항복전압 특성이 열화되는 문제가 있다.

도 5는 일반적인 평면형 소자형성영역을 가지는 반도체 장치와 종래 단차가 있는 소자형성영역을 가지는 반도체 장치의 항복전압을 비교한 그래프로서, 단차가 있는 소자형성영역을 가지는 반도체 장치는 그 항복전압 특성이 평면형 반도체 장치에 비하여 열화됨을 알 수 있다.

상기와 같은 두 콘택부의 모우트 깊이 차이와 항복전압 특성은 모우트의 깊이를 보다 깊게 형성함으로써 해결이 가능하다.

이러한 모우트 깊이의 제어방법은 패드 질화막을 과도하게 제거하거나, 채널 이온주입량을 증가시켜 이후의 공정에서 산화막을 다량으로 식각하도록 함으로써 제어할 수 있다.

그러나 상기 채널 이온주입량을 증가시키는 방법은 스토리지 노드의 누설전류를 증가시키는 문제점이 있으며, 패드 질화막을 과도하게 식각하는 방법은 비트라인 콘택 부근의 모우트는 그 깊이가 깊어지나, 스토리지 노드 콘택 부근의 모우트는 그 깊이가 깊어지지 않는다.

이는 스토리지 노드 콘택 부근의 선형질화막(3)이 패드 질화막 제거시, 리세스되었어도 다음 공정에서 기판(1)의 상부를 식각하는 과정에서 선형질화막(3)도 식각되어 선형질화막(3)의 리세스 효과를 감소시켜 모우트 깊이에 영향을 줄 수 없기 때문이다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 스토리지 노드 콘택 측과 비트라인 콘택 측의 모우트 깊이를 보다 깊게 형성하여 항복전압 특성을 향상시킬 수 있는 반도체 장치의 제조방법을 제공한다.

본 발명의 다른 목적은 상기 모우트의 깊이를 보다 깊게 형성함과 아울러 스토리지 노드 콘택 측과 비트라인 콘택 측의 모우트 깊이를 동등하게 만들 수 있는 반도체 장치의 제조방법을 제공한다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 기판에 선형질화막을 포함하는 아이솔레이션을 형성하는 단계와, 상기 기판의 일부를 선택적으로 식각하여 단차를 가지는 소자형성영역을 형성하는 단계와, 상기 소자형성영역 상에 스크린 산화막을 형성하는 단계와, 인산을 이용하여 상기 아이솔레이션 측면의 선형질화막을 균일한 깊이로 리세스(recess) 시키는 단계와, 상기 스크린 산화막을 버퍼로 문턱전압 조절용 이온을 주입하는 단계와, 세정공정을 통해 상기 리세스된 선형질화막을 제거하여 보다 깊고 균일한 깊이의 모우트를 형성하는 단계를 포함하여 된 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.

여기서, 상기 인산을 이용한 선형질화막을 리세스 시키는 단계는 습식 베스(wet bath)의 온도를 157 내지 163℃를 유지한 상태로 3분 이상 진행하는 것이 바람직하다.

또한, 상기 선형질화막은 균일하게 리세스시켜 70Å~130Å 정도의 모우트(moat) 깊이를 구현하는 것이 바람직하다.

이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하 는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.

도 6a 내지 도 6f는 본 발명에 따르는 반도체 장치의 제조공정 수순 단면도로서, 이에 도시한 바와 같이 기판(1)의 일부에 트렌치를 형성하고, 그 트렌치 내에 월 산화막(2), 선형질화막(3), 선형산화막(4)을 형성한 후, 그 트렌치 내에 위치하는 아이솔레이션(5)을 형성하는 단계(도 6a)와, 상기 아이솔레이션(5)의 상부와 기판(1)의 중앙상부에 마스크층(6)을 형성하는 단계(도 6b)와, 상기 마스크층(6)의 사이에 노출된 기판(1)을 소정의 깊이로 식각하여 단차를 가지는 소자형성영역을 형성한 후, 그 마스크층(6)을 제거하는 단계(도 6c)와, 상기 소자형성영역 상에 스크린 산화막(7)을 형성하는 단계(도 6d)와, 인산을 이용하여 상기 선형질화막(3)을 선택적으로 리세스시키는 단계(도 6e)와, 상기 스크린 산화막(7)을 버퍼로 문턱전압 조절을 위한 이온주입을 수행한 후, 세정을 통해 상기 리세스된 선형질화막(3)을 제거하는 단계(도 6f)로 이루어진다.

그러면, 이하, 상기와 같이 구성되는 본 발명에 따르는 반도체 장치의 제조방법을 보다 상세히 설명한다.

먼저, 도 6a에 도시한 바와 같이 기판(1)의 상부일부에 패드산화막과 패드질화막의 적층구조 식각마스크(미도시함)를 형성하고, 그 식각마스크를 이용하여 노 출된 기판(1)을 건식식각하여 트렌치(미도시함)를 형성한다.

그 다음, 상기 트렌치가 형성된 결과물 상부전면에 월 산화막(2), 선형질화막(3), 선형산화막(4)을 순차적으로 증착한 후, 아이솔레이션 형성을 위한 산화막을 두껍게 증착한다.

그 다음, 상기 두껍게 증착된 산화막을 화학적 기계적 연마법으로 연마하여 아이솔레이션(5)을 형성한다.

그 후, 상기 기판(1)의 상부에 위치하는 선형산화막(4), 선형질화막(3), 월 산화막(2), 패드질화막 및 패드산화막을 제거한다.

그리고, 도 6b에 도시한 바와 같이 상기 아이솔레이션(5)의 상부와 기판(1)의 중앙상부에 마스크층(6)을 형성한다.

이어서, 도 6c에 도시한 바와 같이 상기 마스크층(6)을 식각마스크로 사용하는 식각공정으로 노출된 기판(1)을 소정의 깊이로 식각한다. 이때, 상기의 식각공정으로 게이트 부분의 단차가 높고, 비트라인 콘택 및 스토리지 노드 콘택 부분의 단차를 낮게 형성한다. 이러한 공정의 결과, 상기 기판(1) 상에 단차를 가지는 소자형성영역이 형성된다.

그 다음, 도 6d에 도시한 바와 같이 상기 소자형성영역 상에 스크린 산화막(7)을 형성한다. 스크린 산화막(7)을 형성하는 통상적인 공정에 따라, 예를 들어, 상기 기판(1)의 전면에 대해 열산화 공정을 진행하면 상기 월 산화막(2), 선형질화막(3), 선형산화막(4) 및 아이솔레이션(5)이 형성된 영역에서는 열산화막이 형성되지 않고, 기판(1)이 노출된 영역에서만 열산화막이 선택적으로 형성되어, 기판(1) 상의 소자형성영역에만 스크린 산화막(7)이 선택적으로 형성될 수 있다.

이어서, 도 6e에 도시한 바와 같이 인산(H₃PO₄) 용액을 이용하여 상기 아이솔레이션(5)의 측면에 노출된 선형질화막(3)을 리세스(recess) 시킨다. 이때, 상기 인산을 이용한 선형질화막(3)의 리세스 공정은 157℃ 내지 163℃의 습식 배스(wet bath)의 온도를 유지하며, 3분 이상 진행한다.

상기와 같은 리세스 공정에 의하여 이후의 세정공정에서 상기 리세스된 선형질화막(3)은 제거되며, 그 모우트(moat)의 깊이는 70Å~130Å이며, 바람직하게는 100Å 정도가 된다.

그 다음, 도 6f에 도시한 바와 같이 상기 증착된 스크린 산화막(7)을 버퍼로 사용하는 이온주입공정으로 문턱전압 조절용 이온을 주입한다.

그런 다음, 세정공정을 통해 상기 리세스된 선형질화막(3)을 제거하여 모우트의 깊이를 깊고 균일하게 만든다.

이상에서는 본 발명을 특정의 바람직한 실시 예들을 들어 도시하고 설명하였으나, 본 발명은 상기한 실시 예들에 한정되지 않으며 본 발명의 개념을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능하다.

상기한 바와 같이 본 발명은 단차를 가지는 소자형성영역을 형성하고, 스크린 산화막을 형성한 후 인산을 이용하여 선형질화막의 상부측을 균일한 깊이로 리세스시키고, 이후의 공정에서 그 리세스된 선형질화막을 제거함으로써, 모우트의 깊이를 보다 깊고 균일하게 하여, 반도체 장치의 항복전압 특성을 향상시키는 효과가 있다.

Claims (3)

1. 기판에 선형질화막을 포함하는 아이솔레이션을 형성하는 단계와,

   상기 기판의 일부를 선택적으로 식각하여 단차를 가지는 소자형성영역을 형성하는 단계와,

   상기 소자형성영역상에 스크린 산화막을 형성하는 단계와,

   인산을 이용하여 상기 아이솔레이션 측면의 선형질화막을 균일한 깊이로 리세스(recess) 시키는 단계와,

   상기 스크린 산화막을 버퍼로 문턱전압 조절용 이온을 주입하는 단계와,

   세정공정을 통해 상기 리세스된 선형질화막을 제거하여 보다 깊고 균일한 깊이의 모우트를 형성하는 단계를 포함하여 된 것을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서,

   상기 인산을 이용한 선형질화막을 리세스 시키는 단계는 습식 베스(wet bath)의 온도를 157℃ 내지 163℃를 유지한 상태로 3분 이상 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
3. 제1항 또는 제2항에 있어서,

   상기 선형질화막은 균일하게 리세스시켜 비트라인 콘택 영역과 스토리지 노드 콘택 영역의 모우트 깊이를 70Å~130Å으로 구현하는 것을 특징으로 하는 반도체 장치의 제조방법.

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