JP2003347417A - 集積回路においてｅｓｄ保護または雑音軽減あるいはその両方を提供するための方法および装置 - Google Patents

集積回路においてｅｓｄ保護または雑音軽減あるいはその両方を提供するための方法および装置

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Abstract

(57)【要約】 【課題】 ＥＳＤ回路を、共通基板をもつ集積回路を保
護するのに十分な構造に提供すること。 【解決手段】 基板内の固有抵抗をＥＳＤトリガまたは
雑音抑止の一部あるいはその両方として使用するＥＳＤ
デバイスおよび雑音抑止デバイスのいずれか一方または
両者を有する集積回路を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に静電放電
（ＥＳＤ）保護回路に関し、より詳細には集積回路に関
係するＥＳＤ回路に関する。
【０００２】
【従来の技術】電子コンポーネントならびに集積回路の
内部構造がますます小型化するにつれて、電子コンポー
ネントを完全に破壊あるいはその他の形で損傷しやすく
なる。特に、多くの集積回路は静電放電による損傷をき
わめて受けやすい。静電放電（ＥＳＤ）とは、直接接触
によって引き起こされる、あるいは静電場によって誘導
される、静電位（電圧）の異なる物体間における静電荷
の移動である。静電放電、すなわちＥＳＤは電子工業に
おいて重要な問題になってきている。
【０００３】ＥＳＤ事象に起因するデバイスの故障は、
直ちに破局的になったり、明らかになるとは限らない。
しばしば、デバイスはわずかに弱くなるだけであるが、
正常な動作応力に余り耐えられず、したがって、信頼性
の問題を引き起こすことがある。したがって、各種のコ
ンポーネントを保護するために、各種のＥＳＤ保護回路
をデバイスに含めなければならない。
【０００４】高速データ伝送、光相互接続、無線、有線
市場など様々な応用分野でシステム−オン−チップ（Ｓ
ＯＣ）を使用することが指数関数的に広がっている。こ
れらの応用分野の各々は広範囲の電力供給条件、独立電
源ドメインの数、および回路性能上の目的をもつ。一般
に、異なる電源ドメインが、集積チップのディジタル、
アナログおよび無線周波数（ＲＦ）の機能ブロックの間
に確立される。システム−オン−チップ（ＳＯＣ）の場
合、異なる回路およびシステム機能が共通のチップ基板
に統合される。
【０００５】しかし、共通基板の使用はさらなる雑音お
よびＥＳＤの問題をもたらす。こうした追加の問題に対
処するために、様々な方法が使用されている。たとえ
ば、雑音の相互作用を避けるために回路を空間的に分離
し、または電流の流れを妨げるために間に構造を設け、
あるいはその両方を行うことが当業界で普通のことであ
る。もう１つの方法は、別々のパッド（またはピン）を
使用して、回路機能への電源接続およびアース接続を分
離することである。
【０００６】あるアースから別のアースへの雑音結合を
避けるために、回路機能ブロックのアースは、ウェル、
タブ、半導体チップの絶縁エピタキシャル領域によっ
て、また、バイア、導線および電源パッドの独立した電
気的相互接続を使用して、一般にチップ基板から分離
し、ときには減結合させる。
【０００７】上記の方法はディジタル、アナログ回路お
よび無線周波数（ＲＦ）ブロックが同一の集積回路また
はＳＯＣで使用される場合に、最も盛んである。
【０００８】電源ドメインとアース・ドメインを互いに
分離する方法は新しいＥＳＤ問題をもたらす。このよう
な集積回路のＥＳＤテストは、ピン・レール間、レール
相互間およびピン相互間で行わなければならない。さら
に、下記のＥＳＤ規則を守らなければならない。すなわ
ち、（１）ＥＳＤ事象から導入される電流はある電源ド
メインのどのピンから異なる電源ドメインのどのピンへ
も流れることはできない。（２）同様に、ＥＳＤ事象か
ら導入される電流はある電源ドメインから異なる電源ド
メイン（従属ドメインでも独立ドメインでも）へ流れる
ことができない。
【０００９】
【発明が解決しようとする課題】したがって、ＥＳＤ回
路を、共通基板をもつ集積回路を保護するのに十分な構
造にすることができれば有利であろう。このようなＥＳ
Ｄ回路を雑音軽減回路と組み合わせることができれば、
さらに有利であろう。本発明は、このようなＥＳＤ回路
を提供するものである。
【００１０】
【課題を解決するための手段】一態様において、本発明
は、基板の固有抵抗を用いて、互いに別々の電源ピンま
たはアース・ピンあるいはその両方をもつ回路に対する
ＥＳＤデバイスをトリガする。
【００１１】他の態様において、本発明は、基板の固有
抵抗を強化し、この強化された抵抗をＥＳＤデバイスに
対するトリガとして使用する。
【００１２】さらに他の態様において、本発明は、雑音
が回路に導入されないようにするために低雑音デバイス
を使用する。
【００１３】上記および他の目的、態様および利点は、
図面を参照して行う本発明の好ましい実施形態について
の以下の詳細な説明からよりよく理解されよう。
【００１４】
【発明の実施の形態】タイミングの問題などに関する詳
細は、そのような詳細が本発明を完全に理解するには必
要なく、かつ当該技術の技術者の技量の範囲内にある限
り、大部分は省略する。
【００１５】本発明は、共通基板の固有抵抗（またはそ
れを強化したもの）を用いて、ＥＳＤデバイスまたは雑
音抑止回路あるいはその両方をトリガする。先に論じた
ように、このような共通基板は、ディジタル、アナロ
グ、およびＲＦ回路の何らかの組合せを有し、かつ電源
ドメインまたはアース・ドメインあるいはその両方が互
いに分離されている応用例でもっとも一般に使用されて
いる。
【００１６】ここで図面、特に図１を参照すると、本発
明を実施できる集積回路のブロック図が示されている。
具体的にいうと、ｐ型でもｎ型でもよい基板領域１６が
示されている。図では３個のパッド（１０、１２、およ
び１４）が基板１６に結合されている。説明を容易にす
るため、たとえば、パッド１０および１４がそれぞれデ
ィジタル・アース・レールおよびアナログ・アース・レ
ールに接続されると想定することができる。固有基板抵
抗がパッド１０と１４の間に形成され、それが、パッド
１２によって定義される２つの抵抗値１８Ａと１８Ｂに
分割される。本発明では、図２に示すように抵抗値１８
Ａと１８Ｂを用いてＥＳＤデバイスをトリガする。
【００１７】図２は、本発明の教示に従って基板１６の
固有抵抗を使用したＥＳＤデバイスを示すブロック図で
ある。ＥＳＤネットワーク２２はパッド１０と１４の間
に置かれ、中央ノード１２をトリガとして使用する。中
央ノード１２は、中央ノード１２とパッド１４の間隔に
対するパッド１０と中央ノード１２の間隔の関数である
電圧をもつ。したがって、基板１６における間隔または
ドープ濃度あるいはその両方を変更することにより、Ｅ
ＳＤネットワーク２２に対するトリガ電圧を（対称的ま
たは非対称的に）変更することができる。
【００１８】中央ノード１２およびＥＳＤネットワーク
２２によって提供される追加の利益として、新たに作成
された抵抗要素１８Ａおよび１８Ｂは、パッド１０と１
４の間の雑音軽減機能としても働くこともできる。
【００１９】次に図３を参照すると、本発明の教示によ
るＭＯＳＦＥＴトランジスタとしてのＥＳＤデバイス２
２の例を示す概略図が示されている。
【００２０】図１および図２に関連して先に論じたよう
に、抵抗要素１８Ａと１８Ｂは中央ノード１２を形成す
る。抵抗要素１８Ａおよび１８Ｂはパッド１０と１４の
間の雑音軽減機能として働く。パッド１０および１４は
回路機能、電源またはアース結線に接続されることがで
きる。雑音軽減機能の中央ノード１２もＭＯＳＦＥＴ要
素２２を始動するためのトリガ要素として働く。中央ノ
ード１２の電位がＭＯＳＦＥＴの閾電位を超えると、パ
ッド１０と１４の間に電流が流れる。
【００２１】複数個のＥＳＤ要素は、図４に関して示し
説明するように、パッド１０と１４の間の雑音結合をさ
らに軽減するために直列または並列構成でカスケード接
続されることができる。
【００２２】次に図４を参照すると、複数個のＥＳＤ要
素が本発明の教示に従ってどのようにしてパッド１０と
１４の間にシリアル／パラレル構成でカスケード接続で
きるかの例を示す概略図が示されている。
【００２３】ＥＳＤ要素２４および２６が、パッド１０
と１４の間に直列でカスケード接続されている。この例
では、ＥＳＤ要素２４および２６はＭＯＳＦＥＴとして
表されている。抵抗要素１８Ａ〜１８ＣはそれぞれのＭ
ＯＳＦＥＴ２４および２６（抵抗値をさらに高めるため
に異なるドープ量を含むことができる）の各々に対する
ゲートの配置によって定義され、ＭＯＳＦＥＴ２４およ
び２６に対するトリガ要素として働く。
【００２４】本発明をＥＳＤデバイスに対するトリガと
して共通基板の固有抵抗を使用することに関して論じて
きたが、この抵抗は図６に関連して示し説明するような
ドーピングまたはアレイ構造あるいはその両方のような
様々な手段によって強化／増大されることができる。
【００２５】図５は、本発明の教示による構造のアレイ
によって形成される強化基板抵抗１８Ａ〜１８Ｂを示す
ブロック図である。パッド１０と１２の間に、抵抗３０
Ａを形成する第１の構造アレイが置かれている。またパ
ッド１２および１４の間には、抵抗３０Ｂを形成する第
２の構造アレイが置かれている。
【００２６】抵抗３０Ａおよび３０Ｂは基板の固有抵抗
１８Ａと１８Ｂを増大させる。
【００２７】これらの構造は、たとえば、深いトレンチ
分離構造、テーパ付きトレンチ領域、浅いトレンチ分離
構造、絶縁アイランド（たとえば、基板領域によって分
離されたシリコン・オン・インシュレータ（ＳＯＩ）領
域）、トリプル・ウェル注入バンド、トリプル・ウェル
構造、ウェル構造、および分離エピタキシャル領域また
はサブコレクタ領域である。
【００２８】ＤＲＡＭセルに使用されるような深いトレ
ンチ構造は５〜１５μｍの深さを有することができる。
バイポーラ・トランジスタに使用される深いトレンチ構
造は一般に３〜７μｍの範囲である。ＲＦシリコン・ゲ
ルマニウム技術に使用されるテーパ付きトレンチ構造は
一般に２〜５μｍの深さである。ウェル構造は一般にシ
リコン表面から２μｍ未満ないし１２μｍである。
【００２９】先に論じたように、共通基板の固有抵抗ま
たは強化抵抗はＥＳＤデバイスに対するトリガとして使
用できる。図７に関連して説明するようにこの抵抗をさ
らに雑音抑止回路と組み合わせて使用するのも有利であ
る。図６は、本発明の教示による共通基板の固有抵抗ま
たは強化抵抗を使用したＥＳＤデバイス５２と雑音抑止
回路（６２および６０Ａ〜６０Ｂ）の組合せを示す概略
図である。ＥＳＤデバイス５２はパッド４０と４２の間
に置かれる。ＥＳＤデバイス５２のトリガ部分の配置に
よって抵抗５０Ａ〜５０Ｂが規定される。抵抗５０Ａ〜
５０ＢをＥＳＤデバイス５２に対するトリガとして使用
することに加えて、これらの抵抗をキャパシタ６０Ａ〜
６０Ｂに結合して、増幅器６２に給電するＲＣネットワ
ークを形成する。増幅器６２はパッド４４に見られる雑
音を減らすため信号を抑止し反転させる。
【００３０】この実施形態で、他のＥＳＤ要素を使用す
ることができる。たとえば、ＭＯＳＦＥＴ構造、シリコ
ン制御整流器、バイポーラ・トランジスタおよび他の形
態のダイオード要素を使用して、この実施形態の趣旨を
実現することができる。さらに、増幅器６２は電力レー
ルとアース・レールの間のＥＳＤ機能として働くことも
できる。雑音機能の他に、増幅器６２は一般にドレイン
・ソース構成のカスケード接続ＭＯＳＦＥＴまたは共通
エミッタ構成のバイポーラ・トランジスタを有する。増
幅器６２のサイズはそれ自体の電源レールとそれ自体の
アース・レールの間に電流が流れるように定義されるこ
とができる。以下の全ての実施形態において、これを利
用して、電力レール（たとえば、ＶＤＤ）とそのアース
・レール（たとえば、ＶＳＳ）の間でＥＳＤ保護を行う
助けとすることができる。
【００３１】図７は本発明の教示による共通基板の固有
抵抗または強化抵抗を使用した複数個のＥＳＤデバイス
５４〜５６と雑音抑止回路（６２および６０Ａ〜６０
Ｂ）の組合せを示す概略図である。要素６２、６０Ａ〜
６０Ｂ、および５０Ａ〜５０Ｂは、図７に関連して既に
論じたように機能する。この例では、２個のＥＳＤデバ
イス５４および５６はパッド４０と４４の間にカスケー
ド直列構成で配置されており、中央ノード４２をトリガ
として使用する。
【００３２】図８は、図７〜図８のＥＳＤまたは雑音軽
減回路あるいはその両方が本発明の教示によって使用で
きるさらなる実施形態を示すブロック図である。この実
施形態では、複数個の入出力回路７０とサービス・モジ
ュール８０をもつ構造が示されている。複数個の入出力
回路７０は、サービス・モジュール８０に接続され、そ
こでは信号がサービス・モジュール８０に含まれる雑音
／ＥＳＤ回路８２に送られる。サービス・モジュール８
０は雑音／ＥＳＤ回路８２と他のＥＳＤ機能８４を含
む。ＥＳＤ機能８４は、たとえば、ＶＤＤ電源とＶＳＳ
電源の間に使用されるＥＳＤ電力クランプとすることが
できる。雑音／ＥＳＤ回路８２は図６〜図８に関連して
先に論じた実装のどれでもよい。
【００３３】このアーキテクチャは、ＳＲＡＭ、ＤＲＡ
Ｍ、論理、ＡＳＩＣ実装、マイクロプロセッサ、混合信
号製品、ＢｉＣＭＯＳアプリケーションおよびＲＦ製品
に使用できる。このアーキテクチャでは、回路からのデ
ィジタル雑音は雑音抑止ネットワークで吸収され、処理
される。さらに、ＥＳＤ保護は、サービス・モジュール
内で、基板抵抗ネットワークによって始動されたＥＳＤ
ネットワークによって扱われる。これらの回路は、オフ
チップ・ドライバや受信機ネットワークなどの周辺回路
からなることができる。サービス・モジュールはネット
ワークに電力を提供することもできる。
【００３４】雑音抑止およびＥＳＤネットワークにおい
ては、ネットワークに使用される要素がそれ自体大きな
雑音源でない（すなわち、システムの雑音環境を低化さ
せない）ことが重要である。さらに、電源レール間の結
合を最小にする要素を使用することが望ましい。低雑音
抑止／ＥＳＤネットワークを提供するために、低雑音要
素をできるだけ使用すべきである。低容量要素も容量性
結合を最小にする。これらの要素は、たとえば、重水素
ゲートを使用した低雑音トランジスタとすることができ
る。さらに、デュアル・ゲートＭＯＳＦＥＴおよびトリ
プル・ゲートＭＯＳＦＥＴを使用して、容量性結合を低
下させ、図１〜図８のネットワーク活動化の閾電圧を増
大させることができる。低直列抵抗および低容量をもつ
バラクタを使用して低雑音ダイオード構造を実施形態に
実装することができる。低抵抗ダイオードは、バラクタ
構造内に高ドープのサブコレクタを使用して作成される
ことができる。低容量は、ｐ−ｉ−ｎダイオード、非ペ
デスタル・バイポーラＳｉバラクタ、ＳＴＩ結合ｐ＋／
レトログレードｎ―ウェル・ダイオードおよび他の低容
量要素を使用して実現することができる。
【００３５】図９は、標準の二酸化シリコン・ゲートＭ
ＯＳＦＥＴ構造および重水素ゲートＭＯＳＦＥＴ構造の
雑音を１／ｆに対してプロットしたグラフである。
【００３６】上記の発明の構造に、以上説明し特許請求
の範囲に記載した本発明の趣旨および範囲を逸脱せずに
様々な変更を加えることができる。上記の実施形態の様
々な態様を組み合わせ、または変更し、あるいはその両
方を行うことができる。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３８】（１）活動化のためのトリガを有するＥＳ
Ｄデバイスと、トリガに結合された基板とを備える、集
積回路。 （２）前記基板に結合された第１パッドと、前記基板に
結合された第２パッドとをさらに備える、上記（１）に
記載の集積回路。 （３）前記ＥＳＤデバイスが前記第１パッドと前記第２
パッドの間に結合されている、上記（１）に記載の集積
回路。 （４）前記トリガへの前記基板の結合位置に対する前記
第１パッドの相対位置が第１抵抗を定義する、上記
（３）に記載の集積回路。 （５）前記トリガへの前記基板の結合位置に対する前記
第２パッドの相対位置が第２抵抗を定義する、上記
（４）に記載の集積回路。 （６）ＥＳＤデバイスが、前記第１パッドに結合された
ソースと、前記第２パッドに結合されたドレインと、前
記基板に結合されたゲートとを有するＭＯＳＦＥＴであ
る、上記（５）に記載の集積回路。 （７）前記ＭＯＳＦＥＴのゲートが重水素からなる、上
記（５）に記載の集積回路。 （８）雑音抑止回路と、前記雑音抑止回路に結合され、
抵抗機能を果たすための基板とを備える、集積回路。 （９）前記基板に結合された第１パッドと、前記基板に
結合された第２パッドとをさらに備える、上記（８）に
記載の集積回路。 （１０）第１抵抗が、前記雑音抑止回路に結合された前
記基板の位置に対する前記第１パッドの相対位置によっ
て定義される、上記（９）に記載の集積回路。 （１１）活動化のためのトリガを有するＥＳＤデバイス
と、雑音抑止デバイスと、前記トリガおよび雑音抑止デ
バイスに結合された基板とを備える、集積回路。 （１２）前記基板に結合された第１パッドと、前記基板
に結合された第２パッドとをさらに備える、上記（１
１）に記載の集積回路。 （１３）前記トリガおよび雑音抑止回路の結合に対する
前記第１パッドの結合からの相対位置が第１抵抗を定義
する、上記（１２）に記載の集積回路。 （１４）前記トリガおよび雑音抑止回路の結合に対する
前記第２パッドの結合からの相対位置が第２抵抗を定義
する、上記（１３）に記載の集積回路。 （１５）前記第１抵抗と直列に結合された第３抵抗と、
前記第２抵抗と直列に結合された第４抵抗とをさらに備
える、上記（１４）に記載の集積回路。 （１６）前記第３および第４抵抗が前記基板内のトレン
チから形成されている、上記（１５）に記載の集積回
路。
【図面の簡単な説明】
【図１】本発明を実施できる集積回路を示すブロック図
である。
【図２】本発明の教示による基板の固有抵抗を使用した
ＥＳＤデバイスを示すブロック図である。
【図３】本発明の教示によるＭＯＳＦＥＴトランジスタ
としての図２のＥＳＤデバイスの例を示す概略図であ
る。
【図４】本発明の教示による図２のパッド間に複数個の
ＥＳＤ要素がどのようにシリアル／パラレル構成でカス
ケードされうるかの例を示す概略図である。
【図５】本発明の教示による構造のアレイによって形成
される強化された基板抵抗を示すブロック図である。
【図６】本発明の教示による共通基板の固有抵抗または
強化抵抗を使用したＥＳＤデバイスと雑音抑止回路の組
合せを示す概略図である。
【図７】本発明の教示による共通基板の固有抵抗または
強化抵抗を使用した複数個のＥＳＤデバイスと雑音抑止
回路の組合せを示す概略図である。
【図８】図７および図８のＥＳＤまたは雑音抑止回路あ
るいはその両方が本発明の教示に従って使用できるさら
なる実施形態を示すブロック図である。
【図９】標準の二酸化シリコン・ゲートＭＯＳＦＥＴ構
造と重水素ゲートＭＯＳＦＥＴ構造の雑音を１／ｆに対
してプロットしたグラフである。
【符号の説明】
１０ パッド １２ パッド、中央パッド、中央ノード １４ パッド １６ 基板 １８Ａ 抵抗要素 １８Ｂ 抵抗要素 １８Ｃ 抵抗要素 ２２ ＥＳＤネットワーク ２４ ＥＳＤ要素 ２６ ＥＳＤ要素 ３０Ａ 抵抗 ３０Ｂ 抵抗 ４０ パッド ４２ パッド ４４ パッド ５０Ａ 抵抗 ５０Ｂ 抵抗 ５２ ＥＳＤデバイス ５４ ＥＳＤデバイス ５６ ＥＳＤデバイス ６０Ａ キャパシタ ６０Ｂ キャパシタ ６２ 増幅器 ７０ 入出力回路 ８０ サービス・モジュール ８２ 雑音／ＥＳＤ回路 ８４ ＥＳＤ機能
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラミンダーパル・シン アメリカ合衆国05452 バーモント州エセ ックス・ジャンクション ウィンドリッ ジ・ロード 42 (72)発明者 スティーブン・ハワード・ボールドマン アメリカ合衆国05403 バーモント州サウ スバーリントン オールド・ファーム・ロ ード 75 Ｆターム(参考） 5F038 AR30 BE07 BH02 BH07 BH13 BH19 DF01 DF05 EZ20 5F048 AA02 AC01 BB01 BB06 BB07 BB11 CC01 CC03 CC04 CC06 CC08 CC15 CC16 5F140 AA03 AA38 AB10 CA10 DA08

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】活動化のためのトリガを有するＥＳＤデバ
    イスと、 トリガに結合された基板とを備える、集積回路。
  2. 【請求項２】前記基板に結合された第１パッドと、 前記基板に結合された第２パッドとをさらに備える、請
    求項１に記載の集積回路。
  3. 【請求項３】前記ＥＳＤデバイスが前記第１パッドと前
    記第２パッドの間に結合されている、請求項１に記載の
    集積回路。
  4. 【請求項４】前記トリガへの前記基板の結合位置に対す
    る前記第１パッドの相対位置が第１抵抗を定義する、請
    求項３に記載の集積回路。
  5. 【請求項５】前記トリガへの前記基板の結合位置に対す
    る前記第２パッドの相対位置が第２抵抗を定義する、請
    求項４に記載の集積回路。
  6. 【請求項６】ＥＳＤデバイスが、前記第１パッドに結合
    されたソースと、前記第２パッドに結合されたドレイン
    と、前記基板に結合されたゲートとを有するＭＯＳＦＥ
    Ｔである、請求項５に記載の集積回路。
  7. 【請求項７】前記ＭＯＳＦＥＴのゲートが重水素からな
    る、請求項５に記載の集積回路。
  8. 【請求項８】雑音抑止回路と、 前記雑音抑止回路に結合され、抵抗機能を果たすための
    基板とを備える、集積回路。
  9. 【請求項９】前記基板に結合された第１パッドと、 前記基板に結合された第２パッドとをさらに備える、請
    求項８に記載の集積回路。
  10. 【請求項１０】第１抵抗が、前記雑音抑止回路に結合さ
    れた前記基板の位置に対する前記第１パッドの相対位置
    によって定義される、請求項９に記載の集積回路。
  11. 【請求項１１】活動化のためのトリガを有するＥＳＤデ
    バイスと、 雑音抑止デバイスと、 前記トリガおよび雑音抑止デバイスに結合された基板と
    を備える、集積回路。
  12. 【請求項１２】前記基板に結合された第１パッドと、 前記基板に結合された第２パッドとをさらに備える、請
    求項１１に記載の集積回路。
  13. 【請求項１３】前記トリガおよび雑音抑止回路の結合に
    対する前記第１パッドの結合からの相対位置が第１抵抗
    を定義する、請求項１２に記載の集積回路。
  14. 【請求項１４】前記トリガおよび雑音抑止回路の結合に
    対する前記第２パッドの結合からの相対位置が第２抵抗
    を定義する、請求項１３に記載の集積回路。
  15. 【請求項１５】前記第１抵抗と直列に結合された第３抵
    抗と、 前記第２抵抗と直列に結合された第４抵抗とをさらに備
    える、請求項１４に記載の集積回路。
  16. 【請求項１６】前記第３および第４抵抗が前記基板内の
    トレンチから形成されている、請求項１５に記載の集積
    回路。
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