KR101071792B1 - 정전 방전(ｅｓｄ) 실리콘 제어 정류기(ｓｃｒ) 구조물을 위한 설계 구조물 및 방법 - Google Patents

정전 방전(ｅｓｄ) 실리콘 제어 정류기(ｓｃｒ) 구조물을 위한 설계 구조물 및 방법 Download PDF

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Abstract

설계물을 설계하고, 제조하거나 테스트하기 위해 설계 구조물이 머신 판독가능 매체내에 수록된다. 설계 구조물은 기판내에 형성된 제1 및 제2 실리콘 제어 정류기들(SCR)을 포함한다. 또한, 제1 및 제2 실리콘 SCR들 각각은 서로간에 공유된 적어도 하나의 컴포넌트를 포함한다.
회로, 정전 방전, ESD, 실리콘 제어 정류기, SCR.

Description

정전 방전(ＥＳＤ) 실리콘 제어 정류기(ＳＣＲ) 구조물을 위한 설계 구조물 및 방법{DESIGN STRUCTURE AND METHOD FOR AN ELECTROSTATIC DISCHARGE (ESD) SILICON CONTROLLED RECTIFIER (SCR) STRUCTURE}
본 발명은 일반적으로 회로를 제조하기 위한 설계 구조물 및 방법에 관한 것으로서, 보다 구체적으로는 정전 방전(ESD) 실리콘 제어 정류기(SCR) 구조물을 위한 설계 구조물 및 방법에 관한 것이다.
ESD 이벤트는 방대한 양의 전류가 집적 회로(IC)에 제공되는 단기간 동안의 (양극성 또는 음극성) 전류의 전기 방전의 현상을 말한다. 인체와 같은 다양한 소스로부터 커다란 전류가 생성될 수 있다. ESD 이벤트는 통상적으로, 높은 전압 포텐셜(일반적으로, 수 킬로볼트)의 방전으로부터 초래되며, 단기간(일반적으로, 1 나노초 내지 1000 나노초)의 높은 전류(수 암페어)의 펄스를 불러일으킨다. ESD 이벤트는 예로서 IC 리드선에 인체가 접촉함으로써 IC 내부에서 생성되거나, 또는 전기 충전된 기계류가 IC의 다른 리드선내에서 방전됨으로써 IC 내부에서 생성된다. 집적 회로를 제품내에 설치하는 동안의 이러한 정전 방전은 IC를 파괴할 수 있으며, 이에 따라 제품에 대하여 값비싼 수리를 필요로 할 수 있는데, 이것은 IC가 겪 는 정전 방전의 소산(dissipation)을 위한 메카니즘을 제공함으로써 방지될 수 있을 것이다.
IC의 제조자 및 사용자는 ESD를 방지하도록 사전조취를 취해야한다. 예를 들어, ESD 방지는 장치 자체의 일부가 될 수 있고, 장치 입력 및 출력 핀에 관한 특정 설계 기술을 포함할 수 있다. 추가적으로, 외부 보호 컴포넌트가 또한 회로 레이아웃과 함께 사용될 수 있다. 예를 들어, ESD 이벤트로부터 IC를 보호하기 위해, 실리콘 제어 정류기(SCR)의 이용을 포함하는 수 많은 기법들이 구현되어 왔다. SCR은 높은 전류를 견뎌낼 수 있고, SCR에 걸친 전압을 낮은 레벨로 유지시킬 수 있으며, ESD 이벤트와 연계된 높은 전류 방전을 바이패싱하도록 구현될 수 있다.
따라서, SCR 장치는 고속 차동 입력 및 출력(IO)을 위한 적절한 ESD 솔루션일 수 있다. 예를 들어, SCR은 일반적으로 다이오드와 비교하여 보다 작은 용량성 부하를 제공한다. 추가적으로, SCR은 스트링 다이오드와 비교하여 보다 우수한 ESD 보호를 제공한다.
하지만, 고속 차동 IO를 위한 SCR을 이용할 때에 크기 제약성이 또한 문제일 수 있다. 예를 들어, 차동 패드상의 두 개의 분리된 다이오드 트리거방식 SCR들은 장치상에서 커다란 면적을 차지한다. 이와 대비되어, 컴팩트형 SCR은 두 개의 분리된 SCR들 보다 40퍼센트 작은 면적을 차지한다.
따라서, 본 발명분야에서 상술한 결점 및 한계를 극복하는 것이 필요하다.
본 발명의 제1 실시양태에서, 양방향 정전 방전(ESD) 구조물은 기판과, 이 기판내에 형성된 제1 및 제2 실리콘 제어 정류기들(SCR)을 포함한다. 또한, 제1 및 제2 실리콘 제어 정류기들(SCR)은 각각 자신들간에 공유된 적어도 하나의 컴포넌트를 포함한다.
본 발명의 추가적인 실시양태에서, 방법은 기판을 형성하는 것과, 이 기판내에 제1 및 제2 실리콘 제어 정류기들(SCR)을 형성하는 것을 포함한다. 또한, 제1 및 제2 실리콘 제어 정류기들(SCR) 각각은 자신들간에 공유된 적어도 하나의 컴포넌트를 포함한다.
본 발명의 추가적인 실시양태에서, 다이오드 트리거방식 이중 실리콘 제어 정류기(SCR) 정전 방전(ESD) 구조물은 기판과 다이오드 스트링 트리거 네트워크를 포함한다. 추가적으로, 본 구조물은 기판내에 형성된 제1 및 제2 실리콘 제어 정류기들(SCR)을 포함하며, 제1 및 제2 실리콘 제어 정류기들(SCR) 각각은 자신들간에 공유된 적어도 하나의 컴포넌트를 포함한다. 또한, 적어도 하나의 공유된 컴포넌트는 NPN 콜렉터, PNP 베이스 및 다이오드 스트링 트리거 네트워크 중 적어도 하나를 포함한다.
본 발명의 추가적인 실시양태에서, 설계물을 설계하고, 제조하거나 또는 테스트하기 위해 설계 구조물이 머신 판독가능 매체내에 수록된다. 설계 구조물은 기판과, 이 기판내에 형성된 제1 및 제2 실리콘 제어 정류기들(SCR)을 포함한다. 추가적으로, 제1 및 제2 실리콘 제어 정류기들(SCR) 각각은 자신들간에 공유된 적어도 하나의 컴포넌트를 포함한다.
본 발명의 ESD SCR은, SCR 구조물의 배치에 필요한 장치의 면적을 최소화해주면서, 차동 드라이버/수신기 회로의 두 개의 I/O 패드들과 같은, 임의의 두 개의 패드들의 보호를 위해 사용될 수 있다. 또한, SCR 구조물은 매우 낮은 용량성 부하와 견고한 ESD 성능, 예컨대 낮은 유지 전압 및 조정가능 온-저항값을 제공한다.
본 발명은 일반적으로 설계 구조물 및 회로 제조 방법에 관한 것으로서, 보다 구체적으로는 정전 방전(ESD) 실리콘 제어 정류기(SCR) 구조물을 위한 설계 구조물 및 방법에 관한 것이다. 본 발명을 구현시킴으로써, ESD SCR은, SCR 구조물의 배치에 필요한 장치의 면적을 최소화해주면서, 차동 드라이버/수신기 회로의 두 개의 I/O 패드들과 같은, 임의의 두 개의 패드들의 보호를 위해 사용될 수 있다. 또한, SCR 구조물은 매우 낮은 용량성 부하와 견고한 ESD 성능, 예컨대 낮은 유지 전 압 및 크기조정가능 온-저항값을 제공한다. 이하의 설명에서, 본 발명의 구현을 위한 예시로서 차동 드라이버/수신기 회로를 사용할 것이지만, 본 발명은 다른 구현예들을 고려할 수 있으며, 차동 드라이버/수신기 회로에 국한되지 않는다.
도 1은 차동 드라이버(또는 수신기)를 위한 SCR 인에이블방식 ESD 보호 장치를 포함하는 회로(100)의 개략적 모습을 도시한다. 차동 입력/출력 회로, 예컨대 차동 드라이버 또는 수신기 회로는 두 개의 패드들로부터의 차동 입력을 이용하며, 이 두 개의 패드들 사이의 포텐셜 차이값은 내부 코어 회로에 전달된다. 보다 구체적으로, 도 1은 차동 패드 PadP(115)(예컨대, 양극 출력 패드)와 차동 패드 PadN(120)(예컨대, 음극 출력 패드) 사이에 연결된 차동 드라이버(또는 수신기)(105)를 도시한다. 추가적으로, SCR(110)은 차동 드라이버(또는 수신기)(105)와 차동 패드들[PadP(115) 및 PadN(120)]의 각각 사이에 연결되어 있다. 이해되는 바와 같이, ESD의 이벤트에서, SCR(110)은 ESD 전류를 접지에 션트시켜서 차동 드라이버(또는 수신기)(105)를 보호할 것이다. 그러나, 도 1의 차동 드라이버를 위한 통상적인 SCR 인에이블방식 ESD 보호에 있어서는, 완전히 분리된 두 개의 SCR 장치들이 이용되고 이로써 보다 큰 장치 면적을 필요로 한다.
도 2는 본 발명의 실시양태에 따른 차동 드라이버를 위한 SCR ESD 보호 장치(200)의 개략적 모습을 도시한다. 도 2에서 도시된 바와 같이, 차동 드라이버(또는 수신기)(205)는 차동 패드 PadP(215)(예컨대, 양극 출력 패드)와 차동 패드 PadN(220)(예컨대, 음극 출력 패드) 사이에 연결되어 있다. 추가적으로, SCR을 포함하는 양방향 ESD 보호 구조물(210)이 차동 드라이버(또는 수신기)(205)로부터의 배선들과 차동 패드들[PadP(215) 및 PadN(220)]의 각각 사이에 연결되어 있다. 따라서, 도 2에서 도시된 바와 같이, 이중 SCR 장치들을 포함하는 단일의 양방향 구조물(210)이 ESD 보호 장치로서 사용될 수 있으며, 이것은 보다 작은 장치 공간을 필요로 한다. 이해되는 바와 같이, 일반적으로 차동 패드들(215, 220)은 서로 근접해 있다.
ESD 이벤트의 발생의 경우, 이중 SCR 장치(200)는 ESD 동안 방전 전류를 양방향 SCR(210)을 통해 접지로 보내어 보호되는 차동 드라이버(또는 수신기)(205)로부터 멀리 벗어나도록 해준다. 보다 구체적으로, 동작시, 정규의 "오프" 상태에서, 양방향 SCR(210)은 전류 흐름을 누설 전류로 한정시킨다. 예컨대, 애노드와 N몸체간 전압 또는 P몸체와 캐소드간 전압이 어떠한 문턱값을 초과하면, 양방향 SCR(210)은 "on"으로 되어 전류를 도통시켜 접지에 흐르게 한다. 양방향 SCR(210)에 흐르는 전류가 유지 전류 이상으로 남아 있는 한 트리거 전류가 제거된 후일지라도 양방향 SCR(210)은 "on" 상태로 유지될 것이다. 따라서, 이러한 방식으로, 양방향 SCR(210)은 예컨대 ESD 이벤트로부터의 전류를 보호되는 장치, 예컨대 차동 차동 드라이버(또는 수신기)(205)로부터 멀리 떨어지도록 진행방향을 바꾸고, 보호되는 장치가 ESD 이벤트에 의해 손상되지 않도록 이 전류를 접지에 션트시킨다.
도 3은 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 장치(300)의 개략적 모습을 도시한다. 도 3에서 도시된 바와 같이, 다이오드 트리거방식 이중 SCR 장치는 제1 PNP 트랜지스터(325)(Q1), 제2 PNP 트랜지스터(330)(Q2), 및 NPN 트랜지스터(335)(Q3)를 포함한다. 추가적으로, 다이오드 트리거방식 이중 SCR 장치(300)는 예컨대 복수의 PNP 트랜지스터들을 포함하는 트리거 다이오드 네트워크(340)를 포함한다. 도 3에서 도시된 바와 같이, 제1 SCR은 제1 PNP 트랜지스터(325)(Q1)과 NPN 트랜지스터(335)(Q3)로 형성되고, 제2 SCR은 제2 PNP 트랜지스터(330)(Q2)와 NPN 트랜지스터(335)(Q3)로 형성된다.
도 4는 본 발명의 실시양태에 따른 도 3의 다이오드 트리거방식 이중 SCR 장치 개략적 모습(300)의 예시적인 이중 SCR 단면도(400)를 도시한다. 도 4에서 도시된 바와 같이, 이중 SCR 구조물(400)은 예컨대, 약하게 도핑된 P형 기판(405)내에 형성된다. 제1 SCR(460)은 기판(405)내에 형성된 N웰(425)을 포함한다. 또한, N+ 영역(455)과 P+ 영역(440)은 N웰(425)내에 형성되고, N+ 영역(450)은 P형 기판(405)내에 형성된다. 본 발명분야의 당업자에 의해 이해되는 바와 같이, P+ 영역(440)(이미터), N웰(425)(베이스), 및 P형 기판(405)(콜렉터)는 제1 SCR의 PNP 트랜지스터를 형성하고, N+ 영역(450)(이미터), P형 기판(405)(베이스) 및 N웰(425)(콜렉터)는 제1 SCR의 NPN 트랜지스터를 형성한다. 따라서, NPN 트랜지스터와 PNP 트랜지스터는 다같이 SCR(460)의 PNPN 구조물을 형성한다.
추가적으로, 제2 SCR(465)은 기판(405)내에 형성된 N웰(430)을 포함한다. 또한, N+ 영역(457)과 P+ 영역(445)은 N웰(430)내에 형성된다. 본 발명분야의 당업자에 의해 이해되는 바와 같이, P+ 영역(445)(이미터), N웰(430)(베이스) 및 P형 기판(405)(콜렉터)는 제2 SCR(465)의 PNP 트랜지스터를 형성하며, N+ 영역(450)(이미터), P형 기판(405)(베이스) 및 N웰(430)(콜렉터)은 제2 SCR(465)의 NPN 트랜지스터를 형성한다. 따라서, NPN 트랜지스터와 PNP 트랜지스터는 SCR(465)의 PNPN 구조 물을 형성한다.
다이오드 스트링(435)이 또한 SCR들(460 및 465)을 트리거링하기 위해 P형 기판(405)내에 형성된다. 도 4에서 도시된 바와 같이, 제1 SCR(460)과 제2 SCR(465)은 모두 다이오드 스트링(435)에 전기적으로 연결된다. 추가적으로, 얕은 트렌치 격리부(STI)(490)가 인접한 P+ 영역들 및 N+ 영역들을 서로 전기적으로 격리시키기 위해 통상적인 방법으로 복수의 P+ 영역들 및 N+ 영역들의 각각의 사이에 형성될 수 있다. 즉, STI(490)는 트렌치들을 실리콘막층내로 국부적으로 에칭시킴으로써 제공될 수 있다. 구체적으로, 트렌치들이 특정 영역들내에서 에칭되며, 절연 물질, 예컨대 실리콘 산화막(SiO2)이 예시적으로서 증착되고, 그런 다음 표면이 평탄화된다. STI 절연 물질에 의해 채워지지 않은 실리콘층 부분은 활성 트랜지스터와 장치가 형성되는 활성 영역을 마련하는데 활용된다. 일반적으로, STI(490)는 높은 도핑을 받아들일 영역들을 분리시키는데 사용된다. 높게 도핑된 영역들은 또한 본 발명분야에서 알려져 있는 SCR 동작에 이로운 다른 기술들에 의해 분리될 수 있다.
따라서, 도 4의 실시예에서 도시된 바와 같이, 제1 SCR(460)과 제2 SCR(465) 각각은 자신들 각각의 P+ 영역들과 N웰들을 갖는 한편, 제1 SCR(460)과 제2 SCR(465) 각각은 동일한 N+ 영역(450)(이미터)와 동일한 P형 기판(405)(베이스)을 공유한다. 추가적으로, 제1 SCR(460)과 제2 SCR(465) 각각은 다이오드 스트링(435)을 공유한다. 따라서, 도 4의 예시적인 실시예의 경우에서는, 공통 컴포넌트들을 공유함으로써, 보다 작은 장치 공간을 이용하여 이중 SCR 레이아웃이 획득될 수 있다.
도 5는 본 발명의 실시양태에 따라 폴리실리콘으로 경계를 이루는 구조를 갖는 SCR(500)을 갖춘 다이오드 트리거방식 이중 SCR 장치의 단면도를 도시한다. 도 5의 실시예는 도 4의 실시예와 유사하지만, SCR의 인접하는 P+ 영역과 N+ 영역은 폴리실리콘을 이용하여 전기적으로 격리된다. 추가적으로, 도 5에서는 다이오드 트리거(535)가 STI(도 4의 STI와 유사함)를 갖는 것이 도시되지만, 본 발명은 트리거 다이오드(535)가 STI일 수 있거나 또는 폴리실리콘으로 경계를 이루는 구조를 가질 수 있는 것을 고려할 수 있음을 이해해야 한다.
도 6은 본 발명의 실시양태에 따라 필드 산화막으로 경계를 이루는 구조를 갖는 SCR(600)을 갖춘 다이오드 트리거방식 이중 SCR 장치의 단면도를 도시한다. 도 6의 실시예는 도 4의 실시예와 유사하지만, SCR의 인접하는 P+ 영역과 N+ 영역은 필드 산화막을 이용하여 전기적으로 격리된다. 추가적으로, 도 6에서는 다이오드 트리거(635)가 필드 산화막을 갖는 것이 도시되지만, 본 발명은 다이오드 트리거(635)가 STI일 수 있거나 또는 폴리실리콘으로 경계를 이루는 구조를 가질 수 있는 것을 고려할 수 있음을 이해해야 한다.
도 7은 본 발명에 따른 다이오드 트리거방식 이중 SCR 장치(700)의 개략적 모습을 도시한다. 도 7에서 도시된 바와 같이, 다이오드 트리거방식 이중 SCR 장치(700)는 PNP 트랜지스터(725)(Q1)와 NPN 트랜지스터(735)(Q3)를 포함한다. 추가적으로, 다이오드 트리거방식 이중 SCR 장치(700)는 복수의 PNP 트랜지스터들을 포 함하는 트리거 다이오드 네트워크(740)를 포함한다. 또한, 다이오드 트리거방식 이중 SCR 장치(700)는 차동 패드 PadP(715)와 차동 패드 PadN(720)를 포함한다.
도 8은 본 발명의 실시양태에 따른 도 7의 다이오드 트리거방식 이중 SCR 장치 개략적 구성의 예시적인 단면도(800)를 도시한다. 도 8에서 도시된 바와 같이, 이중 SCR 구조물(800)은 예컨대, 약하게 도핑된 P형 기판(805)내에 형성된다. 제1 SCR(860)은 기판(805)내에 형성된 N웰(825)을 포함한다. 또한, N+ 영역(855)과 P+ 영역(840)은 N웰(825)내에 형성되고, N+ 영역(850)은 P형 기판(805)내에 형성된다. 본 발명분야의 당업자에 의해 이해되는 바와 같이, P+ 영역(840)(이미터), N웰(825)(베이스), 및 P형 기판(805)(콜렉터)은 제1 SCR(860)의 PNP 트랜지스터를 형성하고, N+ 영역(850)(이미터), P형 기판(805)(베이스) 및 N웰(825)(콜렉터)는 제1 SCR(860)의 NPN 트랜지스터를 형성한다. 따라서, NPN 트랜지스터와 PNP 트랜지스터는 다같이 제1 SCR(860)의 PNPN 구조물을 형성한다.
추가적으로, 제2 SCR(865)은 기판(805)내에 형성된 N웰(825)을 포함한다. 또한, 추가적인 P+ 영역(857)이 N웰(825)내에 형성되고, N+ 영역(870)이 P형 기판(805)내에 형성된다. 본 발명분야의 당업자에 의해 이해되는 바와 같이, P+ 영역(857)(이미터), N웰(825)(베이스) 및 P형 기판(805)(콜렉터)는 제2 SCR(865)의 PNP 트랜지스터를 형성하며, N+ 영역(870)(이미터), P형 기판(805)(베이스) 및 N웰(825)(콜렉터)은 제2 SCR(865)의 NPN 트랜지스터를 형성한다. 따라서, NPN 트랜지스터와 PNP 트랜지스터는 SCR(865)의 PNPN 구조물을 형성한다.
다이오드 스트링(835)이 또한 SCR들(860 및 865)을 트리거링하기 위해 P형 기판(805)내에 형성된다. 도 8에서 도시된 바와 같이, 제1 SCR(860)과 제2 SCR(865)은 모두 다이오드 스트링(835)에 전기적으로 연결된다. 추가적으로, 얕은 트렌치 격리부(STI)(890)가 인접한 P+ 영역들 및 N+ 영역들을 서로 전기적으로 격리시키기 위해 통상적인 방법으로 복수의 P+ 영역들 및 N+ 영역들의 각각의 사이에 형성된다. 이해되는 바와 같이, 본 발명은 SCR 구조물 및/또는 트리거 다이오드가 폴리실리콘으로 경계를 이루는 구조를 가지거나 또는 필드 산화막으로 경계를 이루는 구조를 가질 수 있는 것을 고려할 수 있음을 이해해야 한다.
따라서, 도 8의 실시예에서 도시된 바와 같이, 제1 SCR(860)과 제2 SCR(865) 각각은 자신들 각각의 N+ 영역들(850, 870)과 P+ 영역들(840, 857)을 갖는 한편, 제1 SCR(860)과 제2 SCR(865) 각각은 동일한 N+ 영역(855), 동일한 N웰 영역(825) 및 동일한 P형 기판(805)을 공유한다. 추가적으로, 제1 SCR(860)과 제2 SCR(865) 각각은 다이오드 스트링(835)을 공유한다. 따라서, 도 8의 예시적인 실시예의 경우에서는, 공통 컴포넌트들을 공유함으로써, 보다 작은 장치 공간을 이용하는 이중 SCR 레이아웃이 획득될 수 있다.
도 9는 본 발명에 따른 다이오드 트리거방식 이중 SCR 장치(900)의 개략적 모습을 도시한다. 도 9에서 도시된 바와 같이, 다이오드 트리거방식 이중 SCR 장치는 제1 PNP 트랜지스터(925)(Q1), 제2 PNP 트랜지스터(930)(Q3), 제1 NPN 트랜지스터(935)(Q2), 및 제2 NPN 트랜지스터(940)(Q4)를 포함한다. 추가적으로, 다이오드 트리거방식 이중 SCR 장치(900)는 복수의 PNP 트랜지스터들을 포함하는 트리거 다이오드 네트워크(945)를 포함한다. 또한, 다이오드 트리거방식 이중 SCR 장치(900) 는 차동 패드 PadP(915)와 차동 패드 PadN(920)를 포함한다.
도 10은 본 발명의 실시양태에 따른 도 9의 다이오드 트리거방식 이중 SCR 장치 개략적 구성의 예시적인 단면도(1000)를 도시한다. 도 10에서 도시된 바와 같이, 예시적인 이중 SCR 구조물(1000)은 예컨대, 약하게 도핑된 P형 기판(1005)내에 형성된다. 제1 SCR(1060)은 기판(1005)내에 형성된 N웰(1025)을 포함한다. 또한, N+ 영역(1055)과 P+ 영역(1040)은 N웰(1025)내에 형성되고, N+ 영역(1050)은 P형 기판(1005)내에 형성된다. 본 발명분야의 당업자에 의해 이해되는 바와 같이, P+ 영역(1040), N웰(1025), 및 P형 기판(1005)은 제1 SCR(1060)의 PNP 트랜지스터를 형성하고, N+ 영역(1050), P형 기판(1005) 및 N웰(1025)은 제1 SCR(1060)의 NPN 트랜지스터를 형성한다. 따라서, NPN 트랜지스터와 PNP 트랜지스터는 다같이 SCR(1060)의 PNPN 구조물을 형성한다.
추가적으로, 제2 SCR(1065)은 기판(1005)내에 형성된 N웰(1070)을 포함한다. 또한, N+ 영역(1075)과 P+ 영역(1080)이 N웰(1070)내에 형성되고, N+ 영역(1085)이 P형 기판(1005)내에 형성된다. 본 발명분야의 당업자에 의해 이해되는 바와 같이, P+ 영역(1080), N웰(1070) 및 P형 기판(1005)은 제2 SCR(1065)의 PNP 트랜지스터를 형성하며, N+ 영역(1085), P형 기판(1005) 및 N웰(1070)은 제2 SCR(1065)의 NPN 트랜지스터를 형성한다. 따라서, NPN 트랜지스터와 PNP 트랜지스터는 SCR(1065)의 PNPN 구조물을 형성한다.
다이오드 스트링(1035)이 또한 SCR들(1060 및 1065)을 트리거링하기 위해 P형 기판(1005)내에 형성된다. 도 10에서 도시된 바와 같이, 제1 SCR(1060)과 제2 SCR(1065)은 모두 다이오드 스트링(1035)의 임의의 한쪽에 전기적으로 연결된다. 추가적으로, 얕은 트렌치 격리부(STI)(1090)가 인접한 P+ 영역들 및 N+ 영역들을 서로 전기적으로 격리시키기 위해 통상적인 방법으로 복수의 P+ 영역들 및 N+ 영역들의 각각의 사이에 형성될 수 있다. 이해되는 바와 같이, 본 발명은 SCR 구조물 및/또는 트리거 다이오드가 폴리실리콘으로 경계를 이루거나 또는 필드 산화막으로 경계를 이루는 구조를 가질 수 있는 것을 고려할 수 있음을 이해해야 한다.
따라서, 도 10의 실시예에서 도시된 바와 같이, 제1 SCR(1060)과 제2 SCR(1065) 각각은 다이오드 스트링(1035)을 공유한다. 따라서, 도 10의 예시적인 실시예의 경우에서는, 공통 컴포넌트들을 공유함으로써, 보다 작은 장치 공간을 이용하는 이중 SCR 레이아웃이 획득될 수 있다.
장치 형성 프로세스
도 11 내지 도 15는 본 발명의 실시양태에 따라 도 4에서 도시된 최종적인 구조물을 형성하기 위한 프로세스 단계들을 도시한다. 도 5, 도 6, 도 8 및 도 10의 최종적인 구조물들을 형성하기 위해 유사한 프로세스들이 사용될 수 있으며, 이에 따라 이와 같은 프로세스 단계들의 설명은 본 발명을 이해하는데 불필요하다. 도 11은 본 발명에 따른 초기 구조물의 측면도를 도시한다. 실시예들에서, 기판(405)은 예를 들어, P형 실리콘 기판일 수 있다. 또한, 기판(405)은 대략 700 - 800 미크론의 두께를 가질 수 있으며, 다른 두께들이 본 발명에 의해 고려될 수 있다.
도 11에서 도시된 바와 같이, 포토리소그래픽 마스크층(1105)이 구멍들이 내 부에 형성된 기판(405)위에서 통상적인 리소그래픽 프로세스를 통해 형성될 수 있다. 트렌치들은, 통상적인 방법, 예컨대 반응 이온 에칭(RIE)을 통해서 기판(405)내에 국부적인 에칭을 함으로써 기판내에 제공될 수 있다. 따라서, 본 발명분야의 당업자가 이러한 특정 단계들을 실시하도록 하기 위해 마스크 프로세스 및 에칭 프로세스의 설명이 반드시 필요한 것은 아니다. 추가적으로, 절연 물질, 예컨대 실리콘 산화막(SiO2)이 예시적으로서 STI(490)를 형성하기 위해 증착되며, 그런 다음 표면은 통상적인 방법을 통해서, 예컨대 화학 기계적 폴리싱(CMP)을 이용하여 평탄화된다. 따라서, 본 발명분야의 당업자가 이러한 특정 단계들을 실시하도록 하기 위해 증착 프로세스 및 평탄화 프로세스의 설명이 반드시 필요한 것은 아니다. 실시예들에서, STI(490)는 0.15 내지 1.0μm의 폭(W)을 가질 수 있으며, 이와 다른 폭들이 본 발명에 의해 고려될 수 있다. 또한, STI(490)는 모두 동일한 폭을 가질 수 있거나, 또는 STI의 각각의 폭들은 다를 수 있다. 추가적으로, 실시예들에서, STI의 깊이(D)는 대략 0.3μm와 0.75μm사이일 수 있지만, 다른 치수들이 본 발명에 의해 고려될 수 있다.
도 12는 추가적인 프로세싱 단계들 이후의 구조물을 도시한다. 도 12에서 도시된 바와 같이, 마스크층(1105)은 제거될 수 있으며, 마스크층(1110)이 기판(405)의 상부상의 선택 영역들에서 형성될 수 있다. 실시예들에서, 마스크층(1110)은, 예컨대 통상적인 포토리소그래피 마스크 프로세스에 의해 형성될 수 있다. 따라서, 본 발명분야의 당업자가 이러한 특정 단계들을 실시하도록 하기 위해 마스크 프로 세스의 설명이 반드시 필요한 것은 아니다. 추가적으로, 도 12에서 도시된 바와 같이, N웰들(425, 430, 435)을 형성하기 위해 기판(405)의 노출된 영역들이 n형 도펀트(1115), 예컨대 As로 약하게 주입처리될 수 있다. 실시예들에서, N웰들은 대략 1014cm-3 - 1018cm-3정도의 도핑 농도로 도핑될 수 있으며, 다른 도핑 농도가 본 발명에 의해 고려될 수 있다. 추가적으로, 실시예들에서, N웰들(425, 430, 435)의 깊이는 대략 2μm일 수 있지만, 다른 치수들이 본 발명에 의해 고려될 수 있다.
도 13에서 도시된 바와 같이, 마스크층(1110)은 제거될 수 있으며, p형 도펀트(1125)로 주입처리되지 않는 기판(405)의 영역들을 보호하기 위해 마스크층(1120)이 기판(405)의 상부상의 선택 영역들에서 형성될 수 있다. 실시예들에서, 마스크층(1120)은, 예컨대 통상적인 포토리소그래피 마스크 프로세스에 의해 형성될 수 있다. 따라서, 본 발명분야의 당업자가 이러한 특정 단계들을 실시하도록 하기 위해 마스크 프로세스의 설명이 반드시 필요한 것은 아니다. 추가적으로, 도 13에서 도시된 바와 같이, P+ 영역들(1130)을 형성하기 위해 기판(405)의 노출된 영역들이 p형 도펀트(1125), 예컨대 BF2로 주입처리될 수 있다. 실시예들에서, P+ 영역들(1130)은 대략 1019cm-3 - 1021cm-3정도의 도핑 농도로 도핑될 수 있으며, 다른 도핑 농도가 본 발명에 의해 고려될 수 있다. 실시예들에서, P+ 영역들(1130)의 폭은 대략 0.24μm과 1.5μm 사이일 수 있지만, 다른 치수들이 본 발명에 의해 고려될 수 있다. 추가적으로, 실시예들에서, P+ 영역들(1130)의 깊이는 대략 0.1μm과 0.25μm 사이일 수 있지만, 다른 치수들이 본 발명에 의해 고려될 수 있다.
도 14에서 도시된 바와 같이, 마스크층(1120)은 제거될 수 있으며, n형 도펀트(1140)로 주입처리되지 않는 기판(405)의 영역들을 보호하기 위해 마스크층(1135)이 기판(405)의 상부상의 선택 영역들에서 형성될 수 있다. 실시예들에서, 마스크층(1135)은, 예컨대 통상적인 포토리소그래피 마스크 프로세스에 의해 형성될 수 있다. 따라서, 본 발명분야의 당업자가 이러한 특정 단계들을 실시하도록 하기 위해 마스크 프로세스의 설명이 반드시 필요한 것은 아니다. N+ 영역들(1145)을 형성하기 위해 기판(405)의 노출된 영역들이 n형 도펀트(1140), 예컨대 As로 주입처리될 수 있다. 실시예들에서, N+ 영역들(1145)은 대략 1019cm-3 - 1021cm-3정도의 도핑 농도로 도핑될 수 있으며, 다른 도핑 농도가 본 발명에 의해 고려될 수 있다. 실시예들에서, N+ 영역들(1145)의 폭은 대략 0.24μm과 1.5μm 사이일 수 있지만, 다른 치수들이 본 발명에 의해 고려될 수 있다. 추가적으로, 실시예들에서, N+ 영역들(1145)의 깊이는 대략 0.1μm과 0.25μm 사이일 수 있지만, 다른 치수들이 본 발명에 의해 고려될 수 있다.
도 15는 추가적인 프로세스 단계들 이후의 (도 4에서 도시된 바와 같은) 오버레이된 회로 개략적 구성(schematic)이 없는 다이오드 트리거방식 이중 SCR 장치(400)의 최종적인 구조물을 도시한다. 도 15에서 도시된 바와 같이, 마스크층(1135)이 제거될 수 있으며, 입력/출력 패드들(415, 420)이 다이오드 트리거방식 이중 SCR 장치(400)에 연결될 수 있다. 추가적으로, 다이오드 스트링에 대한 접지 접속부(480) 및 접속부(485)는 통상적인 방법으로 형성될 수 있다. 따라서, 본 발 명분야의 당업자가 이러한 특정 단계들을 실시하도록 하기 위해 접속부 형성 프로세스의 설명이 반드시 필요한 것은 아니다.
설계 흐름
도 16은 예컨대, 반도체 설계, 제조, 및/또는 테스트에서 사용되는 예시적인 설계 흐름(1600)의 블럭도를 도시한다. 설계 흐름(1600)은 설계되는 IC의 종류에 따라 달라질 수 있다. 예를 들어, 응용 특정 IC(ASIC)를 구축하기 위한 설계 흐름(1600)은 표준적인 컴포넌트를 설계하기 위한 설계 흐름(1600)과 다를 수 있거나 또는 설계를 프로그램가능 어레이, 예컨대 Altera®Inc. 또는 Xilinx®Inc.에 의해 제공되는 프로그램가능 게이트 어레이(PGA) 또는 필드 프로그램가능 게이트 어레이(FPGA)내로 예시화하기 위한 설계 흐름(1600)과 다를 수 있다(Altera는 미합중국, 기타 국가들에서 또는 이러한 국가들 모두에서의 Altera 코포레이션의 등록상표이다. Xilinx는 미합중국, 기타 국가들에서 또는 이러한 국가들 모두에서의 Xilinx 코포레이션의 등록상표이다.). 설계 구조물(1620)은 바람직하게 설계 프로세스(1610)에 대한 입력이며, 이것은 IP 제공자, 코어 개발자, 또는 기타 설계 회사로부터 나올 수 있거나 또는, 설계 흐름의 오퍼레이터에 의해 생성될 수 있거나, 또는 다른 소스로부터 생성될 수 있다. 설계 구조물(1620)은 도 4 내지 도 6, 도 8 및 도 10에서 도시된 본 발명의 실시예를 개략적 회로구성(schematic) 또는 HDL, 하드웨어 기술 언어(예컨대, VERILOG®, 초고속 집적 회로(VHSIC) 하드웨어 기술 언어(VHDL), C 등)의 형태로 포함한다(VERILOG는 미합중국, 기타 국가들에서 또는 이러한 국가들 모두에서의 Cadence Design Systems 코포레이션의 등록상표이다). 설계 구조물(1620)은 하나 이상의 머신 판독가능 매체상에 포함될 수 있다. 예를 들어, 설계 구조물(1620)은 도 4 내지 도 6, 도 8 및 도 10에서 도시된 본 발명의 실시예의 텍스트 화일 또는 그래픽 표현일 수 있다. 설계 프로세스(1610)는 바람직하게 도 4 내지 도 6, 도 8 및 도 10에서 도시된 본 발명의 실시예를 넷리스트(1680)내로 합성(또는 변환)하며, 넷리스트(1680)는 집적 회로 설계내의 기타 엘리먼트들 및 회로들에 대한 접속을 기술하고, 머신 판독가능 매체 중 적어도 하나상에 기록된, 예를 들어, 배선, 트랜지스터, 로직 게이트, 제어 회로, I/O, 모델 등의 리스트이다. 예를 들어, 머신 판독가능 매체는, CD, 컴팩트 플래시, 기타 플래시 메모리, 인터넷을 통해 전송되는 데이터 패킷, 또는 기타 네트워킹에 적합한 수단일 수 있다. 합성처리는 넷리스트(1680)가 설계 규격 및 회로 파라미터에 따라 수 회 재합성처리되는 반복적인 프로세스일 수 있다.
설계 프로세스(1610)는 다양한 입력들, 예컨대, 주어진 제조 기술(예컨대, 여러 기술 노드들 32nm, 45 nm, 90 nm 등)에 대한 모델, 레이아웃, 및 심볼 표현을 포함하여 통상적으로 사용되는 엘리먼트, 회로 및 장치의 세트를 하우징할 수 있는 라이브러리 엘리먼트(1630), 설계 규격(1640), 특성화 데이터(1650), 검증 데이터(1660), 설계 규칙(1670), 및 (테스트 패턴 및 기타 테스트 정보를 포함할 수 있는) 테스트 데이터 화일(1685)로부터의 입력들을 이용하는 것을 포함할 수 있다. 설계 프로세스(1610)는 예컨대, 타이밍 분석, 검증, 설계 규칙 체크, 배치 및 라우팅 동작 등과 같은 표준적인 회로 설계 프로세스들을 더 포함할 수 있다. 집적 회로 설계 기술분야에서의 당업자 중 하나라면 본 발명의 사상 및 범위를 일탈하는 것 없이 설계 프로세스(1610)에서 사용되는 것이 가능한 전자 설계 자동화 툴 및 애플리케이션의 범위를 파악할 수 있다. 본 발명의 설계 구조물은 임의의 특정 설계 흐름에 한정되지 않는다.
설계 프로세스(1610)는 바람직하게 도 4 내지 도 6, 도 8 및 도 10에서 도시된 본 발명의 실시예를, (적용가능하다면) 임의의 추가적인 집적 회로 설계 또는 데이터와 함께, 제2 설계 구조물(1690)로 변환시킨다. 설계 구조물(1690)은 집적 회로 및/또는 심볼 데이터 포맷(예컨대, GDSII(GDS2), GL1, OASIS, 맵 화일, 또는 이러한 설계 구조물을 저장하기 위한 임의의 기타 적절한 포맷)의 레이아웃 데이터의 교환을 위해 사용되는 데이터 포맷으로 저장 매체상에 위치한다. 설계 구조물(1690)은 예컨대, 심볼 데이터, 맵 화일, 테스트 데이터 화일, 설계 콘텐츠 화일, 제조 데이터, 레이아웃 파라미터, 배선, 금속 레벨, 비아, 형상, 배선 제조 과정에 관한 데이터, 및 도 4 내지 도 6, 도 8 및 도 10에서 도시된 본 발명의 실시예를 산출시키기 위해 반도체 제조자가 필요로 하는 임의의 기타 데이터와 같은 정보를 포함할 수 있다. 그런 후 설계 구조물(1690)은 단계 1695로 진행할 수 있으며, 여기서는 설계 구조물(1690)이 예컨대, 테이핑 아웃(tape-out)하도록 진행하고, 제조부로 릴리즈되고, 마스크 하우스로 릴리즈되고, 다른 설계 하우스로 보내지고, 고객 등에게 다시 보내진다.
비록 본 발명을 실시예들 측면에서 설명하였지만, 본 발명분야의 당업자는 본 발명이 변형을 가지면서 첨부된 청구항들의 사상 및 범위내에서 실시될 수 있다라는 것을 알 것이다.
이하의 상세한 설명에서는 본 발명의 비제한적인 예시적 실시예들을 통해 복수의 언급되는 도면들을 참조하면서 본 발명을 설명한다. 첨부된 도면들의 간단한 설명은 다음과 같다.
도 1은 차동 드라이버의 두 개의 출력 패드들과 같은, 두 개의 패드들을 갖는 집적 회로를 위한 SCR 인에이블방식 ESD 보호 장치를 도시한다.
도 2는 본 발명의 실시양태에 따른 차동 드라이버를 위한 양방향 SCR 인에이블방식 ESD 보호 장치의 개략도를 도시한다.
도 3은 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 예시적인 개략도를 도시한다.
도 4는 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 예시적인 단면도를 도시한다.
도 5는 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 추가적인 예시적 단면도를 도시한다.
도 6은 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 추가적인 예시적 단면도를 도시한다.
도 7은 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 추가적인 예시적 개략도를 도시한다.
도 8은 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 추가적인 예시적 단면도를 도시한다.
도 9는 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 추가적인 예시적 개략도를 도시한다.
도 10은 본 발명의 실시양태에 따른 다이오드 트리거방식 이중 SCR 구조물의 추가적인 예시적 단면도를 도시한다.
도 11 내지 도 15는 본 발명의 실시양태에 따라 도 4에서 도시된 최종적인 구조물을 형성하는 프로세스 단계들을 도시한다.
도 16은 반도체 설계, 제조, 및/또는 테스트에서 사용되는 설계 프로세스의 흐름도이다.

Claims (10)

  1. 양방향 정전 방전(ESD) 구조물에 있어서,
    기판내에 형성된 제1 및 제2 실리콘 제어 정류기들(SCR)로서, 상기 제1 및 제2 실리콘 SCR들 각각은 서로간에 공유된 적어도 하나의 컴포넌트를 포함하는 것인, 상기 제1 및 제2 실리콘 제어 정류기들(SCR)
    을 포함하고,
    상기 공유된 적어도 하나의 컴포넌트는 NPN 콜렉터; PNP 베이스; NPN 이미터; 트리거 네트워크; N+ 이미터 및 상기 기판; N웰 및 상기 기판 중 적어도 하나를 포함하는 것인, 양방향 정전 방전(ESD) 구조물.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 집적 회로를 설계, 제조, 또는 테스트하기 위해 머신 판독가능 매체내에 수록된 설계 구조물에 있어서,
    기판내에 형성된 제1 및 제2 실리콘 제어 정류기들(SCR)로서, 상기 제1 및 제2 실리콘 SCR들 각각은 서로간에 공유된 적어도 하나의 컴포넌트를 포함하는 것인, 상기 제1 및 제2 실리콘 제어 정류기들(SCR)
    을 포함하고,
    상기 공유된 적어도 하나의 컴포넌트는 NPN 콜렉터; PNP 베이스; NPN 이미터; 트리거 네트워크; N+ 이미터 및 상기 기판; N웰 및 상기 기판 중 적어도 하나를 포함하는 것인, 설계 구조물.
  10. 제 9 항에 있어서, 상기 설계 구조물은 넷리스트(netlist)를 포함하는 것인, 설계 구조물.
KR1020090077756A 2008-12-23 2009-08-21 정전 방전(ｅｓｄ) 실리콘 제어 정류기(ｓｃｒ) 구조물을 위한 설계 구조물 및 방법 KR101071792B1 (ko)

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