CN104718618A - 通过用于3d集成电路的衬底背部连结件的闩锁抑制和衬底噪声耦合降低 - Google Patents

通过用于3d集成电路的衬底背部连结件的闩锁抑制和衬底噪声耦合降低 Download PDF

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Abstract

粗略描述的一种集成电路器件具有完全穿过衬底延伸的导体，其在一端被连接至衬底的顶侧表面并且在另一端被连接至衬底的背侧表面。在各种实施例中，导体与在衬底的背侧上的所有RDL导体绝缘，和/或与3D集成电路结构中的任何下方相邻的芯片上的所有导体和器件特征绝缘。还描述了制造方法。

Description

通过用于3D集成电路的衬底背部连结件的闩锁抑制和衬底噪声耦合降低
技术领域
本发明涉及3D集成电路，并且更特别地涉及用于抑制闩锁(latch-up)和噪声耦合的结构与方法。
背景技术
典型的CMOS电路包括布置成形成平面或多栅极MOS晶体管的N型区域和P型区域。彼此相邻的相反传导性类型的区域典型地形成寄生pn结和双极型晶体管结构。虽然通常是反向偏置，但也可能发生这些结构变成正向偏置的状况。当发生该情况时，正反馈回路接着发生，这提供了从正供应电压到接地的低电阻电流路径，由此干扰了电路的正常运转，并且在严重的情况下，通过热损伤而将芯片毁坏。
图1是示出了包括与NMOS晶体管112相邻的PMOS晶体管110的典型CMOS布置的示意图。这样的接近在CMOS器件中是常见的。PMOS晶体管110包括由沟道区域120横向地分开的两个重掺杂P+扩散区域116和118。栅极堆叠122覆盖在沟道区域120上。两个P+扩散区域116和118形成在N阱124的内部，该N阱124自身是形成在轻掺杂P-衬底114内部的N掺杂区域。也形成在N阱124内的是重掺杂N+扩散125，也称作阱连结件(well tie)或接触焊盘(contactpad)，用于将N阱124连接至VDD。
NMOS晶体管112包括由沟道区域130横向地分开的两个重掺杂N+型扩散区域126和128。栅极堆叠132覆盖在沟道区域130上。两个N+扩散区域126和128直接形成在P-衬底114中。与N+扩散区域126和128中的一个紧密接近地也形成在衬底中的是重掺杂P+扩散区域135，也称作衬底连结件或接触焊盘，用于将P-衬底114连接至接地。
其它CMOS布置也是常见的，包括也包括了NMOS晶体管112形成于其中的轻掺杂P-阱的那些。图1的布置是用于说明闭锁问题，但应该理解的是很多其它布置也遭遇同样的问题。
叠加在图1的CMOS图上的是示意性地图示了由CMOS布置形成的各种PN结所形成的双极型晶体管的电路。特别地，PNP晶体管Q1由充当发射极E1的P+扩散116或118中的一个、充当基极B1的N阱124和充当集电极C1的P-衬底114形成。同时，N阱124充当NPN晶体管Q2的集电极C2，利用P-衬底114充当基极B2，并且利用N+区域126或128中的一个充当集电极E2。PNP晶体管Q1的基极B1被连接至NPN晶体管Q2的集电极C2，并且NPN晶体管Q2的基极被连接至PNP晶体管Q1的集电极C1。晶体管Q1的基极B1通过N阱124的电阻Rw被连接至N+扩散125，并且晶体管Q2的基极B2通过衬底电阻Rs被连接至P+扩散135。
图2是重新布置以竖直示出的图1的示意性电路图。可以看出，只要两个双极型晶体管Q1和Q2不是正向偏置，电流就不会流过电路。然而，若干状况都可以触发闭锁，包括噪声，其有时可能在晶体管中的一个的基极处感应出充分的电流，时间长到足以使其它晶体管正向偏置，由此起动反馈回路。数个技术已经被设想用于降低或消除闭锁敏感性，在沃尔夫发表的用于VLSI时代的硅处理的第II卷工艺集成第400页至419页(1990)(Silicon Processing for the VLSI Era,Vol.II,Process Integration,pp.400-419(1990))中讨论了其中的一些，该文章通过引用合并于此。
用于降低或消除闭锁敏感性的一个常见技术是将衬底的背侧连接至接地。参见图1，如果衬底连结件135也被连接至接地，则可以看出，该技术提供了与衬底电阻Rs并联的低电阻电流路径，有效地使其短路。NPN晶体管Q2的基极B2因此被有效地连接至其发射极E2并且晶体管不能导通。
图3(由图3A和图3B构成)图示了在典型引线框架封装中Rs的短路通常是如何实现的。图3A是示出裸片310的封装的截面图，并且图3B是图3A的结构的角部322的放大俯视图。如图3A所示，裸片310在其背侧利用导电裸片附接粘合剂312被附接至金属引线框架焊盘314。引线框架还包括穿过环氧树脂模制封装材料318延伸出去的用于外部电连接的若干金属引线316。引线316中的一些(例如引线316A)被连接至引线框架焊盘314以使封装的外部接地，并由此将裸片310的背侧连接至接地。引线316中的其它引线被连接至芯片的顶侧上的各种I/O和功率焊盘(图3B中的324)。另外，图3B还图示了键合焊盘324中的一些(例如324A)被利用相应的键合接线320A直接连接(“向下键合”)至引线框架焊盘314。这些键合焊盘324A形成在诸如135等的重掺杂P+接触焊盘(图1)上并且与其连接。因为如之前所述裸片的背侧通过传导性裸片附接材料312也被连接至引线框架焊盘314，所以可以看出，形成了将P+接触焊盘135电连接至衬底裸片310的背侧的非常低的电阻传导性路径，由此使衬底电阻Rs短路(图1)。在Rs短路的状态下，流过PNP晶体管Q1的瞬态电流可以将NPN晶体管Q2上的基极-集电极电压充分增加以使其导通的情况变得不太可能。结果，闭锁状况的可能性不大。
近年来，随着集成电路密度的增加，制造商已开始开发在彼此的顶部上堆叠两个或更多裸片的封装结构。来自一个芯片的顶表面的信号和电源线被利用硅通孔(TSV)穿过芯片的本体到达下方的芯片。TSV是从顶侧表面至背侧表面穿过芯片全程延伸的传导性立柱，在此其可以将穿过金属的凸块接触(bump contact)连接至在下方相邻的芯片的顶侧表面上的导体。TSV中的导体典型地是铜或诸如TiW等的另一金属，并且典型地通过电介质或其它阻挡材料沿着其整个长度与衬底隔离。在顶侧上，普通的金属互连将TSV导体的顶端连接至电路部件。芯片的背侧表面被用诸如氧化物等的绝缘体涂敷，并且打开通孔以使TSV导体的底端暴露。一层或多层的金属互连(称作RDL(再分布层)导体)形成在背侧以使来自TSV导体的底端的信号和功率电性地路由至用于与下方相邻的芯片上的适当的凸块接触匹配所需的位置。堆叠中的底部芯片通常通过在背侧上连接至球栅阵列(BGA)的TSV而被连接至外部电路。芯片的整体堆叠在本文中有时被称作三维集成电路(3DIC)。
3DIC技术带来了针对用于抑制闭锁的已知技术的若干问题。首先，因为在制造非常深的TSV时的困难，所以3DIC中使用的芯片衬底典型地从背侧开始被显著地减薄至仅大约50微米的厚度。参见图1，可以看出更薄的衬底使通过衬底到P+衬底接触焊盘135的电流路径显著地变窄，由此明显地增加了衬底电阻Rs。此外，向下键合不再可用于使该电路路径短路，因为衬底背侧未通过裸片附接粘合剂被连接至下方相邻的引线框架焊盘。因此Rs未被短路，并且闩锁状况的可能性明显地较高。其次，在3DIC中，对于TSV而言常见的是用于将通过特定芯片的功率和信号从下方相邻的芯片运载至上方相邻的芯片并且反之亦然，而不是必须连接至它们之间堆叠的一个芯片或多个芯片。这在例如一些芯片被设计成以1V操作而上方和下方的芯片以3.3V操作时常见。在该情况下，TSV可能运载3.3V信号通过1V芯片，这可以容易地由电容性耦合感应出充分的电流以触发更敏感的1V芯片中的闩锁。
于是，出现了创建用于解决3D集成电路中闩锁敏感性问题的稳健的解决方案的机会。可以产生更好的芯片产量以及更密集并且功率更大的电路、部件和系统。
发明内容
粗略描述，一种集成电路器件具有完全穿过衬底延伸的导体，其在一端被连接至衬底顶侧表面并且在另一端被连接至衬底背侧表面。在各种实施例中，该导体与衬底的背侧上的所有RDL导体绝缘，和/或与3D集成电路结构中的任何下方相邻的芯片上的所有导体和器件特征绝缘。
提供了本发明的以上概述以便提供对本发明的一些方面的基本理解。该概述不旨在标识本发明的关键或决定性元素或者不旨在勾画出本发明的范围。其唯一目的是以简化的形式呈现出本发明的一些概念，作为后面呈现的更详细的描述的前序。本发明的特定方面被描述在权利要求、说明书和附图中。
附图说明
将相对于本发明的具体实施例对本发明进行描述，并且将对附图进行参考，其中：
图1是以截面示出了典型CMOS结构的示意图。双极型寄生晶体管电路被叠加在截面上。
图2是重新布置以竖直地示出的图1的双极型电路的示意电路图。
图3由图3A和图3B构成。
图3A是示出裸片的封装的截面图。
图3B是图3A的结构中的角部322的放大俯视图。
图4是图示了并入本发明的多个方面的3D集成电路结构的有关特征的截面图。
图5(由图5A至图5I构成)示出了可以用于制造诸如图4中示出的3D集成电路的示例工艺流程。
图6示出并入本发明的特征的说明性数字集成电路设计流程的简化表示。
图7是可以用于实施并入本发明的多个方面的软件的计算机系统710的简化框图。
具体实施方式
下面的描述被呈现为使得本领域技术人员能够进行并使用本发明，并且在特定应用及其要求的背景下被提供。对所公开的实施例做出的各种修改对于本领域技术人员而言将是显而易见的，并且在本文中所限定的一般原理可以在不脱离本发明的精神和范围的情况下应用于其它实施例和应用。因此，本发明不旨在限制为所示出的实施例，而是符合与在本文中所公开的原理和特征一致的最宽范围。
图4是图示了并入本发明的多个方面的3D集成电路结构410的有关特征的截面图。该附图以及本文中的所有附图都不是按比例的。仅示出了结构的小部分，并且应该理解的是，典型的各芯片大得多(横向上)并且包括很多更多特征。另外，图4仅示出了3D结构410的两个竖直相邻的芯片：芯片412和下方相邻的芯片414。典型的3D IC可以包括进一步在上方和/或下方的另外的芯片，所有芯片都在固定的结构中彼此平行地定向。在本文中描述了芯片412的有关特征，并且在本文中仅描述了芯片414的一些特征。应该理解的是，芯片414可以在一些实施例中与芯片412类似地构造，但不是必须的。
芯片412包括轻掺杂P-衬底416，在其上形成有所有特征。如在本文中所使用的，在衬底“中”或“上”的特征的形成之间没有进行区分，并且两个术语在本文中可以互换地使用。在图示实施例中仅大约50微米厚的芯片412包括NMOS晶体管418和PMOS晶体管420。NMOS晶体管418包括由沟道区域426横向地分开的两个N+扩散422和424。栅极堆叠428形成在沟道区域426上方。PMOS晶体管420形成在N阱扩散430内，并且包括由沟道区域436横向地分开的两个P+扩散432和434。栅极堆叠438形成在沟道区域436上方。芯片还包括形成在N阱430中的重掺杂N+接触焊盘435，以及直接形成在P-衬底416中的重掺杂P+接触焊盘425。
在图4的图示中，芯片412还包括两个硅通孔(TSV)440和442。这些过孔从顶侧表面444至背侧表面446完全穿过芯片416延伸。如在本文中使用的，“顶侧”表面和“背侧”表面是芯片的两个相对的主表面，并且应该理解的是，如果芯片被上下翻转，则标有顶侧表面的表面保持为顶侧表面并且标有背侧表面的表面保持为背侧表面。另外，术语顶侧和背侧还指示出相对于晶片的方向。也就是，说成位于晶片的“背侧上”的层并不需要一定紧邻背侧表面布置，只要其在远离晶片本体的方向上设置于背侧表面之外即可。例如，在图4的图示中，氧化物层458和RDL导体464两者均可以被描述为在晶片的“背侧上”，并且RDL导体464也可以被描述为在氧化物层458的“背侧上”。
图4中的TSV 440和442被用诸如铜或TiW等的导电材料填充以分别形成导体450和451，并且用诸如SiO2448等的绝缘材料加衬以使导体与衬底隔离。在衬底416的顶侧表面444并且在栅极堆叠428、438的上方形成有例如由氧化物制成的电介质层452。在电介质层452中形成过孔(通孔)。过孔被用诸如铝等的传导性材料454填充，并且在顶部形成第一金属层M1导体。注意，尽管图4的图示仅示出了一个金属层M1，但应该理解的是，典型的芯片也可以具有形成在M1上方的数个更多金属层，每个都通过与电介质452类似的电介质与下方相邻的层隔离。
在图4中可以看出，M1传导性节段中的一个通过过孔454C被电连接至TSV导体451的顶侧端。M1传导性节段中的另一个通过各自的过孔454A和454B将TSV导体450的衬底顶侧端电连接至P+接触焊盘425。在另一实施例中，TSV导体450的衬底顶侧端到P+接触焊盘425的连接而可以在不同金属层中进行，或者在一些实施例中，通过横穿一个以上层的金属的传导性路径进行。
在背侧表面446上，芯片412包括电介质层458(如氧化物)，并且在电介质层458的背侧上的是RDL(再分布层)导体，RDL导体用于使功率和信号路由至用于与下方相邻的芯片进行接触的期望的横向位置。示出了一个RDL导体464，应该理解的是，典型地另外有更多RDL导体。RDL 464通过在穿过电介质层458的过孔462中的传导性材料被连接至TSV导体451的背侧端。作为典型的，过孔462中的传导性材料比TSV 442中的导体451显著地更窄，并且在背侧表面446上仅与导体451进行电接触。
在图4中还可以看出，没有RDL导体被连接至TSV导体450的背侧端。而是，过孔460相对于TSV 440偏移，使得其内部的传导性材料466与TSV导体450的背侧端以及衬底416自身的背侧表面446两者都进行电接触。因为该连接以及通过金属层传导性节段456在衬底416的顶侧上的连接，可以看出，在图4的结构中，顶侧表面444上的P+接触焊盘425被连接至衬底416的背侧表面446，由此绕过了具有低电阻路径的衬底电阻Rs并且有效地抑制了锁定(lockup)状况。更特别地，TSV导体450具有连接至衬底416顶侧表面444上的点的顶侧端，并且具有连接至衬底416背侧表面446上的点的背侧端。
TSV导体450的顶侧端实际上被连接至衬底416的顶侧表面444上的整个表面区域427，但如在本文中所使用的，不可改变的事实是被连接至至少一个这样的点。类似地，TSV导体的背侧端实际上被连接至衬底416的背侧表面446上的整个表面区域467，但如在本文中所使用的，不可改变的事实是被连接至至少一个这样的点。此外，尽管图4中图示的芯片412的部分仅示出了以该方式连接的一个TSV导体450，但应该理解的是，优选地芯片将包含遍及芯片的横向区域散布的大量这样的导体。
如所提到的图4中的芯片414在3D IC 410中在下方与芯片412相邻。芯片414包括上层导体468，上层导体468通过各种电介质层中的过孔被连接至下方的电路或器件特征。上层导体468通过诸如470等的凸块接触被连接至上方相邻的芯片412上的电路。从芯片414上的器件特征(未示出)至芯片412上的器件特征的导电路径由穿过芯片414的衬底472的顶侧上的过孔并且被沿着各种金属层路由的的导体通过诸如470等的凸块接触、沿着上方相邻的芯片412的背侧上的诸如464等的RDL传导性节段、通过诸如462等的过孔和诸如451等的TSV导体至芯片412的顶侧、并接着通过穿过了衬底416的顶侧上的过孔并被沿着金属层路由至芯片412上的器件特征的导体而形成。
下方相邻的芯片414通过任何各种机制被机械地附接至芯片412，如，通过电介质粘合剂，或者通过单独的支架结构，或者甚至通过凸块接触470的机械和粘合性质。其它机制对于读者是显而易见的。
TSV导体450未连接至下方相邻的芯片414上的任何(与所有都绝缘)导体或器件特征。优选但不是必需地，这通过将TSV导体450的背侧端不连接至任何RDL传导性节段(使TSV导体450的背侧端与所有RDL传导性节段绝缘)来实现。在图4的实施例中，通过用传导性材料466不完全填充过孔460来避免与任何RDL传导性节段的连接。过孔460的剩余的深度可以用电介质或用钝化材料或空气来填充。在其它实施例中，传导性材料466可以以与过孔462中的传导性材料相同的方式填充过孔460，但任何RDL材料都被以使得避开TSV460的横向位置这样的图案简单地蚀刻。为了使TSV导体450与下方相邻的芯片414上的任何器件特征都绝缘，很多其它机制对于读者是显而易见的。
图5(由图5A至图5I构成)图示了可以用于制造诸如410等的3D集成电路的示例工艺流程。应该理解的是，步骤中的很多都可以被组合、部分地或完全地与其它步骤同时进行或者在不脱离本发明的情况下以不同的次序进行。在一些情况下，如读者将理解的，如果仅进行了某些其它改变则步骤的重新布置也将获得同样的结果。在其它情况下，如读者将理解的，如果仅满足某些条件则步骤的重新布置将获得相同的结果。此外，应该理解的是在本文中描述的制造流程仅提到了与理解本发明有关的步骤，并且应该理解的是需要读者所熟知的大量附加制造步骤来开发一种工作器件。
参见图5A，最初，提供包括了衬底416的轻掺杂P型晶片。该晶片例如可以是在500微米厚的数量级上。晶片典型地用整个轻P型掺杂制成，并以那样的方式到达芯片制造商。在晶片上形成了器件和互连之后，通常将晶片切片(“切块”)成单个的裸片或芯片。如在本文中所使用的，术语晶片和衬底是类似的，而除了“晶片”是指提供给代工厂(fab)的整个切片，但“衬底”不需要。“衬底”同样也应用于整个晶片或从晶片上切下的芯片。
接下来，参见图5B，通过诸如离子注入或掺杂剂扩散等已知技术形成N阱430。注意，虽然图中示出的扩散区域在本文中被称作“扩散”区域，但应该理解的是，这仅是为了方便并且在很多实施例中它们可以实际上由诸如离子注入等的其它方法形成。
在形成N阱430之后，通过已知技术形成栅极堆叠428和438。接着使用已知的自对准技术来形成用于NMOS晶体管418的N+扩散422和424以及用于PMOS晶体管420的P+扩散432和434。在这时还形成接触焊盘425和435。接下来，诸如通过形成并图案化光致抗蚀剂层并且利用经图案化的光致抗蚀剂作为用于蚀刻沟槽的蚀刻掩模等，将沟槽540和542蚀刻到晶片中。接着可以通过例如等离子蚀刻将光致抗蚀剂去除。沟槽540和542在深度上延伸超过大约50微米，但不穿过整个衬底416。
接下来，将绝缘材料448形成在沟槽540和542内并对它们的壁加衬。例如，可以在沟槽侧壁之上生长或沉积出SiO2或其它电介质。也可以使用其它绝缘材料，也可以是一起充当绝缘体或电介质的材料的组合。
参见图5C，用诸如铜等的传导性材料填充TSV沟槽540和542，以形成RSV导体450和451。该步骤可以例如通过在沟槽侧壁材料的内表面上沉积出薄膜籽金属层并通过电镀施加传导性材料来实现。接下来，通过氧化形成氧化物层452，并且通过施加光致抗蚀剂并将其图案化、接着通过光致抗蚀剂的暴露区域对氧化物进行蚀刻而在氧化物中蚀刻出诸如554等的过孔。
参见图5D，接着例如用铝来填充过孔554，以由此形成导体454A、454B以及其它导体454。接着在电介质层452的上方施加M1金属层并将其图案化以形成包括了传导性节段456的金属互连。传导性节段456完成TSV导体450的顶侧端至接触焊盘425处的衬底416的顶侧表面的连接。也可以在M1层上方形成其它电介质和传导性层(未示出)。
参见图5E，在完成所有顶侧处理之后，从背侧对晶片进行研磨直到其厚度被充分地减小到使TSV导体450和451的背侧端暴露为止。接着将晶片倒置并且开始背侧处理。参见图5F，在衬底416的整个背侧表面446上生长出诸如氧化物458等的电介质层。参见图5G，
通过经由经图案化的光致抗蚀剂对氧化物进行蚀刻而在氧化物458中形成过孔460和460。过孔462比TSV 542的直径窄得多，并且大致位于在横向上跨越TSV导体451的背侧端的中央。另一方面，过孔460或者比TSV 540的背侧端宽或者从TSV 540的背侧端的中央在横向上偏置，或者两者都满足，使得其使TSV导体450的背侧端和衬底416的背侧表面446上的区域467两者都暴露。如果期望提高与衬底416背侧表面的连接性，可以在这时通过经由背侧过孔的离子注入而在区域467处在衬底416中形成附加的P+接触焊盘(未示出)。如在本文中所使用的，诸如458等的绝缘体被说成具有使区域“暴露”的开口，即使开口可以被用诸如导体等的其它材料填充。术语并不一定意味着“暴露的”区域是通过开口可见的。术语指示出“暴露的”区域是被暴露的，至少到目前为止是关系到绝缘体。
参见图5H，将金属层施加至电介质层458的背侧，该金属层也填充过孔460和462。该金属层可以与用于填充TSV 540和542的相同。过孔460中的金属466连接至TSV导体450的背侧端和衬底416的背侧表面446上的区域467两者。由此完成了从衬底416的顶侧表面444上的接触焊盘425通过TSV导体450到衬底416的背侧表面446的传导性路径。接着对金属层进行回蚀使其仅部分填充过孔460，如图所示。将经图案化的光致抗蚀剂掩模用于保护过孔462中的金属不受该回蚀的影响。接着在过孔460中形成附加的电介质或钝化层(未示出)以保护金属466并且使其免除与芯片412上的或者下方相邻的芯片414上的任何其它导体接触。参见图5I，接着在电介质层458的背侧上形成金属化层并且将其图案化以形成RDL导体464。用于RDL导体的金属再次可以与用于填充TSV 540和542的相同。如图4I所示，RDL导体连接至TSV导体451(通过过孔462)但是不连接至TSV导体450(保持与其绝缘)。也可以在各种实施例中在衬底416的背侧上形成附加的RDL层(未示出)。接着如图4所示地附接上下方相邻的芯片414。
注意，存在着三维芯片堆叠中的芯片中的一些或所有根本不使用RDL导体的可选实施例。这样的实施例仍然可以包括如在本文中描述的仅仅用于到达衬底416背侧的背侧连结件目的的像450一样的TSV导体。
整体设计工艺流程
图6示出了适用于3DIC中的芯片412和414中的每一个的说明性数字集成电路设计流程的简化表示。在高层级，工艺以产品概念(步骤600)开始并且在EDA(电子设计自动化)软件设计工艺(步骤610)中实现。当设计最终定下来时，可以对其进行流片(tape-out)(步骤627)。在流片之后的某时刻，发生制造工艺(步骤650)和封装与组装工艺(步骤660)，最终导致成品集成电路芯片(结果670)。
EDA软件设计工艺(步骤610)自身由为了简单而以线性方式示出的若干步骤612-630组成。在实际的集成电路设计工艺中，特定设计可能必须回顾一些步骤直到通过某些测试为止。类似地，在任何实际设计工艺中，这些步骤都可以以不同的顺序和组合发生。该描述借助于背景和一般说明来提供而不是作为用于特定集成电路的具体的或推荐的设计流程。
现在将提供EDA软件设计工艺(步骤610)的组成步骤的简要描述。
系统设计(步骤612)：设计者描述他们想要实施的功能，他们可以进行假设(what-if)规划以完善功能、检查成本等等。在该阶段可以发生硬件-软件构架划分。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Model Architect、Saber、System Studio以及产品。
逻辑设计和功能验证(步骤614)：在该阶段，编写用于系统中的模块的VHDL或Verilog代码并且针对功能精确度对设计进行检查。更具体地，检查设计以确保响应于特定的输入激励产生正确的输出。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括VCS、VERA、Magellan、Formality、ESP和LEDA产品。
综合与用于测试的设计(步骤616)：在这一阶段，将VHDL/Verilog翻译成网表。可以针对目标技术将网表优化。另外，发生测试的设计和实现以允许成品芯片的检查。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括DesignPhysical Compiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX和产品。
网表验证(步骤618)：在该步骤中，针对与时序约束(timingconstraint)的一致性以及针对与VHDL/Verilog源代码的对应性对网表进行检查。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Formality、PrimeTime和VCS产品。
设计规划(步骤620)：在这里，构造出用于芯片的整体平面图并且对其进行分析以用于定时和顶层布线。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Astro和Custom Designer产品。
物理实现(步骤622)：在该步骤中发生布局(电路元件的定位)和布线(电路元件的连接)，如可以是库单元的选择以进行指定的逻辑功能。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Astro、IC Compiler和Custom Designer产品。诸如450等的TSV可以在各种实施例中在步骤或步骤620中被限定。
分析和提取(步骤624)：在该步骤中，以晶体管级验证电路功能，这继而允许了假设完善化。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括AstroRail、PrimeRail、PrimeTime和Star-RCXT产品。
物理验证(步骤626)：在该步骤中，进行各种检查功能以确保针对制造、电气问题、光刻问题和电路的正确性。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Hercules产品。
流片(步骤627)：该步骤提供待用于(在应用了光刻增强之后，如果有的话)生产用于光刻利用的掩模以生产成品芯片的“流片”数据。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括IC Compiler和Custom Designer产品族。
分辨率增强(步骤628)：该步骤牵涉到布图的几何操作以提高设计的可制造性。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括Proteus、ProteusAF和PSMGen产品。
掩模数据准备(步骤630)：该步骤提供用于生产用于光刻利用的掩模以生产出成品芯片的掩模制作就绪的“流片”数据。在该步骤中可以使用的来自Synopsys公司的示例EDA软件产品包括CATS(R)产品族。
在步骤620和步骤622中进行的布图工艺中，典型地在布局其它单元之前限定好所有TSV的定位。在一个实施例中以跨越芯片的规则图案来布局TSV 540。在另一实施例中，将TSV 540布局成靠近I/O区域的N+和P+区域，而不是内核区域的那些N+和P+区域。在任一情况下，布局都可以在布局与布线软件的控制下由计算机系统自动地进行。
布图限定了若干用于制造工艺的掩模。在这些掩模之中，标识TSV中的每一个的横向尺寸、形状和位置的是TSV层掩模。该掩模用于用开口将衬底顶侧表面上的光致抗蚀剂图案化，通过所述开口将蚀刻出TSV沟槽。布图还限定了数个金属层掩模，各用于使金属互连层中的相应的一个图案化。在用于这些掩模中的一个的布图中，互连被限定用于将TSV导体450的顶侧端电连接至重掺杂P+接触焊盘425。布图还限定了做出背侧电介质458中的过孔460和462的图案的掩模。在用于该掩模的布图中，过孔460被以使得其或者比TSV 540的背侧端宽或者从该背侧端的中央在横向上偏置或者两者都满足的方式限定，使得该过孔使TSV导体450的背侧端和衬底416的背侧表面446上的区域467两者都暴露。布图还限定了将用于沉积在过孔460中的金属446进行回蚀同时保护过孔462中的金属不受该回蚀的影响的光致抗蚀剂图案化。
因此除其它事项外，布图标识用于蚀刻TSV 540的掩模特征(例如，光致抗蚀剂开口的定位)，该TSV 540在电镀和减薄之后将形成完全穿过芯片延伸的TSV导体450。还标识用于形成将TSV导体450的顶侧端电连接至芯片的顶侧表面上的P+接触焊盘425的传导性路径的掩模特征(例如，互连456的定位)，以及用于将TSV导体450的背侧端电互连至芯片的背侧表面446上的区域467的掩模特征(例如，背侧电介质458中的过孔460的大小、形状和定位)。布图当然还限定了用于芯片412的制造的很多其它掩模。
计算机系统
图7是可以用于实施并入了本发明的多个方面的软件的计算机系统710的简化框图。特别地，在布图软件的控制下利用计算机系统来实施上述布图工艺。实施布图工艺和图6中标识的其它工艺步骤的软件引起计算机系统710以指定方式操作。
计算机系统710典型地包括经由总线子系统712与若干外围设备通信的处理器子系统714。这些外围设备可以包括：包含存储器子系统726和文件存储子系统728的存储子系统724、用户接口输入设备722、用户接口输出设备720和网络接口子系统716。输入和输出设备允许与计算机系统710的交互。网络接口子系统716提供了包括到通信网络718的接口在内的到外部网络的接口，并且经由通信网络718被耦合至其它计算机系统中的相应的接口设备。通信网络718可以包括很多互连的计算机系统和通信链路。这些通信链路可以是有线链路、光学链路、无线链路或者用于信息的通信的任何其它机制，并且典型地是基于IP的通信网络。尽管在一个实施例中，通信网络718是因特网，但在其它实施例中，通信网络718可以是任何合适的计算机网络。
网络接口的物理硬件部件有时被称作网络接口卡(NIC)，尽管它们不需要呈卡的形式：例如，它们可以呈集成电路(IC)和直接装配到主板上的连接器的形式，或者呈在具有计算机系统的其它部件的单个集成电路芯片上制造的宏单元的形式。
用户接口输入设备722可以包括键盘、诸如鼠标等的定点设备、追踪球、触摸板或图形输入板、扫描仪、并入到显示器内的触摸屏、诸如语音识别系统、麦克风等的音频输入设备以及其它类型的输入设备。一般情况下，术语“输入设备”的使用旨在包括将信息输入到计算机系统710内或到计算机网络718上的所有可能类型的设备和方式。
用户接口输出设备720可以包括显示器子系统、打印机、传真机或诸如音频输出设备等的非视觉显示器。显示器子系统可以包括阴极射线管(CRT)、诸如液晶显示器(LCD)等的平板设备、投影设备或者用于创建可视图像的一些其它机构。显示器子系统还可以提供诸如经由音频输出设备的非可视显示器。一般情况下，术语“输出设备”的使用旨在包括将信息从计算机系统710输出至用户或至另一机器或计算机系统的所有可能类型的设备和方式。
存储子系统724存储提供本发明的某些实施例的功能的基本编程和数据构成。例如，实施本发明的某些实施例的功能的各种模块可以被存储在存储子系统724中。这些软件模块一般由处理器子系统714执行。
存储器子系统726典型地包括若干存储器，包括用于程序执行期间的指令和数据的存储的主随机存取存储器(RAM)730和存储固定指令的只读存储器(ROM)732。文件存储子系统728提供了用于程序和数据文件的永久性存储，并且可以包括硬盘驱动器、软盘驱动器以及相关联的可移动介质、CD ROM驱动器、光盘驱动器或者可移动的介质磁带。实施本发明的某些实施例的功能的数据库和模块可以设置在诸如一个或多个CD-ROM等的计算机可读介质上，并且可以由文件存储子系统728存储。主机存储器726除其它事项外还包含计算机指令，当由处理器子系统714执行时，该计算机指令引起计算机系统操作或进行如在本文中所描述的功能。如在本文中所述使用的，被说成在“主机”或“计算机”中或上运行的处理和软件响应于主机存储器子系统726中的计算机指令和数据而在处理器子系统714上执
行，其中主机存储器子系统726包括用于这样的指令和数据的任何其它本地或远程存储。
总线子系统712提供了用于让计算机系统710的各种部件和子系统根据预想彼此通信的机制。尽管总线子系统712被示意性地图示为单个总线，但总线子系统的可选实施例可以使用多个总线。
计算机系统710自身可以是变化的类型，包括个人计算机、便携式计算机、工作站、计算机终端、网络计算机、电视、中央处理机、服务器群或者任何其它数据处理系统或用户设备。归因于计算机和网络的不断变化的性质，图7中描绘的计算机系统710的描写仅旨在作为用于图示本发明的优选实施例的目的的具体示例。计算机系统710的很多其它构造可以具有比图7中描绘的计算机系统多或少的部件。
如在本文中所使用的，对信息项的“标识”并不一定要求该信息项的直接指明。可以通过简单参照通过一个或多个间接层的实际信息或者通过标识一起足以确定实际信息项的一个或多个不同信息项而在域中“标识”信息。另外，术语“指示”在本文中用于意味着与“标识”相同。
下面的参考被合并于此以用于其教导：美国专利核准前公开申请号2010-0244179和2011-0195546，以及美国专利号5,428,247、7,262,109、7,691,748和7,956,442。
申请人在此独立地公开了在本文中描述的各单个特征和两个或更多这样的特征的任何组合，在某种程度上这样的特征或组合能够鉴于本领域技术人员的普通一般知识基于本说明书作为整体来执行，而不管这样的特征或特征的组合是否解决这里公开的任何问题，并且不限制权利要求的范围。申请人指示出：本发明的多个方面可以由任何这样的特征或特征的组合构成。鉴于前述描述，可以在本发明的范围内进行各种修改对于本领域技术人员而言是显然已经的。
为了图示和描述的目的已经提供了本发明的优选实施例的前述描述。它并不旨在穷尽性的或将本发明限制为所公开的精确形式。显然，很多修改和变化对于本领域从业者而言都是明显的。例如，尽管在上面参照图5描述了“早期TSV”处理，但其它实施例可以使用诸如“首先TSV”处理等的其它变型。此外，在一些实施例中，与背侧表面的接触可以例如通过RDL布线导体被连接至下方相邻的芯片的接地。特别地，并且非限制性地，在该专利申请中通过引用所描述、建议或并入的任何及所有变型具体地通过引用被并入本发明的实施例的这里的描述中。另外，在本文中参照任何一个实施例通过引用所描述、建议或并入的任何及所有变型也被视作参照所有其它实施例进行的教导。在本文中描述的实施例是为了更好地说明本发明的原理及其实践应用而选择和描述的，由此使得本领域其它技术人员能够将本发明理解用于各种实施例并且利用各种变型同样适用于预期的特定用途。旨在通过下面的权利要求及其等同替换来限定本发明的范围。

Claims (25)

1.一种集成电路器件，包括：
第一半导体衬底，具有相对的顶侧表面和背侧表面；和
第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一衬底的顶侧表面上的第一点并且在第二端被电连接至所述第一衬底的背侧表面上的第二点。
2.根据权利要求1所述的器件，其中所述第一衬底包括在所述第一衬底的顶侧表面处的p型轻掺杂衬底和p型重掺杂接触焊盘，
其中所述第一点在所述p型重掺杂接触焊盘上。
3.根据任一前述权利要求所述的器件，进一步包括：
绝缘层，在所述第一衬底的所述背侧表面上，所述绝缘层具有使所述第一导体的所述第二端和所述第一衬底的在其背侧上的特定区域两者都暴露的开口；和
在所述开口中的传导性材料，将所述第一导体的所述第二端与所述特定区域电连接。
4.根据任一前述权利要求所述的器件，进一步包括：
附加的TSV，穿过所述第一衬底；
绝缘层，在所述第一衬底的所述背侧表面上；和
多个RDL导体，在所述绝缘层的所述背侧上，
其中所述附加的TSV通过所述绝缘层中的过孔被电连接至所述RDL导体中的一个，并且
所述第一导体未连接至所述第一衬底的所述背侧上的任何RDL导体。
5.根据任一前述权利要求所述的器件，进一步包括：
另外的TSV，穿过所述第一衬底；和
附加的集成电路芯片，位于所述绝缘层的所述背侧上，
其中所述另外的TSV被电连接至所述附加的集成电路芯片上的导体；并且
所述第一导体与在所述附加的集成电路芯片上的所有导体绝缘。
6.根据任一前述权利要求所述的器件，其中所述第一导体沿其整个长度与所述第一衬底绝缘。
7.一种用于制作集成电路器件的方法，包括以下步骤：
提供具有相对的顶侧表面和背侧表面的第一半导体衬底；和
形成完全穿过所述第一衬底延伸的第一导体，所述第一导体在第一端被电连接至所述第一衬底的顶侧表面上的第一点并且在第二端被电连接至所述第一衬底的背侧表面上的第二点。
8.根据权利要求7所述的方法，其中所述形成第一导体的步骤包括以下步骤：
在所述第一衬底的所述背侧表面上形成绝缘层；
开设使所述第一导体的所述第二端和所述第一衬底的在其背侧上的特定区域两者都暴露的过孔；和
在所述过孔中形成将所述第一导体的所述第二端与所述特定区域电连接的传导性材料。
9.根据权利要求7至8中的任一项所述的方法，进一步包括以下步骤：
形成穿过所述第一衬底的附加的TSV；
形成在所述衬底的所述背侧上的多个RDL导体；
将所述附加的TSV电连接至所述RDL导体中的一个；和
使所述第一导体与在所述衬底的所述背侧上的所有RDL导体绝缘。
10.根据权利要求7至9中的任一项所述的方法，进一步包括以下步骤：
形成穿过所述第一衬底的另外的TSV；和
提供位于所述第一半导体衬底的所述背侧上的附加的半导体衬底，
将所述另外的TSV电连接至所述附加的衬底上的导体；和
使所述第一导体与在所述附加的衬底上的所有导体绝缘。
11.根据权利要求7至10中的任一项所述的方法，进一步包括使所述第一导体沿其整个长度与所述第一衬底绝缘。
12.一种用于制作集成电路器件的方法，包括以下步骤：
提供具有相对的顶侧表面和背侧表面的第一半导体衬底；和
形成完全穿过所述第一衬底延伸的第一导体，所述第一导体在第一端被电连接至所述第一衬底的顶侧表面上的第一点；和
形成在所述绝缘层的所述背侧上的多个RDL导体；和
使所述第一导体与在所述第一衬底的所述背侧上的所有RDL导体绝缘。
13.根据权利要求12所述的方法，进一步以下步骤：
形成穿过所述第一衬底的附加的TSV；和
将所述附加的TSV电连接至所述RDL导体中的一个。
14.一种用于制作集成电路器件的方法，包括以下步骤：
提供具有相对的顶侧表面和背侧表面的第一半导体衬底；
形成完全穿过所述第一衬底延伸的第一导体；
将所述第一导体的第一端电连接至所述第一衬底的顶侧表面上的第一点；
提供在所述第一衬底的所述背侧上的附加的集成电路芯片；和
使所述第一导体与在所述附加的集成电路芯片上的所有导体绝缘。
15.根据权利要求14所述的方法，进一步包括以下步骤：
形成穿过所述第一衬底的附加的TSV；和
将所述附加的TSV电连接至所述附加的集成电路芯片上的导体。
16.一种三维集成电路，包括：
在固定结构中竖直堆叠的多个集成电路芯片，所述多个芯片包括具有相对的顶侧表面和背侧表面的第一芯片；和
第一导体，完全穿过所述第一芯片延伸，所述第一导体在第一端被电连接至所述第一芯片的顶侧表面上的第一点并且在第二端被电连接至所述第一芯片的背侧表面上的第二点。
17.根据权利要求16所述的三维集成电路，其中所述第一芯片在所述第一芯片的所述背侧上不具有RDL导体。
18.一种三维集成电路，包括：
在固定结构中竖直堆叠的多个集成电路芯片，所述多个芯片包括具有相对的顶侧表面和背侧表面的第一芯片；
第一导体，完全穿过所述第一芯片延伸，所述第一导体在第一端被电连接至所述第一芯片的顶侧表面上的第一点；和
多个RDL导体，在所述第一芯片的所述背侧上；
其中所述第一导体与在所述第一芯片的所述背侧上的所有RDL导体绝缘。
19.一种三维集成电路，包括：
在固定结构中竖直堆叠的多个集成电路芯片，所述多个芯片包括具有相对的顶侧表面和背侧表面的第一芯片以及与所述第一芯片的所述背侧相邻堆叠的附加的芯片；和
第一导体，完全穿过所述第一芯片延伸，所述第一导体在第一端被电连接至所述第一芯片的顶侧表面上的第一点，
其中所述第一导体与在所述附加的芯片上的所有导体绝缘。
20.一种用于设计三维集成电路的方法，包括以下步骤：
利用计算机系统依赖于提供的用于所述三维集成电路的第一芯片的集成电路设计开发用于所述第一芯片的布图，所述第一芯片具有相对的顶侧表面和背侧表面；和
提供用于制造所述第一芯片的所述布图，其中所述布图标识用于以下步骤的掩模特征：
形成完全穿过所述第一芯片延伸的第一导体；和
形成将所述第一导体的第一端电连接至所述第一芯片的顶侧表面上的第一点并且将所述第一导体的第二端电连接至所述第一芯片的背侧表面上的第二点的传导性路径。
21.一种非瞬态计算机可读存储介质，其存储当由处理器执行时引起计算机系统执行用于设计三维集成电路的方法的指令，所述方法包括：
限定在固定结构中竖直堆叠的多个集成电路芯片，所述多个集成电路芯片包括具有相对的顶侧表面和背侧表面的第一芯片；和限定完全穿过所述第一芯片延伸的第一导体，所述第一导体在第一端被电连接至所述第一芯片的顶侧表面上的第一点并且在第二端被电连接至所述第一芯片的背侧表面上的第二点。
22.一种集成电路器件，包括：
第一半导体衬底，具有相对的顶侧表面和背侧表面；
第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一衬底的顶侧表面上的第一点；
多个RDL导体，在所述第一衬底的所述背侧上，
其中所述第一导体与在所述第一衬底的所述背侧上的所有RDL导体绝缘。
23.根据权利要求22所述的器件，进一步包括：
穿过所述衬底的附加的TSV，
其中所述附加的TSV被电连接至所述RDL导体中的一个。
24.一种集成电路器件，包括：
第一半导体衬底，具有相对的顶侧表面和背侧表面；
第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一衬底的顶侧表面上的第一点；和
附加的集成电路芯片，位于所述第一衬底的所述背侧上，
其中所述第一导体与在所述附加的衬底上的所有导体绝缘。
25.根据权利要求24所述的器件，进一步包括：
穿过所述第一衬底的附加的TSV，
其中所述附加的TSV被电连接至所述附加的集成电路芯片上的导体。
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